CN107078736B - 高电压零反向恢复电荷自举供应器 - Google Patents

高电压零反向恢复电荷自举供应器 Download PDF

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Abstract

布置在半桥接拓扑中的一种电路。该电路包括高侧晶体管；低侧晶体管；被电耦合至该高侧晶体管的栅极的栅极驱动器和准位移位器；被电耦合至该低侧晶体管的栅极的栅极驱动器；与该栅极驱动器和准位移位器并联电耦合的电容器；被电耦合至该栅极驱动器和准位移位器的输入和该栅极驱动器的输入的电压源；以及，被电耦合在该电压源和该电容之间的自举晶体管。GaN场效应晶体管与该半桥接电路的低侧装置被同步地开关。

Description

高电压零反向恢复电荷自举供应器
发明的背景
图1示出一种传统的半桥接拓扑10。如图所示，该传统的拓扑10包含有标示为Q1和Q2的一对晶体管12和14。这样一种拓扑可以，举例来说，以增强型场效应晶体管(FET)来实现。通常，该晶体管12和14被认为是高侧和低侧开关。高侧晶体管12的源极16被耦合到在该半桥接输出处的低侧晶体管14的该漏极18。高侧晶体管12的该漏极20被耦合到高电压源22(VMAIN)，以及低侧晶体管14的该源极24被耦合到接地26。此外，高侧晶体管12的栅极28被耦合到栅极驱动器和准位移位器30，而低侧晶体管14的栅极32被耦合到栅极驱动器34。栅极驱动器30/34和准位移位器30是本领域公知的技术，不会在本文中被详细描述。然而，应被理解的是，这种配置使得一个晶体管12或14(Q1或Q2)在操作过程中被导通而另一个晶体管被截止，反之亦然。
如进一步于图1所示，驱动电压源36(VDrvr)被耦合到该高侧栅极驱动器和准位移位器30的输入端40以及低侧栅极驱动器34的输入端38。对于此传统设计，自举电容器42(CBTST)被并联耦合到该高侧栅极驱动器和准位移位器30，而自举二极管44(DBTST)被耦合在该驱动电压源36VDrvr和该自举电容器42(CBTST)之间。当该高侧和低测晶体管Q1和Q2使用eGaN FET时，在图1中所示的该配置产量大约7.5V，举例来说，跨越该自举电容器42(CBTST)，如果低侧晶体管14(Q2)的“内接(body)二极管”导通的话。然而，该电压可以根据许多的因素而有所不同。该电压可以约为6.5V或更高，这取决于操作条件和使用于低侧晶体管14(Q2)的晶体管装置的类型。然而，对于这样的配置，高侧栅极驱动器30需要某种形式的调节器。传统上，这是用内部自举二极管来实现的，该内部自举二极管被使用来在该半桥接配置中把电力提供给该高侧晶体管。理想情况下，肖特基二极管被使用，因为它体积小，它具有低的顺向压降和没有反向恢复电荷。然而，在集成电路制程中制作高电压(100V)肖特基二极管是非常困难的，因此，具有反向恢复电荷的PN结二极管经常被使用。而且，高电压肖特基二极管也会有导致损失的反向恢复电荷(QRR)。
为了此目的，当GaN FET被用于这种类型半桥接拓扑的晶体管12和14(Q1和Q2)时，该肖特基二极管或PN结二极管的反向恢复电荷QRR会影响性能并导致高侧晶体管中的损失。通常这些损失相比于电路中其他的功率损失机制是可以忽略的。然而，反向恢复电荷损失正比于频率，并且在更高的工作频率上会增加到使该转换器损失变成显著部分的点上。因此，自举的传统方法在高操作开关频率上并不高效。
发明的概要
本发明涉及一种用于半桥接拓扑的自举供应器，并且，更具体地，涉及使用氮化镓(GaN)FET的自举供应器。有利的是，氮化镓FET有用于高电压应用，因为它具有零反向恢复电荷QRR，并且可以与半桥接电路的低侧晶体管同步地被开关。如果该低FET“内接二极管”导通的话，该同步开关避免了高自举供应器电压。此外，该自举装置的该零反向恢复电荷QRR显著地改善了开关性能，特别是用于超低电容装置的开关性能，并降低了在高侧装置中所感应出的该损失。
为达此目的，布置在半桥接拓扑中的一种电路被提供。该电路包含有：高侧晶体管；低侧晶体管；被电耦合至该高侧晶体管的栅极的高侧栅极驱动器和准位移位器；被电耦合至该低侧晶体管的栅极的低侧栅极驱动器；与该高侧栅极驱动器和准位移位器并联电耦合的电容器；被电耦合至该高侧栅极驱动器和准位移位器的输入以及该低侧栅极驱动器的输入的电压源；以及，被电耦合在该电压源和该电容器之间的自举晶体管。
在一些实施例中，该自举晶体管为GaN场效应晶体管。取决于该实施例，该自举晶体管可以是耗尽型晶体管或增强型晶体管。在该自举晶体管为耗尽型晶体管的一些实施例中，该耗尽型晶体管的栅极被电耦合到该栅极驱动器的输出。在该耗尽型的实施例中，该耗尽型晶体管的漏极被电耦合到该高侧栅极驱动器和准位移位器的输入。
如果增强型晶体管被使用作为该自举装置，它可以被钳位或不被钳位，这取决于实施例。如果该增强型晶体管被钳位，它可以以与该自举电容并联的齐纳(Zener)二极管来钳位。电阻可在该增强型晶体管的漏极和该齐纳二极管的漏极之间被串联地设置。该电阻可以被集成到该增强型晶体管中。较佳的是，该齐纳二极管把跨越自举电容器的电压钳位到用于该上侧装置的安全准位上。
该增强型晶体管可以串联连接的两个增强型GaN场效应晶体管来被钳位，该晶体管的每一个的栅极短路到它们各自的源极。
在增强型晶体管被使用的实施例中，供给该增强型晶体管的电压可以是比供给栅极驱动器的电压要高的电压。在这些实施例的一些中，可以使用一个以上的电压源。
在一些实施例中，该低侧栅极驱动器可能需要被调节。在一些实施例中，调节器可以被设置以与低侧栅极驱动器进行电气通信。
在一些实施例中，二极管被耦合在该电源电压和该晶体管的栅极之间；以及，第二电容器被电耦合在晶体管的栅极和栅极驱动器的输出之间。
在本发明的另一方面，提供了一种自举半桥接电路的方法。在优选的实施例中，GaN场效应晶体管与该半桥接电路的该低侧晶体管被同步开关，其优选是GaN场效应晶体管。
在优选的实施例中，跨越该GaN场效应晶体管的源极和漏极上的该电压等于跨越该低侧装置晶体管的源极和漏极的该电压。
在一些实施例中，当漏极电流的值是最坏的情况时，跨越该低侧装置晶体管的栅极和源极的电压是零(0)伏特，并且跨越该GaN场效应晶体管的栅极和源极的电压是负五(-5)伏特。
附图的简要说明
图1图示出用于半桥接拓扑电路的传统的自举供应器。
图2图示出根据本发明的第一实施例的用于半桥接拓扑的自举供应器。
图3图示出使用eGaN晶体管作为自举装置的电路的优选实施例的时序图。
图4图示出根据本发明的第二实施例200的用于半桥接拓扑的自举供应器。
图5图示出图3的实施例的变形。
图6图示出根据本发明的额外的实施例的用于半桥接拓扑的自举供应器。
优选实施例的详细说明
以下的详细描述参考了本发明的示例性实施例。该示例性实施例以足够详细的方式来描述以使本领域技术人员能够实践它们。但应被理解的是，其他的实施例可被使用，并且各种结构、逻辑、和电气方面的改变可被做出。
图2图示出根据本发明的第一实施例100的用于半桥接拓扑的自举供应器。如图所示，图2的设计包括有许多相同于以上所讨论的传统半桥接拓扑10的组件。即，高侧和低侧晶体管12和14(Q1和Q2)被提供，它们各自的栅极分别耦合到高侧栅极驱动器34和准位移位器，以及低侧栅极驱动器30。然而，对比于图1的传统设计，图2的示例性设计采用耗尽型晶体管(例如，n沟道耗尽型场效应晶体管(FET))作为自举装置102。优选地，自举装置102(QBTST)为GaN FET。
如图所示，自举装置102(QBTST)的源极104被耦合到电压源36(VDrvr)。自举装置102(QBTST)的栅极106被耦合到低侧栅极驱动器34的输出39。自举装置102(QBTST)的漏极108被耦合到高侧栅极驱动器和准位移位器30的输入40。有利的是，示例性实施例的自举装置102(QBTST)被同步到低侧晶体管14(Q2)的开关，其克服了以上针对传统设计所讨论的跨越自举电容42(CBTST)的该7.5V。
跨越自举装置102(QBTST)的源极和漏极的电压VSD应当等同于跨越晶体管14(Q2)的源极和漏极的电压。此外，跨越晶体管14(Q2)的栅极和源极的电压VGS为0伏特，而跨越自举装置102(QBTST)的栅极和源极的电压VGS为-5伏特，其中漏极电流(ID)的值是最坏的情况。即使漏极和源极之间的电压VDS对于自举装置102(QBTST)和主晶体管12和/或14(FET Q1和/或Q2)两者应具有相同的等级，但自举装置102(QBTST)可显著地较小(较高的RDS(on))。此外，该自举装置102(QBTST)可被集成在半桥接装置对之中。
为了确保同步FET自举电路10的实现对栅极驱动器和电源电路会有最小的影响并可在任何的条件下工作，该电路10需要被设计成在严苛的条件下还是稳健的。在优选的实施例中，以下的条件都可以被考虑：低侧FET反向导通；跟随着低侧反向导通的硬开关(高损耗COSS转换)；部分零电压开关(PZVS)；自整流之后跟着上侧FET反向导通；以及，零电压开关(ZVS)，最不严苛的条件。
如上所述，使用FET用于自举装置102的实施例优选地被同步。图3图示出时序图，其用于包含有FET自举装置102的自举电路的优选实施例。正确的时序有助于处理或消除上面所列出的严苛条件的影响。在操作中，该开关节点电压跟随着低侧晶体管14栅极电压的上升从高转换到低需要一定的时间。如果小型同步FET自举装置102被过早地导通，则漏极电压将仍然是高的。在此情况下，该开关节点将被连接到5V并伴随灾难性的后果。因此，同步FET自举装置102的导通必须被充分的延迟，以防止这种情况的发生。此延迟被图示于图3中，如VGS_Qlow和VGS_BTST的上升的差异所示。由于类似的原因，同步FET自举装置102的关闭必须和低侧晶体管14发生在同一时间。这也被图示于图3中。
用于设计出可抵抗上面列出的严苛条件的实施例的另一个重要的设计参数为关闭状态的界限。由于低侧晶体管14和同步的FET自举装置102两者都可以是eGaN FET装置，当保持关闭时两者都可以具有类似的反向导通压降。在这些条件下，同步的FET自举装置102不是与该低侧晶体管14一起就是取代其而反转导通主电流，是有可能的。这可能会导致跨越自举电容器42的过电压状况，其会导致高侧晶体管栅极28的故障。为了防止这种情况的发生，在一些实施例中，该同步的FET自举装置102的关闭状态电压被保持在-1V，由此增加反向导通电压到显著地高于低侧晶体管14，因此，阻止它导通。适当的关闭状态界限的一例子被图示于图3中。
除了时序和关闭状态的界限，优选的实施例使用电路布局，其防止自举装置102的漏极电路到更高的电压。同步的FET自举装置102的漏极电路，可以到更高的电压，该电压会充电自举电容器42导致高侧晶体管栅极28的故障。
图4图示出根据本发明的第二实施例200的用于半桥接拓扑的自举供应器。如图所示，图4的实施例包括有许多相同于以上所讨论的传统半桥接拓扑10的组件。即，高侧和低侧晶体管12和14(Q1和Q2)，它们各自的栅极28和32分别被耦合到栅极驱动器和准位移位器30以及栅极驱动器34。然而，对比于图1的传统设计10，自举装置102(QBTST)是非钳位增强型装置，其被耦合在电压源36(VDrvr)和自举电容器42(CBTST)之间。此外，额外的电源电压202VSD_GaN也被提供给自举装置102(QBTST)，以增加并克服跨越自举装置102(QBTST)的GaN FET内接二极管的压降。若无额外的电源电压202(VSD_GaN)，电压源203(VDrvr)被施加到低侧栅极驱动器38。如果晶体管14(Q2)的该内接二极管导通的话，该配置跨越该自举电容器42(CBTST)产生大约7.5V。然而，栅极驱动器34针对此配置需要某种形式的调节。取决于该实施例，栅极驱动器34可被内部地或外部地调节。在其他的实施例中，电路10的该时序可以调节低侧栅极驱动器34。举例来说，驱动电路10的电压源36可被调节，并且当该电路正确地运行时该调节可进而被传递到自举电容器42。类似于图2的该实施例，跨越自举装置102(QBTST)的源极和漏极的电压VSD应当等同于或类似于跨越晶体管14(Q2)的源极和漏极的电压。
图5中的实施例300图示出图4的实施例200的变形。主要的区别是自举供应器是以齐纳钳位302(即，齐纳二极管DCLMP)被钳位，该齐纳二极管被并联耦合到自举电容器42(CBTST)。在图5中所示的实施例300中，电阻304Rllim被串联连接在自举装置102(QBTST)的漏极108和齐纳钳位DCLMP之间。如果晶体管14(Q2)的内接二极管导通的话，图5的配置使用齐纳钳位302以保持自举电容42(CBTST)两端的电压会在安全操作限制内。此外，该齐纳钳位302(DCLMP)把电压钳位到用于晶体管12(Q1)的安全限制内，并且电阻304(Rllim)提供了在钳位期间的电压缓冲器。类似于图2的实施例100，跨越自举装置102(QBTST)的源极和漏极的电压VSD应当等同于或类似于跨越晶体管14(Q2)的源极和漏极的电压。类似于图4的配置200，额外的电源电压202(VSD_GaN)也被提供给自举装置102(QBTST)以克服跨越自举装置102内接二极管的压降。如上所述，自举装置102优选是GaN FET。
在图5的示例性实施例的一个改进中，提供限流功能的电阻304(Rllim)可被集成到自举装置102(QBTST)中。在一些实施例中，电阻可以通过使用RDS(on)来集成，即，与提供适当电阻的FET的内部电阻一起。在其他的实施例中，电阻组件可被加入，诸如金属衬套，举例来说。在其他的实施例中，可以使用其他的电阻组件。集成电阻组件304的一个优点是它可消除外部的组件。
在又其他的实施例中，齐纳钳位302可通过使用两个串联连接的增强型GaN FET来实现，其每一个的栅极被短路到它们各自的源极。这种设计使能该电路设计的最大化集成。
图6图示出根据本发明的额外的实施例400的用于半桥接拓扑的自举供应器。如图所示，图6的设计包含有许多个与以上针对于图2中所示的实施例100所讨论的半桥接拓扑相同的组件。例如，实施例400包括高侧和低侧晶体管12和14(Q1和Q2)，它们各自的栅极28和32分别被耦合到栅极驱动器和准位移位器30以及栅极驱动器34。然而，对比于图2的设计，自举供应器可以被认为是一种同步增强型装置实现方式。如图所示，自举装置102QBTST被耦合在驱动电压源36(VDrvr)和高侧栅极驱动器和准位移位器30之间。此外，增强型二极管402(DENH)被耦合在驱动电压源36(VDrvr)和自举装置102(QBTST)的栅极106之间。再者，增强型电容器404(CENH)被耦合在自举装置102(QBTST)的栅极106与低侧栅极驱动器34的输出38之间。
在一些实施例中，增强型二极管402(DENH)可被集成到自举装置102中以减少外部组件的数量。在又其他的实施例中，增强型电阻，与增强型二极管402并联，也可被集成到自举装置102中。
有利的是，图5的实施例的自举装置102(QBTST)被同步到晶体管14(Q2)的开关，其克服了以上针对传统设计所讨论的跨越自举电容器42(CBTST)的7.5V。同步可使低侧晶体管14的“内接二极管”免于过度充电高侧晶体管栅极28。在示例性的实施例中，跨越自举装置102(QBTST)的源极和漏极的电压VSD应当与跨越晶体管14(Q2)的源极和漏极的电压相同。此外，晶体管14(Q2)的栅极和源极之间的电压VGS为0伏特而自举装置102(QBTST)的栅极和源极之间的电压VGS为-5伏特，其中漏极电流ID的值是最坏的情况。在示例性的配置中，增强型二极管402(DENH)的压降会降低跨越自举装置102(QBTST)的栅极和源极的电压VGS到0V以下，因此，提升跨越源极到漏极的电压VSD为额外的界限增加了晶体管14(Q2)和自举装置102(QBTST)之间的差异。此外，增强型电容器404(CENH)与传统自举供应器以相同的方式被充电(例如，到5V)，但使用的增强型二极管402(DENH)可以是低电压(例如，<20Ⅴ)肖特基二极管，具有零或超低的反向恢复电荷QRR。
应被理解的是，对于以上所讨论的示例性实施例的每一个，额外的时序可以被添加到配置以驱动自举装置102(QBTST)，以允许有时间来让主晶体管12和14(Q1和Q2)完成它们的开关转换，最显著的为晶体管14(Q2)的导通事件。而且，当自举装置102(QBTST)是开启时，它可以以相同于电阻的方式来在两个方向上传导电流。此外，增强型电容器(CENH)两端的电压可被控制(降低)以在关闭状态期间增加自举装置102(QBTST)的额外的内接二极管电压界限，这进一步降低晶体管(Q2)的内接二极管的导通的反向电压会把自举供应器电压增加到安全运作限制之上的可能性。
一些实施例可进一步包括时序电路，以允许在自举晶体管102导通之前低侧晶体管14有时间来完全地导通。当在低侧晶体管14的栅极上的电压被减小到零(0)时，该时序电路也立即，或尽可能快地，关闭自举晶体管102。
通过实验，已经示出上述实施例会敏感于自举晶体管102的漏极电感，如果不控制的话其会振荡。除了一般以设计/选择晶体管来控制电感设计之外，小型串联电阻可被串联加在自举晶体管102的漏极之后。这个电阻可以被集成到自举晶体管102。在一些实施例中，通过设计自举晶体管102具有高的RDS(on)约为3Ω，该电阻可被集成。在其他的实施例中，该电阻可能只是集成式的阻尼电阻(非RDS(on)但是分立的)。
应被理解的是，用于在图2、4-6中所示的每一个示例性实施例的自举装置的晶体管最好可以是GaN FET。最后，应被理解的是，用于以上所讨论的自举装置的配置被提供来驱动氮化镓“GaN”FET，但示例性的实施例并不以任何的方式被限定，也可以被用来驱动传统的MOSFET(例如，用于半桥接拓扑)。此外，如果半桥接晶体管也是MOSFET的话，使用MOSFET作为自举装置102以上所讨论的技术将无效。对于这有两个主要的原因：1)为了正常工作，自举晶体管MUST利用GaN的反向导通电压特性，其中该压降可由负的栅极电压的大小来编程。这可使该内部二极管当它不应导通时不会导通。MOSFET不能以这种方式执行，因此，可能会成为具灾难性后果的主要功率电路的一部分。2)MOSFET具有Qrr而eGaN FET没有。如果MOSFET二极管导通(无论以何种原因)，在这里教导的技术所带来的好处将完全地失去。
以上的描述和附图仅仅被认为是具体实施例的说明，其实现在此所描述的特征和优点。对于特定工序条件的修改和替换可被进行。因此，本发明的实施例不被视为受限于前面的描述和附图。

Claims (23)

1.一种布置在半桥接拓扑中的电路，包括：
高侧晶体管；
低侧晶体管；
高侧栅极驱动器和准位移位器，其具有被电耦合至所述高侧晶体管的栅极的输出；
低侧栅极驱动器，其具有被电耦合至所述低侧晶体管的栅极的输出；
与所述高侧栅极驱动器和准位移位器并联地电耦合的电容器；
具有正输出的电压源；以及
被电耦合在所述电压源的所述正输出和所述电容器之间的自举装置；
其中所述自举装置为晶体管，所述晶体管具有电耦合至所述低侧栅极驱动器的输出和所述低侧晶体管的栅极的控制端子，以及
其中所述自举装置被同步到所述低侧晶体管。
2.如权利要求1所述的电路，其中所述自举装置为GaN场效应晶体管。
3.如权利要求1所述的电路，其中所述自举装置为耗尽型晶体管，且所述耗尽型晶体管的栅极被电耦合到所述低侧栅极驱动器的输出。
4.如权利要求3所述的电路，其中所述耗尽型晶体管的漏极被电耦合到所述高侧栅极驱动器和准位移位器的输入。
5.如权利要求1所述的电路，其中所述自举装置为增强型晶体管。
6.如权利要求5所述的电路，其中所述增强型晶体管为未被钳位的。
7.如权利要求5所述的电路，其中所述增强型晶体管以并联于所述电容器的齐纳二极管来钳位。
8.如权利要求5所述的电路，其中供给到所述增强型晶体管的电压比供给到所述低侧栅极驱动器的电压要高。
9.如权利要求5所述的电路，还包括与所述低侧栅极驱动器电气通信的调节器。
10.如权利要求7所述的电路，还包括串联在所述增强型晶体管的漏极和所述齐纳二极管之间的电阻。
11.如权利要求7所述的电路，还包括被集成到所述增强型晶体管的一电阻。
12.如权利要求5所述的电路，其中所述增强型晶体管以两个串联连接的增强型GaN场效应晶体管来钳位，所述增强型晶体管的每一个的栅极短路到它们各自的源极。
13.如权利要求1所述的电路，还包括：
被电耦合在所述电压源和所述自举装置的栅极之间的二极管；以及
被电耦合在所述自举装置的栅极和所述低侧栅极驱动器的输出之间的第二电容器。
14.如权利要求1所述的电路，其中所述自举装置与所述高侧晶体管和所述低侧晶体管集成在一起。
15.一种自举布置在半桥接拓扑中的电路的方法，其中所述电路包括高侧晶体管、低侧晶体管、被电耦合至所述高侧晶体管的栅极的高侧栅极驱动器和准位移位器、具有被电耦合至所述低侧晶体管的栅极的输出的低侧栅极驱动器、与所述高侧栅极驱动器和准位移位器并联地电耦合的电容器、具有正输出的电压源和被电耦合在所述电压源的所述正输出和所述电容器之间的自举GaN场效应晶体管，所述自举GaN场效应晶体管具有电耦合至所述低侧晶体管的所述栅极和所述低侧栅极驱动器的所述输出的栅极，其中所述方法包括：
与所述电路的所述低侧晶体管同步地开关所述自举GaN场效应晶体管。
16.如权利要求15所述的方法，其中所述低侧晶体管为GaN场效应晶体管。
17.如权利要求15所述的方法，其中所述自举GaN场效应晶体管为耗尽型晶体管。
18.如权利要求16所述的方法，其中跨越所述自举GaN场效应晶体管的源极和漏极的电压等于跨越所述低侧晶体管的源极和漏极的电压。
19.如权利要求15所述的方法，其中所述自举GaN场效应晶体管为未被钳位的增强型晶体管并且额外的电压被提供给所述自举GaN场效应晶体管，以增加并克服跨越所述自举GaN场效应晶体管的内接二极管的电压降。
20.如权利要求15所述的方法，其中所述自举GaN场效应晶体管为增强型晶体管，其以与所述电容器以及所述高侧栅极驱动器和准位移位器并联的齐纳二极管来钳位。
21.如权利要求20所述的方法，其中所述齐纳二极管把跨越所述电容器的电压钳位到用于所述低侧晶体管的安全准位上。
22.如权利要求20所述的方法，其中电阻被串联连接在所述增强型晶体管的漏极和所述齐纳二极管之间。
23.如权利要求15所述的方法，其中所述电路还包括：
被电耦合在驱动电压和所述自举GaN场效应晶体管的所述栅极之间的一增强型二极管，以及
被电耦合在所述自举GaN场效应晶体管的所述栅极和所述低侧栅极驱动器的所述输出之间的一增强型电容器。
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