JP6494334B2 - デバイスチップの製造方法 - Google Patents

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Description

本発明は、長尺のラインセンサーやLEDプリンタヘッド等に用いるデバイスチップの製造方法に関する。
半導体ウェーハや光デバイスウェーハ等のデバイスウェーハを分割して得られるデバイスチップを利用した電子部品として、長尺のラインセンサーやLEDプリンタヘッド等の電子部品がある。
これらの電子部品の特徴として、製造したデバイスバスチップを1列に隙間なく並べ、デバイスチップ同士の間隔を極限まで減らすことで、複数のデバイスが整列した電子部品を形成する。
センシングの抜け又は印字の抜け等を防止するために、デバイスは極力連続して隙間なく並べることが重要なので、デバイスチップを製造する際に、デバイスウェーハの分割予定ラインをできるだけ残さないようにデバイスチップに分割することが重要となる。
また、チップ同士を1列に並べた際に、隣接するデバイス同士に隙間ができないよう、チップの側面に凸部が残らないように製造するのも同時に重要であり、この要望を満たすために斜めに傾斜した切削ブレードで分割予定ラインの幅方向両縁を角度を変えて切削する加工方法が提案されている(例えば、特開2010−073821号公報又は特開2007−273743号公報参照)。
特開2010−073821号公報 特開2007−273743号公報
しかしながら、切削ブレードを利用した従来の方法では、切削ブレードを傾斜させた専用の切削装置を用意するコストが必要であり、チッピング(欠け)が発生するため、チッピングがデバイスに進行しないよう、デバイスと切削ブレードとの距離にマージンを設ける必要があり、複数のデバイスを連続して1列に並べるにも限界があった。
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、複数のデバイスを隙間なく連続して1列に並べることが可能なデバイスチップの製造方法を提供することである。
本発明によると、互いに交差する所定の幅を有する複数の分割予定ラインによって区画された表面の各領域にデバイスが形成されたデバイスウェーハからデバイスチップを製造するデバイスチップの製造方法であって、デバイスウェーハの表面側をチャックテーブルの保持面に対面させてデバイスウェーハを保持する保持ステップと、該保持ステップを実施した後、デバイスウェーハに対して透過性を有する波長のレーザービームの集光点をデバイスウェーハの内部に位置づけて、該レーザービームをデバイスウェーハの裏面から該分割予定ラインの幅方向の両縁に沿って照射し、互いに平行な2条の改質層を上下方向に複数層形成する改質層形成ステップと、該改質層形成ステップを実施した後、デバイスウェーハに外力を付与し、該改質層を破断起点にデバイスウェーハを複数のデバイスチップに分割する分割ステップと、を備え、該改質層形成ステップでは、裏面側の改質層を表面側の改質層より該デバイス側にずらした位置に形成するとともに、該裏面側の改質層を複数層形成し、該裏面側の複数層の改質層は、上下方向に重なる改質層を含み、該表面側の改質層の次に形成する改質層は、該表面側の改質層と該デバイスウェーハの厚み方向にオーバーラップするように形成し、該複数層の改質層に沿って破断した該デバイスチップの側面は、表面側が最も突出していることを特徴とするデバイスチップの製造方法が提供される。
本発明のデバイスチップの製造方法によると、レーザービームでデバイスウェーハ内部に改質層を複数層形成してデバイスウェーハを個々のデバイスチップに破断するが、分割予定ラインに沿って形成する2条の改質層を表面側では分割予定ラインの両縁から中心寄りに形成し、裏面側では改質層を両縁に沿って形成する。
従って、デバイスウェーハを分割したデバイスチップにおいて、チップの側面が表面から斜め下側(チップ中心側)へ傾斜するため、チップ同士を連結させた際、デバイス面側で隣接するチップ間に隙間を形成することがない。よって、複数のデバイスチップを1列に並べた際、隣接するデバイス間にほとんど隙間なく複数のデバイスチップを1列に並べることができる。
また、デバイスウェーハに形成された改質層を破断起点に複数のデバイスチップに分割するため、チッピングの発生がなく、分割予定ラインの縁部に極力近い部分でデバイスチップに破断できるという効果もある。
半導体ウェーハの表面側斜視図である。 外周部が環状フレームに装着された粘着テープとしてのエキスパンドテープに半導体ウェーハの表面側を貼着した状態の斜視図である。 改質層形成ステップを説明する一部断面側面図である。 改質層形成ステップで改質層が形成される位置を説明する半導体ウェーハの裏面側の一部拡大図である。 図5(A)は本発明第1実施形態の改質層形成方法を示す断面図、図5(B)は第2実施形態の改質層形成方法を示す断面図である。 図6(A)及び図6(B)は分割ステップを示す一部断面側面図、図6(C)は図6(B)のA部分の拡大図である。 複数のデバイスチップを1列に並べたラインセンサーの断面図である。
以下、本発明の実施形態を図面を参照して詳細に説明する。図1を参照すると、半導体ウェーハ(デバイスウェーハ)の斜視図が示されている。図1に示すデバイスウェーハ11は、例えば厚さが300μmのシリコンウェーハからなっており、表面11aに複数の分割予定ライン(ストリート)13が格子状に形成されていると共に、複数の分割予定ライン13によって区画された各領域にCCD、CMOS等のデバイス15が形成されている。
このように構成された半導体ウェーハ11は、複数のデバイス15が形成されているデバイス領域17と、デバイス領域17を囲繞する外周余剰領域19をその表面11aに備えている。11bは半導体ウェーハ11の裏面である。
本発明のデバイスチップの製造方法の加工対象となるウェーハは図1に示すような半導体ウェーハ11に限定されるものではなく、サファイア基板上に窒化ガリウム等のエピタキシャル層(発光層)が形成されて構成される光デバイスウェーハ等のデバイスウェーハも含まれるものである。
本発明実施形態に係るデバイスチップの製造方法では、加工に先立ち、図2に示すように、外周部が環状フレームFに装着された粘着テープからなるエキスパンドテープTにデバイスウェーハ11の表面11aを貼着する。従って、加工に際しては、デバイスウェーハ11の裏面11bが露出される。
本実施形態のデバイスチップの製造方法では、まず、デバイスウェーハ11の表面11a側をレーザー加工装置のチャックテーブルの保持面に対面させてデバイスウェーハ11を保持する保持ステップを実施する。
即ち、図3に示したように、レーザー加工装置のチャックテーブル10でエキスパンドテープTを介してデバイスウェーハ11を吸引保持し、デバイスウェーハ11の裏面11b側を上方に露出させる。そして、クランプ12で環状フレームFをクランプして固定する。
デバイスウェーハ11をチャックテーブル10で保持した状態で、レーザービーム発生ユニットの集光器14でデバイスウェーハ11に対して透過性を有する波長(例えば1064nm)のパルスレーザービームの集光点を分割予定ライン13に対応するウェーハ11の内部に位置づけて、レーザービームをウェーハ11の裏面11b側から照射すると共に、チャックテーブル10を矢印X1方向又はX2方向に加工送りして、ウェーハ内部に改質層21を複数層形成する改質層形成ステップを実施する。
この改質層形成ステップで形成される改質層の位置について図4を参照して説明する。図4では、デバイスを密に並べる必要がある辺側の分割予定ラインを13aとし、デバイスを密に並べる必要がない辺側の分割予定ラインを13bとして説明する。
分割予定ライン13aでは、分割予定ライン13aの幅方向の両縁に沿ってウェーハ11の内部に2条の改質層21を形成する。この方向の改質層21の形成はウェーハ11の厚み方向に複数層形成する。
分割予定ライン13bについては、分割予定ライン13bの概略中心に沿ってウェーハ内部に1本の改質層21を形成する。この方向の改質層21の形成もウェーハ11の厚み方向に複数層形成する。
図5を参照して、改質層形成ステップについて更に詳細に説明する。図5(A)は第1実施形態の改質層形成ステップを示す断面図である。第1実施形態の改質層形成ステップでは、まずデバイスウェーハ11の表面11aに近い側に、分割予定ライン13aの両縁から所定距離中心側によった位置に2条の互いに平行な改質層21を形成する。
次いで、集光器14で集光されるレーザービームの集光点Pをウェーハ11の裏面11b側に上昇した位置で、分割予定ライン13aの両縁に沿って互いに平行な2条の改質層21を形成する。更に、レーザービームの集光点Pをウェーハ11の裏面11b側に位置づけて、直前に形成した改質層21と上下方向に重なるように互いに平行な2条の改質層21を形成する。ウェーハ11を割り出し送りすることにより、隣接する分割予定ライン13aに沿って同様な2条の改質層21を複数層形成する。
尚、図5(A)に示した実施形態では、ウェーハ11の表面11aに近い側の改質層21を1層形成し、上下方向に重なる裏面11b側の改質層21を2層形成しているが、改質層21の層数はこれに限定されるものではなく、表面11a側の改質層21を2層以上形成してもよく、裏面11b側の改質層21を1層のみ、又は3層以上形成するようにしてもよい。
分割予定ライン13bについては、デバイスを密に並べる必要がない辺側であるため、分割予定ライン13bの中心に沿って上下方向に重なるように複数層の改質層21を形成する。
図5(B)を参照すると、本発明第2実施形態の改質層形成ステップを示す断面図が示されている。本実施形態の改質層形成ステップでは、ウェーハ11の表面11a側の改質層21と次に形成する改質層21とがウェーハ11の厚み方向にオーバーラップするように形成する。
このオーバーラップの長さは、30μm程度が好ましい。このように改質層21をオーバーラップして形成することにより、改質層21から伝播する所望のクラックを確実に形成できることを確認した。
改質層形成ステップにおける加工条件は、例えば次のように設定されている。
光源 :LD励起QスイッチNd:YVO4パルスレーザー
波長 :1064nm
平均出力 :0.2W
繰り返し周波数 :80kHz
集光スポット径 :φ1μm
加工送り速度 :100nm/s
改質層形成ステップを実施した後、デバイスウェーハ11に外力を付与し、改質層21を破断起点にデバイスウェーハ11を複数のデバイスチップに分割する分割ステップを実施する。
この分割ステップについて図6を参照して説明する。図6(A)を参照すると、分割装置20は、拡張ドラム22と、環状フレームFを保持するフレーム保持手段24とを具備している。拡張ドラム22は、環状フレームFの内径より小さく、環状フレームFに装着されたエキスパンドテープTに貼着されるウェーハ11の外径より大きい内径を有している。
フレーム保持手段24は、環状のフレーム保持部材26と、フレーム保持部材26の外周に配設された固定手段としての複数のクランプ28とから構成される。フレーム保持部材26の上面は環状フレームFを載置する載置面26aを形成しており、この載置面26a上に環状フレームFが載置される。
そして、載置面26a上に載置された環状フレームFは、クランプ28によってフレーム保持部材26に固定される。このように構成されたフレーム保持手段24はエアシリンダ30のピストンロッド32に連結されており、エアシリンダ30を作動することによりフレーム保持部材26は上下方向に移動される。
このように構成された分割装置20を用いて実施するウェーハ分割ステップについて図6(A)〜図6(C)を参照して説明する。図6(A)に示すように、ウェーハ11をエキスパンドテープTを介して支持した環状フレームFを、フレーム保持部材26の載置面26a上に載置し、クランプ28によってフレーム保持部材26に固定する。この時、フレーム保持部材26はその載置面26aが拡張ドラム22の上端と略同一高さとなる基準位置に位置づけられる。
次いで、エアシリンダ30を駆動してフレーム保持部材26を図6(B)に示す拡張位置に下降する。これにより、フレーム保持部材26の載置面26a上に固定されている環状フレームFも下降するため、環状フレームFに装着されたエキスパンドテープTは拡張ドラム22の上端縁に当接して主に半径方向に拡張される。
その結果、エキスパンドテープTに貼着されているウェーハ11には放射状に引っ張り力が作用する。このようにウェーハ11に放射状に引っ張り力が作用すると、ウェーハ11は改質層21を破断起点に破断され、個々のデバイスチップ23に分割される。
本実施形態のデバイスチップの製造方法では、デバイスを密に並べる必要がある辺側の分割予定ライン13aについては、各分割予定ライン13aに沿って同一高さに2条の改質層21が形成され、ウェーハ11の厚さ方向に複数の改質層21が形成されている。
更に、ウェーハ11の表面11a側に1番近い一対の改質層21よりも裏面側に近い一対の改質層21がデバイス15に近い側に形成されているため、図6(B)のA部分の拡大図である図6(C)に示すように、ウェーハ11を分割して得られたデバイスチップ23の側面がデバイス15が形成されている表面からチップ中心側へ斜めに傾斜する。更に、隣接するデバイスチップ23の間にストリート部25が残存する。
特に図示しないが、第1の方向に伸長する分割予定ライン13aに直交する分割予定ライン13bについては、図4に示すように、分割予定ライン13bの略中心部分に1本の改質層21が形成されているため、図6に示す分割ステップを実施すると、各デバイスチップ23の側面は表面に形成されたデバイス15に対して垂直となる。
上述した実施形態のデバイスチップの製造方法によると、デバイスを密に並べる必要がある辺側については、チップの側面が表面からチップ中心側へ斜めに傾斜するため、複数のデバイスチップ23を連結させて例えば、図7に示すような、ラインセンサー27を構成した場合、隣接するデバイス15同士にほとんど隙間ができないようにデバイスチップ23を整列することができる。
上述した実施形態では、本発明のデバイスチップを半導体ウェーハに適用してCCD、CMOS等の撮像デバイスチップを製造する例について説明したが、本発明の製造方法はこれに限定されるものではなく、表面に複数のLEDが形成された光デバイスウェーハの分割に適用して、LEDチップを製造する方法にも同様に適用できる。
10 チャックテーブル
11 半導体ウェーハ
13,13a,13b 分割予定ライン(ストリート)
14 集光器
15 デバイス
20 分割装置
21 改質層
22 拡張ドラム
23 デバイスチップ
24 フレーム保持手段
25 ストリート部
26 フレーム保持部材
27 ラインセンサー

Claims (1)

  1. 互いに交差する所定の幅を有する複数の分割予定ラインによって区画された表面の各領域にデバイスが形成されたデバイスウェーハからデバイスチップを製造するデバイスチップの製造方法であって、
    デバイスウェーハの表面側をチャックテーブルの保持面に対面させてデバイスウェーハを保持する保持ステップと、
    該保持ステップを実施した後、デバイスウェーハに対して透過性を有する波長のレーザービームの集光点をデバイスウェーハの内部に位置づけて、該レーザービームをデバイスウェーハの裏面から該分割予定ラインの幅方向の両縁に沿って照射し、互いに平行な2条の改質層を上下方向に複数層形成する改質層形成ステップと、
    該改質層形成ステップを実施した後、デバイスウェーハに外力を付与し、該改質層を破断起点にデバイスウェーハを複数のデバイスチップに分割する分割ステップと、を備え、
    該改質層形成ステップでは、裏面側の改質層を表面側の改質層より該デバイス側にずらした位置に形成するとともに、該裏面側の改質層を複数層形成し、
    該裏面側の複数層の改質層は、上下方向に重なる改質層を含み、
    該表面側の改質層の次に形成する改質層は、該表面側の改質層と該デバイスウェーハの厚み方向にオーバーラップするように形成し、
    該複数層の改質層に沿って破断した該デバイスチップの側面は、表面側が最も突出していることを特徴とするデバイスチップの製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6745165B2 (ja) * 2016-08-09 2020-08-26 株式会社ディスコ ウェーハの加工方法
CN106328778B (zh) * 2016-09-14 2019-03-08 中国科学院半导体研究所 隐形切割制备正、倒和倒梯形台状衬底的led芯片的方法
DE102016224978B4 (de) * 2016-12-14 2022-12-29 Disco Corporation Substratbearbeitungsverfahren
DE102017200631B4 (de) * 2017-01-17 2022-12-29 Disco Corporation Verfahren zum Bearbeiten eines Substrats
JP6821261B2 (ja) * 2017-04-21 2021-01-27 株式会社ディスコ 被加工物の加工方法
JP7007052B2 (ja) * 2017-09-19 2022-01-24 株式会社ディスコ ウェーハの加工方法
JP7148816B2 (ja) * 2019-09-30 2022-10-06 日亜化学工業株式会社 発光素子の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4408361B2 (ja) * 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
JP4385746B2 (ja) * 2003-11-28 2009-12-16 三菱化学株式会社 窒化物系半導体素子の製造方法
JP2006245043A (ja) * 2005-02-28 2006-09-14 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法及び発光素子
JP2007273743A (ja) 2006-03-31 2007-10-18 Kyocera Corp 半導体基板のダイシング方法及び半導体基板
JP2009124077A (ja) * 2007-11-19 2009-06-04 Denso Corp 半導体チップ及びその製造方法
JP2010073821A (ja) 2008-09-17 2010-04-02 Disco Abrasive Syst Ltd ウェーハ分割方法
BR122019015544B1 (pt) * 2009-02-25 2020-12-22 Nichia Corporation método para fabricar um elemento semicondutor, e, elemento semicondutor
JP5446325B2 (ja) * 2009-03-03 2014-03-19 豊田合成株式会社 レーザ加工方法および化合物半導体発光素子の製造方法
CN101807647A (zh) * 2010-03-19 2010-08-18 厦门市三安光电科技有限公司 具有倾斜侧面的铝镓铟磷系发光二极管的制作工艺
JP5361916B2 (ja) * 2011-02-04 2013-12-04 三星ダイヤモンド工業株式会社 レーザスクライブ方法
TW201301557A (zh) * 2011-06-17 2013-01-01 Univ Nat Cheng Kung 發光元件結構及其製造方法
JP2013089714A (ja) * 2011-10-17 2013-05-13 Disco Abrasive Syst Ltd チップ形成方法
JP5995563B2 (ja) * 2012-07-11 2016-09-21 株式会社ディスコ 光デバイスの加工方法

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