JP6312641B2 - Method for using design data in combination with inspection data - Google Patents

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Description

関連出願Related applications
(優先権の主張) 本出願は、参照により本明細書に組み込まれている、2005年11月18日に出願された「Methods and Systems for Utilizing Design Data in Combination with Inspection Data」という表題の米国仮出願第60/737,947号及び2005年11月18日に出願された「Methods and Systems for Utilizing Design Data in Combination with Inspection Data」という表題の米国仮出願第60/738,290号の優先権を主張するものである。 This application is a US provisional entitled “Methods and Systems for Customizing Design Data in Combination with Inspection Data” filed on Nov. 18, 2005, which is incorporated herein by reference. Application 60 / 737,947 and US Provisional Application 60 / 738,290 entitled “Methods and Systems for Customizing Design Data in Combination with Inspection Data” filed on November 18, 2005. It is what I insist.
本発明は、一般に、設計データを検査データと組み合わせて使用するための方法及びシステムに関係する。いくつかの実施形態は、設計データ空間における検査データの位置を決定し、及び/又は検査プロセス実行中にウェハ上の設計空間配置の位置を実質的に正確に決定するコンピュータ実施方法に関係する。   The present invention generally relates to a method and system for using design data in combination with inspection data. Some embodiments relate to computer-implemented methods that determine the position of inspection data in the design data space and / or determine the position of the design space placement on the wafer substantially accurately during the execution of the inspection process.
以下の説明及び例は、この節に含まれているという理由から従来技術であるとは認められない。   The following description and examples are not admitted to be prior art because they are included in this section.
集積回路(IC)設計は、電子設計の自動化(EDA)、コンピュータ支援設計(CAD)、その他のIC設計ソフトウェアなど方法又はシステムを使用して行える。IC設計から回路パターン・データベースを生成するために、このような方法及びシステムを使用することができる。回路パターン・データベースは、ICのさまざまな層に対する複数のレイアウトを表すデータを含む。複数のレチクルに対するレイアウトを決定するために、回路パターン・データベース内のデータを使用することができる。レチクルのレイアウトは、一般的に、あるパターンのフィーチャをレチクルに定める複数のポリゴンを含む。それぞれのレチクルは、ICのさまざまな層の1つを加工するために使用される。ICの層は、例えば、半導体基板内の接合パターン、ゲート誘電体パターン、ゲート電極パターン、レベル間誘電体内の接触パターン、電極配線層上の相互接続パターンを含む。   Integrated circuit (IC) design can be performed using methods or systems such as electronic design automation (EDA), computer aided design (CAD), and other IC design software. Such a method and system can be used to generate a circuit pattern database from an IC design. The circuit pattern database includes data representing multiple layouts for various layers of the IC. The data in the circuit pattern database can be used to determine the layout for multiple reticles. A reticle layout typically includes a plurality of polygons that define a pattern of features on the reticle. Each reticle is used to fabricate one of the various layers of the IC. The IC layers include, for example, a junction pattern in a semiconductor substrate, a gate dielectric pattern, a gate electrode pattern, a contact pattern in an interlevel dielectric, and an interconnect pattern on an electrode wiring layer.
本明細書で使用されるような「設計データ」という用語は、ICの物理的設計(レイアウト)を指し、かつ複雑なシミュレーション又は単純な幾何学的オペレーションとブール演算オペレーションによる物理的設計から導き出されるデータを指す。   The term “design data” as used herein refers to the physical design (layout) of an IC and is derived from a physical design through complex simulations or simple geometric and Boolean operations. Refers to data.
半導体デバイス設計は、ICの生産前にさまざまな手順により検証される。例えば、半導体デバイス設計は、製造過程におけるリソグラフィの後にすべてのフィーチャが正しく印刷されることを検証するソフトウェア・シミュレーションよりチェックされる。このようなチェック作業は、一般に、設計ルール・チェック(DRC)、光学ルール・チェック(ORC)、特定のファブやプロセスに較正されたプロセス・シミュレーションを含む検証アプローチに基づくより高度なソフトウェアなどのステップを含む。設計に含まれる潜在的に多数のときには「ホット・スポット」とも呼ばれるクリティカル・ポイントの位置を特定するために、物理的設計検証ステップの出力を使用することができる。   Semiconductor device designs are verified by various procedures prior to IC production. For example, the semiconductor device design is checked by software simulation that verifies that all features are printed correctly after lithography in the manufacturing process. Such check operations typically involve steps such as design rule check (DRC), optical rule check (ORC), more advanced software based on verification approaches including process simulation calibrated to a specific fab or process. including. The output of the physical design verification step can be used to locate critical points, sometimes referred to as “hot spots”, which are also potentially numerous in the design.
論理デバイスやメモリ・デバイスなどの半導体デバイスを製造することは、典型的には、多数の半導体製造プロセスを使用して半導体デバイスのさまざまなフィーチャや複数のレベルを形成する半導体ウェハなどの基板を処理することを含む。例えば、リソグラフィは、レチクルからパターンを半導体ウェハ上に配列されているレジストに転写することを伴う半導体製造プロセスである。半導体製造プロセスの追加の例は、限定はしないが、化学機械研磨(CMP)、エッチング、堆積、イオン注入を含む。複数の半導体デバイスは、単一の半導体ウェハ上にある配列で加工され、次いで、個別の半導体デバイスに分けられる。   Manufacturing semiconductor devices such as logic devices and memory devices typically uses a large number of semiconductor manufacturing processes to process substrates such as semiconductor wafers that form various features and multiple levels of semiconductor devices. Including doing. For example, lithography is a semiconductor manufacturing process that involves transferring a pattern from a reticle to a resist arranged on a semiconductor wafer. Additional examples of semiconductor manufacturing processes include, but are not limited to, chemical mechanical polishing (CMP), etching, deposition, ion implantation. The plurality of semiconductor devices are processed in an array on a single semiconductor wafer and then divided into individual semiconductor devices.
検査プロセスは、ウェハ上の欠陥を検出するために半導体製造プロセスにおけるさまざまなステップで使用され、これにより、製造プロセスの歩留まり向上と収益の増大が促進される。検査は、これまでは常に、ICなどの半導体デバイスを加工する重要な一部であった。しかし、半導体デバイスのサイズが小さくなるにつれ、小さな欠陥もデバイスを故障させる原因となりうるため、検査は、仕様にあった半導体デバイスを首尾よく製造するうえでよりいっそう重要なものとなる。例えば、半導体デバイスのサイズが小さくなるにつれ、比較的小さな欠陥でも半導体デバイスの望ましくない狂いの原因となりうるため、サイズの小さな欠陥を検出することが必要になってきた。   The inspection process is used at various steps in the semiconductor manufacturing process to detect defects on the wafer, which promotes increased manufacturing process yield and increased revenue. Inspection has always been an important part of processing semiconductor devices such as ICs. However, as the size of a semiconductor device decreases, small defects can cause the device to fail, and inspection becomes even more important for successfully manufacturing a semiconductor device that meets specifications. For example, as the size of semiconductor devices decreases, it has become necessary to detect defects of small size because even relatively small defects can cause undesirable erratics in the semiconductor device.
製造歩留まり管理の他の重要な部分は、ウェハ又はレチクル上の欠陥の原因を突き止めて欠陥の原因を是正し、これにより他のウェハ又はレチクル上の欠陥の数を減らすことである。多くの場合、欠陥の原因を突き止めることは、欠陥タイプを識別し、かつサイズ、形状、組成などの欠陥の他の属性を識別することを含む。検査は、典型的には、ウェハ又はレチクル上の欠陥を検出し、ウェハ又はレチクル上の配置、ウェハ又はレチクル上の欠陥の数、及びときには欠陥サイズなどの欠陥に関する限定された情報を与えることしか含まないので、検査結果から判定される以上の個々の欠陥に関する情報を得るために、欠陥レビューが使用されることが多い。例えば、ウェハ又はレチクル上で検出された欠陥を再び見て、さらに自動的な、又は手動による何らかの手段により欠陥を調べるために、欠陥レビュー・ツールを使用することができる。   Another important part of manufacturing yield management is to identify the cause of defects on the wafer or reticle and correct the cause of the defects, thereby reducing the number of defects on other wafers or reticles. In many cases, locating the cause of a defect involves identifying the defect type and identifying other attributes of the defect such as size, shape, composition. Inspection typically only detects defects on the wafer or reticle and provides limited information about the defect such as placement on the wafer or reticle, number of defects on the wafer or reticle, and sometimes defect size. Since they are not included, defect reviews are often used to obtain information about individual defects beyond those determined from inspection results. For example, a defect review tool can be used to review defects detected on a wafer or reticle and to examine the defects further by some automatic or manual means.
欠陥レビューは、典型的には、高倍率光学系又は走査型電子顕微鏡(SEM)のいずれかを使用してより高い分解能で欠陥に関する補足情報を生成することを含む。欠陥レビューにより生成される欠陥に対する高い分解能のデータほど、プロファイル、粗さ、より正確なサイズ情報などの欠陥の属性を決定するのに適している。電子分散型X線分光法(EDS)システムなどのシステムを使用して、欠陥分析も実行できる。このような欠陥分析は、欠陥の組成などの情報を見つけ出すために実行される。検査、レビュー、分析、又はそれらの何らかの組合せにより判別される欠陥の属性を使用することで、欠陥のタイプ(つまり、欠陥分類)を識別し、場合によっては、欠陥の根本原因を突き止めることができる。次いで、この情報を使用することで、1つ又は複数の半導体加工プロセスの1つ又は複数のパラメータを監視し、変更して、欠陥を減らすか、又はなくすことができる。   The defect review typically involves generating supplemental information about the defect with higher resolution using either high magnification optics or a scanning electron microscope (SEM). Higher resolution data for defects generated by defect review is more suitable for determining defect attributes such as profile, roughness, and more accurate size information. Defect analysis can also be performed using a system such as an electron dispersive x-ray spectroscopy (EDS) system. Such defect analysis is performed to find information such as the composition of the defect. By using defect attributes determined by inspection, review, analysis, or some combination thereof, the type of defect (ie, defect classification) can be identified and, in some cases, the root cause of the defect can be determined . This information can then be used to monitor and change one or more parameters of one or more semiconductor processing processes to reduce or eliminate defects.
しかし、設計ルールが縮小すると、半導体製造プロセスが、それらのプロセスの実行能力の限界に近いところで稼働していることがある。それに加えて、設計ルールが縮小すると、小さな欠陥でもデバイスの電気的パラメータに影響を及ぼす可能性があり、検査に細心の注意を払う必要がある。したがって、設計ルールが縮小するにつれ、検査により検出される潜在的に歩留まりに関連する欠陥の母集団は劇的に拡大し、検査により検出されるニュイサンス欠陥(nuisance defect)の母集団も劇的に増大する。したがって、ウェハ上で検出される欠陥がますます増え、すべての欠陥を排除するためにプロセスを是正するのは困難な作業となり、また費用がかかる可能性がある。その際、複数の欠陥のうち、デバイスの電気的パラメータと歩留まりに影響を実際に及ぼす欠陥を突き止めることで、プロセス制御方法の対象をそれらの欠陥に絞りつつ、他の欠陥を大部分無視するようにすることが可能である。さらに、より小さな設計ルールでは、プロセス誘発障害は、場合によっては、系統的な障害である傾向を有する。つまり、プロセス誘発障害は、設計内において何回も繰り返されることが多い所定の設計パターンで発生しがちである。空間的に統計的な、電気的に関連する欠陥の排除は、そのような欠陥を排除することが歩留まりに対する著しい全体的影響を及ぼすため重要である。欠陥がデバイス・パラメータや歩留まりに影響を及ぼすかどうかは、多くの場合、上述の検査、レビュー、分析プロセスからは断定することができないが、それは、これらのプロセスが、電気的設計に関して欠陥の位置を決定することができないことがあるからである。   However, as design rules shrink, semiconductor manufacturing processes may be operating near the limits of their ability to execute. In addition, as design rules shrink, even small defects can affect device electrical parameters, requiring careful attention to inspection. Thus, as the design rules shrink, the population of defects associated with potential yield detected by inspection increases dramatically, and the population of nuisance defects detected by inspection also increases dramatically. Increase. Thus, more and more defects are detected on the wafer, and correcting the process to eliminate all defects can be a difficult task and can be expensive. In doing so, by identifying the defects that actually affect the electrical parameters and yield of the device, the process control method is focused on those defects, and the other defects are largely ignored. It is possible to Furthermore, with smaller design rules, process-induced failures tend to be systematic failures in some cases. That is, process-induced failures tend to occur in a predetermined design pattern that is often repeated many times in the design. The elimination of spatially statistical, electrically related defects is important because eliminating such defects has a significant overall impact on yield. Whether defects affect device parameters or yield can often not be determined from the inspection, review, and analysis processes described above, which means that these processes determine the location of defects with respect to electrical design. This is because it may not be possible to determine.
欠陥情報を電気的設計にアラインさせるためのいくつかの方法及びシステムが開発されている。例えば、SEMレビュー・システムを使用して、欠陥のサンプルに対する欠陥配置のより正確な座標を決定することができ、またSEMレビュー・システムにより報告される欠陥座標を使用して、電気的設計における欠陥の配置を決定することができる。他の方法は、検査対象領域(例えば、検査が実施されるウェハ上に形成されるデバイスの領域)をウェハ上に印刷されたパターンの物理的配置にアラインさせることを含む。しかし、現在のところ、システム誤差や不完全性により約2μm精度以下の精度で対象領域をウェハ上に印刷されたパターンにアラインさせることができる。例えば、明視野(BF)検査システムは、約±1μmの座標精度を有する。それに加えて、現在使用されている方法における検査対象領域は、比較的広く、多くの非クリティカル・フィーチャを含むが、もちろん望ましいクリティカル・フィーチャも含む。検査システムが、設計とプロセスとが相互に依存する結果として生じる微妙な空間的に系統的な「製造しやすい設計」(DFM)欠陥を捕捉する感度を最大にしようとしても、システムは、CMPフィル領域などの非クリティカル領域における数百万もの事象に圧倒される可能性がある。このようなニュイサンス欠陥を検出することは、多くの理由から有益なことではない。例えば、これらのニュイサンス欠陥事象は、検査データの後処理により検査結果から取り除かれる必要がある。
それに加えて、ニュイサンス事象検出により、DFM用途に関して検査システムの最終的に達成可能な感度が制限される。高率のニュイサンス欠陥データも、検査システムの実行時データ処理能力に過負荷をかけ、これにより、スループットを低下させ、及び/又はデータ喪失を引き起こす可能性がある。
Several methods and systems have been developed for aligning defect information with electrical designs. For example, a SEM review system can be used to determine more accurate coordinates of defect placement for a sample of defects, and defect coordinates reported by the SEM review system can be used to determine defects in electrical design. Can be determined. Another method involves aligning the area to be inspected (eg, the area of the device formed on the wafer on which the inspection is performed) with the physical arrangement of the pattern printed on the wafer. However, at present, the target area can be aligned with the pattern printed on the wafer with an accuracy of about 2 μm or less due to system errors and imperfections. For example, a bright field (BF) inspection system has a coordinate accuracy of about ± 1 μm. In addition, the area to be inspected in currently used methods is relatively wide and includes many non-critical features, but of course also includes desirable critical features. Even if the inspection system tries to maximize the sensitivity to capture subtle spatially systematic “manufacturable design” (DFM) defects that result from the interdependence of design and process, It can be overwhelmed by millions of events in non-critical areas such as areas. Detecting such nuisance defects is not beneficial for a number of reasons. For example, these nuisance defect events need to be removed from inspection results by post-processing of inspection data.
In addition, nuisance event detection limits the ultimate achievable sensitivity of the inspection system for DFM applications. High rates of nuisance defect data can also overload the run-time data processing capabilities of the inspection system, thereby reducing throughput and / or causing data loss.
したがって、設計データの実質的に高い正確度の「コンテキスト」を利用して限定はしないが欠陥検出アルゴリズム又は方法におけるピクセルのグループ化、検出感度の手直し、ニュイサンス欠陥のフィルタリング、欠陥の分類、欠陥のグループ化、設計コンテキストをサンプリング・スキームの一部として使用することによりレビューできるように欠陥をサンプリングすることなどの1つ又は複数のコンテキスト・ベースの機能を実行できるように、検査データをサブピクセル精度(ピクセルのサイズを検査されるジオメトリのサイズの程度とすることができる)で設計データにアラインさせるための方法及びシステムを開発すると有益である。   Therefore, the grouping of pixels in defect detection algorithms or methods, reworking of detection sensitivity, nuisance defect filtering, defect classification, defect Sub-pixel accuracy for inspection data to perform one or more context-based functions such as grouping, sampling defects so that they can be reviewed by using the design context as part of the sampling scheme It would be beneficial to develop a method and system for aligning design data (where the pixel size can be a measure of the size of the geometry being examined).
方法及びシステムのさまざまな実施態様の以下の説明は、いかなる形であっても付属の請求項の主題を制限するものとして解釈されるべきではない。   The following description of various embodiments of methods and systems should not be construed as limiting the subject matter of the appended claims in any way.
一実施態様は、設計データ空間における検査データの位置を決定するためのコンピュータ実施方法に関係する。この方法は、ウェハ上のアライメント部位に対する検査システムにより取り込まれたデータを所定のアライメント部位に対するデータ(例えば、設計データ)にアラインさせることを含む。所定のアライメント部位に対するデータと、ウェハ上のアライメント部位に対する検査システムにより取り込まれたデータは、別々に得られる。例えば、所定のアライメント部位に対するデータは、アライメント部位が印刷されているウェハを使用しては取り込まれない。この方法は、さらに、設計データ空間における所定のアライメント部位の位置に基づいて設計データ空間におけるウェハ上のアライメント部位の位置を決定することを含む。設計データ空間におけるウェハ上のアライメント部位の位置を決定することは、さらに、ウェハ上の設計レイアウト及び/又は検査時のウェハの配向に基づいて実行される。それに加えて、この方法は、設計データ空間におけるウェハ上のアライメント部位の位置に基づいて設計データ空間における検査システムによりそのウェハについて取り込まれた検査データの位置を決定することを含む。検査データの位置は、本明細書でさらに説明されるように、格納され、使用される。一実施態様では、検査データの位置は、サブピクセル精度で決定される。   One embodiment relates to a computer-implemented method for determining the location of inspection data in a design data space. The method includes aligning data captured by an inspection system for an alignment site on a wafer with data (eg, design data) for a predetermined alignment site. Data for a predetermined alignment site and data captured by the inspection system for the alignment site on the wafer are obtained separately. For example, data for a predetermined alignment site is not captured using a wafer on which the alignment site is printed. The method further includes determining the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space. Determining the position of the alignment site on the wafer in the design data space is further performed based on the design layout on the wafer and / or the orientation of the wafer during inspection. In addition, the method includes determining the position of inspection data captured for the wafer by the inspection system in the design data space based on the position of the alignment site on the wafer in the design data space. The location of the inspection data is stored and used as described further herein. In one implementation, the location of the inspection data is determined with sub-pixel accuracy.
他の実施態様では、所定のアライメント部位に対するデータは、グラフィック・データ・ストリーム(GDS)ファイル、他の標準的な機械可読ファイル、当業界で知られている他の好適なファイル、設計データベースなどの、データ構造体に格納される設計データを含む。GDSIIファイルは、設計レイアウト・データの表現に使用されるファイル群のクラスの1つである。このようなファイルの他の例としては、GL1ファイルやOASISファイルがある。いくつかの実施態様は、本明細書ではGDSファイル又はGDSIIファイルに関して説明されているが、これらの実施態様は、データ構造構成、記憶形式、又は記憶機構に関係なく、ファイル群のこのクラス全体に等しく適用可能であると理解されるべきである。異なる実施態様では、所定のアライメント部位に対するデータは、所定のアライメント部位がウェハ上にどのように印刷されるかどうかを示す1つ又は複数のシミュレートされたイメージを含む。   In other embodiments, the data for a given alignment site may be a graphic data stream (GDS) file, other standard machine readable files, other suitable files known in the art, design databases, etc. , Including design data stored in a data structure. A GDSII file is one of a class of files used to represent design layout data. Other examples of such files include GL1 files and OASIS files. Although some implementations are described herein with respect to GDS or GDSII files, these implementations apply to this entire class of files regardless of data structure organization, storage format, or storage mechanism. It should be understood that it is equally applicable. In different embodiments, the data for a given alignment site includes one or more simulated images that show how the given alignment site is printed on the wafer.
いくつかの実施態様では、所定のアライメント部位に対するデータは、所定のアライメント部位の1つ又は複数の属性を含み、アライメント部位に対するデータは、アライメント部位の1つ又は複数の属性を含み、アラインさせるステップは、所定のアライメント部位の1つ又は複数の属性をアライメント部位の1つ又は複数の属性にアラインさせることを含む。このような実施態様の1つでは、所定のアライメント部位の1つ又は複数の属性は、所定のアライメント部位の重心を含み、アライメント部位の1つ又は複数の属性は、アライメント部位の重心を含む。   In some embodiments, the data for the predetermined alignment site includes one or more attributes of the predetermined alignment site, and the data for the alignment site includes one or more attributes of the alignment site and are aligned. Includes aligning one or more attributes of the predetermined alignment site to one or more attributes of the alignment site. In one such embodiment, the one or more attributes of the predetermined alignment site include a centroid of the predetermined alignment site, and the one or more attributes of the alignment site include a centroid of the alignment site.
追加の実施態様では、所定のアライメント部位に対するデータは、検査システム又は他のイメージ収集システムにより取り込まれる、設計データに対するGDSIIファイルなどのデータ構造体に格納されている設計データにアラインされたデータを含む。さらに他の実施態様では、所定のアライメント部位に対するデータは、設計データ空間における設計座標にアラインされた標準参照ダイ・イメージの少なくとも一部を含む。標準参照ダイ・イメージは、取り込まれた、又はシミュレートされた、又は拡大された、又はこれらを組み合わせて得られた参照イメージとすることができる。   In additional embodiments, data for a given alignment site includes data aligned with design data stored in a data structure, such as a GDSII file for design data, captured by an inspection system or other image acquisition system. . In yet another embodiment, the data for a given alignment site includes at least a portion of a standard reference die image aligned with design coordinates in the design data space. The standard reference die image may be a captured reference, a simulated or magnified reference image, or a combination of these.
いくつかの実施態様では、所定のアライメント部位は、x及びy方向でユニークな1つ又は複数の属性を有する少なくとも1つのアライメント・フィーチャを含む。他の実施態様では、所定のアライメント部位は、少なくとも2つのアライメント・フィーチャを含む。少なくとも2つのアライメント・フィーチャのうちの第1のものは、x方向にユニークな1つ又は複数の属性を有する。少なくとも2つのアライメント・フィーチャのうちの第2のものは、y方向にユニークな1つ又は複数の属性を有する。   In some implementations, the predetermined alignment site includes at least one alignment feature having one or more attributes that are unique in the x and y directions. In other embodiments, the predetermined alignment site includes at least two alignment features. The first of the at least two alignment features has one or more attributes that are unique in the x direction. The second of the at least two alignment features has one or more attributes that are unique in the y direction.
追加の一実施態様では、この方法は、検査システムを使用して所定のアライメント部位を選択することを含む。このような一実施態様では、所定のアライメント部位を選択するために使用される検査システム(又は他のイメージ収集システム)のイメージング・モードは、検査データを取り込むために使用される検査システムの1つ又は複数のイメージング・モードと異なる。いくつかの実施態様では、アライメント部位の位置を決定することは、ウェハの検査前に実行され、検査データの位置を決定することは、ウェハの検査時に実行される。他の実施態様では、検査データの位置を決定することは、ウェハの検査に続いて実行される。このような一実施態様では、検査データの位置を決定することは、ウェハ上で検出された欠陥に対応する検査データの位置について実行され、欠陥に対応しない検査データの位置については実行されない。このように、設計データ空間における検査データの位置は、ウェハ上の欠陥配置で取り込まれた検査データ(例えば、パッチ・イメージ)によってのみ決定される。   In an additional embodiment, the method includes selecting a predetermined alignment site using an inspection system. In one such embodiment, the imaging mode of the inspection system (or other image acquisition system) used to select the predetermined alignment site is one of the inspection systems used to capture inspection data. Or different from multiple imaging modes. In some implementations, determining the position of the alignment site is performed prior to inspection of the wafer, and determining the position of inspection data is performed during inspection of the wafer. In other embodiments, determining the location of the inspection data is performed subsequent to inspection of the wafer. In such an embodiment, determining the position of the inspection data is performed for the position of the inspection data corresponding to the defect detected on the wafer and not for the position of the inspection data not corresponding to the defect. As described above, the position of the inspection data in the design data space is determined only by the inspection data (for example, patch image) acquired by the defect arrangement on the wafer.
他の実施態様では、アライメント部位に対するデータは、検査データのスワス(swath)内にある。他のこのような実施態様では、検査データの位置を決定することは、設計データ空間におけるアライメント部位の位置に基づいて設計データ空間内のスワスの位置を決定することと、スワスの位置に基づいて設計データ空間における検査データの追加のスワスの位置を決定することとを含む。   In other embodiments, the data for the alignment site is in the test data swath. In other such embodiments, determining the position of the inspection data may include determining a swath position in the design data space based on the position of the alignment site in the design data space, and based on the swath position. Determining the location of additional swaths of inspection data in the design data space.
一実施態様では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいてウェハの異なる部分で欠陥を検出する感度を決定することを含む。このような一実施態様では、設計データの1つ又は複数の属性は、ウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対し、設計データ、異なる設計データ、又はそれらの何らかの組合せについて、そのウェハ、他の複数のウェハ、又はそれらの何らかの組合せに対してすでに取り込まれている検査データの1つ又は複数の属性に基づいて選択される。他のこのような実施態様では、設計データの1つ又は複数の属性は、異なる部分においてすでに検出されている欠陥の歩留まりクリティカル度、異なる部分においてすでに検出されている欠陥の故障確率、又はそれらの何らかの組合せに基づいて選択される。   In one embodiment, the method includes determining sensitivity to detect defects in different portions of the wafer based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. . In one such embodiment, the one or more attributes of the design data may include design data, different design data, or a process layer for which wafer inspection data was captured, a different process layer, or some combination thereof, or Some combination thereof is selected based on one or more attributes of inspection data already captured for the wafer, other wafers, or some combination thereof. In other such implementations, the one or more attributes of the design data may include the yield criticality of defects already detected in different parts, the failure probability of defects already detected in different parts, or their It is selected based on some combination.
他の実施態様では、この方法は、設計データ空間における検査データの位置と設計データ空間にわたる設計データの1つ又は複数の属性に対する値を含むコンテキスト・マップに基づいてウェハの異なる部分で欠陥を検出する感度を決定することを含む。このような一実施態様では、感度を決定することは、ウェハの異なる部分で欠陥を検出するために検査データとともに使用される感度しきい値を決定することを含む。他のそのような実施態様では、感度を決定することは、ウェハの検査時に検査システムにより実行される。他のそのような実施態様では、感度を決定することは、ウェハに対する検査データの取り込みが完了した後に実行される。   In another embodiment, the method detects defects in different portions of the wafer based on a context map that includes the location of inspection data in the design data space and values for one or more attributes of the design data across the design data space. Determining the sensitivity to perform. In one such implementation, determining the sensitivity includes determining a sensitivity threshold that is used with the inspection data to detect defects at different portions of the wafer. In other such embodiments, determining the sensitivity is performed by the inspection system when inspecting the wafer. In other such embodiments, determining sensitivity is performed after inspection data capture for the wafer is complete.
追加の一実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいてウェハの異なる部分で欠陥を検出する感度を決定することを含む。このような一実施態様では、検査データの1つ又は複数の属性は、異なる部分で欠陥が検出された場合に、1つ又は複数のイメージ・ノイズ属性、又はそれらの何らかの組合せを含む。   In an additional embodiment, the method includes different portions of the wafer based on the location of the inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data. Determining the sensitivity of detecting defects. In one such implementation, the one or more attributes of the inspection data include one or more image noise attributes, or some combination thereof, when defects are detected in different portions.
いくつかの実施態様では、この方法は、ウェハ上で加工されるデバイスの設計に対するスキーマ・データの1つ又は複数の属性、デバイスに対する物理的レイアウトの予想される電気的挙動の1つ又は複数の属性、又はそれらの何らかの組合せに基づいてウェハ上の欠陥を検出する1つ又は複数のパラメータを変更することを含む。他の実施態様では、この方法は、ウェハ上で実行されるべき電気的試験プロセスの1つ又は複数のパラメータに基づいて検査データを使用してウェハ上で欠陥を検出するために1つ又は複数のパラメータを変更することを含む。他の実施態様では、この方法は、検査データを使用してウェハ上で検出された欠陥に基づいてウェハ上で実行される電気的試験プロセスの1つ又は複数のパラメータを変更することを含む。   In some implementations, the method includes one or more attributes of schema data for a design of a device being processed on a wafer, one or more of the expected electrical behavior of a physical layout for the device. Changing one or more parameters that detect defects on the wafer based on the attributes, or some combination thereof. In other embodiments, the method includes one or more for detecting defects on the wafer using inspection data based on one or more parameters of an electrical test process to be performed on the wafer. Including changing the parameters. In other embodiments, the method includes altering one or more parameters of an electrical test process performed on the wafer based on defects detected on the wafer using inspection data.
他の実施態様では、この方法は、フィードバック制御技術を使用して方法の1つ又は複数のステップの結果に基づいて検査システムにより実行される検査プロセスの1つ又は複数のパラメータを定期的に変更することを含む。他の実施態様では、この方法は、フィードバック制御技術を使用して方法の1つ又は複数のステップの結果に基づいて検査システムにより実行される検査プロセスの1つ又は複数のパラメータを自動的に変更することを含む。さらに他の実施態様では、この方法は、方法の1つ又は複数のステップの結果を使用して知識ベースを生成することと、知識ベースを使用して検査システムにより実行される検査プロセスを生成することとを含む。   In another embodiment, the method periodically changes one or more parameters of an inspection process performed by the inspection system based on the results of one or more steps of the method using feedback control techniques. Including doing. In other embodiments, the method automatically alters one or more parameters of an inspection process performed by the inspection system based on the results of one or more steps of the method using feedback control techniques. Including doing. In yet another embodiment, the method uses the result of one or more steps of the method to generate a knowledge base and uses the knowledge base to generate an inspection process that is performed by the inspection system. Including.
他の実施態様では、この方法は、設計データ空間における欠陥に対応する検査データの部分の位置と設計データ空間にわたる設計データの1つ又は複数の属性に対する値を含むコンテキスト・マップに基づいてウェハの異なる部分で検出された欠陥を分類することを含む。そのような一実施態様では、欠陥を分類することは、ウェハの検査時に検査システムにより実行される。他のそのような実施態様では、欠陥を分類することは、ウェハに対する検査データの取り込みが完了した後に実行される。   In another embodiment, the method includes the location of a portion of the inspection data corresponding to a defect in the design data space and a wafer map based on a context map that includes values for one or more attributes of the design data across the design data space. Including classifying defects detected in different parts. In one such embodiment, classifying the defects is performed by the inspection system when inspecting the wafer. In other such embodiments, classifying the defects is performed after inspection data capture for the wafer is complete.
他の実施態様では、検査データは、ウェハ上の1つ又は複数の欠陥に対するデータを含む。このような一実施態様では、この方法は、設計データ空間における検査データの位置に基づいて設計データ空間における欠陥の位置を決定することと、設計データ空間における欠陥の位置と設計データ空間における設計データの1つ又は複数の属性に基づいて欠陥がニュイサンス欠陥であるかどうかを判定することとを含む。このような一実施態様では、この方法は、設計データ空間における設計データの1つ又は複数の属性に基づいてニュイサンス欠陥であると判定されない欠陥が系統的欠陥であるか、又はランダム欠陥であるかを判定することを含む。欠陥が空間的系統的欠陥であるか、又はランダム欠陥であるかを判定することは、さらに、設計データにおけるホット・スポットに対応する履歴ファブ・データ又は他のデータなどの他の情報と組み合わせて設計データ空間における設計データの1つ又は複数の属性に基づいて実行されることも可能である。このような一実施態様では、この方法は、さらに、設計データ空間における検査データの位置及び検査データの1つ又は複数の統計的に決定された属性に基づいて欠陥が系統的欠陥であるか、又はランダム欠陥であるかを判定することを含む。一実施態様では、検査データは、プロセス・ウィンドウ・クォリフィケーションのために取り込まれる。他の実施態様では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて欠陥を分類することを含む。   In other embodiments, the inspection data includes data for one or more defects on the wafer. In one such embodiment, the method determines the position of the defect in the design data space based on the position of the inspection data in the design data space, and the position of the defect in the design data space and the design data in the design data space. Determining whether the defect is a nuisance defect based on one or more attributes of In one such embodiment, the method determines whether a defect that is not determined to be a nuisance defect based on one or more attributes of the design data in the design data space is a systematic defect or a random defect. Determining. Determining whether the defect is a spatial systematic defect or a random defect is further combined with other information such as historical fab data or other data corresponding to hot spots in the design data. It can also be performed based on one or more attributes of design data in the design data space. In one such embodiment, the method further includes determining whether the defect is a systematic defect based on the location of the inspection data in the design data space and one or more statistically determined attributes of the inspection data. Or determining whether it is a random defect. In one embodiment, inspection data is captured for process window qualification. In another embodiment, the method includes classifying defects based on the location of inspection data in the design data space and one or more attributes of the design data in the design data space.
一実施態様では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。いくつかの実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、設計データが印刷されるレチクルについて取り込まれるレチクル検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。追加の一実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。いくつかの実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性、設計データが印刷されるレチクルについて取り込まれるレチクル検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。他の実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいて、さらにはウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対し、設計データ、異なる設計データ、又はそれらの何らかの組合せについて、そのウェハ、他の複数のウェハ、又はそれらの何らかの組合せに対するすでに取り込まれている検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。   In one embodiment, the method includes grouping defects according to bin ranges based on the location of inspection data in the design data space and one or more attributes of the design data in the design data space. In some embodiments, the method includes the location of inspection data in the design data space, one or more attributes of the design data in the design data space, and one of the reticle inspection data captured for the reticle on which the design data is printed. Or grouping defects according to bin ranges based on a plurality of attributes. In an additional embodiment, the method is in accordance with a bin range based on the location of the inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data. Including grouping defects. In some embodiments, the method prints the location of the inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data, the design data. Grouping defects according to bin ranges based on one or more attributes of reticle inspection data captured for the reticle. In other embodiments, the method may be based on the location of inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data, and even on the wafer. For the process layer from which inspection data was captured, a different process layer, or some combination thereof, for the design data, different design data, or some combination thereof, to the wafer, other wafers, or some combination thereof Including grouping defects according to bin ranges based on one or more attributes of inspection data already captured.
上で説明されているように、検査データは、ウェハ上の1つ又は複数の欠陥に対するデータを含む。そのような一実施態様では、この方法は、設計データ空間における検査データの位置に基づいて、及び設計データ空間における設計データの1つ又は複数の属性に基づいて、レビューのため欠陥の少なくとも一部を選択することを含む。そのような他の実施態様では、この方法は、設計データ空間における検査データの位置に基づいて、及び設計データ空間における設計データの1つ又は複数の属性に基づいて、欠陥がレビューされる順序を決定することを含む。そのようなさらに他の実施態様では、この方法は、レビューのため欠陥の少なくとも一部を選択することを含み、欠陥の少なくともその一部は、設計データの1つ又は複数の属性の異なる値を有する設計データ空間における設計データのそれぞれの部分の中に見つかる少なくとも1つの欠陥を含む。欠陥レビュー・サンプリングは、さらに、又はそれとは別に、欠陥がビン範囲に従って分けられるグループの1つ又は複数の属性に基づいて実行される。欠陥は、本明細書でさらに説明されるように、ビン範囲に従って分けられ、それらのグループの1つ又は複数の属性は、設計データの1つ又は複数の属性に基づいて、又は本明細書で説明されている他の方法により決定される。   As described above, the inspection data includes data for one or more defects on the wafer. In one such embodiment, the method includes at least a portion of a defect for review based on the location of inspection data in the design data space and based on one or more attributes of the design data in the design data space. Including selecting. In such other embodiments, the method determines the order in which defects are reviewed based on the location of inspection data in the design data space and based on one or more attributes of the design data in the design data space. Including deciding. In yet other such embodiments, the method includes selecting at least a portion of the defect for review, wherein at least a portion of the defect has different values of one or more attributes of the design data. At least one defect found in each portion of the design data in the design data space. Defect review sampling is additionally or alternatively performed based on one or more attributes of the group into which defects are separated according to bin ranges. Defects are divided according to bin ranges, as described further herein, and one or more attributes of those groups can be based on one or more attributes of the design data or as used herein. Determined by other methods described.
他の実施態様では、この方法は、設計データ空間における検査データの位置に基づいて、及び設計データ空間における設計データの1つ又は複数の属性に基づいてウェハの異なる部分について取り込まれた検査システムの1つ又は複数の検出器から出力の1つ又は複数の所定の属性を抽出することを含む。このような一実施態様では、設計データの1つ又は複数の属性は、ウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対し、設計データ、異なる設計データ、又はそれらの何らかの組合せについて、そのウェハ、他の複数のウェハ、又はそれらの何らかの組合せに対するすでに取り込まれている検査データの1つ又は複数の属性に基づいて選択される。   In another embodiment, the method includes an inspection system captured for different portions of a wafer based on the location of inspection data in the design data space and based on one or more attributes of the design data in the design data space. Extracting one or more predetermined attributes of the output from the one or more detectors. In one such embodiment, the one or more attributes of the design data may include design data, different design data, or a process layer for which wafer inspection data was captured, a different process layer, or some combination thereof, or Some combination of them is selected based on one or more attributes of inspection data already captured for the wafer, other wafers, or some combination thereof.
他の実施態様では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいてウェハの異なる部分について取り込まれた検査システムの1つ又は複数の検出器から出力の1つ又は複数の所定の属性を抽出することを含む。このような一実施態様では、検査データの1つ又は複数の属性は、異なる部分で1つ又は複数の欠陥が検出された場合に、1つ又は複数のイメージ・ノイズ属性、又はそれらの何らかの組合せを含む。   In other embodiments, the method may be used for different portions of a wafer based on the location of inspection data in the design data space, one or more attributes of the design data in the design data space, and one or more attributes of the inspection data. Extracting one or more predetermined attributes of the output from one or more detectors of the captured inspection system. In one such embodiment, the one or more attributes of the inspection data may include one or more image noise attributes, or some combination thereof, if one or more defects are detected in different portions. including.
いくつかの実施態様では、この方法は、設計データ空間における検査データの位置に基づいて、及び設計データ空間における設計データの1つ又は複数の属性に基づいてウェハ上で検出された1つ又は複数の欠陥に対する故障確率値を決定することを含む。   In some embodiments, the method includes one or more detected on the wafer based on the location of the inspection data in the design data space and based on one or more attributes of the design data in the design data space. Determining a failure probability value for a given defect.
他の実施態様では、この方法は、設計データ空間における検査データの位置に基づいて設計データ空間におけるウェハ上で検出された欠陥の位置の座標を決定することと、設計データに対するフロア・プランに基づいて欠陥の位置の座標を設計セル座標に変換することとを含む。このような一実施態様では、この方法は、オーバーレイ公差を使用して欠陥の周囲の異なる領域を決定することと、1つ又は複数のセル・タイプに対する異なる領域を使用して欠陥リピータ解析を実行し、1つ又は複数のセル・タイプが系統的欠陥セル・タイプであるかどうかを判定し、系統的欠陥セル・タイプ内の1つの又は複数の系統的欠陥ジオメトリの1つ又は複数の配置を決定することとを含む。このような一実施態様では、この方法は、系統的欠陥セル・タイプの近くに配置されているセル、ジオメトリ、又はそれらの何らかの組合せに対する設計データの1つ又は複数の属性に基づいて空間的系統的欠陥が系統的欠陥セル・タイプ内に生じるかどうかを判定することを含む。   In another embodiment, the method is based on determining a coordinate of a position of a defect detected on the wafer in the design data space based on the position of the inspection data in the design data space, and on a floor plan for the design data. And converting the coordinates of the position of the defect into design cell coordinates. In one such embodiment, the method uses overlay tolerances to determine different regions around the defect and performs defect repeater analysis using different regions for one or more cell types. Determining whether one or more cell types are systematic defect cell types, and determining one or more arrangements of one or more systematic defect geometries within the systematic defect cell types Determining. In one such embodiment, the method includes a spatial lineage based on one or more attributes of the design data for a cell, geometry, or some combination thereof that is located near the systematic defect cell type. Determining whether a physical defect occurs within the systematic defect cell type.
他の実施態様では、この方法は、設計データ空間における検査データの位置に基づいて設計データ空間におけるウェハ上で検出された欠陥の位置を決定することと、設計データの1つ又は複数の属性に対する所定の値が、設計データ空間における位置の関数として格納されているデータ構造体を使用して欠陥の位置に対応する設計データの1つ又は複数の属性に対する値を決定することとを含む。   In another embodiment, the method determines a position of a detected defect on the wafer in the design data space based on the position of the inspection data in the design data space, and for one or more attributes of the design data. Determining a value for one or more attributes of the design data corresponding to the position of the defect using a data structure stored as a function of position in the design data space.
他の実施態様では、レチクル検査システムにより生成されるレチクルのイメージが、設計データ空間において設計データとして使用される。レチクルは、ウェハ上に設計データを印刷するために使用される。他の実施態様では、レチクル・イメージがウェハ上にどのように印刷されるかを例示するシミュレートされたイメージが、設計データ空間において設計データとして使用される。追加の実施態様では、この方法は、ウェハ上に設計データを印刷するために使用されるレチクルについて取り込まれたレチクル検査データに基づいて設計データ空間における設計データに対するコンテキスト・マップを生成することを含む。   In another embodiment, an image of a reticle generated by a reticle inspection system is used as design data in a design data space. The reticle is used to print design data on the wafer. In other embodiments, a simulated image illustrating how the reticle image is printed on the wafer is used as design data in the design data space. In an additional embodiment, the method includes generating a context map for design data in the design data space based on reticle inspection data captured for the reticle used to print the design data on the wafer. .
一実施態様では、この方法は、設計データ空間における検査データの位置とコンテキスト・マップとを使用してウェハ上のレチクル欠陥の印刷可能性を判定するウェハ検査プロセスを最適化することを含む。他の実施態様では、この方法は、検査データと標準参照ダイとを標準参照ダイ・ベースの検査に使用してウェハ上の欠陥を検出することを含む。他の実施態様では、この方法は、検査データ、標準参照ダイ、摂動行列における標準参照ダイに関連付けられているウェハ・ノイズの表現を、標準参照ダイ・ベースの検査に使用してウェハ上の欠陥を検出することを含む。   In one embodiment, the method includes optimizing a wafer inspection process that uses the location of the inspection data in the design data space and the context map to determine the printability of reticle defects on the wafer. In other embodiments, the method includes using the inspection data and the standard reference die for standard reference die based inspection to detect defects on the wafer. In another embodiment, the method uses a representation of wafer noise associated with the standard reference die in the inspection data, standard reference die, and perturbation matrix for standard reference die based inspection, and defects on the wafer. Detecting.
他の実施態様では、ウェハと追加のウェハは、ウェハ・レベルのプロセス・パラメータ変調を使用して処理され、この方法は、ウェハと追加のウェハ上のダイに対する検査データを共通の標準参照ダイと比較することによりウェハと追加のウェハ上の欠陥を検出することを含む。   In other embodiments, the wafer and the additional wafer are processed using wafer level process parameter modulation, and the method can pass inspection data for the die on the wafer and the additional wafer to a common standard reference die. Detecting defects on the wafer and additional wafers by comparing.
上述のステップはそれぞれ、設計データ空間における検査データの近似的位置、設計データ空間における設計データの1つ又は複数の属性、履歴ファブ・データ、又は設計データ内のホット・スポットに対応する他のデータに基づいて実行される。いくつかの実施態様では、この方法は、欠陥、欠陥がビン範囲に従って分けられたグループの1つ又は複数の属性、又は本明細書で説明されている(複数の)方法の実施態様のどれかの他の結果に基づいて統計的プロセス制御(SPC)を実行することを含む。上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。
上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムの実施態様のどれかにより実行される。
Each of the above steps is an approximate location of inspection data in the design data space, one or more attributes of the design data in the design data space, historical fab data, or other data corresponding to hot spots in the design data. It is executed based on. In some embodiments, the method can include a defect, one or more attributes of a group in which the defect is separated according to a bin range, or any of the method embodiment (s) described herein. Performing statistical process control (SPC) based on other results. Each of the method embodiments described above includes other step (s) of the method (s) described herein.
Each of the method embodiments described above may be performed by any of the system embodiments described herein.
他の実施態様は、設計データ空間における検査データの位置を決定するように構成されたシステムに関係する。システムは、設計データを格納した記憶媒体を備える。システムは、さらに、記憶媒体に結合されたプロセッサも備える。プロセッサは、ウェハ上のアライメント部位について検査システムにより取り込まれたデータを、所定のアライメント部位に対するデータにアラインさせるように構成される。プロセッサは、さらに、設計データ空間における所定のアライメント部位の位置に基づいて設計データ空間におけるウェハ上のアライメント部位の位置を決定するように構成される。それに加えて、プロセッサは、設計データ空間におけるウェハ上のアライメント部位の位置に基づいて設計データ空間における検査システムによりそのウェハについて取り込まれた検査データの位置を決定するように構成される。システムのこの実施態様は、さらに、本明細書で説明されているように構成される。   Another embodiment relates to a system configured to determine the location of inspection data in a design data space. The system includes a storage medium that stores design data. The system further includes a processor coupled to the storage medium. The processor is configured to align data captured by the inspection system for alignment sites on the wafer with data for a predetermined alignment site. The processor is further configured to determine the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space. In addition, the processor is configured to determine the position of inspection data captured for the wafer by the inspection system in the design data space based on the position of the alignment site on the wafer in the design data space. This embodiment of the system is further configured as described herein.
追加の実施態様は、設計データ空間における検査データの位置を決定するように構成されたシステムに関係する。このシステムは、ウェハ上のアライメント部位に対するデータとウェハに対する検査データとを取り込むように構成された検査システムを備える。システムは、さらに、設計データを格納した記憶媒体を備える。それに加えて、システムは、検査システムと、記憶媒体に結合されたプロセッサをも備える。プロセッサは、ウェハ上のアライメント部位に対するデータを所定のアライメント部位に対するデータにアラインさせるように構成される。プロセッサは、さらに、設計データ空間における所定のアライメント部位の位置に基づいて設計データ空間におけるウェハ上のアライメント部位の位置を決定するように構成される。それに加えて、プロセッサは、設計データ空間におけるウェハ上のアライメント部位の位置に基づいて設計データ空間における検査データの位置を決定するように構成される。システムのこの実施態様は、さらに、本明細書で説明されているように構成される。   An additional embodiment relates to a system configured to determine the location of inspection data in the design data space. The system includes an inspection system configured to capture data for alignment sites on the wafer and inspection data for the wafer. The system further includes a storage medium storing design data. In addition, the system also includes an inspection system and a processor coupled to the storage medium. The processor is configured to align data for alignment sites on the wafer with data for predetermined alignment sites. The processor is further configured to determine the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space. In addition, the processor is configured to determine the position of the inspection data in the design data space based on the position of the alignment site on the wafer in the design data space. This embodiment of the system is further configured as described herein.
追加の実施態様は、実行時に(例えば、検査プロセス実行時に)検査空間における設計データに基づく対象領域(例えば、検査すべき領域、より高い感度で検査されるべき領域、又はより低い感度で検査されるべき領域)の位置を決定するように構成されたシステムに関係する。それに加えて、システムは、検査プロセス実行時にデータの取り込まれたピクセルを正しい検査対象領域に実質的に正確に割り当てるように構成される。このような検査対象領域のサイズと頻度は、ダイ上の設計ジオメトリのサイズと頻度に近づく。システムは、さらに、本明細書で説明されているように構成される。   Additional embodiments may be examined at run time (eg, when performing an inspection process) target areas (eg, areas to be inspected, areas to be inspected with higher sensitivity, or with lower sensitivity) based on design data in the inspection space. Related to a system configured to determine the position of the area to be. In addition, the system is configured to substantially accurately assign the captured pixels to the correct area to be inspected when performing the inspection process. The size and frequency of such a region to be inspected approaches the size and frequency of the design geometry on the die. The system is further configured as described herein.
他の実施態様は、ウェハ上で検出された欠陥をビン範囲に従って分けるコンピュータ実施方法に関係する。この方法は、設計データ空間における欠陥の位置に近接する設計データの部分同士を比較することを含む。この方法は、さらに、比較するステップの結果に基づいてそれらの部分における設計データが少なくとも類似しているかどうかを判定することも含む。それらの部分における設計データが少なくとも類似しているかどうかを判定することは、それらの部分の1つ又は複数を回転し及び/又は鏡像することを含む。それに加えて、この方法は、欠陥をビン範囲に従ってグループ分けする際に、それらのグループのそれぞれにおける欠陥の位置に近接する設計データの部分が少なくとも類似しているようにグループ分けすることを含む。この方法は、さらに、ビン範囲に従ってグループ分けするステップの結果を記憶媒体に格納することを含む。   Another embodiment relates to a computer-implemented method for separating defects detected on a wafer according to bin ranges. The method includes comparing portions of the design data that are proximate to the location of the defect in the design data space. The method further includes determining whether the design data in those portions is at least similar based on the result of the comparing step. Determining whether the design data in those portions is at least similar includes rotating and / or mirroring one or more of those portions. In addition, when the defects are grouped according to bin ranges, the method includes grouping such that portions of the design data that are proximate to the position of the defect in each of those groups are at least similar. The method further includes storing the result of the grouping step according to the bin range on a storage medium.
一実施態様では、これらの部分の寸法は、少なくとも一部は、欠陥を検出するために使用される検査システムにより報告された欠陥の位置、検査システムの座標の不正確さ、設計データの1つ又は複数の属性、検査システムの欠陥サイズ誤差、又はそれらの何らかの組合せに基づいて決定される。他の実施態様では、これらの部分の少なくとも一部の寸法は異なる。   In one embodiment, the dimensions of these portions are determined at least in part from the location of the defect reported by the inspection system used to detect the defect, inaccuracies in the coordinates of the inspection system, one of the design data. Or based on multiple attributes, inspection system defect size error, or some combination thereof. In other embodiments, the dimensions of at least some of these portions are different.
一実施態様では、これらの部分における設計データは、複数の設計層に対する設計データを含む。この方法では、本明細書で説明されている方法で使用される設計データは、設計の1つ又は複数の層に対する設計データである。本明細書で説明されている方法における設計の1つ又は複数の層に設計データを使用することは、複数の層の欠陥を検出することができる明視野(BF)検査を使用して欠陥が検出されるとき、また配置のクリティカル度が設計の前の又は後の層において生じる内容に依存しうる場合などの事例において有用である。上で説明されている方法は、少なくとも類似の設計データとともに注目する欠陥の一部又は前部をビン範囲に従ってグループ分けすることを含む。   In one implementation, the design data in these portions includes design data for multiple design layers. In this method, the design data used in the methods described herein is design data for one or more layers of the design. Using the design data for one or more layers of the design in the method described herein can detect defects using bright field (BF) inspection that can detect defects in multiple layers. This is useful in cases such as when detected and where the criticality of the placement can depend on what happens in the layers before or after the design. The method described above includes grouping a portion or front of the defect of interest together with at least similar design data according to bin ranges.
他の実施態様では、比較するステップは、それらの部分の少なくとも一部における設計データの全体をそれらの部分のうちの他の部分における設計データと比較することを含む。異なる実施態様では、比較するステップは、それらの部分の少なくとも一部における設計データの異なる領域をそれらの部分のうちの他の部分における設計データと比較することを含む。   In other embodiments, the comparing step includes comparing the entire design data in at least some of those portions with design data in other portions of the portions. In different embodiments, the comparing step includes comparing different regions of design data in at least some of those portions with design data in other portions of those portions.
一実施態様では、この方法は、ウェハ上のアライメント部位について検査システムにより取り込まれたデータを所定のアライメント部位に対するデータと比較することにより設計データ空間における欠陥の位置を決定することを含む。他の実施態様では、この方法は、欠陥の検出時に検査システムにより取り込まれたデータをレビューにより決定された設計データにおける配置と比較することにより設計データ空間における欠陥の位置を決定することを含む。   In one embodiment, the method includes determining the position of the defect in the design data space by comparing data captured by the inspection system for the alignment site on the wafer with data for a predetermined alignment site. In another embodiment, the method includes determining the position of the defect in the design data space by comparing the data captured by the inspection system upon detection of the defect with an arrangement in the design data determined by review.
アライメント精度は、設計からウェハへの座標変換と検査システムの座標精度の両方に依存することに留意されたい。好ましくは、したがって、検査システムにより報告される座標は、実質的に正確である。それに加えて、アライメント部位の測定は、論理検査座標を使用して実行される。検査システムは、論理ウェハ座標を出力するが、走査型電子顕微鏡(SEM)などの欠陥レビュー・ツールは、物理ウェハ座標を測定する。したがって、ウェハ上の物理座標は、予想されるウェハ・レイアウトと比較したときのレチクル・オフセット、スケーリング、微小回転の差を説明するように検査システムにより補正される。その際、これらの補正は、さらに、レチクルからレチクルへの2つの座標系の間の誤差を低減するためにSEM測定に適用される。   It should be noted that the alignment accuracy depends on both the design-to-wafer coordinate transformation and the inspection system coordinate accuracy. Preferably, therefore, the coordinates reported by the inspection system are substantially accurate. In addition, alignment site measurements are performed using logical test coordinates. The inspection system outputs logical wafer coordinates, while a defect review tool such as a scanning electron microscope (SEM) measures physical wafer coordinates. Thus, the physical coordinates on the wafer are corrected by the inspection system to account for reticle offset, scaling, and micro-rotation differences when compared to the expected wafer layout. In so doing, these corrections are further applied to SEM measurements to reduce errors between the two coordinate systems from reticle to reticle.
一実施態様では、ビン範囲に従って分けるステップは、欠陥をビン範囲に従ってグループ分けする際に、それらのグループのそれぞれにおける欠陥の位置に近接する設計データの部分が少なくとも類似し、それらのグループのそれぞれにおける欠陥の1つ又は複数の属性が少なくとも類似するようにグループ分けすることを含む。このような一実施態様では、1つ又は複数の属性は、欠陥が検出された検査の結果の1つ又は複数の属性、検査の1つ又は複数のパラメータ、又はそれらの何らかの組合せを含む。   In one embodiment, the step of binning according to bin ranges is such that when the defects are grouped according to bin ranges, portions of the design data that are proximate to the position of the defect in each of those groups are at least similar, and in each of those groups Grouping such that one or more attributes of the defects are at least similar. In one such implementation, the one or more attributes include one or more attributes of the result of the inspection in which the defect was detected, one or more parameters of the inspection, or some combination thereof.
いくつかの実施態様では、欠陥の位置に近接する設計データの部分は、欠陥が配置されている設計データを含む。他の実施態様では、欠陥の位置に近接する設計データの部分は、欠陥の位置の周りの設計データを含む。   In some implementations, the portion of the design data proximate to the location of the defect includes design data where the defect is located. In other embodiments, the portion of the design data proximate to the defect location includes design data around the defect location.
他の実施態様では、ビン範囲に従って分けるステップは、欠陥をビン範囲に従ってグループ分けする際に、それらのグループのそれぞれにおける欠陥の位置に近接する設計データの部分が少なくとも類似し、部分内のポリゴンに関するそれらのグループのそれぞれにおける欠陥の位置が少なくとも類似するようにグループ分けすることを含む。   In another embodiment, the step of binning according to bin ranges is such that when defects are grouped according to bin ranges, portions of the design data proximate to the position of the defect in each of those groups are at least similar and relate to polygons within the portion. Grouping so that the positions of the defects in each of these groups are at least similar.
他の実施態様では、この方法は、複数の欠陥のうちの1つ又は複数に対する欠陥クリティカル度指数(DCI)を決定することを含む。他の実施態様では、この方法は、欠陥の1つ又は複数が、欠陥の位置に近接する設計データの1つ又は複数の属性、欠陥の1つ又は複数の属性、欠陥を検出するために使用される検査システムにより報告された欠陥の位置、検査システムの座標の不正確さ、又はそれらの何らかの組合せに基づいて設計データについて加工されたデバイス内に1つ又は複数の電気的障害を引き起こす確率を決定することを含む。このような一実施態様では、この方法は、さらに、この確率に基づいて欠陥のうちの1つ又は複数に対するDCIを決定することも含む。   In other embodiments, the method includes determining a defect criticality index (DCI) for one or more of the plurality of defects. In other embodiments, the method is used to detect one or more of the defects, one or more attributes of the design data proximate to the position of the defect, one or more attributes of the defect, defects. The probability of causing one or more electrical faults in the device processed for the design data based on the location of the defect reported by the inspected inspection system, inaccuracies in the coordinates of the inspection system, or some combination thereof Including deciding. In one such implementation, the method further includes determining a DCI for one or more of the defects based on the probability.
いくつかの実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいて設計データにおける1つ又は複数のホット・スポットを識別することを含む。他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてレビューする欠陥の少なくともいくつかを選択することを含む。追加の一実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてレビューする欠陥をサンプリングするプロセスを生成することを含む。他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてウェハを検査するプロセスを変更することを含む。いくつかの実施態様では、この方法は、検査の結果に基づいて検査時にウェハを検査するプロセスを変更することを含む。さらに他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてウェハに対する計量プロセスを変更することを含む。さらに他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてウェハに対する計量プロセスのサンプリング・プランを変更することを含む。さらに他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果を使用して時間の経過とともに系統的欠陥、潜在的系統的欠陥、又はそれらの何らかの組合せを監視することを含む。   In some implementations, the method includes identifying one or more hot spots in the design data based on the results of the step of dividing according to bin ranges. In other embodiments, the method includes selecting at least some of the defects to review based on the result of the step of dividing according to bin ranges. In an additional embodiment, the method includes generating a process for sampling defects to review based on the result of the step of dividing according to bin ranges. In other embodiments, the method includes modifying the process of inspecting the wafer based on the result of the step of dividing according to bin ranges. In some embodiments, the method includes changing the process of inspecting the wafer during inspection based on the results of the inspection. In yet another embodiment, the method includes changing the weighing process for the wafer based on the result of the step of dividing according to the bin range. In yet another embodiment, the method includes changing the sampling plan of the metrology process for the wafer based on the result of the step of dividing according to the bin range. In yet another embodiment, the method includes monitoring systematic defects, potential systematic defects, or some combination thereof over time using the results of the step of dividing according to bin ranges.
さらに他の実施態様では、欠陥は、検査プロセスにより検出されており、この方法は、設計データにおける1つ又は複数の注目パターン(POI)が印刷されるウェハ上の配置をレビューすることと、レビューステップの結果に基づいて欠陥が1つ又は複数のPOIの配置のところで検出されているかどうかを判定することと、1つ又は複数の欠陥捕捉率を改善するように検査プロセスを変更することとを含む。   In yet another embodiment, the defect has been detected by an inspection process, the method comprising: reviewing an arrangement on the wafer on which one or more patterns of interest (POI) in the design data are printed; Determining whether a defect has been detected at the location of the one or more POIs based on the results of the steps, and modifying the inspection process to improve one or more defect capture rates. Including.
いくつかの実施態様では、この方法は、設計データにおいて1つ又は複数のPOIを優先順位付けすることと、優先順位付けステップの結果に基づいて設計データが印刷されるウェハ上で実行される1つ又は複数のプロセスを最適化することとを含む。他の実施態様では、この方法は、設計データにおける1つ又は複数のPOIを優先順位付けすることと、優先順位付けステップの結果に基づいて1つ又は複数のPOIのうちの少なくとも1つを最適化することとを含む。追加の一実施態様では、この方法は、設計データにおける1つ又は複数のPOIを優先順位付けすることと、優先順位付けステップの結果に基づいて1つ又は複数のPOIの1つ又は複数の分解能向上技術(RET)フィーチャを最適化することとを含む。   In some implementations, the method is performed on a wafer on which design data is printed based on the results of prioritizing one or more POIs in the design data and prioritizing steps. Optimizing one or more processes. In another embodiment, the method prioritizes one or more POIs in the design data and optimizes at least one of the one or more POIs based on the results of the prioritization step. Including. In an additional embodiment, the method prioritizes one or more POIs in the design data, and one or more resolutions of the one or more POIs based on the results of the prioritization step. Optimizing enhancement technology (RET) features.
一実施態様では、欠陥は、光学検査により検出される。いくつかの実施態様では、欠陥は、電子ビーム検査により検出される。他の実施態様では、欠陥は、プロセス・ウィンドウ・クォリフィケーション(PWQ)法で検出される。   In one embodiment, the defect is detected by optical inspection. In some embodiments, the defect is detected by electron beam inspection. In other embodiments, defects are detected with a process window qualification (PWQ) method.
いくつかの実施態様では、この方法は、検査プロセスの結果の信号対雑音比を高めるためにグループの1つ又は複数の中の欠陥のうちの少なくともいくつかをレビューし、欠陥が検出された検査プロセスの結果からニュイサンス欠陥に対応するグループの1つ又は複数を取り除くことにより欠陥のグループの1つ又は複数がニュイサンス欠陥に対応しているかどうかを判定することを含む。他の実施態様では、この方法は、グループの1つ又は複数の中の欠陥の少なくともいくつかのレビューの結果、設計データの1つ又は複数の属性、欠陥の1つ又は複数の属性、又はそれらの何らかの組合せに基づいて欠陥のグループの1つ又は複数を分類することを含む。追加の実施態様では、この方法は、グループの1つ又は複数の中の欠陥の少なくともいくつかのレビューの結果、設計データの1つ又は複数の属性、欠陥の1つ又は複数の属性、又はそれらの何らかの組合せに基づいて欠陥のグループの1つ又は複数の根本原因を突き止めることを含む。   In some implementations, the method reviews at least some of the defects in one or more of the group to increase the signal to noise ratio resulting from the inspection process, and the inspection in which the defects are detected. Determining whether one or more of the group of defects corresponds to the nuisance defect by removing one or more of the group corresponding to the nuisance defect from the result of the process. In other embodiments, the method may include as a result of at least some review of defects in one or more of the group, one or more attributes of the design data, one or more attributes of the defects, or Categorizing one or more of the group of defects based on some combination of. In an additional embodiment, the method includes the result of at least some review of defects in one or more of the group, one or more attributes of the design data, one or more attributes of the defects, or Locating one or more root causes of the group of defects based on some combination of.
一実施態様では、この方法は、グループの1つ又は複数における欠陥の少なくともいくつかを実験プロセス・ウィンドウの結果にマッピングすることにより欠陥のグループの1つ又は複数の根本原因を突き止めることを含む。他の実施態様では、この方法は、グループの1つ又は複数における欠陥の少なくともいくつかをシミュレートされたプロセス・ウィンドウの結果にマッピングすることにより欠陥のグループの1つ又は複数の根本原因を突き止めることを含む。   In one embodiment, the method includes locating one or more root causes of the group of defects by mapping at least some of the defects in one or more of the groups to the results of the experimental process window. In other embodiments, the method locates one or more root causes of a group of defects by mapping at least some of the defects in one or more of the groups to the result of a simulated process window. Including that.
いくつかの実施態様では、この方法は、欠陥配置に関する設計データを使用して加工されているデバイスの電気的特性をモデル化することと、モデル化するステップの結果に基づいて欠陥配置における欠陥のパラメータ関連性を決定することを含む。他の実施態様では、この方法は、設計データの1つ又は複数の属性に基づいて欠陥の1つ又は複数の致命確率(KP:kill probability)値を監視することを含む。追加の実施態様では、この方法は、設計データにおける1つ又は複数のPOIに対するKP値を監視することと、ビン範囲に従ってグループの1つ又は複数に分けられた欠陥の位置に近接する設計データの部分が1つ又は複数のPOIに対応する場合にグループの1つ又は複数に1つ又は複数のPOIに対するKP値を割り当てることとを含む。   In some implementations, the method uses the design data regarding the defect placement to model the electrical characteristics of the device being processed and based on the results of the modeling step, the defect placement in the defect placement. Including determining parameter relevance. In another embodiment, the method includes monitoring one or more kill probability (KP) values of the defect based on one or more attributes of the design data. In an additional embodiment, the method monitors KP values for one or more POIs in the design data, and detects design data proximate to the location of the defect grouped into one or more groups according to the bin range. Assigning a KP value for one or more POIs to one or more of the groups if the portion corresponds to one or more POIs.
いくつかの実施態様では、本明細書で説明されている方法のステップの1つ又は複数は、検査システムにより(つまり、「オンツール」)、又は検査システムから物理的に分離されているが、恐らくは伝送媒体を使って検査システムに結合されているプロセッサにより実行される。例えば、一実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システムにより実行される。代替実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システム以外のシステムにより実行される。   In some embodiments, one or more of the method steps described herein may be separated by the inspection system (ie, “on-tool”) or physically separated from the inspection system, Probably implemented by a processor coupled to the inspection system using a transmission medium. For example, in one embodiment, the computer-implemented method is performed by an inspection system that is used to detect defects. In an alternative embodiment, the computer-implemented method is performed by a system other than the inspection system used to detect the defect.
他の実施態様では、決定するステップは、部分の中の設計データ内の共通パターンが少なくとも類似しているかどうかを判定することを含む。追加の実施態様では、決定するステップは、部分の中の設計データの共通属性が少なくとも類似しているかどうかを判定することを含む。他の実施態様では、決定するステップは、部分の中の設計データのフィーチャ空間内の共通属性が少なくとも類似しているかどうかを判定することを含む。   In other embodiments, the determining step includes determining whether common patterns in the design data in the portion are at least similar. In an additional embodiment, the determining step includes determining whether the common attributes of the design data in the portion are at least similar. In another embodiment, the determining step includes determining whether common attributes in the feature space of the design data in the portion are at least similar.
一実施態様では、この方法は、欠陥のグループの1つ又は複数の影響を受けるウェハ上に形成されるダイの割合を決定することを含む。他の実施態様では、この方法は、グループの少なくとも1つに対応する設計データにおける1つ又は複数のPOIを決定することと、ビン範囲に従って1つ又は複数のPOIに対応するグループの少なくとも1つに分けられた欠陥の数とウェハ上の1つ又は複数のPOIの配置の数との比を決定することとを含む。追加の実施態様では、この方法は、グループの少なくとも1つに対応する設計データにおける1つ又は複数のPOIを決定することと、ビン範囲に従って1つ又は複数のPOIに対応するグループの少なくとも1つに分けられた欠陥の数と設計データにおける1つ又は複数のPOIの配置の数との比を決定することとを含む。   In one embodiment, the method includes determining a percentage of dies formed on the affected wafer (s) of the group of defects. In another embodiment, the method includes determining one or more POIs in the design data corresponding to at least one of the groups, and at least one of the groups corresponding to the one or more POIs according to the bin range. Determining the ratio of the number of defects divided into the number of one or more POI placements on the wafer. In an additional embodiment, the method includes determining one or more POIs in the design data corresponding to at least one of the groups and at least one of the groups corresponding to the one or more POIs according to the bin range. Determining the ratio of the number of defects divided into the number of placements of one or more POIs in the design data.
他の実施態様では、この方法は、グループの少なくとも1つに対応する設計データにおけるPOIを決定することと、ビン範囲に従ってグループの少なくとも1つに分けられた欠陥が配置されているウェハ上に形成されたダイの割合を決定することと、その割合に基づいてPOIに優先度を割り当てることとを含む。いくつかの実施態様では、この方法は、グループの1つ又は複数に含まれる欠陥が検出されるウェハ上で全設計インスタンスの数によりグループの1つ又は複数を優先順位付けすることを含む。他の実施態様では、この方法は、グループの1つ又は複数に含まれる欠陥が少なくとも1回検出されるウェハ上に設計データを印刷するために使用される、レチクル上の設計インスタンスの数によりグループの1つ又は複数を優先順位付けすることを含む。追加の実施態様では、この方法は、ビン範囲に従ってグループの1つ又は複数に分けられた欠陥が検出されたレチクル上の配置の数、及びビン範囲に従ってグループの1つ又は複数に分けられた欠陥の位置に近接する設計データの部分に少なくとも類似しているレチクル上に印刷される設計データの部分の総数に基づいてグループの1つ又は複数に対するレチクル・ベースの限界を決定することを含む。   In another embodiment, the method includes determining a POI in design data corresponding to at least one of the groups and forming on the wafer where the defects divided into at least one of the groups according to the bin range are located. Determining a percentage of the die that has been made and assigning a priority to the POI based on the percentage. In some implementations, the method includes prioritizing one or more of the groups by the number of total design instances on a wafer in which a defect included in one or more of the groups is detected. In another embodiment, the method includes grouping according to the number of design instances on the reticle that are used to print design data on a wafer in which defects in one or more of the groups are detected at least once. Prioritizing one or more of the. In an additional embodiment, the method includes the number of placements on the reticle in which a defect divided into one or more groups according to the bin range is detected, and the defect divided into one or more groups according to the bin range. Determining a reticle-based limit for one or more of the groups based on the total number of portions of the design data printed on the reticle that are at least similar to the portion of the design data proximate to the location of.
一実施態様では、この方法は、比較するステップの前に、設計データ空間における欠陥の位置に近接する設計データの部分をビットマップに変換することを含む。このような一実施態様では、比較するステップは、ビットマップ同士を比較することを含む。   In one implementation, the method includes converting a portion of the design data proximate to the location of the defect in the design data space to a bitmap prior to the comparing step. In one such implementation, the comparing step includes comparing the bitmaps.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
他の実施態様は、ウェハ上で検出された欠陥についてDCIを決定する方法に関係する。この方法は、欠陥がウェハ上に加工されているデバイスの1つ又は複数の電気的属性を変える確率を、設計データ空間における欠陥の位置に近接する、デバイスに対する設計データの1つ又は複数の属性に基づいて決定することを含む。この方法は、さらに、欠陥が1つ又は複数の電気的属性を変える確率に基づいて欠陥に対するDCIを決定することも含む。それに加えて、この方法は、DCIを記憶媒体に格納することを含む。   Another embodiment relates to a method for determining DCI for defects detected on a wafer. The method includes determining the probability that the defect will change one or more electrical attributes of the device being processed on the wafer, the one or more attributes of the design data for the device that are proximate to the position of the defect in the design data space. To make a decision based on The method further includes determining a DCI for the defect based on the probability that the defect changes one or more electrical attributes. In addition, the method includes storing the DCI on a storage medium.
一実施態様では、欠陥は、ランダム欠陥を含む。他の実施態様では、欠陥は、系統的欠陥を含む。追加の実施態様では、1つ又は複数の電気的属性は、デバイスの機能を含む。他の実施態様では、1つ又は複数の電気的属性は、デバイスの1つ又は複数の電気的パラメータを含む。   In one embodiment, the defect includes a random defect. In other embodiments, the defects include systematic defects. In additional embodiments, the one or more electrical attributes include device functionality. In other implementations, the one or more electrical attributes include one or more electrical parameters of the device.
一実施態様では、設計データの1つ又は複数の属性は、冗長度、ネット・リスト、又はそれらの何らかの組合せを含む。他の実施態様では、設計データの1つ又は複数の属性は、設計データにおけるフィーチャの寸法、設計データにおけるフィーチャの密度、又はそれらの何らかの組合せを含む。   In one implementation, the one or more attributes of the design data include a redundancy, a net list, or some combination thereof. In other implementations, the one or more attributes of the design data include feature dimensions in the design data, feature densities in the design data, or some combination thereof.
一実施態様では、確率を決定することは、設計データに対する電気的試験結果と設計データの1つ又は複数の属性との間の相関を使用して確率を決定することを含む。他の実施態様では、確率を決定することは、設計データ空間内に欠陥が位置する確率と組み合わせた設計データの1つ又は複数の属性、欠陥を検出するために使用される検査システムにより報告される欠陥の位置、検査システムの座標の不正確さ、欠陥のサイズ、検査システムの欠陥サイズ誤差、又はそれらの何らかの組合せに基づいて確率を決定することを含む。そのような一実施態様では、欠陥は、ランダム欠陥を含む。   In one embodiment, determining the probability includes determining the probability using a correlation between an electrical test result for the design data and one or more attributes of the design data. In other embodiments, determining the probability is reported by an inspection system used to detect one or more attributes of the design data combined with the probability that the defect is located in the design data space, the defect. Determining the probability based on the location of the defect, the inaccuracy of the inspection system coordinates, the size of the defect, the defect size error of the inspection system, or some combination thereof. In one such embodiment, the defects include random defects.
いくつかの実施態様では、確率を決定することは、欠陥の1つ又は複数の属性と組み合わせて設計データの1つ又は複数の属性に基づいて確率を決定することを含む。そのような一実施態様では、欠陥は、系統的欠陥を含む。   In some implementations, determining the probability includes determining the probability based on one or more attributes of the design data in combination with one or more attributes of the defect. In one such embodiment, the defect includes a systematic defect.
一実施態様では、DCIを決定することは、欠陥に割り当てられた分類と組み合わせて確率に基づいて欠陥に対するDCIを決定すること含む。他の実施態様では、設計データの1つ又は複数の属性は、デバイスの複数の設計層に対する設計データの1つ又は複数の属性を含む。   In one embodiment, determining the DCI includes determining the DCI for the defect based on the probability in combination with the classification assigned to the defect. In other implementations, the one or more attributes of the design data include one or more attributes of the design data for multiple design layers of the device.
一実施態様では、この方法は、設計データ空間における検査データの位置を決定することにより欠陥の位置に近接する設計データを決定することを含む。他の実施態様では、この方法は、欠陥のアライメントにより欠陥の位置に近接する設計データを決定することを含む。いくつかの実施態様では、この方法は、少なくとも一部は、欠陥を検出するために使用される検査システムにより報告された欠陥の位置、検査システムの座標の不正確さ、設計データの1つ又は複数の属性、欠陥サイズ、検査システムの欠陥サイズ誤差、又はそれらの何らかの組合せに基づいて欠陥の位置に近接する設計データを決定することを含む。   In one embodiment, the method includes determining design data proximate to a defect location by determining the location of inspection data in the design data space. In other embodiments, the method includes determining design data proximate to a defect location by defect alignment. In some implementations, the method includes, at least in part, the location of the defect reported by the inspection system used to detect the defect, the inaccuracy of the inspection system coordinates, one of the design data or Determining design data proximate to the position of the defect based on a plurality of attributes, defect size, defect size error of the inspection system, or some combination thereof.
一実施態様では、この方法は、欠陥に対する設計データの歩留まりの感度に基づいてDCIを修正することを含む。他の実施態様では、この方法は、欠陥に対し決定されたDCIに基づいて欠陥上で実行されるプロセスを変えることを含む。追加の実施態様では、この方法は、欠陥に対し決定されたDCIに基づいて欠陥を検出するために使用されるプロセスを変えることを含む。他の実施態様では、この方法は、欠陥に対するDCIに基づいてデバイスが加工される追加のウェハの検査用のプロセスを生成することを含む。   In one embodiment, the method includes modifying the DCI based on design data yield sensitivity to defects. In other embodiments, the method includes altering a process performed on the defect based on the DCI determined for the defect. In additional embodiments, the method includes changing the process used to detect the defect based on the DCI determined for the defect. In other embodiments, the method includes generating a process for inspection of additional wafers on which the device is processed based on DCI for defects.
一実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システムにより実行される。他の実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システム以外のシステムにより実行される。   In one embodiment, the computer-implemented method is performed by an inspection system that is used to detect defects. In other embodiments, the computer-implemented method is performed by a system other than an inspection system used to detect defects.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されている任意のシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by any of the systems described herein.
他の実施態様は、ウェハ上に形成されたメモリ・バンクのメモリ修復指数(MRI)を決定するコンピュータ実施方法に関係する。この方法は、メモリ・バンクのアレイ・ブロック領域内に配置されている欠陥に基づいてメモリ・バンクを修復するのに必要な冗長行と冗長列の個数を決定することを含む。この方法は、さらに、メモリ・バンクを修復するのに必要な冗長行の個数をメモリ・バンクの利用可能な冗長行の個数と比較することを含む。それに加えて、この方法は、メモリ・バンクを修復するのに必要な冗長列の個数をメモリ・バンクの利用可能な冗長列の個数と比較することを含む。この方法は、さらに、冗長行の個数を比較した結果及び冗長列の個数を比較した結果に基づいてメモリ・バンクのMRIを決定することを含む。MRIは、メモリ・バンクが修復可能かどうかを示すものである。この方法は、さらに、MRIを記憶媒体に格納することを含む。   Another embodiment relates to a computer-implemented method for determining a memory repair index (MRI) of a memory bank formed on a wafer. The method includes determining the number of redundant rows and redundant columns required to repair the memory bank based on defects located in the array block area of the memory bank. The method further includes comparing the number of redundant rows required to repair the memory bank with the number of available redundant rows in the memory bank. In addition, the method includes comparing the number of redundant columns required to repair the memory bank with the number of available redundant columns in the memory bank. The method further includes determining the MRI of the memory bank based on the result of comparing the number of redundant rows and the result of comparing the number of redundant columns. MRI indicates whether the memory bank can be repaired. The method further includes storing the MRI on a storage medium.
一実施態様では、この方法は、アレイ・ブロック領域内に配置されている欠陥のうちどれがメモリ・バンク内のビットにエラーを引き起こすかを判定することと、それらのビットのエラーの原因となる欠陥の配置に基づいてエラーを起こすビットの位置を判定することとを含む。このような一実施態様では、メモリ・バンクを修復するのに必要な冗長行の個数と冗長列の個数を決定することは、エラーを起こすビットの位置を使用して実行される。   In one embodiment, the method determines which of the defects located in the array block area causes errors in the bits in the memory bank and causes errors in those bits. Determining the position of the bit causing the error based on the placement of the defect. In one such embodiment, determining the number of redundant rows and redundant columns needed to repair the memory bank is performed using the location of the bit causing the error.
他の実施態様では、この方法は、フィード・フォワード制御技術を使用してMRIに基づいて電気的試験プロセスの1つ又は複数のパラメータを変更することを含む。追加の実施態様では、この方法は、メモリ・バンクが修復可能でない場合に、メモリ・バンクが配置されているダイが電気的試験プロセス実行時に試験されないようにフィード・フォワード制御技術を使用してMRIに基づいて電気的試験プロセスの1つ又は複数のパラメータを変更することを含む。他の実施態様では、この方法は、メモリ・バンクのアレイ・ブロック領域内に配置された欠陥の1つ又は複数の属性、MRI、又はそれらの何らかの組合せに基づいて修復プロセスの1つ又は複数のパラメータを変更することを含む。   In other embodiments, the method includes changing one or more parameters of the electrical test process based on MRI using a feed forward control technique. In an additional embodiment, the method uses an MRI using a feed forward control technique so that if the memory bank is not repairable, the die in which the memory bank is located is not tested during the electrical test process. Changing one or more parameters of the electrical testing process based on In other embodiments, the method includes one or more of the repair process based on one or more attributes of defects located in the array block region of the memory bank, MRI, or some combination thereof. Including changing parameters.
一実施態様では、欠陥は、メモリ・バンクのゲート層で検出された欠陥を含む。他の実施態様では、欠陥は、メモリ・バンクの金属層で検出された欠陥を含む。   In one embodiment, the defects include defects detected at the gate layer of the memory bank. In other implementations, the defects include defects detected in the metal layer of the memory bank.
いくつかの実施態様では、この方法は、メモリ・バンクにおける欠陥の配置に基づいて欠陥のビット・エラー・モードを予測することを含む。他の実施態様では、この方法は、アレイ・ブロック領域内に配置されている欠陥の1つ又は複数に対するDCIを決定することを含む。このような一実施態様では、メモリ・バンクを修復するのに必要な冗長行の個数と冗長列の個数を決定することは、欠陥の1つ又は複数についてDCIを使用して実行される。   In some implementations, the method includes predicting the bit error mode of the defect based on the placement of the defect in the memory bank. In other embodiments, the method includes determining DCI for one or more of the defects located in the array block region. In one such implementation, determining the number of redundant rows and redundant columns needed to repair the memory bank is performed using DCI for one or more of the defects.
一実施態様では、冗長行の個数を比較することは、メモリ・ダイのそれぞれのバンクごとに別々に実行され、冗長列の個数を比較することは、メモリ・ダイのそれぞれのバンクごとに別々に実行される。いくつかの実施態様では、この方法は、メモリ・バンクの冗長行とメモリ・バンクの冗長列内に配置されている欠陥に基づいて利用可能な冗長行の個数と利用可能な冗長列の個数を決定することを含む。   In one embodiment, comparing the number of redundant rows is performed separately for each bank of the memory die, and comparing the number of redundant columns is performed separately for each bank of the memory die. Executed. In some implementations, the method determines the number of redundant rows available and the number of available redundant columns based on the defects located in the redundant rows of the memory bank and the redundant columns of the memory bank. Including deciding.
一実施態様では、この方法は、ダイ内に形成される複数のメモリ・バンクに対するMRIを決定することと、複数のメモリ・バンクに対するMRIに基づいてダイの修復歩留まりを予測することとを含む。他の実施態様では、この方法は、MRIに基づいて、メモリ・バンクにおける利用可能な冗長列の個数、利用可能な冗長行の個数、又はそれらの何らかの組合せがメモリ・バンクの設計者により評価されるべきかどうかを決定することを含む。   In one implementation, the method includes determining an MRI for a plurality of memory banks formed in the die and predicting a repair yield of the die based on the MRI for the plurality of memory banks. In other embodiments, the method is based on MRI and the number of available redundant columns in the memory bank, the number of available redundant rows, or some combination thereof is evaluated by the memory bank designer. Including deciding whether or not to do.
いくつかの実施態様では、この方法は、ウェハ上の1つ又は複数のダイのそれぞれのメモリ・バンクに対するMRIを決定することと、それぞれのメモリ・バンクに対するMRIに基づいて1つ又は複数のダイのメモリ修復歩留まりを決定することとを含む。いくつかのそのような実施態様では、この方法は、ウェハ上の1つ又は複数のダイに対する1つ又は複数のメモリ修復歩留まりに基づいてウェハの配置を実行することを含む。   In some implementations, the method includes determining an MRI for each memory bank of one or more dies on the wafer and determining the one or more dies based on the MRI for each memory bank. Determining the memory repair yield. In some such implementations, the method includes performing wafer placement based on one or more memory repair yields for one or more dies on the wafer.
一実施態様では、冗長行の個数を比較することは、メモリ・バンクを修復するのに必要な冗長行の一部を決定することを含み、冗長列の個数を比較することは、メモリ・バンクを修復するのに必要な冗長列の一部を決定することを含み、メモリ・バンクに対するMRIを決定することは冗長行の一部と冗長列の一部に基づいてMRIを決定することを含む。このようないくつかの実施態様では、この方法は、ウェハ上の1つ又は複数のダイのそれぞれのメモリ・バンクに対するMRIを決定することと、それぞれのメモリ・バンクに対するMRIに基づいて1つ又は複数のダイのメモリ修復歩留まりを決定することとを含む。追加のそのような実施態様では、この方法は、1つ又は複数のダイのそれぞれに対するメモリ修復歩留まりに基づいてウェハに対するメモリ修復歩留まりを決定することを含む。   In one embodiment, comparing the number of redundant rows includes determining a portion of the redundant row necessary to repair the memory bank, and comparing the number of redundant columns includes: Determining a portion of redundant columns necessary to repair the memory, and determining an MRI for the memory bank includes determining an MRI based on a portion of the redundant row and a portion of the redundant column. . In some such implementations, the method includes determining an MRI for each memory bank of one or more dies on the wafer and one or more based on the MRI for each memory bank. Determining a memory repair yield of the plurality of dies. In additional such embodiments, the method includes determining a memory repair yield for the wafer based on the memory repair yield for each of the one or more dies.
一実施態様では、MRIは、さらに、メモリ修復バンクが修復可能でなくなる確率を示す。このような一実施態様では、この方法は、ウェハ上の1つ又は複数のダイにおけるそれぞれのメモリ・バンクに対するMRIを決定することと、1つ又は複数のダイにおけるメモリ・バンクのそれぞれに対するMRIに基づいて1つ又は複数のダイに対するMRIを決定することとを含み、1つ又は複数のダイに対するMRIは、1つ又は複数のダイが修復可能でなくなる確率を示す。そのような一実施態様では、この方法は、ウェハ上の1つ又は複数のダイに対するMRIのしきい値設定に基づいてウェハ・ベースの歩留まり予測を決定することを含む。   In one implementation, the MRI further indicates the probability that the memory repair bank will not be repairable. In one such embodiment, the method includes determining an MRI for each memory bank in one or more dies on the wafer and an MRI for each of the memory banks in the one or more dies. Determining an MRI for the one or more dies based on the MRI for the one or more dies indicates a probability that the one or more dies will not be repairable. In one such embodiment, the method includes determining wafer-based yield prediction based on MRI threshold settings for one or more dies on the wafer.
一実施態様では、この方法は、メモリ・バンクのデコーダ領域に配置されている欠陥の数、メモリ・バンクのセンス・アンプ領域に配置されている欠陥の数、又はそれらの何らかの組合せに基づいてメモリ・バンクにおける修復不可能な欠陥の個数を決定することを含む。   In one embodiment, the method includes memory based on the number of defects located in the decoder area of the memory bank, the number of defects located in the sense amplifier area of the memory bank, or some combination thereof. Including determining the number of unrepairable defects in the bank.
いくつかの実施態様では、冗長行の個数と冗長列の個数を決定することは、メモリ・バンクのアレイ・ブロック領域に配置されている欠陥のそれぞれに対するDCIを決定することと、DCIを所定のしきい値と比較することと、所定のしきい値よりも高いDCIを有する欠陥のすべてを修復するのに必要な冗長行の個数と冗長列の個数を決定することを含む。   In some implementations, determining the number of redundant rows and the number of redundant columns includes determining DCI for each of the defects located in the array block region of the memory bank, Comparing to a threshold value and determining the number of redundant rows and redundant columns required to repair all defects having a DCI higher than a predetermined threshold value.
一実施態様では、この方法は、メモリ・バンクのアレイ・ブロック領域内に配置されている欠陥によるメモリ・バンクの障害に対するMRIを決定することを含む。他の実施態様では、この方法は、メモリ・バンクの冗長行と冗長列内に配置されている欠陥によるメモリ・バンクの障害に対するMRIを決定することを含む。   In one embodiment, the method includes determining an MRI for failure of the memory bank due to a defect located in the array block area of the memory bank. In another embodiment, the method includes determining an MRI for failure of the memory bank due to defects located in the redundant row and redundant column of the memory bank.
いくつかの実施態様では、この方法は、メモリ・バンク内で検出された欠陥同士の空間的相関関係を例示する類似のメモリ・バンク設計の積層マップを生成することを含む。他の実施態様では、この方法は、ダイに基づいてMRIを決定することを含む。追加の実施態様では、この方法は、ウェハ上のダイがアレイ・ブロック領域内に配置されている欠陥により不具合を生じる場合を示す指標を決定することを含む。   In some implementations, the method includes generating a stack map of similar memory bank designs that illustrate the spatial correlation between defects detected in the memory bank. In other embodiments, the method includes determining an MRI based on the die. In an additional embodiment, the method includes determining an indication that indicates when a die on the wafer is defective due to a defect located in the array block region.
一実施態様では、この方法は、ウェハ上のダイにおいてメモリ・バンクに対するMRIを決定することと、修復可能でないことをMRIにより示されているメモリ・バンクの2つ又はそれ以上の間の空間的相関関係を例示するダイの積層マップを生成することとを含む。他の実施態様では、この方法は、ウェハ上のダイにおいてメモリ・バンクに対するMRIを決定することと、修復可能でないことをMRIにより示されているメモリ・バンクの2つ又はそれ以上の間の空間的相関関係を例示するウェハ上のメモリ・バンクを形成するために使用されるレチクルの積層マップを生成することとを含む。   In one embodiment, the method determines an MRI for a memory bank in a die on the wafer and a spatial between two or more of the memory banks indicated by the MRI that it is not repairable. Generating a die stacking map illustrating the correlation. In another embodiment, the method determines the MRI for a memory bank in a die on the wafer and the space between two or more of the memory banks indicated by the MRI that it is not repairable. Generating a stacking map of reticles used to form a memory bank on the wafer illustrating the dynamic correlation.
いくつかの実施態様では、この方法は、ダイにおいて検出された欠陥の影響を受けるダイのメモリ・バンクを識別することと、メモリ・バンク上の欠陥の影響に基づいてメモリ・バンクをランク付けすることとを含む。他の実施態様では、この方法は、メモリ・バンクの修復不可能な領域における欠陥の影響を受けるウェハ上に形成されるメモリ・バンクの割合を決定することを含む。追加の実施態様では、この方法は、発生する可能性のある障害の間の空間的相関関係を例示するウェハ上に形成されたメモリ・バンク内に発生する可能性のある障害の積層ウェハ・マップを生成することを含む。他の実施態様では、この方法は、ウェハ上に形成された複数のダイに対するMRIを決定することと、MRIに基づいて複数のダイをランク付けすることとを含む。   In some embodiments, the method identifies a memory bank of a die that is affected by a detected defect in the die and ranks the memory bank based on the effect of the defect on the memory bank. Including. In another embodiment, the method includes determining a percentage of the memory bank formed on the wafer that is affected by a defect in an unrepairable area of the memory bank. In an additional embodiment, the method includes a stacked wafer map of potential failures that may occur in a memory bank formed on a wafer that illustrates a spatial correlation between possible failures. Generating. In other embodiments, the method includes determining an MRI for a plurality of dies formed on the wafer and ranking the plurality of dies based on the MRI.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
他の実施態様は、ウェハ上で検出された欠陥をビン範囲に従って分ける異なるコンピュータ実施方法に関係する。この方法は、設計データ空間における欠陥の位置と設計データにおけるホット・スポットの位置とを比較することを含む。少なくとも類似している設計データに近接して配置されているホット・スポットは、互いに相関する。この方法は、さらに、欠陥と少なくとも類似している位置を有するホット・スポットとを関連付けることを含む。それに加えて、この方法は、グループのそれぞれにおける欠陥が互いに相関するホット・スポットのみに関連付けられるように欠陥をビン範囲によってグループ分けるすることを含む。この方法は、さらに、ビン範囲に従ってグループ分けするステップの結果を記憶媒体に格納することを含む。   Other embodiments relate to different computer-implemented methods that divide the defects detected on the wafer according to bin ranges. The method includes comparing a defect location in the design data space with a hot spot location in the design data. Hot spots located close to at least similar design data are correlated with each other. The method further includes associating a hot spot having a location that is at least similar to the defect. In addition, the method includes grouping defects by bin ranges so that defects in each of the groups are associated only with hot spots that correlate with each other. The method further includes storing the result of the grouping step according to the bin range on a storage medium.
一実施態様では、この方法は、系統的欠陥に関連付けられている設計データにおけるPOIの配置を識別することによりホット・スポット同士を相関させることと、POIと設計データにおける類似のパターンとを相関させることと、POIの配置と設計データにおける類似パターンの配置とを相関するホット・スポットの位置として相関させることとを含む。   In one embodiment, the method correlates hot spots by identifying POI placement in design data associated with systematic defects and correlates POIs with similar patterns in design data. And correlating the POI arrangement and the arrangement of similar patterns in the design data as correlated hot spot positions.
いくつかの実施態様では、この方法は、DBCをグループの1つ又は複数に割り当てることを含む。他の実施態様では、コンピュータ実施方法は、ウェハ上の欠陥を検出するために使用される検査システムにより実行される。他の実施態様では、この方法は、設計データが印刷される1つ又は複数のウェハの検査結果を使用してホット・スポットを監視することを含む。   In some implementations, the method includes assigning a DBC to one or more of the groups. In other embodiments, the computer-implemented method is performed by an inspection system that is used to detect defects on the wafer. In other embodiments, the method includes monitoring hot spots using inspection results of one or more wafers on which design data is printed.
一実施態様では、この方法は、ホット・スポット間の相関関係に基づいてウェハを検査することを含む。他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果を使用して時間の経過とともに系統的欠陥、潜在的系統的欠陥、又はそれらの何らかの組合せを監視することを含む。追加の一実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいて欠陥のレビューを実行することを含む。他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいてレビューする欠陥を選択するプロセスを生成することを含む。   In one embodiment, the method includes inspecting the wafer based on the correlation between hot spots. In other embodiments, the method includes monitoring systematic defects, potential systematic defects, or some combination thereof over time using the results of the step of dividing according to bin ranges. In an additional embodiment, the method includes performing a defect review based on the results of the step of dividing according to bin ranges. In other embodiments, the method includes generating a process for selecting defects to review based on the results of the step of dividing according to bin ranges.
一実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいて設計データにおける系統的欠陥と潜在的系統的欠陥を識別することと、時間を追って系統的欠陥と潜在的系統的欠陥の発生を監視することとを含む。他の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいて設計データが印刷されているウェハを検査するプロセスを生成することを含む。追加の実施態様では、この方法は、ビン範囲に従って分けるステップの結果に基づいて設計データが印刷されているウェハを検査するプロセスを変更することを含む。   In one embodiment, the method identifies systematic and potential systematic defects in the design data based on the results of the step of binning according to bin ranges, and identifies systematic and potential systematic defects over time. Monitoring the occurrence. In another embodiment, the method includes generating a process for inspecting a wafer on which design data is printed based on the result of the step of dividing according to bin ranges. In an additional embodiment, the method includes modifying the process of inspecting the wafer on which the design data is printed based on the result of the step of dividing according to the bin range.
いくつかの実施態様では、この方法は、欠陥のグループの1つ又は複数の影響を受けるウェハ上に形成されるダイの割合を決定することを含む。他の実施態様では、この方法は、欠陥の1つ又は複数に対するDCIを決定することを含む。追加の実施態様では、この方法は、ビン範囲に従ってグループの少なくとも1つに分けられた欠陥が配置されているウェハ上に形成されたダイの割合を決定することと、その割合に基づいてグループの少なくとも1つに優先度を割り当てることとを含む。   In some embodiments, the method includes determining a percentage of dies formed on the affected wafer of one or more of the group of defects. In other embodiments, the method includes determining a DCI for one or more of the defects. In an additional embodiment, the method includes determining a percentage of dies formed on a wafer having at least one defect grouped therein according to the bin range, and based on the percentage of the group. Assigning priority to at least one.
一実施態様では、この方法は、グループの1つ又は複数に含まれる欠陥に関連付けられているホット・スポットと相関する全ホット・スポットの数及びグループの1つ又は複数に含まれる欠陥の数によりグループの1つ又は複数を優先順位付けすることを含む。他の実施態様では、この方法は、グループの1つ又は複数に含まれる欠陥が少なくとも1回検出されるウェハ上に設計データを印刷するために使用されるレチクル上の対応するホット・スポット配置の数によりグループの1つ又は複数を優先順位付けすることを含む。   In one embodiment, the method depends on the number of total hot spots correlated with the hot spots associated with defects included in one or more of the groups and the number of defects included in one or more of the groups. Prioritizing one or more of the groups. In another embodiment, the method includes a corresponding hot spot arrangement on a reticle used to print design data on a wafer in which defects in one or more of the groups are detected at least once. Prioritizing one or more of the groups by number.
いくつかの実施態様では、この方法は、ビン範囲に従ってグループの1つ又は複数に分けられた欠陥が検出されたレチクル上の配置の数、及びグループの1つ又は複数に含まれる欠陥に関連付けられているホット・スポットと相関するレチクル上のホット・スポット配置の総数に基づいてグループの1つ又は複数に対するレチクル・ベースの限界を決定することを含む。   In some embodiments, the method is associated with the number of placements on the reticle in which defects classified into one or more of the groups according to the bin range are detected, and the defects included in one or more of the groups. Determining a reticle-based limit for one or more of the groups based on the total number of hot spot placements on the reticle that correlate with the hot spots being detected.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
他の実施態様は、ウェハ上で検出された欠陥をビン範囲に従って分ける異なるコンピュータ実施方法に関係する。この方法は、設計データ空間における欠陥の位置に近接する設計データの1つ又は複数の属性を比較することを含む。この方法は、さらに、比較するステップの結果に基づいて欠陥の位置に近接する設計データの1つ又は複数の属性が少なくとも類似しているかどうかを判定することも含む。それに加えて、この方法は、欠陥をビン範囲に従ってグループ分けする際に、それらのグループのそれぞれにおける欠陥の位置に近接する設計データの1つ又は複数の属性が少なくとも類似しているようにグループ分けすることを含む。この方法は、さらに、ビン範囲に従ってグループ分けするステップの結果を記憶媒体に格納することを含む。   Other embodiments relate to different computer-implemented methods that divide the defects detected on the wafer according to bin ranges. The method includes comparing one or more attributes of design data proximate to a defect location in the design data space. The method further includes determining whether one or more attributes of the design data proximate to the defect location are at least similar based on the result of the comparing step. In addition, when the defect is grouped according to the bin range, the method groups so that one or more attributes of the design data close to the position of the defect in each of those groups are at least similar. Including doing. The method further includes storing the result of the grouping step according to the bin range on a storage medium.
一実施態様では、1つ又は複数の属性は、パターン密度を含む。他の実施態様では、この方法は、1つ又は複数の属性を使用して欠陥がランダム欠陥であるか、系統的欠陥であるかを判定することを含む。追加の一実施態様では、この方法は、1つ又は複数の属性を使用してグループの1つ又は複数をランク付けすることを含む。他の実施態様では、この方法は、1つ又は複数の属性を使用してグループの少なくとも1つに含まれる欠陥をランク付けすることを含む。いくつかの実施態様では、1つ又は複数の属性は、フィーチャ空間における1つ又は複数の属性を含む。   In one implementation, the one or more attributes include pattern density. In other embodiments, the method includes determining whether the defect is a random defect or a systematic defect using one or more attributes. In an additional embodiment, the method includes ranking one or more of the groups using one or more attributes. In other implementations, the method includes ranking defects included in at least one of the groups using one or more attributes. In some implementations, the one or more attributes include one or more attributes in the feature space.
一実施態様では、この方法は、1つ又は複数の属性を使用してグループの少なくとも1つに含まれる欠陥をビン範囲に従ってサブグループに分けることを含む。他の実施態様では、この方法は、1つ又は複数の属性を使用してグループの少なくとも1つに含まれる欠陥を分析することを含む。追加の一実施態様では、この方法は、1つ又は複数の属性を使用して欠陥の1つ又は複数の歩留まり関連性を決定することを含む。他の実施態様では、この方法は、1つ又は複数の属性を使用してグループの1つ又は複数の総合的歩留まり関連性を決定することを含む。さらに他の実施態様では、この方法は、1つ又は複数の属性を使用してDCIを欠陥の1つ又は複数に割り当てることを含む。   In one implementation, the method includes using one or more attributes to divide defects included in at least one of the groups into subgroups according to the bin range. In other embodiments, the method includes analyzing defects included in at least one of the groups using one or more attributes. In an additional embodiment, the method includes determining one or more yield relevances of the defect using one or more attributes. In other embodiments, the method includes determining one or more overall yield associations for the group using one or more attributes. In yet another embodiment, the method includes assigning a DCI to one or more of the defects using one or more attributes.
いくつかの実施態様では、この方法は、欠陥の位置に近接する設計データを欠陥の周りの領域における設計データと欠陥が配置されている領域における設計データに分けることを含む。他の実施態様では、この方法は、ルールと1つ又は複数の属性とを使用してビン範囲に従ってグループ分けするか、又はフィルタリングするために設計データ内の構造を識別することを含む。   In some implementations, the method includes dividing design data proximate to a defect location into design data in a region around the defect and design data in a region where the defect is located. In other embodiments, the method includes identifying structures in the design data for grouping or filtering according to bin ranges using rules and one or more attributes.
一実施態様では、この方法は、欠陥の検出時に生成される検査結果に基づいて、また系統的欠陥として識別された欠陥に基づいてレビュー、測定、試験、又はそれらの何らかの組合せが実行されるウェハ上の配置を決定することを含む。他の実施態様では、この方法は、欠陥の検出時に生成される検査結果、系統的欠陥として識別された欠陥、及び欠陥の歩留まり関連性に基づいてレビュー、測定、試験、又はそれらの何らかの組合せが実行されるウェハ上の配置を決定することを含む。追加の実施態様では、この方法は、欠陥の検出時に生成される検査結果と、系統的欠陥として識別された欠陥と、プロセス・ウィンドウ・マッピングとに基づいてレビュー、測定、試験、又はそれらの何らかの組合せが実行されるウェハ上の配置を決定することを含む。   In one embodiment, the method includes performing a review, measurement, test, or some combination thereof based on inspection results generated upon detection of defects and based on defects identified as systematic defects. Including determining the top placement. In other embodiments, the method includes review, measurement, testing, or some combination thereof based on inspection results generated upon detection of defects, defects identified as systematic defects, and defect yield relevance. Determining the placement on the wafer to be performed. In an additional embodiment, the method includes review, measurement, testing, or some of them based on inspection results generated upon detection of defects, defects identified as systematic defects, and process window mapping. Determining the placement on the wafer where the combination is performed.
一実施態様では、この方法は、ビン範囲に従って分けるステップの結果とユーザー支援レビューの結果を使用して系統的発見を実行することを含む。他の実施態様では、この方法は、比較するステップに先立ち、ビン範囲に従って分けるステップの結果に含まれる信号対雑音比を改善するために欠陥が配置されている機能ブロックに基づいて欠陥を分離することを含む。   In one implementation, the method includes performing a systematic discovery using the results of the step of dividing according to bin ranges and the results of the user-assisted review. In another embodiment, the method isolates the defect based on the functional block in which the defect is located to improve the signal to noise ratio included in the result of the step of dividing according to the bin range prior to the comparing step. Including that.
いくつかの実施態様では、設計データは、設計により階層的セルに編成され、この方法は、比較するステップに先立ち、ビン範囲に従って分けるステップの結果に含まれる信号対雑音比を改善するために欠陥が配置されている階層的セルに基づいて欠陥を分離することを含む。他の実施態様では、設計データは、設計により階層的セルに編成され、欠陥が階層的セルの複数に配置される場合に、この方法は、階層的セルの面積、欠陥位置に関する確率、又はそれらの何らかの組合せに基づいて階層的セルのそれぞれに欠陥が配置される確率に基づいて欠陥を階層的セルのそれぞれと相関させることを含む。   In some implementations, the design data is organized into hierarchical cells by design, and the method includes a defect to improve the signal to noise ratio included in the result of the step of dividing according to bin ranges prior to the step of comparing. Isolating defects based on the hierarchical cell in which is placed. In other embodiments, when the design data is organized into hierarchical cells by design and the defects are placed in multiple of the hierarchical cells, the method can be used to determine the area of the hierarchical cell, the probability of the defect location, or Correlating defects with each of the hierarchical cells based on the probability that the defect is placed in each of the hierarchical cells based on some combination of.
一実施態様では、欠陥は、検査プロセスにより検出されており、この方法は、設計データにおける1つ又は複数のPOIが印刷されるウェハ上の配置をレビューすることと、レビューステップの結果に基づいて欠陥が1つ又は複数のPOIの配置のところで検出されているかどうかを判定することと、1つ又は複数の欠陥捕捉率を改善するように検査プロセスを変更することとを含む。   In one embodiment, the defect has been detected by an inspection process, and the method is based on reviewing an arrangement on the wafer on which one or more POIs in the design data are printed and the result of the review step. Determining whether a defect has been detected at the location of the one or more POIs and modifying the inspection process to improve the one or more defect capture rates.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
他の実施態様は、ウェハ上で検出された欠陥に分類を割り当てるコンピュータ実施方法に関係する。この方法は、設計データ(例えば、POI設計例)が異なるDBC(例えば、異なるDBCビン定義)に対応する設計データ空間における欠陥の位置に近接する設計データの部分同士を比較することを含む。異なるDBCに対応する設計データと異なるDBCは、データ構造体内に格納される。この方法は、さらに、比較するステップの結果に基づいてそれらの部分における設計データが異なるDBCに対応する設計データに少なくとも類似しているかどうかを判定することも含む。それに加えて、この方法は、それらの部分における設計データに少なくとも類似している設計データに対応するDBCを欠陥に割り当てることを含む。この方法は、さらに、割り当てるステップの結果を記憶媒体に格納することを含む。   Another embodiment relates to a computer-implemented method for assigning a classification to defects detected on a wafer. The method includes comparing portions of design data proximate to a defect location in a design data space corresponding to DBCs (eg, different DBC bin definitions) with different design data (eg, POI design examples). A DBC different from design data corresponding to a different DBC is stored in the data structure. The method further includes determining whether the design data in those portions is at least similar to design data corresponding to different DBCs based on the result of the comparing step. In addition, the method includes assigning to the defect a DBC corresponding to design data that is at least similar to the design data in those portions. The method further includes storing the result of the assigning step on a storage medium.
一実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システムにより実行される。他の実施態様では、コンピュータ実施方法は、欠陥を検出するために使用される検査システム以外のシステムにより実行される。   In one embodiment, the computer-implemented method is performed by an inspection system that is used to detect defects. In other embodiments, the computer-implemented method is performed by a system other than an inspection system used to detect defects.
一実施態様では、この方法は、割り当てるステップの結果に基づいて設計データにおけるホット・スポットを監視することを含む。他の実施態様では、異なるDBCに対応する設計データは、設計データ空間における1つ又は複数の他のウェハ上で検出された欠陥の位置に近接する設計データの位置に基づいて1つ又は複数の他のウェハ上で検出された欠陥をグループ分けすることにより識別される。 In one embodiment, the method includes monitoring hot spots in the design data based on the result of the assigning step. In other embodiments, the design data corresponding to different DBCs may be one or more based on the location of the design data proximate to the location of defects detected on one or more other wafers in the design data space. The defects detected on other wafers are identified by grouping them.
いくつかの実施態様では、欠陥は、検査プロセスで検出されており、この方法は、設計データにおける1つ又は複数のPOIが印刷されるウェハ上の配置をレビューすることと、レビューステップの結果に基づいて欠陥が1つ又は複数のPOIの配置のところで検出されているかどうかを判定することと、1つ又は複数の欠陥捕捉率を改善するように検査プロセスを変更することとを含む。   In some implementations, defects have been detected in the inspection process, and the method can include reviewing the placement on the wafer on which one or more POIs in the design data are printed and the result of the review step. Based on determining whether a defect has been detected at the location of the one or more POIs and modifying the inspection process to improve one or more defect capture rates.
一実施態様では、この方法は、欠陥に割り当てられたDBCに基づいて欠陥がニュイサンス欠陥であるかどうかを判定することと、検査プロセスの結果の信号対雑音比を高めるために欠陥が検出された検査プロセスの結果からニュイサンス欠陥を除去することとを含む。   In one embodiment, the method detects a defect to determine whether the defect is a nuisance defect based on the DBC assigned to the defect and to increase the signal-to-noise ratio resulting from the inspection process. Removing nuisance defects from the results of the inspection process.
他の実施態様では、この方法は、欠陥の1つ又は複数に対するKP値を決定することを含む。追加の実施態様では、この方法は、欠陥に割り当てられたDBCが、レビュー・システムから見える系統的欠陥に対応するかどうかを判定することと、レビューのためレビュー・システムから見える欠陥のみを選択することによりレビューのため欠陥をサンプリングすることとを含む。他の実施態様では、この方法は、パターン依存欠陥を示す設計データにおける1つ又は複数のフィーチャを識別することにより設計データにおける1つ又は複数のPOIを決定することを含む。   In other embodiments, the method includes determining a KP value for one or more of the defects. In an additional embodiment, the method determines whether the DBC assigned to the defect corresponds to a systematic defect visible to the review system and selects only defects visible from the review system for review. Sampling defects for review. In other embodiments, the method includes determining one or more POIs in the design data by identifying one or more features in the design data that exhibit pattern dependent defects.
一実施態様では、DBCは、欠陥が配置されている設計データ又は欠陥の近くに配置されている設計データにおける1つ又は複数のポリゴンを識別する。他の実施態様では、DBCは、設計データにおける1つ又は複数のポリゴン内の欠陥の配置を識別する。追加の実施態様では、データ構造体は、技術、プロセス、又はそれらの何らかの組合せにより編成された設計データの例(例えば、DBCビン定義に対するPOI設計例)を含むライブラリを含む。   In one implementation, the DBC identifies one or more polygons in the design data where the defect is located or in the design data located near the defect. In other implementations, the DBC identifies the placement of defects within one or more polygons in the design data. In additional implementations, the data structure includes a library that includes examples of design data (eg, POI design examples for DBC bin definitions) organized by technology, process, or some combination thereof.
いくつかの実施態様では、この方法は、欠陥の位置に近接する設計データを欠陥の周りの領域における設計データと欠陥が配置されている領域における設計データに分けることを含む。他の実施態様では、この方法は、割り当てるステップの結果を使用して時間の経過とともに系統的欠陥、潜在的系統的欠陥、又はそれらの何らかの組合せを監視することを含む。追加の実施態様では、この方法は、DBCに対応する設計データの1つ又は複数の属性に基づいてDBCの1つ又は複数に対するKP値を決定することを含む。KP値は、さらに、DBCに対応する設計データと電気的試験データの1つ又は複数の属性に基づいて決定される。他の実施態様では、この方法は、欠陥の1つ又は複数に割り当てられたDBCに対応する設計データの1つ又は複数の属性に基づいて欠陥の1つ又は複数に対するKP値を決定することを含む。さらに他の実施態様では、この方法は、DBCの1つ又は複数に対するKP値を監視することと、欠陥に割り当てられたDBCに対するKP値を欠陥に割り当てることとを含む。   In some implementations, the method includes dividing design data proximate to a defect location into design data in a region around the defect and design data in a region where the defect is located. In other embodiments, the method includes monitoring systematic defects, potential systematic defects, or some combination thereof over time using the results of the assigning step. In additional embodiments, the method includes determining a KP value for one or more of the DBCs based on one or more attributes of design data corresponding to the DBC. The KP value is further determined based on one or more attributes of design data and electrical test data corresponding to the DBC. In another embodiment, the method comprises determining a KP value for one or more of the defects based on one or more attributes of the design data corresponding to the DBC assigned to the one or more of the defects. Including. In yet another embodiment, the method includes monitoring a KP value for one or more of the DBCs and assigning a KP value for the DBC assigned to the defect to the defect.
一実施態様では、これらの部分の少なくとも一部の寸法は、異なる。他の実施態様では、これらの部分における設計データは、複数の設計層に対する設計データを含む。他の実施態様では、この方法は、ウェハ上のアライメント部位について検査システムにより取り込まれたデータを所定のアライメント部位に対するデータと比較することにより設計データ空間における欠陥の位置を決定することを含む。追加の実施態様では、この方法は、欠陥の検出時に検査システムにより取り込まれたデータをレビューにより決定された設計データにおける配置と比較することにより設計データ空間における欠陥の位置を決定することを含む。   In one embodiment, the dimensions of at least some of these portions are different. In other implementations, the design data in these portions includes design data for multiple design layers. In another embodiment, the method includes determining the position of the defect in the design data space by comparing data captured by the inspection system for the alignment site on the wafer with data for a predetermined alignment site. In an additional embodiment, the method includes determining the position of the defect in the design data space by comparing the data captured by the inspection system upon detection of the defect with an arrangement in the design data determined by review.
一実施態様では、割り当てるステップは、それらの部分における設計データに少なくとも類似し、またそれらの部分における設計データの1つ又は複数の属性に少なくとも類似する1つ又は複数の属性を有する設計データに対応するDBCを欠陥に割り当てることを含む。このような一実施態様では、1つ又は複数の属性は、欠陥が検出された検査の1つ又は複数の属性、検査の1つ又は複数のパラメータ、又はそれらの何らかの組合せを含む。   In one embodiment, the assigning step corresponds to design data having one or more attributes that are at least similar to the design data in those portions and at least similar to one or more attributes of the design data in those portions. Assigning DBCs to defects. In one such implementation, the one or more attributes include one or more attributes of the inspection in which the defect was detected, one or more parameters of the inspection, or some combination thereof.
一実施態様では、欠陥の位置に近接する設計データは、欠陥が配置されている設計データを含む。他の実施態様では、欠陥の位置に近接する設計データは、欠陥の位置の周りの設計データを含む。追加の実施態様では、この方法は、DBCの1つ又は複数に割り当てられている欠陥をビン範囲に従ってグループ分けする際に、欠陥の位置に近接する設計データの部分に含まれるポリゴンに関するそれらのグループのそれぞれにおける欠陥の位置が少なくとも類似しているようにグループ分けすることを含む。   In one embodiment, the design data proximate to the position of the defect includes design data where the defect is located. In other embodiments, the design data proximate to the defect location includes design data around the defect location. In an additional embodiment, the method includes groups of polygons included in a portion of the design data proximate to the location of the defect when grouping defects assigned to one or more of the DBCs according to the bin range. Grouping so that the positions of the defects in each of the are at least similar.
一実施態様では、この方法は、割り当てるステップの結果に基づいてレビューする欠陥の少なくともいくつかを選択することを含む。他の実施態様では、この方法は、割り当てるステップの結果に基づいてレビューする欠陥をサンプリングするプロセスを生成することを含む。追加の実施態様では、この方法は、割り当てるステップの結果に基づいてウェハを検査するプロセスを変更することを含む。いくつかの実施態様では、この方法は、検査の結果に基づいて検査時にウェハを検査するプロセスを変更することを含む。他の実施態様では、この方法は、割り当てるステップの結果に基づいてウェハの計量プロセスを変更することを含む。さらに他の実施態様では、この方法は、割り当てるステップの結果に基づいてウェハに対する計量プロセスのサンプリング・プランを変更することを含む。それに加えて、この方法は、割り当てるステップの結果に基づいて実行時に測定、試験、レビュー、又はこれらの何らかの組合せが実行されるウェハ上の配置を決定することを含む。   In one embodiment, the method includes selecting at least some of the defects to review based on the result of the assigning step. In other embodiments, the method includes generating a process for sampling defects for review based on the result of the assigning step. In additional embodiments, the method includes changing the process of inspecting the wafer based on the result of the assigning step. In some embodiments, the method includes changing the process of inspecting the wafer during inspection based on the results of the inspection. In another embodiment, the method includes changing the wafer weighing process based on the result of the assigning step. In yet another embodiment, the method includes changing the sampling plan of the metrology process for the wafer based on the result of the assigning step. In addition, the method includes determining an arrangement on the wafer at which measurements, tests, reviews, or some combination thereof are performed at runtime based on the results of the assigning step.
他の実施態様では、この方法は、DBCの1つ又は複数を優先順位付けすることと、優先順位付けステップの結果に基づいて設計データが印刷されるウェハ上で実行される1つ又は複数のプロセスを最適化することとを含む。   In other embodiments, the method prioritizes one or more of the DBCs, and the one or more performed on the wafer on which design data is printed based on the results of the prioritization step. Optimizing the process.
一実施態様では、この方法は、欠陥に割り当てられたDBCに基づいて欠陥の根本原因を突き止めることを含む。他の実施態様では、この方法は、複数の欠陥のうちの少なくともいくつかを実験プロセス・ウィンドウの結果にマッピングすることにより複数の欠陥のうちの少なくともいくつかの根本原因を突き止めることを含む。追加の実施態様では、この方法は、複数の欠陥のうちの少なくともいくつかをシミュレートされたプロセス・ウィンドウの結果にマッピングすることにより複数の欠陥のうちの少なくともいくつかの根本原因を突き止めることを含む。他の実施態様では、この方法は、DBCの1つ又は複数に対応する根本原因を突き止めることと、欠陥に割り当てられたDBCに対応する根本原因に基づいて根本原因を欠陥に割り当てることとを含む。   In one embodiment, the method includes locating the root cause of the defect based on the DBC assigned to the defect. In another embodiment, the method includes locating at least some root causes of the plurality of defects by mapping at least some of the plurality of defects to the results of the experimental process window. In an additional embodiment, the method includes determining at least some root causes of the plurality of defects by mapping at least some of the plurality of defects to a simulated process window result. Including. In other embodiments, the method includes locating a root cause corresponding to one or more of the DBCs and assigning a root cause to the defect based on the root cause corresponding to the DBC assigned to the defect. .
一実施態様では、この方法は、DBCのうちの1つ又は複数が割り当てられた欠陥の影響を受けるウェハ上に形成されるダイの割合を決定することを含む。他の実施態様では、この方法は、DBCの少なくとも1つに対応する設計データにおけるPOIを決定することと、DBCの少なくとも1つが割り当てられている欠陥の数とウェハ上のPOIの配置の数との比を決定することとを含む。   In one embodiment, the method includes determining the percentage of dies that are formed on the wafer to which one or more of the DBCs are affected by the assigned defect. In another embodiment, the method includes determining a POI in design data corresponding to at least one of the DBCs, the number of defects to which at least one of the DBCs is assigned, and the number of POI placements on the wafer. Determining the ratio of.
いくつかの実施態様では、この方法は、DBCの少なくとも1つに対応する設計データにおける1つ又は複数のPOIを決定することと、DBCの少なくとも1つが割り当てられている欠陥の数と設計データにおける1つ又は複数のPOIの配置の数との比を決定することとを含む。他の実施態様では、この方法は、DBCの少なくとも1つに対応する設計データにおけるPOIを決定することと、DBCの少なくとも1つが割り当てられている欠陥が配置されているウェハ上に形成されたダイの割合を決定することと、その割合に基づいてPOIに優先度を割り当てることとを含む。   In some implementations, the method includes determining one or more POIs in design data corresponding to at least one of the DBCs, and determining the number of defects to which at least one of the DBCs are assigned and the design data. Determining a ratio to the number of placements of the one or more POIs. In another embodiment, the method includes determining a POI in design data corresponding to at least one of the DBCs and a die formed on the wafer on which the defect to which at least one of the DBCs is assigned is located. And determining a priority for the POI based on the ratio.
一実施態様では、この方法は、DBCの1つ又は複数が割り当てられている欠陥が検出されるウェハ(例えば、ウェハの検査された領域)上の全設計インスタンス(例えば、DBCビン定義からのPOI設計例)の数によりDBCの1つ又は複数を優先順位付けすることを含む。他の実施態様では、この方法は、DBCの1つ又は複数が割り当てられている欠陥が少なくとも1回検出されるウェハ上に設計データを印刷するために使用されるレチクル(例えば、レチクルの検査された領域)上の設計インスタンスの数によりDBCの1つ又は複数を優先順位付けすることを含む。   In one implementation, the method includes all design instances (eg, POIs from a DBC bin definition) on a wafer (eg, an inspected area of the wafer) in which defects to which one or more of the DBCs are assigned are detected. Including prioritizing one or more of the DBCs according to the number of design examples). In another embodiment, the method includes a reticle (e.g., inspecting a reticle) used to print design data on a wafer where a defect to which one or more of the DBCs are assigned is detected at least once. Prioritizing one or more of the DBCs according to the number of design instances on the region.
他の実施態様では、この方法は、DBCの1つ又は複数が割り当てられている欠陥が検出されたレチクル(例えば、レチクルの検査領域)上の配置の数、及びDBCの1つ又は複数が割り当てられている欠陥の位置に近接する設計データの部分に類似しているレチクル上に印刷される設計データ(例えば、DBCビン定義からのPOI設計例)の部分の総数に基づいて、DBCの1つ又は複数に対するレチクル・ベースの限界を決定することを含む。   In another embodiment, the method includes the number of placements on a reticle (eg, an inspection area of a reticle) in which a defect to which one or more of the DBCs are assigned is detected, and one or more of the DBCs are assigned. One of the DBCs based on the total number of portions of design data (eg, POI design examples from DBC bin definitions) printed on a reticle that is similar to the portion of the design data proximate to the location of the defect being marked Or determining a reticle-based limit for the plurality.
いくつかの実施態様では、この方法は、比較するステップの前に欠陥の位置に近接する設計データの部分を第1のビットマップに変換することと、比較するステップの前にDBCに対応する設計データを第2のビットマップに変換することとを含む。このような一実施態様では、比較するステップは、第1のビットマップと第2のビットマップとを比較することを含む。   In some implementations, the method includes converting a portion of design data proximate to a defect location to a first bitmap prior to the comparing step and a design corresponding to the DBC prior to the comparing step. Converting the data into a second bitmap. In one such implementation, the step of comparing includes comparing the first bitmap and the second bitmap.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
他の実施態様は、ウェハに対する検査プロセスを変更するための方法に関係する。この方法は、設計データにおける1つ又は複数のPOIが印刷されるウェハ上の配置をレビューすることを含む。この方法は、さらに、欠陥が1つ又は複数のPOIの配置のところで検出されるべきであったかどうかをレビューするステップの結果に基づいて判定することを含む。それに加えて、この方法は、1つ又は複数のPOIのうちの少なくともいくつかに配置されている欠陥に対する1つ又は複数の欠陥捕捉率を改善するために検査プロセスを変更することを含む。   Another embodiment relates to a method for changing the inspection process for a wafer. The method includes reviewing an arrangement on the wafer where one or more POIs in the design data are printed. The method further includes determining based on the result of the step of reviewing whether the defect was to be detected at the placement of the one or more POIs. In addition, the method includes modifying the inspection process to improve one or more defect capture rates for defects located in at least some of the one or more POIs.
一実施態様では、変更するステップは、検査プロセスを実行するために使用される検査システムの光学モードを変更することを含む。他の実施態様では、変更するステップは、決定するステップの結果に基づいて検査プロセスを実行するために使用される検査システムの光学モードを決定することを含む。追加の実施態様では、変更するステップは、検査プロセスの結果の中のノイズを抑制するために検査プロセスを変更することを含む。他の実施態様では、変更するステップは、注目していない欠陥の検出を減らすために検査プロセスを変更することを含む。さらに他の実施態様では、変更するステップは、検査プロセスにおいて使用されるアルゴリズムを変更することを含む。さらに他の実施態様では、変更するステップは、検査プロセスにおいて使用されるアルゴリズムの1つ又は複数のパラメータを変更することを含む。   In one embodiment, the changing step includes changing the optical mode of the inspection system used to perform the inspection process. In other embodiments, the step of changing includes determining an optical mode of the inspection system used to perform the inspection process based on the result of the determining step. In additional embodiments, the modifying step includes modifying the inspection process to suppress noise in the results of the inspection process. In other embodiments, the modifying step includes modifying the inspection process to reduce detection of defects that are not of interest. In yet another embodiment, the changing step includes changing an algorithm used in the inspection process. In still other embodiments, the step of changing includes changing one or more parameters of an algorithm used in the inspection process.
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
追加の実施態様は、設計データと欠陥データを表示し、分析するように構成されたシステムに関係する。システムは、半導体デバイスの設計レイアウト、半導体デバイスの少なくとも一部が形成されるウェハについて取り込まれたインライン検査データ、及びウェハについて取り込まれた電気的試験データを表示するように構成されたユーザー・インターフェイスを備える。ユーザー・インターフェイスは、さらに、半導体デバイスのモデル化されたデータ及び/又はウェハに対する障害分析データを表示するように構成される。システムは、さらに、ユーザー・インターフェイスを介してユーザーから分析実行の命令を受け取った後、設計レイアウトの1つ又は複数、インライン検査データ、電気的試験データを分析するように構成されたプロセッサを備える。プロセッサは、さらに、上述のようにモデル化されたデータ及び/又は障害分析データを分析するように構成される。   Additional embodiments relate to a system configured to display and analyze design data and defect data. The system includes a user interface configured to display a semiconductor device design layout, in-line inspection data captured for a wafer on which at least a portion of the semiconductor device is formed, and electrical test data captured for the wafer. Prepare. The user interface is further configured to display semiconductor device modeled data and / or fault analysis data for the wafer. The system further comprises a processor configured to analyze one or more of the design layouts, in-line inspection data, electrical test data after receiving an analysis execution instruction from the user via the user interface. The processor is further configured to analyze the data modeled as described above and / or fault analysis data.
一実施態様では、電気的試験データは、論理ビットマップ・データを含む。他の実施態様では、ユーザー・インターフェイスは、設計レイアウト、インライン検査データ、電気的試験データのうちの少なくとも2つのオーバーレイを、場合によっては本明細書で説明されている他のデータと組み合わせて表示するように構成される。このような一実施態様では、電気的試験データは論理ビットマップ・データを含む。いくつかの実施態様では、プロセッサは、ユーザー・インターフェイスを介してユーザーから欠陥密度の決定を実行する命令を受け取った後設計データ空間において欠陥密度を決定するように構成される。
追加の実施態様では、プロセッサは、ユーザー・インターフェイスを介してユーザーから欠陥サンプリングを実行する命令を受け取った後レビューのため欠陥サンプリングを実行するように構成される。他の実施態様では、プロセッサは、ユーザー・インターフェイスを介してユーザーからグループ分けを実行する命令を受け取った後、設計データ空間における欠陥の位置に近接する設計レイアウトの類似性に基づいて欠陥をグループ分けするように構成される。上述のシステムの実施態様は、それぞれ、本明細書で説明されているようにさらに構成される。
In one embodiment, the electrical test data includes logical bitmap data. In other embodiments, the user interface displays at least two overlays of design layout, in-line inspection data, electrical test data, possibly in combination with other data described herein. Configured as follows. In one such embodiment, the electrical test data includes logical bitmap data. In some implementations, the processor is configured to determine the defect density in the design data space after receiving an instruction to perform the defect density determination from the user via the user interface.
In additional embodiments, the processor is configured to perform defect sampling for review after receiving an instruction to perform defect sampling from a user via a user interface. In another embodiment, the processor groups the defects based on the similarity of the design layout close to the position of the defects in the design data space after receiving an instruction to perform the grouping from the user via the user interface. Configured to do. Each of the embodiments of the system described above are further configured as described herein.
他の実施態様は、ウェハ上で検出された電気的欠陥の根本原因を突き止めるためのコンピュータ実施方法に関係する。この方法は、設計データ空間における電気的欠陥の位置を決定することを含む。この方法は、さらに、電気的欠陥の一部の位置が1つ又は複数のプロセス条件に対応する空間シグネチャを定めるかどうかを決定することも含む。それに加えて、電気的欠陥の一部の位置が1つ又は複数のプロセス条件に対応する空間シグネチャを定める場合、この方法は、電気的欠陥の一部の根本原因を1つ又は複数のプロセス条件として識別することを含む。このように、この方法は、電気的試験結果に関する空間シグネチャ解析を実行することを含む。この方法は、さらに、識別するステップの結果を記憶媒体に格納することを含む。上述の方法の実施態様は、本明細書で説明されている他の(複数の)ステップを含む。上述の方法の実施態様は、本明細書で説明されているシステムの実施態様のどれかにより実行される。   Another embodiment relates to a computer-implemented method for determining the root cause of electrical defects detected on a wafer. The method includes determining the location of electrical defects in the design data space. The method further includes determining whether the location of the portion of the electrical defect defines a spatial signature corresponding to the one or more process conditions. In addition, if the location of the portion of the electrical defect defines a spatial signature corresponding to the one or more process conditions, the method can identify the root cause of the portion of the electrical defect as one or more process conditions. Including identifying as. Thus, the method includes performing a spatial signature analysis on the electrical test results. The method further includes storing the result of the identifying step on a storage medium. Embodiments of the method described above include the other step (s) described herein. The method embodiments described above may be performed by any of the system embodiments described herein.
さらに他の実施態様は、レビューのためウェハ上で検出された欠陥を選択するコンピュータ実施方法に関係する。この方法は、ウェハ上の1つ又は複数のゾーンを識別することを含む。1つ又は複数のゾーンは、ウェハ上の1つ又は複数の欠陥タイプ(例えば、可能な系統的欠陥)の位置に関連付けられている。この方法は、さらに、レビュー対象の1つ又は複数のゾーンのみにおいて検出された欠陥を選択することも含む。それに加えて、この方法は、選択したステップの結果を記憶媒体に格納することを含む。この方法の実施態様は、本明細書で説明されている他の(複数の)ステップを含む。この方法の実施態様は、本明細書で説明されているシステムの実施態様のどれかにより実行される。   Yet another embodiment relates to a computer-implemented method for selecting defects detected on a wafer for review. The method includes identifying one or more zones on the wafer. One or more zones are associated with the location of one or more defect types (eg, possible systematic defects) on the wafer. The method further includes selecting defects detected in only one or more zones to be reviewed. In addition, the method includes storing the result of the selected step on a storage medium. Implementations of this method include the other step (s) described herein. This method embodiment is performed by any of the system embodiments described herein.
上述の方法を使用できる複数のレビュー使用事例がある。例えば、上述の方法は、発見フェーズにおいて、又は監視フェーズのメンテナンス時に実行される、潜在的系統的欠陥のリストからの系統的欠陥検証に使用される。それに加えて、上述の方法は、知られているホット・スポット(発見フェーズにおいて、又はレシピー・セットアップ時に実行される、任意のパターン探索により識別される)に類似しているローカル・パターン(つまり、ローカル設計データ)を使って知られているホット・スポット又は配置をレビューすることにより系統的欠陥捕捉に使用される。この方法は、さらに、監視フェーズにおいて実行される、ホット・スポット上で、又はホット・スポットの近くで検出された欠陥の検証又は分類に使用される。   There are several review use cases that can use the method described above. For example, the method described above is used for systematic defect verification from a list of potential systematic defects performed in the discovery phase or during maintenance of the monitoring phase. In addition, the above-described method allows local patterns that are similar to known hot spots (identified by any pattern search performed in the discovery phase or during recipe setup) (ie, Used for systematic defect capture by reviewing known hot spots or locations using local design data. This method is further used for verification or classification of defects detected on or near the hot spot, performed in the monitoring phase.
上述のゾーン情報は、特定のゾーンから欠陥をサンプリングするだけでなく、ウェハのすべてのゾーンから何らかの理にかなった方法で欠陥をサンプリングし、及び/又は設計から抽出されたクリティカル領域を、これらの設計により決まる特定の種類のクリティカル領域を見つけるか、又は位置特定する確率が高いウェハの特定のゾーンに相関させるために使用される。設計データから抽出されたクリティカル領域は、単一デバイスに対するものとしてよいが、これらのクリティカル領域による実際の検査欠陥を見つける確率は、特定のウェハ・ゾーンでは他のゾーンに比べて顕著である場合がある。このように、この方法は、上述のゾーン分析を使用してダイからウェハへの欠陥情報の外挿を含む。この方法の実施態様は、本明細書で説明されている他の(複数の)ステップを含む。   The above-described zone information not only samples defects from a particular zone, but also samples critical regions from all zones of the wafer in some reasonable way and / or extracts critical regions from the design. Used to correlate to specific zones of the wafer that are likely to find or locate a specific type of critical area as determined by design. The critical areas extracted from the design data may be for a single device, but the probability of finding actual inspection defects due to these critical areas may be more pronounced in certain wafer zones than in other zones. is there. Thus, the method includes extrapolation of defect information from die to wafer using the zone analysis described above. Implementations of this method include the other step (s) described herein.
さらに他の実施態様は、設計データに対する1つ又は複数の歩留まり関係プロセスを評価するコンピュータ実施方法に関係する。この方法は、ルール・チェック、モデル、又は本明細書で説明されている他の適切なステップ又は方法を使用して設計データにおける潜在的障害を識別することを含む。この方法は、さらに、潜在的障害の1つ又は複数の属性を決定することを含む。それに加えて、この方法は、1つ又は複数の属性に基づいて潜在的障害が検出可能であるかどうかを判定することを含む。この方法は、さらに、1つ又は複数の属性に基づいて複数の異なる検査システムのうちのどれが潜在的障害を検出するのに最も適しているかを判定することを含む。さらに、この方法は、複数の異なる検査システムのうちのどれが、記憶媒体に格納されている潜在的障害を検出するために最も適しているかを判定した結果を格納することを含む。   Yet another embodiment relates to a computer-implemented method for evaluating one or more yield-related processes for design data. The method includes identifying potential faults in the design data using rule checks, models, or other suitable steps or methods described herein. The method further includes determining one or more attributes of the potential failure. In addition, the method includes determining whether a potential fault is detectable based on one or more attributes. The method further includes determining which of a plurality of different inspection systems is best suited for detecting a potential failure based on the one or more attributes. Further, the method includes storing the results of determining which of a plurality of different inspection systems are most suitable for detecting potential faults stored on the storage medium.
一実施態様では、この方法は、最も適していると判断された検査システムの1つ又は複数のパラメータを選択することを含む。これらのパラメータは、1つ又は複数の属性に基づいて選択される。このように、最良の検査システム・タイプは、注目する欠陥の(複数の)属性に基づいて推定又は選択される。他の実施態様では、この方法は、設計データを使って加工されたデバイスを歩留まりに対する潜在的障害の影響を決定することを含む。
上述の方法の実施態様はそれぞれ、本明細書で説明されている(複数の)方法の説明されている他の(複数の)ステップを含む。それに加えて、上述の方法の実施態様はそれぞれ、本明細書で説明されているシステムの実施態様により実行される。
In one embodiment, the method includes selecting one or more parameters of the inspection system determined to be most suitable. These parameters are selected based on one or more attributes. Thus, the best inspection system type is estimated or selected based on the defect (s) attributes of interest. In other embodiments, the method includes determining the impact of a potential failure on the yield of devices fabricated using design data.
Each of the above-described method embodiments includes other described step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system embodiments described herein.
他の実施態様は、(複数の)コンピュータ実施方法又は本明細書で説明されている(複数の)方法を実行するためにプロセッサ上で実行可能なプログラム命令を収めたキャリア媒体に関係する。追加の実施態様は、(複数の)コンピュータ実施方法又は本明細書で説明されている(複数の)方法を実行するように構成されたシステムに関係する。システムは、コンピュータ実施方法又は本明細書で説明されている方法のうちの1つ又は複数を実行するためのプログラム命令を実行するように構成されたプロセッサを備えることができる。一実施態様では、システムは、スタンドアロン・システムである。他の実施態様では、システムは、ウェハ検査システムなどの検査システムの一部又はその検査システムに結合されたものであってよい。異なる実施態様では、システムは、欠陥レビュー・システムの一部又は欠陥レビュー・システムに結合されたものであってよい。さらに他の実施態様では、システムは、ファブ・データベースに結合されたものであってもよい。システムは、電線、ケーブル、無線伝送路、及び/又はネットワークなどの伝送媒体により検査システム、レビュー・システム、及び/又はファブ・データベースに結合される。伝送媒体は、「有線」及び「無線」部分を備えることができる。   Another embodiment relates to a carrier medium containing program instructions executable on a processor to perform the computer implemented method (s) or the method (s) described herein. Additional embodiments relate to computer-implemented method (s) or systems configured to perform the method (s) described herein. The system can comprise a processor configured to execute program instructions for performing one or more of the computer-implemented methods or methods described herein. In one embodiment, the system is a stand-alone system. In other embodiments, the system may be part of an inspection system, such as a wafer inspection system, or coupled to the inspection system. In different embodiments, the system may be part of a defect review system or coupled to a defect review system. In yet other implementations, the system may be coupled to a fab database. The system is coupled to the inspection system, review system, and / or fab database by a transmission medium such as a wire, cable, wireless transmission line, and / or network. Transmission media can comprise “wired” and “wireless” portions.
本発明の他の利点は、好ましい実施態様の以下の詳細な説明を読み、また付属の図面を参照すると、当業界者に明らかになると思われる。   Other advantages of the present invention will become apparent to those skilled in the art upon reading the following detailed description of the preferred embodiments and upon reference to the accompanying drawings.
設計データ空間における検査データの位置を決定するためのコンピュータ実施方法の一実施形態を例示する流れ図である。2 is a flow diagram illustrating one embodiment of a computer-implemented method for determining the location of inspection data in a design data space. 所定のアライメント部位の異なる実施形態の上面を例示する略図である。1 is a schematic diagram illustrating the top surface of different embodiments of a predetermined alignment site. 所定のアライメント部位の異なる実施形態の上面を例示する略図である。1 is a schematic diagram illustrating the top surface of different embodiments of a predetermined alignment site. ウェハ−ウェハ間比較を実行するためのコンピュータ実施方法のさまざまな実施形態を例示する階層図である。FIG. 6 is a hierarchy diagram illustrating various embodiments of a computer-implemented method for performing a wafer-to-wafer comparison. ウェハ−ウェハ間比較を実行するためのコンピュータ実施方法の一実施形態を例示する略図である。1 is a schematic diagram illustrating one embodiment of a computer-implemented method for performing a wafer-to-wafer comparison. 複数のアニュラ・リングに分割されたウェハの表面の一領域に関して取り込まれた検査データの一実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of one embodiment of inspection data captured for a region of the surface of a wafer divided into a plurality of annular rings. 複数の放射状セクタに分割されたウェハの表面の一領域に関して取り込まれた検査データの一実施形態の上面を例示する略図である。FIG. 4 is a schematic diagram illustrating the top surface of one embodiment of inspection data captured for a region of the surface of a wafer divided into a plurality of radial sectors. ウェハ−ウェハ間比較を実行するためのコンピュータ実施方法の他の実施形態を例示する略図である。6 is a schematic diagram illustrating another embodiment of a computer-implemented method for performing a wafer-to-wafer comparison. ウェハ上に印刷されるダイの配列の一実施形態の上面を例示する略図である。1 is a schematic diagram illustrating the top surface of one embodiment of an array of dies printed on a wafer. 複数のフレームに分割されるウェハ上に印刷されるダイに関して取り込まれた検査データの一実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of one embodiment of inspection data captured for a die printed on a wafer that is divided into a plurality of frames. ウェハ−ウェハ間比較を実行するためのコンピュータ実施方法の追加の実施形態を例示する略図である。FIG. 6 is a schematic diagram illustrating an additional embodiment of a computer-implemented method for performing a wafer-to-wafer comparison. ウェハ上に印刷されるダイとウェハ上のスキャン経路の配列の一実施形態の上面を例示する略図である。1 is a schematic diagram illustrating the top surface of one embodiment of an array of dies printed on a wafer and scan paths on the wafer. ウェハに関して取り込まれた検査データの連続するスワスの上面を例示する略図である。Fig. 6 is a schematic diagram illustrating the top surface of a continuous swath of inspection data captured for a wafer. スワス・オーバーラップ領域におけるデータを使用してスワスNに関するスワス(N+1)の位置を決定するためのコンピュータ実施方法により選択されたウェハ及びアライメント部位について取り込まれた検査データの連続するスワスの上面を例示する略図である。Illustrates the top surface of successive swaths of inspection data captured for a selected wafer and alignment site by a computer-implemented method for determining the position of swath (N + 1) with respect to swath N using data in the swath overlap region It is the schematic to do. アライメント部位が第1の検査スワスから比較的遠く隔てられているウェハに対し取り込まれた検査データの異なるスワスの一実施形態の上面を例示する略図である。FIG. 4 is a schematic diagram illustrating the top surface of one embodiment of a swath with different inspection data captured for a wafer whose alignment site is relatively far from the first inspection swath. ウェハに関して取り込まれた検査データの異なるスワスのさまざまな実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of various embodiments of different swaths of inspection data captured for a wafer. ウェハに関して取り込まれた検査データの異なるスワスのさまざまな実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of various embodiments of different swaths of inspection data captured for a wafer. ウェハに関して取り込まれた検査データの異なるスワスのさまざまな実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of various embodiments of different swaths of inspection data captured for a wafer. 設計データ空間における検査データの位置を決定するためのコンピュータ実施方法の他の実施形態を例示する流れ図である。6 is a flow diagram illustrating another embodiment of a computer-implemented method for determining the location of inspection data in a design data space. 設計データ空間における検査データの位置を決定するように構成されたシステムのさまざまな実施形態の側面を例示する略図である。1 is a schematic diagram illustrating aspects of various embodiments of a system configured to determine the location of inspection data in a design data space. ウェハ上で検出された欠陥をビン範囲に従って分けるコンピュータ実施方法の一実施形態を例示する略図である。6 is a schematic diagram illustrating one embodiment of a computer-implemented method of separating defects detected on a wafer according to bin ranges. 三角形になるようにウェハ上に配置されている、3つの異なるダイにおけるウェハ上のアライメント部位の一実施形態の上面を例示する略図である。FIG. 6 is a schematic diagram illustrating the top surface of one embodiment of an alignment site on a wafer in three different dies, arranged on a wafer in a triangular shape. ウェハ上で検出された欠陥をビン範囲に従って分けるコンピュータ実施方法の他の実施形態を例示する略図である。6 is a schematic diagram illustrating another embodiment of a computer-implemented method of separating defects detected on a wafer according to bin ranges. 本明細書で説明されている実施形態によりウェハ上で検出された欠陥をビン範囲に従って分けるコンピュータ実施方法を実行するように構成されたモジュールへの入力及びモジュールからの出力の一実施形態を例示する略図である。FIG. 4 illustrates one embodiment of input to and output from a module configured to perform a computer-implemented method of separating defects detected on a wafer according to bin ranges according to embodiments described herein. It is a schematic diagram. 図20のモジュールの出力の異なる実施形態を例示する略図である。21 is a schematic diagram illustrating different embodiments of the output of the module of FIG. 図20のモジュールの出力の異なる実施形態を例示する略図である。21 is a schematic diagram illustrating different embodiments of the output of the module of FIG. 図20のモジュールの入力及び出力の一実施形態を例示する略図である。21 is a schematic diagram illustrating one embodiment of the inputs and outputs of the module of FIG. 図20のモジュールの出力の一実施形態の上面を例示する略図である。21 is a schematic diagram illustrating the top surface of one embodiment of the output of the module of FIG. 設計データ及び欠陥データを表示し、分析するように構成されたシステムの一実施形態の側面を例示する略図である。1 is a schematic diagram illustrating aspects of one embodiment of a system configured to display and analyze design data and defect data. ウェハ上の1つ又は複数の欠陥タイプの位置に関連付けられているウェハ上の1つ又は複数のゾーンの一実施形態の上面を例示する略図である。1 is a schematic diagram illustrating the top surface of one embodiment of one or more zones on a wafer associated with the location of one or more defect types on the wafer. 1つ又は複数の歩留まり関連プロセスを設計データに関して評価するコンピュータ実施方法の一実施形態を例示する流れ図である。6 is a flow diagram illustrating one embodiment of a computer-implemented method for evaluating one or more yield-related processes with respect to design data.
本発明は、さまざまな修正及び代替形態により異なるが、特定の実施態様は、図面の例で示され、本明細書で詳細に説明される。図面は縮尺どおりとは限らない。しかし、図面及びその詳細説明は、本発明を開示されている特定の形態に限定することを意図されていないが、それどころか、本発明は、付属の請求項により定められているような本発明の精神及び範囲から逸脱しないすべての修正形態、等価形態、及び代替形態を対象とする。   While the invention is subject to various modifications and alternative forms, specific embodiments are shown by way of example in the drawings and are described in detail herein. The drawings are not necessarily to scale. However, the drawings and detailed description thereof are not intended to limit the invention to the particular forms disclosed, but on the contrary, the invention is not limited to the invention as defined by the appended claims. All modifications, equivalents, and alternatives that do not depart from the spirit and scope are covered.
本明細書で使用されているように、「ウェハ」という用語は、半導体又は非半導体材料から形成される基板を指す。このような半導体又は非半導体材料の例は、限定はしないが、単結晶シリコン、ヒ化ガリウム、及びリン化インジウムを含む。このような基板は、一般に、半導体製造設備において見いだされ、及び/又は処理される。   As used herein, the term “wafer” refers to a substrate formed from a semiconductor or non-semiconductor material. Examples of such semiconductor or non-semiconductor materials include, but are not limited to, single crystal silicon, gallium arsenide, and indium phosphide. Such substrates are generally found and / or processed in semiconductor manufacturing facilities.
ウェハは、基板上に形成された1つ又は複数の層を備える。例えば、このような層は、限定はしないが、レジスト、誘電体、及び導電体を含む。多くの異なるタイプのこのような層は、当業界で知られており、本明細書で使用されているようなウェハという用語は、このような層のすべてのタイプを含むウェハを含むことが意図されている。   The wafer comprises one or more layers formed on the substrate. For example, such layers include, but are not limited to, resists, dielectrics, and conductors. Many different types of such layers are known in the art, and the term wafer as used herein is intended to include wafers that include all types of such layers. Has been.
ウェハ上に形成される1つ又は複数の層は、パターン付き、又はパターン無しとすることができる。例えば、ウェハは、それぞれ繰り返し可能なパターン付きフィーチャを有する複数のダイを含む。このような材料層を形成し、処理することで、最終的に、完成デバイスが得られる。集積回路(IC)などの多くの異なるタイプのデバイスがウェハ上に形成され、本明細書で使用されているようなウェハという用語は、当業界で知られているタイプのデバイスが形成されるウェハを含むことが意図されている。   The layer or layers formed on the wafer can be patterned or unpatterned. For example, a wafer includes a plurality of dies each having a repeatable patterned feature. By forming and processing such a material layer, a finished device is finally obtained. Many different types of devices, such as integrated circuits (ICs), are formed on a wafer, and the term wafer as used herein is a wafer on which devices of the type known in the art are formed. It is intended to include
本明細書では、ウェハに関して実施形態が説明されているが、一般にマスク又はフォトマスクと呼ばれることがある、レチクルなどの他の試料についてもこれらの実施形態を使用することができることは理解されるであろう。多くの異なるタイプのレチクルは、当業界で知られており、本明細書で使用されているような「レチクル」、「マスク」、「フォトマスク」という用語は、当業界で知られているすべてのタイプのレチクルを含むことが意図されている。   Although embodiments are described herein with reference to a wafer, it is understood that these embodiments can also be used for other samples, such as reticles, which are commonly referred to as masks or photomasks. I will. Many different types of reticles are known in the art, and the terms “reticle”, “mask”, and “photomask” as used herein are all known in the art. It is intended to include other types of reticles.
本明細書で使用されるような「設計データ」という用語は、一般に、ICの物理的設計(レイアウト)や、複雑なシミュレーション又は単純な幾何学的及びブール演算により物理的設計から導き出されるデータを指す。それに加えて、レチクル検査システムにより取り込まれるレチクルのイメージ及び/又はその派生物は、設計データに対する1つ又は複数の「プロキシ」として使用される。このようなレチクル・イメージ又はその派生物は、設計データを使用する本明細書で説明されている任意の実施形態において設計レイアウトの代わりに使用できる。   The term “design data” as used herein generally refers to the physical design (layout) of an IC, data derived from a physical design through complex simulations or simple geometric and Boolean operations. Point to. In addition, the reticle image and / or its derivatives captured by the reticle inspection system are used as one or more “proxy” to the design data. Such a reticle image or derivative thereof can be used in place of the design layout in any of the embodiments described herein that use design data.
例えば、一実施形態では、レチクル検査システムにより生成されたレチクルのイメージが、設計データ空間における設計データとして使用される。レチクルは、ウェハ上に設計データを印刷するために使用される。このように、レチクル検査システムにより生成されたレチクルのイメージは、設計データの代わりに使用される。この実施形態で使用されるレチクルのイメージは、当業界で知られているレチクル検査システムにより好適な方法で生成されるレチクルの好適なイメージを含む。例えば、レチクルのイメージは、高倍率光学的レチクル検査システム又は電子ビーム・ベースのレチクル検査システムによりそれぞれ取り込まれたレチクルの高倍率光学的又は電子ビーム・イメージであってよい。それとは別に、レチクルのイメージは、空間イメージング・レチクル検査システムにより取り込まれたレチクルの空間イメージであってもよい。レチクルのイメージは、設計データを使用して1つ又は複数のステップを実行する本明細書で説明されている実施形態において設計データのプロキシとして使用される。   For example, in one embodiment, an image of a reticle generated by a reticle inspection system is used as design data in the design data space. The reticle is used to print design data on the wafer. Thus, the reticle image generated by the reticle inspection system is used in place of the design data. The reticle image used in this embodiment includes a preferred image of the reticle generated in a suitable manner by a reticle inspection system known in the art. For example, the reticle image may be a high magnification optical or electron beam image of a reticle captured by a high magnification optical reticle inspection system or an electron beam based reticle inspection system, respectively. Alternatively, the reticle image may be a reticle aerial image captured by a spatial imaging reticle inspection system. The image of the reticle is used as a proxy for design data in the embodiments described herein that use design data to perform one or more steps.
追加の実施形態では、この方法は、ウェハ上に設計データを印刷するために使用されるレチクルについて取り込まれたレチクル検査データに基づいて設計データ空間における設計データに対するコンテキスト・マップを生成することを含む。このように、レチクル検査データは、コンテキスト・マップの生成への入力として取り込まれる。コンテキスト・マップは、本明細書でさらに説明されるように構成される(例えば、コンテキスト・マップは、設計データ空間にわたる設計データの1つ又は複数の属性に対する値を含む)。コンテキスト・マップを生成するために使用されるレチクル検査データは、上述のレチクル・イメージの1つ又は複数などの当業界で知られている好適なレチクル検査データを含む。したがって、この実施形態では、レチクル検査データは、レチクルを横切る形でレチクル上に印刷されている設計データの1つ又は複数の属性に対する値を決定するため使用され、これらの値は、コンテキスト・マップを生成するために設計データ空間的にマッピングされる。レチクル上に印刷された設計データの1つ又は複数の属性に対する値を決定することは、本明細書で説明されているように、又は他の好適な方法でも、実行される。設計データの1つ又は複数の属性は、本明細書で説明されている(複数の)属性を含む。1つ又は複数の属性に対する値をレチクル空間から設計データ空間へマッピングすることは、さらに本明細書で説明されているように実行される。このようなコンテキスト・マップは、コンテキスト・マップを使用して1つ又は複数のステップを実行することを含む本明細書で説明されている実施形態のどれかにおいて使用される。それに加えて、このようなコンテキスト・マップは、さらに、本明細書で説明されているように、及び/又は本明細書で説明されている他の情報に基づいて、生成される。   In additional embodiments, the method includes generating a context map for design data in the design data space based on reticle inspection data captured for the reticle used to print the design data on the wafer. . In this way, reticle inspection data is captured as input to the generation of the context map. The context map is configured as described further herein (eg, the context map includes values for one or more attributes of design data across the design data space). The reticle inspection data used to generate the context map includes suitable reticle inspection data known in the art, such as one or more of the above-described reticle images. Thus, in this embodiment, reticle inspection data is used to determine values for one or more attributes of design data printed on the reticle across the reticle, and these values are used in context maps. Is mapped in the design data space. Determining values for one or more attributes of design data printed on a reticle is performed as described herein or in any other suitable manner. The one or more attributes of the design data include the attribute (s) described herein. Mapping the values for one or more attributes from the reticle space to the design data space is further performed as described herein. Such a context map is used in any of the embodiments described herein that include performing one or more steps using the context map. In addition, such a context map is further generated as described herein and / or based on other information described herein.
レチクル・イメージから導き出されたイメージは、さらに、設計データの「プロキシ」として使用できる。例えば、レチクル検査システム又は他の好適な結像系により生成されるレチクル・イメージを使用して、レチクル・イメージをウェハ上にどのように印刷するかを例示するシミュレートされたイメージを生成することができ、これは設計データの「プロキシ」として使用される。一実施形態では、レチクル・イメージをウェハ上に印刷する方法を例示するシミュレートされたイメージが、設計データ空間において設計データとして使用される。このように、レチクル・イメージがウェハ表面にどのように現れるかを示すシミュレーションは、さらに、設計データの代用とすることもできる。シミュレートされたイメージは、当業界で知られている好適な方法又はシステムを使用するいかなる方法でも生成される。シミュレートされたイメージは、設計データを使用して1つ又は複数のステップを実行する本明細書で説明されている実施形態において設計データのプロキシとして使用される。   The image derived from the reticle image can further be used as a “proxy” of design data. For example, using a reticle image generated by a reticle inspection system or other suitable imaging system to generate a simulated image illustrating how the reticle image is printed on a wafer This can be used as a “proxy” for design data. In one embodiment, a simulated image that illustrates a method for printing a reticle image on a wafer is used as design data in the design data space. Thus, a simulation showing how the reticle image appears on the wafer surface can be further substituted for design data. The simulated image is generated in any manner using any suitable method or system known in the art. The simulated image is used as a proxy for design data in the embodiments described herein that use design data to perform one or more steps.
少なくとも一部は1つ又は複数のステップを実行するために設計データを使用する本明細書で説明されている実施形態において、設計データは、上述の設計データ若しくは設計データ・プロキシ又はそれらの組合せを含む。   In the embodiments described herein that use design data to at least partially perform one or more steps, the design data may comprise design data or a design data proxy as described above, or a combination thereof. Including.
次に図面を参照する際に、図はスケール通りでないことに留意されたい。特に、図の要素の一部のスケールは、要素の特性を強調するために大きく誇張されている。図は同じスケールで描かれていないことにも留意されたい。同じ参照番号を使用することで、同様の構成をとりうる複数の図に示されている要素が示されている。   When referring to the figures, it should be noted that the figures are not to scale. In particular, the scale of some of the elements in the figure is greatly exaggerated to emphasize the characteristics of the elements. Note also that the figures are not drawn to the same scale. By using the same reference numerals, elements shown in several figures are shown which may have a similar configuration.
図1は、設計データ空間における検査データの位置を決定するためのコンピュータ実施方法の一実施形態を例示している。図1に示されているステップがすべて、方法の実施に本質的なものであるわけではないことに留意されたい。1つ又は複数のステップを図1に例示されている方法から省いたり、又は追加したりすることができ、又はこの方法は、そのまま、この実施形態の範囲内で実施される。   FIG. 1 illustrates one embodiment of a computer-implemented method for determining the location of inspection data in the design data space. Note that not all steps shown in FIG. 1 are essential to the implementation of the method. One or more steps may be omitted from or added to the method illustrated in FIG. 1, or the method may be implemented as such within the scope of this embodiment.
一般に、この方法は、データ準備フェーズ、レシピー・セットアップ・フェーズ(例えば、ウェハ検査レシピー・セットアップ)、ウェハ検査フェーズそれ自体を含む。この方法は、さらに、レビュー・フェーズと分析フェーズも含む。データ準備フェーズは、ウェハ上に加工されている、又はウェハ上に加工されるべきデバイスの物理的設計レイアウトを反映する設計データ(例えば、グラフィック・データ・ストリーム(GDS)ファイル、GDSIIファイル、又は他の標準ファイル若しくはデータベースなどのデータ構造体から得られる情報)を作成又は取り込むことを含む。GDSファイル、他のファイル、又はデータベースからの情報には、物理的設計レイアウト事前装飾を記述する(つまり、光近接効果補正(OPC)フィーチャ及び他の分解能向上技術(RET)フィーチャを設計に追加しないで)。   In general, the method includes a data preparation phase, a recipe setup phase (eg, wafer inspection recipe setup), and a wafer inspection phase itself. The method further includes a review phase and an analysis phase. The data preparation phase includes design data (eg, graphic data stream (GDS) file, GDSII file, or other that reflects the physical design layout of the device being processed on the wafer or to be processed on the wafer. Information obtained from data structures such as standard files or databases). Information from the GDS file, other files, or database describes the physical design layout pre-decoration (ie does not add optical proximity correction (OPC) features and other resolution enhancement technology (RET) features to the design. so).
図1に示されている方法は、一般に、本明細書でさらに説明されているように検査データ・ストリームをサブピクセル精度で設計データにアラインさせることを含む。このように、本明細書で説明されている方法は、検査のため「設計にアラインさせる」方法と一般的に呼べる(例えば、ウェハ検査)。この方法では、ウェハ検査に設計データ、及び適宜、コンテキスト・データを使用する。このように、本明細書で説明されている方法は、「コンテキスト・ベース検査」(CBI)法とも呼べる。デバイス設計データとコンテキスト・データを使用することで、ウェハ検査感度を高め、ニュイサンス事象検出を劇的に減らし、欠陥を分類する精度を高め、プロセス・ウィンドウ・クォリフィケーション(PWQ)などの検査システムのアプリケーションの機能を増強することができる。コンテキスト・データは、本明細書でさらに説明されているように欠陥レビュー・プロセスやシステムを有利に利用するためにも使用される。それに加えて、設計データとコンテキスト・データを使用する方法の例は、本明細書に全体が説明されているかのように参照により組み込まれている、Bevisの米国特許第6,886,153号、及びVolkらにより米国特許出願公開第2005/6,886,153号として2005年1月6日に公開された2004年7月1日に出願された米国特許出願第10/883,372号に例示されている。本明細書で説明されている方法は、本特許及び特許出願において説明されている(複数の)方法のどれかの(複数の)ステップを含む。   The method shown in FIG. 1 generally includes aligning a test data stream with design data with sub-pixel accuracy as further described herein. Thus, the methods described herein can generally be referred to as “aligning to design” methods for inspection (eg, wafer inspection). In this method, design data and, where appropriate, context data are used for wafer inspection. Thus, the methods described herein can also be referred to as “context-based inspection” (CBI) methods. Use device design data and context data to increase wafer inspection sensitivity, dramatically reduce nuisance event detection, increase defect classification accuracy, and inspection systems such as process window qualification (PWQ) The application functions can be enhanced. The context data is also used to advantageously utilize a defect review process or system as described further herein. In addition, an example of how to use design data and context data can be found in US Patent No. 6,886,153 to Bevis, incorporated by reference as if set forth in its entirety herein. And US Patent Application No. 10 / 883,372, filed July 1, 2004, published January 6, 2005, by Volk et al. As US Patent Application Publication No. 2005 / 6886,153. Has been. The methods described herein include the step (s) of any of the method (s) described in this patent and patent application.
本明細書で説明されている方法は、ホット・スポット発見フェーズを含む。ホット・スポット発見は、技術研究開発、製品設計、RET設計、レチクル設計と製造、製品増産において実行される。ホット・スポット発見フェーズは、レチクル設計改善及び欠陥監視と分類のためホット・スポットを識別することを含む。ホット・スポット発見フェーズは、さらに、ホット・スポット・データベースなどのホット・スポットに関する情報を格納するデータ構造体を生成することをも含む。いくつかの実施形態では、ホット・スポット発見は、複数のソースを使用して実行される。例えば、ホット・スポット発見は、設計空間ホット・スポット発見、ウェハ空間ホット・スポット発見、レチクル空間ホット・スポット発見、試験空間ホット・スポット発見、プロセス空間ホット・スポット発見の間の相関関係を使用して実行される。このような一例では、ホット・スポットの発見は、設計、モデル化結果、検査結果、計量結果、試験と障害分析(FA)結果からの複数の入力ソースを相関させることにより実行される。本明細書で説明されているステップはどれも、ホット・スポットを発見するために併用される。   The method described herein includes a hot spot discovery phase. Hot spot discovery is performed in technology research and development, product design, RET design, reticle design and manufacturing, and product increase. The hot spot discovery phase includes identifying hot spots for reticle design improvement and defect monitoring and classification. The hot spot discovery phase further includes generating a data structure that stores information about the hot spot, such as a hot spot database. In some embodiments, hot spot discovery is performed using multiple sources. For example, hot spot discovery uses the correlation between design space hot spot discovery, wafer space hot spot discovery, reticle space hot spot discovery, test space hot spot discovery, process space hot spot discovery. Executed. In one such example, hot spot discovery is performed by correlating multiple input sources from design, modeling results, inspection results, metrology results, tests and fault analysis (FA) results. Any of the steps described herein are combined to find hot spots.
設計空間では、設計ルール・チェック(DRC)の結果を使用して設計データにおけるクリティカル・ポイントのリストを作成し、これによりホット・スポットを識別する。DRCは、一般に、マスク製造に先立って(マスク処理前)レチクル・レイアウト・データの品質管理(QC)に関して実行される。そのため、DRCは、ホット・スポットを生成しない場合がある。代わりに、DRCの結果を使用して、設計マニュアルにはあったが、DRCルールの一部ではないか、又は新たに発見される新しい限界ホット・スポットを識別することができる。それに加えて、コンピュータによる設計の自動化(EDA)を使用して、ホット・スポットを発見することができる。このように、ホット・スポット発見フェーズにおいて、設計ルール(マージナリティ・チェッカーとして使用されるDRC)及び/又はEDA設計ツールをホット・スポットのソースとして使用することができる。さらに、コンピュータ支援設計技術(TCAD)ツールとプロキシを使用することで、ホット・スポットを発見することができる。TCADツールは、カリフォルニア州マウンテンビュー所在のSynopsis,Inc.社から市販されている。それに加えて、又はそれとは別に、カリフォルニア州サンノゼ所在のKLA−Teneor社から市販されているDesignScan分析ソフトウェア、任意のパターン探索、及び設計コンテキスト(例えば、機能ブロック、設計ライブラリ要素、セル、パターンが冗長かどうか、パターン密度、ダミー/フィル対アクティブなど)をホット・スポットのソースとして使用できる。他の例では、欠陥の設計データに基づくグループ分け(パレート分析を含む、又は含まない)を使用して、ホット・スポットを発見し、グループ分けすることができ、これは、本明細書で説明されているように実行される。   In the design space, the results of the design rule check (DRC) are used to create a list of critical points in the design data, thereby identifying hot spots. DRC is typically performed for reticle layout data quality control (QC) prior to mask manufacture (before mask processing). Therefore, DRC may not generate hot spots. Instead, DRC results can be used to identify new critical hot spots that were in the design manual but are not part of the DRC rules or are newly discovered. In addition, computer designed automation (EDA) can be used to find hot spots. Thus, in the hot spot discovery phase, design rules (DRC used as a marginality checker) and / or EDA design tool can be used as a source of hot spots. In addition, hot spots can be discovered using computer aided design technology (TCAD) tools and proxies. The TCAD tool is available from Synopsis, Inc., Mountain View, California. It is commercially available from the company. In addition, or alternatively, DesignScan analysis software, optional pattern search, and design context (eg, functional blocks, design library elements, cells, and patterns redundantly available from KLA-Tenoror, San Jose, Calif.) Whether or not, pattern density, dummy / fill vs active, etc.) can be used as a source of hot spots. In another example, grouping (with or without Pareto analysis) based on defect design data can be used to find and group hot spots, which are described herein. It is executed as it is.
追加の例では、設計空間において、ホット・スポット発見フェーズは、ウェハ上に印刷された設計データの走査型電子顕微鏡(SEM)イメージを設計データに揃えるか、又はオーバーレイすることで(本明細書で説明されているように実行される)、設計データ空間における実際の欠陥位置を識別し、設計データ空間における欠陥の位置に近接する設計データに基づく任意のパターン探索を実行して、設計における類似の可能なホット・スポットを識別することができる。次いで、ウェハに対する元の検査結果に実行されたリピータ解析を使用して、設計データにおける系統的欠陥とその設計グループを識別することができ、これは、本明細書でさらに説明されているように実行される。このアプローチの利点の1つは、ターゲットの欠陥が設計データ空間において実質的に正確に位置決めされる場合、任意のパターン探索及び/又は系統的欠陥識別に使用されるパターン探索ウィンドウを欠陥毎に調節することができる。   In additional examples, in the design space, the hot spot discovery phase can be accomplished by aligning or overlaying a scanning electron microscope (SEM) image of design data printed on the wafer with the design data (as used herein). Performed as described), identifies the actual defect location in the design data space, performs an arbitrary pattern search based on the design data close to the location of the defect in the design data space, and Possible hot spots can be identified. A repeater analysis performed on the original inspection results for the wafer can then be used to identify systematic defects and their design groups in the design data, as further described herein. Executed. One advantage of this approach is that if the target defect is located substantially accurately in the design data space, the pattern search window used for any pattern search and / or systematic defect identification is adjusted for each defect. can do.
ウェハ空間において、リピータ解析、系統的(例えば、プロセス限界)欠陥のゾーン/空間シグネチャ解析、系統的欠陥の時間シグネチャ解析、レチクル/ダイ空間における発見について信号対雑音比(S/N)を高める設計オーバーレイを有する積層ダイ(又はレチクル)結果、さらに系統的欠陥又は系統的欠陥のグループを優先順位付けするため欠陥の属性として欠陥空間に相関する歩留まり(又は致命確率(KP))のうちの1つ又は複数を使用してホット・スポットを発見することができ、それぞれ、本明細書でさらに説明されているように実行される。   Design to increase signal-to-noise ratio (S / N) for repeater analysis, systematic (eg process limit) defect zone / space signature analysis, systematic defect time signature analysis, and reticle / die space discovery in wafer space One of the stacked die (or reticle) results with overlay, and the yield (or critical probability (KP)) that correlates to the defect space as a defect attribute to further prioritize systematic defects or groups of systematic defects. Alternatively, a plurality can be used to find hot spots, each performed as further described herein.
レチクル/ダイ空間において、リピータ解析、欠陥密度マッピング、設計パターン・ベースのグループ分け解析、S/N比改善のための設計コンテキスト(例えば、機能ブロック)によるフィルタリング、設計におけるコールド・スポットを発見するためのレチクル検査からの注目していない欠陥の識別のうちの1つ又は複数を使用して、ホット・スポットを発見することができ、それぞれ、本明細書でさらに説明されるように実行される。   In reticle / die space, repeater analysis, defect density mapping, design pattern-based grouping analysis, filtering by design context (eg, functional block) for S / N ratio improvement, to find cold spots in the design One or more of the unidentified defect identifications from the other reticle inspections can be used to find hot spots, each performed as further described herein.
試験空間では、メモリ・ビット・エラーから設計へのマッピング及び論理ビットマップ密度から設計へのマッピングのうちの1つ又は複数を使用してホット・スポットを発見することができ、これらを両方とも、注目しない欠陥(又は設計におけるコールド・スポット)を識別するためにリピータ解析(ウェハ空間内で実行される)又は設計データ・ベースのグループ分け(レチクル/ダイ空間において実行される)と組み合わせることができる。これらのステップはそれぞれ、本明細書でさらに説明されているように実行される。   In the test space, one or more of memory bit error to design mapping and logical bitmap density to design mapping can be used to find hot spots, both of which Can be combined with repeater analysis (performed in wafer space) or grouping of design data base (performed in reticle / die space) to identify defects of interest (or cold spots in the design) . Each of these steps is performed as described further herein.
プロセス空間では、PWQをホット・スポットのソースとして使用し(ダイ−ダイ、標準参照ダイ、又はダイ−データベースの方法を使用して)、またプロセスの実験計画法(DOE)を使用してプロセス・ウィンドウ及びクリティカルな設計フィーチャをホット・スポットとして決定することで(ダイ−ダイ、標準参照ダイ、又はダイ−データベースの方法を使用して)、ホット・スポットを発見することができ、それぞれ、本明細書でさらに詳しく説明されるように実行される。   In process space, PWQ is used as a source of hot spots (using die-die, standard reference die, or die-database methods) and process design using process experiment design (DOE). By determining windows and critical design features as hot spots (using die-die, standard reference die, or die-database methods), hot spots can be found, respectively, As described in more detail in the book.
いくつかの実施形態では、図1のステップ10に示されているように、この方法は、設計データにおける所定のアライメント部位を選択することを含む。所定のアライメント部位を選択することは、検査システムを使用して実行される。所定のアライメント部位は、検査プロセス・レシピーのセットアップ時に選択される。「レシピー」は、一般に、検査などのプロセスを実行する命令群として定義される。ウェハ検査のレシピーを本明細書で説明されているようにセットアップすることは、自動的に、半自動的に(例えば、ユーザー補助の下で)、又は手動で実行される。   In some embodiments, as shown in step 10 of FIG. 1, the method includes selecting a predetermined alignment site in the design data. Selecting a predetermined alignment site is performed using an inspection system. The predetermined alignment site is selected when setting up the inspection process recipe. A “recipe” is generally defined as a group of instructions that perform a process such as inspection. Setting up the wafer inspection recipe as described herein may be performed automatically, semi-automatically (eg, with user assistance), or manually.
一例では、検査システムにより実行される検査プロセスのセットアップ時に、ウェハ・スワス分割情報、検査システム・モデル番号、検査に使用される(複数の)光学モード、ピクセル・サイズなどの検査システムのパラメータに関する情報を、設計データに加えて、所定のアライメント部位を選択するために使用する。所定のアライメント部位は、さらに、検査されるウェハの1つ又は複数の属性に基づいて選択される。所定のアライメント部位に対するデータ及び/又はイメージ(又はこのデータを参照するインデックス)は、検査プロセスに対するレシピーに格納される。例えば、ウェハ上の層に対する所定のアライメント部位に関する情報は、ウェハ上の層に対する検査プロセス・レシピーにおけるアライメント・データとして格納され、アライメント・データは、検査システムがこの特定のデバイス及び層のウェハを検査する毎に使用される。   In one example, information about inspection system parameters such as wafer swath split information, inspection system model number, optical mode (s) used for inspection, pixel size, etc. during the setup of the inspection process performed by the inspection system Is used to select a predetermined alignment site in addition to the design data. The predetermined alignment site is further selected based on one or more attributes of the wafer being inspected. Data and / or images (or indexes that refer to this data) for a given alignment site are stored in a recipe for the inspection process. For example, information about a given alignment site for a layer on the wafer is stored as alignment data in an inspection process recipe for the layer on the wafer, and the alignment data is used by the inspection system to inspect the wafer for this particular device and layer. Used every time.
いくつかの実施形態は、本明細書では、ウェハに対するデータ及び/又はイメージを取り込むために「ウェハ・スキャニング」又は「ウェハをスキャンすること」を含むものとして説明されているが、当業界で知られている適切な技術及び/又はシステムを使用することで、このようなデータ及び/又はイメージを取り込むことができるものと理解されるべきである。例えば、本明細書で説明されている検査システム又はフィールド毎のイメージ収集を実行するように構成された他の検査システムにより、ウェハに対するデータ及び/又はイメージを取り込むことができる。このように、ウェハの端から端までスキャンする代わりに、検査システムは、ステッピング方式でデータ及び/又はイメージを取り込むことができる。他の例では、本明細書で説明されている検査システム、又はポイント毎の検査を実行するように構成されている他の検査システムにより、ウェハに対するデータ及び/又はイメージを取り込むことができるが、これは、一般に、自動プロセス検査(API)と呼ばれうる。   Some embodiments are described herein as including "wafer scanning" or "scanning the wafer" to capture data and / or images for the wafer, but are known in the art. It should be understood that such data and / or images can be captured using appropriate techniques and / or systems that are known. For example, data and / or images for a wafer may be captured by the inspection system described herein or other inspection system configured to perform field-by-field image collection. Thus, instead of scanning across the wafer, the inspection system can capture data and / or images in a stepping manner. In other examples, data and / or images for a wafer can be captured by the inspection system described herein, or other inspection system configured to perform point-by-point inspection, This can generally be referred to as automated process inspection (API).
所定のアライメント部位を選択するために、いくつかの方法を使用できる。一実施形態では、この方法は、所定のアライメント部位に対応する設計データを取り込むことを含む。本明細書で説明されている方法において使用される所定のアライメント部位に対するデータ又はイメージは、レンダリングされたGDSクリップ(本明細書で使用されている「クリップ」という用語は、設計レイアウトの比較的小さな部分を意味する)とレンダリングされGDSクリップにアラインされた検査システムにより生成されたイメージを含む。所定のアライメント部位に対応する設計データをシミュレート(又は「レンダリング」)することを用いて、ウェハ上に設計データをどのように印刷するかを例示するイメージを生成することができる。この方法は、さらに、設計データ又はGDSクリップとシミュレート(「レンダリング」)されたイメージとの相互相関を実行することと、設計データ空間におけるシミュレートされたイメージの位置を(つまり、設計データ空間内の座標とともに)記録することを含む。所定のアライメント部位に対応する設計データが上述のようにウェハ上にどのように印刷されるかを例示するイメージをシミュレートすることは、好適な方法、アルゴリズム、又はKLA−Tencorから市販されているPROLITHなどの当業界で知られているソフトウェアを使用して実行される。   Several methods can be used to select a given alignment site. In one embodiment, the method includes capturing design data corresponding to a predetermined alignment site. Data or images for a given alignment site used in the methods described herein are rendered GDS clips (the term “clip” as used herein is a relatively small design layout). Means an image generated by an inspection system rendered and aligned to a GDS clip. Simulating (or “rendering”) design data corresponding to a given alignment site can be used to generate an image that illustrates how the design data is printed on a wafer. The method further performs cross-correlation between the design data or GDS clip and the simulated ("rendered") image and determines the location of the simulated image in the design data space (i.e., the design data space). Recording (with the coordinates inside). Simulating an image illustrating how design data corresponding to a given alignment site is printed on a wafer as described above is commercially available from suitable methods, algorithms, or KLA-Tencor. It is implemented using software known in the art such as PROLITH.
それに加えて、ウェハに対し1つ又は複数のプロセスが実行された後に所定のアライメント部位がウェハ上にどのように印刷されるかを例示するシミュレートされたイメージが、上述のように生成される。例えば、1つ又は複数のプロセスは、リソグラフィ、リソグラフィとエッチングの組合せ、異なるリソグラフィ・プロセスなどを含む。このように、本明細書で説明されている方法で使用される所定のアライメント部位に対するデータは、検査に先立ってウェハ上で実行される1つ又は複数のプロセスに基づいて選択又は生成された1つ又は複数のシミュレートされたイメージを含む。ウェハ上で異なるプロセスが実行された後に取り込まれた検査データのアライメントに対し所定のアライメント部位の異なるデータを使用することで、本明細書で説明されている方法の精度の高めることができる。   In addition, a simulated image is generated as described above that illustrates how a given alignment site is printed on the wafer after one or more processes have been performed on the wafer. . For example, the one or more processes include lithography, a combination of lithography and etching, different lithography processes, and the like. Thus, data for a given alignment site used in the methods described herein is selected or generated based on one or more processes performed on the wafer prior to inspection. Contains one or more simulated images. By using different data for a given alignment site for alignment of inspection data captured after different processes are performed on the wafer, the accuracy of the method described herein can be increased.
所定のアライメント部位を選択することは、設計データ(例えば、GDSデータ)を前処理して、検査プロセスやシステムに適合する所定のアライメント部位を選択することを含む。例えば、場合によっては、レンダリングされたGDSクリップは、ウェハ加工プロセスにより引き起こされる変化(例えば、色の変化)の影響を受けにくいため、本明細書で説明されている方法で所定のアライメント部位に対するデータとして使用するのに都合がよい。しかし、レンダリングされたGDSクリップ「オフライン」にアラインされている検査システムにより取り込まれた所定のアライメント部位のイメージは、デバイス加工の後の段階において生成される検査データとともに使用すると都合がよい場合があるが、それは、これらのイメージが、レンダリングされたGDSクリップに比べて、検査システムにより生成されたウェハ上のアライメント部位のイメージに類似している可能性があるからであり、これにより、より正確なアライメントを得ることができる。したがって、いくつかの実施形態では、本明細書で説明されている方法で使用されるアライメント・データは、GDSクリップと、検査実行時にウェハ上のアライメント部位に対する好適なデータ一致が必ず見つかるようにGDSクリップにアラインされたイメージの両方を含む。それとは別に、所定のアライメント部位の重心などの設計データにおける所定のアライメント部位の1つ又は複数の属性を決定し、検査システムにより取り込まれたアライメント部位のイメージの対応する重心を決定し、これを使用して、検査ピクセル・データを設計データにアラインさせることができる。   Selecting a predetermined alignment site includes pre-processing design data (eg, GDS data) to select a predetermined alignment site that is compatible with the inspection process or system. For example, in some cases, a rendered GDS clip is less susceptible to changes caused by the wafer processing process (eg, color changes), so data for a given alignment site is described in the manner described herein. Convenient to use as However, an image of a predetermined alignment site captured by an inspection system aligned to a rendered GDS clip “offline” may be convenient to use with inspection data generated at a later stage of device processing. This is because these images may be more similar to the image of the alignment site on the wafer generated by the inspection system compared to the rendered GDS clip, which makes it more accurate. Alignment can be obtained. Thus, in some embodiments, the alignment data used in the methods described herein is a GDS that ensures that a suitable data match is found for the GDS clip and the alignment site on the wafer when the inspection is performed. Includes both images aligned to the clip. Separately, determine one or more attributes of a given alignment site in the design data, such as the center of gravity of the given alignment site, determine the corresponding center of gravity of the image of the alignment site captured by the inspection system, and It can be used to align inspection pixel data with design data.
ダイ毎に選択された所定のアライメント部位の個数は大きく変化する。例えば、比較的疎らな所定のアライメント部位の集まりを選択する。それに加えて、所定のアライメント部位を、1つのダイ上で所定の頻度により選択する。所定のアライメント部位は、ダイそれ自体の中に含まれているため、ダイの中のデバイスのフィーチャ及び/又はダイのデバイス領域内に配置されているフィーチャを含むように所定のアライメント部位を選択する。このように、所定のアライメント部位が、設計データの既存のフィーチャを含むように選択される。このような所定の選択部位は有益である。なぜなら、アライメント・フィーチャを含むように設計データを修正する必要がなく、またアライメント・フィーチャはダイのサイズを増やさなくてもよいからである。   The number of predetermined alignment sites selected for each die varies greatly. For example, a relatively sparse collection of predetermined alignment sites is selected. In addition, a predetermined alignment site is selected on a single die with a predetermined frequency. Since the predetermined alignment site is contained within the die itself, the predetermined alignment site is selected to include device features within the die and / or features located within the device region of the die. . Thus, the predetermined alignment site is selected to include existing features of the design data. Such a predetermined selection site is beneficial. This is because it is not necessary to modify the design data to include alignment features, and alignment features do not need to increase the size of the die.
この方法は、さらに、検査システムにより取り込まれたイメージ又はデータにおいて(ミスアライメント公差範囲内で)ユニークに識別可能な設計データ内の所定のアライメント部位を選択することも含む。例えば、所定の探索範囲不確定の範囲内でユニークであるアライメント・フィーチャ(つまり、ターゲット)を含むように、所定のアライメント部位を選択することができる。こうして、イメージ又はデータにおけるウェハ上のアライメント部位の配置に特定の位置不確実さが与えられた場合、アライメント・データ及びイメージ又はデータに対し相関を実行し、2つのアライメント部位の比較的強い一致を明確に識別することができる。   The method further includes selecting a predetermined alignment site in the design data that is uniquely identifiable (within misalignment tolerances) in the image or data captured by the inspection system. For example, a predetermined alignment site can be selected to include alignment features (ie, targets) that are unique within a predetermined search range uncertainty. Thus, given a specific positional uncertainty in the alignment site placement on the wafer in the image or data, a correlation is performed on the alignment data and the image or data to produce a relatively strong match between the two alignment sites. It can be clearly identified.
一実施形態では、所定のアライメント部位は、x及びy方向でユニークな1つ又は複数の属性を有する少なくとも1つのアライメント・フィーチャを含む。このような1つの所定のアライメント部位の一実施形態が図2に示されている。図2に示されているように、所定のアライメント部位32は、アライメント・フィーチャ34を含む。アライメント・フィーチャ34は、x方向及びy方向にユニークな1つ又は複数の属性を有する。例えば、アライメント・フィーチャの隅は、そのアライメント・フィーチャをダイにおける他のフィーチャに関して、アライメント・フィーチャに近接するx方向とy方向にユニークなものにすることができる。所定のアライメント部位は、さらに、同様に、又は異なる形で構成される複数のそのようなアライメント・フィーチャを含むこともできる。このように、1つ又は複数のアライメント・フィーチャは、xとyの両方向においてユニークなものとすることができる。   In one embodiment, the predetermined alignment site includes at least one alignment feature having one or more attributes that are unique in the x and y directions. One embodiment of one such predetermined alignment site is shown in FIG. As shown in FIG. 2, the predetermined alignment site 32 includes alignment features 34. The alignment feature 34 has one or more attributes that are unique in the x and y directions. For example, the corners of an alignment feature can make the alignment feature unique in the x and y directions adjacent to the alignment feature with respect to other features in the die. A given alignment site may further include a plurality of such alignment features configured in a similar or different manner. Thus, one or more alignment features can be unique in both the x and y directions.
代替の実施形態では、所定のアライメント部位は、少なくとも2つのアライメント・フィーチャを含む。2つのアライメント・フィーチャのうちの第1のものは、x方向にユニークな1つ又は複数の属性を有する。2つのアライメント・フィーチャのうちの第2のものは、y方向にユニークな1つ又は複数の属性を有する。このような1つの所定のアライメント部位の一実施形態が図2に示されている。図2に示されているように、所定のアライメント部位32は、アライメント・フィーチャ38を含む。アライメント・フィーチャ38は、x方向にユニークであるが、y方向ではアライメントに関する情報をもたらさない1つ又は複数の属性を有する。例えば、アライメント・フィーチャ38の垂直エッジは、そのアライメント・フィーチャをダイにおける他のフィーチャに関して、アライメント・フィーチャに近接する、x方向にユニークなものにすることができる。所定のアライメント部位は、複数のそのようなフィーチャを含む。   In an alternative embodiment, the predetermined alignment site includes at least two alignment features. The first of the two alignment features has one or more attributes that are unique in the x direction. The second of the two alignment features has one or more attributes that are unique in the y direction. One embodiment of one such predetermined alignment site is shown in FIG. As shown in FIG. 2, the predetermined alignment site 32 includes alignment features 38. The alignment feature 38 has one or more attributes that are unique in the x direction but do not provide information about the alignment in the y direction. For example, the vertical edge of the alignment feature 38 can make the alignment feature unique in the x direction adjacent to the alignment feature with respect to other features on the die. A given alignment site includes a plurality of such features.
所定のアライメント部位36は、アライメント・フィーチャ40を含む。アライメント・フィーチャ40は、y方向にユニークであるが、x方向ではアライメントに関する情報をもたらさない1つ又は複数の属性を有する。例えば、アライメント・フィーチャ40の水平エッジは、このアライメント・フィーチャをダイにおける他のフィーチャに関して、アライメント・フィーチャに近接する、y方向にユニークなものにする。所定のアライメント部位は、複数のそのようなフィーチャを含む。さらに、所定のアライメント部位は、x及び/又はy方向でユニークな2つよりも多い属性を含む。このように、組み合わせることで「ライブ」イメージ又はデータ(例えば、検査時に検査システムにより取り込まれたイメージ又はデータ)と所定のアライメント部位に対するデータとの間の絶対(x,y)オフセットを決定するのに十分なx及びyのアライメント情報をもたらすフィーチャ38、40などのアライメント・フィーチャの集合を含むように所定のアライメント部位を選択することができる。   The predetermined alignment site 36 includes an alignment feature 40. The alignment feature 40 has one or more attributes that are unique in the y direction but do not provide information about the alignment in the x direction. For example, the horizontal edge of the alignment feature 40 makes this alignment feature unique in the y direction, close to the alignment feature with respect to other features on the die. A given alignment site includes a plurality of such features. Furthermore, a given alignment site includes more than two attributes that are unique in the x and / or y direction. In this way, the combination determines the absolute (x, y) offset between the “live” image or data (eg, the image or data captured by the inspection system during inspection) and the data for a given alignment site. The predetermined alignment site can be selected to include a set of alignment features, such as features 38, 40, that provide sufficient x and y alignment information.
所定のアライメント部位の選択は、手動で、自動的に、又は手動と自動の何らかの組合せ(つまり、半自動又はユーザー補助)により実行される。手動で実行されるか、自動的に実行されるか、又はその両方で実行されるかに関係なく、所定のアライメント部位選択は、設計データ、ウェハの光学又は電子ビーム・イメージ、又はその両方を使用して実行される。所定のアライメント部位のユーザー補助による選択では、ユーザーは、コンピュータ支援設計(CAD)レイアウト、ウェハのライブ若しくは格納されている光若しくは電子ビーム・イメージ、又はその両方を調べて、上述の一意性基準を満たす1つ又は複数の所定のアライメント部位を決定することができる。   The selection of the predetermined alignment site is performed manually, automatically, or some combination of manual and automatic (ie semi-automatic or user-assisted). Regardless of whether it is performed manually, automatically, or both, a given alignment site selection can include design data, wafer optical or electron beam images, or both. Executed using. For user-assisted selection of a given alignment site, the user examines the computer-aided design (CAD) layout, the live or stored light or electron beam image of the wafer, or both to determine the uniqueness criteria described above. One or more predetermined alignment sites to satisfy can be determined.
所定のアライメント部位の自動的又は半自動的な選択において、この方法は、検査システムを使用してウェハ上のダイの行をスキャンすることと、ダイのそれぞれのフレームを(例えば、アルゴリズムを実行することにより)処理し、ユニークなアライメント部位を識別することを含む。「フレーム」という用語は、一般的に、ウェハをスキャンするときに取り込まれる検査データ又はイメージのスワス内のダイの一部に対するデータ又はイメージとして本明細書では定義される。フレームを処理することは、フレーム内のフィーチャのxとyの勾配を決定することと、所定のアライメント部位において使用するx及び/又はy方向に比較的強い勾配を有する1つ又は複数のフィーチャを選択することとを含む。この方法は、さらに、フレームとそのようなフィーチャを含むパッチ・イメージの相互相関を実行し、(複数の)勾配の比較的強いピークがただ1つ所定の探索範囲内に置かれているかどうかを判定することを含む。このように、パターン探索ウィンドウ内でユニークなアライメント・フィーチャは、所定のアライメント部位について識別され、選択される。この方法は、さらに、設計データにアクセスすることと、設計データの1つ又は複数の比較的小さな領域を1つ又は複数のイメージとしてレンダリングすることと、好適なアライメント部位を識別するために上記ステップを実行することとを含む。この方法は、さらに、この方法により識別される1つ又は複数の潜在的アライメント部位(例えば、潜在的アライメント部位に対する光又は電子ビーム及びCADイメージの対)を表示することと、ユーザーが所定の最低距離間隔でダイ上に分散されている1つ又は複数の好適なアライメント部位を選択できるようにすることとを含む。   In automatic or semi-automatic selection of a predetermined alignment site, the method scans a row of dies on the wafer using an inspection system and performs each frame of the die (eg, executes an algorithm). Processing) and identifying unique alignment sites. The term “frame” is generally defined herein as inspection data or data or image for a portion of a die within a swath of an image that is captured when scanning a wafer. Processing the frame determines the x and y gradients of the features in the frame and determines one or more features that have a relatively strong gradient in the x and / or y direction to use at a given alignment site. Selecting. The method further performs a cross-correlation of the frame and the patch image containing such features to determine if only one relatively strong peak (s) of gradient is within a predetermined search range. Including determining. In this manner, unique alignment features within the pattern search window are identified and selected for a given alignment site. The method further includes accessing the design data, rendering one or more relatively small regions of the design data as one or more images, and identifying the preferred alignment site. Performing. The method further includes displaying one or more potential alignment sites identified by the method (eg, a light or electron beam and CAD image pair for the potential alignment sites) and allowing the user to Allowing selection of one or more suitable alignment sites distributed over the die at distance intervals.
他の実施形態では、所定のアライメント部位を選択するために使用される検査システム又は他のイメージ収集システムのイメージング・モードは、検査データを取り込むために使用される検査システムの1つ又は複数のイメージング・モードと異なる。このように、この方法は、アライメント部位選択及びウェハ検査に異なるイメージング・モードを使用することを含む。また、アライメント部位選択ステップは、ウェハを検査するために使用されるさまざまなイメージング・モードに基づいて実行される。例えば、検査システムは、明視野(BF)モード、暗視野(DF)モード、Edge Contrast(KLA−Tencorの商標である)モード、さまざまなアパーチャ・モード、及び/又は電子ビーム・イメージング・モードなどの検査用の複数の光学的イメージング・モードを使用するように構成される。エッジコントラスト(Edge Contrast:EC)検査は、一般に、相補的イメージング・アパーチャで円形対称照射アパーチャを使用して実行される。ウェハ上の特定の層の検査に最良のイメージング・モードは、欠陥S/N比を最大にするイメージング・モードであり、最良のイメージング・モードは、層のタイプにより異なる。それに加えて、検査システムは、複数のイメージング・モードを同時に使用するか、又は順次使用してウェハを検査するように構成される。ウェハ検査時に実行されるアライメント部位イメージ又はデータ取り込みでは、ウェハ検査に最良のイメージング・モードを使用するので、アライメント部位選択では、好ましくは、そのモードを使用して、適切なアライメント部位及びアライメント・フィーチャを選択する。   In other embodiments, the imaging mode of the inspection system or other image acquisition system used to select the predetermined alignment site is one or more imaging of the inspection system used to capture inspection data.・ Different from mode. Thus, the method includes using different imaging modes for alignment site selection and wafer inspection. The alignment site selection step is also performed based on the various imaging modes used to inspect the wafer. For example, the inspection system may include bright field (BF) mode, dark field (DF) mode, Edge Contrast (trademark of KLA-Tencor) mode, various aperture modes, and / or electron beam imaging modes, etc. Configured to use multiple optical imaging modes for inspection. Edge Contrast (EC) inspection is typically performed using a circularly symmetric illumination aperture with a complementary imaging aperture. The best imaging mode for inspecting a particular layer on the wafer is the imaging mode that maximizes the defect S / N ratio, and the best imaging mode depends on the type of layer. In addition, the inspection system is configured to inspect the wafer using multiple imaging modes simultaneously or sequentially. Since alignment site image or data acquisition performed during wafer inspection uses the best imaging mode for wafer inspection, the alignment site selection preferably uses that mode to determine the proper alignment site and alignment features. Select.
しかし、設計データ空間において選択された所定のアライメント部位の位置を正確に決定するために、所定のアライメント部位(ウェハ上の)の光学的パッチ・イメージを上述のような設計データ又はGDSIIクリップから導き出されたシミュレートされたイメージにアラインさせることができる。シミュレートされたイメージと光学イメージをアラインさせるのに好適な品質を有するシミュレートされたイメージを取得することは、あらゆるイメージング・モードに対し困難であると思われる。しかし、特定のイメージング・モード(例えば、BFモード)に関しては、シミュレートされたイメージと光学イメージの最良一致を得ることができる。したがって、この方法は、検査に最良のイメージング・モードを使用してウェハをスキャンすることで好適な所定のアライメント部位を選択することを含む。この方法は、さらに、検査システムを使用してウェハ上の選択された所定のアライメント部位に再び訪れ、シミュレートされたイメージ又はGDSIIクリップに最もよく一致するイメージとなるモードを使用して光学パッチ・イメージを取り込むことを含む。   However, in order to accurately determine the position of the selected alignment site selected in the design data space, an optical patch image of the predetermined alignment site (on the wafer) is derived from the design data or GDSII clip as described above. Can be aligned to a simulated image. Acquiring a simulated image with a quality suitable for aligning the simulated image with the optical image may be difficult for any imaging mode. However, for a particular imaging mode (eg, BF mode), the best match between the simulated image and the optical image can be obtained. Thus, the method includes selecting a suitable predetermined alignment site by scanning the wafer using the best imaging mode for inspection. The method further revisits a selected predetermined alignment site on the wafer using an inspection system and uses an optical patch mode using a mode that results in the best match with the simulated image or GDSII clip. Including capturing images.
シミュレートされたイメージ又はGDSIIクリップと一致する最良のモードを使用して得られたイメージを、設計データにおいて対応するアライメント部位のシミュレートされたイメージ又はGDSIIクリップにアラインさせる。シミュレートされたイメージ又はGDSIIクリップに一致する最良のモードを使用して取り込まれたイメージをアラインさせることにより決定された設計データ空間における選択されたアライメント部位の(x,y)位置を使用することで、これらのx位置とy位置を、検査に最良のモードを使用して取り込まれたパッチ・イメージに関連付けることができる。異なるモード(検査モードとシミュレートされたイメージ又はGDSIIクリップに一致する最良のモード)で同じ部位について集められたイメージの間にある種の固定されたオフセットがある場合、好適な較正ターゲットを使用して検査の開始時(又はその前)にこのオフセットを測定し、及び/又は補正する。   The image obtained using the best mode that matches the simulated image or GDSII clip is aligned to the simulated image or GDSII clip of the corresponding alignment site in the design data. Use the (x, y) position of the selected alignment site in the design data space determined by aligning the captured image using the best mode that matches the simulated image or GDSII clip These x and y positions can then be associated with a patch image captured using the best mode for inspection. If there is some fixed offset between images collected for the same site in different modes (inspection mode and simulated image or best mode matching GDSII clip), use a suitable calibration target. This offset is measured and / or corrected at the start (or before) of the inspection.
このような一実施形態では、この方法は、所定のアライメント部位の光学又は電子ビーム・イメージに対しCADでシミュレートされたイメージ又はGDSIIクリップのオフラインアラインを行って、マッピングを決定する(つまり、設計データ空間における光学又は電子ビーム・イメージの個別ピクセルの位置を決定する)ことを含む。例えば、所定のアライメント部位を選択し、シミュレートされたイメージと一致する最良のイメージを提供することができるイメージング・モードを使用してウェハ上のそれらの部位のイメージを取り込んだ後、所定のアライメント部位に対応する設計データを取り込み(ポリゴン表現などの形式で)、次いで、適切な変換関数を使用して適切なピクセル・サイズでシミュレートされたイメージとしてレンダリングする。次いで、適切な方法及び/又は当業界で知られているアルゴリズムを使用して光学(又は電子ビーム)イメージとシミュレートされたイメージを互いにアラインさせる。光学(又は電子ビーム)イメージとシミュレートされたイメージを互いにアラインさせることは、十分に正確なアラインを行うために前の層ジオメトリが光学イメージから排除されるか、又は他の何らかの形でわかるように光学イメージ内のノイズ源となりうる前の層ジオメトリなどの設計データ(例えば、設計データベースにおける)に関する他の情報を使用して実行される。   In one such embodiment, the method performs off-line alignment of CAD-simulated images or GDSII clips to optical or electron beam images of a given alignment site to determine the mapping (ie, design Determining the position of individual pixels of the optical or electron beam image in the data space). For example, after selecting predetermined alignment sites and capturing images of those sites on the wafer using an imaging mode that can provide the best image that matches the simulated image, the predetermined alignment The design data corresponding to the site is captured (in a form such as a polygon representation) and then rendered as a simulated image with the appropriate pixel size using an appropriate transformation function. The optical (or electron beam) image and the simulated image are then aligned with each other using appropriate methods and / or algorithms known in the art. Aligning the optical (or electron beam) image and the simulated image with each other may cause the previous layer geometry to be excluded from the optical image or otherwise known in order to make a sufficiently accurate alignment. This is performed using other information about design data (eg, in a design database) such as previous layer geometry that can be a source of noise in the optical image.
検査用のレシピーをセットアップするプロセスの結果は、所定のアライメント部位、設計データ空間における所定のアライメント部位のそれぞれの位置(例えば、x及びy座標)、その後のウェハ検査時に実質的に正確なアラインを実行するために検査システムにより使用される追加の情報を表す1つ又は複数の光学又は電子ビーム・パッチ・イメージを含む。   The result of the process of setting up the recipe for inspection is that the alignment position, the respective position of the alignment area in the design data space (eg, x and y coordinates), and substantially accurate alignment during subsequent wafer inspection. It includes one or more optical or electron beam patch images representing additional information used by the inspection system to perform.
図1のステップ12に示されているように、この方法は、ウェハ上のアライメント部位に対する検査システムにより取り込まれたデータを所定のアライメント部位に対するデータにアラインさせることを含む。所定のアライメント部位に対するデータは、上述のデータのどれかを含む。例えば、所定のアライメント部位に対するデータは、GDSIIファイル又は他の標準的な機械可読ファイル・フォーマットなどのデータ構造体に格納されている設計データを含む。他の実施形態では、所定のアライメント部位に対するデータは、所定のアライメント部位がウェハ上にどのように印刷されるかを示す1つ又は複数のシミュレートされたイメージを含む。1つ又は複数のシミュレートされたイメージは、設計データ空間においてウェハ上のアライメント部位の位置を、設計データ空間における所定のアライメント部位の位置に基づいて本明細書のさらなる説明に従って決定できるように本明細書でさらに説明されているとおりに設計データ空間にマッピングされる。   As shown in step 12 of FIG. 1, the method includes aligning data captured by an inspection system for alignment sites on a wafer with data for a predetermined alignment site. The data for the predetermined alignment site includes any of the data described above. For example, data for a given alignment site includes design data stored in a data structure such as a GDSII file or other standard machine readable file format. In other embodiments, the data for a predetermined alignment site includes one or more simulated images showing how the predetermined alignment site is printed on the wafer. The one or more simulated images can be used to determine the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space according to the further description herein. Maps to the design data space as further described in the specification.
追加の実施形態では、所定のアライメント部位に対するデータは、所定のアライメント部位の1つ又は複数の属性を含み、ウェハ上のアライメント部位に対するデータは、アライメント部位の1つ又は複数の属性を含み、アラインさせるステップは、所定のアライメント部位の1つ又は複数の属性をアライメント部位の1つ又は複数の属性にアラインさせることを含む。所定のアライメント部位及びこの実施形態で使用されるウェハ上のアライメント部位の1つ又は複数の属性は、本明細書で説明されている(複数の)属性を含む。例えば、一実施形態では、所定のアライメント部位の1つ又は複数の属性は、所定のアライメント部位の重心を含み、ウェハ上のアライメント部位の1つ又は複数の属性は、アライメント部位の重心を含む。所定のアライメント部位とウェハ上のアライメント部位の重心は、これらの部位における1つ又は複数のアライメント・フィーチャに対する重心である。このように、この方法は、所定のアライメント部位とウェハ上のアライメント部位の重心を一致させて、ウェハ上のアライメント部位を所定のアライメント部位にアラインさせることを含む。その際、所定のアライメント部位に対するデータは、ウェハ上のアライメント部位に対するデータの対応する1つの特性(又は複数の特性)に合わせてアラインさせられる重心などの所定のアライメント部位のある種の1つの特性(又は複数の特性)を含む。所定のアライメント部位とウェハ上のアライメント部位の重心などの1つ又は複数の属性は、本明細書で説明されているように、又は当業界で知られている好適な方法により決定される。   In additional embodiments, the data for the predetermined alignment site includes one or more attributes of the predetermined alignment site, the data for the alignment site on the wafer includes one or more attributes of the alignment site, and is aligned. The step of causing includes aligning one or more attributes of the predetermined alignment site to one or more attributes of the alignment site. The predetermined alignment site and one or more attributes of the alignment site on the wafer used in this embodiment include the attribute (s) described herein. For example, in one embodiment, the one or more attributes of the predetermined alignment site include a centroid of the predetermined alignment site, and the one or more attributes of the alignment site on the wafer include the centroid of the alignment site. The center of gravity of a given alignment site and the alignment site on the wafer is the center of gravity for one or more alignment features at those sites. Thus, the method includes aligning the alignment site on the wafer to the predetermined alignment site by matching the center of gravity of the predetermined alignment site and the alignment site on the wafer. At that time, the data for the predetermined alignment part is a certain one characteristic of the predetermined alignment part such as the center of gravity aligned with the corresponding characteristic (or characteristics) of the data for the alignment part on the wafer. (Or multiple characteristics). One or more attributes, such as a predetermined alignment site and the center of gravity of the alignment site on the wafer, are determined as described herein or by any suitable method known in the art.
追加の実施形態では、所定のアライメント部位に対するデータは、検査システムにより取り込まれ、GDSIIファイルなどのデータ構造体に格納されている設計データにアラインされたデータを含む。所定のアライメント部位について検査システムにより取り込まれたデータは、本明細書で説明されているように設計データにアラインされる。いくつかの実施形態では、所定のアライメント部位に対するデータは、設計データ空間における設計座標にアラインされた標準参照ダイ・イメージの少なくとも一部を含む。標準参照ダイ・イメージは、本明細書で説明されている標準参照ダイ・イメージのどれかを含むことができ、標準参照ダイ・イメージは、本明細書で説明されているように設計座標に合わせてアラインされる。例えば、標準参照ダイ・イメージを設計空間にマッピングし、次いで、これを使用してアラインすることができる。   In additional embodiments, data for a given alignment site includes data captured by an inspection system and aligned to design data stored in a data structure such as a GDSII file. Data captured by the inspection system for a given alignment site is aligned with design data as described herein. In some embodiments, the data for a given alignment site includes at least a portion of a standard reference die image aligned with design coordinates in the design data space. The standard reference die image can include any of the standard reference die images described herein, and the standard reference die image is aligned with the design coordinates as described herein. Aligned. For example, a standard reference die image can be mapped to the design space and then used to align.
アライメント部位に対するデータを所定のアライメント部位に対するデータにアラインさせることは、当業界で知られている(複数の)好適なアライン方法及び/又は(複数の)アラインアルゴリズムを使用して実行される。   Aligning the data for the alignment site to the data for the predetermined alignment site is performed using any suitable alignment method (s) and / or alignment algorithm (s) known in the art.
一実施形態では、ステップ12は、ウェハ検査中に実行される。それに加えて、このステップは、検査プロセス・レシピーを使用してウェハが検査される毎に実行される。例えば、検査プロセスは、1ロットのウェハの検査の開始時、及びそのロットのそれぞれのウェハの検査の開始時に、実行される初期化フェーズを含む。初期化フェーズにおいて、所定のアライメント部位と、設計データ空間における所定のアライメント部位の(x、y、又は2次元)マッピングをレシピー・セットアップ結果からアクセスし、格納されているアライメント・パッチ・イメージと検査されているウェハに対する検査システムにより取り込まれたライブ・パッチ・イメージとのアラインを実行するために使用されるイメージ・コンピュータ処理ノード内にダウンロードすることができる。イメージ・コンピュータと処理ノードは、当業界で知られている好適な構成を有することができる。   In one embodiment, step 12 is performed during wafer inspection. In addition, this step is performed each time a wafer is inspected using an inspection process recipe. For example, the inspection process includes an initialization phase that is performed at the start of inspection of a lot of wafers and at the start of inspection of each wafer in the lot. During the initialization phase, the (x, y, or two-dimensional) mapping of a given alignment site and the given alignment site in the design data space is accessed from the recipe setup results and stored alignment patch images and inspections Can be downloaded into an image computer processing node that is used to perform alignment with live patch images captured by the inspection system for the wafer being processed. The image computer and processing node may have any suitable configuration known in the art.
検査プロセスにおいて、この方法は、検査システムを使用してウェハをスキャンし、検査データのスワスを取り込むことを含む。それぞれのスワスは、検査システムがウェハ上の行又は列においてダイを横切って(x方向に)スキャンするときに何らかの高さH(y方向)のピクセルのストリームとして取り込まれる。イメージ・コンピュータにおけるそれぞれの処理ノードは、スワスのある種の部分を処理する。例えば、スワスを複数の部分、つまり「ページ」に分割し、スワスの部分のそれぞれを異なる処理ノードに向ける。処理ノードは、処理のノードにより受け取られたスワスの部分の中のピクセルを使用して欠陥検出を実行するように構成される。この方法及びイメージ・コンピュータは、ウェハ上のアライメント部位の配置(例えば、それぞれダイの中の配置)、及びイメージ・コンピュータの記憶媒体から取り込まれた(例えば、初期化フェーズの際にダウンロードされた)所定のアライメント部位のパッチ・イメージに関する情報を利用して、所定のアライメント部位をウェハ上のアライメント部位のライブ・ストリーム・データにアラインさせることができる。   In the inspection process, the method includes scanning the wafer using an inspection system and capturing a swath of inspection data. Each swath is captured as a stream of pixels of some height H (y direction) as the inspection system scans across the die (in the x direction) in rows or columns on the wafer. Each processing node in the image computer processes some part of the swath. For example, the swath is divided into a plurality of portions, that is, “pages”, and each swath portion is directed to a different processing node. The processing node is configured to perform defect detection using pixels in the swath portion received by the processing node. The method and image computer were captured from the alignment of the alignment sites on the wafer (e.g., each in a die) and from the image computer storage media (e.g., downloaded during the initialization phase). Information about the patch image of a predetermined alignment site can be used to align the predetermined alignment site with live stream data of the alignment site on the wafer.
いくつかの実施形態では、コンテキスト・マップ(例えば、データベースなどのデータ構造体に格納されている)をアクセスし、処理ノードにダウンロードする。このコンテキスト・データは、当業界で知られている好適なフォーマットで格納される。このコンテキスト・データを、イメージ・フォーマットではなくコンパクトなポリゴン表現で格納し、及び/又は使用することができる。しかし、コンテキスト・マップは、欠陥検出のために使用されるようにイメージにレンダリングされる場合がある。このレンダリングは、初期化時に1回、又は検査の際にコンテキスト・マップが使用される毎に実行される。前者のアプローチの利点は、初期化時にコンテキスト・マップをレンダリングすることで、検査プロセスにおいて実行されるデータ処理サイクルが減らされるという点である。しかし、このアプローチの不利な点は、コンテキスト・マップ全体のレンダリングされたイメージを格納するので、比較的大量のメモリが必要になる場合があるという点である。   In some embodiments, a context map (eg, stored in a data structure such as a database) is accessed and downloaded to the processing node. This context data is stored in a suitable format known in the art. This contextual data can be stored and / or used in a compact polygon representation rather than an image format. However, the context map may be rendered into an image to be used for defect detection. This rendering is performed once at initialization or each time the context map is used during inspection. The advantage of the former approach is that rendering the context map at initialization reduces the data processing cycles performed in the inspection process. However, a disadvantage of this approach is that it stores a rendered image of the entire context map and may require a relatively large amount of memory.
図1のステップ14に示されているように、この方法は、設計データ空間における所定のアライメント部位の位置に基づいて設計データ空間におけるウェハ上のアライメント部位の位置を決定することを含む。例えば、設計データ座標(つまり、設計データ空間内の)に関する所定のアライメント部位の(x,y)位置が決定されており、このアライメント部位に対するデータに対し、所定のアライメント部位に対するデータがアラインされているため、ウェハ上のアライメント部位のライブ・ピクセル座標の絶対配置を設計データ空間において決定することができる。他の実施形態では、設計データ空間におけるウェハ上のアライメント部位の位置を決定することは、生データ・ストリーム(例えば、ライブ・イメージ)を所定のアライメント部位に対するデータ(例えば、参照イメージ)にアラインさせることを含む。設計データ空間におけるウェハ上のアライメント部位の位置を決定することは、ウェハを検査する前に、又はウェハの検査データを取り込んだ後に、実行される。   As shown in step 14 of FIG. 1, the method includes determining the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space. For example, the (x, y) position of a predetermined alignment part with respect to design data coordinates (that is, in the design data space) is determined, and the data for the predetermined alignment part is aligned with the data for this alignment part. Therefore, the absolute arrangement of the live pixel coordinates of the alignment site on the wafer can be determined in the design data space. In other embodiments, determining the position of the alignment site on the wafer in the design data space aligns the raw data stream (eg, live image) with data (eg, a reference image) for a given alignment site. Including that. Determining the position of the alignment site on the wafer in the design data space is performed before inspecting the wafer or after acquiring inspection data for the wafer.
図1のステップ16に示されているように、この方法は、設計データ空間におけるウェハ上のアライメント部位の位置に基づいて設計データ空間における検査システムによりそのウェハについて取り込まれた検査データの位置を決定することを含む。設計データ空間における位置が決定される検査データは、検査時に検査システムによりウェハについて取り込まれたデータ(例えば、イメージ・データ)を含む。それに加えて、検査データの位置を、ウェハの検査時に検査システムにより取り込まれたデータの一部又は全部について決定することができる。例えば、ウェハ上の検査対象領域について取り込まれた検査データのみについて、検査データの位置を決定することができる。   As shown in step 16 of FIG. 1, the method determines the position of inspection data captured for the wafer by the inspection system in the design data space based on the position of the alignment site on the wafer in the design data space. Including doing. Inspection data whose position in the design data space is determined includes data (eg, image data) captured for the wafer by the inspection system during inspection. In addition, the location of the inspection data can be determined for some or all of the data captured by the inspection system when inspecting the wafer. For example, the position of the inspection data can be determined only for the inspection data acquired for the inspection target area on the wafer.
一実施形態では、この方法は、ウェハ上のアライメント部位に対応する生データ・ストリームの位置を上述のように所定のアライメント部位の参照イメージにアラインさせた後に、検査データ・ストリームと設計データとの間の座標オフセットをサブピクセル精度の範囲内まで測定することを含む。それに加えて、ライブ検査データと設計データとの間の座標誤差は、ウェハ上のアライメント部位がダイ上のすべての点について所定のアライメント部位に実質的に正確にアラインされるように所定のアライメント部位に対する参照イメージに関して生検査データ・イメージをシフトすることにより補正される。本明細書で説明されている方法及びシステムの1つの著しい利点は、設計データ空間における検査データの位置をサブピクセル精度で決定できるという点である。このように、ウェハ上の対象領域と対象外領域を、100nm以下の精度の比較的高い精度で本明細書においてさらに説明されるように決定することができる。   In one embodiment, the method includes aligning the position of the raw data stream corresponding to the alignment site on the wafer with the reference image of the predetermined alignment site as described above, and then combining the inspection data stream and the design data. Measuring the coordinate offset between them to within the sub-pixel accuracy. In addition, the coordinate error between the live inspection data and the design data allows the alignment site on the wafer to be aligned with the predetermined alignment site substantially accurately for all points on the die. Is corrected by shifting the raw test data image with respect to the reference image. One significant advantage of the methods and systems described herein is that the location of inspection data in the design data space can be determined with sub-pixel accuracy. Thus, target and non-target regions on the wafer can be determined as described further herein with a relatively high accuracy of 100 nm or less accuracy.
異なる実施形態では、所定のアライメント部位に対するデータを使用することで、ライブ・イメージ・ピクセル空間を設計データ空間にマッピングするために使用される2次元マッピング変換を決定することができる。例えば、上述のように、この方法は、所定の探索範囲についてダウンロードされた所定のアライメント部位パッチ・イメージ(検査プロセスのセットアップ時に取り込まれる)をライブ・イメージ・データと相関させることと、ダウンロードされたイメージとライブ・イメージとの間のオフセットを決定することとを含む。設計データ空間における所定のアライメント部位の(x,y)位置はセットアップ時に決定されているため、この方法は、さらに、ライブ・イメージ・ピクセル位置と設計データ座標との間の対応関係を決定することを含むこともできる。次いで、この方法は、ライブ・イメージ・ピクセル位置と設計データ座標との間の対応関係を使用してライブ・ピクセル座標を設計データ空間にマッピングする2次元関数を決定することを含む。   In different embodiments, the data for a given alignment site can be used to determine the two-dimensional mapping transform used to map the live image pixel space to the design data space. For example, as described above, this method can be performed by correlating a predetermined alignment site patch image (captured during setup of the inspection process) downloaded for a predetermined search range with live image data. Determining an offset between the image and the live image. Since the (x, y) position of a given alignment site in the design data space is determined at setup time, this method further determines the correspondence between the live image pixel position and the design data coordinates. Can also be included. The method then includes determining a two-dimensional function that maps the live pixel coordinates to the design data space using the correspondence between the live image pixel locations and the design data coordinates.
そのような一例では、設計データ空間における絶対座標に対しアライメント部位のグリッドの好適な多項式フィットを使用することで、検査データにおけるピクセル(例えば、ライブ・ピクセル・ストリーム)を設計データ空間における対応する位置にマッピングするために使用可能なマッピング関数を決定する。同様にして、後述のように検査データにおけるピクセルをコンテキスト空間内の対応する位置にマッピングする。複数の他の補正を用いて、実質的に正確なマッピングを行わせることができる。例えば、検査システムのランタイム・アライメント(RTA)サブシステムによる取り込みが可能なx方向のピクセル・サイズなどの検査システムにより与えられるデータに基づいて補正を実行する。このマッピングは、ダイ−ダイ検査モードに使用される。上述のようなライブ・ピクセル・ストリームのマッピングは、ウェハの検査時にリアルタイムで、又はウェハに対する検査データの取り込みの後に実行される。この方法により、設計データ空間における検査データの位置を決定することは、ウェハの検査時に実行される。それとは別に、設計データ空間における検査データの位置を決定することは、ウェハの検査の後に実行される。   In one such example, using a suitable polynomial fit of the grid of alignment sites to absolute coordinates in the design data space, the pixels in the inspection data (eg, live pixel stream) are matched to the corresponding positions in the design data space. Determine the mapping functions that can be used to map to. Similarly, the pixels in the inspection data are mapped to corresponding positions in the context space as will be described later. A plurality of other corrections can be used to provide a substantially accurate mapping. For example, correction is performed based on data provided by the inspection system, such as the pixel size in the x-direction that can be captured by the runtime alignment (RTA) subsystem of the inspection system. This mapping is used for the die-to-die inspection mode. The live pixel stream mapping as described above is performed in real time during wafer inspection or after acquisition of inspection data for the wafer. By this method, determining the position of inspection data in the design data space is performed at the time of inspection of a wafer. Alternatively, determining the position of inspection data in the design data space is performed after inspection of the wafer.
設計データ空間における検査データの位置は、本明細書で説明されているような形で格納され、使用される。   The location of the inspection data in the design data space is stored and used in the manner described herein.
一実施形態では、この方法は、検査データと標準参照ダイ・ベースの検査用の標準参照ダイとを使用してウェハ上の欠陥を検出することを含む。このように、本明細書で説明されている方法の実施形態は、標準参照ダイ・ベースの検査を実行することを含む。このようないくつかの実施形態では、この方法は、設計データ空間における標準参照ダイ・イメージのマッピングを標準参照ダイ−ダイ検査モードに対するウェハについて検査システムにより取り込まれたライブ・イメージに適用することを含む。「標準参照ダイ」という用語は、一般的に、検査されているが、ダイ−ダイ検査に必要な「試験」ダイに対する通常の隣接性制約条件を満たさないウェハ上の参照ダイを指す。いくつかの市販の検査システムは、標準参照ダイ−ダイ検査モードと同様のモードを使用するように構成されている。標準参照ダイ−ダイ検査モードの一実装は、ダイとダイ行内の任意のダイとを比較することを含む。他の実装では、標準参照ダイ・イメージは、格納されているイメージである。したがって、格納されている標準参照ダイ−ダイ検査モードは、標準参照ダイ−ダイ検査モードによく似ているが、ただし、ウェハ上で参照ダイを使用するという制約条件が取り除かれる。この検査モードの利点の1つは、格納されている標準参照ダイ・イメージを修正し、標準参照ダイ・イメージを「実質的無欠陥」にすることができることにある。それに加えて、この検査モードでは、異なるウェハからの標準参照ダイ・イメージを使用し、これによりiPWQアプリケーションの最も単純な実装を行うことことができるが、これについては本明細書でさらに説明される。   In one embodiment, the method includes detecting defects on the wafer using inspection data and a standard reference die for standard reference die based inspection. Thus, the method embodiments described herein include performing a standard reference die-based inspection. In some such embodiments, the method applies the mapping of the standard reference die image in the design data space to the live image captured by the inspection system for the wafer for standard reference die-die inspection mode. Including. The term “standard reference die” generally refers to a reference die on the wafer that has been inspected but does not meet the normal adjacency constraints for the “test” die required for die-to-die inspection. Some commercial inspection systems are configured to use a mode similar to the standard reference die-to-die inspection mode. One implementation of the standard reference die-to-die inspection mode includes comparing the die to any die in the die row. In other implementations, the standard reference die image is a stored image. Thus, the stored standard reference die-die inspection mode is very similar to the standard reference die-die inspection mode, except that the constraint of using a reference die on the wafer is removed. One advantage of this inspection mode is that the stored standard reference die image can be modified to make the standard reference die image “substantially defect free”. In addition, this inspection mode uses standard reference die images from different wafers, which allows for the simplest implementation of iPWQ applications, which is further described herein. .
標準参照ダイ−ダイ検査モードに使用される、一実施形態では、検査されているダイについて取り込まれたライブ・イメージは、他のウェハ上の知られている良好なダイ(標準参照ダイ)から得られた格納されているダイ・イメージにアラインされ、比較される。このようなアラインと比較は、本明細書で説明されているように実行される。この場合、標準参照ダイ・ピクセルを設計データ座標空間にマッピングすることは、完全にオフラインで実行される。例えば、標準参照ダイにおけるアライメント部位は、上述のように設計データ空間においてマッピングされ、マッピングされた標準参照ダイ・ピクセルは、検査時にオフラインで格納され、検査システムに供給される。このように、標準参照ダイ−ダイ検査モードについては、設計データ座標空間におけるライブ検査データの位置を決定することは、ライブ・データを、それ自体設計空間にマッピングされている格納された標準参照ダイ・イメージ又はデータにアラインさせることにより実行される。   In one embodiment, used in the standard reference die-to-die inspection mode, the captured live image for the die being inspected is obtained from a known good die on another wafer (standard reference die). Aligned and compared to stored stored die images. Such alignment and comparison is performed as described herein. In this case, mapping the standard reference die pixel to the design data coordinate space is performed completely offline. For example, alignment sites in a standard reference die are mapped in the design data space as described above, and the mapped standard reference die pixels are stored off-line during inspection and supplied to the inspection system. Thus, for the standard reference die-to-die inspection mode, determining the position of live inspection data in the design data coordinate space is the stored standard reference die that is itself mapped to the design space. • Performed by aligning images or data.
他の実施形態では、標準参照ダイ−ダイ検査について、参照ウェハ上の知られている良好なダイが、選択されたピクセル・サイズとイメージング・モードでスキャンされ、知られている良好なダイ・イメージ全体が、適切な記憶媒体(例えば、ディスク)に格納される。ウェハの検査時に、適切な標準参照ダイ・イメージのスワスが、検査システム・イメージ・コンピュータ内にダウンロードされ、ダイがスキャンされる毎に、ターゲット・ダイ(つまり、検査されているダイ)のフレームは、対応する標準参照ダイ・フレームとアラインさせられる。フレーム間のミスアライメントは、サブピクセル補間を使用して補正される。次いで、標準参照ダイ・イメージは、ウェハのイメージと比較され、これにより、ウェハ上の欠陥を検出することができる(例えば、欠陥ピクセルを検出する)。このように、検査データを設計データ空間座標にアラインさせるために、又は欠陥検出のために、同じイメージを使用することができる。   In other embodiments, for standard reference die-to-die inspection, a known good die on the reference wafer is scanned with a selected pixel size and imaging mode, and a known good die image. The whole is stored in a suitable storage medium (eg, a disk). During wafer inspection, the appropriate standard reference die image swath is downloaded into the inspection system image computer and each time the die is scanned, the frame of the target die (ie, the die being inspected) , Aligned with the corresponding standard reference die frame. Misalignment between frames is corrected using subpixel interpolation. The standard reference die image is then compared to the image of the wafer, thereby detecting defects on the wafer (eg, detecting defective pixels). In this way, the same image can be used to align inspection data to design data space coordinates or for defect detection.
異なる実施形態では、この方法は、検査データ・ストリームにおけるウェハ上のアライメント部位に対するデータを所定のアライメント部位に対するレンダリングされたGDSクリップにアラインさせて、リアルタイムで誤差を補正することを含む。例えば、この方法は、設計データ空間におけるレンダリングされたGDSIIクリップのマッピングをダイ−ダイ検査モードに対するウェハ上のアライメント部位に対するデータに適用することを含む。この方法は、所定の探索範囲についてダウンロードされたアライメント部位パッチ・イメージ(検査プロセスのセットアップ時に選択される)をライブ・イメージ・データと相関させることと、2つのイメージの間のオフセットを決定することとを含む。他の例では、検査データ・ストリームにおけるウェハ上のアライメント部位に対するデータを所定のアライメント部位に対するデータにアラインさせることは、アライメント部位における1つ又は複数のフィーチャの重心又は他の属性をアラインさせることにより実行されるが、これは、本明細書でさらに説明されているように実行される。   In different embodiments, the method includes aligning data for alignment sites on the wafer in the inspection data stream to rendered GDS clips for a given alignment site to correct errors in real time. For example, the method includes applying a rendered GDSII clip mapping in design data space to data for alignment sites on the wafer for die-to-die inspection mode. This method correlates a downloaded alignment site patch image (selected during the setup of the inspection process) for a given search range with live image data and determines an offset between the two images. Including. In another example, aligning data for an alignment site on the wafer in the inspection data stream to data for a given alignment site is by aligning the centroid or other attributes of one or more features in the alignment site. This is done as described further herein.
一実施形態では、ダイ−ダイ検査モードにおける欠陥検出のために、それぞれのスキャンされたダイ・フレームに対するデータをスワス内の後続のダイ・フレームに対するデータにアラインさせる。この場合、所定のアライメント部位とウェハ上のアライメント部位とのマッピングは、オンラインでは実行されないが、それは、検査データ・ストリームにおけるそれぞれのダイに対するデータの位置が、検査システムの機械的誤差や他の誤差発生源に左右されるからである。したがって、この場合、この方法は、検査データの取り込み時にそれぞれのダイのアライメント部位を(例えば、イメージ・コンピュータを使用して)識別することを含む。   In one embodiment, data for each scanned die frame is aligned with data for subsequent die frames in the swath for defect detection in die-to-die inspection mode. In this case, the mapping between a given alignment site and the alignment site on the wafer is not performed online, because the position of the data for each die in the inspection data stream depends on the mechanical errors and other errors of the inspection system. This is because it depends on the source. Thus, in this case, the method includes identifying the alignment site of each die (eg, using an image computer) upon acquisition of inspection data.
他の実施形態では、欠陥検出は、ウェハ−ウェハ検査モードで実行される。このような一実施形態では、1つのウェハ上のアライメント部位に対するデータは、所定のアライメント部位に対するデータにアラインされ、このウェハ上のアライメント部位に対するデータは、他のウェハ上のアライメント部位に対するデータにアラインされる。それとは別に、両方のウェハ上のアライメント部位に対するデータは、本明細書で説明されているデータのどれかを含む所定のアライメント部位に対するデータにアラインされる。このように、ウェハ上のアライメント部位に対するデータが所定のアライメント部位に対するデータにアラインされた後、これらのウェハの検査データ同士が、実際に、アラインされ、欠陥検出のためオーバーレイ又は比較される。いくつかの実施形態では、ウェハ−ウェハ検査モードは、検査されているウェハの外に存在する参照ダイを使用することを含む(つまり、オフ・ウェハ参照)。この方法の実装は、直接的とは言い難いが、それは、適切な感度結果を得るために検査システムがダイ−ダイ・レベルのオーバーレイ公差(例えば、0.1ピクセル)を達成できるように現在使用されているランタイム・フィードバックという概念を分離することを含むからである。   In other embodiments, defect detection is performed in a wafer-to-wafer inspection mode. In one such embodiment, data for an alignment site on one wafer is aligned with data for a given alignment site, and data for an alignment site on this wafer is aligned with data for an alignment site on another wafer. Is done. Alternatively, the data for the alignment sites on both wafers is aligned with the data for a given alignment site that includes any of the data described herein. In this way, after the data for the alignment site on the wafer is aligned with the data for the predetermined alignment site, the inspection data of these wafers are actually aligned and overlaid or compared for defect detection. In some embodiments, the wafer-to-wafer inspection mode includes using a reference die that exists outside the wafer being inspected (ie, off-wafer reference). The implementation of this method is not straightforward, but it is currently used so that inspection systems can achieve die-to-die level overlay tolerances (eg, 0.1 pixel) to obtain adequate sensitivity results. Because it includes the separation of the concept of run-time feedback.
このような一実施形態では、この方法は、検査されているウェハとオフ・ウェハ参照イメージとのRTAを含む。オフ・ウェハ・イメージとのRTAは、ダイ−ダイ比較及びセル−セル比較などのウェハ「自己参照」アプローチからパターニングされたウェハ上の欠陥を検出するためのウェハ−ウェハ検査に至るスキャン検査技術の拡張を可能にするために使用されるイメージ・アライメント・アプローチである。例えば、RTAは、検査システムの1つ又は複数の検出器により生成される信号を2値化するのに先立って、取り込まれたライブ・イメージとすでに取り込まれているイメージとの電気機械的アラインを行ってサブピクセル精度の位置決めを行うことを含む。本明細書で説明されている実施形態においてRTAがどのように実行されるかを示す例は、本明細書に全体が説明されているかのように参照により組み込まれる、Hwangらの米国特許第7,061,625号において例示されている。   In one such embodiment, the method includes an RTA of the wafer being inspected and an off-wafer reference image. RTA with off-wafer images is a scan inspection technology that goes from wafer “self-referencing” approaches such as die-to-die comparison and cell-cell comparison to wafer-to-wafer inspection to detect defects on patterned wafers. An image alignment approach used to allow expansion. For example, RTA performs electromechanical alignment of a captured live image with an already captured image prior to binarizing the signal generated by one or more detectors of the inspection system. Performing sub-pixel accurate positioning. An example showing how RTA is performed in the embodiments described herein is described in US Pat. No. 7 of Hwang et al., Which is incorporated by reference as if fully set forth herein. No. 061,625.
ウェハのイメージとオフ・ウェハ・イメージとの比較を含む現在利用可能な検査アプローチの1つは、日本のナノジオメトリ研究所(NGR)により使用されているダイ−データベース検査モードである。このダイ−データベース検査アプローチでは、「ステップ・アンド・リピート方式」のイメージ収集及び縫合と、その後に続く、エッジ・ベースのイメージ処理、プロセス・シミュレーション、検出アルゴリズムの複数のステップからなる複雑な一連の処理を含む。しかし、異なるウェハのイメージを直接比較するのに、この方法を使用することはできない。特に、ダイ−データベース検査モードでは、ウェハ・イメージと設計レイアウト・データベースから導き出されたシミュレートされた参照とを比較する。このアプローチのシミュレーションステップは、試験用のウェハを生産するために使用される特定の製造プロセスに合わせて慎重に較正されなければならない。較正は、費用も時間もかかるプロセスである。較正は、複数のステップを有する統合プロセス・フローについては特に複雑な作業である。それに加えて、「ステップ・アンド・リピート方式」のイメージ収集検査プロセスは、ステージの慣性、ステージの振動、静止イメージ収集、イメージの縫合などについて実用上の限界があるため、スキャン・ベースの検査プロセスと比べて、典型的に低速である。   One currently available inspection approach, including a comparison of wafer images and off-wafer images, is the die-database inspection mode used by the Nanogeometry Laboratory (NGR) in Japan. This die-database inspection approach involves a complex series of “step and repeat” image acquisition and stitching, followed by multiple steps of edge-based image processing, process simulation, and detection algorithms. Includes processing. However, this method cannot be used to directly compare images from different wafers. In particular, the die-database inspection mode compares the wafer image with a simulated reference derived from the design layout database. The simulation step of this approach must be carefully calibrated to the specific manufacturing process used to produce the test wafer. Calibration is an expensive and time consuming process. Calibration is a particularly complex task for an integrated process flow with multiple steps. In addition, the “step-and-repeat” image acquisition inspection process has practical limitations on stage inertia, stage vibration, stationary image acquisition, image stitching, etc., so a scan-based inspection process Is typically slower.
代替のダイ−データベース検査モードは、上述の「オフ・ウェハ」参照ダイを使用する検査モードの論理的拡張である。この場合、「データベース」は、上述のように設計データとプロセス・シミュレーションから生成されたレンダリングされたイメージである。したがって、データベースに基づく検査は、取り込まれたイメージから(場合によっては、本明細書で説明されているように実行される、統計に基づく増強により)生成された「標準参照ダイ」及び設計データとプロセス・モデリングから厳密に生成された「標準参照ダイ」を使用してウェハ−ウェハ検査が実行可能であるため、「オフ・ウェハ」参照検査モードの論理的拡張であるとみなされる。設計データとプロセス・モデリングから厳密に生成された標準参照ダイを使用するのは、実装するのに最も複雑なウェハ検査モードである。この検査モードを実装する多くの試みがなされてきたが、試みられた実装の現在の性能は、このアプリケーションの計算量の多さ(モデリング及び検出)、イメージ収集速度、イメージ画質の問題のせいで十分とはいえない。しかし、本明細書で説明されている方法は、試験対象のウェハとオフ・ウェハ参照とに対する検査データをアラインするために共通の絶対参照(例えば、設計データ)を使用できるため、実装するうえで実用性が高い。   An alternative die-database inspection mode is a logical extension of the inspection mode using the “off-wafer” reference die described above. In this case, the “database” is a rendered image generated from design data and process simulation as described above. Thus, database-based inspections can include “standard reference dies” and design data generated from captured images (possibly with statistical-based enhancements performed as described herein) and Since wafer-to-wafer inspection can be performed using “standard reference dies” strictly generated from process modeling, it is considered a logical extension of the “off-wafer” reference inspection mode. Using a standard reference die that is strictly generated from design data and process modeling is the most complex wafer inspection mode to implement. Many attempts have been made to implement this inspection mode, but the current performance of the attempted implementation is due to the computational complexity (modeling and detection), image collection speed, and image quality issues of this application. Not enough. However, the method described herein can be used in implementation because it can use a common absolute reference (eg, design data) to align inspection data for the wafer under test and the off-wafer reference. High practicality.
したがって、本明細書で説明されている方法は、ウェハ同士の比較を可能にするために使用されるが、これは潜在的に極端に有用なアプリケーションといえる。ウェハ−ウェハ比較を使用する欠陥検査の動機の1つは、特定の回路レイアウトの相互作用とウェハ製造プロセスの積み重ね公差から結果として生じうる「系統的欠陥機構」を発見することである。この発見プロセスは、同じデバイス設計が印刷されるが、異なる形で処理されたウェハを比較することを含む。最も決定論的なアプローチは、単一変量又は多変量実験においてプロセス・パラメータを変形することである(例えば、系統的DOEアプローチを使用して)。一実施形態では、上述のように、又は他の好適な方法で実行される、ウェハ・レベルのプロセス・パラメータ変調を用いて、ウェハと追加のウェハ(例えば、2つ又はそれ以上のウェハ)が処理される。これらのプロセス・パラメータを変形して、結果として得られるウェハの測定可能な物理的及び/又は電気的属性を許容限界に近づけることができる。それに加えて、この方法は、ウェハと追加のウェハ上のダイに対する検査データを共通の標準参照ダイと比較することによりウェハと追加のウェハ上の欠陥を検出することを含む。このように、ウェハ上の欠陥を検出することは、本明細書でさらに説明されているように実行される。このような一実施形態では、この方法は、「欠陥」の検出により測定されたとおりウェハ間の構造的な違いが生じるかどうかを判定することを含む。このようなアプローチは、統合PWQ(iPWQ)と呼ばれる。このように、本明細書で説明されている方法を使用することで、iPWQの実装を可能になる(例えば、iPWQに対する標準参照ダイ・アプローチを使用して)。そのとき、PWQ法は、ウェハ・レベルのプロセス・パラメータの変形を含み、かつiPWQ法を実装することを目的とする異なるウェハ上のダイと共通の標準参照ダイとの比較を含むように拡張される。   Thus, the methods described herein are used to enable wafer-to-wafer comparisons, which can be a potentially extremely useful application. One motivation for defect inspection using wafer-to-wafer comparison is to discover "systematic defect mechanisms" that can result from specific circuit layout interactions and wafer manufacturing process stacking tolerances. This discovery process involves comparing wafers that have been printed with the same device design but processed differently. The most deterministic approach is to transform process parameters in univariate or multivariate experiments (eg, using a systematic DOE approach). In one embodiment, a wafer and additional wafers (eg, two or more wafers) are used using wafer level process parameter modulation, as described above, or performed in other suitable manners. It is processed. These process parameters can be modified to bring the measurable physical and / or electrical attributes of the resulting wafer closer to acceptable limits. In addition, the method includes detecting defects on the wafer and the additional wafer by comparing inspection data for the wafer and the die on the additional wafer with a common standard reference die. Thus, detecting defects on the wafer is performed as described further herein. In one such embodiment, the method includes determining whether a structural difference between the wafers occurs as measured by “defect” detection. Such an approach is called integrated PWQ (iPWQ). Thus, using the methods described herein enables implementation of iPWQ (eg, using a standard reference die approach to iPWQ). At that time, the PWQ method is expanded to include wafer level process parameter variations and to include a comparison of dies on different wafers with a common standard reference die intended to implement the iPWQ method. The
対照的に、リソグラフィに起因する「系統的欠陥機構」の発見は、本明細書で全体が述べられているかのように参照により組み込まれている、Petersonらの米国特許第6,902,855号において説明されている方法、及びKLA−Tencorから市販されているPWQ製品を使用して実行される。PWQは、設計−リソグラフィ相互作用を決定するために焦点と露光を変数として使用し、リソグラフィ・ツールがレチクル・ショット・レベルでリソグラフィ露光プロセス・パラメータを変形する独自の機能を利用する。このアプリケーションは、OPC検証に使用されることが多い。しかし、PWQは、変調された焦点及び/又は露光パラメータにより印刷されたウェハ上のダイの直接的比較に限られる。エッチング、堆積、熱処理、化学機械研磨(CMP)などのプロセスステップに関連付けられた他のプロセス変数の影響は、これらの変数がウェハ・レベルでしか変形されないため、PWQにより直接的に評価されない。しかし、これらのプロセス変数に関連付けられている、又はこれらのプロセス変数により引き起こされる系統的欠陥機構は、本明細書で説明されている方法を使用することで発見される。特に、本明細書で説明されている方法は、ウェハ−ウェハ間比較によりPWQ型アプリケーションにおいて非リソグラフィ・プロセス変調を調べるために使用される。   In contrast, the discovery of “systematic defect mechanisms” due to lithography is incorporated by reference as if set forth herein in its entirety, US Pat. No. 6,902,855 to Peterson et al. And the PWQ product commercially available from KLA-Tencor. PWQ uses focus and exposure as variables to determine design-lithography interactions, and utilizes a unique ability for lithography tools to transform lithographic exposure process parameters at the reticle shot level. This application is often used for OPC verification. However, PWQ is limited to direct comparison of dies on wafers printed with modulated focus and / or exposure parameters. The effects of other process variables associated with process steps such as etching, deposition, heat treatment, chemical mechanical polishing (CMP), etc. are not directly evaluated by PWQ because these variables are only deformed at the wafer level. However, systematic defect mechanisms associated with or caused by these process variables are discovered using the methods described herein. In particular, the method described herein is used to examine non-lithographic process modulation in PWQ type applications by wafer-to-wafer comparison.
スキャン・ベースの欠陥検出システムでは、「サブピクセル」イメージ・アライメントによりダイ−ダイ・イメージ減算を実行し、差分イメージ・レジストレーション・ノイズを低減し、これにより、欠陥に対する感度を高めることが可能になる。欠陥は、1つ又は複数のしきい値を超える差分イメージ内のピクセルを検出することにより識別される。スキャン・ベースのイメージ収集プロセスは、RTAと呼ばれることが多いフィードバック機構を含む。この機構は、取り込まれたイメージを現在のイメージよりも少し前に同じウェハから取り込まれた(複数の)イメージに正確にアラインさせる。検査システムの構成に応じて、フィードバック機構は、光学機械的アプローチ、電気機械的アプローチ、電子/アルゴリズム的アプローチの組合せを含む。   Scan-based defect detection systems can perform die-to-die image subtraction with “sub-pixel” image alignment to reduce differential image registration noise and thereby increase sensitivity to defects Become. Defects are identified by detecting pixels in the difference image that exceed one or more thresholds. The scan-based image acquisition process includes a feedback mechanism often referred to as RTA. This mechanism accurately aligns the captured image with the image (s) captured from the same wafer slightly before the current image. Depending on the configuration of the inspection system, the feedback mechanism includes a combination of an optomechanical approach, an electromechanical approach, and an electronic / algorithmic approach.
一実施形態では、本明細書で説明されている方法は、格納されているイメージを試験対象のウェハについて取り込まれたイメージではなく参照として使用するRTAを含む。格納されているイメージは、「標準参照ウェハ」又は参照ウェハのイメージあってよい。試験対象のウェハ上のそれぞれのダイを標準参照ウェハ上の対応するダイと比較することができる。本明細書では実施形態は2つのウェハ又はウェハのイメージの比較結果を含むものとして説明されているが、それらの実施形態は、2つ又はそれ以上のウェハの検査により取り込まれたデータを比較することを含むことは理解されるであろう。   In one embodiment, the method described herein includes an RTA that uses the stored image as a reference rather than the captured image for the wafer under test. The stored image may be a “standard reference wafer” or an image of a reference wafer. Each die on the wafer under test can be compared to a corresponding die on a standard reference wafer. Although embodiments are described herein as including results of comparing two wafers or images of wafers, those embodiments compare data captured by inspection of two or more wafers. It will be understood that this includes.
図4は、ウェハ−ウェハ間比較を実行するためのコンピュータ実施方法のさまざまな実施形態を例示している。図4に示されているステップは、方法の実施に本質的ではないことに留意されたい。1つ又は複数のステップを図4に例示されている方法から省いたり、又は追加したりすることができ、又はこの方法は、そのまま、この実施形態の範囲内で実施される。   FIG. 4 illustrates various embodiments of computer-implemented methods for performing wafer-to-wafer comparisons. Note that the steps shown in FIG. 4 are not essential to the implementation of the method. One or more steps may be omitted from or added to the method illustrated in FIG. 4, or the method may be implemented as such within the scope of this embodiment.
ステップ220に示されているように、この方法は、ウェハ−ウェハ間比較を含む。一実施形態では、ウェハ−ウェハ間比較は、ステップ222に示されているように、参照ウェハ・イメージと試験ウェハ・イメージとを比較することを含む。例えば、本明細書で説明されている方法において使用される参照ウェハ・イメージは、参照ウェハ全体の格納されているイメージとすることができる。参照ウェハ・イメージと試験ウェハ・イメージとの比較は、本明細書で説明されている通りに実行される。それとは別に、ステップ224に示されているように、ウェハ−ウェハ間比較は、標準参照ダイ・イメージをウェハ(例えば、参照又は試験ウェハ)上のすべてのダイのイメージと比較することを含む。   As shown in step 220, the method includes a wafer-to-wafer comparison. In one embodiment, the wafer-to-wafer comparison includes comparing a reference wafer image and a test wafer image, as shown in step 222. For example, the reference wafer image used in the methods described herein can be a stored image of the entire reference wafer. The comparison of the reference wafer image and the test wafer image is performed as described herein. Alternatively, as shown in step 224, the wafer-to-wafer comparison includes comparing a standard reference die image with images of all dies on the wafer (eg, a reference or test wafer).
一実施形態では、この方法は、検査データ、標準参照ダイ、標準参照ダイ・ベースの検査に対する摂動行列における標準参照ダイに関連するウェハ・ノイズの表現を使用してウェハ上の欠陥を検出することを含む。このように、この方法は、摂動行列の形で標準参照ダイに関連するウェハ・ノイズの比較的コンパクトな表現を使用することを含む。例えば、参照ウェハ上の参照ダイのイメージは、参照ウェハ上でダイ毎にダイ・ピクセルがどのように変化するかを示す摂動行列又は他の好適なデータ構造体に加えて格納される。参照ウェハ・イメージ全体の代わりに摂動行列に加えて参照ダイのイメージを格納することにより、参照ウェハのよりコンパクトな表現を格納することができる。このように、摂動行列を参照ウェハの表現に含めて、参照ウェハ・イメージ・サイズを実用的で手頃な範囲において実装されるレベルまで縮小することができる。この方法は、ノイズ・シグネチャの摂動行列圧縮を使用することを含む標準参照ダイ・ベースの検査を含む。   In one embodiment, the method detects defects on the wafer using a representation of the wafer noise associated with the standard reference die in a perturbation matrix for inspection data, standard reference die, standard reference die based inspection. including. Thus, the method includes using a relatively compact representation of wafer noise associated with a standard reference die in the form of a perturbation matrix. For example, the image of the reference die on the reference wafer is stored in addition to a perturbation matrix or other suitable data structure that indicates how the die pixels change from die to die on the reference wafer. By storing the image of the reference die in addition to the perturbation matrix instead of the entire reference wafer image, a more compact representation of the reference wafer can be stored. In this way, the perturbation matrix can be included in the representation of the reference wafer to reduce the reference wafer image size to a level that is implemented in a practical and affordable range. The method includes standard reference die-based inspection that includes using perturbation matrix compression of noise signatures.
参照ウェハ・イメージと対応する摂動行列を生成するには、参照ウェハから得られる標準参照ダイを使用して標準参照ダイ・ベースの検査が必要になる(つまり、ある種の自己参照)。参照ウェハ上の単一の標準参照ダイ・イメージは、実行時にRTA参照として使用され、これにより、RTA性能が感度、さらには、参照ウェハ上のそれぞれのダイについて格納されている圧縮された差分データにより摂動される基準イメージに及ぼすと思われる影響を低減することができる。格納される差分データのサイズは、圧縮アルゴリズムを通じて、それだけでなく、ダイ・スワス当たりの全対象領域サイズに制限を課すことにより低減される。実行時に、ロードされた対応する標準参照ダイ・スワス毎にスワスにより参照ウェハ全体について差分イメージ・データの摂動行列がロードされる。ウェハ全体に対する摂動行列のデータ量は、約1Gbから約3Gb程度でよく、標準参照ダイに対するデータ量は、1Gb程度としてよい。標準参照ダイの比較を含む本明細書で説明されている他のすべての方法では、上述のように摂動行列を使用することができる。   Generating a perturbation matrix corresponding to a reference wafer image requires standard reference die-based inspection using a standard reference die obtained from the reference wafer (ie, some kind of self-reference). A single standard reference die image on the reference wafer is used as the RTA reference at run time, which makes the RTA performance sensitive and even the compressed differential data stored for each die on the reference wafer. It is possible to reduce the influence that is considered to be exerted on the reference image that is perturbed. The size of the stored differential data is reduced through the compression algorithm, but also by imposing a limit on the total target area size per die swath. At run time, a perturbation matrix of difference image data is loaded for the entire reference wafer by swath for each corresponding standard reference die swath loaded. The data amount of the perturbation matrix for the entire wafer may be about 1 Gb to about 3 Gb, and the data amount for the standard reference die may be about 1 Gb. In all other methods described herein, including comparison of standard reference dies, a perturbation matrix can be used as described above.
摂動行列は、1つの行内にm個のダイがある場合にP1(x,y),Dx(1,2),Dy(1,2),Diff1,2(x,y);P2(x,y),Dx(2,3),Dy(2,3),Diff2,3(x,y);...Pm−1(x,y),Dx(m−1,m),Dy(m−1,m),Diffm−1,m(x,y)であるが、ただし、Pi(x,y)は、位置(x,y)のi番目のダイにおけるピクセル値であり、Dx(i,i+1)とDy(i,i+1)は、ダイ(i+1)に関するダイ(i)のそれぞれx及びyにおけるオフセットであり、Diffi,i+1(x,y)は、ダイ(i)のフレームにアラインさせるためにダイ(i+1)がx及びyオフセットだけシフトされた後の位置x,yにおけるダイ(i)に関するダイ(i+1)の差分グレー・レベルである。しかし、補間誤差限界内で、P2(x,y)は、P1(x,y)、Dx(1,2)、Dy(1,2)、Diff1,2(x,y)から再構成される。それに加えて、Pi(x,y)は、これらのステップをそれぞれのダイに次々に適用することにより他のダイについて再構成される。もちろん、このことで、補間誤差が大きくなる可能性があり、またダイからダイへ進むにつれイメージがぼける可能性もある。   The perturbation matrix is P1 (x, y), Dx (1,2), Dy (1,2), Diff1,2 (x, y); P2 (x, y) when there are m dies in one row. y), Dx (2,3), Dy (2,3), Diff2,3 (x, y); . . Pm-1 (x, y), Dx (m-1, m), Dy (m-1, m), Diffm-1, m (x, y), where Pi (x, y) is , Dx (i, i + 1) and Dy (i, i + 1) are offsets in x and y, respectively, of die (i) with respect to die (i + 1). Yes, Diffi, i + 1 (x, y) is the die for die (i) at position x, y after die (i + 1) is shifted by x and y offset to align with the frame of die (i) i + 1) is the differential gray level. However, within the interpolation error limit, P2 (x, y) is reconstructed from P1 (x, y), Dx (1,2), Dy (1,2), Diff1,2 (x, y). . In addition, Pi (x, y) is reconfigured for other dies by applying these steps to each die in turn. Of course, this can lead to large interpolation errors, and the image can become blurred as it goes from die to die.
しかし、標準参照ダイが、格納され、すべての補間が、このダイに関して実行される場合、上述の推移的誤差累積は生じない。むしろ、誤差は、オフセットと差分イメージが与えられた場合に、単純に、標準参照ダイからウェハ上のダイを再構成することに関連する補間誤差である。したがって、ステップ226に示されているように、この方法は、標準参照ダイに関してそれぞれのダイの差分イメージを保存することを含む。   However, if a standard reference die is stored and all interpolation is performed on this die, the above transitive error accumulation does not occur. Rather, the error is simply an interpolation error associated with reconstructing the die on the wafer from the standard reference die given the offset and difference images. Thus, as shown in step 226, the method includes storing a differential image of each die with respect to the standard reference die.
図5は、比較の参照としてそのような差分イメージを使用してウェハ−ウェハ間比較を実行する方法の一実施形態を例示している。例えば、参照ウェハ250は、多数のダイ[(0,0),(0,1)...(4,2)]を含むが、そのうちの1つ(例えば、ダイ(2,2))は、標準参照ダイとして指定される。試験ウェハとの比較のため使用される参照ウェハ252は、標準参照ダイ・イメージ254に関してダイのそれぞれについて差分イメージ[Diff(0,0),Diff(0,1)...Diff(4,2)]を格納することにより生成される。次いで、試験ウェハ256を参照ウェハ252と比較する。例えば、図5に示されているように、欠陥検出は、標準参照ダイ・イメージ254と対応する差分イメージ(Diff(1,3))を加算し、次いで、試験ダイ(1,3)を減算して、試験ダイ(1,3)と参照ダイ(1,3)との差分258を生成することにより、試験ダイ(1,3)について実行される。   FIG. 5 illustrates one embodiment of a method for performing a wafer-to-wafer comparison using such a difference image as a comparison reference. For example, the reference wafer 250 includes a number of dies [(0,0), (0,1). . . (4,2)], one of which (eg, die (2,2)) is designated as the standard reference die. The reference wafer 252 used for comparison with the test wafer is a differential image [Diff (0,0), Diff (0,1). . . Diff (4,2)] is generated. Test wafer 256 is then compared to reference wafer 252. For example, as shown in FIG. 5, defect detection adds the standard reference die image 254 and the corresponding difference image (Diff (1,3)) and then subtracts the test die (1,3). The test die (1, 3) is then executed by generating a difference 258 between the test die (1, 3) and the reference die (1, 3).
したがって、ダイ(試験対象の)と標準参照ダイとの差分イメージは、コンパクトに表現される。高度のコンパクト化を行うために、不可逆圧縮アルゴリズムを使用することができる。このような圧縮方式で失われる可能性のある情報は、その方式自体に依存する。例えば、図4のステップ228に示されているように、この方法は、差分イメージの非クリティカル領域に対し不可逆圧縮を実行し、差分イメージのクリティカル領域に対し可逆圧縮を実行することを含む。このように、あまりクリティカルでないデバイス領域については、クリティカルな領域に比べて高い情報喪失を被ることを許すような「インテリジェント」な圧縮方式を使用することができる。参照ウェハ・イメージについても、同様の圧縮方式を使用することができる。例えば、ステップ230に示されているように、この方法は、ウェハ・イメージの非クリティカル領域に対しては不可逆圧縮を実行し、ウェハ・イメージのクリティカル領域に対しては可逆圧縮を実行することを含む。   Therefore, the difference image between the die (test object) and the standard reference die is expressed compactly. A lossy compression algorithm can be used to achieve a high degree of compaction. Information that can be lost in such a compression scheme depends on the scheme itself. For example, as shown in step 228 of FIG. 4, the method includes performing irreversible compression on the non-critical region of the difference image and performing lossless compression on the critical region of the difference image. In this way, an “intelligent” compression scheme can be used for a less critical device region that allows a higher loss of information than a critical region. A similar compression scheme can be used for the reference wafer image. For example, as shown in step 230, the method performs irreversible compression on non-critical areas of the wafer image and reversible compression on critical areas of the wafer image. Including.
それとは別に、この方法は、ステップ232に示されているように、標準参照ダイに関してピクセル毎の差分統計量を保存することを含む。例えば、ステップ234に示されているように、この方法は、コンテキスト・タイプ毎にダイ毎の統計量を格納することを含む。それぞれのダイは、1つ又は複数のコンテキスト・タイプに分けられ、これは本明細書でさらに説明されているように実行される。このような一例では、この方法は、ダイの異なるグループに関して標準参照ダイにおけるそれぞれの(x,y)位置の差分に関して統計量を記録することを含む。ステップ236に示されているように、コンテキストは、ダイ領域であってよい。それとは別に、ステップ238に示されているように、コンテキストは、バックグラウンド・タイプであってよい。ピクセル毎の差分統計量を適当な方法で決定することができる。   Alternatively, the method includes storing per-pixel difference statistics for the standard reference die, as shown in step 232. For example, as shown in step 234, the method includes storing per die statistics for each context type. Each die is divided into one or more context types, which are performed as described further herein. In one such example, the method includes recording statistics for the difference of each (x, y) position in the standard reference die for different groups of dies. As shown in step 236, the context may be a die area. Alternatively, as shown in step 238, the context may be a background type. Difference statistics for each pixel can be determined in a suitable manner.
他の例では、ウェハは、N個の放射状セクタ及び/又はM個のアニュラ・リングに分割される。例えば、図6に示されているように、ウェハ260は、アニュラ・リング1、2、3に分割される。ウェハ260は、3つのアニュラ・リングに分割されているように示されているが、ウェハは任意の適当な数のアニュラ・リングに分割できることは理解されるであろう。それに加えて、又はそれとは別に、図7に示されているように、ウェハ260は、ウェハ・セクタA、E、C、D、E、F、G、Hに分割される。ウェハ260は、8つのセクタに分割されているように示されているが、ウェハは任意の適当な数のセクタに分割されることは理解されるであろう。この方法は、図4のステップ240に示されているように、ピクセル毎ウェハ・セクタ及び/又はアニュラ・リング毎の統計量を保存することを含む。そのような一例では、(N+M)個のパーティションのそれぞれについて、(x,y)位置の標準参照ダイ・イメージに関する差分の平均と標準偏差を記録することができる。8ビットの平均及び8ビットの標準偏差を使用するには、ウェハ上のダイ毎に差分の1バイトを格納することに対して、それぞれの(x,y)位置で2*(N+M)バイトを格納する必要がある。このように、ウェハ上に100個のダイがある場合、8個のセクタと8個のアニュラ・リングを使用するには、(x,y)位置毎に100バイトに対し(x,y)位置毎に32バイトを必要とする。他の例では、この方法は、ステップ242に示されているように、コンテキスト・タイプ毎に上述のようにウェハ・セクタ及び/又はアニュラ・リング毎に統計量を格納することを含む。コンテキスト・タイプは、ステップ244に示されているように、ダイ領域に基づいていてよい。それとは別に、コンテキスト・タイプは、ステップ246に示されているように、バックグラウンド・タイプに基づいていてよい。コンテキスト・タイプ毎の統計量、及びコンテキスト・タイプは、本明細書で説明されているように決定される。   In another example, the wafer is divided into N radial sectors and / or M annular rings. For example, as shown in FIG. 6, the wafer 260 is divided into annular rings 1, 2, and 3. Although wafer 260 is shown as being divided into three annular rings, it will be understood that the wafer can be divided into any suitable number of annular rings. In addition or alternatively, as shown in FIG. 7, wafer 260 is divided into wafer sectors A, E, C, D, E, F, G, and H. Although wafer 260 is shown as being divided into eight sectors, it will be understood that the wafer is divided into any suitable number of sectors. The method includes storing per-pixel wafer sectors and / or per-annular statistics as shown in step 240 of FIG. In such an example, for each of (N + M) partitions, the average and standard deviation of the differences for the standard reference die image at (x, y) position can be recorded. To use an 8-bit average and 8-bit standard deviation, store 1 byte of difference for each die on the wafer, versus 2 * (N + M) bytes at each (x, y) location. Must be stored. Thus, if there are 100 dies on the wafer, to use 8 sectors and 8 annular rings, (x, y) positions for 100 bytes per (x, y) position Each requires 32 bytes. In other examples, the method includes storing statistics for each wafer sector and / or annular ring as described above for each context type, as shown in step 242. The context type may be based on die area, as shown in step 244. Alternatively, the context type may be based on the background type, as shown in step 246. The statistics for each context type, and the context type are determined as described herein.
図8は、アニュラ・リング・ベース毎に標準参照ダイ上のそれぞれの(x,y)位置について統計量が格納される場合にそのような方式をどのように実行できるかを示している。特に、図8は、参照としてアニュラ・リングによる差分統計量を使用してウェハ−ウェハ間比較を実行する方法の一実施形態を例示している。例えば、図8に示されているように、参照ウェハ262は、多数のダイ[(0,0),(0,1)...(4,2)]を含むが、そのうちの1つ(例えば、ダイ(2,2))は、標準参照ダイとして指定される。
試験ウェハとの比較に使用される参照ウェハ264は、ピクセル(x,y)における平均差分とアニュラ・リング毎の標準参照ダイ・イメージ266に関するピクセル(x,y)における差分の標準偏差を決定することにより生成される。試験ウェハ268(試験ウェハ上にオーバーレイされたアニュラ・リングとともに図8に示されている)を参照ウェハ264と比較することができる。例えば、試験ダイ(1,3)は、標準参照ダイ・イメージ266から減算され、これにより、試験ダイ(1,3)と標準参照ダイ・イメージ266との差分270を生成する。さらに図8に示されているように、試験ダイ(1,3)は、アニュラ・リング1とアニュラ・リング2との間に配置される。したがって、ステップ272において、差分イメージ270をアニュラ・リング・ベース毎に試験ダイのそれぞれの(x,y)位置において統計量274(例えば、平均差分±k*差分の標準偏差)と比較する。言い換えると、アニュラ・リング1内に配置されている試験ダイの部分に対する差分270は、アニュラ・リング1の統計量と比較され、アニュラ・リング2内に配置されている試験ダイの部分に対する差分270は、アニュラ・リング2の統計量と比較される。
FIG. 8 shows how such a scheme can be performed when statistics are stored for each (x, y) location on the standard reference die for each annular ring base. In particular, FIG. 8 illustrates one embodiment of a method for performing a wafer-to-wafer comparison using a differential statistic with an annular ring as a reference. For example, as shown in FIG. 8, the reference wafer 262 includes a number of dies [(0,0), (0,1). . . (4,2)], one of which (eg, die (2,2)) is designated as the standard reference die.
The reference wafer 264 used for comparison with the test wafer determines the average difference at pixel (x, y) and the standard deviation of the difference at pixel (x, y) with respect to the standard reference die image 266 for each annular ring. Is generated. Test wafer 268 (shown in FIG. 8 with an annular ring overlaid on the test wafer) can be compared to reference wafer 264. For example, test die (1,3) is subtracted from standard reference die image 266, thereby producing a difference 270 between test die (1,3) and standard reference die image 266. As further shown in FIG. 8, the test die (1, 3) is disposed between the annular ring 1 and the annular ring 2. Accordingly, in step 272, the difference image 270 is compared to a statistic 274 (eg, average difference ± k * standard deviation of difference) at each (x, y) position of the test die for each annular ring base. In other words, the difference 270 for the portion of the test die located in the annular ring 1 is compared with the statistics of the annular ring 1 and the difference 270 for the portion of the test die located in the annular ring 2. Is compared to the statistics of the annular ring 2.
標準参照ダイの格納のコンパクト化は、標準参照ダイ・データを統計量に基づいて格納することにより行える(例えば、ダイを複数のフレームに分割し、フレームを異なるジオメトリ(ビン範囲に従って分けられたコンテキスト)に分け、フレーム/コンテキスト毎に、ダイ−ダイ差分の平均/標準偏差を保存する)。例えば、図4のステップ248に示されているように、この方法は、標準参照ダイに関してダイ毎の、フレーム毎の、コンテキスト毎の差分統計量を保存することを含む。例えば、図9に示されているように、ダイ[(0,0),(0,1),...(M,N)]276の配列がウェハ278上に形成される。それに加えて、図10に示されているように、ダイ276を複数のフレーム280に分割する。ダイは、複数のフレーム280に分割され、それぞれのフレームのピクセルは、コンテキストに基づいて分割される(図10には示されていない)。それぞれのダイにおけるそれぞれのフレームのそれぞれの異なるコンテキストに対する差分統計量は、本明細書で説明されているように決定される。   Standard reference die storage can be compacted by storing standard reference die data based on statistics (eg, dividing a die into multiple frames and dividing the frames into different geometries (contexts separated according to bin ranges). ) And save the average / standard deviation of die-to-die differences for each frame / context). For example, as shown in step 248 of FIG. 4, the method includes storing per-die, per-frame, per-context difference statistics for a standard reference die. For example, as shown in FIG. 9, the die [(0,0), (0,1),. . . (M, N)] 276 is formed on the wafer 278. In addition, the die 276 is divided into a plurality of frames 280 as shown in FIG. The die is divided into a plurality of frames 280, and the pixels of each frame are divided based on context (not shown in FIG. 10). Difference statistics for each different context of each frame in each die are determined as described herein.
図11は、コンテキストでソートされた差分フレーム統計量を使用してウェハ−ウェハ間比較を実行する方法の一実施形態を例示している。図11に示されているように、参照ウェハ282は、多数のダイ[(0,0),(0,1)...(4,2)]を含むが、そのうちの1つ(例えば、ダイ(2,2))は、標準参照ダイとして指定される。試験ウェハ286と比較するために使用される参照284は、複数のフレーム280に分割されたダイ276と標準参照ダイ・イメージ288を含む。フレーム280は、上述のように構成される。参照284は、それぞれのフレーム及びそれぞれのダイに対するそれぞれのフレーム内のそれぞれのコンテキストに対する差分の平均と標準偏差などの統計量290を決定することにより生成される。試験ウェハ286上の欠陥を検出するために、試験ウェハを参照284と比較する。例えば、試験ダイ(1,3)における欠陥を検出するために、試験ダイ(1,3)を標準参照ダイ・イメージ288から減算して、試験ダイと標準参照ダイ・イメージとの差分292を生成する。ステップ294では、差分292を、フレーム毎に、またコンテキスト・ベース毎に参照ウェハ282のダイ(1,3)に対する統計量290(例えば、それぞれのフレーム及びコンテキストに対する差分の平均と標準偏差)と比較する。   FIG. 11 illustrates one embodiment of a method for performing a wafer-to-wafer comparison using context-sorted difference frame statistics. As shown in FIG. 11, the reference wafer 282 includes a number of dies [(0,0), (0,1). . . (4,2)], one of which (eg, die (2,2)) is designated as the standard reference die. The reference 284 used to compare with the test wafer 286 includes a die 276 and a standard reference die image 288 divided into a plurality of frames 280. The frame 280 is configured as described above. Reference 284 is generated by determining statistics 290 such as the average and standard deviation of the differences for each context within each frame and each frame for each die. In order to detect defects on the test wafer 286, the test wafer is compared to the reference 284. For example, to detect defects in the test die (1, 3), the test die (1, 3) is subtracted from the standard reference die image 288 to produce a difference 292 between the test die and the standard reference die image. To do. In step 294, the difference 292 is compared with a statistic 290 for the die (1,3) of the reference wafer 282 on a per frame and per context basis (eg, average and standard deviation of differences for each frame and context). To do.
「標準参照ダイ」に欠陥がないということが知られていない場合、「研磨」方式を使用してアービトレーション(まったく欠陥がない参照ダイと1回比較することで欠陥検出を実行できる)を1回だけ実行できる。それに加えて、「研磨」は、「固有の」又は予想されるプロセス変動によりウェハ上で予想されるイメージ変動を標準参照ウェハが反映するように実行される。したがって、「欠陥のない」参照ウェハを生成するために、参照ウェハ上のすべてのダイについて標準参照ダイ「研磨」を実行することができる。   If it is not known that the “standard reference die” is free of defects, use the “polishing” method to arbitrate once (defect detection can be performed by making a single comparison with a reference die that is completely free of defects). Can only run. In addition, “polishing” is performed such that the standard reference wafer reflects image variations expected on the wafer due to “inherent” or expected process variations. Thus, a standard reference die “polishing” can be performed on all dies on the reference wafer to produce a “defect-free” reference wafer.
以下の表1は、最大ダイ・サイズが40mm×40mm、最小検査ピクセル・サイズが90nm、ウェハ上の最大サイズ・ダイの数が44、最大サイズ・ダイの中のピクセルの数が1.975E÷11、フレーム・サイズが512×512ピクセル、最大サイズ・ダイ1つ当たりのフレーム数が7.535E+05、平均差分及び差分の標準偏差を格納するバイト数が2、最大サイズ・ダイのスワス1つ当たりのピクセル数が0.91Gpixel、最大サイズ・ダイ1つ当たりのスワス数が217、スワスの高さが2048ピクセルであると仮定して、上述のさまざまなウェハ−ウェハ間比較に対する参照データの近似的サイズを示している。標準参照ダイは、高さ2Kのセンサであることを仮定して、スワス1つ当たり197Gpixel又は0.91Gpixelを含む。それに加えて、参照ウェハ上のそれぞれのダイに対する差分イメージ又はその何らかの圧縮形式のイメージが格納されなければならない。   Table 1 below shows a maximum die size of 40 mm × 40 mm, a minimum inspection pixel size of 90 nm, a maximum size die number on the wafer of 44, and a number of pixels in the maximum size die of 1.975E ÷ 11. Frame size of 512 x 512 pixels, maximum size die per frame of 7.535E + 05, average difference and standard deviation difference of 2 bytes, per maximum size die swath Approximate reference data for the various wafer-to-wafer comparisons described above, assuming 0.91 Gpixel, 217 swaths per maximum size die, and 2048 swath height. Shows the size. The standard reference die includes 197 Gpixel or 0.91 Gpixel per swath, assuming a 2K height sensor. In addition, a differential image for each die on the reference wafer or some compressed image thereof must be stored.
表1は、差分イメージを格納するためのデータ・サイズが、ダイ毎のフレームとコンテキスト・ベースの統計量とを格納するためのデータ・サイズよりもかなり大きいことを明確に示している。しかし、最大の差分を有する差分ピクセルの一部(例えば、0.1%)とクリティカル領域内のピクセルを保存することで、差分イメージに必要なデータ・サイズは8727.8Gbyteから8.7Gbyteに減る。   Table 1 clearly shows that the data size for storing the difference image is significantly larger than the data size for storing the frames per die and context-based statistics. However, by saving some of the difference pixels with the largest difference (eg, 0.1%) and the pixels in the critical region, the data size required for the difference image is reduced from 877.8 Gbytes to 8.7 Gbytes. .
蛇行スキャン経路を使用して試験ウェハ上のダイを何回かスキャンし、検査データの多数のスワスを生成することができる。このような蛇行スキャンの一実施形態は、図12に示されている。図12に示されているように、試験ウェハ296は、ダイの配列[(0,0),(0,1)...(4,2)]を含む。試験ウェハ296は、蛇行スキャン298と蛇行スキャン300によりスキャンされる。2つの蛇行スキャンが図12に示されているが、試験ウェハは、任意の好適な回数を用いてスキャンされることは理解されるであろう。ダイ1つ当たり217個のスワスがあると仮定し、すべてのダイ行で同じ蛇行スキャンを実行することで、スワス1、次いでスワス2というように、すべてのダイについて標準参照ダイ・スワスと圧縮された差分とをロードすることができる。この場合、試験ウェハ・スキャンの参照データを格納するのに必要なメモリのサイズは、スワス1つ当たり(197+8.7)/217=0.95Gpixelである。   A serpentine scan path can be used to scan the die on the test wafer several times to generate multiple swaths of inspection data. One embodiment of such a serpentine scan is shown in FIG. As shown in FIG. 12, the test wafer 296 includes a die array [(0,0), (0,1). . . (4, 2)]. The test wafer 296 is scanned by a meandering scan 298 and a meandering scan 300. Although two serpentine scans are shown in FIG. 12, it will be appreciated that the test wafer is scanned using any suitable number of times. Assuming there are 217 swaths per die and performing the same serpentine scan on all die rows, all die are compressed with the standard reference die swath, such as swath 1, then swath 2. You can load the difference. In this case, the size of the memory required to store the test wafer scan reference data is (197 + 8.7) /217=0.95 Gpixel per swath.
標準参照ダイ−ダイ検査の実装で考えなければならないのは、ディスク入力/出力(I/O)速度、及び速度がスループットに影響を及ぼす場合である。「標準参照ダイ」のそれぞれのスワスを1回ロードすることにより、ディスクI/Oトラヒックを減らすことができる。ウェハをスキャンしてから次のスキャンまでの間のダイ・レベルのステップ動作によるウェハ全体にわたる蛇行スキャンとともに、このようなロードを使用できる(隣接ウェハ・スキャンの蛇行パターンに対して)。   A standard reference die-to-die inspection implementation must be considered when disk input / output (I / O) speed and speed affects throughput. By loading each swath of the “standard reference die” once, disk I / O traffic can be reduced. Such a load can be used (as opposed to the serpentine pattern of adjacent wafer scans) along with a serpentine scan across the wafer with die level stepping from one wafer scan to the next.
もちろん、本明細書で説明されている検査モードすべてについて、ディスク上に格納されている他方のイメージに対しディスク上に格納されている一方のイメージを使用して、又はリアルタイムでウェハから取り込んだばかりのメモリ内のイメージを使用して、検査を実行することができる。上述のデータはすべて、本明細書でさらに説明されるように格納又は保存され、本明細書で説明されている格納又は保存のステップはすべて、本明細書で説明されている任意の方法で実行される。   Of course, for all of the inspection modes described herein, one image stored on the disk was used relative to the other image stored on the disk or was just acquired from the wafer in real time. The image can be used to perform the inspection. All of the above data is stored or stored as further described herein, and all the storage or storage steps described herein are performed in any manner described herein. Is done.
上述のように、設計データ空間において検査データの位置を決定することは、ウェハの検査の後に実行される。このような一実施形態では、設計データ空間における検査データの位置を決定することは、ウェハ上で検出された欠陥に対応する検査データの部分について実行され、ウェハ上で検出された欠陥に対応していない検査データの部分については実行されない。この方法で、ピクセル又はウェハ空間から設計データ空間へのマッピング変換は、欠陥が見つかった配置にのみ適用される。言い換えると、この方法は、ウェハ上で検出された欠陥から設計データ空間への後処理マッピングを含むということである。それに加えて、それぞれのダイにおけるアライメント部位は、検査時に識別されるが、このアライン(例えば、アライン誤差測定)は、欠陥検出が後処理フェーズで完了した後に実行される。次いで、このマッピングを適用して、設計データ空間における欠陥の位置を見つける。   As described above, determining the position of inspection data in the design data space is performed after inspection of the wafer. In one such embodiment, determining the position of the inspection data in the design data space is performed on the portion of the inspection data corresponding to the defect detected on the wafer and corresponds to the defect detected on the wafer. The portion of the inspection data that has not been executed is not executed. In this way, the mapping transformation from pixel or wafer space to design data space is only applied to the arrangement where the defect is found. In other words, the method includes post-processing mapping from defects detected on the wafer to the design data space. In addition, alignment sites on each die are identified during inspection, but this alignment (eg, alignment error measurement) is performed after defect detection is completed in the post-processing phase. This mapping is then applied to find the location of the defect in the design data space.
設計データ空間における検査データの位置を決定することを、いつ実行するか、又はどのように実行するかに関係なく、ウェハ上に1つ又は複数の欠陥が存在する場合に、検査データは、ウェハ上の1つ又は複数の欠陥に対するデータを含む。したがって、設計データ空間における1つ又は複数の欠陥の位置は、設計データ空間における検査データの位置から決定される。それに加えて、設計データ空間における1つ又は複数の欠陥の位置は、設計データ空間における検査データの位置と同じ、実質的に高い(例えば、サブピクセル)精度で有利に決定される。   Regardless of when or how to determine the location of inspection data in the design data space, if one or more defects are present on the wafer, the inspection data is Contains data for one or more defects above. Accordingly, the position of one or more defects in the design data space is determined from the position of the inspection data in the design data space. In addition, the location of the one or more defects in the design data space is advantageously determined with substantially the same (eg, subpixel) accuracy as the location of the inspection data in the design data space.
本明細書でさらに説明されているように、いくつかの実施形態では、ウェハをスキャンすることによりスワスにおける検査データを取り込むことができる。このような一実施形態では、それぞれのスワスにおけるアライメント部位に対するデータを所定のアライメント部位に対するデータにアラインさせることにより検査データのそれぞれのスワスを個別に設計データ空間にアラインさせることができるが、これは、上述のように実行される。   As described further herein, in some embodiments, inspection data in a swath can be captured by scanning a wafer. In such an embodiment, each swath of test data can be individually aligned in the design data space by aligning the data for the alignment site in each swath with the data for a given alignment site, , Executed as described above.
異なる実施形態では、検査データの位置を決定することは、設計データ空間におけるアライメント部位の位置に基づいて設計データ空間内の検査データのスワスの位置を決定することと、設計データ空間におけるスワスの位置に基づいて設計データ空間における検査データの追加のスワスの位置を決定することとを含む。この方法で、上述のように検査データの1つのスワスを設計データ空間にアラインさせることができ(例えば、検査データのスワスにおけるウェハ上のアライメント部位に対するデータを所定のアライメント部位に対するデータにアラインさせることにより)、検査データの追加のスワスを検査データのこのスワスにアラインさせることができる。   In different embodiments, determining the position of the inspection data includes determining the position of the swath of the inspection data in the design data space based on the position of the alignment site in the design data space and the position of the swath in the design data space. Determining the location of the additional swaths of the inspection data in the design data space. In this way, one swath of inspection data can be aligned to the design data space as described above (eg, aligning data for an alignment site on a wafer in a swath of inspection data to data for a predetermined alignment site. The additional swath of inspection data can be aligned with this swath of inspection data.
例えば、図13に示されているように、スワス(例えば、スワス#N+1)を、スワス間イメージ・アライメントを使用して前のスワス(例えば、スワス#N)にアラインさせることができる。特に、図13に示されているように、スワス#N+1と#Nは、ウェハ空間内の領域41において部分的に互いに重なり合う。したがって、スワスは両方とも、領域41内に形成されたフィーチャに対する検査データを含むことになる。その際、これらのフィーチャに対する検査データは、一方のスワスを他方のスワスにアラインさせるために使用される。そのような一例において、図14は、2つの連続するスキャンに対する検査データが重なるウェハ空間においてスワス間オーバーラップ領域41内に形成されたフィーチャ41aと41bを例示している。フィーチャ41a、41bは、スワス−スワス間レジストレーションを実行するために使用される。フィーチャ41a、41bは、さらに、他のアライメント・フィーチャに関して本明細書で説明されているように構成される。   For example, as shown in FIG. 13, a swath (eg, swath # N + 1) can be aligned to a previous swath (eg, swath #N) using inter-swath image alignment. In particular, as shown in FIG. 13, swaths # N + 1 and #N partially overlap each other in a region 41 in the wafer space. Thus, both swaths will contain inspection data for features formed in region 41. In doing so, the inspection data for these features is used to align one swath with the other swath. In one such example, FIG. 14 illustrates features 41a and 41b formed in the inter-swath overlap region 41 in a wafer space where inspection data for two successive scans overlap. Features 41a, 41b are used to perform swath-to-swath registration. Features 41a, 41b are further configured as described herein with respect to other alignment features.
このように、ダイ行に対する第1のスワスが、そのダイ行内のアライメント部位(又は複数の部位)に対するデータを設計データベース又は本明細書で説明されている他の所定のアライメント部位データからレンダリングされたイメージにアラインさせることにより設計データ空間にアラインさせられている場合、そのダイ行の後のスワスは、本明細書で説明されている技術を使用してアラインされる。特に、設計データ空間に関するスワス#Nの位置とスワス内のアライメント・フィーチャの位置とを使用することで、設計データ空間に関するスワス#N+1の位置を決定することができる。例えば、スワス#N+1の位置を決定することは、スワス#Nの取り込みスキャン実行時に取り込まれたアライメント・フィーチャ・イメージを格納し、次いで、アライメント・フィーチャ・イメージをスワス#N+1の取り込み時に取り込まれた同じフィーチャのイメージにアラインさせることにより、実行される。2つのアライメント・フィーチャ・イメージの間のミスアライメント・オフセットを決定することにより、設計データ空間に関するスワス#N+1の絶対位置が決定される。   Thus, the first swath for a die row was rendered from the design database or other predetermined alignment site data described herein for the alignment site (or sites) in that die row. If aligned to the design data space by aligning to the image, the swath after the die row is aligned using the techniques described herein. In particular, the position of swath # N + 1 with respect to the design data space can be determined by using the position of swath #N with respect to the design data space and the position of the alignment feature within the swath. For example, determining the location of swath # N + 1 stores the alignment feature image captured when performing a swath #N capture scan and then capturing the alignment feature image when capturing swath # N + 1. This is done by aligning images of the same feature. By determining the misalignment offset between the two alignment feature images, the absolute position of swath # N + 1 with respect to the design data space is determined.
検査レシピーのセットアップ時に、連続するスワス間の比較的大きなオーバーラップ(例えば、50%のオーバーラップ)でウェハをスキャンし、スワス間オーバーラップ領域内の好適なアライメント部位を決定することができる。これらの部位位置を使用することで、対応する前のスワスに関するそれぞれのスワスの位置を決定することができる。所定のアライメント部位をウェハ上のアライメント部位にアラインさせる上述の方法を用いて設計データ空間に関する第1のスワスの位置を使用し、また第1のスワスと第2のスワスの間のオーバーラップ領域内のアライメント部位を使用して第1の決定された部位に関して第2のスワスのシフトを使用することで、設計データ空間に関する第2のスワスの絶対位置を決定することができる。それぞれの後続のスワスに対しこの手順を繰り返すことにより、ダイ全体のピクセルを設計データ空間にマッピングすることができる。   During inspection recipe setup, the wafer can be scanned with a relatively large overlap (eg, 50% overlap) between successive swaths to determine suitable alignment sites within the inter-swath overlap region. By using these site positions, the position of each swath with respect to the corresponding previous swath can be determined. Using the position of the first swath with respect to the design data space using the above-described method for aligning a predetermined alignment site with the alignment site on the wafer, and in the overlap region between the first swath and the second swath Using the second swath shift with respect to the first determined portion using the first alignment portion, the absolute position of the second swath with respect to the design data space can be determined. By repeating this procedure for each subsequent swath, the pixels of the entire die can be mapped to the design data space.
こうして、好適なアライメント部位は(上述の方法を使用して)、それぞれの検査スワス(つまり、スワス間のオーバーラップがダイを完全にスキャンできるように最小のオーバーラップである検査時に使用されるスワス)内に少なくとも1つのそのような部位があるように選択される。設計データ空間におけるこれらのアライメント部位の位置は、それぞれのアライメント部位のパッチ・イメージとともに検査レシピーに保存される。検査時に、それぞれのスワスについて、対応するアライメント部位が、レシピーから取り出され、その位置が、検査システムにより取り込まれたピクセル・ストリームにおいて決定される。アライメント部位がピクセル・ストリーム内に配置された後、相互相関又は他のイメージ・マッチング技術を使用して、検査スワス内のピクセルの位置を設計データ座標空間においてサブピクセル精度で決定する。この方法の一利点は、ダイ全体に対するピクセルを設計データ座標空間にマッピングするために使用されるスワス「縫合」を実行し、それぞれの検査スワス内に出現するこの空間内の好適なアライメント部位を見つけるためにセットアップ・スワス(レシピー・セットアップにのみ使用される)を比較的大きなオーバーラップで取り込む一方で、比較的小さなオーバーラップで検査スワスを取り込める(したがって、速度が向上する)ことである。スワスを縫合する技術は、例えば、領域センサを使用してフィールド毎に取り込むために、異なるスキャン・パターンに適用されることに留意されたい。フィールドは、上述の方法と似た方法でともに縫合される。   Thus, a preferred alignment site (using the method described above) can be used for each inspection swath (ie, the swath used during inspection where the overlap between swaths is the smallest overlap so that the die can be scanned completely). ) So that there is at least one such site within. The positions of these alignment parts in the design data space are stored in the inspection recipe together with the patch images of the respective alignment parts. At the time of inspection, for each swath, the corresponding alignment site is removed from the recipe and its position is determined in the pixel stream captured by the inspection system. After the alignment site is placed in the pixel stream, the position of the pixel in the inspection swath is determined with sub-pixel accuracy in the design data coordinate space using cross-correlation or other image matching techniques. One advantage of this method is that it performs swath “stitching” that is used to map the pixels for the entire die to the design data coordinate space and finds suitable alignment sites in this space that appear in each inspection swath. Therefore, the setup swath (used only for recipe setup) can be captured with a relatively large overlap, while the inspection swath can be captured with a relatively small overlap (and thus speed is increased). It should be noted that the swath stitching technique is applied to different scan patterns, for example, to capture field by field using an area sensor. The fields are stitched together in a manner similar to that described above.
設計データ空間に関してそれぞれのスワスをアラインさせることに対し上述の実施形態が勝る他の利点は、アライメント部位に対するデータが設計データからレンダリングされることであるが、この方式だと、アライメント部位が少なくて済むことにある。それに加えて、特にウェハに複数の層が形成されている場合に、ウェハ上に所与のフィーチャがどのように印刷されるかを予測するために使用されるモデルが複雑になるため、設計データから忠実にアライメント部位に対するデータをレンダリングすることは、難題をもたらす可能性がある。しかし、上記のように、所定のアライメント部位に対するデータを、検査されている層に基づいて選択されるさまざまな異なる方法で取り込むことができ、これにより、検査されている層に関係なく、所定のアライメント部位に対する好適なデータを供給することができる。   Another advantage of the above embodiment over aligning each swath with respect to the design data space is that the data for the alignment site is rendered from the design data, but this approach reduces the number of alignment sites. There is to be finished. In addition, the design data is complicated by the complexity of the model used to predict how a given feature will be printed on the wafer, especially when multiple layers are formed on the wafer. Rendering the data for the alignment sites faithfully from can be challenging. However, as described above, data for a given alignment site can be captured in a variety of different ways selected based on the layer being inspected, so that, regardless of the layer being inspected, Suitable data for the alignment site can be provided.
上述のように、検査データを設計データにアラインさせるために、カバレッジ・モードで「短いスワス」を使用するスワス縫合を使用することができる。しかし、いくつかの実施形態では、図14aに示されているように、アライメント部位302は、第1の検査スワス304aに対応するウェハ上の領域から相隔てられる(例えば、遠く離れている)ウェハ上に配置される。このような状況は、好適なアライメント部位のみが第1の検査スワスについてスキャンされたウェハの領域から隔てられている場合に発生する。第1の検査スワスの配置は、検査対象領域定義から決定される(例えば、自動的に定義されるか、又はユーザーにより定義された検査対象領域)。このような状況では、本明細書で説明されている方法又はシステムは、図14aに示されているように、ウェハ上で一連の「ミニスキャン」306をそれぞれダイ1つ分の幅だけ実行することができる。ミニスキャンにより取り込まれたスワスは、上述のスワス間アライメント方法を使用し第1の検査スワス304aとともにアライメント部位を含むスワスを「縫合」するために使用される。次いで、後続の検査スワス304b、304cは、さらに上で説明されているように第1の検査スワス304aにアラインされる。   As described above, swath stitching using “short swaths” in coverage mode can be used to align inspection data with design data. However, in some embodiments, as shown in FIG. 14a, the alignment site 302 is spaced (eg, far away) from the area on the wafer corresponding to the first inspection swath 304a. Placed on top. This situation occurs when only the preferred alignment site is separated from the area of the wafer scanned for the first inspection swath. The placement of the first inspection swath is determined from the inspection area definition (eg, an inspection area that is automatically defined or defined by the user). In such a situation, the method or system described herein performs a series of “miniscans” 306 on the wafer, each as wide as one die, as shown in FIG. 14a. be able to. The swath captured by the mini-scan is used to “stitch” the swath including the alignment site together with the first inspection swath 304a using the inter-swath alignment method described above. Subsequent inspection swaths 304b, 304c are then aligned to the first inspection swath 304a as described further above.
本明細書で説明されている方法及びシステムは、多数の異なる方法でウェハに対する検査スワスを取り込むことができる。例えば、図14bに示されているように、システムは、100%検査モードでウェハに対する検査スワス308を取り込むことができる。特に、システムは、ウェハを前後にスキャンして、ダイ領域の100%を検査するために使用されるオーバーラップするスワスを取り込む。他の例では、図14cに示されているように、システムは、標準カバレッジ・モードでウェハに対する検査スワス310を取り込むことができる。このカバレッジ・モードでは、スワスが取り込まれたウェハ上の領域は、ダイ領域の約25%から約50%としてよい。図14cに示されているスワスは、検査に交互に並ぶスワスが使用される50%カバレッジ・モードに対応する。異なる例では、図14dに示されているように、システムは、「スマート・スキャニング」モードでウェハに対する検査スワス312を取り込むことができる。このモードでは、ダイ領域の約50%をスキャンし、設計又は設計とプロセスとの間の予想される相互作用に関する情報に基づいてスキャンされる領域を選択することができる。それに加えて、本明細書で説明されているシステムは、上述のさまざまなスキャン方法のどれかを実行するように構成される(例えば、異なるウェハには異なるスキャン方法を使用する)。さらに、本明細書で説明されている方法(又は設計分析ツール)は、検査システムに関する知識(例えば、スキャン能力)を使用してウェハに対する最適な「カバレッジ」方式を決定することを含む。   The methods and systems described herein can capture an inspection swath for a wafer in a number of different ways. For example, as shown in FIG. 14b, the system can capture an inspection swath 308 for the wafer in 100% inspection mode. In particular, the system scans the wafer back and forth to capture overlapping swaths used to inspect 100% of the die area. In another example, as shown in FIG. 14c, the system can capture an inspection swath 310 for the wafer in standard coverage mode. In this coverage mode, the area on the wafer where the swath has been captured may be from about 25% to about 50% of the die area. The swath shown in FIG. 14c corresponds to a 50% coverage mode where alternating swaths are used for inspection. In a different example, as shown in FIG. 14d, the system can capture an inspection swath 312 for the wafer in a “smart scanning” mode. In this mode, about 50% of the die area can be scanned, and the area to be scanned can be selected based on information about the design or expected interaction between the design and the process. In addition, the systems described herein are configured to perform any of the various scanning methods described above (eg, use different scanning methods for different wafers). Further, the methods (or design analysis tools) described herein include using knowledge about the inspection system (eg, scanning capabilities) to determine the optimal “coverage” scheme for the wafer.
他の実施形態では、この方法は、検査データを設計データにアラインさせ、次いで、このアラインするステップにより決定されるダイ相対設計データ空間座標を使用して追加の検査データの座標を設計データ空間座標に変換することを含む。この変換は、ユーザー入力に基づいて、又は適切な設計ファイル及び/又はプロセス・レシピー(ステッパー・レシピー)から関連する情報を抽出することにより、実行される。ユーザーからの情報なしで変換を決定する代替アプローチは、アライメント部位を手動で選択するか、又はアルゴリズム・オーバーレイ最適化アプローチを使用することにより、検査データを設計データにアラインさせる(例えば、オーバーレイする)ことを含む。これは、ダイ・アライメント技術であることに留意されたい。ウェハ・アライメント技術は、ダイ相対座標が使用される場合には実行されなくてもよい(つまり、アライメント部位がそれぞれのダイについてどこにあるかを検査システムがすでに正確に知っている場合)。   In another embodiment, the method aligns the inspection data to the design data, and then uses the die-relative design data space coordinates determined by the aligning step to coordinate the additional inspection data coordinates to the design data space coordinates. Including conversion. This conversion is performed based on user input or by extracting relevant information from the appropriate design file and / or process recipe (stepper recipe). An alternative approach to determine transformations without information from the user is to align (e.g., overlay) inspection data to design data by manually selecting alignment sites or using an algorithm overlay optimization approach. Including that. Note that this is a die alignment technique. Wafer alignment techniques may not be performed if die relative coordinates are used (ie, if the inspection system already knows exactly where the alignment sites are for each die).
本明細書で説明されている方法は、ウェハの検査を実行することにより検査データを取り込むことを含む場合もあれば、含まない場合もある。言い換えると、本明細書で説明されている方法を、光学又は電子ビーム検査サブシステムを備えていないシステム(本明細書でさらに説明されるシステムなど)により実行できるということである。その代わりに、システムは、検査システムから検査データを受け取るように構成された「スタンドアロン型」システムとして構成される。こうして、スタンドアロン型システムは、検査システムから検査データを取り込むことができる。スタンドアロン型システムは、当業界で知られているどのような方法でも検査データを取り込むことができる(例えば、「有線」及び/又は「無線」部分を備えることができる伝送媒体を介して)。それとは別に、この方法は、検査システムを備えるシステムにより実行される。この方法では、検査システムは、システムの一部をなし、検査データは、ウェハの検査を実行することによりシステムによって取り込まれる。それに加えて、検査データがどのような方法で取り込まれようと、本明細書で説明されている方法は、当業界で知られているフォーマットの当業界で知られているタイプの検査データを使用して実行される。検査データは、ウェハ上で検出された1つ又は複数の欠陥に対するデータを含む。他の例では、一実施形態において、検査データはPWQについて取り込まれるが、これは、本明細書でさらに説明される。   The methods described herein may or may not include capturing inspection data by performing an inspection of the wafer. In other words, the methods described herein can be performed by a system that does not include an optical or electron beam inspection subsystem (such as the system described further herein). Instead, the system is configured as a “stand-alone” system configured to receive inspection data from the inspection system. Thus, the stand-alone system can capture inspection data from the inspection system. A stand-alone system can capture test data in any manner known in the art (eg, via a transmission medium that can comprise “wired” and / or “wireless” portions). Alternatively, the method is performed by a system that includes an inspection system. In this method, the inspection system forms part of the system and inspection data is captured by the system by performing an inspection of the wafer. In addition, no matter how inspection data is captured, the method described herein uses inspection data of a type known in the industry in a format known in the art. And executed. Inspection data includes data for one or more defects detected on the wafer. In another example, in one embodiment, test data is captured for PWQ, which is further described herein.
本明細書で説明されている方法は、比較的高い精度で検査空間を設計データ空間座標に相関させるためにうまく使用され、このような相関は、本明細書でさらに説明されるように多数のステップにおいて使用される。例えば、設計データ空間における検査データの位置は、検査データがウェハ上の検査対象領域又は検査対象外領域に対応しているかどうかを判定するために有利に使用され、検査プロセスは、検査データ又は検査データの異なる部分に対応する領域のタイプに基づいて実行される。例えば、本明細書で説明されている方法及びシステムは、検査対象領域がダイ上のすべての点について設計又はCADデータベース内の所定のフィーチャに対し実質的に正確にアラインされるように検査対象領域に関して生イメージ・データをシフトすることにより、CMPパターン・フィル領域などの非クリティカル領域を無視できる間、ビア配置などのダイ上のクリティカル配置においてのみ検査を実行できるように実質的に正確な検査対象領域を生成することができる。これらのクリティカル配置、又は「検査する場所」領域は、レシピー・セットアップ時に入力され、設計スキャン及び/又はPWQ分析、電気的試験、FA、又はこれらの何らかの組合せなどのCAD DRC、DFM分析の結果を使用して実行される「ホット・スポット」分析により決定される。   The methods described herein have been successfully used to correlate the examination space to the design data space coordinates with relatively high accuracy, and such correlation can be associated with a large number of as described further herein. Used in steps. For example, the position of inspection data in the design data space is advantageously used to determine whether the inspection data corresponds to an inspection area or non-inspection area on the wafer, and the inspection process It is performed based on the type of area corresponding to different parts of the data. For example, the methods and systems described herein can be used to ensure that the area under inspection is substantially accurately aligned to a given feature in the design or CAD database for all points on the die. By shifting the raw image data with respect to non-critical areas such as CMP pattern fill areas can be ignored, while the inspection is substantially accurate so that inspection can only be performed in critical placement on the die, such as via placement Regions can be generated. These critical locations, or “locations to inspect” areas, are entered at the time of recipe setup, and the results of CAD DRC, DFM analysis such as design scans and / or PWQ analysis, electrical testing, FA, or some combination thereof are used. Determined by “hot spot” analysis performed using.
例えば、いくつかの実施形態では、本明細書で説明されている方法は、レイアウト分析ソフトウェア・ツールから生成された標準EDAレイアウト・フォーマット(例えば、GDSII、OASISなど)で格納されている検査対象領域などの設計データやその設計データに関する情報を検査システムにおいて使用できるフォーマットに変換することを含む。このように、この方法は、設計ツールから検査対象領域情報を検査システムに移送することを含む。例えば、トランスレータ・モジュール(図に示されていない)は、GDS又はOASISなどの標準設計フォーマットから検査対象領域を生成するように構成される。したがって、このような設計フォーマットが入っているファイルは、設計を含まないが、EDAツールにより実行された設計分析から結果として得られるポリゴンを含む。したがって、トランスレータ・モジュールを使用することで、2つの空間(つまり、設計と検査)の間の変換を効率よく行うことができる。   For example, in some embodiments, the methods described herein may include an inspection area stored in a standard EDA layout format (eg, GDSII, OASIS, etc.) generated from a layout analysis software tool. And the like, and converting information related to the design data into a format that can be used in the inspection system. Thus, the method includes transferring inspection area information from the design tool to the inspection system. For example, a translator module (not shown in the figure) is configured to generate a region to be inspected from a standard design format such as GDS or OASIS. Thus, a file containing such a design format does not include a design, but includes polygons resulting from the design analysis performed by the EDA tool. Therefore, by using the translator module, conversion between two spaces (ie, design and inspection) can be performed efficiently.
他の実施形態では、この方法は、明細書で説明されているように実行される、設計データ空間における検査データの位置に基づいて設計データ空間におけるウェハ上で検出された欠陥の位置を決定することと、設計データの1つ又は複数の属性に対する所定の値が、設計データ空間における位置の関数として格納されているデータ構造体を使用して欠陥の位置に対応する設計データの1つ又は複数の属性に対する値を決定することとを含む。このように、欠陥の位置に対応する設計データの1つ又は複数の属性に対する値は、永続的なすでに抽出されている設計レイアウト属性データから決定される。言い換えると、欠陥位置に対応する(複数の)設計データ属性に対する値は、設計のジオメトリに基づいてすでに計算されている属性から、例えば、ジオメトリ内のポリゴンから1つ又は複数の属性に対する値を決定することにより(例えば、ポリゴンに対する幾何学的演算の関数として)、決定される。このように、設計をポリゴン・レベルで処理することができ、また決定されるポリゴン・レベルの属性の値をデータ構造体に格納することができる。その際、データ構造体は、データ構造体に格納されている設計データの1つ又は複数の属性の値に対するデータの「上位集合」を含む。EDAレイアウト分析ツール又は他の方法又は当業界で知られているシステムを使用して、設計データ空間における位置の関数として設計データの1つ又は複数の属性に対する所定の値を生成することができる。このように、設計は、設計データ空間全体にわたる位置の関数として設計データの1つ又は複数の属性の値を決定するように前処理され、1つ又は複数の属性に対する値は、設計データ空間における欠陥位置を使用して「オンザフライ」でデータ構造体の中の1つ又は複数の属性の値を検索することにより欠陥毎に決定される。所定の値が設計データ空間位置の関数として格納されるデータ構造体は、当業界で知られている好適なデータ構造体を含む。同様にして、設計データ構造体は、設計データ空間における位置の関数として設計の設計レイアウトの1つ又は複数の属性、設計のフロア・プランの1つ又は複数の属性、設計におけるセルの1つ又は複数の属性、設計に関する他の情報、又はそれらの何らかの組合せに対する所定の値を含む。   In other embodiments, the method is performed as described herein to determine the position of defects detected on the wafer in the design data space based on the position of the inspection data in the design data space. And one or more of the design data corresponding to the position of the defect using a data structure in which predetermined values for one or more attributes of the design data are stored as a function of the position in the design data space Determining a value for the attribute. In this way, values for one or more attributes of the design data corresponding to the position of the defect are determined from permanent already extracted design layout attribute data. In other words, the value for the design data attribute (s) corresponding to the defect location is determined from the attributes already calculated based on the design geometry, eg, one or more attributes from polygons in the geometry. (E.g., as a function of geometric operations on the polygons). In this way, the design can be processed at the polygon level, and the determined polygon level attribute values can be stored in the data structure. In that case, the data structure includes a “superset” of data for one or more attribute values of the design data stored in the data structure. An EDA layout analysis tool or other method or system known in the art can be used to generate predetermined values for one or more attributes of the design data as a function of position in the design data space. In this way, the design is preprocessed to determine the value of one or more attributes of the design data as a function of position throughout the design data space, and the values for the one or more attributes are determined in the design data space. Determined for each defect by retrieving the value of one or more attributes in the data structure "on the fly" using the defect location. Data structures in which the predetermined value is stored as a function of design data space location include any suitable data structure known in the art. Similarly, the design data structure may be one or more attributes of the design layout of the design, one or more attributes of the floor plan of the design, one of the cells in the design, or as a function of position in the design data space. Contains predetermined values for multiple attributes, other information about the design, or some combination thereof.
一実施形態では、この方法は、図1のステップ18に示されているように、ウェハの異なる位置で欠陥を検出する感度を決定することを含む。そのような一実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいてウェハの異なる部分で欠陥を検出する感度を決定することを含む。このような一実施形態では、この方法は、設計ツールから検査対象領域情報を検査システムに移送することにより設計ベースの検査を実行することを含む。例えば、検査対象領域情報を使用して、ウェハ上の異なる部分、及び異なる部分における欠陥を検出するために使用される感度を識別する。その際、設計データの1つ又は複数の属性は、検査対象領域情報を含む。しかし、設計データの1つ又は複数の属性は、さらに、又はそれとは別に、本明細書で説明されている設計データの(複数の)属性のどれかを含むこともできる。   In one embodiment, the method includes determining the sensitivity of detecting defects at different locations on the wafer, as shown in step 18 of FIG. In one such embodiment, the method determines the sensitivity of detecting defects in different portions of the wafer based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Including that. In one such embodiment, the method includes performing design-based inspection by transferring inspection area information from the design tool to the inspection system. For example, the inspection area information is used to identify different parts on the wafer and the sensitivity used to detect defects in the different parts. At that time, one or more attributes of the design data include inspection target area information. However, the one or more attributes of the design data can also include any or more of the attribute (s) of the design data described herein.
データ準備フェーズは、設計データの1つ又は複数の属性に対するデータを生成するか、又は取り込むことを含む。ウェハの異なる部分で欠陥を検出する感度を決定するために使用される設計データの1つ又は複数の属性は、設計データに関連するプロセス又は歩留まり情報を含む。例えば、一実施形態では、設計データの1つ又は複数の属性は、ウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対する設計データ、異なる設計データ、又はそれらの何らかの組合せに対するウェハ、他のウェハ、又はそれらの何らかの組合せに対するすでに取り込まれている検査データの1つ又は複数の属性に基づいて選択される。このように、ウェハの異なる部分で欠陥を検出する感度を決定するために使用される設計データ空間における設計データの1つ又は複数の属性は、同じ又は異なるプロセス層で同じ又は異なる設計における同じウェハ又は異なるウェハからすでに集められている検査データの属性との相関に基づいて選択される。すでに集められている検査データは、ファブ・データベース又は他の好適なデータベース、ファイルなどのデータ構造体に格納されるか、又は本明細書で説明されているように構成される、知識ベースに格納される。このように、設計データの1つ又は複数の属性は、累積学習、履歴データ、又はデータの訓練集合に基づいてこの実施形態において選択される。   The data preparation phase includes generating or capturing data for one or more attributes of the design data. One or more attributes of the design data used to determine the sensitivity of detecting defects in different portions of the wafer include process or yield information associated with the design data. For example, in one embodiment, the one or more attributes of the design data include the design data for the process layer from which wafer inspection data was captured, a different process layer, or some combination thereof, different design data, or some of them Selected based on one or more attributes of inspection data already captured for the wafer for the combination, other wafers, or some combination thereof. In this way, one or more attributes of the design data in the design data space used to determine the sensitivity of detecting defects in different parts of the wafer are the same wafer in the same or different design in the same or different process layers. Alternatively, the selection is made based on the correlation with the attribute of inspection data already collected from different wafers. Test data that has already been collected is stored in a data structure such as a fab database or other suitable database, file, or stored in a knowledge base that is configured as described herein. Is done. Thus, one or more attributes of the design data are selected in this embodiment based on cumulative learning, historical data, or a training set of data.
他の実施形態では、設計データの1つ又は複数の属性は、異なる部分においてすでに検出されている欠陥の歩留まりクリティカル度、それらの部分においてすでに検出されている欠陥の故障確率、又はそれらの何らかの組合せに基づいて選択される。このように、欠陥を検出する感度は、異なる部分において検出された欠陥の歩留まりクリティカル度及び/又は故障確率に基づいて選択された設計データの1つ又は複数の属性に少なくとも一部は基づく。プロセス又は歩留まりクリティカル度情報は、例えば、PWQにより決定されるクリティカル欠陥、ホット・スポットに基づく注目する欠陥(DOI)の配置(例えば、検査から決定される)、論理ビットマップから決定されるホット・スポット情報、ホット・スポットで検出された欠陥に対する試験結果から決定されるKP値、本明細書で説明されている他のプロセス又は歩留まり情報、又はそれらの何らかの組合せを含む。KP値は、さらに本明細書で説明されているように決定される。それに加えて、故障確率は、欠陥に対するKP値を決定するために本明細書で説明されている方法と似た方法で決定される。歩留まりクリティカル度は、欠陥に対する歩留まり関連性を決定するために本明細書でさらに説明されている方法と似た方法で決定される。   In other embodiments, the one or more attributes of the design data include the yield criticality of defects already detected in different parts, the failure probability of defects already detected in those parts, or some combination thereof Selected based on Thus, the sensitivity of detecting defects is based at least in part on one or more attributes of design data selected based on yield criticality and / or failure probability of defects detected in different portions. Process or yield criticality information may include, for example, critical defects determined by PWQ, placement of defects of interest (DOI) based on hot spots (eg, determined from inspection), hot bitmaps determined from logical bitmaps. Including spot information, KP values determined from test results for defects detected in hot spots, other process or yield information described herein, or some combination thereof. The KP value is further determined as described herein. In addition, the failure probability is determined in a manner similar to that described herein for determining a KP value for a defect. Yield criticality is determined in a manner similar to that described further herein to determine yield relevance for defects.
設計データの1つ又は複数の属性に対するデータは、1つ又は複数の属性の異なる値を有するデバイス設計における幾何学的領域を定める「コンテキスト」データとも称される(例えば、接触領域又はダミー・フィル領域、「検査する場所」情報又は「検査対象領域」、プロセス障害が発生する可能性がある「クリティカル」領域、又はそれらの何らかの組合せなどの領域内の(複数の)タイプのフィーチャ)。コンテキスト・データという用語は、本明細書では「コンテキスト情報」や「コンテキスト・マップ」という用語と入れ替えて使用される。コンテキスト情報は、シミュレーション、モデル化、及び/又はLKA−Tencorから市販されている分析ソフトウェア製品、DRCソフトウェアなどの他のソフトウェア、又はそれらの何らかの組合せを含むさまざまな情報源から取り込まれる。さらに、追加のコンテキスト・データは、設計データの(複数の)属性に対するデータにより決定され、それらのデータと組み合わせられる。設計データ及び/又はコンテキスト・データを含むデータベース又はファイルなどのデータ構造体は、当業界で知られている好適なフォーマットを使用できる。   Data for one or more attributes of the design data is also referred to as “context” data that defines a geometric region in the device design that has different values for the one or more attributes (eg, contact area or dummy fill). Type (s) of features in the region, such as region, “where to inspect” information or “region to be inspected”, “critical” region where process failure may occur, or some combination thereof. The term context data is used herein interchangeably with the terms “context information” and “context map”. Context information is captured from a variety of sources including simulation, modeling and / or analysis software products commercially available from LKA-Tencor, other software such as DRC software, or some combination thereof. Further, the additional context data is determined by data for the attribute (s) of the design data and combined with those data. Data structures such as databases or files containing design data and / or context data can use any suitable format known in the art.
上述のように感度を決定することは、設計データの1つ又は複数の属性の異なる値を有する設計データに対応するウェハの異なる部分で検出される欠陥が、異なる感度で検出されるように実行される。このように、この方法は、さらに、設計データの空間位置の関数として1つ又は複数の設計データ属性の値に基づいて異なる部分を決定し、識別し、及び/又は選択することを含むこともできる。異なる部分の寸法が異なること、また設計データの(複数の)属性の値が利用可能であるか、又は取り込まれる分解能に応じて変化することは、それらの異なる部分の全部について、又は一部について生じるか、又はまったく生じない。例えば、コンテキスト・マップが本明細書でさらに説明されているように異なる部分に対する感度を決定するために使用される場合、異なる部分の寸法は、コンテキスト・マップの分解能に応じて変化する。   Determining sensitivity as described above is performed such that defects detected at different parts of the wafer corresponding to design data having different values of one or more attributes of the design data are detected with different sensitivities. Is done. Thus, the method may further include determining, identifying, and / or selecting different portions based on the value of the one or more design data attributes as a function of the spatial position of the design data. it can. The fact that the dimensions of the different parts are different and that the value of the attribute (s) in the design data is available or changes depending on the resolution that is captured can be for all or part of those different parts. Occurs or does not occur at all. For example, if the context map is used to determine sensitivity to different parts as further described herein, the dimensions of the different parts will vary depending on the resolution of the context map.
そのような一実施形態では、感度は、設計データ空間における検査データの位置、及び本明細書でさらに説明されているように設計データ空間にわたる設計データの1つ又は複数の属性に対する値を含むコンテキスト・マップに基づいて決定される。例えば、この方法は、コンテキスト・マップを使用して、クリティカル領域に対するウェハ上のダイの比較的高い感度領域及びコンテキストのクリティカル度に基づく可変感度領域を定めることを含む。一例では、設計データのセグメントは、密アレイと論理、開放領域、粒状金属を絶縁するように定められる。イメージ・グレー・レベルとコンテキストの組合せも、設計データにおける1つ又は複数のセグメントを定めるために使用される。例えば、中間グレー・レベルを有するピクセルは、1つのセグメントにまとめられる。イメージ・グレー・レベルは、シミュレートされたイメージ又は検査システム又は他のイメージ収集システムにより取り込まれたイメージを使用して決定される。   In one such embodiment, sensitivity is a context that includes a value for one or more attributes of design data across the design data space, as described further herein, and the location of the inspection data in the design data space. -Determined based on the map. For example, the method includes using a context map to define a relatively high sensitivity area of the die on the wafer relative to the critical area and a variable sensitivity area based on the criticality of the context. In one example, the design data segment is defined to insulate the dense array from the logic, open area, and granular metal. A combination of image gray level and context is also used to define one or more segments in the design data. For example, pixels with intermediate gray levels are grouped into one segment. The image gray level is determined using a simulated image or an image captured by an inspection system or other image acquisition system.
いくつかの実施形態では、設計データ空間における検査データの位置とコンテキスト・マップとに基づいてウェハの異なる部分で欠陥を検出する感度を決定することは、ウェハの検査時に検査システムにより実行される。例えば、コンテキスト・マップは、ウェハを検査するときに本明細書で説明されているように検査システムにより使用される。他の実施形態では、設計データ空間における検査データの位置とコンテキスト・マップとに基づいてウェハの異なる部分で欠陥を検出する感度を決定することは、ウェハの検査データの取り込みが完了した後に検査システムにより実行される。例えば、コンテキスト・マップは、検査データがオフラインで利用可能になった後、上述のように検査システムにより使用される。これらの実施形態の両方において、この方法は、コンテキスト・マップを使用して、ウェハ上のダイのダミー領域(領域を検査しない)を自動的に定め、異なる感度しきい値が使用されるダイの粗領域を定めることができる。例えば、コンテキスト・マップ(例えば、ダミー・フィル領域を定めるコンテキスト・マップ)を使用して、検査を必要としない検査対象外領域を自動的に定めることができ、したがって欠陥検出の目的のために除外される。このような領域は、典型的にはあまりうまく制御をされず、したがって、比較的大量のノイズを発生する(ダイ同士の比較の場合)。したがって、そのような領域を除外することで、検査の全体的S/N比を高めることができる。   In some embodiments, determining the sensitivity to detect defects in different portions of the wafer based on the location of the inspection data in the design data space and the context map is performed by the inspection system during inspection of the wafer. For example, the context map is used by the inspection system as described herein when inspecting a wafer. In other embodiments, determining the sensitivity to detect defects in different portions of the wafer based on the location of the inspection data in the design data space and the context map is the inspection system after the wafer inspection data has been captured. It is executed by. For example, the context map is used by the inspection system as described above after inspection data is available offline. In both of these embodiments, the method uses a context map to automatically define a die dummy area (do not inspect the area) on the wafer, and for die dies where different sensitivity thresholds are used. A coarse area can be defined. For example, a context map (eg, a context map that defines a dummy fill area) can be used to automatically define non-inspected areas that do not require inspection, and are therefore excluded for defect detection purposes. Is done. Such regions are typically not well controlled and therefore generate a relatively large amount of noise (in the case of die to die comparisons). Therefore, by excluding such areas, the overall S / N ratio of the inspection can be increased.
一実施形態では、設計データ空間における検査データの位置とコンテキスト・マップとに基づいてウェハの異なる部分で欠陥を検出する感度を決定することは、ウェハの異なる部分の欠陥を検出するために検査データとともに使用される感度しきい値を決定することを含む。このように、欠陥検出に使用される1つ又は複数のしきい値を変更することにより領域間で感度を変更することができ、これは、セグメント化自動しきい値(SAT)法に類似している。例えば、低しきい値(高感度)検出は、クリティカル領域に使用され、高しきい値(低感度)検出は、非クリティカル領域に使用される。設計データをセグメント分割し、設計データの1つ又は複数の属性に基づいて欠陥検出に使用される(複数の)しきい値を変化させることにより、検査プロセスの全体的な感度を高めることができる。
したがって、本明細書で説明されているこれらの方法及びシステムは、改善された欠陥検出を実現している。
In one embodiment, determining the sensitivity of detecting defects in different parts of the wafer based on the position of the inspection data in the design data space and the context map is to detect the inspection data to detect defects in different parts of the wafer. Determining a sensitivity threshold value to be used with. In this way, sensitivity can be changed between regions by changing one or more thresholds used for defect detection, which is similar to the segmented automatic threshold (SAT) method. ing. For example, low threshold (high sensitivity) detection is used for critical regions and high threshold (low sensitivity) detection is used for non-critical regions. By segmenting the design data and changing the threshold (s) used for defect detection based on one or more attributes of the design data, the overall sensitivity of the inspection process can be increased .
Accordingly, these methods and systems described herein provide improved defect detection.
この方法は、さらに、上述のコンテキスト・マップを使用して、多数の異なるステップを実行することをも含む。例えば、コンテキスト・マップ(ダイ−ダイ検査モード、標準参照ダイ−ダイ検査モードなどを欠陥検査に使用するかどうかに関係なく)を使用して、限定はしないが、感度を決定するステップ、ニュイサンス欠陥をフィルタリングするステップ、欠陥を分類するステップ、オンライン又はオフライン・レビューに対するレビュー・サンプルを生成するステップなどのさまざまなステップを実行することができる。本明細書でさらに説明されているように設計又はコンテキスト情報を使用するために、検査プロセス時に(例えば、ウェハをスキャンすることにより)取り込まれたイメージ・ピクセル又は他の検査データの絶対位置は、設計データ空間(例えば、設計データベース座標)で決定される。検査データを検査ピクセル・サイズの半分の範囲内で設計データ空間にマッピングすることで、検出しきい値を実質的に正確に設定すること(クリティカル領域と非クリティカル領域とを実質的に正確に分離することによる)、実際の欠陥からニュイサンス欠陥をフィルタリングすることや、他のステップを実行することができるが、これは、本明細書でさらに説明されているように実行される。   The method further includes performing a number of different steps using the context map described above. For example, using but not limited to context maps (regardless of whether die-die inspection mode, standard reference die-die inspection mode, etc. are used for defect inspection), determining sensitivity, nuisance defects Various steps can be performed, such as filtering the data, classifying the defects, generating a review sample for online or offline review. In order to use design or context information as further described herein, the absolute position of image pixels or other inspection data captured during the inspection process (e.g., by scanning a wafer) is: It is determined in the design data space (for example, design database coordinates). Mapping inspection data to the design data space within half the inspection pixel size to set detection thresholds substantially accurately (separate critical and non-critical areas substantially accurately) Filtering the nuisance defect from the actual defect and other steps can be performed, but this is performed as described further herein.
それに加えて、比較的高い帯域幅のピクセル・レベル・コンテキスト情報を、さまざまなアプリケーションにおける検査空間から設計空間座標への実質的に高い精度のマッピングとともに使用することができる。例えば、比較的高い分解能のコンテキスト・マップを使用して、異なる感度で検査されるピクセル・レベル領域を自動的に定めることができる。本明細書で説明されているような比較的高い分解能のコンテキストは、一般に、比較的粗い(例えば、約50μm×約50μm)ユーザー定義領域に基づく複数しきい値(RBMT)に比べて正確であり、検査対象領域境界では曖昧であるため不正確である(例えば、約5μm以上の広がりを持つ境界不確定性)。   In addition, relatively high bandwidth pixel level context information can be used with a substantially high accuracy mapping from inspection space to design space coordinates in various applications. For example, a relatively high resolution context map can be used to automatically define pixel level regions to be examined with different sensitivities. The relatively high resolution context as described herein is generally more accurate than a multiple threshold (RBMT) based on a relatively coarse (eg, about 50 μm × about 50 μm) user defined region. This is inaccurate because it is ambiguous at the boundary of the region to be inspected (for example, boundary uncertainty with a spread of about 5 μm or more).
一実施形態では、コンテキスト・マップは、それぞれのピクセルで検出感度を制御するためにピクセル・レベルで使用される。しかし、より単純なアプローチ(システムの複雑度の観点から)では、コンテキスト・マップを、コンテキスト情報を使用して欠陥を検出しない検出方法を使用して検出された欠陥の後処理にのみ使用する。この方法で、検査又はウェハ空間から設計データ空間へのマッピングは、検出された欠陥に対応する検査データにのみ適用される。ダイ−ダイ及び標準参照ダイ−ダイ検査について上で説明されているように、欠陥の位置は、設計データ空間において決定される。その後、設計データ空間における欠陥の位置の設計データのパッチ・イメージが取り込まれ、このパッチ・イメージは、欠陥に対応する設計コンテキストを決定するために使用される。それとは別に、設計データに対しアラインされたコンテキスト・マップは、設計データ空間における欠陥の位置に基づいて欠陥に対応する設計データ・コンテキストを決定するために使用される。   In one embodiment, the context map is used at the pixel level to control detection sensitivity at each pixel. However, a simpler approach (in terms of system complexity) uses the context map only for post-processing defects detected using a detection method that does not detect defects using context information. In this way, inspection or mapping from wafer space to design data space is applied only to inspection data corresponding to detected defects. As described above for die-to-die and standard reference die-to-die inspection, the location of the defect is determined in the design data space. Thereafter, a patch image of the design data of the location of the defect in the design data space is captured and this patch image is used to determine the design context corresponding to the defect. Alternatively, the context map aligned to the design data is used to determine the design data context corresponding to the defect based on the position of the defect in the design data space.
標準参照ダイ−ダイ検査では、検査データにおけるそれぞれのピクセルのコンテキストを決定することは、それぞれの標準参照ダイ・ピクセルのコンテキストを決定することを含む。標準参照ダイ・イメージは、レシピー・セットアップ・フェーズにおいて取り込まれるため、この方法は、標準参照ダイ・イメージにおけるアライメント部位(上述のように選択された)に対するデータを所定のアライメント部位に対するデータにアラインさせることと、マッピング変換を実行して、設計データ空間におけるそれぞれの標準参照ダイ・ピクセルの配置を決定することとを含む。これらのステップは、さらに、レシピー・セットアップ・フェーズにおいて実行される。それに加えて、標準参照ダイは、設計データ空間への標準参照ダイのマッピングに基づいてコンテキスト・データにマッピングされ、標準参照ダイ・ピクセルはそれぞれのピクセルに対応するコンテキストとともに、オフラインで格納され、検査時に検査システムに供給されるか、又は検査システムにより取り込まれる。この処理は、オフラインで実行され、レシピー・セットアップ・フェーズにおいて一度だけ実行される。   In standard reference die-to-die inspection, determining the context of each pixel in the inspection data includes determining the context of each standard reference die pixel. Since the standard reference die image is captured in the recipe setup phase, this method aligns the data for the alignment site (selected as described above) in the standard reference die image with the data for the predetermined alignment site. And performing a mapping transformation to determine the placement of each standard reference die pixel in the design data space. These steps are further performed in the recipe setup phase. In addition, the standard reference die is mapped to context data based on the mapping of the standard reference die to the design data space, and the standard reference die pixel is stored offline and inspected with the context corresponding to each pixel. Sometimes supplied to the inspection system or captured by the inspection system. This process is performed offline and is performed only once in the recipe setup phase.
そのような一実施形態では、それぞれの標準参照ダイ・ピクセルをコンテキスト情報に関連付ける(「タグ付けする」)ことができる。この方法で、コンテキスト情報を、標準参照ダイ・ピクセルに「付着させる」ことができる。一例では、16個の異なる可能なコンテキストがある場合、4ビットのタグをそれぞれのピクセルに付着させることができる。それとは別に、好適な圧縮アルゴリズム又は方法を使用してコンテキスト・データを圧縮するか、又はコンテキスト・データをポリゴン形式で表現することができる。この方法により、検査時に、標準参照ダイ・ピクセル・データと標準参照ダイ・ピクセル・データに関連付けられているマッピングされた(変換された)コンテキスト・データは、検査システムのイメージ・コンピュータ又は他のプロセスに供給されるか、又は検査システムのイメージ・コンピュータ又は他のプロセスにより取り込まれる。したがって、検査データ・ピクセルに対応するコンテキストは、標準参照ダイ・イメージにおける対応するピクセルのコンテキスト情報に基づいて決定される。その際、検査データ・ピクセルに対応するコンテキスト情報は、欠陥検出アプリケーションや欠陥分類(及び/又はビン範囲によるグループ分け)アプリケーションに利用することができ、これは、本明細書でさらに説明されているように実行される。   In one such embodiment, each standard reference die pixel can be associated (“tagged”) with context information. In this way, context information can be “attached” to a standard reference die pixel. In one example, if there are 16 different possible contexts, a 4-bit tag can be attached to each pixel. Alternatively, the context data can be compressed using a suitable compression algorithm or method, or the context data can be represented in polygonal form. In this manner, at inspection time, the reference reference die pixel data and the mapped (transformed) context data associated with the standard reference die pixel data are transferred to the inspection system image computer or other process. Or captured by an image computer or other process of the inspection system. Accordingly, the context corresponding to the inspection data pixel is determined based on the context information of the corresponding pixel in the standard reference die image. In doing so, contextual information corresponding to inspection data pixels can be utilized in defect detection applications and defect classification (and / or grouping by bin ranges) applications, which are further described herein. To be executed.
他の実施形態では、この方法は、任意の分解能でコンテキスト・マップを使用してウェハ検査を補助することができる。例えば、可変分解能コンテキスト・マップは、ウェハ検査及び欠陥のビン範囲によるグループ分けを補助するために使用される。コンテキスト・マップの分解能は、例えば、ライブ・ピクセル・ストリームを設計データにアラインさせる精度、及びアプリケーションの必要な精度に応じて異なることがある。異なる分解能のコンテキスト・マップを、多くの異なる方法で表すことができる。例えば、ポリゴン形式のコンテキスト・マップの絶対(つまり、ミクロン範囲の小数位以下の桁数)表現を適切なピクセル・サイズの検査システムの内部表現に変換し、ピクセル・レベルのコンテキスト・マップを生成することができる。それに加えて、又はそれとは別に、粗コンテキスト・マップは、例えば約1μm×約1μmの横方向寸法を有する比較的粗い領域に対するコンテキストを含む。粗領域は、設計データを分離する「タイル」を形成する。フィーチャ・タイプ(例えば、ダミー・フィーチャ、接点、線端部)などのコンテキスト・データ、フィーチャ属性(例えば、ジオメトリ間の最小線幅/間隔など)、又はその何らかの組合せがそれぞれのタイルに関連付けられる。   In other embodiments, the method can assist in wafer inspection using a context map at any resolution. For example, variable resolution context maps are used to assist in wafer inspection and grouping by defect bin range. The resolution of the context map may vary depending on, for example, the accuracy with which the live pixel stream is aligned with the design data and the required accuracy of the application. Different resolution context maps can be represented in many different ways. For example, convert the absolute representation of a polygonal context map (ie, a fractional number of digits in the micron range) to the internal representation of the appropriate pixel size inspection system to generate a pixel level context map be able to. In addition or alternatively, the coarse context map includes context for a relatively coarse area having a lateral dimension of, for example, about 1 μm × about 1 μm. The coarse areas form “tiles” that separate design data. Associated with each tile is contextual data such as feature types (eg, dummy features, contacts, line ends), feature attributes (eg, minimum line width / spacing between geometries, etc.), or some combination thereof.
一実施形態では、この方法は、クリティカルな領域及び可能な設計ルール違反について設計を分析するために使用可能なソフトウェア・プログラムから取り込まれる設計に対する配置情報と属性情報を使用して比較的高い分解能のコンテキスト・マップを生成することを含む。このようなコンテキスト・マップは、KLA−Tencorから市販されている分析ソフトウェア(Design Scanなど)又は検査、計量、又はレビュー・システムにより使用するフォーマットに変換される配置及びそれぞれの配置のいくつかの属性(又はラベル)のリストを生成するDRCソフトウェアなどの他のソフトウェアを使用して生成される。   In one embodiment, the method uses relatively high resolution layout information and attribute information for a design that is captured from a software program that can be used to analyze the design for critical areas and possible design rule violations. Generating a context map. Such a context map is an analysis software (such as Design Scan) commercially available from KLA-Tencor or an arrangement that is converted into a format for use by an inspection, metrology, or review system and some attributes of each arrangement It is generated using other software, such as DRC software that generates a list of (or labels).
他の実施形態では、この方法は、CADレイアウトからフィーチャ・ベクトルを抽出し、教師なしクラスタリングを使用して同等のコンテキスト・グループを定義することにより比較的低い分解能の粗コンテキスト・マップを生成することを含む。例えば、比較的粗いコンテキスト・マップ(例えば、約1μm×約1μmの領域又はタイルを含むマップ)を生成する方法は、CADレイアウト・ファイルを処理することと、それらのファイルをレンダリング又は分析することと、それぞれのタイルに対するいくつかの属性又はフィーチャ・ベクトルを抽出することを含む。それぞれの領域について、複数のフィーチャを所定のフィーチャ集合から抽出することができる。それぞれのフィーチャの値は、そのフィーチャ・ベクトルである。それぞれの領域に対するフィーチャ・ベクトルを、フィーチャ空間内のクラスタリングを評価することにより領域の類似性を判定するために使用される一連のフィーチャ・ベクトルにまとめることができる。これらのフィーチャ・ベクトル(タイル毎に1つ又は複数のベクトル)は、ベクトルのクラスタ(つまり、類似の属性を有するタイル)を見つけるために使用される当業界で知られている教師なしのクラスタリング・アルゴリズム及び/又は方法を使用してフィーチャ空間内にクラスタ化される。本明細書で説明されている方法で使用されるそのようなアルゴリズム及び方法の例は、本明細書に全体が説明されているかのように参照により組み込まれる、Hanの米国特許第6,104,835号において例示されている。それぞれのそのようなクラスタは、次いで、ユニークなコンテキスト・コード又は識別を割り当てられる。次いで、それぞれのファイルがこのコード又は識別により表されるダイのマップは、本明細書でさらに説明されているように検査システムにより使用される。   In other embodiments, the method extracts a feature vector from a CAD layout and generates a relatively low resolution coarse context map by defining an equivalent context group using unsupervised clustering. including. For example, a method for generating a relatively coarse context map (eg, a map that includes areas or tiles of about 1 μm × about 1 μm) includes processing CAD layout files and rendering or analyzing those files. , Extracting several attributes or feature vectors for each tile. For each region, multiple features can be extracted from a predetermined feature set. The value of each feature is its feature vector. The feature vectors for each region can be combined into a series of feature vectors that are used to determine region similarity by evaluating clustering in the feature space. These feature vectors (one or more vectors per tile) are unsupervised clustering known in the art used to find clusters of vectors (ie, tiles with similar attributes). Clustered in feature space using algorithms and / or methods. Examples of such algorithms and methods used in the methods described herein are described in Han US Pat. No. 6,104, which is incorporated by reference as if set forth in its entirety herein. Exemplified in No. 835. Each such cluster is then assigned a unique context code or identification. The die map in which each file is represented by this code or identification is then used by the inspection system as described further herein.
異なる実施形態では、この方法は、CADレイアウト・パッチ・イメージをレンダリングし、CADレイアウト・パッチ・イメージを相互相関させて、(本明細書でさらに説明されているようにビン範囲に従って分けるために使用される)同等のコンテキスト・グループを識別することにより比較的低い分解の粗いコンテキスト・マップを生成することを含む。コンテキスト・マップ(例えば、比較的粗いコンテキスト・マップ)を生成する他の方法は、CADレイアウト・ファイルを複数のパッチ・イメージにレンダリングすることと、設計データを複数のパッチ・イメージに分割することと、比較的高い相互相関性を有するパッチ・イメージが、ビン範囲に従って同じコンテキスト・タイプに対応するパッチ・イメージの複数のグループに分けられるようにパッチ・イメージ間のイメージ相互相関を識別することとを含む。   In different embodiments, this method is used to render a CAD layout patch image, cross-correlate the CAD layout patch image, and separate it according to bin ranges as further described herein. Generating a relatively low resolution coarse context map by identifying equivalent context groups. Other methods of generating a context map (eg, a relatively coarse context map) include rendering a CAD layout file into multiple patch images and dividing design data into multiple patch images. Identifying image cross-correlation between patch images so that patch images having a relatively high cross-correlation are divided into groups of patch images corresponding to the same context type according to bin ranges; Including.
いくつかの実施形態では、本明細書で説明されている方法で使用されるコンテキスト・データは、ウェハ上にある、又はウェハに形成される複数の層に対するコンテキスト・データを含む。例えば、いくつかの欠陥は、欠陥が検出された層内のクリティカル領域では位置を特定されない。しかし、上に載る層のクリティカル領域がウェハ上に形成されるウェハ上の一領域に欠陥が配置されている場合には、これらの非クリティカル欠陥がクリティカルにされることがある。本明細書で説明されているステップのどれかで使用されるコンテキスト・マップは、ウェハ上の複数の層に対するコンテキスト・マップとすることができる。   In some embodiments, the context data used in the methods described herein includes context data for multiple layers that are on or formed on the wafer. For example, some defects are not located in critical areas within the layer where the defect was detected. However, these non-critical defects may be made critical if the critical region of the overlying layer is located in a region on the wafer where it is formed on the wafer. The context map used in any of the steps described herein can be a context map for multiple layers on the wafer.
他の実施形態では、この方法は、設計データ空間における検査データの位置と、設計データ空間における設計データの1つ又は複数の属性と、検査データの1つ又は複数の属性に基づいてウェハの異なる部分で欠陥を検出する感度とを決定することを含む。このステップで使用される設計データの複数の属性は、本明細書で説明されている(複数の)属性を含む。このような一実施形態では、検査データの1つ又は複数の属性は、異なる部分で欠陥が検出された場合に、1つ又は複数のイメージ・ノイズ属性、又はそれらの何らかの組合せを含む。このように、この実施形態で使用される検査データの1つ又は複数の属性は、イメージ・ノイズ属性、及び/又は検査データの異なる領域における欠陥の検出又は無検出を含む。このステップで使用される検査データの複数の属性は、本明細書で説明されている他の属性を含む。この実施形態において感度を決定することは、設計属性に相関するイメージ・ノイズに基づいて検査プロセスに対するRBMTセットアップに関して実行される。この実施形態で感度を決定することは、さらに、本明細書で説明されているように実行される。   In other embodiments, the method may vary the wafer based on the location of the inspection data in the design data space, one or more attributes of the design data in the design data space, and one or more attributes of the inspection data. Determining the sensitivity of detecting defects in the portion. The multiple attributes of the design data used in this step include the attribute (s) described herein. In one such embodiment, the one or more attributes of the inspection data include one or more image noise attributes, or some combination thereof, when defects are detected in different portions. Thus, one or more attributes of inspection data used in this embodiment include image noise attributes and / or detection or no detection of defects in different regions of the inspection data. The plurality of attributes of the inspection data used in this step includes other attributes described herein. Determining sensitivity in this embodiment is performed with respect to the RBMT setup for the inspection process based on image noise correlated to design attributes. Determining sensitivity in this embodiment is further performed as described herein.
他の実施形態では、この方法は、ウェハ上で加工されるデバイスの設計に対するスキーマ・データの1つ又は複数の属性、デバイスに対する物理的レイアウトの予想される電気的挙動の1つ又は複数の属性、又はそれらの何らかの組合せに基づいてウェハ上の欠陥を検出する1つ又は複数のパラメータをアラインさせることを含む。このように、(複数の)設計スキーマ・データ属性や、物理設計(レイアウト)の予想される挙動の他の電気的記述を使用して、欠陥を検出するための1つ又は複数のパラメータ又は検査プロセスの任意の他のパラメータを変更することができる。例えば、クリティカル及び非クリティカル・パス、アクティブ及び非アクティブ・ジオメトリに関する情報、物理設計(レイアウト)のスキーマ・データ又は予想される電気的挙動に関する他のそのような情報を使用して、欠陥を検出する感度を変更し、欠陥を検出すべきウェハの部分を決定し(例えば、検査対象領域と検査対象外領域)、検査データのどの部分を欠陥を検出するために使用すべきかを決定し(例えば、ウェハ空間と設計データ空間との相関に基づいて)、検査プロセスの他の1つ又は複数のパラメータを変更する。   In other embodiments, the method may include one or more attributes of schema data for a design of a device being processed on a wafer, one or more attributes of an expected electrical behavior of a physical layout for the device. Or aligning one or more parameters that detect defects on the wafer based on some combination thereof. Thus, one or more parameters or inspections to detect defects using the design schema data attribute (s) and other electrical descriptions of the expected behavior of the physical design (layout) Any other parameters of the process can be changed. Detect defects using, for example, critical and non-critical paths, information about active and inactive geometry, physical design (layout) schema data, or other such information about expected electrical behavior Change the sensitivity, determine the part of the wafer where defects should be detected (eg, inspection area and non-inspection area), and determine what part of inspection data should be used to detect defects (eg, One or more other parameters of the inspection process are changed (based on the correlation between the wafer space and the design data space).
他の例では、設計/イメージ・コンテキストに基づいて欠陥捕捉率及び電気的挙動監視を実行する。例えば、電気的挙動は、電気的試験、FA、又は当業界で知られている他の試験若しくは分析を実行することにより、又はそのような試験若しくは分析の結果を使用することにより、監視される。電気的試験、FA、又は他の試験若しくは分析の結果を、デバイスのスキーマ・データと物理的レイアウトに関するコンテキスト情報に相関させることができる。監視されている欠陥捕捉率と電気的挙動を、ウェハ上で検出された欠陥に関する情報、欠陥を検出するために使用される検査プロセスに関する情報、設計に関する情報を決定するために設計/イメージ・コンテキストに相関させることができる。例えば、欠陥捕捉率と電気的挙動を監視した結果を使用して、どのようなタイプの欠陥がウェハ上で検出されるか、どの欠陥を検出すべきか(例えば、オンライン検査プロセスで)、どの欠陥が検出されていないかを決定し、かつ設計における弱点を決定することができる。このような情報を使用して、本明細書でさらに説明されているように検査プロセスを変更することができる。   In another example, defect capture rate and electrical behavior monitoring is performed based on the design / image context. For example, electrical behavior is monitored by performing electrical tests, FA, or other tests or analyzes known in the art or by using the results of such tests or analyses. . The results of electrical testing, FA, or other testing or analysis can be correlated to device schema data and contextual information about the physical layout. Design / image context to determine the defect capture rate and electrical behavior being monitored, information about defects detected on the wafer, information about the inspection process used to detect defects, information about the design Can be correlated. For example, using the results of monitoring defect capture rate and electrical behavior, what types of defects are detected on the wafer, which defects should be detected (eg, in an online inspection process), and which defects Can be determined, and weaknesses in the design can be determined. Such information can be used to modify the inspection process as described further herein.
追加の実施形態では、この方法は、ウェハ上で実行されるべき電気的試験プロセスの1つ又は複数のパラメータに基づいて検査データを使用してウェハ上で欠陥を検出するために1つ又は複数のパラメータを変更することを含む。例えば、ウェハ上の欠陥を検出するための1つ又は複数のパラメータ又は検査プロセスの他のパラメータは、関連する(物理的)設計データ空間に関連付けられている電気的試験定義に基づいて変更される。このように、電気的試験をどのように実行するかに基づいて検査プロセスを変更することができる。このような一例では、電気的試験プロセスにより分析されるウェハ上の領域は、電気的試験プロセスの1つ又は複数のパラメータに基づいて決定され、欠陥を検出するための1つ又は複数のパラメータ又は検査プロセスの他のパラメータは、電気的試験プロセスにおいて分析されないウェハ上の領域内の欠陥が適切な感度により検査されるように変更される。   In an additional embodiment, the method includes one or more to detect defects on the wafer using inspection data based on one or more parameters of an electrical test process to be performed on the wafer. Including changing the parameters. For example, one or more parameters for detecting defects on the wafer or other parameters of the inspection process are changed based on electrical test definitions associated with the associated (physical) design data space. . In this way, the inspection process can be modified based on how the electrical test is performed. In one such example, the area on the wafer that is analyzed by the electrical test process is determined based on one or more parameters of the electrical test process, and one or more parameters or Other parameters of the inspection process are changed so that defects in areas on the wafer that are not analyzed in the electrical test process are inspected with appropriate sensitivity.
それに加えて、電気的試験プロセスの1つ又は複数のパラメータ及び設計データ空間又はウェハ空間における欠陥の位置を使用して、電気的試験プロセスにより試験されない(又は「電気的試験を逃れる」)欠陥を識別することができる。このような一例では、電気的試験プロセスで試験されるウェハ上の領域及びウェハ上の欠陥の位置を使用して、電気的試験プロセスにより試験されない欠陥を決定することができる。他の例では、電気的試験プロセスで試験される設計における領域及び設計データ空間における欠陥の位置を使用して、電気的試験プロセスにより試験されない欠陥を決定することができる。同様にして、電気的試験プロセスの1つ又は複数のパラメータ及び設計データ空間又はウェハ空間における欠陥の位置を使用し、欠陥が電気的試験プロセスにより試験されるか、されないかに応じて欠陥を異なるグループに分離するか、又はビン範囲に従って異なるグループに分けることができる。   In addition, using one or more parameters of the electrical test process and the location of the defect in the design data space or wafer space, defects that are not tested by the electrical test process (or “escape the electrical test”) Can be identified. In one such example, the area on the wafer to be tested in the electrical test process and the location of the defect on the wafer can be used to determine defects that are not tested by the electrical test process. In another example, the area in the design tested in the electrical test process and the location of the defect in the design data space can be used to determine defects that are not tested by the electrical test process. Similarly, using one or more parameters of the electrical test process and the location of the defect in the design data space or wafer space, the defect varies depending on whether the defect is tested by the electrical test process or not. They can be separated into groups or divided into different groups according to bin ranges.
ウェハ空間において、設計データの属性及びホット・スポットに関する情報(例えば、ホット・スポット・データベースからの情報)を使用して、監視フェーズにおいて検査レシピーをセットアップすることができる。例えば、検査対象領域は、ウェハ空間において監視フェーズで自動的に定義される。自動的に定められた検査対象領域は、マクロとミクロの検査対象領域を含む。自動的に定められた検査対象領域は、さらに、検査対象外領域を含むこともできる。それに加えて、検査レシピーは、感度を自動的に変更すること、ニュイサンス欠陥をフィルタリングすること、知られている系統的欠陥の捕捉率を高めること(例えば、ホット・スポット又はホット・スポット領域に対する感度を増強すること)、コールド・スポット領域に対応する検出信号又はデータを抑制することに対してセットアップされる。さらに、設計データの属性及びホット・スポットに関する情報を使用して、欠陥をうまくグループ化し、分類し、又はビン範囲に従って欠陥を分け、欠陥をサンプリングすることができ、これは、GDS(つまり、GDSパターン・グループ化)及び/又はGDSパターン・グループ化パレートを使用して設計データに基づいてビン範囲に従って欠陥を分けることを含み、それぞれ本明細書で説明されているよう実行される。   In wafer space, design recipe attributes and information about hot spots (eg, information from a hot spot database) can be used to set up an inspection recipe in the monitoring phase. For example, the inspection target area is automatically defined in the monitoring phase in the wafer space. The automatically determined inspection target areas include macro and micro inspection target areas. The automatically determined inspection target area can further include a non-inspection target area. In addition, inspection recipes can automatically change sensitivity, filter nuisance defects, increase the capture rate of known systematic defects (eg, sensitivity to hot spots or hot spot areas) Set up for suppressing detection signals or data corresponding to cold spot areas. In addition, design data attributes and information about hot spots can be used to successfully group and classify defects, or classify defects according to bin ranges, and sample defects, which can be referred to as GDS (ie, GDS Pattern grouping) and / or using GDS pattern grouping pareto to separate defects according to bin ranges based on design data, each performed as described herein.
他の実施形態では、この方法は、フィードバック制御技術を使用して方法の1つ又は複数のステップの結果に基づいて検査システムにより実行される検査プロセスの1つ又は複数のパラメータを定期的に変更することを含む。他の実施形態では、この方法は、フィードバック制御技術を使用して方法の1つ又は複数のステップの結果に基づいて検査システムにより実行される検査プロセスの1つ又は複数のパラメータを自動的に変更することを含む。例えば、監視フェーズは、恐らくはプロセス・ゾーンの差に関する事前の知識と組み合わせて前の計量結果に基づいて検査レシピー又はパラメータを変更することを含む検査プロセスの自動プロセス制御(APC)を含む。計量プロセスに対するAPCは、後続の計量において実行されるべき測定に加えて測定が実行されるべき配置を決定するために、本明細書で説明されている実施形態のどれかに従って識別される、系統的欠陥に基づいて実行される。試験プロセスに対するAPCは、試験が実施されるべき配置と、後続の電気的試験において試験されるべき電気的パラメータとを決定するために、本明細書で説明されている実施形態のどれかに従って識別される、系統的欠陥に基づいて実行される。   In other embodiments, the method periodically alters one or more parameters of an inspection process performed by the inspection system based on the results of one or more steps of the method using feedback control techniques. Including doing. In other embodiments, the method automatically alters one or more parameters of an inspection process performed by the inspection system based on the results of one or more steps of the method using feedback control techniques. Including doing. For example, the monitoring phase includes automatic process control (APC) of the inspection process, including changing the inspection recipe or parameters based on previous weighing results, possibly in combination with prior knowledge of process zone differences. The APC for the weighing process is identified according to any of the embodiments described herein to determine the arrangement in which the measurement is to be performed in addition to the measurement to be performed in subsequent weighing. It is executed on the basis of mechanical defects. The APC for the test process is identified according to any of the embodiments described herein to determine the arrangement in which the test is to be performed and the electrical parameters to be tested in the subsequent electrical test. Is performed based on systematic defects.
追加の実施形態では、この方法は、方法の1つ又は複数のステップの結果を使用して知識ベースを生成することと、知識ベースを使用して検査システムにより実行される検査プロセスを生成することとを含む。知識ベースは、好適なデータ構造体に1つ又は複数のイメージ属性及び/又は設計データの1つ又は複数の属性を格納することにより生成される。それに加えて、知識ベースは、検査プロセスを生成するために使用される検査システムにより取り込まれる累積学習を含む。例えば、検査プロセスについては、知識ベースを使用して、欠陥検出の頻度やニュイサンス欠陥である検出された欠陥の割合などの検査の累積的結果を決定し、そのような累積的結果を使用して、欠陥がニュイサンス欠陥である確率などの追加の情報を決定することができる。   In additional embodiments, the method uses the result of one or more steps of the method to generate a knowledge base and uses the knowledge base to generate an inspection process that is performed by the inspection system. Including. The knowledge base is generated by storing one or more image attributes and / or one or more attributes of design data in a suitable data structure. In addition, the knowledge base includes cumulative learning captured by the inspection system used to generate the inspection process. For example, for the inspection process, the knowledge base is used to determine the cumulative results of the inspection, such as the frequency of defect detection and the percentage of detected defects that are nuisance defects, and using such cumulative results Additional information, such as the probability that the defect is a nuisance defect, can be determined.
このような知識ベースを使用することで、本明細書でさらに説明されているように検査プロセスを生成することができる。この方法では、知識ベースは、新しい検査レシピーを生成するために使用される。それに加えて、知識ベースは、レシピー・セットアップ及び/又はウェハなしレシピー・セットアップの検査プロセスを生成するために使用される。検査プロセスを生成することは、検査プロセスの1つ又は複数のパラメータを選択することを含む。それに加えて、知識ベースは、レシピー最適化及び自動化レシピー最適化により検査プロセスを変更するために使用される。例えば、この方法は、既存の検査プロセスの1つ又は複数のパラメータの定期的又は自動最適化に知識ベースの訓練のフィードバック機構を使用することを含む。検査プロセスを変更することは、検査プロセスの1つ又は複数のパラメータを変更することを含む。   Using such a knowledge base, an inspection process can be generated as described further herein. In this method, the knowledge base is used to generate a new inspection recipe. In addition, the knowledge base is used to generate an inspection process for recipe setup and / or waferless recipe setup. Generating the inspection process includes selecting one or more parameters of the inspection process. In addition, the knowledge base is used to modify the inspection process by recipe optimization and automated recipe optimization. For example, the method includes using a knowledge-based training feedback mechanism for periodic or automatic optimization of one or more parameters of an existing inspection process. Changing the inspection process includes changing one or more parameters of the inspection process.
他の実施形態では、この方法は、設計データ空間における検査データの位置とコンテキスト・マップとを使用してウェハ上のレチクル欠陥の印刷可能性を判定するウェハ検査プロセスを最適化することを含む。このように、この方法は、コンテキスト・マップと組み合わせてCBIを使用してレチクル上で検出された欠陥の印刷可能性を判定することを目的とするウェハ検査プロセスの最適化を含む。ウェハ検査プロセスを最適化することは、本明細書で説明されている(複数の)ウェハ検査プロセスのパラメータを含んでいてもよい、ウェハ検査プロセスの1つ又は複数のパラメータを変更することを含む。一般に、ウェハ上のレチクル欠陥の印刷可能性を判定することは、ウェハを検査してレチクル上の欠陥に対応しうるウェハ上の欠陥を検出することを含む。このように、(複数の)レチクル欠陥の印刷可能性を判定するようにウェハ検査プロセスを最適化することは、レチクル上の欠陥に対応しうるウェハ上の欠陥を検出するようにウェハ検査プロセスを最適化することを含む。   In other embodiments, the method includes optimizing a wafer inspection process that uses the location of the inspection data in the design data space and the context map to determine the printability of reticle defects on the wafer. As such, the method includes optimization of a wafer inspection process aimed at determining printability of defects detected on the reticle using CBI in combination with a context map. Optimizing the wafer inspection process includes changing one or more parameters of the wafer inspection process that may include the parameters of the wafer inspection process (s) described herein. . In general, determining the printability of a reticle defect on the wafer includes inspecting the wafer to detect a defect on the wafer that may correspond to a defect on the reticle. In this way, optimizing the wafer inspection process to determine the printability of the reticle defect (s) causes the wafer inspection process to detect defects on the wafer that may correspond to defects on the reticle. Including optimizing.
一例では、この方法は、設計データ空間における、ウェハについて取り込まれた、検査データの位置と、本明細書で説明されているように決定される、設計データ空間における1つ又は複数のレチクル欠陥の位置とを使用して、(複数の)レチクル欠陥の印刷可能性を判定するために使用される検査データの部分を識別することを含む。このように、(複数の)レチクル欠陥の設計データ空間位置及びウェハについて取り込まれた検査データを使用することで、(複数の)レチクル欠陥に対応しうるウェハ上の欠陥を検出するために使用される検査データの部分を決定することができる。コンテキスト・マップを含む設計データの(複数の)属性を使用して、ウェハ検査プロセスの1つ又は複数のパラメータを選択し、レチクル欠陥の印刷可能性を判定することができる。例えば、コンテキスト・マップを使用することで、上述のように識別された検査データの部分に対応する設計データの1つ又は複数の属性を決定することができる。このように、異なる部分に対応する設計データの1つ又は複数の属性に基づいて、上述のように識別された検査データの異なる部分に対し使用されるウェハ検査プロセスの1つ又は複数のパラメータを選択する。その際、1つ又は複数の属性の異なる値を有する設計データに対応する、上述のように識別された検査データの異なる部分を1つ又は複数の異なるパラメータで処理し、(複数の)レチクル欠陥に対応するウェハ欠陥を検出することができる。このような一例では、コンテキスト・マップは、ウェハについて取り込まれた検査データの異なる部分に対応する設計データのクリティカル度を決定するために使用され、これは上述のように識別され、またクリティカル度は、検査データの異なる部分における欠陥を検出する場合の感度を決定するために使用される。このような特定の一例では、検査データの異なる部分についてウェハ検査プロセスの異なるパラメータを選択し、1つ又は複数のレチクル欠陥の印刷可能性を設計データにおける非クリティカル領域に比べて設計データのクリティカル領域ではより高い精度で判定することができる。   In one example, the method includes the location of inspection data captured for a wafer in the design data space and one or more reticle defects in the design data space that are determined as described herein. And using the position to identify the portion of the inspection data used to determine the printability of the reticle defect (s). Thus, by using the design data space location of the reticle defect (s) and the inspection data captured for the wafer, it is used to detect defects on the wafer that can correspond to the reticle defect (s). The portion of the inspection data to be determined can be determined. The attribute (s) of the design data including the context map can be used to select one or more parameters of the wafer inspection process to determine the printability of the reticle defect. For example, using a context map, one or more attributes of the design data corresponding to the portion of the inspection data identified as described above can be determined. Thus, based on one or more attributes of design data corresponding to different parts, one or more parameters of the wafer inspection process used for the different parts of the inspection data identified as described above. select. In doing so, different portions of the inspection data identified as described above, corresponding to design data having different values of one or more attributes, are processed with one or more different parameters, and (a) reticle defect (s) It is possible to detect wafer defects corresponding to. In one such example, the context map is used to determine the criticality of the design data corresponding to different portions of the inspection data captured for the wafer, which is identified as described above, and the criticality is Used to determine the sensitivity in detecting defects in different parts of the inspection data. In one such specific example, different parameters of the wafer inspection process are selected for different parts of the inspection data, and the printability of one or more reticle defects is determined in the critical area of the design data compared to the non-critical area in the design data. Then, it can be determined with higher accuracy.
ウェハ検査プロセスの1つ又は複数のパラメータは、さらに、設計データ空間における検査データの位置、コンテキスト・マップ、本明細書で説明されている他の情報に基づいて変更及び/又は最適化される。例えば、コンテキスト・マップを使用して、1つ又は複数のレチクル欠陥が検出された設計データの異なる部分の1つ又は複数の属性を決定することができ、異なる部分の1つ又は複数の設計データ属性をレチクル検査データの1つ又は複数の属性(1つ又は複数のレチクル欠陥の属性など)と組み合わせて使用して、(複数の)レチクル欠陥が検出された設計データの異なる部分に対応する検査データの異なる部分についてウェハ検査プロセス・パラメータを選択することができる。このような一例では、実質的に同じ(複数の)属性を有する設計データの部分に配置されている異なるタイプのレチクル欠陥の印刷可能性がウェハ検査プロセスの1つ又は複数の異なるパラメータで判定されるようにウェハ検査プロセスの1つ又は複数のパラメータを選択することができる。他の例では、(複数の)属性の異なる値を有する設計データの部分に配置されている同じタイプのレチクル欠陥の印刷可能性がウェハ検査プロセスの1つ又は複数の異なるパラメータで判定されるようにウェハ検査プロセスの1つ又は複数のパラメータを選択することができる。   One or more parameters of the wafer inspection process are further modified and / or optimized based on the location of the inspection data in the design data space, the context map, and other information described herein. For example, a context map can be used to determine one or more attributes of different parts of the design data where one or more reticle defects are detected, such that one or more design data of the different parts Inspections corresponding to different parts of the design data where the reticle defect (s) were detected using attributes in combination with one or more attributes of the reticle inspection data (such as one or more reticle defect attributes) Wafer inspection process parameters can be selected for different portions of the data. In one such example, the printability of different types of reticle defects placed in portions of design data having substantially the same attribute (s) is determined by one or more different parameters of the wafer inspection process. One or more parameters of the wafer inspection process can be selected. In another example, the printability of the same type of reticle defect located in the part of the design data having different values of the attribute (s) is determined by one or more different parameters of the wafer inspection process. One or more parameters of the wafer inspection process can be selected.
レチクル欠陥の印刷可能性を判定するようにウェハ検査プロセスを最適化するため上で説明されている実施形態において使用されるコンテキスト・マップは、本明細書で説明されているよう構成され、本明細書で説明されているコンテキスト・マップのどれかを含む。それに加えて、コンテキスト・マップに含まれる情報はどれも、ウェハ検査プロセスの1つ又は複数のパラメータを変更するために上で説明されている実施形態において使用される。   The context map used in the embodiment described above to optimize the wafer inspection process to determine the printability of reticle defects is configured as described herein and is Contains any of the context maps described in the document. In addition, any information contained in the context map is used in the embodiments described above to modify one or more parameters of the wafer inspection process.
いくつかの実施形態では、この方法は、検査データを使用してウェハ上で検出された結果に基づいてウェハ上で実行されるべき電気的試験プロセスの1つ又は複数のパラメータを変更することを含む。例えば、試験空間において、監視フェーズは、本明細書で説明されている実施形態に従って識別された系統的欠陥を使用して試験パターン及び/又は他の試験パラメータを定義又は修正することを含む。それに加えて、検査データを使用してウェハ上で検出された欠陥を使用することで、欠陥の1つ又は複数が電気的試験プロセスにより試験されない(又は「電気的試験を逃れる」)かどうかを判定し、また1つ又は複数の欠陥が電気的試験プロセスにより試験されるように電気的試験プロセスが実行されるウェハ上の領域を定める1つ又は複数のパラメータを変更することができる。このように、検査プロセスの結果を電気的試験プロセスにフィードフォワードし、電気的試験プロセスで試験されない欠陥の数を減らすことができる。それに加えて、電気的試験プロセスの1つ又は複数のパラメータは、検査データを使用してウェハ上で検出された欠陥、本明細書で説明されているように決定される設計データ空間、又はウェハ空間における欠陥の位置、本明細書で説明されている任意の方法で決定された本明細書で説明されている欠陥の(複数の)属性を含む欠陥の1つ又は複数の属性、本明細書で説明されている任意の方法で決定された本明細書で説明されている設計データの(複数の)属性を含む設計データの1つ又は複数の属性、本明細書で説明されている他の情報、又はそれらの何らかの組合せに基づいて変更される。例えば、欠陥の位置、欠陥の(複数の)属性、設計データの(複数の)属性を使用して、本明細書で説明されているように欠陥の1つ又は複数に対する故障確率値を決定することができる。既存の電気的試験プロセスにより試験されない欠陥が、比較的低い故障確率値を有する場合、この方法により電気的試験プロセスの1つ又は複数のパラメータを変更することはできない。対照的に、既存の電気的試験プロセスにより試験されない欠陥が、比較的高い故障確率値を有する場合、比較的高い故障確率値を有する欠陥がこの電気的試験プロセスにより試験されるように電気的試験プロセスの1つ又は複数のパラメータを変更することができる。同様にして、計量プロセスのサンプリングなどの計量プロセスの1つ又は複数のパラメータは、上述のように選択、決定、又は変更される。   In some embodiments, the method includes modifying one or more parameters of an electrical test process to be performed on the wafer based on results detected on the wafer using inspection data. Including. For example, in the test space, the monitoring phase includes defining or modifying test patterns and / or other test parameters using systematic defects identified in accordance with the embodiments described herein. In addition, by using defects detected on the wafer using inspection data, whether one or more of the defects are not tested by the electrical test process (or “escape the electrical test”) One or more parameters can be determined to determine and define an area on the wafer where the electrical test process is performed such that one or more defects are tested by the electrical test process. In this way, the results of the inspection process can be fed forward to the electrical test process, reducing the number of defects that are not tested in the electrical test process. In addition, one or more parameters of the electrical test process may include a defect detected on the wafer using inspection data, a design data space determined as described herein, or a wafer One or more attributes of the defect, including the position of the defect in space, the attribute (s) of the defect described herein determined in any manner described herein, and One or more attributes of the design data, including the attribute (s) of the design data described herein, determined in any manner described in It is changed based on information or some combination thereof. For example, the defect location, the defect attribute (s), and the design data attribute (s) are used to determine a failure probability value for one or more of the defects as described herein. be able to. If a defect that is not tested by an existing electrical test process has a relatively low failure probability value, this method cannot change one or more parameters of the electrical test process. In contrast, if a defect that is not tested by an existing electrical test process has a relatively high failure probability value, the electrical test is performed so that a defect with a relatively high failure probability value is tested by this electrical test process One or more parameters of the process can be changed. Similarly, one or more parameters of a metering process, such as sampling of the metering process, are selected, determined, or changed as described above.
検査データを設計データにアラインさせることで、ウェハ上の「ホット・スポット」を検査することが可能になる。「ホット・スポット」は、致命欠陥が存在しうるウェハ上で印刷される設計データの一配置として一般に定義される。対照的に、「コールド・スポット」は、ニュイサンス欠陥が存在しうるウェハ上で印刷される設計データの一配置として一般に定義される。ニュイサンス欠陥の一例は、ウェハ上に形成されるデバイスの歩留まりに実質的に影響を及ぼさないフィーチャの限界寸法(CD)の変動であるが、これにより検査システムは、その配置に欠陥があることを示す。いくつかの欠陥は、欠陥がウェハの他の層上に形成されたデバイスの構造と接触しているなどのいくつかの条件の下でのみ致命欠陥となる。したがって、このような欠陥がウェハ上に印刷される設計データにおいて存在しうる配置は、一般に、「条件付きホット・スポット」と呼ばれる。   By aligning the inspection data with the design data, it becomes possible to inspect “hot spots” on the wafer. A “hot spot” is generally defined as an arrangement of design data printed on a wafer where a fatal defect may exist. In contrast, a “cold spot” is generally defined as an arrangement of design data printed on a wafer where nuisance defects may be present. An example of a nuisance defect is a variation in the critical dimension (CD) of a feature that does not substantially affect the yield of devices formed on the wafer, which can cause the inspection system to be defective in its placement. Show. Some defects are fatal only under some conditions, such as when the defects are in contact with the structure of a device formed on another layer of the wafer. Therefore, an arrangement where such defects can exist in design data printed on a wafer is commonly referred to as a “conditional hot spot”.
追加の実施形態では、この方法は、図1のステップ20に示されているように、ウェハ上で検出された欠陥がニュイサンス欠陥であるかどうかを判定することを含む。欠陥がニュイサンス欠陥であるかどうかは、設計データ空間における検査データの位置及び設計データの1つ又は複数の属性に基づいて判定される。例えば、いくつかの実施形態では、この方法は、設計データ空間における検査データの位置に基づいて設計データ空間における欠陥の位置を決定することと、設計データ空間における欠陥の位置と設計データ空間における設計データの1つ又は複数の属性に基づいて欠陥がニュイサンス欠陥であるかどうかを判定することとを含む。このステップでニュイサンス欠陥を識別するために使用される設計データの1つ又は複数の属性は、本明細書で説明されている(複数の)属性を含む。
例えば、設計データの1つ又は複数の属性は、コンテキスト・マップ内に定義される。このように、この方法は、コンテキスト・マップを欠陥データに適用し、限定はしないがPWQなどのアプリケーションにおいて重要と考えられない欠陥(例えば、ニュイサンス欠陥)をフィルタリング(例えば、破棄)することを含む。その際、加工プロセスの能力の限界に近づきつつある設計の部分を、コンテキストに基づいてクリティカルである部分とクリティカルでない部分とに分ける。他の例では、このステップでニュイサンス欠陥を識別するために使用される設計データの(複数の)属性は、設計データに対するホット・スポット情報を含む。このように、設計データ空間における欠陥の位置とホット・スポット情報を使用して、設計データにおいてコールド・スポットで検出された欠陥をニュイサンス欠陥として識別することができる。
In additional embodiments, the method includes determining whether the defect detected on the wafer is a nuisance defect, as shown in step 20 of FIG. Whether the defect is a nuisance defect is determined based on the position of the inspection data in the design data space and one or more attributes of the design data. For example, in some embodiments, the method determines the position of the defect in the design data space based on the position of the inspection data in the design data space, and the position of the defect in the design data space and the design in the design data space. Determining whether the defect is a nuisance defect based on one or more attributes of the data. The one or more attributes of the design data used to identify the nuisance defect at this step include the attribute (s) described herein.
For example, one or more attributes of the design data are defined in the context map. Thus, the method includes applying a context map to defect data and filtering (eg, discarding) defects (eg, nuisance defects) that are not considered important in applications such as but not limited to PWQ. . At this time, the part of the design that is approaching the limit of the capability of the machining process is divided into a critical part and a non-critical part based on the context. In another example, the design data attribute (s) used to identify the nuisance defect at this step includes hot spot information for the design data. In this way, the defect location and hot spot information in the design data space can be used to identify defects detected in the cold spot in the design data as nuisance defects.
リソグラフィのPWQアプリケーションは、一般に、異なる露光量と焦点オフセットで(つまり、変調された線量と焦点で)ウェハ上のダイを露光することと、設計上の弱点のある領域を決定し、プロセス・ウィンドウを決定するために使用されるダイにおける系統的欠陥を識別することとを含む。リソグラフィに対するPWQアプリケーションの例は、本明細書に全体が説明されているかのように参照により組み込まれる、2004年12月7日に出願されたWuらの同一出願人による米国特許出願第11/005,658号において例示されている。焦点と露光変調の多くのアーチファクトは、欠陥として現れるが(ダイ−標準参照ダイ差分)、実際にはニュイサンス欠陥である。このようなアーチファクトの例は、CDのバラツキ、及びこれらのアーチファクトがデバイスの歩留まり又は性能に全く又はほとんど影響を及ぼさない領域内の線端プルバック又はショートを含む。しかし、欠陥の位置は、本明細書で説明されている方法を使用して設計レイアウトに関して実質的に正確に決定される。それに加えて、本明細書で説明されている方法を使用することで、上でさらに説明されているように、比較的高い精度で対象領域を決定することができる。これらの「微小」検査対象領域は、知られているホット・スポットを中心とし、比較的高い感度で検査されるか、又は検査対象外領域又は比較的低い感度で検査される領域として知られているコールド・スポット(系統的ニュイサンス)を中心とすることができる。   Lithographic PWQ applications typically determine exposure of dies on a wafer with different exposure and focus offsets (ie, modulated dose and focus), design weak areas, and process windows. Identifying systematic defects in the die used to determine. An example of a PWQ application for lithography is incorporated by reference as if fully set forth herein, U.S. Patent Application No. 11/005, filed December 7, 2004, by the same applicant as Wu et al. 658. Many artifacts of focus and exposure modulation appear as defects (die-standard reference die difference) but are actually nuisance defects. Examples of such artifacts include CD variability, and line end pullbacks or shorts in areas where these artifacts have no or little impact on device yield or performance. However, the location of the defect is determined substantially accurately with respect to the design layout using the methods described herein. In addition, by using the methods described herein, the region of interest can be determined with relatively high accuracy, as further described above. These “small” areas to be inspected are centered around known hot spots and are inspected with relatively high sensitivity, or are known as non-inspection areas or areas with low sensitivity. Can be centered on the cold spot (systematic nuisance).
したがって、上述のように、この方法は、設計データ空間に関する欠陥の位置と、その位置が検査対象領域内にあるかどうかとに基づいて、欠陥がニュイサンス欠陥であるかどうかを判定することを含む。欠陥は、さらに、コンテキスト、サイズ、冗長性、PWQ「ルール」、又はその何らかの組合せに応じてフィルタリングされる。例えば、プロセス空間では、PWQ分析及びDOE分析は、監視フェーズにおいてホット・スポットを使用して実行される。それに加えて、本明細書で説明されている方法は、PWQアプリケーションを、現在使用されているノイズ・フィルタが分解能の制限のため機能しない65nm設計ルールよりも下に拡張するために使用される。したがって、本明細書で説明されている方法の利点の1つは、BF検査を拡張し系統的及びDFM欠陥を検出するためにこの方法を使用できることにある。特に、本明細書で説明されているようなCBIを使用すると、65nm設計ルール以下の系統的欠陥検査及び/又はDFMアプリケーションなどのBF検査システムの機能を付加することができる。これらの方法は、さらに、DFM系統的欠陥の根本原因を比較的迅速に突き止めることを可能にするか、又は保持する。根本原因を突き止めることは、本明細書でさらに説明されているように実行される。   Thus, as described above, the method includes determining whether the defect is a nuisance defect based on the position of the defect with respect to the design data space and whether the position is within the inspection area. . Defects are further filtered according to context, size, redundancy, PWQ “rules”, or some combination thereof. For example, in process space, PWQ analysis and DOE analysis are performed using hot spots in the monitoring phase. In addition, the methods described herein are used to extend PWQ applications below the 65 nm design rule where currently used noise filters do not work due to resolution limitations. Thus, one advantage of the method described herein is that it can be used to extend BF inspection to detect systematic and DFM defects. In particular, the use of CBI as described herein can add the functionality of a BF inspection system such as systematic defect inspection and / or DFM applications below the 65 nm design rule. These methods further allow or retain the root cause of DFM systematic defects relatively quickly. Locating the root cause is performed as described further herein.
他の実施形態では、この方法は、設計データ空間における設計データの1つ又は複数の属性に基づいて(上でさらに説明されているようにコンテキスト・マップで定義される)、又は欠陥の位置と、リスト又はデータベースなどのデータ構造体に格納される、ホット・スポットの位置とを比較することにより、ステップ22に示されているように、ニュイサンス欠陥であると判定されていない欠陥が系統的又はランダム欠陥であるかどうかを判定することを含む。それに加えて、注目していない欠陥のすべてが、ニュイサンス欠陥でない場合もある。例えば、比較的低い歩留まり影響を有するか、又は全く歩留まりに影響のない系統的欠陥は注目していない欠陥であり、ニュイサンス欠陥でないと考えられる。
そのような欠陥は、ウェハ上のアクティブ・パターン又はデバイス領域上に現れる。本明細書で説明されている方法は、そのような欠陥を識別することを含む。そのような欠陥、又はコールド・スポットに配置されている欠陥は、設計コンテキスト(例えば、冗長ビア)、モデル化(例えば、DesignScan)、PWQ、検査とレビュー、試験との欠陥相関(例えば、ある配置の比較的高い積層欠陥密度と比較的低い積層電気的障害配置など)から識別される。それに加えて、これらの欠陥の監視は、欠陥の位置とホット・スポット及びコールド・スポットの位置とを比較することにより実行される。さらに、これらの欠陥が配置されるパターンが共通であれば本明細書で説明されている設計データに基づくグループ分けの方法を使用して、これらの欠陥を他の系統的欠陥とは別にビン範囲に従って分けることができる。さらに、系統的欠陥の発見は、設計、モデル化結果、検査結果、計量結果、並びに試験及びFA結果からの複数の入力ソースを相関させることにより実行される。
In other embodiments, the method may be based on one or more attributes of the design data in the design data space (defined in the context map as further described above), or Defects that have not been determined to be nuisance defects, as shown in step 22, by comparing with the location of the hot spot, stored in a data structure such as a list or database, Determining whether it is a random defect. In addition, all defects that are not of interest may not be nuisance defects. For example, systematic defects that have a relatively low yield effect or have no effect on yield are defects that are not of interest and are not considered nuisance defects.
Such defects appear on the active pattern or device area on the wafer. The methods described herein include identifying such defects. Such defects, or defects that are placed in a cold spot, can have a design context (eg, redundant via), modeling (eg, DesignScan), PWQ, inspection and review, test defect correlation (eg, some placement) A relatively high stacking fault density and a relatively low stacking fault configuration). In addition, the monitoring of these defects is performed by comparing the position of the defects with the positions of the hot and cold spots. In addition, if the patterns in which these defects are placed are common, the grouping method based on the design data described in this specification can be used to separate these defects from the bin range separately from other systematic defects. Can be divided according to. In addition, systematic defect discovery is performed by correlating multiple input sources from design, modeling results, inspection results, weighing results, and test and FA results.
系統的DOIは、すべてのパターン依存欠陥タイプを含む。系統的欠陥を識別することは有益な作業であり、これらの欠陥がデバイスに及ぼす影響を分析することができる。ランダムDOIは、クリティカルなタイプのランダム欠陥の統計サンプルを含む。ランダム欠陥を識別することは有益な作業であるが、それは、クリティカルなタイプのランダム欠陥を分析してこれらの欠陥がデバイスに及ぼす影響を調べることができるからである。それに加えて、ランダム欠陥を識別することにより、ニュイサンス欠陥と考えられるランダム欠陥の検出を抑制するように、1つ又は複数の検査プロセス・パラメータを変更することができる。さらに、ニュイサンス欠陥を系統的原因(コールド・スポット)から区別するように(複数の)検査プロセス・パラメータを変更することができる。   Systematic DOI includes all pattern dependent defect types. Identifying systematic defects is a valuable task and the impact of these defects on the device can be analyzed. The random DOI includes statistical samples of critical types of random defects. Identifying random defects is a valuable task because critical types of random defects can be analyzed to determine the impact of these defects on the device. In addition, by identifying random defects, one or more inspection process parameters can be modified to suppress detection of random defects that are considered nuisance defects. Furthermore, the inspection process parameter (s) can be modified to distinguish nuisance defects from systematic causes (cold spots).
欠陥がニュイサンス欠陥であるか、系統的欠陥であるか、又はランダム欠陥であるかを判定することも、有益な作業であるが、それは、1つ又は複数のウェハ上で検出される欠陥のタイプや異なるタイプの欠陥が有する歩留まりとの関連性に基づいて歩留まりをより正確に推測することができるからである。それに加えて、本明細書で説明されている方法の結果を、場合によっては歩留まり予測と組み合わせて使用し、設計データ及び製造プロセスに関する1つ又は複数の決定を下すことができる。例えば、IC設計を検証するために、本明細書で説明されている方法の結果を使用することができる。他の例では、プロセスにより生成されるIC設計に影響を及ぼす系統的欠陥の数と系統的欠陥のタイプの数が少なくなるように、本明細書で説明されている方法の結果をIC設計プロセスにフィードバックすることができる。このような一例では、設計及び/又はIC設計プロセスで使用される光学ルールを変更するために、本明細書で説明されている方法の結果を使用することができる。さらに他の例では、検査されるウェハ・レベルを加工するために使用される1つ又は複数のプロセスの1つ又は複数のパラメータを変更するために、本明細書で説明されている方法の結果を使用することができる。好ましくは、(複数の)プロセスにより引き起こされる系統的欠陥及び/又は系統的欠陥のタイプの数、場合によってはクリティカルなランダム欠陥の数及び/又はクリティカルなランダム欠陥のタイプの数が少なくなるように、(複数の)プロセスの1つ又は複数のパラメータを変更する。   Determining whether a defect is a nuisance defect, a systematic defect, or a random defect is also a useful task, but it is the type of defect detected on one or more wafers. This is because the yield can be estimated more accurately based on the relationship with the yield of different types of defects. In addition, the results of the methods described herein can be used, possibly in combination with yield prediction, to make one or more decisions regarding design data and manufacturing processes. For example, the results of the methods described herein can be used to verify an IC design. In another example, the results of the methods described herein can be used to reduce the number of systematic defects and the types of systematic defects that affect the IC design produced by the process. Can provide feedback. In one such example, the results of the methods described herein can be used to change the optical rules used in the design and / or IC design process. In yet another example, the results of the methods described herein to change one or more parameters of one or more processes used to process the wafer level being inspected. Can be used. Preferably, the number of systematic defects and / or systematic defect types caused by the process (s), possibly the number of critical random defects and / or the number of types of critical random defects, is reduced. , Change one or more parameters of the process (es).
いくつかの実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて、ステップ24に示されているように、1つ又は複数の欠陥を分類することを含む。例えば、設計データ空間における欠陥の位置は、設計データ空間における検査データの位置から決定される。それに加えて、設計データ空間における欠陥の位置に関連する設計データの1つ又は複数の属性は、3テキスト・マップから、又は本明細書で説明されている他の方法により決定され、欠陥を分類するために欠陥の位置に関連する1つ又は複数の属性が使用される。他の実施形態では、この方法は、設計データ空間における欠陥に対応する検査データの部分の位置と、本明細書でさらに説明されるように設計データ空間にわたる設計データの1つ又は複数の属性とに対する値を含むコンテキスト・マップに基づいてウェハの異なる部分で検出された欠陥を分類することを含む。このように、この方法では、コンテキスト・マップを使用してコンテキストで欠陥を分類することができる。このステップで(複数の)欠陥を分類することは、さらに、本明細書で説明されている他の方法でも実行される。   In some embodiments, the method may include one or more as shown in step 24 based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Including classifying a plurality of defects. For example, the position of the defect in the design data space is determined from the position of the inspection data in the design data space. In addition, one or more attributes of the design data related to the location of the defect in the design data space are determined from the three text map or by other methods described herein to classify the defect. One or more attributes related to the location of the defect are used to do this. In other embodiments, the method includes the location of the portion of the inspection data corresponding to the defect in the design data space, and one or more attributes of the design data across the design data space as further described herein. Classifying defects detected in different parts of the wafer based on a context map containing values for. Thus, in this method, a defect can be classified by context using a context map. Classifying the defect (s) in this step is also performed in other ways as described herein.
そのような一実施形態では、欠陥を分類することは、ウェハの検査時に検査システムにより実行される。例えば、コンテキスト・マップは、ウェハを検査するときに本明細書で説明されているように欠陥を分類するために検査システムにより使用される。他のそのような実施形態では、欠陥を分類することは、ウェハに対する検査データの取り込みが完了した後に実行される。例えば、コンテキスト・マップは、検査データがオフラインで利用可能になった後、本明細書で説明されているように欠陥を分類するために検査システムにより使用される。このように、この方法は、コンテキスト・マップを使用して、欠陥を第2パス高分解能欠陥分類(HRDC)によりオンライン(例えば、検査システムを使用して)で分類するか、又はHRDCにより(例えば、SEMレビュー・ステーションを使用して)オフラインで分類することを含む。典型的には、第2パス欠陥分類は、検査システムによりオンラインで実行されようと、レビュー・システム(光学式又はSEM)によりオフラインで実行されようと、欠陥の再検出と分類を含む。再検出と分類は、両方とも、ユーザーにより手動で、又は自動的に(つまり、自動欠陥分類、ADC)実行できる。設計ルールが縮小すると、レビュー・プロセスで間違った物体を欠陥として識別する確率が高まる。設計データとコンテキスト・マップは、再検出と分類の両方に有益である。   In one such embodiment, classifying the defects is performed by the inspection system when inspecting the wafer. For example, the context map is used by the inspection system to classify defects as described herein when inspecting a wafer. In other such embodiments, classifying the defects is performed after inspection data capture for the wafer is complete. For example, the context map is used by the inspection system to classify defects as described herein after inspection data is available offline. Thus, the method uses context maps to classify defects online (eg, using an inspection system) by second pass high resolution defect classification (HRDC), or by HRDC (eg, Including offline classification (using a SEM review station). Typically, second pass defect classification includes defect re-detection and classification, whether performed online by an inspection system or offline by a review system (optical or SEM). Both redetection and classification can be performed manually by the user or automatically (ie, automatic defect classification, ADC). As design rules shrink, the probability of identifying the wrong object as a defect in the review process increases. Design data and context maps are useful for both rediscovery and classification.
再検出に関しては、コンテキスト・マップは、ユーザー又はシステムがレビュー・システムの視野内で確かな欠陥を位置決めできるように欠陥の近くの局所的バックグラウンド情報を与える。例えば、レビュー・システムにより生成されるウェハの局所イメージを設計データにアラインさせることができ、これにより、設計データ空間における欠陥の位置をアラインされた局所イメージにおいて実質的に正確に識別することができる。それに加えて、レビュー・システムでは、局所イメージとのアラインのため設計データのシミュレートされたイメージ(例えば、階調イメージ)を使用することができ、設計データ空間における欠陥の位置を使用して、局所イメージの中の欠陥の位置を決定することができる。このようなシミュレートされたイメージは、レビュー・プロセスにおける欠陥の再検出と細かいアライメント調整に使用される。このようなシミュレーションの例は、本明細書に全体が説明されているかのように参照により組み込まれる、McGheeらの米国特許第6,581,193号において例示されている。本明細書で説明されている方法は、本特許において説明されている方法のどれかの(複数の)ステップを含む。したがって、本明細書で説明されているこれらの方法及びシステムは、比較的高い精度の欠陥検出を実行するために使用される。   With respect to rediscovery, the context map provides local background information near the defect so that the user or system can locate a certain defect within the review system's field of view. For example, a local image of the wafer generated by the review system can be aligned to the design data so that the location of defects in the design data space can be substantially accurately identified in the aligned local image. . In addition, the review system can use a simulated image of design data (eg, a tone image) for alignment with a local image, using the location of defects in the design data space, The position of the defect in the local image can be determined. Such simulated images are used for defect re-detection and fine alignment in the review process. An example of such a simulation is illustrated in McGhee et al. US Pat. No. 6,581,193, which is incorporated by reference as if fully set forth herein. The methods described herein include any step (s) of the methods described in this patent. Accordingly, these methods and systems described herein are used to perform relatively high accuracy defect detection.
分類に関して、コンテキスト・マップは、欠陥が属しているクラスを決定するために(レビューにより取り込まれたデータとともに)使用される追加の情報を与える。レビューは、さらに、コンテキスト・マップ、レビューにより取り込まれたデータと検査データを使用して実行される。例えば、検査システムの時間遅延積分(TDI)カメラにより取り込まれたパッチ・イメージ及び/又は検査システムにより取り込まれた高分解能パッチ・イメージを欠陥サンプルのレビューに送る。パッチ・イメージは、光学又はSEMレビュー及び分類用のコンテキスト・マップと組み合わせて使用される。このように、上でさらに説明されているように欠陥位置を決定できる際の座標の正確さにより、システムは、設計コンテキスト及び/又はDRC障害事象コードに基づいて、欠陥を実質的に正確に分類することができる。   With respect to classification, the context map provides additional information that is used (along with the data captured by the review) to determine the class to which the defect belongs. The review is further performed using the context map, the data captured by the review and the inspection data. For example, a patch image captured by the time delay integration (TDI) camera of the inspection system and / or a high resolution patch image captured by the inspection system is sent for review of the defect sample. Patch images are used in combination with optical or SEM review and classification context maps. In this way, the accuracy of coordinates when the defect location can be determined as described further above allows the system to classify defects substantially accurately based on design context and / or DRC failure event codes. can do.
上述のステップの1つ又は複数は、系統的欠陥が検査結果及び本明細書で説明されている他の結果を使用して識別、分類される(又はビン範囲に従って分けられる)監視フェーズにおいて実行される。監視フェーズは、偏倚監視と基準改善を含む。監視フェーズは、製品増産時や生産時に実行される。マルチソース空間(設計、ウェハ、レチクル、試験、プロセス空間の間の相関を含む)において、検査により検出された系統的欠陥を識別し、分類する際に、本明細書で説明されているステップの任意の組合せを使用することができる。それに加えて、それらと組み合わせてマルチソース空間のステップの1つ又は複数を使用し、系統的欠陥識別結果を検証することができる。   One or more of the above steps are performed in a monitoring phase in which systematic defects are identified and classified (or separated according to bin ranges) using inspection results and other results described herein. The The monitoring phase includes bias monitoring and standard improvement. The monitoring phase is executed when the product is increased or produced. In identifying and classifying systematic defects detected by inspection in a multi-source space (including correlation between design, wafer, reticle, test, process space), the steps described herein Any combination can be used. In addition, one or more of the steps in the multi-source space can be used in combination with them to verify the systematic defect identification results.
それに加えて、設計データ空間における欠陥の位置を検査データ、設計データ、又は分類データと組み合わせて、監視フェーズにおける系統的欠陥(例えば、ホット・スポット又はコールド・スポットに配置される欠陥)を識別することができる。また、識別されたホット・スポットを使用することで、ホット・スポット配置で「ヒット」がある場合の検査結果の設計コンテキストを決定することができ、これは後処理のオンツール又はオフツールで実行される。設計データ空間に相関する歩留まり(又はKP値)も、系統的欠陥を監視するための属性として使用することができる。それに加えて、1つ又は複数の欠陥属性を使用して、複数のホット・スポット候補がある場合のホット・スポットとの関連性を推論することができる。   In addition, the location of defects in the design data space is combined with inspection data, design data, or classification data to identify systematic defects in the monitoring phase (eg, defects placed in hot spots or cold spots). be able to. The identified hot spots can also be used to determine the design context for inspection results when there is a “hit” in the hot spot placement, which can be done with post-processing on-tool or off-tool. Is done. Yield (or KP value) correlated to the design data space can also be used as an attribute to monitor systematic defects. In addition, one or more defect attributes can be used to infer the relevance to a hot spot when there are multiple hot spot candidates.
レチクル空間において、監視フェーズは、知られている系統的欠陥をランダム欠陥から分離するために検査結果と比較できるホット・スポットに関する情報を生成すること(例えば、(複数の)ホット・スポット・リストの作成)を含む。それに加えて、ホット・スポットに対するコンテキスト情報などの1つ又は複数のホット・スポット属性を使用して、複数の技術、層、又はデバイスにまたがってホット・スポットを共有できるか、またできるのであれば、どの技術、層、又はデバイスであるのかを判定することができる。さらに、検査により識別される系統的欠陥を使用して、計量部位配置、測定、又は他のパラメータなどの計量プロセスの1つ又は複数のパラメータを定義又は修正することができる。   In reticle space, the monitoring phase generates information about hot spots that can be compared with inspection results to separate known systematic defects from random defects (eg, hot spot list (s)). Creation). In addition, one or more hot spot attributes, such as context information for the hot spot, can be used to share the hot spot across multiple technologies, layers, or devices, and if possible Which technology, layer, or device can be determined. In addition, systematic defects identified by inspection can be used to define or modify one or more parameters of the metering process, such as metering site placement, measurements, or other parameters.
いくつかの実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいてウェハ上で検出された1つ又は複数の欠陥に対する故障確率値を決定することを含む。それに加えて、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいてウェハの異なる部分で検出された欠陥の故障確率属性値を決定することを含む。欠陥に対する故障確率値は、本明細書でさらに説明されるように欠陥に対応する検査データの設計データ空間位置と設計データ空間における設計データの1つ又は複数の属性に基づいて決定される。 In some embodiments, the method includes failure for one or more defects detected on a wafer based on the location of inspection data in the design data space and one or more attributes of the design data in the design data space. Including determining a probability value. In addition, the method determines failure probability attribute values for defects detected in different portions of the wafer based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Including that. The failure probability value for the defect is determined based on the design data space location of the inspection data corresponding to the defect and one or more attributes of the design data in the design data space, as further described herein.
他の実施形態では、この方法は、設計データ空間における検査データの位置に基づいて設計データ空間におけるウェハ上で検出された欠陥の位置の座標を決定することと、設計データに対するフロア・プランに基づいて欠陥の位置の座標を設計セル座標に変換することとを含む。このように、欠陥座標は、チップ設計のフロア・プランに基づいて設計セル座標に変換される。このような一実施形態では、この方法は、オーバーレイ公差を使用して欠陥の周囲の異なる領域を決定することと、1つ又は複数のセル・タイプに対する領域を使用して欠陥リピータ解析を実行し、1つ又は複数のセル・タイプが系統的欠陥セル・タイプであるかどうかを判定し、また系統的欠陥セル・タイプ内の1つの又は複数の系統的欠陥ジオメトリの1つ又は複数の配置を決定することとを含む。このように、この方法は、リピータ分析にセル・ベース座標を使用することを含む。特に、欠陥リピータ分析は、オーバーレイ公差を使用して実行され(例えば、それぞれの欠陥を囲む2次元領域を定義する)、セル・タイプ毎に、系統的欠陥のあるセル・タイプの有無を判定し、セル内の系統的欠陥のあるジオメトリの配置を決定することができる。それに加えて、この方法は、セル・コンテキストに基づいて欠陥のセル・ベースのビン範囲によるグループ分けを含む。このようなビン範囲に従って分けることは、本明細書でさらに説明されているように実行される。このような一実施形態では、この方法は、系統的欠陥セル・タイプの近くに配置されているセル、ジオメトリ、又はそれらの何らかの組合せに対する設計データの1つ又は複数の属性に基づいて空間的系統的欠陥が系統的欠陥セル・タイプ内に生じるかどうかを判定することを含む。このように、空間的系統的欠陥のあるセルの設計コンテキスト(セル又はジオメトリを囲む)を属性として使用し、空間的系統的欠陥の出現をさらに特徴付けることができる。   In another embodiment, the method is based on determining a coordinate of a position of a defect detected on the wafer in the design data space based on the position of the inspection data in the design data space and based on a floor plan for the design data. And converting the coordinates of the position of the defect into design cell coordinates. In this way, the defect coordinates are converted into design cell coordinates based on the floor plan of the chip design. In one such embodiment, the method uses overlay tolerances to determine different regions around the defect and performs defect repeater analysis using regions for one or more cell types. Determine whether one or more cell types are systematic defect cell types and determine one or more placements of one or more systematic defect geometries within the systematic defect cell types Determining. Thus, the method includes using cell based coordinates for repeater analysis. In particular, defect repeater analysis is performed using overlay tolerances (eg, defining a two-dimensional region surrounding each defect), and for each cell type, determines whether there is a system type with systematic defects. The arrangement of systematic defective geometries in the cell can be determined. In addition, the method includes grouping by defect cell-based bin ranges based on cell context. Dividing according to such bin ranges is performed as further described herein. In one such embodiment, the method includes a spatial lineage based on one or more attributes of the design data for a cell, geometry, or some combination thereof that is located near the systematic defect cell type. Determining whether a physical defect occurs within the systematic defect cell type. In this way, the design context of a cell with spatial systematic defects (surrounding the cell or geometry) can be used as an attribute to further characterize the appearance of spatial systematic defects.
他の実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて、ステップ26に示されているように、ビン範囲に従って欠陥(例えば、欠陥の全部又は一部)をグループ分けすることを含む。例えば、本明細書で説明されているように、設計データ空間における欠陥の位置は、設計データ空間における検査データの位置から決定される。次いで、ビン範囲に従って欠陥を分けるために使用される設計データの1つ又は複数の属性は、設計データ空間における欠陥の位置に基づいて決定される。この実施形態で使用される設計データの1つ又は複数の属性は、恐らくは他の検査結果(例えば、統合欠陥オーガナイザー(iDO)の結果及び統合自動欠陥分類(iADC)の結果)と組み合わせて設計データに関連する値などの本明細書で説明されている設計データの(複数の)属性(例えば、歩留まり影響)を含む。それに加えて、設計データ空間における欠陥の位置に関連する設計データの1つ又は複数の属性をコンテキスト・マップから決定することができる。このように、この方法は、ウェハ検査時に検出された欠陥にコンテキスト・マップを適用し欠陥をコンテキストにソートすることを含む。   In other embodiments, the method may include defects according to bin ranges, as shown in step 26, based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Grouping (eg, all or part of a defect). For example, as described herein, the position of the defect in the design data space is determined from the position of the inspection data in the design data space. Then, one or more attributes of the design data used to separate the defects according to the bin range are determined based on the position of the defects in the design data space. One or more attributes of the design data used in this embodiment are probably combined with other inspection results (eg, Integrated Defect Organizer (iDO) results and Integrated Automatic Defect Classification (iADC) results). Including the attribute (s) (eg, yield effects) of the design data described herein, such as values associated with. In addition, one or more attributes of the design data associated with the location of the defect in the design data space can be determined from the context map. Thus, the method includes applying a context map to defects detected during wafer inspection and sorting the defects into contexts.
したがって、本明細書で説明されている方法は、ウェハ検査のためコンテキスト・ベースのバックグラウンドでビン範囲に従って分けることを含む。例えば、上述のように、この方法では、コンテキスト・マップを使用してコンテキストで欠陥をビン範囲に従って分けることができる。このような一例では、ニュイサンス・フィルタリングの後に残る欠陥は、コンテキスト又は上で説明されている他の情報によりソートされ、それにより、ランダム欠陥ではない系統的欠陥である欠陥を識別することができる。コンテキストは、さらに、ビン範囲に従って分けてソートする欠陥に関連する他のイメージ導出属性と併用される。   Accordingly, the methods described herein include dividing according to bin ranges in a context-based background for wafer inspection. For example, as described above, the method can use a context map to divide defects in context according to bin ranges. In one such example, defects remaining after nuisance filtering can be sorted by context or other information described above, thereby identifying defects that are systematic defects that are not random defects. The context is further used in conjunction with other image derivation attributes associated with defects that are sorted and sorted according to bin ranges.
さらに、これらの欠陥は、欠陥の予想電気的パラメータ及び/又は設計データ空間における欠陥位置に近接するデバイス・フィーチャの予想電気的パラメータに基づいてビン範囲に従って分けられる。欠陥及びデバイス・フィーチャの予想電気的パラメータは、前の電気的試験、欠陥の電気的パラメータのシミュレーション、欠陥のレビュー、又はそれらの何らかの組合せに基づいて決定される。それに加えて、1つ又は複数の欠陥に対する障害シミュレーションは、設計データ空間における(複数の)欠陥の位置及び/又はビン範囲に従って(複数の)欠陥が分けられるグループに基づく。   Further, these defects are separated according to bin ranges based on the expected electrical parameters of the defects and / or the expected electrical parameters of device features proximate to the defect location in the design data space. The expected electrical parameters of the defects and device features are determined based on previous electrical tests, simulation of the electrical parameters of the defects, review of the defects, or some combination thereof. In addition, fault simulation for one or more defects is based on a group in which the defect (s) are separated according to the location and / or bin range of the defect (s) in the design data space.
いくつかの実施形態では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、設計データが印刷されるレチクルについて取り込まれるレチクル検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。このように、レチクル検査データを、ビン範囲によるグループ分けの属性として使用することができる。特に、レチクル検査データ属性は、ウェハ上で検出された欠陥をビン範囲に従って分ける際に使用される。この実施形態では、設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性のどれかを含む。レチクル検査データの1つ又は複数の属性は、レチクル上で検出された欠陥、レチクル空間におけるレチクル上で検出された欠陥の位置、レチクル上で検出された欠陥の1つ又は複数の属性、レチクル上に印刷される設計データの1つ又は複数の属性、又はそれらの何らかの組合せなどのレチクル検査データの属性を含む。レチクル上で検出された欠陥の1つ又は複数の属性は、本明細書で説明されている(複数の)欠陥属性を含む。それに加えて、レチクル上に印刷される設計データの1つ又は複数の属性は、本明細書で説明されている(複数の)設計データ属性のどれかを含む。   In some embodiments, the method includes the location of inspection data in the design data space, one or more attributes of the design data in the design data space, and one of the reticle inspection data captured for the reticle on which the design data is printed. Or grouping defects according to bin ranges based on a plurality of attributes. Thus, reticle inspection data can be used as an attribute for grouping by bin range. In particular, the reticle inspection data attribute is used in separating defects detected on the wafer according to the bin range. In this embodiment, the one or more attributes of the design data include any of the design data attribute (s) described herein. One or more attributes of the reticle inspection data are: defects detected on the reticle, position of defects detected on the reticle in reticle space, one or more attributes of defects detected on the reticle, on the reticle Includes one or more attributes of design data to be printed on, or attributes of reticle inspection data, such as some combination thereof. The one or more attributes of the defect detected on the reticle include the defect attribute (s) described herein. In addition, the one or more attributes of the design data printed on the reticle include any of the design data attribute (s) described herein.
レチクル検査データの(複数の)属性は、本明細書で説明されている方法及びシステムの実施形態により(例えば、レチクル検査システムの出力を使用することにより)好適な方法で決定される。それとは別に、又はそれに加えて、レチクル検査データの(複数の)属性を、本明細書で説明されている方法及びシステムの実施形態により、(複数の)属性が格納されている記憶媒体及び/又は(複数の)属性を決定したレチクル検査システムから取り込むことができる。   The attribute (s) of the reticle inspection data are determined in a suitable manner by the method and system embodiments described herein (eg, by using the output of the reticle inspection system). Alternatively or additionally, the attribute (s) of the reticle inspection data may be stored in accordance with the method and system embodiments described herein in the storage medium in which the attribute (s) is stored and / or Alternatively, the attribute (s) can be captured from the determined reticle inspection system.
レチクル検査データの1つ又は複数の属性に少なくとも一部は基づいてビン範囲に従って欠陥を分けることを用いて、欠陥がレチクル上の欠陥により引き起こされたかどうか、ウェハ上の欠陥の原因となったレチクル欠陥の1つ又は複数の属性、ウェハ上の欠陥の原因となった可能性のある、レチクル上に印刷される設計データの1つ又は複数の属性に基づいて欠陥を分離することができる。そのようにして、ビン範囲に従って分けた結果は、欠陥の原因及び/又はレチクルが欠陥及び/又はウェハ上に印刷される設計データにどのような影響を及ぼすかに関する追加の情報を与える。このようなビン範囲に従って分けた結果は、レチクル製造プロセスの1つ又は複数のパラメータ、レチクル検査プロセスの1つ又は複数のパラメータ、レチクル欠陥レビュー・プロセスの1つ又は複数のパラメータ、レチクル修復プロセスの1つ又は複数のパラメータ、他のレチクル又は設計関係プロセスの1つ又は複数のパラメータ、本明細書で説明されている他のプロセスの1つ又は複数のパラメータ、又はその何らかの組合せを変更するために有利に使用される。また、この実施形態においてビン範囲に従って欠陥を分けることは、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、レチクル検査データの1つ又は複数の属性、本明細書で説明されている他の情報に基づいて実行される。   The reticle that caused the defect on the wafer, whether the defect was caused by a defect on the reticle, using separating the defect according to the bin range based at least in part on one or more attributes of the reticle inspection data Defects can be isolated based on one or more attributes of the defect, one or more attributes of design data printed on the reticle that may have caused the defect on the wafer. As such, the results divided according to bin range provide additional information regarding the cause of the defect and / or how the reticle affects the defect and / or design data printed on the wafer. The results divided according to such bin ranges may include one or more parameters of the reticle manufacturing process, one or more parameters of the reticle inspection process, one or more parameters of the reticle defect review process, the reticle repair process To change one or more parameters, one or more parameters of another reticle or design-related process, one or more parameters of other processes described herein, or some combination thereof Advantageously used. Further, in this embodiment, the defect is classified according to the bin range includes the position of the inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the reticle inspection data, the book It is performed based on other information described in the specification.
他の一実施形態では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。このように、検査データから導き出される1つ又は複数の属性を、ビン範囲によるグループ分けの計算で使用することができる。この実施形態では、設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性のどれかを含む。それに加えて、ビン範囲によるグループ分けに使用される検査データの1つ又は複数の属性は、本明細書で説明されている検査データの(複数の)属性のどれかを含む。この実施形態では、本明細書で説明されている他の情報を使用して、ビン範囲に従って欠陥を分けることもできる。この実施形態においてビン範囲に従って分けることは、本明細書でさらに説明されているように実行される。   In another embodiment, the method is based on bin ranges based on the location of the inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data. Including grouping defects. In this way, one or more attributes derived from the inspection data can be used in the calculation of the grouping by bin range. In this embodiment, the one or more attributes of the design data include any of the design data attribute (s) described herein. In addition, the one or more attributes of the test data used for bin range grouping include any of the test data attribute (s) described herein. In this embodiment, other information described herein can also be used to separate defects according to bin range. In this embodiment, dividing according to bin ranges is performed as described further herein.
追加の実施形態では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性、設計データが印刷されるレチクルについて取り込まれるレチクル検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。このように、レチクル検査データを、ビン範囲によるグループ分けの属性として使用することができる。特に、レチクル検査データ属性は、ウェハ上で検出された欠陥をビン範囲に従って分ける際に使用される。この実施形態でビン範囲によるグループ分けに使用される設計データ空間における設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性を含む。この実施形態におけるビン範囲によるグループ分けに使用される検査データの1つ又は複数の属性は、本明細書で説明されている検査データの(複数の)属性のどれかを含む。この実施形態におけるビン範囲によるグループ分けに使用されるレチクル検査データの1つ又は複数の属性は、本明細書で説明されているレチクル検査データの(複数の)属性のどれかを含む。この実施形態においてビン範囲に従って分けることは、本明細書でさらに説明されているように実行される。それに加えて、この実施形態のビン範囲に従って分けた結果は、本明細書で説明されている(複数の)方法の他の(複数の)ステップを実行するために使用される。   In an additional embodiment, the method includes the location of inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data, the reticle on which the design data is printed. Grouping defects according to bin ranges based on one or more attributes of reticle inspection data captured for. Thus, reticle inspection data can be used as an attribute for grouping by bin range. In particular, the reticle inspection data attribute is used in separating defects detected on the wafer according to the bin range. The one or more attributes of the design data in the design data space used for grouping by bin ranges in this embodiment include the design data attribute (s) described herein. The one or more attributes of the inspection data used for grouping by bin range in this embodiment include any of the inspection data attribute (s) described herein. The one or more attributes of the reticle inspection data used for grouping by bin range in this embodiment include any of the attribute (s) of the reticle inspection data described herein. In this embodiment, dividing according to bin ranges is performed as described further herein. In addition, the results divided according to the bin ranges of this embodiment are used to perform the other step (s) of the method (s) described herein.
いくつかの実施形態では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性、及びウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対し、設計データ、異なる設計データ、又はそれらの何らかの組合せについて、そのウェハ、他の複数のウェハ、又はそれらの何らかの組合せに対するすでに取り込まれている検査データの1つ又は複数の属性に基づいて、ビン範囲に従って欠陥をグループ分けすることを含む。このように、同じ又は異なるウェハ、同じ又は異なる設計、同じ又は異なるプロセス層についてすでに集められている検査データから決定される属性をビン範囲によるグループ分けの計算に含めることができる。すでに集められている検査データは、データ構造体に格納されるか、又は本明細書で説明されているように構成される、知識ベースに格納される。このように、すでに取り込まれている検査データの1つ又は複数の属性は、累積学習データ、履歴データ、又はデータの訓練集合から決定される。この実施形態では、設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性のどれかを含む。それに加えて、ビン範囲によるグループ分けに使用される検査データの1つ又は複数の属性は、本明細書で説明されている検査データの(複数の)属性のどれかを含む。この実施形態では、本明細書で説明されている他の情報を使用して、ビン範囲に従って欠陥を分けることもできる。この実施形態においてビン範囲に従って分けることは、本明細書でさらに説明されているように実行される。   In some embodiments, the method includes the location of inspection data in the design data space, one or more attributes of the design data in the design data space, one or more attributes of the inspection data, and wafer inspection data. For a captured process layer, a different process layer, or some combination thereof, the design data, different design data, or some combination thereof is already captured for that wafer, other wafers, or some combination thereof. Grouping defects according to bin ranges based on one or more attributes of the inspection data being recorded. Thus, attributes determined from inspection data already collected for the same or different wafers, the same or different designs, the same or different process layers can be included in the bin range grouping calculation. Test data that has already been collected is stored in a data structure or in a knowledge base that is configured as described herein. In this way, one or more attributes of test data already captured are determined from cumulative learning data, historical data, or a training set of data. In this embodiment, the one or more attributes of the design data include any of the design data attribute (s) described herein. In addition, the one or more attributes of the test data used for bin range grouping include any of the test data attribute (s) described herein. In this embodiment, other information described herein can also be used to separate defects according to bin range. In this embodiment, dividing according to bin ranges is performed as described further herein.
上述の実施形態のどれかにおいて、ビン範囲に従って分けることは、オンツール、オフツール、又はその何らかの組合せで実行される。   In any of the embodiments described above, dividing according to bin ranges is performed on-tool, off-tool, or some combination thereof.
追加の実施形態では、この方法は、恐らくは他の検査結果(例えば、iDO結果及びiADC結果)と組み合わせた設計データに関連する歩留まりの影響など設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性とに基づいて、図28に示されているように、レビューのため欠陥の少なくとも一部を選択することを含む。レビューのため欠陥を選択するのに使用される設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性を含む。それに加えて、設計データ空間における検査データの位置は、本明細書で説明されているような欠陥に対応する設計データの(複数の)属性を決定するために使用される、本明細書で説明されているような設計データ空間における欠陥の位置を決定するために使用される。このようないくつかの実施形態では、本明細書で説明されているようにニュイサンス欠陥をフィルタリングして、ウェハ上で検出された他の欠陥から分離し、DOI(又は非ニュイサンス欠陥)のみをレビュー又はさらなる分析のために保持することができる。他の実施形態では、欠陥リストと識別されたホット・スポット、欠陥とホット・スポットの分類、設計コンテキストを使用して、監視フェーズにおけるレビュー・サンプリング(サブサンプリングを含んでいてもよい)を改善することができ、これは、オンツールで、又はオフツールで後処理の際に実行される。   In additional embodiments, the method may include the location of inspection data in the design data space and the design in the design data space, such as the yield effect associated with design data, possibly combined with other inspection results (eg, iDO results and iADC results). Based on one or more attributes of the data, including selecting at least a portion of the defects for review, as shown in FIG. The one or more attributes of the design data used to select defects for review include the design data attribute (s) described herein. In addition, the location of the inspection data in the design data space is described herein, which is used to determine the attribute (s) of the design data corresponding to the defects as described herein. Used to determine the location of the defect in the design data space. In some such embodiments, nuisance defects are filtered and separated from other defects detected on the wafer as described herein, and only the DOI (or non-nuisance defects) is reviewed. Or it can be retained for further analysis. In other embodiments, hot spots identified with defect lists, defect and hot spot classifications, and design context are used to improve review sampling (which may include sub-sampling) in the monitoring phase. This can be done during post-processing on-tool or off-tool.
他の実施形態では、レビューのため欠陥を選択することは、ビン範囲に従って分けた結果に応じて実行される。例えば、あるグループの欠陥は、レビューのため選択されるが、他のグループの欠陥は、レビューのため選択されない。他の例では、欠陥のあるグループは、他のグループに比べて重いサンプリングとなる(つまり、あるグループからの欠陥がレビューのため多く選択される)。サンプリングされる欠陥のグループとそれらのグループがサンプリングされる程度は、例えば、グループのそれぞれに関連付けられている設計の1つ又は複数の属性、あるいは欠陥のグループに関連付けられている本明細書で説明されている他の情報に基づいて決定される。レビューのため欠陥を選択することは、さらに、欠陥又は欠陥ビンに関連付けられた歩留まり関連性に応じて実行される。例えば、欠陥の母集団をランダム欠陥と系統的欠陥とに分割することができ、異なるサンプル・プランを異なる欠陥タイプのそれぞれについて使用することができる。このように、異なるタイプの欠陥に対するサンプリング戦略は、劇的に異なりうる。   In other embodiments, selecting defects for review is performed according to the results divided according to bin ranges. For example, some groups of defects are selected for review, while other groups of defects are not selected for review. In other examples, defective groups result in heavier sampling than other groups (ie, defects from one group are selected more frequently for review). The groups of defects that are sampled and the degree to which those groups are sampled are described, for example, in one or more attributes of the design associated with each of the groups, or the specification associated with the group of defects. Determined based on other information that is being made. Selecting a defect for review is further performed as a function of the yield association associated with the defect or defect bin. For example, the defect population can be divided into random defects and systematic defects, and different sample plans can be used for each of the different defect types. Thus, sampling strategies for different types of defects can be dramatically different.
いくつかの実施形態では、この方法は、レビューのため欠陥の少なくとも一部を選択することを含み、これは、設計データの1つ又は複数の属性の異なる値を有する設計データ空間における設計データのそれぞれの部分において位置特定される少なくとも1つの欠陥を含む。このように、設計データのそれぞれの異なる部分における欠陥は、レビューのためサンプリングされる。例えば、それぞれの欠陥のコンテキストを使用して、レビューのため欠陥をソートし(例えば、コンテキストのクリティカル度により)、欠陥が検出されるすべてのコンテキストがレビュー・サンプルに表されることを保証するレビュー・サンプルを生成する。   In some embodiments, the method includes selecting at least a portion of the defects for review, which includes design data in a design data space having different values of one or more attributes of the design data. Includes at least one defect located in each portion. In this way, defects in each different part of the design data are sampled for review. For example, use the context of each defect to sort the defects for review (eg, by context criticality) and to ensure that all contexts where defects are detected are represented in the review sample Generate a sample.
他の実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて、ステップ30に示されているように、欠陥がレビューされる順序を決定することを含む。例えば、この方法は、コンテキスト・マップを使用し、オフライン・レビュー(例えば、光学又はSEMレビュー)の優先度に基づいて欠陥をソートすることを含む。それぞれの欠陥のコンテキストは、系統的欠陥と潜在的系統的欠陥に、他の欠陥タイプよりも高い優先度が与えられるようにレビューの欠陥をソートする(例えば、コンテキストのクリティカル度により)ために使用される。   In other embodiments, the method can review defects as indicated in step 30 based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Determining the order in which For example, the method includes sorting defects based on priority of offline review (eg, optical or SEM review) using a context map. The context of each defect is used to sort review defects (eg, by context criticality) so that systematic and potential systematic defects are given higher priority than other defect types. Is done.
ウェハ上のダイを横切るサンプル点で検査データ・ストリームを所定のアライメント部位(GDSデータベースからのレンダリングされたイメージなど)にアラインさせて、ウェハ上のすべての点で検査データのサブピクセル・アライメントを行う方法には、多数の利点がある。例えば、生データ・ストリームは、設計データに実質的に正確にアラインされるため、設計データ空間における欠陥位置は、サブピクセル精度(例えば、現在達成可能な100nm以下の精度と1000nmの精度)で決定される。実質的に高い精度の欠陥位置であれば、任意の後続のレビュー・プロセスの精度を大幅に高め、またSEM又はFIBシステムなどの欠陥レビュー・システム上で欠陥の位置を特定し、画像処理し、分析することができる速度を増大することができる。それに加えて、欠陥に関連付けられているコンテキスト情報は、HRDCフェーズにおいて使用されるが、これは、第2パス・レビューで検査システム上で、又はSEM又は光学レビュー・ステーション上でオフラインにより実行される。このような情報は、さらに、欠陥を自動的に又は手動で位置特定するのを補助できる欠陥に関する任意の他の局所的コンテキスト情報に加えて自動欠陥位置特定(ADL)システムなどの他のシステムに供給されるか、又はそのようなシステムにより取り込まれる。それに加えて、レビュー・システムは、この情報を使用して、測定パラメータの下で、そのシステムとそのウェハに適した論理座標から物理座標への変換を生成することができる。   Align inspection data stream at a sample point across the die on the wafer to a predetermined alignment site (such as a rendered image from the GDS database) to perform sub-pixel alignment of the inspection data at all points on the wafer The method has a number of advantages. For example, since the raw data stream is substantially accurately aligned with the design data, the defect location in the design data space is determined with sub-pixel accuracy (eg, sub-100 nm accuracy and 1000 nm accuracy currently achievable). Is done. If the defect location is of substantially high accuracy, the accuracy of any subsequent review process is greatly increased, and the location of the defect is identified and imaged on a defect review system such as an SEM or FIB system, The rate at which it can be analyzed can be increased. In addition, the context information associated with the defect is used in the HRDC phase, which is performed off-line on the inspection system in the second pass review, or off-line on the SEM or optical review station. . Such information can also be used in other systems, such as an automatic defect location (ADL) system, in addition to any other local context information about the defect that can help to locate the defect automatically or manually. Supplied or taken up by such a system. In addition, the review system can use this information to generate a logical to physical transformation suitable for the system and the wafer under measurement parameters.
いくつかの実施形態では、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいてウェハの異なる部分について取り込まれた検査システムの1つ又は複数の検出器から出力の1つ又は複数の所定の属性を抽出することを含む。このように、この方法は、設計データ空間における検査データの位置と設計データ空間における設計データの1つ又は複数の属性に基づいて検査データ領域(例えば、検査される領域の特定の部分集合)に対する所定の信号又はイメージ属性を抽出することを含む。1つ又は複数の検出器からの出力の抽出された(複数の)属性は、例えば、異なる部分のピクセルに対する信号又はイメージの輝度又は標準偏差を含む。それに加えて、ウェハは、パターン形成されたウェハであってよく、そのウェハ上で設計データに対応するパターンが印刷される。したがって、出力の(複数の)属性は、ウェハ上に形成されたパターンに対応する出力に関する知識に基づいて抽出される。それに加えて、ウェハ上に形成されたパターンの構造に関する情報は、1つ又は複数の検出器の出力から抽出される。   In some embodiments, the method includes one or more of the inspection systems captured for different portions of the wafer based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Extracting one or more predetermined attributes of the output from the plurality of detectors. In this way, the method is directed to an inspection data region (eg, a specific subset of the region to be inspected) based on the location of the inspection data in the design data space and one or more attributes of the design data in the design data space. Extracting a predetermined signal or image attribute. The extracted attribute (s) of the output from the one or more detectors includes, for example, the luminance or standard deviation of the signal or image for different portions of the pixel. In addition, the wafer may be a patterned wafer on which a pattern corresponding to design data is printed. Accordingly, the output attribute (s) are extracted based on knowledge about the output corresponding to the pattern formed on the wafer. In addition, information about the structure of the pattern formed on the wafer is extracted from the output of one or more detectors.
(複数の)検出器の出力の抽出された(複数の)属性を使用して、ウェハの異なる部分にわたる(複数の)属性のイメージを生成することができる。このように、この方法は、ウェハの表面の「設計を意識したイメージ」を生成することを含む。これらのイメージは、計量により決定されるウェハの属性などのウェハの1つ又は複数の属性を決定するために使用される。このように、検査システムは、設計データ又は設計データに対するレイアウトに基づいて実質的に正確に定義された配置の1つ又は複数の検出器から出力(信号など)の(複数の)属性を抽出することにより計量ツールのように使用される。したがって、この実施形態では、ウェハの異なる部分を本質的に計量部位として取り扱うことができる。それに加えて、検査システムの1つ又は複数の検出器の出力の1つ又は複数の抽出された所定の属性を使用して、本明細書に全体が説明されているかのように参照により組み込まれる、2006年2月9日に出願された共通出願のKirkらの米国特許出願第60/772,418号で説明されているステップなどの1つ又は複数のステップを実行することができる。   The extracted attribute (s) of the detector output (s) can be used to generate an image of the attribute (s) across different portions of the wafer. Thus, the method includes generating a “design aware image” of the surface of the wafer. These images are used to determine one or more attributes of the wafer, such as the attributes of the wafer determined by metric. In this way, the inspection system extracts the attribute (s) of the output (such as a signal) from one or more detectors in a substantially precisely defined arrangement based on the design data or layout for the design data. It is used like a weighing tool. Thus, in this embodiment, different parts of the wafer can be handled essentially as weighing sites. In addition, using one or more extracted predetermined attributes of the output of one or more detectors of the inspection system, incorporated by reference as if described in full herein. One or more steps may be performed, such as those described in commonly-owned Kirk et al. US patent application Ser. No. 60 / 772,418, filed Feb. 9, 2006.
この実施形態で使用される設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性のどれかを含む。このような一実施形態では、設計データの1つ又は複数の属性は、ウェハの検査データが取り込まれたプロセス層、異なるプロセス層、又はそれらの何らかの組合せに対し、設計データ、異なる設計データ、又はそれらの何らかの組合せについて、そのウェハ、他の複数のウェハ、又はそれらの何らかの組合せに対するすでに取り込まれている検査データの1つ又は複数の属性に基づいて選択される。このように、この実施形態で使用される設計データ空間における設計データの1つ又は複数の属性は、同じ又は異なるプロセス層で同じ又は異なる設計に対する同じウェハ又は異なるウェハからすでに集められている検査データの属性との相関に基づいて選択される。すでに集められている検査データは、データ構造体に格納されるか、又は本明細書で説明されているように構成される、知識ベースに格納される。このように、設計データの1つ又は複数の属性は、累積学習、履歴データ、又はデータの訓練集合に基づいてこの実施形態において選択される。   The one or more attributes of the design data used in this embodiment include any of the design data attribute (s) described herein. In one such embodiment, the one or more attributes of the design data may be design data, different design data, or for a process layer from which wafer inspection data was captured, a different process layer, or some combination thereof, or Some combination of them is selected based on one or more attributes of inspection data already captured for the wafer, other wafers, or some combination thereof. Thus, one or more attributes of the design data in the design data space used in this embodiment are inspection data already collected from the same or different wafers for the same or different designs in the same or different process layers. It is selected based on the correlation with the attribute. Test data that has already been collected is stored in a data structure or in a knowledge base that is configured as described herein. Thus, one or more attributes of the design data are selected in this embodiment based on cumulative learning, historical data, or a training set of data.
他の実施形態では、この方法は、設計データ空間における検査データの位置、設計データ空間における設計データの1つ又は複数の属性、検査データの1つ又は複数の属性に基づいてウェハの異なる部分について取り込まれた検査システムの1つ又は複数の検出器から出力の1つ又は複数の所定の属性を抽出することを含む。この実施形態で使用される設計データの1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性のどれかを含む。それに加えて、検査データの1つ又は複数の属性は、本明細書で説明されている検査データの(複数の)属性のどれかを含む。例えば、一実施形態では、検査データの1つ又は複数の属性は、異なる部分で1つ又は複数の欠陥が検出された場合に、1つ又は複数のイメージ・ノイズ属性、又はそれらの何らかの組合せを含む。このように、検査データの1つ又は複数の属性は、限定はしないが、イメージ・ノイズ特性、及び/又は検査データ領域における欠陥の検出/無検出を含む。出力の1つ又は複数の所定の属性を抽出することは、さらに、本明細書で説明されているように実行される。それに加えて、出力の抽出された(複数の)属性は、本明細書でさらに説明されているように使用される。   In other embodiments, the method may be used for different portions of a wafer based on the location of inspection data in the design data space, one or more attributes of the design data in the design data space, and one or more attributes of the inspection data. Extracting one or more predetermined attributes of the output from one or more detectors of the captured inspection system. The one or more attributes of the design data used in this embodiment include any of the design data attribute (s) described herein. In addition, the one or more attributes of the test data include any of the test data attribute (s) described herein. For example, in one embodiment, the one or more attributes of the inspection data may include one or more image noise attributes, or some combination thereof, if one or more defects are detected in different portions. Including. As such, the one or more attributes of the inspection data include, but are not limited to, image noise characteristics and / or detection / no detection of defects in the inspection data region. Extracting one or more predetermined attributes of the output is further performed as described herein. In addition, the extracted attribute (s) of the output are used as described further herein.
上述の方法の実施形態はそれぞれ、本明細書で説明されている(複数の)方法の他の(複数の)ステップを含む。それに加えて、上述の方法の実施形態はそれぞれ、本明細書で説明されているシステムにより実行される。   Each of the method embodiments described above includes other step (s) of the method (s) described herein. In addition, each of the above-described method embodiments is performed by the system described herein.
図15は、設計データ空間における検査データの位置を決定するためのコンピュータ実施方法の他の実施形態を例示している。図15に示されているステップは、方法の実施に本質的ではないことに留意されたい。1つ又は複数のステップを図15に例示されている方法から省いたり、又は追加したりすることができ、又はこの方法は、そのまま、この実施形態の範囲内で実施される。   FIG. 15 illustrates another embodiment of a computer-implemented method for determining the location of inspection data in the design data space. Note that the steps shown in FIG. 15 are not essential to the performance of the method. One or more steps can be omitted from or added to the method illustrated in FIG. 15, or the method can be implemented as is within the scope of this embodiment.
図15に示されている方法は、一般的にCBIに使用される。この実施形態では、データ準備フェーズ42は、データベース44を生成することを含む。データベース44は、設計データのCADレイアウト及びその設計データの1つ又は複数のコンテキスト層を含む。データベース44は、当業界で知られている好適な構成を有し、本明細書で説明されている他のデータ又は情報を含む。それに加えて、データベース44内のデータは、他の好適なデータ構造体に格納される。データベース44は、ソフトウェア46により、GDSIIファイル48と(複数の)コンテキスト層50を入力として使用して生成される。
ソフトウェア46は、当業界で知られている適切なソフトウェアであればどのようなものでもよい。一般に、ソフトウェアは、GDSIIファイルと(複数の)コンテキスト層を使用してデータベースを生成するためにプロセッサ(図15には示されていないが、本明細書でさらに説明されているように構成される)上で実行可能なプログラム命令(図15に示されていない)として構成される。(複数の)コンテキスト層50は、当業界で知られている方法で取り込まれるか、又は生成され、本明細書で説明されているコンテキスト情報又はデータを含む。それに加えて、GDSIIファイル48は、設計データが格納される他の好適なデータ構造体で置き換えられる。
The method shown in FIG. 15 is generally used for CBI. In this embodiment, data preparation phase 42 includes generating database 44. The database 44 includes a CAD layout of design data and one or more context layers of the design data. Database 44 has any suitable configuration known in the art and includes other data or information described herein. In addition, the data in database 44 is stored in other suitable data structures. Database 44 is generated by software 46 using GDSII file 48 and context layer (s) 50 as inputs.
Software 46 may be any suitable software known in the art. In general, the software is configured as described further herein, although not shown in FIG. 15, to generate a database using the GDSII file and the context layer (s). ) Configured as executable program instructions (not shown in FIG. 15). The context layer (s) 50 is captured or generated in a manner known in the art and includes context information or data as described herein. In addition, the GDSII file 48 is replaced with other suitable data structures in which design data is stored.
図15に示されている方法は、レシピー・セットアップ・フェーズ52も含む。レシピー・セットアップ・フェーズ52は、アライメント情報56を決定するために実行されるステップ54を含む。ステップ54は、ウェハ上のダイをスキャンすることを含み、本明細書でさらに説明されているように構成された検査システムにより実行される。ステップ54は、さらに、ウェハをスキャンすることにより取り込まれるデータを使用してウェハ上のアライメント部位を選択することも含む。ウェハ上のアライメント部位は、本明細書で説明されているように選択される。それに加えて、ウェハ上のアライメント部位は、検査スワス・レイアウト情報58と本明細書でさらに説明されているような他の好適な情報に基づいて選択される。検査スワス・レイアウト情報は、本明細書で説明されているスワス情報を含み、本明細書で説明されているように決定される。ウェハ上のアライメント部位の選択は、本明細書でさらに説明されているように自動的に、又は半自動的に(又はユーザー補助の下で)、又は手動で実行される。   The method shown in FIG. 15 also includes a recipe setup phase 52. Recipe setup phase 52 includes a step 54 that is performed to determine alignment information 56. Step 54 includes scanning a die on the wafer and is performed by an inspection system configured as described further herein. Step 54 further includes selecting alignment sites on the wafer using data captured by scanning the wafer. The alignment sites on the wafer are selected as described herein. In addition, the alignment sites on the wafer are selected based on inspection swath layout information 58 and other suitable information as further described herein. The inspection swath layout information includes the swath information described herein and is determined as described herein. Selection of alignment sites on the wafer is performed automatically, semi-automatically (or under user assistance), or manually as further described herein.
ステップ54は、データベース44のCADレイアウト情報からウェハ上のアライメント部位に対応してイメージをレンダリングするか、又は他の好適なデータを取り込むことを含むこともできる。例えば、ステップ54は、ウェハ上の選択されたアライメント部位に対応するCADパッチ60を使用して、ウェハ上のアライメント部位にアラインさせることができる、いくつかのフィーチャの重心など、好適なデータ又はイメージをレンダリングするか、又は幾何学的フィーチャ属性の値を計算することを含む。ステップ54は、さらに、ウェハ上のアライメント部位からCADレイアウト情報から得た情報への(x,y)マッピングを計算することを含む。アライメント情報56は、所定のアライメント部位に対するデータと設計データ空間における所定のアライメント部位の(x,y)位置を含む。   Step 54 may also include rendering an image corresponding to the alignment site on the wafer from the CAD layout information of database 44 or capturing other suitable data. For example, step 54 may include suitable data or images, such as a centroid of some features, that may be aligned to the alignment site on the wafer using a CAD patch 60 corresponding to the selected alignment site on the wafer. Or calculating the value of a geometric feature attribute. Step 54 further includes calculating an (x, y) mapping from alignment sites on the wafer to information obtained from CAD layout information. The alignment information 56 includes data for a predetermined alignment part and the (x, y) position of the predetermined alignment part in the design data space.
図15に示されている方法は、ウェハ検査フェーズ62も含む。ウェハ検査フェーズ62は、初期化フェーズ64と実行フェーズ66を含む。ステップ68に示されているような初期化フェーズ64において、この方法は、所定のアライメント部位に対するデータと、設計データ空間における所定のアライメント部位の(x,y)位置とを含むアライメント情報56をプリロードすることを含む。ステップ70に示されているように、初期化フェーズは、さらに、データベース44から(複数の)コンテキスト層72をプリロードすることも含む。初期化フェーズは、さらに、ステップ74に示されているように、所定のアライメント部位に対するデータをポリゴンからピクセルにレンダリングすることを適宜含むが、これは明細書で説明されているように実行される。コンテキスト層72は、本明細書で説明されているコンテキスト情報を含む。   The method shown in FIG. 15 also includes a wafer inspection phase 62. The wafer inspection phase 62 includes an initialization phase 64 and an execution phase 66. In an initialization phase 64 as shown in step 68, the method preloads alignment information 56 that includes data for a predetermined alignment site and the (x, y) position of the predetermined alignment site in the design data space. Including doing. As shown in step 70, the initialization phase further includes preloading the context layer (s) 72 from the database 44. The initialization phase further includes, as appropriate, rendering data for a given alignment site from polygons to pixels, as shown in step 74, which is performed as described in the specification. . The context layer 72 contains the context information described herein.
実行フェーズ66では、この方法は、ステップ76に示されているような検査データの設計データ空間へのアライメントとマッピングを実行することを含む。このステップは、ウェハの検査時に実行される。アライメントとマッピングは、本明細書でさらに説明されているように実行される。実行フェーズは、さらに、ステップ78に示されているように、コンテキスト・マップにマッピングを適用することを含む。コンテキスト・データは、さらに本明細書で説明されているようにマッピングされる。実行フェーズは、さらに、ステップ80に示されているように、欠陥検出時にコンテキスト・マップを検査データに適用することを含むが、これは明細書で説明されているように実行される。それに加えて、実行フェーズは、さらに、ステップ82に示されているように、欠陥座標をコンテキスト・マップにマッピングすることを含むが、これは明細書で説明されているように実行される。実行フェーズは、さらに、追加のステップ84を含み、これは、検出された欠陥をコンテキストによりフィルタリングすること、欠陥を分類すること、レビュー・サンプルを生成すること、本明細書で説明されている他のステップ、又はその何らかの組合せを含む。追加のステップ84はそれぞれ、本明細書でさらに説明されているように実行される。図15に示されている方法の実施形態はそれぞれ、本明細書で説明されている他の(複数の)ステップを含む。それに加えて、図15に示されている方法の実施形態はそれぞれ、本明細書で説明されているシステムにより実行される。   In an execution phase 66, the method includes performing alignment and mapping of inspection data into the design data space as shown in step 76. This step is performed during wafer inspection. Alignment and mapping are performed as described further herein. The execution phase further includes applying the mapping to the context map, as shown in step 78. The context data is further mapped as described herein. The execution phase further includes applying a context map to the inspection data upon defect detection, as shown in step 80, which is performed as described in the specification. In addition, the execution phase further includes mapping defect coordinates to a context map, as shown in step 82, which is performed as described in the specification. The execution phase further includes an additional step 84 that filters the detected defects by context, classifies the defects, generates review samples, and others described herein. Or any combination thereof. Each additional step 84 is performed as described further herein. Each of the method embodiments shown in FIG. 15 includes other step (s) described herein. In addition, each of the method embodiments shown in FIG. 15 is performed by the system described herein.
本明細書で説明されているような方法を実行するプログラム命令は、キャリア媒体を介して伝送されるか、又はキャリア媒体上に格納される。キャリア媒体は、有線、ケーブル、又は無線伝送リンクなどの伝送媒体としてよい。キャリア媒体は、さらに、読み取り専用メモリ、ランダム・アクセス・メモリ、磁気若しくは光ディスク、又は磁気テープなどの記憶媒体としてもよい。   Program instructions for performing the methods as described herein are transmitted over or stored on a carrier medium. The carrier medium may be a transmission medium such as a wired, cable, or wireless transmission link. The carrier medium may further be a storage medium such as a read-only memory, a random access memory, a magnetic or optical disk, or a magnetic tape.
図16は、設計データ空間における検査データの位置を決定するように構成されたシステムのさまざまな実施形態を例示している。一実施形態では、システムは、設計データ(図16に示されていない)を収めた記憶媒体86を備える。記憶媒体86は、さらに、本明細書で説明されている他のデータと情報も収めることができる。記憶媒体は、上述の記憶媒体又は当業界で知られている他の好適な記憶媒体のどれかを含む。この実施形態では、システムは、さらに、記憶媒体86に結合されたプロセッサ88も備える。プロセッサ88は、当業界で知られている方法で記憶媒体に結合される。この実施形態では、システムは、プロセス、検査、計量、レビュー、又は他のツールの一部をなさないスタンドアロン型システムとして構成される。このような実施形態では、プロセッサ88は、「有線」及び/又は「無線」部分を備えることができる伝送媒体により他のシステムからデータ(例えば、検査システムからの検査データ)を受信及び/又は取り組むように構成される。
このように、伝送媒体は、プロセッサと他のシステムとの間のデータ・リンクとして使用される。それに加えて、プロセッサ88は、伝送媒体を介して他のシステムにデータを送信することができる。このようなデータは、例えば、設計データ、コンテキスト・データ、本明細書で説明されている方法の結果、検査レシピー又は他のレシピー、又はその何らかの組合せを含む。
FIG. 16 illustrates various embodiments of a system configured to determine the location of inspection data in the design data space. In one embodiment, the system includes a storage medium 86 containing design data (not shown in FIG. 16). The storage medium 86 can also store other data and information described herein. The storage medium includes any of the storage media described above or other suitable storage media known in the art. In this embodiment, the system further comprises a processor 88 coupled to the storage medium 86. The processor 88 is coupled to the storage medium in a manner known in the art. In this embodiment, the system is configured as a stand-alone system that does not form part of a process, inspection, metering, review, or other tool. In such an embodiment, the processor 88 receives and / or addresses data from other systems (eg, inspection data from an inspection system) via a transmission medium that can include “wired” and / or “wireless” portions. Configured as follows.
Thus, the transmission medium is used as a data link between the processor and other systems. In addition, the processor 88 can send data to other systems via a transmission medium. Such data includes, for example, design data, context data, results of the methods described herein, inspection recipes or other recipes, or some combination thereof.
プロセッサ88は、パーソナル・コンピュータ・システム、メインフレーム・コンピュータ・システム、ワークステーション、画像処理用コンピュータ、並列プロセッサ、又は当業界で知られている他のデバイスを含む、さまざまな形態を取りうる。一般に、「コンピュータ・システム」という用語は、メモリ媒体から命令を実行する1つ又は複数のプロセッサを有するデバイスを含むように広い意味で定義される。   The processor 88 may take a variety of forms, including a personal computer system, mainframe computer system, workstation, image processing computer, parallel processor, or other device known in the art. In general, the term “computer system” is broadly defined to include a device having one or more processors that execute instructions from a memory medium.
しかし、他の実施形態では、システムは、検査システム90を含む。検査システム90は、ウェハ92上のアライメント部位に対するデータとウェハに対する検査データを取り込むように構成される。検査システムを含むシステムの実施形態では、プロセッサ88は、当業界で知られている方法により検査システムに結合される。例えば、プロセッサ88は、プロセッサがウェハ上のアライメント部位に対するデータと検出器により生成される検査データを受け取るように検査システム90の検出器94に結合される。それに加えて、プロセッサは、イメージ・データや信号などの検出器の他の出力を受け取ることができる。さらに、検査システムが複数の検出器を備えている場合、プロセッサは、上述のようにそれぞれの検出器に結合される。   However, in other embodiments, the system includes an inspection system 90. The inspection system 90 is configured to capture data for alignment sites on the wafer 92 and inspection data for the wafer. In an embodiment of a system that includes an inspection system, the processor 88 is coupled to the inspection system by methods known in the art. For example, processor 88 is coupled to detector 94 of inspection system 90 such that the processor receives data for alignment sites on the wafer and inspection data generated by the detector. In addition, the processor can receive other outputs of the detector, such as image data and signals. In addition, if the inspection system includes multiple detectors, the processor is coupled to each detector as described above.
プロセッサ88は、ウェハ上のアライメント部位について検査システムにより取り込まれたデータを所定のアライメント部位に対するデータにアラインさせるように構成される。プロセッサは、本明細書で説明されている実施形態によりデータをアラインさせるように構成される。プロセッサ88は、さらに、設計データ空間における所定のアライメント部位の位置に基づいて設計データ空間におけるウェハ上のアライメント部位の位置を決定するように構成される。プロセッサは、本明細書で説明されている実施形態により設計データ空間におけるウェハ上のアライメント部位の位置を決定するように構成される。それに加えて、プロセッサ88は、設計データ空間におけるウェハ上のアライメント部位の位置に基づいて設計データ空間における検査システムによりそのウェハについて取り込まれた検査データの位置を決定するように構成される。プロセッサは、本明細書で説明されている実施形態により設計データ空間における検査データの位置を決定するように構成される。プロセッサは、本明細書で説明されている(複数の)方法の実施形態の他の(複数の)ステップを実行するように構成される。   The processor 88 is configured to align data captured by the inspection system for alignment sites on the wafer with data for a predetermined alignment site. The processor is configured to align data according to the embodiments described herein. The processor 88 is further configured to determine the position of the alignment site on the wafer in the design data space based on the position of the predetermined alignment site in the design data space. The processor is configured to determine the position of the alignment site on the wafer in the design data space according to the embodiments described herein. In addition, the processor 88 is configured to determine the position of inspection data captured for the wafer by the inspection system in the design data space based on the position of the alignment site on the wafer in the design data space. The processor is configured to determine the location of the inspection data in the design data space according to embodiments described herein. The processor is configured to perform other step (s) of the method embodiment (s) described herein.
一実施形態では、検査システム90は、光源96を備える。源96は、当業界で知られている適切な光源であればどのようなものでもよい。光源96は、光をビーム・スプリッタ98に当てるように構成される。ビーム・スプリッタ98は、光源96から光を実質的に法線方向の入射角でウェハ92に入射するように構成される。ビーム・スプリッタ98は、当業界で知られている適切な光学コンポーネントを備える。ウェハ92から反射された光は、ビーム・スプリッタ98を通って検出器94に到達する。検出器94は、当業界で知られている適切な検出器であればどのようなものでもよい。検出器94により生成される出力を使用して、ウェハ92上の欠陥を検出する。例えば、プロセッサ88は、検出器により生成される出力を使用してウェハ92上の欠陥を検出するように構成される。プロセッサは、当業界で知られている方法及び/又はアルゴリズムを使用してウェハ上の欠陥を検出することができる。検査時に、ウェハ92をステージ100上に配置する。ステージ100は、当業界で知られている適切な機械的及び/又はロボット・アセンブリを備えることができる。図16に示されている検出システムは、当業界で知られている他の好適なコンポーネント(図に示されていない)を備えることもできる。   In one embodiment, the inspection system 90 includes a light source 96. Source 96 may be any suitable light source known in the art. The light source 96 is configured to direct light to the beam splitter 98. The beam splitter 98 is configured to allow light from the light source 96 to be incident on the wafer 92 at a substantially normal angle of incidence. Beam splitter 98 comprises suitable optical components known in the art. The light reflected from the wafer 92 reaches the detector 94 through the beam splitter 98. The detector 94 can be any suitable detector known in the art. The output generated by detector 94 is used to detect defects on wafer 92. For example, the processor 88 is configured to detect defects on the wafer 92 using the output generated by the detector. The processor can detect defects on the wafer using methods and / or algorithms known in the art. At the time of inspection, the wafer 92 is placed on the stage 100. Stage 100 may comprise any suitable mechanical and / or robot assembly known in the art. The detection system shown in FIG. 16 can also include other suitable components known in the art (not shown).
図16に示されているように、検査システムは、ウェハから正反射された光を検出するように構成される。このように、図16に示されている検査システムは、BF検査システムとして構成される。しかし、検査システムは、DF検査システム、EC検査システム、アパーチャ・モード検査システム、又は当業界で知られている他の光学検査システムとして構成される検査システムで置き換えられる。それに加えて、検査システムは、1つ又は複数の検査モードを実行するように構成される。例えば、図16に示されている検査システムは、光がウェハに入射する入射角及び/又は光がウェハから集光される角度を変更することによりDF検査を実行するように構成される。他の例では、検査システムは、アパーチャなどの1つ又は複数の光学コンポーネント(図に示されていない)が照射路及び集光路内に位置決めされ、検査システムがECモードの検査及び/又はアパーチャ・モードの検査を実行できるように構成される。   As shown in FIG. 16, the inspection system is configured to detect specularly reflected light from the wafer. As described above, the inspection system shown in FIG. 16 is configured as a BF inspection system. However, the inspection system is replaced with an inspection system configured as a DF inspection system, an EC inspection system, an aperture mode inspection system, or other optical inspection system known in the art. In addition, the inspection system is configured to perform one or more inspection modes. For example, the inspection system shown in FIG. 16 is configured to perform DF inspection by changing the angle of incidence at which light is incident on the wafer and / or the angle at which light is collected from the wafer. In another example, the inspection system includes one or more optical components, such as apertures (not shown), positioned in the illumination and collection paths, and the inspection system is in EC mode inspection and / or aperture Configured to perform mode checking.
さらに、図16に示されている光学検査システムは、KLA−Tencorから入手できる2360、2365、2371、23xxシステムなどの市販の検査システムを含む。他の実施形態では、図16に示されている光学検査システムは、電子ビーム検査システムで置き換えられる。図16のシステムに含めることができる市販の電子ビーム検査システムの例としては、KLA−TencorのeS25、eS30、eS31システムがある。図16に示されているシステムの実施形態は、さらに、本明細書で説明されているように構成される。それに加えて、システムは、本明細書で説明されている(複数の)方法の実施形態の他の(複数の)ステップを実行するように構成される。図16に示されているシステムの実施形態は、上述の方法の実施形態のすべての利点を有する。   In addition, the optical inspection system shown in FIG. 16 includes commercially available inspection systems such as 2360, 2365, 2371, 23xx systems available from KLA-Tencor. In other embodiments, the optical inspection system shown in FIG. 16 is replaced with an electron beam inspection system. Examples of commercially available electron beam inspection systems that can be included in the system of FIG. 16 include KLA-Tencor's eS25, eS30, eS31 systems. The embodiment of the system shown in FIG. 16 is further configured as described herein. In addition, the system is configured to perform other step (s) of the method embodiment (s) described herein. The system embodiment shown in FIG. 16 has all the advantages of the method embodiments described above.
上述の方法及びシステムは、一般に、ウェハ上のアライメント部位について取り込まれたデータ(例えば、BFパッチ・イメージ)を所定のアライメント部位に対するデータ(例えば、GDSIIファイルから導き出されるイメージ)にアラインさせることにより検査データと設計データとのアライメントを実行する。本明細書で説明されている追加の方法及びシステムでは、一般に検査データと設計データとの間のアライメントを実行し、統計技術などの技術を使用して異なる欠陥の間の類似性を判定する(例えば、パッチ・イメージ又はSEMイメージを使用せずに)。   The methods and systems described above generally test by aligning data captured for alignment sites on a wafer (eg, BF patch images) with data for a given alignment site (eg, an image derived from a GDSII file). Perform alignment between data and design data. Additional methods and systems described herein generally perform alignment between inspection data and design data, and determine similarities between different defects using techniques such as statistical techniques ( (For example, without using a patch image or SEM image).
本明細書で説明されている実施形態は、コンテキスト・ベースのセットアップ、検査、ビン範囲によるグループ分け、レビュー、測定、試験、分析、又はその何らかの組合せに使用される。これらの実施形態で使用されるコンテキストは、設計データベース又はファイル(例えば、GDSファイル、OASISファイル、Open Accessファイル、ネット・リストなど)のデータ構造体に格納されている設計データ又は設計に関する情報、プロセス・シミュレーション結果、電気的シミュレーション結果、注目するパターン(POI)、ホット・スポット情報(例えば、OPC、電気的試験結果、検査結果)、プロセス・ツール・データ(生産中の未完成品)、又はそれらの何らかの組合せを含む。それに加えて、これらの実施形態は、本明細書で説明されている実施形態により生み出される結果に基づいて1つ又は複数の欠陥及び/又は欠陥の1つ又は複数のグループの歩留まり影響を予測することを含む。歩留まり影響を予測することは、本明細書でさらに説明されているように実行される。さらに、本明細書で説明されている実施形態は、処置可能な歩留まり関連情報を比較的迅速に提供するために都合よく使用される。   The embodiments described herein are used for context-based setup, inspection, grouping by bin range, review, measurement, testing, analysis, or some combination thereof. The context used in these embodiments is design data or design related information, processes stored in a data structure of a design database or file (eg, GDS file, OASIS file, Open Access file, net list, etc.) Simulation results, electrical simulation results, pattern of interest (POI), hot spot information (eg, OPC, electrical test results, inspection results), process tool data (unfinished products in production), or Including any combination of In addition, these embodiments predict the yield impact of one or more defects and / or one or more groups of defects based on the results produced by the embodiments described herein. Including that. Predicting yield impact is performed as described further herein. Furthermore, the embodiments described herein are advantageously used to provide treatable yield related information relatively quickly.
本明細書で説明されている実施形態を使用して、欠陥配置座標を不正確に決定する検査システムにより検出された欠陥をグループ化することができる(つまり、本当の欠陥は、報告されている座標の近くに配置される可能性があるが、正確には報告された座標ではない)。例えば、本明細書で説明されている方法及びシステムは、パターンを互いにアラインさせようとして検査システムにより報告された欠陥座標が完全に正確であるわけではない場合でも欠陥のグループ化を改善することにより報告された欠陥位置に近接するものに少なくとも類似しているパターンを探索するために使用される。他の場合には、報告された欠陥配置の近くで取り込まれた検査イメージ又はレビュー・イメージ(例えば、SEMイメージ)を設計データと比較するか、又は設計データにオーバーレイして、ウェハ空間における欠陥の実際の配置(検査により報告された欠陥の配置とは反対に)及び欠陥位置の近くにおける設計データの正確な表現を決定することができる。少なくとも類似しているパターンのすべてのインスタンスを設計データ(パターンの回転された、フリップされた、又は他の何らかの形で歪んでいるインスタンスを含む)において識別し、ビン範囲に従ってパターン・グループに分けることができる。次いで、上述のように決定されたウェハ空間における実際の欠陥位置をパターン・グループに対する配置と比較し、所定の公差範囲内のパターン・グループに対する場所に配置されている欠陥をビン範囲によってグループ分けるすることができる。欠陥のこのようなグループ化は、オンツール又はオフツールで実行され、本明細書で説明されている方法の実行効率を改善することができる(例えば、検査により報告される欠陥配置座標に対し座標の不正確さがある場合に探索範囲を縮小する)。特に、座標の不正確さがある場合、報告された検査座標に基づいて決定されたソース・パターンは、近似的ソース・パターンである(パターンが孤立していたり、欠陥の座標がたまたま実質的に正確であったりすることがない限り)。もちろん、本明細書で説明されている実施形態は、非常に正確な検査システムにより生成される検査結果とともに使用される。   The embodiments described herein can be used to group defects detected by an inspection system that incorrectly determines defect placement coordinates (i.e., real defects have been reported). May be placed near the coordinates, but not exactly the reported coordinates). For example, the methods and systems described herein improve defect grouping even when the defect coordinates reported by the inspection system in an attempt to align the patterns with each other are not completely accurate. Used to search for patterns that are at least similar to those close to the reported defect location. In other cases, inspection images or review images (eg, SEM images) captured near the reported defect placement are compared to design data or overlaid on design data to identify defects in wafer space. An exact representation of the design data in the vicinity of the actual placement (as opposed to the placement of defects reported by inspection) and the defect location can be determined. Identify at least all instances of similar patterns in design data (including rotated, flipped, or some other distorted instance of the pattern) and group them into pattern groups according to bin ranges Can do. Then, the actual defect position in the wafer space determined as described above is compared with the arrangement for the pattern group, and the defects arranged at the positions for the pattern group within a predetermined tolerance range are grouped by the bin range. be able to. Such grouping of defects can be performed on-tool or off-tool and can improve the performance efficiency of the methods described herein (eg, coordinates relative to defect placement coordinates reported by inspection). The search range is reduced if there is inaccuracies). In particular, if there are coordinate inaccuracies, the source pattern determined based on the reported inspection coordinates is an approximate source pattern (the pattern is isolated or the coordinates of the defect happen to be substantially Unless it is accurate). Of course, the embodiments described herein are used with test results generated by a very accurate inspection system.
一実施形態は、ウェハ上で検出された欠陥をビン範囲に従って分けるコンピュータ実施方法に関係する。一般に、本明細書で説明されている方法では、欠陥の母集団は、ソース欠陥を選択し、設計データ空間におけるソース欠陥の位置に近接する設計データ(「ソース設計データ」)をターゲット欠陥(例えば、欠陥母集団の全部又は一部)の設計データ空間における位置に近接する設計データ(「ターゲット設定データ」)と比較し、比較された設計データの間に一致又は少なくとも類似性がある場合に、ターゲット欠陥をソース欠陥グループに割り当てることにより設計データ(例えば、GDS設計データ)に基づいてグループ化される。この比較は、ソース設計データとターゲット設計データとの直接的な比較に基づく。それに加えて、この比較は、ソース欠陥とターゲット欠陥の設計データ空間における位置の間にわずかな座標の不正確さが補正された後に、実行される。さらに、この比較は、ソース欠陥位置とターゲット欠陥位置における座標の不正確さの原因となるターゲット設計データにおけるソース設計データを探索することを含む。アライメント及び/又は探索は、本明細書で説明されているように実行されるサブピクセル・アライメント技術を使用することにより改善される。さらに、ソース設計データとターゲット設計データとを比較することは、ソース設計データとターゲット設計データとの間に正確な位置があるか、又はソース設計データとターゲット設計データとの間に類似しているが、正確でない一致があるかどうかを判定するために実行される。上述のステップはそれぞれ、本明細書で説明されているようにさらに実行される。   One embodiment relates to a computer-implemented method that divides defects detected on a wafer according to bin ranges. In general, in the methods described herein, a population of defects selects a source defect, and design data (“source design data”) proximate to the location of the source defect in the design data space (eg, source design data) , All or part of the defect population) compared to the design data close to the position in the design data space (“target setting data”), and there is a match or at least similarity between the compared design data, Grouping based on design data (e.g., GDS design data) by assigning target defects to source defect groups. This comparison is based on a direct comparison between the source design data and the target design data. In addition, this comparison is performed after correcting for minor coordinate inaccuracies between the source and target defect locations in the design data space. Further, the comparison includes searching for source design data in the target design data that causes inaccuracies in coordinates at the source and target defect locations. Alignment and / or searching is improved by using a subpixel alignment technique performed as described herein. Furthermore, comparing the source design data and the target design data has an exact location between the source design data and the target design data, or is similar between the source design data and the target design data Is performed to determine if there is an inexact match. Each of the above steps are further performed as described herein.
ターゲット欠陥母集団がソース欠陥に関して試験された後、次のソース欠陥が選択される。まだグループ化されていない欠陥が、次のソース欠陥として選択される。上記のステップは、すべての欠陥がグループ化される(か、又は少なくとも試験される)まで繰り返される。本明細書で説明されている方法において使用される欠陥母集団は、ウェハ上で検出されたすべての欠陥、複数のウェハ上で検出されたすべての欠陥、又は1つ又は複数のウェハ上で検出された欠陥の部分集合(例えば、1つ又は複数のウェハ上で検出され、ホット・スポットの近くにあると識別された欠陥)を含む。それに加えて、本明細書で説明されている方法は、欠陥母集団全体について、又は欠陥母集団全体における欠陥の部分集合について実行される(これは、ロジック、メモリなどの設計機能ブロックに基づいて選択される)。ビン範囲によるグループ分けは、自動単一パス又はマルチパス・グループ化として実行される。   After the target defect population is tested for source defects, the next source defect is selected. A defect that has not yet been grouped is selected as the next source defect. The above steps are repeated until all defects are grouped (or at least tested). The defect population used in the methods described herein can be all defects detected on a wafer, all defects detected on multiple wafers, or detected on one or more wafers. A subset of the detected defects (eg, defects detected on one or more wafers and identified as being near the hot spot). In addition, the methods described herein are performed on the entire defect population or on a subset of defects in the entire defect population (this is based on design function blocks such as logic, memory, etc.). Selected). Grouping by bin range is performed as automatic single pass or multi-pass grouping.
この方法は、設計データ空間における欠陥の位置に近接する設計データの部分同士を比較することを含む。例えば、図17に示されているように、この方法は、設計データ空間106における欠陥104の位置に近接する設計データ(図に示されていない)の部分102と設計データ空間106における欠陥110の位置に近接する設計データ(図に示されていない)の部分108とを比較することを含む。欠陥104は、本明細書では「ソース欠陥」と呼ばれ、欠陥110は、本明細書では「ターゲット欠陥」と呼ばれる。設計データ空間における欠陥の位置に近接する設計データは、欠陥に対するバックグラウンド・パターン・データ又はバックグラウンド情報を定める。   The method includes comparing portions of the design data that are proximate to the location of the defect in the design data space. For example, as shown in FIG. 17, this method can be used to identify portions 102 of design data (not shown) that are close to the location of the defect 104 in the design data space 106 and defects 110 in the design data space 106. Comparing a portion 108 of design data (not shown) in proximity to the location. The defect 104 is referred to herein as a “source defect” and the defect 110 is referred to herein as a “target defect”. Design data proximate to the position of the defect in the design data space defines background pattern data or background information for the defect.
図17に示されているように、部分102は、欠陥104よりも大きい。部分102の寸法(x方向とy方向)は、ユーザーによって選択される。それに加えて、部分108は、欠陥110よりも大きい。部分108の寸法も、ユーザーによって選択される。部分108の寸法は、典型的には、本明細書でさらに説明されるように部分102の寸法よりも大きい。それとは別に、それらの部分の寸法は、本明細書で説明されているコンピュータ実施方法により選択される(例えば、自動的に)。   As shown in FIG. 17, the portion 102 is larger than the defect 104. The dimensions (x and y directions) of the portion 102 are selected by the user. In addition, the portion 108 is larger than the defect 110. The dimensions of the portion 108 are also selected by the user. The dimension of the portion 108 is typically larger than the dimension of the portion 102 as further described herein. Alternatively, the dimensions of those parts are selected (eg, automatically) by the computer-implemented methods described herein.
一実施形態では、これらの部分の寸法(x方向とy方向)は、少なくとも一部は、欠陥を検出するために使用される検査システムにより報告された欠陥の位置、検査システムの座標の不正確さ、設計データの1つ又は複数の属性、欠陥サイズ、検査システムの欠陥サイズ誤差、又はそれらの何らかの組合せに基づいて決定される。例えば、この方法は、報告された欠陥配置を中心とする設計データの一部(つまり、「パターン・ウィンドウ」)を定めることを含む。パターン・ウィンドウは、欠陥の寸法より大きい幅と高さを有し、座標の不正確さによる欠陥位置の誤差を説明するように選択される。例えば、検査システムにより報告される欠陥配置の座標が約±3μmの精度である場合、パターン・ウィンドウは、約6μm×約6μmの全最小サイズに対し報告された欠陥配置のx及びy座標からすべての方向に少なくとも3μmを含むように定義される。このように、検査システムの座標精度がよいほど、パターン・ウィンドウが小さく、その結果グループ化は高速になり、より正確になる。パターン・ウィンドウの寸法は、さらに、パターン・ウィンドウが設計データにおける十分な数のフィーチャなどの「十分な」量のバックグラウンド・パターン・データを含むように選択される。それに加えて、パターン・ウィンドウ内の設計データがクリップと比較される場合、パターン・ウィンドウの寸法は、パターン・ウィンドウがクリップに部分的にしか含まれないポリゴン全体を含むように選択される。   In one embodiment, the dimensions (x and y directions) of these portions are determined at least in part by the location of the defect reported by the inspection system used to detect the defect, the inaccuracy of the inspection system coordinates. It is determined based on one or more attributes of the design data, defect size, inspection system defect size error, or some combination thereof. For example, the method includes defining a portion of design data (ie, a “pattern window”) centered on the reported defect placement. The pattern window has a width and height that are larger than the size of the defect and is selected to account for error in the defect location due to coordinate inaccuracies. For example, if the defect placement coordinates reported by the inspection system are accurate to about ± 3 μm, the pattern window is all from the reported x and y coordinates of the defect placement for a total minimum size of about 6 μm × about 6 μm. In the direction of at least 3 μm. Thus, the better the coordinate accuracy of the inspection system, the smaller the pattern window, resulting in faster and more accurate grouping. The dimensions of the pattern window are further selected such that the pattern window includes a “sufficient” amount of background pattern data, such as a sufficient number of features in the design data. In addition, when the design data in the pattern window is compared to the clip, the pattern window dimensions are selected so that the pattern window includes the entire polygon that is only partially included in the clip.
本明細書で説明されている方法で使用される設計データの部分は、設計データ空間における欠陥の位置の周りで取られた設計のクリップを含む。「クリップ」という用語は、一般に、欠陥の周りの設計データの領域として定義され、欠陥の近傍であるとみなせる。ポリゴンは、クリップ内にパターンを定めるが、ポリゴンは、部分的にクリップを越えて拡大できる。複数の欠陥のうちのいくつかについて本明細書で説明されている方法で使用されるクリップは、1つ又は複数の異なる寸法をとりうる。しかし、本明細書で説明される方法で使用される設計データの部分は、欠陥が配置されている可能性のある一定範囲の位置の周りの拡張バウンディング・ボックス(EBB)内の設計データを含む。EBBは、欠陥及び欠陥サイズ(及び恐らくは検査システムの欠陥サイズ誤差)を検出するために使用される検査システムの座標精度に基づいて選択される。例えば、検査の座標精度が高まると、EBBの寸法は縮小される。EBBが小さいほど、その中の欠陥の位置は、大きなEBBに比べてより正確に判定され、EBB内の欠陥のより正確な位置を使用して欠陥の1つ又は複数の属性(例えば、設計におけるポリゴンに関する欠陥の位置、欠陥の分類、欠陥の根本原因)をより高い精度で決定することができるため、EBBは小さいほうが好ましい。それに加えて、複数の欠陥の少なくともいくつかに使用されるEBBの1つ又は複数の寸法は、異なっていてもよい。EBBは、一般に、クリップよりも小さく、欠陥が何に配置されている可能性があるかを表すことができる。   The portion of the design data used in the method described herein includes a clip of the design taken around the location of the defect in the design data space. The term “clip” is generally defined as an area of design data around a defect and can be considered to be in the vicinity of the defect. Polygons define a pattern within a clip, but polygons can be partially expanded beyond the clip. Clips used in the methods described herein for some of the plurality of defects can take one or more different dimensions. However, the portion of the design data used in the methods described herein includes design data in an extended bounding box (EBB) around a range of locations where defects may be located . The EBB is selected based on the coordinate accuracy of the inspection system used to detect defects and defect sizes (and possibly inspection system defect size errors). For example, as the coordinate accuracy of the inspection increases, the size of the EBB is reduced. The smaller the EBB, the more accurately the position of the defect within it is determined relative to the larger EBB, and the more accurate position of the defect within the EBB is used to determine one or more attributes of the defect (eg, in the design). The defect position, defect classification, and root cause of the defect) can be determined with higher accuracy, so that the EBB is preferably smaller. In addition, one or more dimensions of the EBB used for at least some of the plurality of defects may be different. The EBB is generally smaller than the clip and can represent where the defect may be located.
他の実施形態では、これらの部分の少なくとも一部の寸法は、異なる。例えば、図17に示されているように、部分108と欠陥110の寸法の差は、部分102と欠陥104の寸法の差よりも大きい。言い換えると、ターゲット欠陥の周りのターゲット部分の面積は、ソース欠陥の周りのソース部分の面積よりも大きい。このように、ターゲット部分は、ソース部分よりも設計データの多くを含む。   In other embodiments, the dimensions of at least some of these portions are different. For example, as shown in FIG. 17, the difference in size between the portion 108 and the defect 110 is larger than the difference in size between the portion 102 and the defect 104. In other words, the area of the target portion around the target defect is larger than the area of the source portion around the source defect. Thus, the target portion contains more design data than the source portion.
設計データのソース部分を設計データのターゲット部分の異なる領域と比較することができる。このように、この方法は、ターゲット部分の中の設計データのソース部分を探索することを含む。例えば、ソースとターゲット部分とのオーバーレイ112に示されているように、設計データのソース部分をターゲット部分の一方の領域と比較することができる。この比較の後、ターゲット部分の他方の領域における設計データを設計データのソース部分と比較できるように、ターゲット部分に関するソース部分の位置を変更する。このように、この方法は、一致が識別されるまで、又はターゲット部分のすべての領域がソース部分と比較されるまで、ターゲット部分において設計データのソース部分をあちこち「スライド」させることを含む。   The source portion of the design data can be compared with different areas of the target portion of the design data. Thus, the method includes searching for a source portion of design data in the target portion. For example, the source portion of the design data can be compared to one region of the target portion, as shown in the source and target portion overlay 112. After this comparison, the position of the source portion relative to the target portion is changed so that the design data in the other region of the target portion can be compared with the source portion of the design data. Thus, the method includes “sliding” the source portion of the design data around the target portion until a match is identified or until all regions of the target portion are compared to the source portion.
設計データの部分同士を比較することは、比較のステップに利用できる情報を使って実行される。例えば、比較される設計データの部分は、GDSファイルなどのデータ構造体に格納された設計データの部分である。それに加えて、設計データの部分同士を比較することは、それらの部分におけるポリゴン同士を比較することを含む。他の実施形態では、この方法は、比較するステップの前に、設計データ空間における欠陥の位置に近接する設計データの部分をビットマップに変換することを含む。例えば、処理を高速化するために設計データの部分におけるポリゴンをビットマップに変換する。設計データの部分は、当業界で知られている好適な方法又はシステムを使用してビットマップに変換される。例えば、設計データの部分は、本明細書において全体が説明されているかのように参照により組み込まれる、Neureutherらの米国特許第7,030,997号において説明されている方法又はシステムを使用してビットマップに変換される。このような一実施形態では、設計データの部分を比較するステップは、ビットマップ同士を比較することを含む。ビットマップ同士を比較することは、任意の適当な方法で実行される。それに加えて、設計データの部分同士を比較することは、それらの部分における設計データの1つ又は複数の属性を比較することを含む。比較される1つ又は複数の属性は、本明細書で説明されている設計データの(複数の)属性を含む。   Comparing parts of the design data is performed using information available for the comparison step. For example, the part of the design data to be compared is the part of the design data stored in a data structure such as a GDS file. In addition, comparing parts of the design data includes comparing polygons in those parts. In other embodiments, the method includes converting a portion of the design data proximate to the location of the defect in the design data space to a bitmap prior to the comparing step. For example, a polygon in the design data portion is converted into a bitmap in order to speed up the processing. The portion of design data is converted to a bitmap using any suitable method or system known in the art. For example, a portion of the design data can be obtained using the method or system described in US Patent No. 7,030,997 of Neuerther et al., Which is incorporated by reference as if described in its entirety herein. Converted to a bitmap. In one such embodiment, comparing the portions of design data includes comparing bitmaps. Comparing the bitmaps is performed in any suitable manner. In addition, comparing portions of the design data includes comparing one or more attributes of the design data in those portions. The one or more attributes to be compared include the design data attribute (s) described herein.
この方法は、さらに、比較するステップの結果に基づいてそれらの部分における設計データが少なくとも類似している(類似しているか、又はまったく同じである)かどうかを判定することも含む。それらの部分における設計データの1つ又は複数の属性が決定される場合、グループ化は、共通パターン類似性、共通の(複数の)属性の類似性、フィーチャ空間における共通の(複数の)属性の類似性、又はその何らかの組合せに基づく。例えば、一実施形態では、それらの部分における設計データが少なくとも類似しているかどうかを判定することは、それらの部分における設計データの中の共通パターンが少なくとも類似しているかどうかを判定する