KR102440742B1 - Inspecting system for semiconductor device and operating method of the same - Google Patents

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Abstract

반도체 소자 검사 시스템 및 그 동작 방법이 제공된다. 반도체 소자 검사 시스템은 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경, 및 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함한다.A semiconductor device inspection system and an operating method thereof are provided. A semiconductor device inspection system inspects a sample wafer to detect a defect on the sample wafer, generates attribute information of the defect on the sample wafer, information about a location where the defect occurs on the sample wafer, and An inspection machine that selects a layout pattern on a sample layout design corresponding to a location, an electron microscope that takes an enlarged image of the sample wafer based on location information where the defect occurs on the sample wafer, and machine learning on the sample wafer A modeling module for generating a defect model using, as input variables, attribute information of a defect and a pre-risk level expected by the predetermined layout pattern as input variables, and using the risk level of the defect determined from the enlarged image of the sample wafer as an output variable include

Description

반도체 소자 검사 시스템 및 그 동작 방법{INSPECTING SYSTEM FOR SEMICONDUCTOR DEVICE AND OPERATING METHOD OF THE SAME}Semiconductor device inspection system and its operation method

본 발명은 반도체 소자 검사 시스템 및 그 동작 방법에 관한 것이다.The present invention relates to a semiconductor device inspection system and an operating method thereof.

최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.Recently, semiconductor devices have been developed in a direction capable of high-speed operation at a low voltage, and semiconductor device manufacturing processes have been developed in a direction to improve integration. Accordingly, the patterns of the highly scaled highly integrated semiconductor device may have a fine width and may be spaced apart from each other at a fine pitch.

반도체 소자의 미세화에 따라, 반도체 소자의 불량 여부를 검사할 수 있는 검사 시스템에 관한 요구가 높아지고 있다. 특히, 높은 검사 쓰루풋(throughput)을 가짐과 동시에, 각각의 공정을 거친 웨이퍼들을 실시간으로 검사하고, 검사 결과를 다시 공정에 피드백함으로써 공정의 전체적인 수율(yield rate)를 증가시킬 수 있는 반도체 소자 검사 시스템이 요구되고 있다.With the miniaturization of semiconductor devices, there is an increasing demand for an inspection system capable of inspecting whether a semiconductor device is defective. In particular, a semiconductor device inspection system that has high inspection throughput, inspects wafers that have passed through each process in real time, and feeds back inspection results back to the process, thereby increasing the overall yield rate of the process. this is being requested

본 발명이 해결하고자 하는 기술적 과제는, 높은 처리 속도로 반도체 소자의 불량의 유형 및 위험도를 평가할 수 있는 반도체 소자 검사 시스템을 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor device inspection system capable of evaluating the type and risk of defects in a semiconductor device at a high processing speed.

본 발명이 해결하고자 하는 다른 기술적 과제는, 높은 처리 속도로 반도체 소자의 불량의 유형 및 위험도를 평가할 수 있는 반도체 소자 검사 시스템의 동작 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of operating a semiconductor device inspection system capable of evaluating the type and risk of a defect of a semiconductor device at a high processing speed.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 검사 시스템은, 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경, 및 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함한다.A semiconductor device inspection system according to an embodiment of the present invention for achieving the above technical problem detects a defect on the sample wafer by inspecting a sample wafer, and attribute information of the defect on the sample wafer , an inspector that generates information on the location of the defect on the sample wafer, and selects a layout pattern on a sample layout design corresponding to the location, an enlarged image of the sample wafer based on location information where the defect occurs on the sample wafer By using an electron microscope to photograph and machine learning, attribute information of defects on the sample wafer and the pre-risk level expected by the predetermined layout pattern as input variables, the determined from the enlarged image of the sample wafer It includes a modeling module for generating a defect model using the risk of a defect as an output variable.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 검사 방법은, 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼의 결함(defect)을 검출하고, 상기 샘플 웨이퍼의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보와, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 생성하고, 상기 샘플 웨이퍼의 상기 결함이 발생한 위치 정보에 기초하여 확대 이미지를 촬영하고, 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 것을 포함한다.In a semiconductor device inspection method according to an embodiment of the present invention for achieving the above technical problem, a defect of the sample wafer is detected by inspecting a sample wafer, and attribute information of the defect of the sample wafer is obtained. , generate a layout pattern on the sample layout design corresponding to the location information of the defect on the sample wafer and the location, take an enlarged image based on the location information of the defect on the sample wafer, and perform machine learning A defect model in which property information of a defect on the sample wafer and a pre-risk predicted by the predetermined layout pattern are input variables, and a risk level of the defect determined from an enlarged image of the sample wafer is an output variable. includes creating

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사될 수 있는 반도체 소자의 예시적인 레이아웃도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 포함된 모델링 모듈, 및 모델링 모듈과 연결된 몇몇 구성 요소를 도시한 블록도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작을 설명하기 위한 그래프이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 트리 구조이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 그래프이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템으로부터 얻어지는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템이 수행하는 모델링에 의하여 분류되는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.1 is a block diagram of a semiconductor device inspection system according to some embodiments of the present invention.
2 is an exemplary layout diagram of a semiconductor device that may be inspected by a semiconductor device inspection system according to some embodiments of the present disclosure.
3 is a block diagram illustrating a modeling module included in a semiconductor device inspection system and some components connected to the modeling module according to some embodiments of the present invention.
4 is a flowchart illustrating a method of operating a semiconductor device inspection system according to some embodiments of the present invention.
5 is a graph for explaining the operation of the semiconductor device inspection system according to some embodiments of the present invention.
6 is a tree structure for explaining a modeling generation operation performed by a semiconductor device inspection system according to some embodiments of the present invention.
7 is a graph for explaining a modeling generation operation performed by the semiconductor device inspection system according to some embodiments of the present invention.
7 is a flowchart illustrating a method of operating a semiconductor device inspection system according to some embodiments of the present invention.
9 is a schematic diagram for explaining a defect image of a wafer obtained from a semiconductor device inspection system according to some embodiments of the present invention.
10 is a schematic diagram for explaining a defect image of a wafer classified by modeling performed by a semiconductor device inspection system according to some embodiments of the present invention.
11 is a block diagram illustrating a semiconductor device inspection system according to some embodiments of the present invention.
12 is a block diagram illustrating a semiconductor device inspection system according to some embodiments of the present invention.

이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 실시예에 따른 반도체 소자 검사 시스템 및 그 동작 방법에 대하여 설명하도록 한다.Hereinafter, a semiconductor device inspection system and an operating method thereof according to an embodiment of the present invention will be described with reference to FIGS. 1 to 12 .

도 1은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 시스템의 블록도이다.1 is a block diagram of a semiconductor device inspection system according to some embodiments of the present invention.

도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은, 검사기(110), 결함 모듈(120), 전자 현미경(130), 디자인 스토리지(140) 및 모델링 모듈(300)을 포함할 수 있다.Referring to FIG. 1 , a semiconductor device inspection system according to some embodiments of the present invention includes an inspector 110 , a defect module 120 , an electron microscope 130 , a design storage 140 , and a modeling module 300 . can do.

검사기(110)는, 검사 대상인 웨이퍼를 제공받아 그 표면의 이미지를 촬영할 수 있다. 도시되지는 않았지만, 검사기(110)는 웨이퍼를 지지하는 스테이지, 웨이퍼에 광을 조사하는 광원, 웨이퍼로부터 반사되어 형성된 이미지를 획득하는 대물 광학계, 대물 광학계로부터 형성된 이미지를 확대하는 결상 광학계 및 이미지 센서 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.The inspector 110 may receive an inspection target wafer and take an image of the surface thereof. Although not shown, the inspector 110 includes a stage for supporting the wafer, a light source for irradiating light on the wafer, an objective optical system for obtaining an image formed by reflection from the wafer, an imaging optical system for magnifying the image formed from the objective optical system, and an image sensor, etc. may include, but is not limited thereto.

검사기(110)는 웨이퍼의 표면 이미지를 획득할 수 있다. 뒤에서 설명하는 것과 같이, 상기 제1 해상도는 전자 현미경(130)이 생성하는 웨이퍼의 표면 이미지의 해상도보다 상대적으로 저해상도일 수 있다. 본 명세서에서 '해상도'는 분해능과 동일한 의미로 사용될 수 있다. 또한, 검사기(110)는 웨이퍼 표면의 전체 이미지를 형성할 수 있다. 검사기(110)는 전자 현미경(130)에 비하여 비교적 빠른 속도로 웨이퍼의 표면 전체의 이미지를 획득할 수 있다.The inspector 110 may acquire a surface image of the wafer. As will be described later, the first resolution may be relatively lower than the resolution of the surface image of the wafer generated by the electron microscope 130 . In the present specification, 'resolution' may be used as the same meaning as resolution. Also, the inspector 110 may form an entire image of the wafer surface. The inspector 110 may acquire an image of the entire surface of the wafer at a relatively high speed compared to the electron microscope 130 .

검사기(110)가 웨이퍼 표면으로부터 얻는 이미지는 암시야(dark field mode) 또는 명시야(bright field mode) 이미지를 포함할 수 있다.The image that the inspector 110 obtains from the wafer surface may include a dark field mode or a bright field mode image.

검사기(110)는 촬영한 웨이퍼 표면의 이미지 가운데, 결함(defect)의 유무를 검출할 수 있다. 검사기(110)가 결함 모듈(120)에 제공하는 이미지는, 웨이퍼 표면의 결함 정보를 함께 포함하고 있을 수 있다. 상기 결함 정보는, 웨이퍼 이미지에 포함된 결함의 속성(attribute) 정보 및 웨이퍼 내 결함의 위치 정보를 포함할 수 있다.The inspector 110 may detect the presence or absence of a defect in the photographed image of the wafer surface. The image provided by the inspector 110 to the defect module 120 may also include defect information on the wafer surface. The defect information may include attribute information of a defect included in the wafer image and location information of the defect in the wafer.

검사기(110)는, 디자인 스토리지(140)로부터 검사 대상의 웨이퍼의 레이아웃(layout) 디자인을 제공받을 수 있다. 검사기(110)는 제공받은 웨이퍼의 레이아웃 디자인에 기초하여 검출된 결함의 위치에 대응하는 레이아웃 디자인 상의 레이아웃 패턴을 선택할 수 있다.The inspector 110 may receive a layout design of a wafer to be inspected from the design storage 140 . The inspector 110 may select a layout pattern on the layout design corresponding to the position of the detected defect based on the provided layout design of the wafer.

도 2는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사될 수 있는 반도체 소자의 예시적인 레이아웃도이다.2 is an exemplary layout diagram of a semiconductor device that may be inspected by a semiconductor device inspection system according to some embodiments of the present disclosure.

도 2를 참조하면, 검사기(110)에 의해 검사되는 웨이퍼의 레이아웃 디자인 상의 레이아웃 패턴들(P1, P2, P3, P4)이 도시된다. 예를 들어, 검사기(110)에 의해 검출된 결함의 위치에 레이아웃 패턴(P1)이 대응될 수 있다.Referring to FIG. 2 , layout patterns P1 , P2 , P3 , and P4 on a layout design of a wafer to be inspected by the inspector 110 are illustrated. For example, the layout pattern P1 may correspond to the position of the defect detected by the inspector 110 .

각각의 레이아웃 패턴들(P1, P2, P3, P4)은, 레이아웃 디자인에 따라 웨이퍼 상에 반도체 소자가 형성될 때 예상되는 프리-위험도 정보를 포함할 수 있다. 상기 프리-위험도 정보는 레이아웃 디자인의 설계 단계에서 미리 결정될 수 있으며, 구체적으로 레이아웃 디자인의 설계자에 의하여 결정되거나, 레이아웃 디자인 툴에 의하여 자동적으로 결정될 수 있다. 미리 결정된 레이아웃 패턴들(P1, P2, P3, P4)의 프리-위험도 정보는 이후 모델링 모듈(300)로 제공되어 후술되는 것과 같이 사용될 수 있다.Each of the layout patterns P1 , P2 , P3 , and P4 may include pre-risk information expected when a semiconductor device is formed on a wafer according to a layout design. The pre-risk information may be predetermined in the design stage of the layout design, specifically, may be determined by a designer of the layout design, or may be automatically determined by a layout design tool. The pre-risk level information of the predetermined layout patterns P1 , P2 , P3 , and P4 may then be provided to the modeling module 300 and used as described below.

레이아웃 패턴의 프리-위험도 데이터는 예를 들어, 높음(high), 중간(middle), 낮음(low)로 표현될 수 있다. 다만 본 발명이 에에 제한되는 것은 아니며, 레이아웃 패턴의 프리-위험도 데이터는 0 내지 1 사이의 값으로 표현될 수도 있다.The pre-risk data of the layout pattern may be expressed as, for example, high, middle, or low. However, the present invention is not limited thereto, and the pre-risk data of the layout pattern may be expressed as a value between 0 and 1.

다시 도 1을 참조하면, 본 발명의 몇몇 실시예에서, 결함의 속성 정보는 검사기(110)가 촬영한 결함의 이미지 속성을 포함할 수 있다. 구체적으로, 결함의 이미지 속성은 촬영된 결함 이미지의 크기, 밝기 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 검사기(110)는 상기 속성 정보를 수치화 또는 벡터화하여 결함 모듈(120)에 제공할 수 있다.Referring back to FIG. 1 , in some embodiments of the present invention, the defect attribute information may include image attributes of the defect photographed by the inspector 110 . Specifically, the image properties of the defect may include the size, brightness, etc. of the photographed defect image, but the present invention is not limited thereto. The inspector 110 may digitize or vectorize the attribute information and provide it to the defect module 120 .

다만, 상술한 것과 같이 검사기(110)가 획득하는 웨이퍼의 표면 이미지가 상대적으로 저해상도의 이미지일 수 있으므로, 검사기(110)는 웨이퍼 표면의 결함 정보는 결함의 정확한 유형 또는 해당 결함으로 인하여 발생하는 위험도(risk value) 여부를 정확하게 판단하지 못할 수 있다.However, as described above, since the surface image of the wafer acquired by the inspector 110 may be a relatively low-resolution image, the inspector 110 determines the exact type of defect or the degree of risk caused by the defect. (risk value) may not be able to accurately determine.

본 발명의 실시예에 따른 검사기(110)는, 두 가지 종류의 웨이퍼를 제공받아 이에 포함된 결함을 검출할 수 있다. 첫째는, 웨이퍼에서 검출되는 결함에 대한 결함 모델을 생성하기 위하여 검사하는 샘플 웨이퍼이다. 검사기(110)는 적어도 하나 이상의 샘플 웨이퍼를 제공받고, 웨이퍼의 결함에 대한 모델을 생성하기 위해 샘플 웨이퍼의 결함을 검출하고, 상기 결함에 관한 정보를 생성한다. 상기 모델 생성에 관한 자세한 설명은 후술한다.The inspector 110 according to an embodiment of the present invention may receive two types of wafers and detect defects included therein. The first is a sample wafer that is inspected to create a defect model for defects detected in the wafer. The inspector 110 receives at least one sample wafer, detects a defect of the sample wafer to generate a model for the defect of the wafer, and generates information about the defect. A detailed description of the model generation will be described later.

둘째는, 완성된 상기 모델에 기초하여 실제 반도체 제품의 검사를 위하여 제공받는 대상 웨이퍼이다. 검사기(110)는 대상 웨이퍼를 제공받고, 대상 웨이퍼에 존재하는 결함을 검출하고, 상기 결함에 관한 정보를 생성할 수 있다. 마찬가지로 상기 대상 웨이퍼에 대한 검사기(110)의 검사 과정은 후술한다.The second is a target wafer provided for inspection of an actual semiconductor product based on the completed model. The inspector 110 may receive a target wafer, detect a defect existing in the target wafer, and generate information about the defect. Similarly, the inspection process of the inspector 110 for the target wafer will be described later.

결함 모듈(120)은 검사기(110)로부터 제공받은 웨이퍼의 결함 정보를 전자 현미경(130)으로 제공할 수 있다. 구체적으로, 결함 모듈(120)은 검사기(110)가 제공한 웨이퍼의 결함의 속성 정보 중 결함의 웨이퍼 내 위치에 관한 정보를 전자 현미경(130)으로 제공할 수 있다. 결함 모듈(120)은 검사기(110)로부터 제공받은 웨이퍼의 결함 정보를 일시적 또는 비일시적으로 저장할 수 있는 저장 매체를 포함할 수 있으며, 구체적으로 상기 저장 매체는 메모리를 포함할 수 있으나 이에 제한되지 않는다.The defect module 120 may provide defect information of the wafer provided from the inspector 110 to the electron microscope 130 . Specifically, the defect module 120 may provide the electron microscope 130 with information about the position of the defect in the wafer among the attribute information of the defect of the wafer provided by the inspector 110 . The defect module 120 may include a storage medium capable of temporarily or non-temporarily storing the defect information of the wafer provided from the inspector 110 , and specifically, the storage medium may include a memory, but is not limited thereto. .

또한, 후술하는 것과 같이 결함 모듈(120)은 모델링 모듈(300)이 생성한 결함 모델을 일시적 또는 비일시적으로 저장할 수 있다.Also, as will be described later, the defect module 120 may temporarily or non-temporarily store the defect model generated by the modeling module 300 .

따라서, 결함 모듈(120)은 웨이퍼의 결함 정보를 저장하는 저장 매체를 포함하는 컴퓨터 시스템일 수 있으며, 예를 들어 서버 시스템을 포함할 수 있으나 이에 제한되는 것은 아니다.Accordingly, the defect module 120 may be a computer system including a storage medium for storing defect information of the wafer, and may include, for example, a server system, but is not limited thereto.

결함 모듈(120)은 전자 현미경(130)에 의해 제공받은 샘플 웨이퍼 상의 결함의 확대 이미지로부터 얻어진 결함의 유형과, 결함의 위험도 정보를 얻을 수 있다. 상기 얻어진 결함의 유형과 위험도 정보는 이후 수행될 결함 모델의 생성을 위한 기계 학습을 위하여 모델링 모듈(300)에 제공될 수 있다.The defect module 120 may obtain information on the type of defect and the risk of the defect obtained from the enlarged image of the defect on the sample wafer provided by the electron microscope 130 . The obtained defect type and risk information may be provided to the modeling module 300 for machine learning for generating a defect model to be performed later.

전자 현미경(130)은 결함 모듈(120)로부터 제공받은 결함의 웨이퍼 내 위치 정보를 이용하여 웨이퍼의 표면 이미지를 획득할 수 있다. 도시되지는 않았지만, 전자 현미경(130)은 웨이퍼에 전자빔을 조사하는 전자총, 시료에 전자빔의 초점을 형성하기 위한 렌즈 및 웨이퍼에서 발생하는 2차 전자를 검출하는 검출기를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.The electron microscope 130 may acquire a surface image of the wafer by using the location information of the defect provided from the defect module 120 in the wafer. Although not shown, the electron microscope 130 may include an electron gun for irradiating an electron beam on the wafer, a lens for forming a focus of the electron beam on the sample, and a detector for detecting secondary electrons generated from the wafer. It is not limited.

전자 현미경(130)은 검출 모듈(120)로부터 제공받은 결함의 위치 정보를 이용하여, 해당 결함의 이미지를 획득할 수 있다. 전자 현미경(130)은 웨이퍼 표면의 결함의 확대 이미지를 획득할 수 있다. 상술한 것과 같이, 전자 현미경(130)은 검사기(110)에 비하여 웨이퍼 표면의 상대적으로 고해상도 이미지를 얻을 수 있다. The electron microscope 130 may acquire an image of the defect by using the location information of the defect provided from the detection module 120 . The electron microscope 130 may acquire an enlarged image of the defect on the wafer surface. As described above, the electron microscope 130 may obtain a relatively high-resolution image of the wafer surface compared to the inspector 110 .

또한, 전자 현미경(130)이 획득하는 웨이퍼 표면의 이미지의 면적은, 검사기(110)가 획득하는 웨이퍼 표면의 이미지 면적보다 작을 수 있다. 다만, 전자 현미경(130)의 웨이퍼 표면 이미지의 획득 속도는 검사기(110)의 그것보다 느릴 수 있다.Also, the area of the image of the wafer surface acquired by the electron microscope 130 may be smaller than the area of the image of the wafer surface acquired by the inspector 110 . However, the acquisition speed of the wafer surface image of the electron microscope 130 may be slower than that of the inspector 110 .

따라서 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은, 상대적으로 이미지 획득 속도가 느린 전자 현미경(130)의 경우 샘플 웨이퍼의 표면 이미지 및 결함의 모델 형성 단계에서만 사용되고, 대상 웨이퍼에 포함된 반도체 소자의 실시간 검사 과정에서는 사용되지 않을 수 있다. 이에 관하여는 더욱 자세한 설명은 후술한다.Therefore, in the case of the electron microscope 130 , which has a relatively slow image acquisition speed, the semiconductor device inspection system according to some embodiments of the present invention is used only in the stage of forming a model of the surface image and defects of the sample wafer, and the semiconductor device included in the target wafer. It may not be used in the real-time inspection process of A more detailed description of this will be provided later.

전자 현미경(130)은 획득한 결함의 이미지를 결함 모듈(120)로 제공할 수 있다.The electron microscope 130 may provide an image of the acquired defect to the defect module 120 .

결함 모듈(120)은 전자 현미경(130)으로부터 결함 이미지를 제공받고, 결함의 위치 정보 및 속성 정보와 함께 모델링 모듈(300)로 이를 제공할 수 있다.The defect module 120 may receive a defect image from the electron microscope 130 and provide it to the modeling module 300 together with location information and attribute information of the defect.

디자인 스토리지(140)는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사되는 웨이퍼의 레이아웃 디자인을 저장할 수 있다. 디자인 스토리지(140)는 예를 들어, 웨이퍼에 형성되는 AP(Application Processor), DRAM(Dynamic Random Access Memory), Flash ROM(Read Only Memory) 등의 레이아웃 디자인을 저장할 수 있으나 본 발명이 이에 제한되지는 않는다. 또한 위에서 설명한 것과 같이 디자인 스토리지(140)는 레이아웃 디자인의 생성 시 미리 결정된 레이아웃 디자인의 프리-위험도 데이터를 저장할 수 있다.The design storage 140 may store a layout design of a wafer inspected by the semiconductor device inspection system according to some embodiments of the present invention. The design storage 140 may store, for example, a layout design such as an application processor (AP), dynamic random access memory (DRAM), read only memory (Flash ROM), etc. formed on a wafer, but the present invention is not limited thereto. does not Also, as described above, the design storage 140 may store pre-risk data of a layout design predetermined when the layout design is created.

디자인 스토리지(140)는 레이아웃 디자인과, 레이아웃 디자인이 포함하는 프리-위험도 데이터를 검사기(110) 및 모델링 모듈(300)에 제공할 수 있다.The design storage 140 may provide the layout design and pre-risk data included in the layout design to the inspector 110 and the modeling module 300 .

모델링 모듈(300)은, 결함 모듈(120)로부터 검출된 결함의 속성 정보를 제공받을 수 있다. 또한, 모델링 모듈(300)은 결함 모듈(120)로부터 전자 현미경(130)이 획득한 결함의 확대 이미지를 제공받을 수 있다. 모델링 모듈(300)의 자세한 구성과 관련하여, 도 3을 참조하여 설명한다.The modeling module 300 may receive attribute information of the detected defect from the defect module 120 . Also, the modeling module 300 may receive an enlarged image of the defect acquired by the electron microscope 130 from the defect module 120 . A detailed configuration of the modeling module 300 will be described with reference to FIG. 3 .

도 3은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 포함된 모델링 모듈, 및 모델링 모듈과 연결된 몇몇 구성 요소를 도시한 블록도이다.3 is a block diagram illustrating a modeling module included in a semiconductor device inspection system and some components connected to the modeling module according to some embodiments of the present invention.

도 3을 참조하면, 모델링 모듈(300)은 디자인 스토리지(140)로부터 제공받은 샘플 웨이퍼의 레이아웃 디자인을 저장하는 메모리(310)와, 결함 모듈(120)로부터 제공받은 샘플 웨이퍼 상의 결함의 속성 정보 및 결함의 확대 이미지와, 메모리(310)로부터 제공받은 샘플 웨이퍼의 레이아웃 디자인을 이용하여 결함의 유형 및 위험도를 생성하는 결함 분석기(320), 및 위험 분석기(320)가 생성한 결함의 유형 및 위험도에 기초하여 샘플 웨이퍼의 결함에 대한 결함 모델을 생성하는 모델링 유닛(330)을 포함할 수 있다. 모델링 모듈(300)에 의한 상기 모델 생성과 관련하여, 아래에서 더욱 자세하게 기술한다.Referring to FIG. 3 , the modeling module 300 includes a memory 310 for storing a layout design of a sample wafer provided from the design storage 140 , attribute information of a defect on the sample wafer provided from the defect module 120 , and Defect analyzer 320 that generates the type and risk of a defect using the enlarged image of the defect and the layout design of the sample wafer provided from the memory 310, and the type and risk of the defect generated by the risk analyzer 320 and a modeling unit 330 that generates a defect model for the defect of the sample wafer based on the model. With respect to the model generation by the modeling module 300, it will be described in more detail below.

본 발명의 몇몇 실시예에서, 결함 모듈(120), 디자인 스토리지(140) 및 모델링 모듈(300)은 개별적인 모듈로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 결함 모듈(120), 디자인 스토리지(140) 및 모델링 모듈(300)은 하나의 하드웨어 장비에 의하여 구현될 수 있으며, 예를 들어 하나의 서버 내에 포함된 구성 요소로서 구현될 수도 있다.In some embodiments of the present invention, the defect module 120 , the design storage 140 , and the modeling module 300 are shown as separate modules, but the present invention is not limited thereto. The defect module 120 , the design storage 140 , and the modeling module 300 may be implemented by one hardware device, for example, as a component included in one server.

도 4는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다. 도 4의 순서도에서는, 반도체 소자 검사 시스템에서 결함의 이미지 속성과 이미지 유형 또는 이미지의 위험도에 관한 모델링의 형성 과정이 설명된다.4 is a flowchart illustrating a method of operating a semiconductor device inspection system according to some embodiments of the present invention. In the flowchart of FIG. 4 , the process of forming a model for image properties of defects and image types or risk levels of images in a semiconductor device inspection system is described.

도 4를 참조하면, 검사기(140)가 샘플 웨이퍼를 검사하여, 샘플 웨이퍼 상의 결함을 검출한다.Referring to FIG. 4 , the inspector 140 inspects the sample wafer to detect defects on the sample wafer.

먼저 검사기(110)에 의해 샘플 웨이퍼를 검사하여 샘플 웨이퍼 상의 결함을 검출한다(S110). 여기서 '샘플 웨이퍼'는 모델링 모듈(300)에 의하여 결함 이미지의 속성과 결함의 유형 및 위험도 사이의 모델을 생성하기 위하여 사용되는 웨이퍼를 의미한다.First, the sample wafer is inspected by the inspector 110 to detect defects on the sample wafer ( S110 ). Here, the 'sample wafer' refers to a wafer used by the modeling module 300 to generate a model between the properties of the defect image and the type and risk of the defect.

검사기(110)는 웨이퍼 표면으로부터 암시야 또는 명시야 이미지를 촬영하여, 촬영한 이미지로부터 결함을 검출할 수 있다. 샘플 웨이퍼의 이미지로부터 결함을 검출하는 것은 검사기(110)를 동작시키는 검사자에 의해 수행될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 검사기(110)가 검사되는 샘플 웨이퍼 상에서 이상 패턴을 보이는 부분을 자동적으로 검출할 수도 있다.The inspector 110 may capture a dark-field or bright-field image from the wafer surface, and may detect a defect from the photographed image. Detecting a defect from the image of the sample wafer may be performed by an inspector operating the inspector 110 , but the present invention is not limited thereto. That is, the inspector 110 may automatically detect a portion showing an abnormal pattern on the sample wafer to be inspected.

먼저 디자인 스토리지(140)로부터 검사기(110) 및 모델링 모듈(300)로 샘플 웨이퍼의 샘플 레이아웃 디자인이 전송된다(S110).First, the sample layout design of the sample wafer is transmitted from the design storage 140 to the inspector 110 and the modeling module 300 ( S110 ).

샘플 웨이퍼는 복수의 웨이퍼를 포함할 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은 복수의 웨이퍼를 대상으로 결함의 속성 정보와, 결함의 유형 및 위험도 데이터를 수집하고, 상기 데이터를 이용하여 결함의 속성 정보와 결함의 유형 및 위험도 데이터 사이의 모델을 생성할 수 있다.The sample wafer may include a plurality of wafers. That is, the semiconductor device inspection system according to some embodiments of the present invention collects defect attribute information, defect type, and risk data from a plurality of wafers, and uses the data to collect defect attribute information and defect type and risk data.

이어서, 검사기(110)는 검출된 결함의 속성 정보, 샘플 웨이퍼 상에서의 결함의 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하고, 이를 결함 모듈(120)로 전송한다(S120).Then, the inspector 110 generates attribute information of the detected defect and position information of the defect on the sample wafer, selects a layout pattern on the sample layout design corresponding to the position, and transmits it to the defect module 120 . (S120).

검사기(110)는 결함의 속성 정보를 수치화 또는 벡터화할 수 있다.The inspector 110 may digitize or vectorize the attribute information of the defect.

본 발명의 몇몇 실시예에서, 검사기(110)가 제공하는 결함의 속성 정보는 웨이퍼 상의 결함으로 인해 발생한 결함 이미지의 크기, 밝기 등을 포함할 수 있다. 검사기(110)는 상기 이미지 속성 정보를 수치화 또는 벡터화하여 결함 모듈(120)에 제공할 수 있다.In some embodiments of the present invention, the attribute information of the defect provided by the inspector 110 may include a size, brightness, etc. of a defect image generated due to a defect on the wafer. The inspector 110 may digitize or vectorize the image attribute information and provide it to the defect module 120 .

디자인 스토리지(140)는 검사기(110)로 샘플 웨이퍼의 샘플 레이아웃 디자인을 전송하고, 검사기(110)는 검출된 결함의 위치 정보에 대응하는 샘플 레이아웃 디자인의 레이아웃 패턴을 선택할 수 있다. 검사기(110)는 선택된 레이아웃 패턴을 결함 모듈(120)로 전송할 수 있다.The design storage 140 may transmit the sample layout design of the sample wafer to the inspector 110 , and the inspector 110 may select a layout pattern of the sample layout design corresponding to the position information of the detected defect. The inspector 110 may transmit the selected layout pattern to the defect module 120 .

검사기(110)로부터 결함 모듈(1200)로 샘플 레이아웃 디자인의 레이아웃 패턴이 전송될 때, 해당 레이아웃 패턴이 웨이퍼 상에 형성되었을 때 예상되는 반도체 소자의 결함 발생에 관한 프리-위험도가 함께 제공될 수 있다. When the layout pattern of the sample layout design is transmitted from the inspector 110 to the defect module 1200, a pre-risk level with respect to the occurrence of a defect in the semiconductor device expected when the layout pattern is formed on the wafer may be provided together. .

도 5는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작을 설명하기 위한 그래프이다.5 is a graph for explaining the operation of the semiconductor device inspection system according to some embodiments of the present invention.

도 5를 참조하면, 검사기(110)에 의하여 검출된 두 개의 결함(Defect1, Defect2)의 이미지의 예시적인 속성 정보(크기, 밝기)를 이용하여 그래프화한 것이 도시된다. 즉, 검사기(110)에 의하여 촬영된 결함의 이미지 중, 두 개의 결함(Defect1, Defect2)를 구성하는 이미지 영역의 두 가지 속성 정보(크기, 밝기)에 의하여 나타내어질 수 있다. Referring to FIG. 5 , a graph is shown using exemplary attribute information (size, brightness) of images of two defects (Defect1 and Defect2) detected by the inspector 110 . That is, it may be represented by two pieces of attribute information (size, brightness) of an image area constituting two defects Defect1 and Defect2 among the images of defects photographed by the inspector 110 .

도 5의 그래프에서는 예시적으로 크기 및 밝기 관한 그래프에 의해 결함의 이미지를 나타내는 것을 도시하였으나 그 밖에 픽셀 사이의 대비(contrast), 픽셀 간격 등 다른 속성에 의하여 결함의 속성을 나타낼 수도 있음은 물론이다.In the graph of FIG. 5, the image of the defect is illustrated by means of a graph related to size and brightness by way of example, but it goes without saying that the properties of the defect may be expressed by other properties such as contrast between pixels and pixel spacing. .

검사기(110)는 이러한 샘플 웨이퍼의 결함의 속성 정보를 결함 모듈(120)에 제공하고, 결함 모듈(120)은 상기 정보를 모델링 모듈(300)에 제공하기 전에 임시적으로 저장할 수 있다.The inspector 110 provides the defect attribute information of the sample wafer to the defect module 120 , and the defect module 120 may temporarily store the information before providing the information to the modeling module 300 .

이어서, 결함 모듈(120)은 검출된 결함의 위치 정보를 전자 현미경(130)으로 전송하고, 전자 현미경(130)은 상기 좌표에 해당하는 영역의 확대 이미지를 촬영한 후, 결함 모듈(120)에 제공한다(S130).Next, the defect module 120 transmits the location information of the detected defect to the electron microscope 130 , and the electron microscope 130 takes an enlarged image of the area corresponding to the coordinates, and then to the defect module 120 . provided (S130).

상술한 것과 같이, 검사기(110)가 획득한 이미지 중, 결함이 존재하는 것으로 판단되는 영역의 위치 정보가 결함 모듈(120)로부터 전자 현미경(130)에 제공된다. 상기 위치 정보는 샘플 웨이퍼 상의 위치 좌표 형태일 수 있다. 전자 현미경(130)은 제공받은 좌표에 존재하는 결함에 대하여 확대 이미지를 획득하고, 획득한 이미지를 결함 모듈(120)에 제공한다.As described above, position information of a region determined to have a defect among the images acquired by the inspector 110 is provided from the defect module 120 to the electron microscope 130 . The position information may be in the form of position coordinates on the sample wafer. The electron microscope 130 obtains an enlarged image of the defect existing at the provided coordinates, and provides the obtained image to the defect module 120 .

결함 모듈(120)은 검사기(110) 및 전자 현미경(130)으로부터 제공받은 결함의 이미지, 결함의 속성 정보 및 위치를 모델링 모듈(300)에 제공하여 이어질 결함 모델 생성을 준비할 수 있다.The defect module 120 may prepare for generation of a subsequent defect model by providing the image of the defect provided from the inspector 110 and the electron microscope 130 , attribute information of the defect, and a location to the modeling module 300 .

모델링 모듈(300)은 기계 학습을 통해, 제공받은 입력 변수(샘플 웨이퍼 상의 결함의 속성 정보, 레이아웃 패턴에 의해 예상되는 프리-위험도)와 출력 변수(결함의 유형 및 위험도) 사이의 결함 모델을 형성할 수 있다. 여기서 위험도는, 해당 웨이퍼에 발생한 결함이 웨이퍼에 포함된 반도체 소자의 동작에 영향을 미칠 수 있는 확률을 의미하는 것으로 설명한다.The modeling module 300 forms a defect model between the input variables (property information of defects on the sample wafer, pre-risk predicted by the layout pattern) and output variables (type and risk of defects) through machine learning. can do. Here, the degree of risk is described as meaning the probability that a defect occurring in the wafer may affect the operation of the semiconductor device included in the wafer.

결함 분석기(320)는 메모리(310)로부터 샘플 웨이퍼의 결함의 확대 이미지와, 샘플 레이아웃 디자인을 제공받는다. 이를 이용하여 모델링 유닛(330)이 기계 학습(machine learning)을 통해 모델링을 생성하기 위한 결함의 유형 분류 데이터와, 결함의 위험도 데이터를 생성한다.The defect analyzer 320 is provided with an enlarged image of the defect of the sample wafer and the sample layout design from the memory 310 . Using this, the modeling unit 330 generates defect type classification data and defect risk data for generating modeling through machine learning.

상기 결함의 유형 분류 데이터는 예를 들어, 브릿지(bridge), 노칭(notching) 유형을 포함할 수 있으나 이에 제한되는 것은 아니다. 결함의 위험도 데이터는 예를 들어, 높음(high), 중간(middle), 낮음(low)로 나누어질 수 있으나 본 발명이 이에 제한되는 것은 아니며, 결함의 위험도 데이터는 0 내지 1 사이의 값으로 표현될 수도 있다. 결함 분석기(320)는 결함의 유형 분류 데이터와 위험도 데이터를 생성하여 모델링 유닛(330)으로 제공한다.The type classification data of the defect may include, but is not limited to, a bridge type and a notching type, for example. Defect risk data may be divided into, for example, high, middle, and low, but the present invention is not limited thereto. Defect risk data is expressed as a value between 0 and 1. it might be The defect analyzer 320 generates the type classification data and the risk data of the defect and provides it to the modeling unit 330 .

모델링 모듈(300) 내의 모델링 유닛(330)은, 기계 학습(machine learning)을 이용하여 제공받은 입력값(결함의 속성 정보, 위험도 데이터)를 이용하여 샘플 웨이퍼의 결함에 관한 모델을 생성할 수 있다. The modeling unit 330 in the modeling module 300 may generate a model regarding a defect of a sample wafer using input values (defect attribute information, risk data) provided using machine learning. .

예를 들어, 모델링 유닛(330)은 랜덤 포레스트(random forest) 또는 서포트 벡터 머신(support vector machine) 등의 알고리즘에 의해 상기 모델을 생성할 수 있다.For example, the modeling unit 330 may generate the model by an algorithm such as a random forest or a support vector machine.

이하에서, 모델링 유닛(330)이 예시적으로 랜덤 포레스트 알고리즘에 의해 상기 모델을 생성하는 과정을 설명한다.Hereinafter, a process in which the modeling unit 330 generates the model by means of an exemplary random forest algorithm will be described.

도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 트리 구조이다.6 is a tree structure for explaining a modeling generation operation performed by a semiconductor device inspection system according to some embodiments of the present invention.

도 6을 참조하면, 예시적으로 두 개의 트리(TREE1, TREE2)가 생성될 수 있다. 제1 트리(TREE1)는 제1 결함(Defect1)이 발생한 영역의 이미지에 관한 노드를 포함할 수 있고, 제2 트리(TREE2)는 제2 결함 (Defect2)이 발생한 이미지에 관한 노드를 포함할 수 있다.Referring to FIG. 6 , for example, two trees TREE1 and TREE2 may be generated. The first tree TREE1 may include a node related to an image of a region in which the first defect Defect1 occurs, and the second tree TREE2 may include a node related to an image in which the second defect Defect2 occurs. have.

제1 결함의 이미지 영역은, a1 노드로부터 평가가 시작된다. b1 및 b2 노드에서, 예시적으로 결함 이미지의 크기(size) 속성에 대한 평가가 수행될 수 있다. b1은 예를 들어, 크기가 10㎛ 이상인 경우에 대하여 평가하는 노드이고, b2는 크기가 10㎛ 이하인 경우에 대하여 평가하는 노드일 수 있다.The image area of the first defect is evaluated from the a1 node. In the b1 and b2 nodes, for example, evaluation of the size attribute of the defect image may be performed. For example, b1 may be a node that evaluates when the size is 10 μm or more, and b2 may be a node that evaluates when the size is 10 μm or less.

그 다음으로, c1 내지 c4 노드에서 예시적으로 결함 이미지의 밝기(brightness) 속성에 대한 평가가 수행될 수 있다. c1은 밝기가 5 이상, c2는 5 이하이며, c3는 밝기가 7 이상, c4는 밝기가 7 이하인 경우에 대하여 평가하는 노드일 수 잇다. 각각 두 단계의 평가 노드를 거쳐서 해당 결함 이미지의 영역에 대한 위험도의 평가가 수행될 수 있다. 즉, b1 및 c1 노드에 해당하는 이미지의 경우 위험도는 높은(High) 것으로 평가되고, b1 및 c2 노드에 해당하는 이미지의 경우 위험도는 낮은(Low) 것으로 평가될 수 있다. 마찬가지로 b2 및 c3 노드에 해당하는 이미지의 경우 위험도는 낮은(Low) 것으로 평가되고, b2 및 c4 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)인 것으로 평가될 수 있다.Next, the evaluation of the brightness property of the defective image may be exemplarily performed in the c1 to c4 nodes. c1 may be a node that evaluates when the brightness is 5 or more, c2 is 5 or less, c3 is 7 or more, and c4 is 7 or less. Each of the two-stage evaluation nodes may pass through the evaluation of the risk of the region of the defect image may be performed. That is, images corresponding to nodes b1 and c1 may be evaluated as high risk, and images corresponding to nodes b1 and c2 may be evaluated as low risk. Similarly, in the case of images corresponding to nodes b2 and c3, the risk may be evaluated as low, and in the case of images corresponding to nodes b2 and c4, the risk may be evaluated as medium.

이와 유사하게, 제2 결함(Defect2)이 발생한 이미지에 관하여 모델링이 수행될 수 있다. 제2 결함(Defect2)이 발생한 이미지의 경우 동일한 크기(e1, e2) 및 밝기(f1~f4) 노드에 의하여 평가한 결과 e1 및 f1 노드에 해당하는 이미지의 경우 위험도는 높은(High) 것으로 평가되고, e1 및 f2 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)인 것으로 평가될 수 있다. 마찬가지로 e2 및 f3 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)이고, e2 및 f4 노드에 해당하는 이미지의 경우 위험도는 낮은(Low)인 것으로 평가될 수 있다.Similarly, modeling may be performed on the image in which the second defect Defect2 has occurred. In the case of the image with the second defect (Defect2), the same size (e1, e2) and brightness (f1~f4) nodes were evaluated, and as a result, the image corresponding to the e1 and f1 nodes was evaluated to have a high risk and For images corresponding to nodes , e1 and f2, the risk may be evaluated as medium. Similarly, in the case of images corresponding to nodes e2 and f3, the risk may be evaluated as medium, and in the case of images corresponding to nodes e2 and f4, the risk may be evaluated as low.

상기 과정은 예시적으로 밝기와 크기의 두 개의 속성을 기초로 평가한 것을 기술하였으나 본 발명이 이에 제한되는 것은 아니다. 평가 순서는 크기 및 밝기의 순서로 진행될 수 있고, 크기와 밝기 이외의 다른 이미지 속성에 관하여 평가가 수행될 수도 있음은 물론이다.Although the above process has been described as an example of evaluation based on two attributes of brightness and size, the present invention is not limited thereto. It goes without saying that the evaluation order may be performed in the order of size and brightness, and evaluation may be performed with respect to image properties other than size and brightness.

또한, 각각의 결함의 위험도에 대하여 높은(High), 중간(Medium), 낮은(Low) 정도로 설명하였으나 본 발명이 이에 제한되는 것은 아니다. 즉, 각각의 결함의 위험도는 0 내지 1 사이의 값으로 표현될 수도 있다.In addition, although the degree of risk of each defect has been described as high, medium, and low, the present invention is not limited thereto. That is, the risk of each defect may be expressed as a value between 0 and 1.

랜덤 포레스트 알고리즘에 의해 결함의 이미지로부터 결함의 위험도를 평가하는 것을 설명하였으나 본 발명이 이에 제한되는 것은 아니며, 예를 들어 서포트 벡터 머신 알고리즘에 의하여 결함의 이미지로부터 결함의 위험도를 평가할 수 있는 것은 상술한 것과 같다.Although it has been described to evaluate the risk of a defect from the image of the defect by the random forest algorithm, the present invention is not limited thereto. same as

모델링 모듈(300)은 결함의 이미지로부터 평가된 결함의 위험도에 대하여, 레이아웃 패턴의 프리-위험도를 적용하여 최종적인 결함 모델을 생성할 수 있다.The modeling module 300 may generate a final defect model by applying the pre-risk level of the layout pattern to the risk of the defect evaluated from the image of the defect.

예를 들어, 상기 결함의 이미지로부터 평가된 결함의 위험도가 높은(High) 정도이고, 결함의 위치 정보에 대응하는 레이아웃 패턴의 위험도가 높은(High) 정도일 때, 해당 결함의 최종 위험도는 높은(High) 수준으로 유지될 수 있다.For example, when the risk of a defect evaluated from the image of the defect is high and the risk of a layout pattern corresponding to the location information of the defect is high, the final risk of the defect is High. ) can be maintained.

또는, 결함의 이미지로부터 평가된 결함의 위험도가 높은(High) 정도이고, 결함의 위치 정보에 대응하는 레이아웃 패턴의 위험도가 낮은(High) 정도일 때, 해당 결함의 최종 위험도는 중간(High) 수준으로 평가될 수 있다.Alternatively, when the risk of the defect evaluated from the image of the defect is high and the risk of the layout pattern corresponding to the location information of the defect is high, the final risk of the defect is high. can be evaluated.

본 발명의 몇몇 실시예에서, 결함의 이미지로부터 평가된 결함의 위험도와, 레이아웃 패턴의 프리-위험도가 각각 0 내지 1 사이의 수치로 표현되는 경우에, 해당 결함의 최종 위험도는 두 수치를 곱한 값일 수 있다. 또는, 설계자의 의도에 따라 각각의 수치에 가중치를 부가하여 연산한 값일 수도 있다.In some embodiments of the present invention, when the risk of the defect evaluated from the image of the defect and the pre-risk of the layout pattern are each expressed as a numerical value between 0 and 1, the final risk of the defect is a value obtained by multiplying the two numerical values. can Alternatively, it may be a value calculated by adding a weight to each numerical value according to the designer's intention.

도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 그래프이다.7 is a graph for explaining a modeling generation operation performed by the semiconductor device inspection system according to some embodiments of the present invention.

도 7을 참조하면, 결함의 속성 정보와 위험도 사이의 결함 모델을 생성하는 과정이 예시적으로 설명된다. 각각의 트리(TREE1, TREE2, ...) 및 레이아웃 패턴의 프리-위험도를 이용하여 평가가 완료된 결함 모델에 관하여, 평가 결과의 평균값을 취하는 과정이 수행될 수 있다. 구체적으로, 제1 결함(Defect 1)의 경우 도 7의 (a)에 도시된 것과 같이 제1 내지 제n 트리(n은 2 이상의 자연수)에 걸쳐 평가한 결과들에 관하여 평균값(Average1)을 계산하고, 해당 속성에 관한 위험도의 모델링이 완성될 수 있다. 또한 제2 결함(Defect 2)의 경우 도 7의 (b)에 도시된 것과 같이 제1 내지 제1 내지 제m 트리(m은 2 이상의 자연수)에 걸쳐 평가한 결과들에 관하여 평균값(Average2)을 계산하고, 해당 속성에 관한 위험도의 모델링이 완성될 수 있다.Referring to FIG. 7 , a process of generating a defect model between attribute information of a defect and a degree of risk is exemplarily described. With respect to the defect model whose evaluation is completed using the pre-risk level of each tree (TREE1, TREE2, ...) and the layout pattern, a process of taking an average value of the evaluation results may be performed. Specifically, in the case of the first defect (Defect 1), as shown in (a) of FIG. 7 , an average value (Average1) is calculated with respect to the results evaluated over the first to nth trees (n is a natural number equal to or greater than 2). And, the modeling of the degree of risk related to the attribute can be completed. In addition, in the case of the second defect (Defect 2), the average value (Average2) of the evaluation results over the first to first to mth trees (m is a natural number equal to or greater than 2) as shown in FIG. Calculation, and modeling of the degree of risk related to the attribute can be completed.

이와 같이 웨이퍼에서 검출된 결함과 위험도 사이의 결함 모델을 생성하기 위하여, 복수의 샘플 웨이퍼에 관하여 추가적인 모델링 과정이 수행될 수도 있다. 즉, 복수의 샘플 웨이퍼에 대하여 추가적으로 결함 이미지를 획득하고, 해당 이미지와 예를 들어 위험도 사이의 모델링을 랜덤 포레스트 알고리즘에 따라 생성하는 것을 반복함으로써 모델링을 추가적으로 수행할 수 있다. In this way, in order to generate a defect model between the defects detected in the wafer and the risk, an additional modeling process may be performed with respect to the plurality of sample wafers. That is, modeling may be additionally performed by repeatedly acquiring defect images for a plurality of sample wafers and generating modeling between the images and, for example, risk according to a random forest algorithm.

모델링 모듈(300)은 생성된 모델을 저장할 수 있다. 또는 모델링 모듈(300)이 생성한 모델을 결함 모듈(120)로 전송하고, 전송된 모델은 결함 모듈(120)에 저장될 수도 있다.The modeling module 300 may store the generated model. Alternatively, the model generated by the modeling module 300 may be transmitted to the defect module 120 , and the transmitted model may be stored in the defect module 120 .

도 8은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.8 is a flowchart illustrating a method of operating a semiconductor device inspection system according to some embodiments of the present invention.

도 8을 참조하면, 대상 웨이퍼에 대하여 검사기(110)에 의하여 검사를 수행하여 결함을 검출하고(S210), 검출된 결함으로부터 결함의 속성 및 위치를 획득하고(S220), 결함 의 속성 및 위치를 이용하여 대상 웨이퍼의 위험도 및 유형을 결정한다(S230). 여기서 대상 웨이퍼는 상술한 과정에 의해 모델 생성 과정에서 사용된 샘플 웨이퍼가 아닌, 실제 양산 시 반도체 소자 제조 공정을 통과하여 검사 대상이 되는 웨이퍼를 의미한다.Referring to FIG. 8, the inspection is performed on the target wafer by the inspector 110 to detect a defect (S210), obtain the attribute and position of the defect from the detected defect (S220), and determine the attribute and position of the defect The risk level and type of the target wafer are determined using (S230). Here, the target wafer refers to a wafer that passes through a semiconductor device manufacturing process during actual mass production and becomes an inspection target, not a sample wafer used in the model generation process by the above-described process.

모델링 모듈(300) 또는 결함 모듈(120)은 상술한 과정에 의하여 생성된 모델을 테이블 형태로 저장하고, 제공되는 대상 웨이퍼의 결함 이미지의 속성 및 좌표를 대입함으로써 대상 웨이퍼에 발생한 결함의 위험도를 연산할 수 있다.The modeling module 300 or the defect module 120 stores the model generated by the above-described process in the form of a table, and calculates the risk of defects occurring in the target wafer by substituting the properties and coordinates of the defect image of the provided target wafer. can do.

도 9는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템으로부터 얻어지는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이고, 도 10은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템이 수행하는 모델링에 의하여 분류되는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.9 is a schematic diagram for explaining a defect image of a wafer obtained from a semiconductor device inspection system according to some embodiments of the present invention, and FIG. 10 is a classification by modeling performed by the semiconductor device inspection system according to some embodiments of the present invention. It is a schematic diagram for explaining the defect image of the wafer.

검사기(110)에 의하여 대상 웨이퍼에 대한 검사를 수행한 결과, 도 9에 도시된 웨이퍼의 결함 이미지가 생성될 수 있다. 결함 모듈(120)이 상기 이미지의 속성 및 좌표를 추출하고, 상기 모델에 대입한 결과 위험도가 높은 결함(a), 중간 결함(b) 및 낮은 결함(c)에 대하여 분류가 완료될 수 있다.As a result of inspecting the target wafer by the inspector 110 , a defect image of the wafer shown in FIG. 9 may be generated. The defect module 120 extracts the attributes and coordinates of the image, and as a result of substituting it into the model, classification can be completed for high-risk defects (a), medium defects (b), and low defects (c).

정리하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 장치는, 상술한 과정으로 생성한 모델을 이용하여 웨이퍼의 결함 이미지로부터 위험도를 예측할 수 있다. 특히 저속의 전자 현미경 대신, 고속으로 웨이퍼 표면의 이미지를 획득하는 검사기에 의하여 웨이퍼의 표면 이미지를 획득하고, 상대적으로 저해상도의 검사기로부터 이미지를 이용하여 웨이퍼의 결함을 용이하게 예측할 수 있다.In summary, the semiconductor device inspection apparatus according to some embodiments of the present invention may predict the risk from the defect image of the wafer using the model generated by the above-described process. In particular, instead of a low-speed electron microscope, a wafer surface image is acquired by an inspection device that acquires an image of the wafer surface at high speed, and defects of the wafer can be easily predicted by using the image from a relatively low-resolution inspection device.

도 11은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.11 is a block diagram illustrating a semiconductor device inspection system according to some embodiments of the present invention.

도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은 결함 모듈(220)의 구성이 앞서 설명한 실시예에 따른 반도체 소자 검사 시스템의 결함 모듈(도 1의 120)의 구성과 다를 수 있다. 이하에서 앞서 설명한 실시예와 중복되는 내용은 생략하고, 차이점을 위주로 설명한다.Referring to FIG. 11 , in the semiconductor device inspection system according to some embodiments of the present invention, the configuration of the defect module 220 is different from the configuration of the defective module ( 120 in FIG. 1 ) of the semiconductor device inspection system according to the above-described embodiment. can Hereinafter, content overlapping with the embodiment described above will be omitted, and differences will be mainly described.

결함 모듈(220)은 이미지 분석기(221)를 더 포함할 수 있다. 이미지 분석기(221)는 전자 현미경(130)으로 제공받은 샘플 웨이퍼의 확대 이미지를 분석하고, 확대 이미지에 나타난 결함의 유형 및 위험도를 분석하여 모델링 모듈(300)에 제공할 수 있다. 본 발명의 몇몇 실시예에서, 이미지 분석기(221)는 예를 들어 딥 러닝(deep learning)을 이용하여 샘플 웨이퍼 상의 결함의 유형 및 위험도를 자동으로 분석할 수 있다.The defect module 220 may further include an image analyzer 221 . The image analyzer 221 may analyze the enlarged image of the sample wafer provided by the electron microscope 130 , and may provide the modeling module 300 by analyzing the type and risk of defects displayed in the enlarged image. In some embodiments of the present invention, the image analyzer 221 may automatically analyze the type and risk of defects on the sample wafer using, for example, deep learning.

도 12는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 포함하는 반도체 제조 시스템을 설명하기 위한 블록도이다. 12 is a block diagram illustrating a semiconductor manufacturing system including a semiconductor device inspection system according to some embodiments of the present invention.

도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 제조 시스템은, 공정 챔버(500) 및 반도체 소자 검사 시스템(100)을 포함할 수 있다. 여기서 반도체 소자 검사 시스템(100)은, 도 1 또는 도 11을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템일 수 있다.Referring to FIG. 12 , a semiconductor manufacturing system according to some exemplary embodiments may include a process chamber 500 and a semiconductor device inspection system 100 . Here, the semiconductor device testing system 100 may be a semiconductor device testing system according to some embodiments of the present invention described with reference to FIG. 1 or FIG. 11 .

공정 챔버(500)는 예를 들어, 각각 포토 공정, 식각 공정 또는 증착 공정 중 어느 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.The process chamber 500 may include, for example, any one of a photo process, an etching process, and a deposition process, but the present invention is not limited thereto.

공정 챔버(500)는 순차적으로 제공되는 복수의 웨이퍼를 처리할 수 있다. 예를 들어, 먼저 제공되는 제1 웨이퍼를 처리하고, 이어서 제2 웨이퍼를 처리할 수 있다. 또한, 공정 챔버(500)는 공정에 필요한 공정 파라미터에 기초하여 제1 웨이퍼 및 제2 웨이퍼를 순차적으로 처리할 수 있다.The process chamber 500 may process a plurality of wafers sequentially provided. For example, a first wafer provided may be processed first, and then a second wafer may be processed. Also, the process chamber 500 may sequentially process the first wafer and the second wafer based on process parameters required for the process.

공정 챔버(500)를 통과한 제1 웨이퍼는, 반도체 소자 검사 시스템(100)에 제공될 수 있다. 반도체 소자 검사 시스템(100)은 도 8을 이용하여 설명한 것과 같이, 제1 웨이퍼에 대하여 검사를 수행하고, 상기 제1 웨이퍼의 검사 결과를 미리 정해진 모델에 대입하여 결함의 유형 및 결함의 위험도를 예측할 수 있다.The first wafer that has passed through the process chamber 500 may be provided to the semiconductor device inspection system 100 . As described with reference to FIG. 8 , the semiconductor device inspection system 100 performs an inspection on the first wafer and substitutes the inspection result of the first wafer into a predetermined model to predict the type of defect and the risk of the defect. can

또한, 반도체 소자 검사 시스템(100)은 상기와 같이 얻어진 제1 웨이퍼에 발생한 결함의 유형 및 결함의 위험도를 다시 공정 챔버(500)로 피드백할 수 있다. 공정 챔버(500)는 제공받은 결함의 유형 및 위험도를 기초로 공정 챔버(500)가 웨이퍼를 처리하는 공정의 파라미터를 수정할 수 있다.In addition, the semiconductor device inspection system 100 may feed back the type of defect and the risk of the defect generated in the first wafer obtained as described above to the process chamber 500 again. The process chamber 500 may modify parameters of a process in which the process chamber 500 processes a wafer based on the provided defect type and risk.

이어서, 공정 챔버(500)는 수정된 공정 파라미터에 기초하여 제2 웨이퍼를 처리할 수 있다.Then, the process chamber 500 may process the second wafer based on the modified process parameters.

본 발명의 실시예에 따른 반도체 검사 시스템을 이용하면, 상술한 것과 같이 미리 정해진 결함 모델을 이용하여 제1 웨이퍼의 결함의 유형 및 위험도를 결정할 수 있다. 특히, 검사기를 통과한 제1 웨이퍼에 대하여 전자 현미경을 통한 확대 이미지 촬영의 필요가 없어, 제1 웨이퍼의 빠른 검사가 가능할 수 있다. 이러한 빠른 검사의 결과를 바탕으로 공정 챔버(500)로 공정 파라미터를 수정하기 위한 피드백이 제공되고, 공정 챔버(500)후속의 제2 웨이퍼를 수정된 공정 파라미터에 기초하여 처리할 수 있다.When the semiconductor inspection system according to the embodiment of the present invention is used, the type of defect and the degree of risk of the first wafer may be determined using a predetermined defect model as described above. In particular, since there is no need to take an enlarged image through an electron microscope with respect to the first wafer that has passed through the inspection machine, it is possible to quickly inspect the first wafer. Feedback for correcting process parameters is provided to the process chamber 500 based on the results of the quick inspection, and a second wafer following the process chamber 500 may be processed based on the corrected process parameters.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains will realize that the present invention may be implemented in other specific forms without changing the technical spirit or essential features of the present invention. You will understand. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 반도체 소자 검사 시스템 110: 검사기
120, 220: 결함 모듈 130: 전자 현미경
140: 디자인 스토리지 300: 모델링 모듈100: semiconductor device inspection system 110: tester
120, 220: defect module 130: electron microscope
140: design storage 300: modeling module

Claims (10)

샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치 정보에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기;
상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경;
기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈; 및
상기 결함 모델을 이용하여 대상 웨이퍼(target wafer)의 결함의 위험도를 결정하는 결함 모듈을 포함하되,
상기 검사기는 상기 대상 웨이퍼의 결함을 검출하고, 상기 대상 웨이퍼의 상기 결함의 속성 정보 및 상기 대상 웨이퍼의 상기 결함의 위치에 대응하는 대상 레이아웃 디자인 상의 레이아웃 패턴을 선택하여 상기 결함 모듈에 제공하고,
상기 결함 모듈은,
상기 대상 웨이퍼의 결함의 상기 속성 정보 및 미리 결정된 상기 대상 웨이퍼의 레이아웃 패턴의 프리-위험도를 이용하여 상기 대상 웨이퍼의 결함의 위험도를 결정하는 반도체 소자 검사 시스템.Inspecting a sample wafer to detect a defect on the sample wafer, generating attribute information of the defect on the sample wafer, location information at which the defect occurred on the sample wafer, and corresponding to the location information a checker that selects a layout pattern on a sample layout design;
an electron microscope for taking an enlarged image of the sample wafer on the basis of the location information where the defect occurs on the sample wafer;
By machine learning, attribute information of a defect on the sample wafer and a pre-risk predicted by the predetermined layout pattern are taken as input variables, and the risk of the defect determined from the enlarged image of the sample wafer is used as an output variable. a modeling module for generating a defect model; and
A defect module for determining the risk of a defect of a target wafer using the defect model,
The inspector detects the defect of the target wafer, selects a layout pattern on the target layout design corresponding to the property information of the defect of the target wafer and the location of the defect on the target wafer, and provides it to the defect module;
The defective module is
A semiconductor device inspection system for determining a risk of a defect in the target wafer by using the attribute information of the defect of the target wafer and a pre-risk degree of a predetermined layout pattern of the target wafer. 삭제delete 제 1항에 있어서,
상기 결함 모듈이 상기 대상 웨이퍼의 결함의 상기 위험도를 결정하는 것은,
상기 대상 웨이퍼의 결함의 상기 속성 정보, 및 상기 대상 레이아웃 디자인 상의 레이아웃 패턴을 상기 결함 모델에 대입하여 상기 대상 웨이퍼의 결함의 상기 위험도를 결정하는 것을 포함하는 반도체 소자 검사 시스템.The method of claim 1,
Determining the risk of the defect of the target wafer by the defect module,
and determining the risk of the defect of the target wafer by substituting the attribute information of the defect of the target wafer and a layout pattern on the target layout design into the defect model. 제 1항에 있어서,
상기 대상 웨이퍼는 공정 챔버에서 공정 파라미터에 기초하여 순차적으로 처리되는 제1 웨이퍼 및 제2 웨이퍼를 포함하고,
상기 결함 모듈은 상기 제1 웨이퍼에서 검출된 결함의 위험도를 상기 공정 챔버로 피드백하고,
상기 공정 챔버는 제1 웨이퍼에서 검출된 결함의 위험도에 기초하여 상기 공정 파라미터를 수정하고,
수정된 공정 파라미터에 기초하여 상기 제2 웨이퍼를 처리하는 반도체 소자 검사 시스템.The method of claim 1,
The target wafer includes a first wafer and a second wafer sequentially processed based on process parameters in a process chamber,
The defect module feeds back a risk level of a defect detected in the first wafer to the process chamber,
the process chamber modifies the process parameter based on a risk of a defect detected in the first wafer;
A semiconductor device inspection system that processes the second wafer based on the modified process parameters. 제 4항에 있어서,
상기 공정 챔버는, 포토 공정, 식각 공정, 증착 공정 중 적어도 하나로 상기 대상 웨이퍼를 처리하는 반도체 소자 검사 시스템.5. The method of claim 4,
The process chamber is a semiconductor device inspection system for processing the target wafer by at least one of a photo process, an etching process, and a deposition process. 제 1항에 있어서,
상기 샘플 웨이퍼의 상기 샘플 레이아웃 디자인과,
상기 대상 웨이퍼의 상기 대상 레이아웃 디자인을 저장하는 디자인 스토리지를 더 포함하는 반도체 소자 검사 시스템.The method of claim 1,
designing the sample layout of the sample wafer;
The semiconductor device inspection system further comprising a design storage for storing the target layout design of the target wafer. 제 6항에 있어서,
상기 기계 학습은, 랜덤 포레스트(random forest), 서포트 벡터 머신(support vector machine) 중 적어도 어느 하나의 방법을 이용하여 상기 결함 모델을 생성하는 반도체 소자 검사 시스템. 7. The method of claim 6,
The machine learning is a semiconductor device inspection system for generating the defect model by using at least one method of a random forest (random forest) and a support vector machine (support vector machine). 제 7항에 있어서,
상기 샘플 웨이퍼의 상기 결함의 속성 정보는 서로 다른 제1 속성과 제2 속성을 포함하고,
상기 모델링 모듈이 랜덤 포레스트로 상기 결함 모델을 생성하는 것은,
상기 샘플 웨이퍼의 상기 결함의 제1 속성을 제1 단계에 적용하고, 상기 제2 속성을 상기 제1 단계의 하위 단계인 제2 단계에 적용하여 상기 결함을 평가하여 상기 결함의 상기 위험도를 연산하는 반도체 소자 검사 시스템. 8. The method of claim 7,
The attribute information of the defect of the sample wafer includes different first and second attributes,
The modeling module generates the defect model with a random forest,
calculating the risk of the defect by evaluating the defect by applying the first attribute of the defect of the sample wafer to a first step, and applying the second attribute to a second step that is a sub-step of the first step Semiconductor device inspection system. 제 1항에 있어서,
상기 모델링 모듈은,
상기 샘플 웨이퍼의 레이아웃 패턴과, 상기 샘플 웨이퍼의 결함의 확대 이미지를 제공받고, 상기 결함 모델을 생성하기 위한 결함의 유형 분류 데이터와, 결함의 위험도 데이터를 생성하는 결함 분석기를 포함하는 반도체 소자 검사 시스템.The method of claim 1,
The modeling module is
A semiconductor device inspection system comprising: a defect analyzer configured to receive a layout pattern of the sample wafer and an enlarged image of a defect of the sample wafer; . 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼의 결함(defect)을 검출하고,
상기 샘플 웨이퍼의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보와, 상기 위치 정보에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 생성하고,
상기 샘플 웨이퍼의 상기 결함이 발생한 위치 정보에 기초하여 확대 이미지를 촬영하고,
기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하고,
대상 웨이퍼의 결함을 검출하고, 상기 대상 웨이퍼의 상기 결함의 속성 정보 및 상기 대상 웨이퍼의 상기 결함의 위치에 대응하는 대상 레이아웃 디자인 상의 레이아웃 패턴을 선택하여, 상기 결함 모델을 이용하여 상기 대상 웨이퍼의 결함의 위험도를 결정하는 결함 모듈에 제공하고,
상기 결함 모듈은, 상기 대상 웨이퍼의 결함의 상기 속성 정보 및 미리 결정된 상기 대상 웨이퍼의 레이아웃 패턴의 프리-위험도를 이용하여 상기 대상 웨이퍼의 결함의 위험도를 결정하는 반도체 소자의 검사 방법.inspecting the sample wafer to detect defects in the sample wafer;
generating a layout pattern on a sample layout design corresponding to attribute information of the defect of the sample wafer, location information where the defect occurred on the sample wafer, and the location information;
Taking an enlarged image based on the location information of the defect of the sample wafer,
By machine learning, attribute information of a defect on the sample wafer and a pre-risk predicted by the predetermined layout pattern are taken as input variables, and the risk of the defect determined from the enlarged image of the sample wafer is used as an output variable. create a fault model that
Defect of the target wafer is detected, and a layout pattern on the target layout design corresponding to the defect attribute information of the target wafer and the location of the defect on the target wafer is selected, and the defect of the target wafer is used by using the defect model provided to the fault module to determine the risk of
The defect module is configured to determine the risk of the defect of the target wafer by using the attribute information of the defect of the target wafer and the pre-risk level of the predetermined layout pattern of the target wafer.
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