KR101885585B1 - Methods and systems for utilizing design data in combination with inspection data - Google Patents

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쿠람 자파
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엘리스 창
알렌 팍
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Abstract

검사 데이터와 조합하여 설계 데이터를 활용하는 각종 방법 및 시스템이 제공된다. In combination with the test data it is provided with a variety of methods and systems that utilize the design data. 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 하나의 컴퓨터-구현 방법은, 웨이퍼 상의 정렬 사이트에 대해 검사 시스템에 의해 취득된 데이터를 소정의 정렬 사이트에 대한 데이터와 정렬하는 단계를 포함한다. A computer for determining the position of the inspection data in the design data, the space-implemented method includes the data obtained by the inspection system and the alignment data for the predetermined alignment site for a site on the wafer alignment. 상기 방법은 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하는 단계를 또한 포함한다. The method also includes determining a position of a site on the wafer alignment in the design data space based on the location of the predetermined alignment sites in the design data space. 또한, 상기 방법은 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 검사 시스템에 의해 웨이퍼에 대하여 취득된 검사 데이터의 위치를 결정하는 단계를 또한 포함한다. In addition, the method also includes determining the location of the test data obtained with respect to the wafer by the inspection system in the design data space based on the position of the site on the wafer alignment in the design data space. 일 실시예에서, 검사 데이터의 위치는 서브-픽셀 정확도로 결정된다. In one embodiment, the position of the check data is the sub-pixel is determined by the accuracy.

Description

검사 데이터와 조합하여 설계 데이터를 활용하는 방법 및 시스템{METHODS AND SYSTEMS FOR UTILIZING DESIGN DATA IN COMBINATION WITH INSPECTION DATA} Method in combination with the challenge data to utilize the design data and the system {METHODS AND SYSTEMS FOR UTILIZING DESIGN DATA IN COMBINATION WITH INSPECTION DATA}

우선권 주장 Priority Claim

본 출원은, "Methods and Systems for Utilizing Design data in Combination with Inspection Data"란 제하로 2005년 11월 18일자로 출원된 미국 가특허출원 제60/737,947호, 및 "Methods and Systems for Utilizing Design Data in Combination with Inspection Data"란 제하로 2005년 11월 18일자로 출원된 미국 가특허출원 제60/738,290호의 우선권을 주장하며, 이들 특허 문헌은 여기에 완전히 언급한 것과 같이 참고자료로 포함된다. This application, "Methods and Systems for Utilizing Design data in Combination with Inspection Data" is unloading in the US, filed on November 18, 2005 Patent Application No. 60 / 737,947 calls, and "Methods and Systems for Utilizing Design Data in the United States filed Combination with Inspection data "means unloading November 18, 2005 claiming priority Patent Application No. 60 / 738,290, and these patent documents are incorporated by reference as fully described herein.

본 발명은 검사 데이터와 조합하여 설계 데이터를 이용하는 방법 및 시스템에 관한 것이다. The present invention relates to a method and a system using the design data in combination with the test data. 특정 실시예는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하고 및/또는 검사 프로세스 동안에 웨이퍼 상의 설계 스페이스 장소의 위치를 실질적으로 정확히 결정하기 위한 컴퓨터-구현 방법에 관한 것이다. A particular embodiment of the computer for substantially accurately determine the position of the design space locations on the wafer during determine the position of the inspection data in the data space and the design and / or testing the process relates to an implementation method.

이하의 설명 및 예는 본 섹션에서의 그것의 포함으로 인하여 종래기술이 되는 것으로 허용되지는 않는다. Description and examples below, but is not allowed to be the prior art due to its inclusion of the in this section.

집적 회로(IC) 설계는 EDA(electronic design automation), CAD(computer aided design), 및 다른 IC 설계 소프트웨어와 같은 방법 또는 시스템을 사용하여 개발될 수 있다. An integrated circuit (IC) design may be developed using any method or system such as EDA (electronic design automation), CAD (computer aided design), and other IC design software. 회로 패턴 데이터베이스는 IC의 각종 층에 대한 복수의 레이아웃을 표현하는 데이터를 포함한다. The circuit pattern database includes data representing a plurality of layouts for various layers of the IC. 회로 패턴 데이터베이스 내의 데이터는 복수의 레티클에 대한 레이아웃을 결정하는데 사용될 수 있다. Data in the circuit pattern database may be used to determine layouts for a plurality of reticles. 레티클의 레이아웃은 레티클 상의 일 패턴 내의 특징을 규정하는 복수의 다각형을 일반적으로 포함한다. The layout of a reticle generally includes a plurality of polygons that define features in a pattern on the reticle. 각각의 레티클은 IC의 각종 층의 하나를 제조하는데 사용될 수 있다. Each of the reticle may be used to prepare one of the various layers of the IC. IC의 층은 예컨대, 반도체 기판 내의 연결 패턴, 게이트 절연체 패턴, 게이트 전극 패턴, 층간 절연체 내의 콘택 패턴, 및 금속화 층 상의 상호 접속 패턴을 포함할 수 있다. Layer of the IC may include an interconnection pattern on the contact pattern, and the metallization layer in the example, the connection pattern in a semiconductor substrate, a gate insulation pattern, a gate electrode pattern, the interlayer insulator.

여기에 사용된 바와 같은 "설계 데이터"는 IC의 물리적 설계(레이아웃) 및 복잡한 시뮬레이션 또는 간단한 구조 및 불린(Boolean) 조작을 통하여 그 물리적 설계로부터 유도된 데이터를 일반적으로 칭한다. Here the "design data" as used refers to data derived from the physical design generally through the physical design (layout) and complex simulation, or a simple structure and called (Boolean) operations of the IC.

반도체 장치 설계는 IC의 제조 이전에 상이한 프로시저에 의해 입증된다. The semiconductor device design is demonstrated by the different procedures prior to manufacture of the IC. 예컨대, 반도체 장치 설계는 제조시 리소그라피 후에 모든 특징이 올바르게 인쇄될지를 입증하기 위하여 소프트웨어 시뮬레이션에 의해 체크된다. For example, the semiconductor device design is checked by the software simulation to verify whether all the features are printed correctly after lithography manufacturing. 그러한 체크는, DRC(design rule checking), ORC(optical rule checking), 및 특정 팹(fab) 및 프로세스에 대하여 측정된 프로세스 시뮬레이션을 포함하는 더욱 복잡한 소프트웨어 기반 입증 접근법과 같은 단계를 통상적으로 포함한다. Such a check, a step such as more complex software-proven approach including a process simulation measured for a DRC (design rule checking), ORC (optical rule checking), and the specific fabrication (fab), and the process normally. 물리적 설계 입증 단계의 출력은 잠재적으로 다수의 중요 지점(설계에서는 때때로 "핫 스팟(hot spot)"이라 칭함)을 식별하는데 사용될 수 있다. The output of the physical design phase prove potentially (in the design sometimes "hot spot (hot spot)" referred to as) a number of important points can be used to identify.

로직 및 메모리 장치와 같은 반도체 장치를 제조하는 단계는, 반도체 장치의 각종 특징 및 복수의 층을 형성하기 위해, 다수의 반도체 제조 프로세스를 사용하여 반도체 웨이퍼와 같은 기판을 처리하는 단계를 통상적으로 포함한다. Steps of manufacturing a semiconductor device, such as logic and memory devices, to form various features and multiple layers of a semiconductor device, using a plurality of the semiconductor manufacturing process comprises the steps of processing a substrate such as a semiconductor wafer in a conventional . 예컨대, 리소그라피는 레티클로부터의 패턴을 반도체 웨이퍼 상에 정렬된 레지스트에 전달하는 단계를 포함하는 하나의 반도체 제조 프로세스이다. For example, lithography is a semiconductor fabrication process that includes the step of transferring a pattern from a reticle to a resist arranged on a semiconductor wafer. 반도체 제조 프로세스의 추가적인 예는, 화학적 기계적 연마(CMP), 에치, 퇴적 및 이온 주입을 비한정적으로 포함한다. Additional examples of semiconductor fabrication processes, and includes a chemical mechanical polishing (CMP), etch, deposition, and ion implantation in a non-limiting. 복수의 반도체 장치는 단일 반도체 웨이퍼 상의 배치로 제조되고 나서, 개별적인 반도체 장치로 분리된다. A plurality of semiconductor devices are then prepared and disposed on a single semiconductor wafer is separated into individual semiconductor devices.

검사 프로세스는, 제조 프로세스의 높은 수율을 촉진하고 그리하여 높은 수익을 촉진하기 위하여 웨이퍼 상의 결함을 검출하기 위해, 반도체 제조 프로세스 동안의 각종 단계에서 사용된다. Check process, in order to promote high yields of the production process, and thus to detect the defects on the wafer to facilitate a higher yield, and is used in various steps during the semiconductor manufacturing process. 검사는 IC와 같은 반도체 장치 제조의 중요한 부분이 되고 있다. Testing has become an important part of the manufacture of semiconductor devices such as IC. 하지만, 반도체 장치의 치수가 감소함에 따라, 작은 결함이 장치가 고장 나도록 야기할 수 있기 때문에, 수용가능한 반도체 장치의 성공적인 제조에 있어서 검사가 더욱 중요해졌다. However, as the dimensions of semiconductor devices decrease, because there is little defect can cause nadorok device is broken, become more important receiving a check in the successful manufacture of the semiconductor device. 예컨대, 반도체 장치의 치수가 감소함에 따라서, 심지어 비교적 작은 결함도 반도체 장치 내에서 원하지 않는 변형을 야기할 수 있기 때문에, 감소한 사이즈의 결함의 검출이 필요하게 된다. For example, since even relatively small defects can also lead to unwanted modification that in the semiconductor device according as the dimensions of semiconductor devices decrease, detection of defects in the reduced size is required.

제조 수율 제어의 다른 중요한 부분은, 결함의 원인이 보정되어, 다른 웨이퍼 또는 레티클 상의 결함의 수를 줄일 수 있도록, 웨이퍼 또는 레티클 상의 결함의 원인을 결정하는 것이다. Another important part of the manufacturing yield is controlled, correction is the cause of the defect, to reduce the number of wafers or other defects on the reticle to determine the cause of the defect on the wafer or a reticle. 종종, 결함의 원인을 결정하는 단계는 결함 유형과, 사이즈, 형태, 구성 등과 같은 결함의 다른 속성(attribute)을 식별하는 단계를 포함한다. Often, the step of determining the cause of the fault comprises the step of identifying a different attribute (attribute) of the defect such as the defect type and the size, shape, and configuration. 검사가 단지 웨이퍼 상의 결함을 검출하는 단계와, 웨이퍼 또는 레티클 상의 위치, 웨이퍼 또는 레티클 상의 결함의 수, 및 때때로 결함 사이즈와 같은 결함에 관한 제한된 정보를 제공하는 단계를 통상적으로 포함하기 때문에, 결함 리뷰는 검사 결과로부터 결정될 수 있는 개별 결함에 관한 더 많은 정보를 결정하는데 종종 사용된다. Since a step, and a wafer or location on the reticle, wafer, or the number of defects on the reticle, and at times the steps of providing limited information related to defects, such as defects size to check the detected defects on the complex wafer in a conventional, fault reviews It is often used to determine more information about the individual defects that may be determined from the test results. 예컨대, 결함 리뷰 툴은 웨이퍼 또는 레티클 상에서 검출된 결함을 재방문하고, 자동 또는 수동의 추가의 방식으로 그 결함을 검사하기 위해 사용될 수 있다. For example, the defect review tool may be used to check for the defect in the manner of coming back to the defects detected on the wafer or reticle, and the automatic or manual addition of.

결함 리뷰는 고 배율 광학 시스템 또는 주사형 전자 현미경(SEM)을 사용하여 높은 해상도로 결함에 대한 추가의 정보를 생성하는 단계를 통상적으로 포함한다. Defect review includes the step of generating additional information for the defect with high resolution by using a high magnification optical system or the scanning electron microscope (SEM) in a conventional. 결함 리뷰에 의해 생성된 고 해상도 데이터는 프로파일, 거칠기, 더욱 정확한 사이즈 정보 등과 같은 결함의 속성을 결정하는데 더욱 적합하다. The high resolution data produced by the defect review is more suitable for determining the attribute of the defect such as a profile, roughness, more precise size information. 결함 분석은 전자 분산 x-선 분광학(EDS) 시스템과 같은 시스템을 사용하여 수행될 수 있다. Fault analysis can be performed using a system such as electronic dispersion x- ray spectroscopy (EDS) system. 그러한 결함 분석은 결함의 구성과 같은 정보를 결정하기 위해 수행될 수 있다. Such a defect analysis can be performed to determine information such as the configuration of the defect. 검사, 리뷰, 분석 또는 이들의 일부 조합에 의해 결정된 결함의 속성은 결함의 유형(즉, 결함 범주) 및 가능하게는 결함의 근본 원인을 식별하는데 사용될 수 있다. Inspection, review and analysis or properties of the defect as determined by some combination of these can be used to enable the type of defect (i.e., a defect category) and identifying the root cause of the defect. 이러한 정보는 결함을 줄이거나 제거하기 위해 1 이상의 반도체 제조 프로세스의 1 이상의 매개변수를 모니터링 및 변경하는데 사용될 수 있다. This information may be used to monitor and change one or more parameters of the one or more semiconductor manufacturing processes to reduce or eliminate the defects.

하지만, 설계 룰이 감소함에 따라, 반도체 제조 프로세스는 프로세스의 성능 능력에 대한 한계에 근접하여 조작될 수 있다. However, as the design rule is reduced, the semiconductor manufacturing process may be operated close to the limit on the performance capability of the process. 또한, 설계 룰이 감소함에 따라 작은 결함이 장치의 전기적 매개변수에 영향을 미칠 수 있고, 이는 1 이상의 민감한 검사를 유도한다. Further, a small defect may affect the electrical parameters of the device, as the design rule is reduced, which results in a sensitive test of 1 or more. 따라서, 설계 룰이 감소함에 따라, 검사에 의해 검출된, 잠재적으로 수율 관련적인 결함의 모집단이 극적으로 증가하고, 검사에 의해 검출된 뉴슨스 결함의 모집단 또한 극적으로 증가한다. Thus, a, the, potentially yield-related of this dramatic increase in the population of defects, and also dramatically increases the population of the new CL defect detected by the inspection is detected by the check as the design rule is reduced. 따라서, 점점 많은 결함이 웨이퍼 상에서 검출되고, 모든 결함을 제거하기 위해 프로세스를 교정하는 단계가 더욱 어렵고 고-비용적일 수 있다. Thus, more and more defects are detected on the wafer, the more difficult step of correcting the process in order to remove any defects and - have proven to be cost. 그와 같이, 장치의 전기적 매개변수 및 수율에 결함의 어느 것이 실제 영향을 미치는지를 결정하는 단계는, 프로세스 제어 방법이 다른 결함은 크게 무시하면서, 그 결함에만 집중되고 허용한다. As such, the step of determining how the effect of which is the actual defects on the electrical parameters and the yield of the apparatus, the process control method is another defect is focused on, that defect, while largely ignored and accepted. 또한, 작은 설계 룰에서, 프로세스 유도 오류는 일부 경우에 체계적일 수 있다. In addition, a small design rules, process-induced errors can be systematic in some cases. 즉, 프로세스 유도 오류는 설계 내에서 종종 여러 회 반복되는 소정의 설계 패턴에서 오류가 되는 경향이 있다. That is, the process-induced errors are often prone to an error in a given design pattern is repeated a number of times in the design. 공간적으로 체계적이며, 전기적으로 관련적인 결함은, 그러한 결함의 제거가 수율에 대하여 현저한 전체적인 영향을 가질 수 있기 때문에 중요하다. Is spatially structured, electrically associated with defects is important because removal of such defects can have a significant effect on the overall yield. 결함이 장치 매개변수 및 수율에 영향을 미치는지의 여부는 전술한 검사, 리뷰, 및 분석 프로세스로부터 종종 결정될 수 없는데, 이는 이들 프로세스가 전기적 설계에 대한 결함의 위치를 결정할 수 없기 때문이다. If the fault is an impact on the device parameters and yields it is often just can not be determined from the above-described inspection, review, and analysis process, since these processes can not determine the location of the fault on the electrical design.

결함 정보를 전기적 설계에 정렬하기 위한 일부 방법 및 시스템이 개발되고 있다. There is some method and system to sort the defect information on the electrical design and development. 예컨대, SEM 리뷰 시스템은 결함의 샘플에 대하여 결함 위치의 더욱 정확한 좌표를 결정하는데 사용될 수 있고, SEM 리뷰 시스템에 의해 보고된 결함 좌표는 전기적 설계 내의 결함의 위치를 결정하는데 사용될 수 있다. For example, SEM review systems can be used to determine a more accurate coordinate position of a defect on a sample of the defect, the defect coordinates reported by the SEM review systems may be used to determine the location of the defects in the electrical design. 다른 방법은 검사 주의 영역(예컨대, 검사가 수행될 웨이퍼 상에 형성된 장치 패턴의 영역)을 웨이퍼 상에 인쇄된 패턴의 물리적 위치에 정렬시키는 단계를 포함한다. Other methods include the step of aligning the physical location of the test pattern printing for the attention area (e.g., area of ​​the device pattern formed on the wafer to be inspected is carried out) on the wafer. 하지만, 현재, 그 주의 영역은 시스템 에러 및 결점으로 인하여 불과 2㎛의 정확도로 웨이퍼 상에 인쇄되는 패턴에 정렬될 수 있다. However, now, the attention area may be arranged in a pattern that is printed on the wafer by only 2㎛ accuracy due to a system error or defect. 예컨대, 일부 BF(bright field) 검사 시스템은 약 +/- 1㎛의 좌표 정확도를 갖는다. For example, some BF (bright field) test system has the coordinate accuracy of about +/- 1㎛. 또한, 현재 사용되는 방법에서의 검사 주의 영역은 비교적 크고, 소망하는 주요 특징뿐만 아니라 여러 비-주요 특징을 포함한다. In addition, inspection of the attention area in a way that is currently used is relatively large, as well as several non-key features desired - include key features. 설계와 프로세스 상호 의존성으로부터 기인하는 공간적으로 체계적인 DFM(design-for-manufacturability) 결함을 포착하기 위해 검사 시스템의 감지도를 최대화하려는 시도에서, 그 시스템은 CMP 충전 영역과 같은 비-주요 영역 내의 수백만 개의 이벤트에 의해 압도될 수 있다. Two millions in key areas - design and processes in an attempt to maximize the detection of the inspection system is also to capture spatially structured DFM (design-for-manufacturability) defects resulting from the interdependencies, the system is non such as CMP charge zone It can be overwhelmed by events. 예컨대, 이들 뉴슨스 이벤트는 검사 데이터의 포스트-처리에 의해 검사 결과로부터 필터링될 필요가 있다. For example, these new CL event of post-test data - may need to be filtered from the test results in the process. 또한, 뉴슨스 이벤트 검출은 DFM 애플리케이션에 대한 검사 시스템의 궁극적으로 달성가능한 감지도를 제한시킨다. Further, the CL New Event detection is ultimately limits the achievable detection by the inspection system diagram of a DFM application. 높은 비율의 뉴슨스 결함 데이터는 검사 시스템의 런 타임 데이터 처리 능력에 과부하를 걸 수 있어서, 처리량을 저하하고 및/또는 데이터의 손실을 야기한다. New CL high percentage of faulty data in the can overload the run-time data processing capabilities of the inspection system, the lower the throughput and / or cause a loss of data.

설계 데이터의 실질적으로 매우 정확한 "콘텍스트"가 비한정적으로 결함 검출 알고리즘 또는 방법, 검출 감지도 테일러링(tailoring), 뉴슨스 결함 필터링, 결함 분류, 결함 그룹화, 및 샘플링 기술의 일부로서 설계 콘텍스트 사용에 의한 리뷰를 위한 결함 샘플링과 같은 1 이상의 콘텍스트-기반 기능을 수행하도록 활용될 수 있도록, 검사 데이터를 설계 데이터에 서브-픽셀 정확도(픽셀의 사이즈는 검사되고 있는 구조의 크기 정도일 수 있다)로 정렬시키는 방법 및 시스템을 개발하는 것이 이로울 수 있다. Design substantially very accurate "context" is non-limiting to the fault detection algorithm or method of the data, the detection sensitivity tailoring (tailoring), New CL as part of a defect filter, defect classification, faulty group, and a sampling technique by using design context method of aligning a pixel-by-pixel accuracy (the size of the pixels may be on the order of the size of the structure being examined) to be used to perform the basis function, a sub-inspection data on the design data 1 or more contexts, such as a defect sample for reviews and it may be beneficial to develop the system.

발명의 개요 Summary of the Invention

방법 및 시스템의 각종 실시예의 이하의 설명은 첨부한 청구의 범위의 주안점을 한정하는 것으로서 간주하지 않는다. Method and the various embodiments of the system described hereinafter are not considered as limiting the scope of the point of the appended claims.

일 실시예는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 컴퓨터-구현 방법에 관한 것이다. One embodiment is a computer for determining the position of the inspection data in the design data space relates to an implementation method. 상기 방법은 웨이퍼 상의 정렬 사이트에 대해 검사 시스템에 의해 취득한 데이터를 소정의 정렬 사이트에 대한 데이터(예컨대, 설계 데이터)와 정렬시키는 단계를 포함한다. The method includes the step of the data acquired by the inspection system data (for example, design data) and arranged in the predetermined alignment site for a site on the wafer alignment. 소정의 정렬 사이트에 대한 데이터 및 웨이퍼 상의 정렬 사이트에 대해 검사 시스템에 의해 취득된 데이터는 개별적으로 얻어진다. Acquired by the inspection system for sorting data on the site and the wafer in the predetermined alignment site data are separately obtained. 예컨대, 소정의 정렬 사이트에 대한 데이터는 그 위에 정렬 사이트가 인쇄되는 웨이퍼를 사용하여 취득되지 않는다. For example, data for a given site alignment is not obtained by using the wafer is aligned with the site is printed thereon. 상기 방법은 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 설계 데이터 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하는 단계를 또한 포함한다. The method also includes determining a position of a site on the wafer alignment in the design data based on the location of the predetermined alignment sites in the design data space. 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하는 단계는 웨이퍼 상의 설계 레이아웃 및/또는 검사 동안의 웨이퍼의 배향에 기초하여 수행될 수 있다. Determining a position of the alignment sites on the wafer in the design data space may be performed based on the orientation of the wafer during the design layout and / or an inspection on the wafer. 또한, 상기 방법은 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치에 기초하여, 설계 데이터 스페이스 내의 검사 시스템에 의해 웨이퍼에 대해 취득된 검사 데이터의 위치를 결정하는 단계를 포함한다. The method also includes the step of: on the basis of the position of the site on the wafer alignment in the design data space, determining the position of the test data obtained for the wafer by the inspection system in the design data space. 검사 데이터의 위치는 여기에 추가로 기술하는 바와 같이 저장 및 사용될 수 있다. Position of the scan data may be stored and used as will be described further herein. 일 실시예에서, 검사 데이터의 위치는 서브-픽셀(sub-pixel) 정확도로 결정된다. In one embodiment, the position of the check data is the sub-pixel is determined by the (sub-pixel) precision.

다른 실시예에서, 소정의 정렬 사이트에 대한 데이터는, 그래픽 데이터 스트림(GDS) 파일, 임의의 다른 표준 기계-판독 가능 파일, 당업계에 알려진 임의의 다른 적합한 파일, 및 설계 데이터베이스와 같은 데이터 구조에 저장되는 설계 데이터를 포함한다. A data structure, such as a readable file, any other suitable file-known in the art, and a design database - In another embodiment, the data in the predetermined alignment site, the graphic data stream (GDS) file, any other standard machine and a design data is stored. GDSII 파일은 설계 레이아웃 데이터의 표현을 위해 사용된 파일의 일 범주이다. GDSII files is one category of files used for the representation of the design layout data. 그러한 파일의 다른 예는 GL1 및 OASIS 파일을 포함한다. Other examples of such files include GL1 and OASIS files. 일부 실시예는 여기에서 GDS 또는 GDSII 파일에 대해서 기술되지만, 그 실시예는 데이터 구조 구성, 저장 포맷, 또는 저장 메커니즘에 관계없이 파일의 전체 범주에 동일하게 적용할 수 있다. Some embodiments herein, but describes a GDS or GDSII file, the embodiment may be equally applicable to the whole scope of the file, regardless of the configured data structure, recording format, or storage mechanism. 다른 실시예에서, 소정의 정렬 사이트에 대한 데이터는 소정의 정렬 사이트가 웨이퍼 상에 어떻게 인쇄될지를 나타내는 1 이상의 시뮬레이션된 이미지를 포함한다. In another embodiment, the data for the predetermined alignment site comprises one or more simulated images indicating whether the predetermined alignment site what printed on the wafer.

일부 실시예에서, 소정의 정렬 사이트에 대한 데이터는 소정의 정렬 사이트의 1 이상의 속성을 포함하고, 정렬 사이트에 대한 데이터는 정렬 사이트의 1 이상의 속성을 포함하고, 정렬 단계는 소정의 정렬 사이트의 1 이상의 속성을 정렬 사이트의 1 이상의 정렬 사이트에 정렬하는 단계를 포함한다. In some embodiments, the data in the predetermined alignment site data for the alignment sites, and includes at least one attribute of a given alignment site includes one or more attributes of the sort site, the alignment step is one of a predetermined alignment site the more attributes includes the step of aligning the alignment site at least one of the alignment site. 그러한 일 실시예에서, 소정의 정렬 사이트의 1 이상의 속성은 소정의 정렬 사이트의 중심을 포함하고, 정렬 사이트의 1 이상의 속성은 정렬 사이트의 중심을 포함한다. In one such embodiment, the one or more attributes of a given site is arranged at least one property of the alignment, and including the center of the predetermined site is a central site alignment of the alignment site.

추가적인 실시예에서, 소정의 정렬 사이트에 대한 데이터는 검사 시스템 또는 다른 이미지 취득 시스템에 의해 취득되고, 설계 데이터에 대한 GDSII 파일과 같은 데이터 구조에 저장된 설계 데이터에 정렬된 데이터를 포함한다. In a further embodiment, the data in the predetermined alignment site is acquired by the inspection system, or other image acquisition system, comprises a data alignment in the design data stored in a data structure, such as a GDSII file of the design data. 또 다른 실시예에서, 소정의 정렬 사이트에 대한 데이터는 설계 데이터 스페이스 내의 설계 좌표에 정렬된 표준 기준 다이 이미지의 적어도 일부를 포함한다. In another embodiment, the data for the predetermined alignment site includes at least a portion of the standard reference die image alignment in the design coordinate data in the design space. 표준 기준 다이 이미지는 취득되거나, 시뮬레이션 되거나, 확대되거나, 또는 그 조합이 이루어진 기준 이미지일 수 있다. Standard reference die image may be acquired, or simulation or, or zoom, or a combination of a reference image made.

일부 실시예에서, 소정의 정렬 사이트는 x 및 y 방향에서 특유한 1 이상의 속성을 갖는 적어도 하나의 정렬 특징을 포함한다. In some embodiments, the predetermined alignment site comprises at least one alignment feature having at least one characteristic property in the x and y directions. 다른 실시예에서, 소정의 정렬 사이트는 적어도 두 개의 정렬 특징을 포함한다. In another embodiment, the predetermined alignment site includes at least two alignment features. 두 정렬 특징의 첫 번째는 x 방향에서 특유한 1 이상의 속성을 갖는다. The first of the two second alignment characteristic has a specific one or more properties in the x direction. 두 정렬 특징의 두 번째는 y 방향에서 특유한 1 이상의 속성을 갖는다. Two of the two second alignment characteristic has a specific one or more properties in the y direction.

추가적인 실시예에서, 상기 방법은 검사 시스템을 사용하여 소정의 정렬 사이트를 선택하는 단계를 포함한다. In a further embodiment, the method includes the step of using the inspection system selects a predetermined alignment site. 그러한 일 실시예에서, 소정의 정렬 사이트를 선택하기 위해 사용된 검사 시스템 또는 다른 이미지 취득 시스템의 촬상 모드는 검사 데이터를 취득하기 위해 사용된 검사 시스템의 촬상 모드와는 상이하다. In one such embodiment, the imaging mode of the inspection system, or other image acquisition system used to select a predetermined alignment site is different from the imaging mode of the test system used to obtain the test data. 일부 실시예에서, 정렬 사이트의 위치를 결정하는 단계는 웨이퍼의 검사 이전에 수행되며, 검사 데이터의 위치를 결정하는 단계는 웨이퍼의 검사 동안에 수행된다. In some embodiments, the step of determining the position of the alignment sites is performed before the inspection of the wafer, and determining the location of the test data is performed during the inspection of the wafer. 다른 실시예에서, 검사 데이터의 위치를 결정하는 단계는 웨이퍼의 검사에 후속하여 수행된다. In another embodiment, the step of determining the location of the test data is performed subsequent to the inspection of the wafer. 그러한 일 실시예에서, 검사 데이터의 위치를 결정하는 단계는, 결함에 대응하지 않는 검사 데이터의 부분에 대해서가 아니라, 웨이퍼 상에서 검출된 결함에 대응하는 검사 데이터의 부분에 대해 수행된다. In one such embodiment, determining the position of the inspection data, and not for the portion of the test data that does not correspond to the defects, is performed on the portion of the scan data corresponding to the defects detected on the wafer. 이러한 방식에서, 설계 데이터 스페이스 내의 검사 데이터의 위치는 웨이퍼 상의 결함 있는 장소에서 취득된 검사 데이터(예컨대, 패치 이미지)에 대해서만 결정된다. In this manner, the position of the inspection data in the design data space is determined only for the test data obtained from the defective places on the wafer (e.g., a patch image).

다른 실시예에서, 정렬 사이트에 대한 데이터는 검사 데이터의 스와스(swath) 내에 존재한다. In another embodiment, the data for the alignment site is present in the swath (swath) of the test data. 그러한 일 실시예에서, 설계 데이터 스페이스 내의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 스와스의 위치를 결정하는 단계와, 스와스의 위치에 기초하여 설계 데이터 스페이스 내의 검사 데이터의 추가적인 스와스의 위치를 결정하는 단계를 포함한다. In such an embodiment, the design data, the method comprising: on the basis of the position of the alignment site determines the position of the swath in the design data space in the space, on the basis of the position of the swath position of the additional swath of the examination data in the design data space the determining.

일 실시예에서, 상기 방법은 설계 데이터 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 웨이퍼의 다른 부위 상의 결함을 검출하기 위한 감지도(sensitivity)를 결정하는 단계를 포함한다. In one embodiment, the method of determining the sensitivity (sensitivity) for detecting defects on different parts of the wafer on the basis of one or more attributes of the design data in the location, design data space of the inspection data in the design data, It includes. 그러한 일 실시예에서, 설계 데이터의 1 이상의 속성은 웨이퍼에 대한 검사 데이터가 취득되는 프로세스 계층, 다른 프로세스 계층 또는 이들의 일부 조합에 대하여, 설계 데이터, 다른 설계 데이터, 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼, 또는 이들의 일부 조합에 대하여 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여 선택된다. In one such embodiment, one or more attributes of the design data, processes the inspection data for the wafer acquisition layer, with respect to other process layers, or some of these combinations, for the design data, and other design data, or some of these combinations, wafer, is selected based on a different wafer, or one or more attributes of the inspection data obtained previously with respect to some of these combinations. 그러한 다른 실시예에서, 설계 데이터의 1 이상의 속성은 다른 부위에서 이전에 검출된 결함의 수율 임계(yield criticality), 상기 다른 부위에서 이전에 검출된 결함의 오류 확률(fault probability), 또는 이들의 일부 조합에 기초하여 선택된다. In the embodiment such other instances, one or more attributes of the design data will yield threshold of the previously fault detection in other parts (yield criticality), the error probability of the previous failure detection in the other part (fault probability), or a portion thereof It is selected based on the combination.

다른 실시예에서, 설계 데이터 스페이스 내의 검사 데이터의 위치 및 콘텍스트 맵(context map)에 기초하여, 웨이퍼의 다른 부위 상의 결함을 검출하기 위한 감지도를 결정하는 단계를 포함하며, 콘텍스트 맵은 설계 데이터 스페이스에 걸친 설계 데이터의 1 이상의 속성에 대한 값을 포함한다. In another embodiment, on the basis of the inspection location, and context maps (context map) of the data in the design data space, and determining a sensitivity for detecting defects on different parts of the wafer, the context map design data space the values ​​for the one or more attributes of the design data over the include. 그러한 일 실시예에서, 감지도를 결정하는 단계는, 웨이퍼의 다른 부위 상의 결함을 검출하기 위해 검사 데이터에 사용되는 감지도 임계치를 결정하는 단계를 포함한다. Further comprising: in one such embodiment, determining the sensitivity is, a step of detecting data used for inspection for detecting defects on different parts of the wafer is also determined a threshold value. 그러한 다른 실시예에서, 감지도를 결정하는 단계는 웨이퍼의 검사 동안에 검사 시스템에 의해 수행된다. Further comprising: in such an alternative embodiment, determining the sensitivity is performed by the inspection system during the inspection of the wafer. 그러한 추가의 실시예에서, 감지도를 결정하는 단계는 웨이퍼에 대한 검사 데이터의 취득이 완료된 후에 수행된다. The method comprising in the embodiment of such optional, determines the sensitivity is performed after the acquisition of the scan data for the wafer is complete.

**추가적인 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 검사 데이터의 1 이상의 속성에 기초하여, 웨이퍼의 다른 부위 상의 결함을 검출하기 위한 감지도를 결정하는 단계를 포함한다. * In a further embodiment, the method includes detecting defects on different parts of the wafer on the basis of the design position of the inspection data in the data space, one or more attributes of the design data in the design data space, and at least one attribute of the test data for determining a sensitivity. 그러한 일 실시예에서, 검사 데이터의 1 이상의 속성은, 1 이상의 이미지 노이즈 속성, 결함이 다른 부위에서 검출되었는지, 또는 이들의 일부 조합을 포함한다. In one such embodiment, if one or more properties of the test data is that the image noise properties, one or more defects detected by the other parts, or include some combination of these.

일부 실시예에서, 상기 방법은 웨이퍼 상에서 제조되고 있는 장치의 설계에 대한 개략적인 데이터(schematic data)의 1 이상의 속성, 장치에 대한 물리적 레이아웃의 기대되는 전기적 거동의 1 이상의 속성, 또는 이들의 일부 조합에 기초하여, 웨이퍼 상의 결함을 검출하기 위한 1 이상의 매개변수를 변경하는 단계를 더 포함한다. In some embodiments, the method is a schematic data (schematic data) one or more attributes, one or more properties of the electrical behavior is expected of the physical layout of the devices, or some combination thereof for the design of the device being fabricated on the wafer and, further comprising the step of changing at least one parameter for detecting a defect on the wafer based on. 다른 실시예에서, 상기 방법은 웨이퍼에 대해 수행되는 전기 테스트 프로세스의 1 이상의 매개변수에 기초하여, 검사 데이터를 사용하여 웨이퍼 상의 결함을 검출하기 위한 1 이상의 매개변수를 변경하는 단계를 포함한다. In another embodiment, the method comprises, based on one or more parameters of the electrical test process variable to be performed on the wafer, change at least one parameter for detecting the defects on the wafer using the test data. 추가적인 실시예에서, 상기 방법은 검사 데이터를 사용하여 웨이퍼 상에서 검출되는 결함에 기초하여 웨이퍼 상에서 수행되는 전기 테스트 프로세스의 1 이상의 매개변수를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of changing at least one parameter of the electrical test process performed on the wafer based on the defect detected on the wafer using the test data.

추가의 실시예에서, 상기 방법은 피드백(feedback) 제어 기술을 사용하여, 상기 방법의 1 이상의 단계의 결과에 기초하여, 검사 시스템에 의해 수행되는 검사 프로세스의 1 이상의 매개변수를 주기적으로 변경하는 단계를 포함한다. In a further embodiment, the step of the method using feedback (feedback) control techniques, based on the result of step one or more of the method, the cyclic change in the one or more parameters of the inspection process variable that are performed by the inspection system It includes. 다른 실시예에서, 상기 방법은 피드백 제어 기술을 사용하여, 방법의 1 이상의 단계의 결과에 기초하여, 검사 시스템에 의해 수행되는 검사 프로세스의 1 이상의 매개변수를 자동으로 변경하는 단계를 포함한다. In another embodiment, the method comprises the steps of: based on a result of phase one or more of the method using feedback control techniques, automatically changes the one or more parameters of the inspection process variable that are performed by the inspection system. 또 다른 실시예에서, 상기 방법은 그 방법의 1 이상의 단계의 결과를 사용하여 지식 베이스(knowledge base)를 생성하는 단계와, 그 지식 베이스를 사용하여 검사 시스템에 의해 수행되는 검사 프로세스를 생성하는 단계를 포함한다. In yet another embodiment, the method comprising: generating a check process performed by the inspection system to use the results of the phase one or more of the method the knowledge base using the steps and, the knowledge base to generate (knowledge base) It includes.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 결함에 대응하는 검사 데이터의 부분의 위치와 콘텍스트 맵에 기초하여, 웨이퍼의 다른 부위 상에서 검출된 결함을 분류하는 단계를 포함하며, 그 콘텍스트 맵은 설계 데이터 스페이스에 걸친 설계 데이터의 1 이상의 속성에 대한 값을 포함한다. In another embodiment, the method is designed inspection on the basis of the position and a context map of the portion of the data, comprising the steps of: classifying the defects detected on the other parts of the wafer, the context map corresponding to the defects in the design data space It comprises a value for one or more attributes of the design data over the data space. 그러한 일 실시예에서, 분류 단계는 웨이퍼의 검사 동안에 상기 검사 시스템에 의해 수행된다. In such an embodiment, the classification step is performed by the inspection system during the inspection of the wafer. 그러한 다른 실시예에서, 분류 단계는 웨이퍼에 대한 상기 검사 데이터의 취득이 완료된 후에 수행된다. In such other embodiments, the classification step is performed after the acquisition of the scan data for the wafer is complete.

다른 실시예에서, 검사 데이터는 상기 웨이퍼 상의 결함에 대한 데이터를 포함한다. In another embodiment, the test data includes data for a defect on the wafer. 그러한 일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계와, 설계 데이터 스페이스 내의 결함의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함이 뉴슨스(nuisance) 결함인지를 판정하는 단계를 포함한다. In one such embodiment, the method comprises one or more of the design data in the location and design data space of the defects in the design data, and determining a position of a defect in the space, the design data space based on the position of the inspection data in the design data space on the basis of the attribute, and a step of determining whether the fault is in New CL (nuisance) defect. 그러한 일 실시예에서, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 뉴슨스 결함인 것으로 판정되지 않은 상기 결함이 체계적(systematic) 또는 랜덤(random) 결함인지를 판정하는 단계를 포함한다. In one such embodiment, based on one or more attributes of the design data in the design data space, and a step in which the defect is not determined to be a new CL defect is determined whether the systematic (systematic) or random (random) defect. 결함이 공간적으로 체계적 결함 또는 랜덤 결함인지를 판정하는 단계는 이력 팹 데이터 또는 설계 데이터 내의 핫 스팟에 대응하는 다른 데이터와 같은 다른 정보와 조합하여, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 수행할 수 있다. The method comprising a defect is spatially determined whether the systematic fault or random defects in combination with other information, such as other data corresponding to a hot spot in the history fab data or design data based on one or more attributes of the design data in the design data space It can be carried out. 그러한 일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 검사 데이터의 1 이상의 통계적으로 결정된 속성에 기초하여, 결함이 체계적 또는 랜덤 결함인지를 결정하는 단계를 또한 포함할 수 있다. In one such embodiment, the method can include based on the attribute determined by the one or more statistical position and inspection data of the inspection data in the design data space, and the step of determining whether the fault is a systematic or random defects. 일 실시예에서, 검사 데이터는 PWQ(process window qualification)에 대해 취득된다. In one embodiment, test data is acquired for PWQ (process window qualification). 다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와 상기 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함을 분류하는 단계를 포함한다. In another embodiment, the method comprises, based on one or more attributes of the design data in the location and the design data of the examination space, the data in the design data space, and classify the defect.

일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함을 비닝(binning) 하는 단계를 포함한다. In one embodiment, the method comprises by, binning (binning) defects based on one or more attributes of the design data in the location and the design data of the examination space, the data in the design data space. 일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 설계 데이터가 위에 인쇄되는 레티클에 대하여 취득된 레티클 검사 데이터의 1 이상의 속성에 기초하여, 결함을 그룹으로 비닝하는 단계를 포함한다. In some embodiments, the method is based on one or more attributes of the reticle inspection data obtained with respect to the reticle is printed on the designed position of the inspection data in the data space, one or more attributes of the design data in the design data space, and design data , comprising the step of binning the defects into groups. 추가적인 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 검사 데이터의 1 이상의 속성에 기초하여, 결함을 그룹으로 비닝하는 단계를 포함한다. In a further embodiment, the method comprises, based on the design position of the inspection data in the data space, one or more attributes of the design data in the design data space, and one or more attributes of the inspection data, binning defects into groups. 일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 검사 데이터의 1 이상의 속성, 및 설계 데이터가 위에 인쇄되는 레티클에 대하여 취득한 레티클 검사 데이터의 1 이상의 속성에 기초하여, 결함을 그룹으로 비닝하는 단계를 포함한다. In some embodiments, the method of the reticle inspection data obtained with respect to the reticle is printed on the designed position of the inspection data in the data space, the design data, one or more attributes of the design data in the space, at least one attribute of the test data, and the design data is based on one or more attributes, and a step of binning the defects into groups. 추가의 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 검사 데이터의 1 이상의 속성, 및 웨이퍼에 대한 검사 데이터가 취득되는 프로세스 계층, 다른 프로세스 계층 또는 이들의 일부 조합에 대하여, 설계 데이터, 다른 설계 데이터 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼 또는 이들의 일부 조합에 대해 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여, 결함을 그룹으로 비닝하는 단계를 포함한다. In a further embodiment, the method further comprises the design position of the inspection data in the data space, the design data, one or more attributes of the design one or more attributes of the data, the test data in the space, and a process layer that test data is obtained for the wafer, another process relative to a layer thereof in some combination of, design data, different design data or with respect to some of these a combination of a wafer, on the basis of the other wafer or one or more attributes of the inspection data previously acquired for these some combination of the group defects and a step of binning in.

전술한 바와 같이, 검사 데이터는 웨이퍼 상의 결함에 대한 데이터를 포함할 수 있다. As described above, the inspection data may include data about the defects on the wafer. 그러한 일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 리뷰를 위해 상기 결함의 적어도 일부를 선택하는 단계를 포함한다. In one such embodiment, the method comprises the steps of: on the basis of the position and one or more attributes of the design data in the design data space of the inspection data in the design data space, selecting at least a portion of the defect for review. 그러한 추가의 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함이 리뷰되는 시퀀스(sequence)를 결정하는 단계를 포함한다. In an embodiment of such an addition, the method comprises, based on one or more attributes of the design data in the location, design data space of the inspection data in the design data space, determining the sequence (sequence) which is a defect review. 또 다른 그러한 실시예에서, 상기 방법은 리뷰를 위해 결함의 적어도 일부를 선택하는 단계를 포함하고, 결함의 적어도 일부는 설계 데이터의 1 이상의 속성의 상이한 값을 갖는 설계 데이터 스페이스 내의 설계 데이터의 각각의 부분 내에 위치한 적어도 하나의 결함을 포함한다. In yet other such embodiments, the method of the design data in a step of selecting at least a portion of the defect, at least a portion of the fault in the design data space with different values ​​of the one or more attributes of the design data, each for review includes at least one defect is located in the part. 결함 리뷰 샘플링은 결함이 비닝되는 그룹의 1 이상의 속성에 기초하여 또한(또는 대안적으로) 수행될 수 있다. Defect review sampling can be carried out also (or alternatively), based on at least one property of the group defects are binned. 결함은 여기에 추가로 기술하는 바와 같이 비닝될 수 있고, 그룹의 1 이상의 속성은 설계 데이터의 1 이상의 속성에 기초하여 또는 여기에 기술한 임의의 다른 방식으로 결정될 수 있다. Defects may be binned as described further herein, at least one property of the group can be determined in any other manner described herein or in the basis of the one or more attributes of the design data.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 웨이퍼의 다른 부위에 대해 취득한, 검사 시스템의 1 이상의 검출기로부터의 출력의 1 이상의 소정의 속성을 추출하는 단계를 포함한다. In another embodiment, the method is designed based on one or more attributes of the design data in the location and design data space of the inspection data in the data space, have obtained for the other parts of the wafer, one of the output from the at least one detector of the inspection system and a step of extracting a predetermined or more properties. 그러한 일 실시예에서, 설계 데이터의 1 이상의 속성은, 웨이퍼에 대한 검사 데이터가 취득되는 프로세스 계층, 다른 프로세스 계층 또는 이들의 일부 조합에 대하여, 설계 데이터, 다른 설계 데이터 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼 또는 이들의 일부 조합에 대해 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여 선택된다. In one such embodiment, one or more attributes of the design data, processes the inspection data for the wafer acquisition layer, another process layer or with respect to some of these combinations, for the design data, and other design data, or some of these combinations, wafer, is selected based on the other wafer or one or more attributes of the inspection data previously acquired for a combination of some of these.

다른 실시예에서, 상기 방법은, 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 상기 검사 데이터의 1 이상의 속성에 기초하여, 웨이퍼의 다른 부위에 대해 취득한, 검사 시스템의 1 이상의 검출기로부터의 출력의 1 이상의 소정의 속성을 추출하는 단계를 포함한다. In another embodiment, the method further comprising: on the basis of the position of the inspection data in the design data space, one or more attributes of the design data in the design data space, and at least one attribute of the test data, obtained for the other parts of the wafer, the test and a step of extracting a predetermined or more properties of the output from the at least one detector of the system. 그러한 일 실시예에서, 검사 데이터의 1 이상의 속성은 1 이상의 이미지 노이즈 속성, 1 이상의 결함이 상기 다른 부위에서 검출되었는지, 또는 이들의 일부 조합을 포함한다. That in such embodiment, at least one property of the check data is the image noise properties, one or more defects detected by the at least one other site, or include some combination of these.

일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 웨이퍼 상에서 검출된 1 이상의 결함에 대한 오류 확률 값을 결정하는 단계를 포함한다. In some embodiments, the method includes the step of determining the error probability value for a defective one or more detected on the wafer, based on one or more attributes of the design data in the location, design data space of the inspection data in the design data space do.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여, 설계 데이터 스페이스 내의 웨이퍼 상에서 검출된 결함의 위치 좌표를 결정하는 단계와, 설계 데이터의 평면도에 기초하여, 결함의 위치 좌표를 설계 셀 좌표로 이동하는 단계를 포함한다. In another embodiment, the method is based on a top view of the design on the basis of the position of the inspection data in the data space, determining the position coordinates of the defects detected on the wafer in the design data space, the design data, the position coordinate of the defect a and a step of moving the design cell coordinates. 그러한 일 실시예에서, 상기 방법은 오버레이 공차(overlay tolerance)를 사용하여 결함 주위의 상이한 영역을 결정하는 단계와, 1 이상의 셀 유형이 체계적으로 결함 있는 셀 유형인지를 결정하고, 체계적으로 결함 있는 셀 유형 내의 1 이상의 체계적으로 결함 있는 구조의 1 이상의 위치를 결정하기 위해, 상기 영역을 사용하여, 1 이상의 셀 유형에 대하여 결함 리피터(repeater) 분석을 수행하는 단계를 포함한다. In one such embodiment, the method determines whether the phase, one or more cell types, the cell types of the defective systematically determining the different regions around the defect using an overlay tolerance (overlay tolerance), and systematically defective cells to determine at least one of a structure where a defect in one or more in the systemic type, and using said region, with respect to cell type, one or more comprising the step of performing defect repeater (repeater) analysis. 그러한 일 실시예에서, 상기 방법은 체계적으로 결함 있는 셀 유형에 가까이 위치한 셀에 대한 설계 데이터의 1 이상의 속성, 구조, 또는 그것의 일부에 기초하여, 공간적으로 체계적인 결함이 체계적으로 결함 있는 셀 유형 내에서 발생하는지를 결정하는 단계를 포함한다. I In one such embodiment, the method systematically defect one or more attributes of the design data for the close in the cell to the cell type, structure, or on the basis of a part of it, spatially cell types that systematic defect defective systematically determining whether generated from.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여, 설계 데이터 스페이스 내의 웨이퍼 상에서 검출된 결함의 위치를 결정하는 단계와, 설계 데이터의 1 이상의 속성에 대한 소정 값이 설계 데이터 스페이스 내의 위치의 함수로서 저장되는 데이터 구조를 사용하여, 결함의 위치에 대응하는 설계 데이터의 1 이상의 속성에 대한 값을 결정하는 단계를 포함한다. In another embodiment, the method is designed based on the location of inspection data within a data space, the method comprising: determining a location of the defects detected on the wafer in the design data space, a predetermined value is design data for the one or more attributes of the design data, by using a data structure that is stored as a function of position in the space, and a step of determining values ​​for one or more attributes of the design data corresponding to the location of the defect.

추가의 실시예에서, 레티클 검사 시스템에 의해 생성된 레티클의 이미지는 설계 데이터 스페이스 내의 설계 데이터로서 사용된다. In a further embodiment, the image of the reticle generated by reticle inspection system is used as the design data in the design data space. 레티클은 설계 데이터를 웨이퍼 상에 인쇄하는데 사용된다. The reticle is used to print the design data on the wafer. 다른 실시예에서, 레티클 이미지가 웨이퍼 상에 어떻게 인쇄될지를 나타내는 시뮬레이션된 이미지는 설계 데이터 스페이스 내의 설계 데이터로서 사용된다. In another embodiment, the simulated image illustrating how the reticle image to are printed on the wafer is used as the design data in the design data space. 추가의 실시예에서, 상기 방법은 웨이퍼 상에 설계 데이터를 인쇄하는데 사용되는 레티클에 대해 취득한 레티클 검사 데이터에 기초하여, 설계 데이터 스페이스 내의 설계 데이터에 대한 콘텍스트 맵을 생성하는 단계를 포함한다. In a further embodiment, the method comprises the step of generating the context data in the map for the design based on reticle inspection data obtained for the reticle design data that is used to print on the wafer, the design data space.

일 실시예에서, 설계 데이터 스페이스 내의 검사 데이터의 위치 및 콘텍스트 맵을 사용하여 웨이퍼 상에의 레티클 결함의 인쇄 가능성을 결정하기 위해, 웨이퍼 검사 프로세스를 최적화하는 단계를 포함한다. In one embodiment, to determine the possibility of printing the reticle defects on the wafer using a position and a context map of the inspection data in the design data space, a step of optimizing a wafer inspection process. 다른 실시예에서, 상기 방법은 표준 기준 다이 기반 검사에 대해 검사 데이터와, 표준 기준 다이 기반 검사를 위한 표준 기준 다이를 사용하여, 웨이퍼 상의 결함을 검출하는 단계를 포함한다. In another embodiment, the method comprises the step of using the test data, a standard reference die for standard reference die based tests, detection of defects on the wafer against a standard reference die based tests. 추가적인 실시예에서, 상기 방법은 검사 데이터, 표준 기준 다이, 및 표준 기준 다이 기반 검사에 대한 섭동(攝動) 매트릭스 내의 표준 기준 다이와 관련된 웨이퍼 노이즈의 표현(noise representation)을 사용하여 웨이퍼 상의 결함을 검출하는 단계를 포함한다. In a further embodiment, the method comprises checking the data, a standard reference die, and the standard criteria detecting defects on the wafer using the perturbation (攝 動) representation of a wafer noise associated with the die and a standard reference in the matrix (noise representation) to the die-based tests and a step of.

추가의 실시예에서, 웨이퍼 및 추가적인 웨이퍼는 웨이퍼 레벨 프로세스 매개변수 조정을 사용하여 처리되며, 상기 방법은 웨이퍼와 추가적인 웨이퍼 상의 다이에 대한 검사 데이터를 통상적인 표준 기준 다이에 비교함으로써, 웨이퍼 및 추가적인 웨이퍼 상의 결함을 검출하는 단계를 포함한다. In a further embodiment, the wafer and an additional wafer is a wafer-level process parameters are processed by using the control, the method by comparison to a conventional standard reference die inspection data for the die on the wafer and the further wafer, the wafer and the further wafer and a step of detecting a defect on.

전술한 각각의 단계는 설계 데이터 스페이스 내의 검사 데이터의 가까운 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 이력 팹 데이터, 또는 설계 데이터 내의 핫 스팟에 대응하는 다른 데이터에 기초하여 수행할 수 있다. Each step described above may be carried out on the basis of other data corresponding to a hot spot in the design position close to the test data in the data space, the design data, design data, one or more attributes, history fab data within the space, or the design data. 일부 실시예에서, 상기 방법은 결함과, 그 결함이 비닝되는 그룹의 1 이상의 속성, 또는 여기에 기술한 임의의 방법의 임의의 다른 결과에 기초하여 통계적 프로세스 제어(SPC)를 수행하는 단계를 포함할 수 있다. In some embodiments, the method includes performing a statistical process on the basis of any other result of the any of the methods described in the defect and, at least one property of the group in which the defects are binned, or where control (SPC) can do. 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Each of the above-described embodiments of the method may include any other steps of any of the methods described herein. 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 시스템 실시예에 의해 수행할 수 있다. Each of the above-described embodiments of the method may be carried out by any of the system embodiments described herein.

다른 실시예는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성된 시스템에 관한 것이다. Another embodiment relates to a system configured to determine a location of the test data in the design data space. 상기 시스템은 설계 데이터를 포함하는 저장 매체를 포함한다. The system includes a storage media including design data. 시스템은 저장 매체에 결합된 프로세서를 또한 포함한다. The system also includes a processor coupled to the storage medium. 프로세서는 웨이퍼 상의 정렬 사이트에 대해 검사 시스템에 의해 취득된 데이터를 소정의 정렬 사이트에 대한 데이터에 정렬하도록 구성된다. The processor is configured to sort the data obtained by the inspection system to the data in the predetermined alignment site for a site on the wafer alignment. 프로세서는 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여, 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하도록 또한 구성된다. The processor on the basis of the position of the predetermined site alignment in the design data space, and is further configured to determine the position of the site on the wafer alignment in the design data space. 또한, 프로세서는 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치에 기초하여, 설계 데이터 스페이스 내의 검사 시스템에 의해 웨이퍼에 대해 취득한 검사 데이터의 위치를 결정하도록 구성된다. Further, the processor is configured to, based on the position of the site on the wafer alignment in the design data space, determining a location of the test data obtained for the wafer by the inspection system in the design data space. 시스템의 본 실시예는 여기에 기술하는 바와 같이 추가로 구성될 수 있다. This embodiment of the system may be further configured as described herein.

추가의 실시예는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성된 시스템에 관한 것이다. Additional embodiments relate to a system configured to determine a location of the test data in the design data space. 이러한 시스템은 웨이퍼 상의 정렬 사이트에 대한 데이터와, 웨이퍼에 대한 검사 데이터를 취득하도록 구성된 검사 시스템을 포함한다. This system includes a testing system configured to acquire examination data for the data, and a wafer for alignment sites on the wafer. 시스템은 설계 데이터를 포함하는 저장 매체를 또한 포함한다. The system further comprises a storage media including design data. 또한, 시스템은 검사 시스템 및 저장 매체에 결합되는 프로세서를 포함한다. The system also includes a processor coupled to the inspection system and the storage medium. 프로세서는, 웨이퍼 상의 정렬 사이트에 대한 데이터를 소정의 정렬 사이트에 대한 데이터와 정렬하도록 구성된다. The processor is configured to sort the data for the alignment sites on the wafer and the data for the predetermined alignment sites. 프로세서는 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하도록 구성된다. The processor on the basis of the position of the predetermined site alignment in the design data space is configured to determine the position of the site on the wafer alignment in the design data space. 또한, 프로세서는 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성된다. A processor may also be implemented on the basis of the position of the site on the wafer alignment in the design data space is configured to determine the location of the test data in the design data space.

추가적인 실시예는 구동시(예컨대, 검사 프로세스 동안) 검사 스페이스 내의 설계 데이터-기반 주의 영역(예컨대, 검사 영역, 높은 감지도로 검사될 영역, 또는 낮은 감지도로 검사될 영역)의 위치를 결정하도록 구성된다. A further embodiment is when driving test space design data in the (e. G., Inspection processes for a) is configured to determine the position of the base attention area (e.g., a search range, high detection roads to be search range, or low detected road area to be inspected) . 또한, 시스템은 데이터의 취득된 픽셀을 검사 프로세스 동안에 정확한 주의 영역에 실질적으로 정확히 할당하도록 구성될 수 있다. In addition, the system can be configured to substantially correctly assigned to the correct area, the attention of the acquired pixel data during the inspection process. 주의 영역의 사이즈 및 빈도는 다이 상의 설계 구조의 사이즈 및 빈도에 접근할 수 있다. Size and frequency of the attention area may approach the size and frequency of the design on the die structure. 이러한 시스템은 여기에 기술하는 바와 같이 추가로 구성될 수 있다. This system may be further configured as described herein.

추가의 실시예는 웨이퍼 상에서 검출된 결함을 비닝하는 컴퓨터-구현 방법에 관한 것이다. A further example is a computer that binning the defects detected on the wafer relates to an implementation method. 그 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분을 비교하는 단계를 포함한다. The method includes the step of comparing the portion of the design data to the near location of the defects in the design data space. 그 방법은 상기 비교 단계에 기초하여 그 부분 내의 설계 데이터가 적어도 유사한지를 판정하는 단계를 포함한다. The method includes the step of determining whether the design data is at least similar to that in the section based on the comparison step. 그 부분 내의 설계 데이터가 적어도 유사한지의 판정 단계는, 1 이상의 부분을 회전 및/또는 반사시키는 단계를 포함할 수 있다. Design data on page determining step, at least is similar in that part may include a rotating and / or reflects at least one part. 또한, 상기 방법은 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하도록, 결함을 그룹으로 비닝하는 단계를 포함한다. The method also includes the step of at least similar to a portion of the design data close to the location of the defect in each group, binning the defects into groups. 그 방법은 비닝 단계의 결과를 저장 매체에 저장하는 단계를 추가로 포함한다. The method further includes the step of storing the results of the binning step, the storage medium.

일 실시예에서, 부분의 치수는 결함을 검출하는데 사용된 검사 시스템에 의해 보고된 결함의 위치, 검사 시스템의 좌표 부정확성, 설계 데이터의 1 이상의 속성, 검사 시스템의 결함 사이즈 에러, 또는 이들의 일부 조합에 적어도 부분적으로 기초하여 결정된다. In one embodiment, the dimensions of the part is the location of the fault reported by the test system used to detect the defects, the defect size error of the inspection system coordinates inaccuracy, one or more attributes of the design data, the inspection system of the, or some combination thereof a is determined based at least in part. 다른 실시예에서, 그 부분의 적어도 일부의 치수는 상이하다. In another embodiment, at least the dimensions of some of the parts are different.

일 실시예에서, 그 부분 내의 설계 데이터는 1 이상의 설계 층에 대한 설계 데이터를 포함한다. In one embodiment, the design data in that portion comprises a design data for at least one design layer. 이러한 방식에서, 여기에 기술한 방법에 사용된 설계 데이터는 1 이상의 설계 층에 대한 설계 데이터를 포함할 수 있다. In this manner, the design data used in the methods described herein may include design data for the design layer or more. 여기에 기술한 방법에서 1 이상의 설계 층에 대한 설계 데이터를 사용하는 것은, 결함이 1 이상의 층 상의 결함을 검출할 수 있는 BF(bright field) 검사를 사용하여 검출되는 때와, 위치의 임계성이 설계의 이전 또는 이후의 층 상에서 무엇이 발생했는지에 의존할 수 있는지와 같은 인스턴스(instance)에서 유용할 수 있다. It is in the method described herein using the design data for at least one design layer, and when that is detected using a BF (bright field) test that a fault is able to detect defects on the at least one layer, the criticality of the location design It may be useful in the earlier or instance (instance), such as that can depend on what happened on the floor afterwards. 전술한 방법은 관심 있는 데이터의 일부 또는 전부를 적어도 유사한 설계 데이터를 갖는 그룹으로 비닝하는 단계를 포함할 수 있다. The above-described method may include the step of binning a part or all of the data of interest to a group having at least similar design data.

다른 실시예에서, 비교 단계는 상기 부분의 적어도 일부 내의 설계 데이터의 전체를 그 부분의 다른 부위 내의 설계 데이터에 비교하는 단계를 포함한다. In another embodiment, the comparing step comprises the step of comparing the whole of the design data in the at least a portion of the part of the design data in the other parts of that area. 다른 실시예에서, 비교 단계는 그 부분의 적어도 일부 내의 설계 데이터의 다른 영역을 그 부분의 다른 부위 내의 설계 데이터에 비교하는 단계를 포함한다. In another embodiment, the comparison step comprises comparing the other areas of the design data in the at least a portion of that part of the design data in the other parts of that area.

일 실시예에서, 상기 방법은 웨이퍼 상의 정렬 사이트에 대한 검사 시스템에 의해 취득된 데이터를 소정의 정렬 사이트에 대한 데이터와 비교함으로써 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the location of defects in the design data space by comparing the data obtained by the inspection system for the alignment sites on the wafer and the data for the predetermined alignment sites. 다른 실시예에서, 상기 방법은 결함 검사 동안에 검사 시스템에 의해 취득한 데이터를 리뷰에 의해 결정된 설계 데이터 내의 위치에 비교함으로써, 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계를 포함한다. In another embodiment, the method includes determining the location of defects in the by comparing the position in the design data determined by the data acquired by the inspection system during defect inspection to review, the design data space.

정렬 정확도는 설계로부터 웨이퍼로의 좌표 변환 및 검사 시스템의 좌표 정확도 양쪽에 의존한다. Alignment accuracy depends on the accuracy with both of the coordinate system of the coordinate transformation and scan the wafer from the design. 따라서, 바람직하게는, 검사 시스템에 의해 보고된 좌표는 실질적으로 정확하다. Thus, preferably, the coordinates reported by the inspection system is substantially accurate. 또한, 정렬 사이트에 대한 측정은 논리 검사 좌표를 사용하여 수행될 수 있다. In addition, measurements on site sorting can be performed using a logical check the coordinates. (검사 시스템은 논리 웨이퍼 좌표를 출력하지만, 주사형 전자 현미경(SEM)과 같은 결함 리뷰 툴은 물리적 웨이퍼 좌표를 측정한다. 따라서, 웨이퍼 상의 물리적 좌표는 기대되는 웨이퍼 레이아웃에의 비교시, 레티클 오프셋, 스케일링(scaling) 및 미소한 회전에서의 차이를 고려하기 위해 검사 시스템에 의해 보정될 수 있다. 그와 같이, 그러한 보정은 레티클로부터 레티클로의 두 좌표 시스템 사이에서의 에러를 줄이기 위해 SEM 측정에 인가될 수 있다. (Test system outputs a logic wafer coordinates, but the scanning defect review tool, such as an electron microscope (SEM) are compared, the reticle offset to measure the physical wafer coordinates. Thus, the physical coordinates on the wafer is expected wafer layout, It can be corrected by the inspection system to account for differences in scaling (scaling) and the minute rotation. applied to the SEM measurement for as such, to reduce the error between such correction are two-coordinate system to the reticle from the reticle It can be.

일 실시예에서, 비닝 단계는 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하고, 각 그룹 내의 결함의 1 이상의 속성이 적어도 유사하도록 결함을 그룹으로 비닝하는 단계를 포함한다. In one embodiment, the binning step includes binning the defects similar to a portion near the design data on the location of the defect in each group, and at least, so that the at least one property of at least similar defects within each group as a group. 그러한 실시예에서, 1 이상의 속성은 결함이 검출되는 검사 결과의 1 이상의 속성, 검사의 1 이상의 매개변수, 또는 이들의 일부 조합을 포함한다. In such an embodiment, one or more attributes comprises one or more parameters of the inspection property 1, the above test results that a defect is detected variable, or some combination of these.

일부 실시예에서, 결함의 위치에 가까운 설계 데이터의 부분은 결함이 위치하는 설계 데이터를 포함한다. In some embodiments, portions of the design data to the near location of the defect includes a design data of a defect position. 다른 실시예에서, 결함의 위치에 가까운 설계 데이터의 부분은 결함의 위치 주변의 설계 데이터를 포함한다. In another embodiment, the portion of the design data to the near location of the defect includes a design data of the position around the defect.

다른 실시예에서, 비닝 단계는 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하고, 그 부분 내의 다각형에 대한 각 그룹 내의 결함의 위치가 적어도 유사하도록 결함을 그룹으로 비닝하는 단계를 포함한다. In another embodiment, the binning step includes binning the defects the position of the defect in each group for a polygon in the similar portion of the near design data on the location of the defect in each group at least, and the part to be similar at least in groups do.

추가의 실시예에서, 상기 방법은 1 이상의 결함에 대한 결함 임계 인덱스(DCI; defect criticality index)를 결정하는 단계를 포함한다. In a further embodiment, the method further defect threshold index for the at least one defect; determining a (DCI defect criticality index). 다른 실시예에서, 상기 방법은 결함의 위치에 가까운 설계 데이터의 1 이상의 속성, 결함의 1 이상의 속성, 결함을 검출하기 위해 사용된 검사 시스템에 의해서 보고된 결함의 위치, 검사 시스템의 좌표 부정확도, 또는 이들의 일부 조합에 기초하여, 1 이상의 결함이 설계 데이터에 대해 제조되는 장치 내에서 1 이상의 전기 고장을 야기할 확률을 결정하는 단계를 포함한다. Fig. In another embodiment, the method includes the location of the fault reported by the test system used to detect the first property, defects or more of the properties, the defect at least one of a near design data on the location of the defect, the coordinate inaccuracy of the test system, or a step of, based on some combination of these, one or more defective determining the probability to cause one or more electrical faults in the apparatus is made on the design data. 그러한 일 실시예에서, 상기 방법은 그 확률에 기초하여 1 이상의 결함에 대한 DCI를 결정하는 단계를 또한 포함한다. In one such embodiment, the method also includes determining the DCI for the at least one defect on the basis of the probability.

일부 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 설계 데이터 내의 1 이상의 핫 스팟을 식별하는 단계를 포함한다. In some embodiments, the method comprises the step of identifying one or more hot spots in the design data based on results of the binning step. 다른 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여, 리뷰를 위한 결함의 적어도 일부를 선택하는 단계를 포함한다. In another embodiment, the method comprises the steps of: based on a result of the binning step, selecting at least some of the defects for review. 추가적인 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 리뷰를 위한 결함을 샘플링하기 위한 프로세스를 생성하는 단계를 포함한다. In a further embodiment, the method includes generating a process for sampling the defects for review based on the results of the binning step. 추가의 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 웨이퍼를 검사하기 위한 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of changing the process for inspecting a wafer based on a result of the binning step. 일부 실시예에서, 상기 방법은 검사 결과에 기초하여 검사 동안에 웨이퍼의 검사를 위한 프로세스를 변경하는 단계를 포함한다. In some embodiments, the method comprises the step of changing the process for the wafer during the inspection of the inspection based on the inspection results. 또 다른 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 웨이퍼에 대한 계측 프로세스를 변경하는 단계를 포함한다. In yet another embodiment, the method comprises the step of changing the measurement process for the wafer based on results of the binning step. 추가의 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 웨이퍼에 대한 계측 프로세스에 대한 샘플링 플랜을 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of: changing a sampling plan for the measurement process for the wafer based on results of the binning step. 또 다른 실시예에서, 상기 방법은 비닝 단계의 결과를 사용하여 체계적 결함, 잠재적인 체계적 결함, 또는 이들의 일부 조합을 시간에 걸쳐 모니터링하는 단계를 포함한다. In yet another embodiment, the method comprises the systemic defects, and potential systemic defect, or the method comprising monitoring over a period of some combination of these in time, using the results of the binning step.

또 다른 실시예에서, 결함은 검사 프로세스에 의해 검출되며, 상기 방법은 설계 데이터 내의 1 이상의 관심 패턴(pattern of interest)이 인쇄되는 웨이퍼 상의 위치를 리뷰하는 단계와, 1 이상의 POI의 위치에서 결함이 검출되었어야 하는지를 리뷰 단계의 결과에 기초하여 결정하는 단계와, 1 이상의 결함 포착률을 향상시키기 위해 검사 프로세스를 변경하는 단계를 포함한다. In yet another embodiment, the defect is a defect at the location of the method, is detected by the inspection process includes the steps, and one or more reviewing locations on the wafer is to be printed interest pattern (pattern of interest) at least one POI in the design data, should have been detected if a step for changing the scanning process in order to improve the phase, one or more defective pochakryul for determining based on a result of the review stage.

일부 실시예에서, 상기 방법은 설계 데이터 내의 1 이상의 POI를 우선순위화하는 단계와, 그 우선순위화 단계의 결과에 기초하여, 설계 데이터가 인쇄된 웨이퍼 상에 수행될 1 이상의 프로세스를 최적화하는 단계를 포함한다. In some embodiments, the method further comprising: based on the results of steps and, flower stage the priority for prioritizing the at least one POI in the design data, optimizing at least one process to be performed on the design data is printed wafer It includes. 다른 실시예에서, 상기 방법은 설계 데이터 내의 1 이상의 POI를 우선순위화 하는 단계와, 그 우선순위화 단계의 결과에 기초하여 1 이상의 POI 중의 적어도 하나를 최적화하는 단계를 포함한다. In another embodiment, the method comprises the steps of prioritizing the at least one POI data in the design, optimizing at least one of the at least one POI, based on the result of the prioritization phase. 추가적인 실시예에서, 상기 방법은 설계 데이터 내의 1 이상의 POI를 우선순위화하는 단계와, 그 우선순위화 단계의 결과에 기초하여, 1 이상의 POI의 해상도 향상 기술(RET; resolution enhancement technology) 특징을 최적화하는 단계를 포함한다. In a further embodiment, the method further comprising the steps of: prioritizing the at least one POI in the design data, the priority on the basis of the result of the prioritization phase, the improvement of at least one POI resolution techniques; optimizing (RET resolution enhancement technology) characterized and a step of.

일 실시예에서, 결함은 광학적 검사에 의해 검출된다. In one embodiment, the defect is detected by the optical inspection. 일부 실시예에서, 결함은 전자 빔 검사에 의해 검출된다. In some embodiments, the defect is detected by the electron beam scan. 다른 실시예에서, 결함은 PWQ(process window qualification) 방법에서 검출된다. In other embodiments, the defect is detected in PWQ (process window qualification) methods.

일부 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함의 적어도 일부를 리뷰하여 1 이상의 그룹의 결함이 뉴슨스 결함에 대응하는지를 판정하는 단계와, 검사 프로세스의 결과의 S/N을 증가시키기 위해, 결함이 검출된 검사 프로세스의 결과로부터 뉴슨스 결함에 대응하는 1 이상의 그룹을 제거하는 단계를 포함한다. In some embodiments, the method for increasing the S / N of the result of determining whether at least to review some defect in at least one group of the defects in at least one group corresponding to the new CL defects and test process, the defective from the results of the detected check process includes the step of removing at least one group corresponding to the new defective CL. 다른 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함의 적어도 일부의 리뷰 결과, 설계 데이터의 1 이상의 속성, 결함의 1 이상의 속성, 또는 이들의 일부 조합에 기초하여 1 이상의 그룹의 결함을 분류하는 단계를 포함한다. In another embodiment, the method of classifying a defect in one or more groups based on at least a portion of the review result, at least one attribute, at least one property of the defects in design data, or some of these combinations of defects in at least one group It includes. 추가적인 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함의 적어도 일부의 리뷰 결과, 설계 데이터의 1 이상의 속성, 결함의 1 이상의 속성, 또는 이들의 일부 조합에 기초하여 결함의 1 이상의 그룹의 근본 원인을 결정하는 단계를 포함한다. In a further embodiment, the method comprises at least a part of the review result, at least one attribute, at least one property of the defects in design data, or root cause of the at least one group of a defect on the basis of these some combination of the defects in at least one group determining.

일 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함의 적어도 일부를 실험적 프로세스 창 결과에 매핑함으로써 1 이상의 그룹의 결함의 근본 원인을 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the root cause of the fault by mapping one or more groups at least some of the defects in the one or more groups in the experimental process window results. 다른 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함의 적어도 일부를 시뮬레이션된 프로세스 창 결과에 매핑함으로써 1 이상의 그룹의 결함의 근본 원인을 결정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining the root cause of the defect by at least one group is mapped to at least some of the results of simulated process window of the defects in the one or more groups.

일부 실시예에서, 상기 방법은 설계 데이터를 사용하여 제조되고 있는 장치의 전기적 특성을 결함 위치에 대하여 모델링하는 단계와, 그 모델링 단계의 결과에 기초하여, 결함 위치에서의 결함의 매개변수 관련성을 결정하는 단계를 포함한다. In some embodiments, the method based on the result of the step and the modeling step of modeling of the electrical characteristics of the devices that have been manufactured by using the design data in the defect positions, determine the relevant parameters of a defect in the defect position variable and a step of. 다른 실시예에서, 상기 방법은 설계 데이터의 1 이상의 속성에 기초하여 1 이상의 결함의 KP(kill probability) 값을 모니터링하는 단계를 포함한다. In another embodiment, the method comprises the steps of monitoring the KP (kill probability) value of at least one defect on the basis of one or more attributes of the design data. 추가적인 실시예에서, 상기 방법은 설계 데이터 내의 1 이상의 POI에 대한 KP 값을 모니터링하는 단계와, 1 이상의 그룹으로 비닝된 결함의 위치에 가까운 설계 데이터의 부분이 1 이상의 POI에 대응하는 경우 1 이상의 POI에 대한 KP 값을 1 이상의 그룹에 할당하는 단계를 포함한다. In a further embodiment, the method comprises one or more POI if the portion of the near design data on the location of the defect binning in step with, at least one of monitoring the KP values ​​for one or more POI group in the design data corresponding to the at least one POI and a step of assigning a value of KP in one or more groups on.

일부 실시예에서, 여기에 기술한 방법의 1 이상의 단계는 검사 시스템(즉, "온 툴(on tool)") 또는 물리적으로 분리되지만 전송 매체에 의해 검사 시스템에 결합되는 프로세서(즉, "오프 툴(off tool)")에 의해 수행될 수 있다. In some embodiments, one or more of the methods described herein is inspection system (i.e., "on-tool (on tool)") or physically separated but the processor coupled to the inspection system by a transmission medium (i.e., "off-tool It may be performed by (off tool) "). 예컨대, 일 실시예에서, 컴퓨터-구현 방법은 결함을 검출하는데 사용된 검사 시스템에 의해 수행된다. For example, in one embodiment, a computer-implemented method is performed by the inspection system is used to detect defects. 대안적인 실시예에서, 컴퓨터-구현 방법은 결함을 검출하는데 사용된 검사 시스템 이외의 시스템에 의해 수행된다. In an alternative embodiment, the computer-implemented method is performed by a system other than the inspection system is used to detect defects.

다른 실시예에서, 상기 결정 단계는 상기 부분 내의 설계 데이터 내의 공통 패턴이 적어도 유사한지를 결정하는 단계를 포함한다. In another embodiment, the determining comprises determining whether a common pattern is at least similar in the design data in the section. 추가적인 실시예에서, 그 결정 단계는 상기 부분 내의 설계 데이터의 공통 속성이 적어도 유사한지를 결정하는 단계를 포함한다. In a further embodiment, the determining step includes the common attributes of the design data in the part determines at least similar. 추가의 실시예에서, 상기 결정 단계는 상기 부분 내의 설계 데이터의 특징 스페이스 내의 공통 속성이 적어도 유사한지를 결정하는 단계를 포함한다. In a further embodiment, the determining comprises a common attribute in the feature space of the design data in the part determines at least similar.

일 실시예에서, 상기 방법은 1 이상의 그룹의 결함에 의해 영향을 받은 웨이퍼 상에 형성된 다이의 퍼센티지를 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the percentage of dies formed on the wafer that are affected by the defect of the at least one group. 다른 실시예에서, 상기 방법은 1 이상의 그룹에 대응하는 설계 데이터 내의 1 이상의 POI를 결정하는 단계와, 웨이퍼 상의 1 이상의 POI의 위치의 수에 대한 1 이상의 POI에 대응하는 적어도 하나의 그룹으로 비닝된 결함의 수의 비율을 결정하는 단계를 포함한다. In another embodiment, the method comprises the binned by step, and at least one group corresponding to one or more POI on the number of the position of one or more of the wafer POI for determining one or more POI in the design data corresponding to the at least one group determining a percentage of the defect. 추가적인 실시예에서, 상기 방법은 적어도 하나의 그룹에 대응하는 설계 데이터 내의 1 이상의 POI를 결정하는 단계와, 설계 데이터 내의 1 이상의 POI의 위치의 수에 대한 1 이상의 POI에 대응하는 적어도 하나의 그룹으로 비닝된 결함의 수의 비율을 결정하는 단계를 포함한다. In a further embodiment, the method comprises at least one group corresponding to the at least one POI for determining one or more POI in the design data corresponding to at least one group, the number of the at least one POI position in the design data, determining a ratio of the binning defects.

추가의 실시예에서, 상기 방법은 적어도 하나의 그룹에 대응하는 설계 데이터 내의 POI를 결정하는 단계와, 적어도 하나의 그룹으로 비닝된 결함이 위치되는 웨이퍼 상에 형성된 다이의 퍼센티지를 결정하는 단계와, 그 퍼센티지에 기초하여 POI에 우선순위를 할당하는 단계를 포함한다. And In a further embodiment, the method further comprises determining a percentage of the die formed on a wafer on which the defect binning by step, and at least one group to determine the POI in the design data corresponding to at least one of the group location, and based on the percentage it includes the step of assigning a priority to a POI. 일부 실시예에서, 상기 방법은 1 이상의 그룹의 결함이 검출되는 웨이퍼 상의 전체 설계 인스턴스의 수로 1 이상의 그룹을 우선순위화하는 단계를 포함한다. In some embodiments, the method comprises the steps of: prioritizing the at least one group of the overall design instance on the wafer is a defect in at least one group of detection channels. 다른 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함이 적어도 한번 검출되는 웨이퍼 상의 설계 데이터를 인쇄하는데 사용되는 레티클 상의 설계 인스턴스의 수로 1 이상의 그룹을 우선순위화하는 단계를 포함한다. In another embodiment, the method comprises the steps of: screen defects priority to channel at least one group of design instances on the reticle design data that is used to print on the wafer is detected at least once in at least one group. 추가적인 실시예에서, 상기 방법은 1 이상의 그룹으로 비닝된 결함이 검출되는 레티클 상의 위치의 수와, 1 이상의 그룹으로 비닝된 결함의 위치에 가까운 설계 데이터의 부분에 적어도 유사한 레티클 상에 인쇄된 설계 데이터 부분의 전체 수에 기초하여, 1 이상의 그룹에 대한 레티클-기반 마진을 결정하는 단계를 포함한다. In a further embodiment, the method can with the printed design data on at least a similar reticle to a portion close to the design data for the location of the defect binning with at least one group of the location on the reticle to be a defect binning with at least one group of detection based on the total number of parts, the reticle for one or more groups - determining a base margin.

일 실시예에서, 상기 방법은 상기 비교 단계 이전에, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분을 비트맵으로 변환하는 단계를 포함한다. In one embodiment, the method comprises the step of converting the comparison step previously, the portion of the design data close to the position of the defects in the design data space as a bitmap. 그러한 일 실시예에서, 비교 단계는 비트맵을 서로 비교한다. In such an embodiment, the comparing step compares each bitmap.

**전술한 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 단계를 포함할 수 있다. ** embodiment of each of the above-described example method may include any of the steps of any method disclosed herein. 또한, 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 시스템에 의해 수행될 수 있다. In addition, embodiments of each of the above-described method may be carried out by any of the systems described herein.

다른 실시예는 웨이퍼 상에서 검출된 결함에 대한 DCI를 결정하기 위한 방법에 관한 것이다. Another embodiment relates to a method for determining the DCI for the defects detected on the wafer. 상기 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 장치에 대해, 설계 데이터의 1 이상의 속성에 기초하여, 그 결함이 웨이퍼 상에서 제조되고 있는 장치의 1 이상의 전기적 속성을 변경할 확률을 결정하는 단계를 포함한다. The method comprises of the nearest device to the location of the defects in the design data space based on one or more attributes of the design data, determining a probability to change the electrical properties than one of the defective unit is produced on the wafer . 상기 방법은 결함이 1 이상의 전기적 속성을 변경할 확률에 기초하여 결함에 대한 DCI를 결정하는 단계를 또한 포함한다. The method also includes determining the DCI for the defect based on the probability of a fault is to change the electrical properties of 1 or more. 또한, 상기 방법은 저장 매체에 DCI를 저장하는 단계를 포함한다. The method also includes the step of storing the DCI in the storage medium.

일 실시예에서, 결함은 랜덤 결함을 포함한다. In one embodiment, the defect includes a random defect. 다른 실시예에서, 결함은 체계적 결함을 포함한다. In another embodiment, the defect includes a systematic fault. 추가적인 실시예에서, 1 이상의 전기적 속성은 장치의 기능성을 포함한다. In a further embodiment, at least one electrical property comprises the functionality of the device. 추가의 실시예에서, 1 이상의 전기적 속성은 장치의 1 이상의 전기적 매개변수를 포함한다. In a further embodiment, at least one electrical property comprises the electrical parameter at least one of the devices.

일 실시예에서, 설계 데이터의 1 이상의 속성은 용장도(redundancy), 네트 리스트(net list), 또는 이들의 일부 조합을 포함한다. In one embodiment, the one or more attributes of the design data include redundancy (redundancy), the netlist (net list), or some combination of these. 다른 실시예에서, 설계 데이터의 1 이상의 속성은 설계 데이터 내의 특징의 치수, 설계 데이터 내의 특징의 밀도, 또는 이들의 일부 조합을 포함한다. In another embodiment, the one or more attributes of the design data include the density, or some combination of these features in the feature dimensions, design data in the design data.

일 실시예에서, 확률을 결정하는 단계는, 설계 데이터에 대한 전기 테스트 결과와, 설계 데이터의 1 이상의 속성 사이의 상관관계를 사용하여 확률을 결정하는 단계를 포함한다. In one embodiment, the step of determining a probability, determining a probability using the correlation between the electrical test result, one or more attributes of the design data for the design data. 다른 실시예에서, 확률을 결정하는 단계는, 설계 데이터 스페이스 내의 결함의 위치, 결함을 검출하기 위해 사용된 검사 시스템에 의해 보고된 결함의 위치, 검사 시스템의 좌표 부정확성, 결함의 사이즈, 검사 시스템의 결함 사이즈 에러, 또는 이들의 일부 조합과 조합하여, 설계 데이터의 1 이상의 속성에 기초하여, 그 확률을 결정하는 단계를 포함한다. In another embodiment, the step of determining the probability is, the design data, the location of defects in the space, the location of the fault reported by the test system used to detect the defects, the coordinates inaccuracies in the test system, size of the defect, the inspection system defect size error, or by some combination of these, and combination of, on the basis of one or more attributes of the design data, includes determining the probability. 그러한 일 실시예에서, 그 결함은 랜덤 결함을 포함한다. In one such embodiment, the defect includes a random defect.

일부 실시예에서, 확률을 결정하는 단계는 결함의 1 이상의 속성과 조합하여, 설계 데이터의 1 이상의 속성에 기초하여, 확률을 결정하는 단계를 포함한다. Comprising: In some embodiments, determining the probability is in combination with one or more attributes of a defect, on the basis of one or more attributes of the design data, determining a probability. 그러한 일 실시예에서, 결함은 체계적 결함을 포함한다. In one such embodiment, the defect includes a systematic fault.

일 실시예에서, DCI를 결정하는 단계는, 결함에 할당되는 범주와 조합하여, 확률에 기초하여, 결함에 대한 DCI를 결정하는 단계를 포함한다. In one embodiment, the step of determining, DCI, in combination with the category assigned to the defect, based on a probability, determining a DCI for the defect. 다른 실시예에서, 설계 데이터의 1 이상의 결함은 장치의 1 이상의 설계 층에 대한 설계 데이터의 1 이상의 속성을 포함한다. In another embodiment, the one or more defects in the design data includes one or more attributes of the design data for at least one design layer of the device.

일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하여, 결함의 위치에 가까운 설계 데이터를 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the location of the test data in the design data space, determining a near design data on the location of the defect. 다른 실시예에서, 상기 방법은 결함 정렬에 의해 결함의 위치에 가까운 설계 데이터를 결정하는 단계를 포함한다. In another embodiment, the method includes determining the design data near the location of the defect by the defect sorting. 일부 실시예에서, 상기 방법은 결함을 검출하기 위해 사용된 검사 시스템에 의해 보고된 결함의 위치, 검사 시스템의 좌표 부정확도, 설계 데이터의 1 이상의 속성, 결함 사이즈, 검사 시스템의 결함 사이즈 에러, 또는 이들의 일부 조합에 적어도 부분적으로 기초하여, 결함의 위치에 가까운 설계 데이터를 결정하는 단계를 포함한다. In some embodiments, the method further defect size error of the inspection position of the fault reported by the system, the coordinate inaccuracy of the test systems are, one or more attributes of the design data, the defect size, an inspection system used to detect the defect, or It based at least in part on some combination of these, determining a near design data on the location of the defect.

일 실시예에서, 상기 방법은 결함에 대한 설계 데이터의 수율 감지도에 기초하여 DCI를 수정하는 단계를 포함한다. In one embodiment, the method comprises the step of modifying the DCI yield on the basis of the sensitivity of the design data for the defect. 다른 실시예에서, 상기 방법은 결함에 대해 결정된 DCI에 기초하여 결함에 대해 수행된 프로세스를 변경하는 단계를 포함한다. In another embodiment, the method comprises the steps of: on the basis of the DCI determined for the defect changing a process performed on the defect. 추가적인 실시예에서, 상기 방법은 결함에 대해 결정된 DCI에 기초하여 결함을 검출하기 위해 사용된 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of modifying the process used to detect a defect based on the DCI determined for the defect. 추가의 실시예에서, 상기 방법은 결함에 대한 DCI에 기초하여, 장치가 위에서 제조될 추가적인 웨이퍼의 검사를 위한 프로세스를 생성하는 단계를 포함한다. In a further embodiment, in the method it based on the DCI for the defect, and a step of the device is to create a process for the inspection of the wafer to be further prepared above.

일 실시예에서, 컴퓨터-구현 방법은 결함을 검출하기 위해 사용된 검사 시스템에 의해 수행된다. In one embodiment, a computer-implemented method is performed by the inspection system is used to detect defects. 다른 실시예에서, 컴퓨터-구현 방법은 결함을 검출하기 위해 사용된 검사 시스템 이외의 시스템에 의해 수행된다. In another embodiment, a computer-implemented method is performed by a system other than the inspection system is used to detect defects.

전술한 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 단계를 포함할 수 있다. Embodiment each of the foregoing examples may include any steps of any of the methods described herein. 또한, 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 시스템에 의해 수행될 수 있다. In addition, embodiments of each of the above-described method may be carried out by any of the systems described herein.

다른 실시예는 웨이퍼 상에 형성된 메모리 뱅크에 대한 MRI(memory repair index)를 결정하는 컴퓨터 구현 방법에 관한 것이다. Another embodiment relates to a computer-implemented to determine the MRI (memory repair index) method for a memory bank formed on the wafer. 상기 방법은 모리 뱅크의 어레이 블록 영역에 위치한 결함에 기초하여, 메모리 뱅크를 수리하는데 필요한 복수의 용장 열 및 복수의 용장 행을 결정하는 단계를 포함한다. The method includes determining a plurality of redundant columns and a plurality of row redundancy necessary, to service the memory banks based on a defect in the array block region of the memory banks. 상기 방법은 메모리 뱅크를 수리하는데 필요한 용장 열의 수를 메모리 뱅크에 대해 이용가능한 용장 열의 수에 비교하는 단계를 또한 포함한다. The method includes the step of comparing the number of redundant columns available for the number of redundant columns needed to service the memory banks in a memory bank as well. 또한, 상기 방법은 메모리 뱅크를 수리하는데 필요한 용장 행의 수를 메모리 뱅크에 대해 이용가능한 용장 행의 양에 비교하는 단계를 포함한다. The method also includes the step of comparing the number of redundant lines required to service the memory banks to the amount of redundant rows available for the memory bank. 상기 방법은 용장 열의 수를 비교하는 단계 및 용장 행의 수를 비교하는 단계의 결과에 기초하여, 메모리에 대한 MRI를 결정하는 단계를 더 포함한다. The method further comprises the steps of: based on a result of comparing the number of steps and the redundancy row for comparing the number of redundant columns, determining the MRI for the memory. MRI는 메모리 뱅크가 수리가능한지를 지시한다. MRI indicates a memory bank is possible service. 상기 방법은 MRI를 저장 매체에 저장하는 단계를 또한 포함한다. The method also includes the step of storing the MRI, the storage medium.

일 실시예에서, 상기 방법은 어레이 블록 영역 내에 위치한 결함의 어느 것이 메모리 뱅크 내의 비트가 고장이 나게 야기할 수 있는지를 결정하는 단계와, 그 비트가 고장이 나게 야기할 수 있는 결함의 위치에 기초하여, 고장이 날 비트의 위치를 결정하는 단계를 포함한다. In one embodiment, the method is based on the location of the defect in the steps of the bits within which one memory bank of the defect is located in the array block area determining whether to cause remind a failure, the bits may cause remind a malfunction and, a step of determining the location of a fault is me bit. 그러한 일 실시예에서, 메모리 뱅크를 수리하는데 필요한 용장 열의 수 및 용장 행의 수를 결정하는 단계는 고장 날 비트의 위치를 사용하여 수행된다. In such an embodiment, the step of determining the number of redundant columns and redundant rows required to repair a memory bank is performed using the position of the bit failure day.

다른 실시예에서, 상기 방법은 피드 포워드 제어 기술을 사용하여 MRI에 기초하여 전기 테스트 프로세스의 1 이상의 매개변수를 변경하는 단계를 포함한다. In another embodiment, the method comprises the step of changing at least one parameter of the electrical test process on the basis of MRI using a feed-forward control technique. 추가적인 실시예에서, 상기 방법은 메모리 뱅크가 수리 불가능한 경우, 메모리 뱅크가 위치하는 다이가 전기 테스트 프로세스 동안에 테스트 되지 않도록, 피드 포워드 기술을 사용하여 MRI에 기초하여 전기 테스트 프로세스의 1 이상의 매개변수를 변경하는 단계를 포함한다. In a further embodiment, the method further comprising when the memory bank can not be repaired, so that the memory banks are located die is not tested during the electrical test process to change one or more parameters of the electrical test process using the feed-forward techniques based on MRI and a step of. 추가의 실시예에서, 상기 방법은 메모리 뱅크의 어레이 블록 영역 내에 위치한 결함의 1 이상의 속성, 메모리 뱅크의 어레이 블록 영영 내에 위치한 결함, 또는 이들의 일부 조합에 기초하여 수리 프로세스의 1 이상의 매개변수를 변경하는 단계를 포함한다. In a further embodiment, the method further comprises one or more attributes of the defects located within the array block region of the memory banks, located in the ever array block of memory banks defects, or on the basis of these some combination of changing one or more parameters of the repair process, and a step of.

일 실시예에서, 결함은 메모리 뱅크의 게이츠 층에서 검출된 결함을 포함한다. In one embodiment, the defects include a defect detected in the gates of the memory bank layer. 다른 실시예에서, 결함은 메모리 뱅크의 금속 층에서 검출된 결함을 포함한다. In another embodiment, the defects include a defect detected in the metal layer of the memory banks.

일부 실시예에서, 상기 방법은 메모리 뱅크 내의 결함의 위치에 기초하여 결함의 비트 오류 모드를 예측하는 단계를 포함한다. In some embodiments, the method comprises the step of predicting the bit error mode of the defect on the basis of the position of defects in the memory bank. 다른 실시예에서, 상기 방법은 어레이 블록 영역 내에 위치한 1 이상의 결함에 대한 DCI를 결정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining the DCI for the at least one defective area is located in the array block. 그러한 일 실시예에서, 메모리 뱅크의 수리를 위해 필요한 용장 열의 수를 결정하는 단계와, 용장 행의 수를 결정하는 단계는 1 이상의 결함에 대한 DCI를 사용하여 수행된다. In one such embodiment, the step of determining the number of redundant columns necessary for the repair of the memory banks, to determine the number of the redundant rows is done by using DCI for at least one defect.

일 실시예에서, 용장 열의 수를 비교하는 단계는 메모리 다이의 각 뱅크에 대해 개별적으로 수행되고, 용장 행의 수를 비교하는 단계는 메모리 다이의 각 뱅크에 대해 개별적으로 수행된다. In one embodiment, the step of comparing the number of redundant columns is carried out separately for each bank of memory dies, the method comprising: comparing the number of the redundancy row is performed separately for each bank of memory dies. 일부 실시예에서, 상기 방법은 메모리 뱅크의 용장 열 및 용장 행 내에 위치한 결함에 기초하여, 가용 용장 열의 양 및 가용 용장 행의 양을 결정하는 단계를 포함한다. In some embodiments, the method on the basis of the defect located inside the redundant columns and redundant rows of memory banks, and a step of determining the amount of available redundant columns, and the amount of available redundant rows.

일 실시예에서, 상기 방법은 다이 내에 형성된 1 이상의 메모리 뱅크에 대한 MRI를 결정하는 단계와, 1 이상의 메모리 뱅크에 대한 MRI에 기초하여 다이에 대한 수리 수율을 예측하는 단계를 포함한다. In one embodiment, the method comprises the step of predicting a repair yield for the die on the basis of MRI for the step, one or more memory banks to determine an MRI for the one or more memory banks are formed in the die. 다른 실시예에서, 상기 방법은, MRI에 기초하여, 메모리 뱅크 내의 가용 용장 행의 양, 가용 용장 열의 양, 또는 이들의 일부 조합이 메모리 뱅크 설계자에 의해 평가되어야 하는지를 결정하는 단계를 포함한다. In another embodiment, the method further comprising the step of, based on MRI, determining whether the amount of the available redundant row in the memory bank, the amount of available redundant columns, or some combination thereof to be evaluated by the memory bank designer.

일부 실시예에서, 상기 방법은 웨이퍼 상의 1 이상의 다이 내의 각 메모리 뱅크에 대한 MRI를 결정하는 단계와, 각 메모리 뱅크에 대한 MRI에 기초하여 1 이상의 다이에 대한 메모리 수리 수율을 결정하는 단계를 포함한다. In some embodiments, the method further comprising determining a memory repair yields for more than one die is based on the MRI for the step and, for each memory bank to determine an MRI for each memory bank in the one or more dies on the wafer . 그러한 일부 실시예에서, 상기 방법은 웨이퍼 상의 1 이상의 다이에 대한 1 이상의 메모리 수리 수율에 기초하여 웨이퍼 배치를 수행하는 단계를 포함한다. In some such embodiments, the method includes performing a wafer placed on the basis of one or more of the memory repair yield for the one or more dies on the wafer.

일 실시예에서, 용장 열의 수를 비교하는 단계는 메모리 뱅크를 수리하는데 필요한 용장 열의 분율을 결정하는 단계를 포함하고, 용장 행의 수를 비교하는 단계는 메모리 뱅크를 수리하는데 필요한 용장 행의 분율을 결정하는 단계를 포함하며, 메모리 뱅크에 대한 MRI를 결정하는 단계는 용장 열의 분율 및 용장 행의 분율에 기초하여 MRI를 결정하는 단계를 포함한다. In one embodiment, the step of comparing the number of redundant columns comprises: determining a redundancy column fraction required to service the memory banks, and compares the number of the redundant rows is the fraction of the redundant lines required to service the memory banks comprising the step of determining, the step of determining the MRI for the memory banks comprises the step of determining a MRI based on a fraction of the redundancy column fractions and the redundancy rows. 그러한 일부 실시예에서, 상기 방법은 웨이퍼 상의 1 이상의 다이 내의 각 메모리 뱅크에 대한 MRI를 결정하는 단계와, 각각의 메모리 뱅크에 대한 MRI에 기초하여 1 이상의 다이에 대한 메모리 수리 수율을 결정하는 단계를 포함한다. In such certain embodiments, the steps of on the basis of MRI determined the memory repair yields for more than one die for each memory bank to determine an MRI for each memory bank in the method at least one of the wafer dies It includes. 추가적인 그러한 실시예에서, 상기 방법은 1 이상의 다이 각각에 대한 메모리 수리 수율에 기초하여 웨이퍼에 대한 메모리 수리 수율을 결정하는 단계를 포함한다. In further such embodiments, the method further comprising determining a memory repair yield for the wafer on the basis of the memory repair yields for each of the one or more dies.

일 실시예에서, MRI는 메모리 수리 뱅크가 수리될 수 없는 확률을 또한 지시한다. In one embodiment, MRI is also indicates the probability that there are no repair memory bank can not be repaired. 그러한 일 실시예에서, 상기 방법은 웨이퍼 상의 1 이상의 다이 내의 각 메모리 뱅크에 대한 MRI를 결정하는 단계와, 1 이상의 다이 내의 각각의 메모리 뱅크에 대한 MRI에 기초하여, 1 이상의 다이에 대한 MRI를 결정하는 단계를 포함하며, 1 이상의 다이에 대한 MRI는 1 이상의 다이가 수리될 수 없게 될 확률을 지시한다. In such embodiment, the method is based on determining the MRI for each memory bank in the one or more dies on the wafer, MRI for each memory bank in the one or more dies, determining the MRI for one or more dies and a step, MRI for more than one die, which indicates the probability that no more than one die can be fixed. 그러한 일 실시예에서, 상기 방법은 웨이퍼 상의 1 이상의 다이에 대한 MRI의 임계에 기초하여 웨이퍼 기반 수율 예측을 결정하는 단계를 포함한다. In one such embodiment, the method comprises the step of determining the wafer based on the yield prediction based on the threshold of MRI for the one or more dies on the wafer.

일 실시예에서, 상기 방법은, 메모리 뱅크의 디코더 영역 내에 위치한 결함의 수, 메모리 뱅크의 센스 앰프 영역 내에 위치한 결함의 수, 또는 이들의 일부 조합에 기초하여 메모리 뱅크 내의 수리 불가능한 결함의 수를 결정하는 단계를 포함한다. In one embodiment, the method, the number of the defect located inside the decoder region of the memory banks, determining the number of non-repairable defects in the memory bank based on the number of defects located within the sense amplifier area of ​​the memory bank, or some of these combinations of and a step of.

일부 실시예에서, 용장 열의 수 및 용장 행의 수를 결정하는 단계는, 메모리 뱅크의 어레이 블록 영역 내에 위치한 각각의 결함에 대한 DCI를 결정하는 단계와, 그 DCI를 소정의 임계치와 비교하는 단계와, 소정의 임계치 이상의 DCI를 갖는 모든 결함을 수리하는데 필요한 용장 열의 수 및 용장 행의 수를 결정하는 단계를 포함한다. In some embodiments, the method comprising: determining a number of the number of redundant columns and redundant rows, determine the DCI for each defect located in the array block region of the memory banks, the method comprising the steps of comparing the DCI with a predetermined threshold value , determining a number and the number of the redundancy column line redundancy required to repair all defects having at least a predetermined threshold value DCI.

일 실시예에서, 상기 방법은 메모리 뱅크의 어레이 블록 영역 내에 위치한 결함으로 인한 메모리 뱅크의 오류에 대한 MRI를 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the error in the MRI of the memory banks caused by any defects in the array in the block area of ​​the memory banks. 다른 실시예에서, 상기 방법은 메모리 뱅크의 용장 열 및 용장 행에 위치한 결함으로 인한 메모리 뱅크의 오류에 대한 MRI를 결정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining the error in the MRI of the memory banks due to defects in the redundant columns and redundant rows of memory banks.

일부 실시예에서, 상기 방법은 메모리 뱅크 내에서 검출된 결함 사이의 공간적 상관관계를 나타내는 유사 메모리 뱅크 설계의 적층 맵을 생성하는 단계를 포함한다. In some embodiments, the method comprises the step of generating a map of a laminate similar to memory bank design showing the spatial relationship between the detected fault within a memory bank. 다른 실시예에서, 상기 방법은 다이 기반으로 MRI를 결정하는 단계를 포함한다. In another embodiment, the method includes determining the MRI to the die base. 추가적인 실시예에서, 상기 방법은 웨이퍼 상의 다이가 어레이 블록 영역에 위치한 결함으로 인하여 고장이 날지를 지시하는 인덱스를 결정하는 단계를 포함한다. In a further embodiment, the method includes a die on the wafer due to a defect in the array block areas includes determining an index that is indicating a fault fly.

일 실시예에서, 상기 방법은 웨이퍼 상의 다이 내의 메모리 뱅크에 대한 MRI를 결정하는 단계와, 수리 불가능한 것으로 MRI에 의해 지시된 2 이상의 메모리 뱅크 사이의 공간적 상관관계를 나타내는 다이의 적층 맵을 생성하는 단계를 포함한다. In one embodiment, the method further comprising: generating a die stacked map showing the spatial correlation between the two or more memory banks indicated by that MRI impossible; and repair to determine an MRI for the memory banks in the die on the wafer It includes. 다른 실시예에서, 상기 방법은 웨이퍼 상의 다이 내의 메모리 뱅크에 대한 MRI를 결정하는 단계와, 수리 불가능한 것으로 MIR에 의해 지시된 2 이상의 메모리 뱅크 사이의 공간적 상관관계를 나타내는 웨이퍼 상의 메모리 뱅크를 형성하는데 사용된 레티클의 적층 맵을 생성하는 단계를 포함한다. In another embodiment, the method used to form the step, and a non-repairable by the wafer memory banks on representing the spatial correlation between the two or more memory banks indicated by the MIR to determine an MRI for the memory banks in the die on the wafer the comprises the step of creating a laminated map of the reticle.

일부 실시예에서, 상기 방법은 다이 내에서 검출된 결함에 의해 영향을 받은 다이의 메모리 뱅크를 식별하는 단계와, 메모리 뱅크에 대한 결함의 영향에 기초하여 메모리 뱅크의 등급을 매기는 단계를 포함한다. In some embodiments, the method comprises, a step grading of memory banks on the basis of the influence of defects on the memory bank to identify the die of the memory banks have been affected by the defect detected in the die . 다른 실시예에서, 상기 방법은 메모리 뱅크의 수리 불가능한 영역 내의 결함에 의해 영향받은 웨이퍼 상에 형성된 메모리 뱅크의 퍼센티지를 결정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining the percentage of memory banks formed on a wafer can not be affected by defects in the repair of a memory bank area. 일부 실시예에서, 상기 방법은 가능한 오류 사이의 공간적 상관관계를 나타내는 웨이퍼 상에 형성된 메모리 뱅크 내의 가능한 오류의 적층 웨이퍼 맵을 생성하는 단계를 포함한다. In some embodiments, the method includes generating a layered wafer map of the errors in the memory formed on a wafer showing the spatial relationship between the possible errors bank. 추가의 실시예에서, 상기 방법은 웨이퍼 상에 형성된 1 이상의 다이에 대한 MRI를 결정하는 단계와, 그 MRI에 기초하여 1 이상의 다이의 등급을 매기는 단계를 포함한다. In a further embodiment, the method comprises, a step of grading the at least one die on the basis of MRI to determine an MRI for the one or more dies formed on a wafer.

전술한 방법의 각 실시예는 여기에 기술한 임의의 방법의 임의의 단계를 포함할 수 있다. Each embodiment of the method described above may include any of the steps of any method disclosed herein. 또한, 전술한 방법의 각 실시예는 여기에 기술한 임의의 시스템에 의해 수행될 수 있다. Each of the above-described embodiments of the method may be performed by any of the systems described herein.

다른 실시예는 웨이퍼 상에서 검출된 결함을 비닝하기 위한 다른 컴퓨터-구현 방법에 관한 것이다. Other embodiments other computer for binning the defects detected on the wafer relates to an implementation method. 상기 방법은 설계 데이터 스페이스 내의 결함의 위치를 설계 데이터 내의 핫 스팟의 위치에 비교하는 단계를 포함한다. The method includes the step of comparing the location of the defects in the design data space for the location of the hot spot in the design data. 적어도 유사한 설계 데이터에 가까이 위치한 핫 스팟은 서로 상호 연관지어진다. At least similar design data is built up in the hot spots are correlated with each other. 상기 방법은 적어도 유사한 위치를 갖는 핫 스팟과 결함을 관련시키는 단계를 또한 포함한다. The method also includes associating the hot spots and defects having at least a similar position. 또한, 상기 방법은 각 그룹 내의 결함이 서로 상호 연관지어진 핫 스팟과만 관련되도록 결함을 그룹으로 비닝하는 단계를 포함한다. Further, the method includes binning the defects that relates only to the hot spot defective of each group was built from each other correlating to the group. 상기 방법은 그 비닝 단계의 결과를 저장 매체에 저장하는 단계를 더 포함한다. The method includes the step of storing the results of the binning step to the storage medium more.

일 실시예에서, 상기 방법은 체계적 결함과 연관된 설계 데이터 내의 POI의 위치를 식별하여 핫 스팟을 상호 연관짓는 단계와, 설계 데이터 내의 유사한 패턴을 갖는 POI를 상호 연관짓는 단계와, 상호 연관지어진 핫 스팟의 위치로서 설계 데이터 내의 유사한 패턴의 위치와 POI의 위치를 상호 연관짓는 단계를 포함한다. In one embodiment, the method further comprising the steps to build correlate the POI having a similar pattern in the step committing correlating the hot spot, the design data to identify the POI position in the systematic defect associated with the design data, correlating built hot spot a position and a step to build correlate the location of the POI location with a similar pattern in the design data.

일부 실시예에서, 상기 방법은 상기 방법은 DBC를 1 이상의 그룹에 할당하는 단계를 포함한다. In some embodiments, the method the method further comprises the step of allocating the DBC to the at least one group. 다른 실시예에서, 컴퓨터-구현 방법은 웨이퍼 상의 결함을 검출하는데 사용된 검사 시스템에 의해 수행된다. In another embodiment, a computer-implemented method is performed by the inspection system is used to detect defects on the wafer. 추가의 실시예에서, 상기 방법은 설계 데이터가 인쇄되는 1 이상의 웨이퍼의 검사 결과를 사용하여 핫 스팟을 모니터링하는 단계를 포함한다. In a further embodiment, the method comprises the steps of monitoring the hot spot by using the test results of the one or more wafer design data is printed.

일 실시예에서, 상기 방법은 핫 스팟 사이의 상관관계에 기초하여 웨이퍼를 검사하는 단계를 포함한다. In one embodiment, the method comprises the step of examining the wafers on the basis of the correlation between the hot spots. 다른 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 체계적 결함, 잠재적인 체계적 결함, 또는 이들의 일부 조합을 시간에 걸쳐 모니터링하는 단계를 포함한다. In another embodiment, the method comprises the systemic defects, and potential systemic defect, or the method comprising monitoring over a period of some combination of these at the time based on a result of the binning step. 추가적인 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 결함의 리뷰를 수행하는 단계를 포함한다. In a further embodiment, the method comprises the steps of: based on a result of the binning step performs a review of the defects. 추가의 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 리뷰를 위한 결함을 선택하기 위한 프로세스를 생성하는 단계를 포함한다. In a further embodiment, the method comprises the step of generating a process for selecting a fault for a review on the basis of the result of the binning step.

일 실시예에서, 상기 방법은 비닝 단계의 결과와, 시간에 걸친 체계적 결함 및 잠재적인 체계적 결함의 출현의 모니터링 결과에 기초하여, 설계 데이터 내의 체계적 결함 및 잠재적인 체계적 결함을 식별하는 단계를 포함한다. In one embodiment, the method comprises the systematic faults and identifying a potential systemic defects in the basis of the monitoring result of the systematic faults and potential systemic defects across the binning step a result, the time appearance, design data, . 다른 실시예에서, 비닝 단계의 결과에 기초하여, 설계 데이터가 그 위에 인쇄된 웨이퍼를 검사하기 위한 프로세스를 생성하는 단계를 포함한다. In another embodiment, based on a result of the binning step, the design data includes generating an inspection process for the wafer printing thereon. 추가적인 실시예에서, 비닝 단계의 결과에 기초하여 설계 데이터가 그 위에 인쇄된 웨이퍼를 검사하기 위한 프로세스를 변경하는 단계를 포함한다. In a further embodiment, based on a result of the binning step includes the step of changing the design data, a process for inspecting the wafer printing thereon.

일부 실시예에서, 상기 방법은 1 이상의 그룹의 결함에 의해 영향을 받은 웨이퍼 상에 형성된 다이의 퍼센티지를 결정하는 단계를 포함한다. In some embodiments, the method comprises the step of determining the percentage of dies formed on the wafer that are affected by the defect of the at least one group. 다른 실시예에서, 상기 방법은 1 이상의 결함에 대한 DCI를 결정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining the DCI for the at least one defect. 추가적인 실시예에서, 상기 방법은 적어도 하나의 그룹으로 비닝된 결함이 위치하는 웨이퍼 상에 형성된 다이의 퍼센티지를 결정하는 단계와, 그 퍼센티지에 기초하여 적어도 하나의 그룹에 우선순위를 할당하는 단계를 포함한다. In a further embodiment, the method includes assigning a priority to at least one of the groups based on the percentage and determining the percentage of dies formed on the wafer to the defect binning with at least one group position, do.

일 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함과 관련된 핫 스팟과 상호 연관지어진 전체 핫 스팟의 수와, 1 이상의 그룹 내의 결함의 수에 의해 1 이상의 그룹을 우선순위화하는 단계를 포함한다. In one embodiment, the method comprises the steps of: prioritizing the groups at least one by the total number of hot spots built correlate to the hot spots associated with defects in more than one group, the number of defects in one or more groups. 다른 실시예에서, 상기 방법은 1 이상의 그룹 내의 결함이 적어도 한번 검출되는 웨이퍼 상에 설계 데이터를 인쇄하는데 사용된 레티클 상의 대응하는 핫 스팟 위치의 수에 의해 1 이상의 그룹을 우선순위화하는 단계를 포함한다. In another embodiment, the method comprises the step of screen defects are first at least one group by at least a number of the corresponding hot spot locations on the reticle used to print the design data on the wafer that is detected once ranking within at least one group do.

일부 실시예에서, 상기 방법은 1 이상의 그룹으로 비닝된 결함이 검출된 레티클 상의 위치의 수와, 1 이상의 그룹 내의 결함과 관련된 핫 스팟과 상호 연관지어진 레티클 상의 핫 스팟 위치의 전체 수에 기초하여, 1 이상의 그룹에 대한 레티클-기반 마진을 결정하는 단계를 포함한다. In some embodiments, in the method, based on the total number of the hot spot location on the reticle built correlate to the hot spots associated with a number, and a defect in the above Group 1 of the location on the reticle with a defect binning with at least one group of detection, determining a base margin - the reticle for one or more groups.

전술한 방법의 각 실시예는 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Each embodiment of the method described above may include any other steps of any of the methods described herein. 또한, 전술한 방법의 각 실시예는 여기에 기술한 임의의 시스템에 의해 수행될 수 있다. Each of the above-described embodiments of the method may be performed by any of the systems described herein.

다른 실시예는 웨이퍼 상에서 검출된 결함을 비닝하기 위한 다른 컴퓨터-구현 방법에 관한 것이다. Other embodiments other computer for binning the defects detected on the wafer relates to an implementation method. 상기 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 1 이상의 속성을 비교하는 단계를 포함한다. The method includes the step of comparing one or more properties of the nearest design data on the location of the defects in the design data space. 상기 방법은 그 비교 결과에 기초하여, 결함의 위치에 가까운 설계 데이터의 1 이상의 속성이 적어도 유사한지를 판정하는 단계를 또한 포함한다. The method includes, based on the comparison result, and the step of the at least one of a near design data on the location of the defect attribute determining if at least similar. 또한, 상기 방법은, 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 1 이상의 속성이 적어도 유사하도록, 결함을 그룹으로 비닝하는 단계를 포함한다. In addition, the method, comprising the step of binning the defects into groups, such that the at least one similar property in the near design data on the location of the defect in each group. 상기 방법은 비닝 단계의 결과를 저장 매체에 저장하는 단계를 더 포함한다. The method further comprising storing the results of the binning step, the storage medium.

일 실시예에서, 1 이상의 속성은 패턴 밀도를 포함한다. In one embodiment, at least one property comprises a pattern density. 다른 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 결함이 랜덤 또는 체계적 결함인지를 판정하는 단계를 포함한다. In another embodiment, the method comprises the step of determining whether the fault is a random or systematic defect using at least one attribute. 추가적인 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 1 이상의 그룹의 등급을 매기는 단계를 포함한다. In a further embodiment, the method further comprises grading the at least one group using at least one attribute. 추가의 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 적어도 하나의 그룹 내의 결함의 등급을 매기는 단계를 포함한다. In a further embodiment, the method comprises using at least one attribute grading of defects in at least one group. 일부 실시예에서, 1 이상의 속성은 특징 스페이스 내의 1 이상의 속성을 포함한다. In some embodiments, one or more attributes comprises one or more attributes in a feature space.

일 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 적어도 하나의 그룹을 서브-그룹으로 비닝하는 단계를 포함한다. In one embodiment, the method further comprising at least one group using at least one attribute sub-includes the step of binning in groups. 다른 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 적어도 하나의 그룹 내의 결함을 분석하는 단계를 포함한다. In another embodiment, the method using at least one property comprises the step of analyzing the defects in at least one group. 추가적인 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 1 이상의 결함의 수율 관련성을 결정하는 단계를 포함한다. In a further embodiment, the method comprises determining the yield of the relevant at least one fault with at least one attribute. 추가의 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 전체 수율 관련성을 결정하는 단계를 포함한다. In a further embodiment, the method comprises the step of determining the overall yield by using 1 or more relevant property. 또 다른 실시예에서, 상기 방법은 1 이상의 속성을 사용하여 DCI를 1 이상의 결함에 할당하는 단계를 포함한다. In yet another embodiment, the method includes assigning the at least one defect in the DCI using the one or more properties.

일부 실시예에서, 상기 방법은 결함의 위치에 가까운 설계 데이터를 결함 주위 영역 내의 설계 데이터와, 결함이 위치한 영역 내의 설계 데이터로 분리하는 단계를 포함한다. In some embodiments, the method comprises the step of separating the design data close to the position of a defect in the design data and the design data in the defective area is located in the area around the defect. 다른 실시예에서, 상기 방법은 룰 및 1 이상의 속성을 사용하여 비닝 또는 필터링하기 위한 설계 데이터 내의 구조를 식별하는 단계를 포함한다. In another embodiment, the method comprises the step of using the rules and at least one attribute identifying the structure of the design data for binning or filtering.

일 실시예에서, 상기 방법은 결함의 검출 동안 생성된 검사 결과와, 체계적 결함으로 식별된 결함에 기초하여, 리뷰, 측정, 테스트 또는 이들의 일부 조합이 수행될 웨이퍼 상의 위치를 결정하는 단계를 포함한다. In one embodiment, the method includes on the basis of the defect identified by the test results, a systematic defect generated during detection of the fault, determining a review, measuring, testing, or their location on the wafer to be some combination is carried out do. 다른 실시예에서, 상기 방법은 결함의 검출 동안 생성된 검사 결과, 체계적 결함으로 식별된 결함, 및 결함의 수율 관련성에 기초하여, 리뷰, 측정, 테스트 또는 이들의 일부 조합이 수행될 웨이퍼 상의 위치를 결정하는 단계를 포함한다. In another embodiment, the method comprises the defect identified by the generated test result for the detection of defects, systematic fault, and on the basis of the yield of relevant defect, review, measuring, testing, or the position on them of a wafer to be performed in some combination determining. 추가적인 실시예에서, 상기 방법은 결함의 검출 동안 생성된 검사 결과, 체계적 결함으로 식별된 결함, 및 프로세스 창 매핑에 기초하여, 리뷰, 측정, 테스트 또는 이들의 일부 조합이 수행될 웨이퍼 상의 위치를 결정하는 단계를 포함한다. In a further embodiment, the method comprises determining the defect, and the process on the basis of the window mapping, review, measuring, testing, or their location on the wafer to be some combination is carried out identified by the test results, a systematic defect generated during detection of the defect and a step of.

일 실시예에서, 상기 방법은 비닝 단계 및 유저-보조 리뷰의 결과를 사용하여 체계적 탐색을 수행하는 단계를 포함한다. In one embodiment, the method includes binning stage and a user - a step for performing a systematic search using a result of the secondary review. 다른 실시예에서, 상기 방법은 비교 단계 이전에, 비닝 단계의 결과에서의 S/N을 향상시키기 위해, 결함이 위치하는 기능 블록에 기초하여 결함을 분리하는 단계를 포함한다. In another embodiment, the method further comprising prior to the comparing step, in order to improve the S / N in the binning step result, and a step of separating the fault based on the functional block in which the defect is located.

일부 실시예에서, 설계 데이터는 설계에 의해 계층 셀로 조직화되고, 상기 방법은, 비교 단계 이전에, 비닝 단계의 결과에서의 S/N을 향상시키기 위해, 결함이 위치되는 계층 셀에 기초하여 결함을 분리하는 단계를 포함한다. In some embodiments, the design data is organized by the design cell layer, the method comprising: in the comparison step previously, in order to improve the S / N in the binning step a result, the defects on the basis of hierarchical cells to be defect-position and a step of separating. 다른 실시예에서, 설계 데이터는 설계에 의해 계층 셀로 조직화되고, 결함이 1 이상의 계층 셀 내에 위치될 수 있는 경우, 상기 방법은 계층 셀의 영역, 결함 위치 확률, 또는 이들의 일부 조합에 기초하여 결함이 각각의 계층 셀 내에 위치하는 확률에 기초하여, 결함을 각각의 계층 셀에 상호 연관짓는 단계를 포함한다. In another embodiment, design data is organized by the design cell layer, in the case where a fault is to be located in a hierarchical cell or more, the method area, defect location probabilities of the layer cell, or a defect on the basis of these some combination of based on a probability which is located within the respective cell layer, and a step to build correlate the defects to each of the cell layers.

일 실시예에서, 결함은 검사 프로세스에 의해 검출되며, 그 방법은 설계 데이터 내의 1 이상의 POI가 인쇄되는 웨이퍼 상의 위치를 리뷰하는 단계와, 결함이 1 이상의 POI의 위치에서 검출되었어야 하는지를 리뷰 단계의 결과에 기초하여 결정하는 단계와, 1 이상의 결함 포착률을 향상시키기 위해 검사 프로세스를 변경하는 단계를 포함한다. In one embodiment, the defect is detected by the checking process, the method of the step and, if review phase defects should have been detected in more than 1 POI locations to review the position on the wafer, more than 1 POI in the design data to be printed determining on the basis of the result, and a step of changing the scanning process in order to improve one or more defects pochakryul.

전술한 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Each of the above-described embodiments of the method may include any other steps of any of the methods described herein. 또한, 전수한 각각의 실시예는 여기에 기술한 임의의 시스템에 의해 수행할 수 있다. In addition, each embodiment jeonsuhan example may be carried out by any of the systems described herein.

다른 실시예는 웨이퍼 상에서 검출된 결함에 범주를 할당하기 위한 컴퓨터-구현 방법에 관한 것이다. Other embodiments of the computer to assign a category to the defects detected on the wafer relates to an implementation method. 상기 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분을 상이한 DBC(예컨대, 상이한 DBC 빈(bin) 규정)에 대응하는 설계 데이터(예컨대, POI 설계 예)에 비교하는 단계를 포함한다. The method includes the step of comparing the design data (e.g., POI design example) corresponding to different portions of the near design data on the location of the defect DBC (e.g., different DBC bin (bin) defined) in the design data space. 상이한 DBC에 대응하는 설계 데이터와 그 상이한 DBC는 데이터 구조에 저장된다. Design data and the different DBC corresponding to different DBC is stored in the data structure. 상기 방법은 비교 단계의 결과에 기초하여, 상기 부분 내의 설계 데이터가 상이한 DBC에 대응하는 설계 데이터와 적어도 유사한지를 판정하는 단계를 또한 포함한다. The method based on the result of the comparing step includes the step of design data in the section is determined whether at least similar to the design data corresponding to different DBC also. 또한, 상기 부분 내의 설계 데이터에 적어도 유사한 설계 데이터에 대응하는 DBC를 결함에 할당하는 단계를 포함한다. Also it includes the step of allocating the DBC corresponding to at least a similar design data, the design data in the portion of the defect. 상기 방법은 그 할당 단계의 결과를 저장 매체에 저장하는 단계를 또한 포함한다. The method also includes the step of storing the result of the assignment step, the storage medium.

일 실시예에서, 컴퓨터-구현 방법은 결함을 검사하기 위해 사용된 검사 시스템에 의해 수행된다. In one embodiment, a computer-implemented method is performed by the inspection system used to inspect the defect. 다른 실시예에서, 컴퓨터-구현 방법은 결함을 검출하기 위해 사용된 검사 시스템 이외의 시스템에 의해 수행된다. In another embodiment, a computer-implemented method is performed by a system other than the inspection system is used to detect defects.

일 실시예에서, 상기 방법은 그 할당 단계의 결과에 기초하여 설계 데이터 내의 핫 스팟을 모니터링하는 단계를 포함한다. In one embodiment, the method comprises the steps of monitoring the hot spot in the design data based on the result of the assignment step. 다른 실시예에서, 상이한 DBC에 대응하는 설계 데이터는, 설계 데이터 스페이스 내의 1 이상의 다른 웨이퍼 상에서 검출된 결함의 위치에 가까운 설계 데이터의 부분에 기초하여, 1 이상의 다른 웨이퍼 상에서 검출된 결함을 그룹화하여 식별된다. In another embodiment, the identifying design data corresponding to different DBC, based on the portion of the near design data on the location of the defects detected on a different wafer than one in the design data space, by grouping the defects detected on a different wafer than one do.

일부 실시예에서, 결함은 검사 프로세스에서 검출되며, 상기 방법은 설계 데이터 내의 1 이상의 POI가 인쇄되는 웨이퍼 상의 위치를 리뷰하는 단계와, 그 리뷰 결과에 기초하여, 결함이 1 이상의 POI의 위치에서 검출되었어야 하는지를 결정하는 단계와, 결함 포착률을 향상하기 위해 검사 프로세스를 변경하는 단계를 포함한다. In some embodiments, the defect is detected in the inspection process, the method comprising the steps of reviewing the position on the wafer, more than 1 POI in the design data to be printed, based on the review result, a defect is detected in more than 1 POI location and determining whether should have been, and a step of changing the scanning process in order to improve the defect pochakryul.

일 실시예에서, 상기 방법은 결함에 할당된 DBC에 기초하여 결함이 뉴슨스 결함인지를 결정하는 단계와, 검사 프로세스의 결과의 S/N을 증가시키기 위해서 결함이 검출된 검사 프로세스의 결과로부터 뉴슨스 결함을 제거하는 단계를 포함한다. In one embodiment, the method New From the results of the inspection process, a defect is detected in order to increase the phase and, S / N of the result of the check process to determine whether the fault is in New CL defect based on the allocated DBC in the defect and a step of removing a defect CL.

다른 실시예에서, 상기 방법은 1 이상의 결함에 대한 KP 값을 결정하는 단계를 포함한다. In another embodiment, the method includes determining a KP value for the at least one defect. 추가적인 실시예에서, 상기 방법은 결함에 할당된 DBC가 리뷰 시스템에 가시적인 체계적 결함에 대응하는지를 판정하는 단계와, 리뷰 시스템에 가시적인 결함만을 리뷰를 위해 선택하여 리뷰를 위한 결함을 샘플링하는 단계를 포함한다. In a further embodiment, the method selected for only a review; and visible defects on a review system to determine if the DBC assigned to the defect corresponding to the visible systematic defective review system for sampling the defects for review It includes. 추가의 실시예에서, 상기 방법은 패턴 의존적 결함을 지시하는 설계 데이터 내의 1 이상의 특징을 식별하여 설계 데이터 내의 1 이상의 POI를 결정하는 단계를 포함한다. In a further embodiment, the method comprises the step of determining the at least one POI in the design data to identify one or more features in the design data indicative of a pattern-dependent defects.

일 실시예에서, DBC는 결함이 위치하거나 결함이 근처에 위치하는 설계 데이터 내의 1 이상의 다각형을 식별한다. In one embodiment, DBC identifies the at least one polygon in the design data in which the defect is located, or is located near the defect. 다른 실시예에서, DBC는 설계 데이터 내의 1 이상의 다각형의 위치를 식별한다. In another embodiment, DBC identifies the position of at least one polygon in the design data. 추가적인 실시예에서, 데이터 구조는 기술, 프로세스, 또는 이들의 일부 조합에 의해 조직화된 설계 데이터의 예(예컨대, DBC 빈 규정에 대한 POI 설계 예)를 함유하는 라이브러리를 포함한다. In a further embodiment, the data structure includes a library containing for example (e.g., POI designed for empty DBC regulations for example) of the design data organization by a portion of the techniques, processes, or combinations thereof.

일부 실시예에서, 상기 방법은 결함의 위치에 가까운 설계 데이터를 결함 주위 영역 내의 설계 데이터와 결함이 위치한 영역 내의 설계 데이터로 분리하는 단계를 포함한다. In some embodiments, the method comprises the step of separating the design data close to the position of a defect in the design data in a region in the design data and the defect in the defective region around. 다른 실시예에서, 상기 방법은 상기 할당 단계의 결과를 사용하여 체계적 결함, 잠재적인 체계적 결함, 또는 이들의 일부 조합을 시간에 걸쳐 모니터링하는 단계를 포함한다. In another embodiment, the method comprises monitoring over a systematic fault, potential systematic defects, or some combination of these with the results of the assignment step in time. 추가적인 실시예에서, DBC에 대응하는 설계 데이터의 1 이상의 속성에 기초하여 1 이상의 DBC에 대한 KP 값을 결정하는 단계를 포함한다. In a further embodiment, determining a value for at least one DBC KP on the basis of one or more attributes of the design data corresponding to the DBC. KP 값은 DBC에 대응하는 전기 테스트 데이터 및 설계 데이터의 1 이상의 속성에 기초하여 결정할 수 있다. KP value may be determined based on one or more properties of the electrical test data and design data corresponding to the DBC. 추가의 실시예에서, 상기 방법은 1 이상의 결함에 할당된 DBC에 대응하는 설계 데이터의 1 이상의 속성에 기초하여 1 이상의 결함에 대한 KP 값을 결정하는 단계를 포함한다. In a further embodiment, the method comprises the step of determining the value of KP for the at least one defect on the basis of one or more attributes of the design data corresponding to the DBC is assigned to at least one defect. 또 다른 실시예에서, 상기 방법은 1 이상의 DBC에 대한 KP 값을 모니터링하는 단계와, 결함에 할당된 DBC에 대한 KP 값을 결함에 할당하는 단계를 포함한다. In yet another embodiment, the method comprises the step of assigning a value for the DBC KP assigned to the step of monitoring the value of KP for the DBC 1 or more, and a defect in the defect.

일 실시예에서, 상기 부분의 적어도 일부의 치수는 상이하다. In one embodiment, at least the dimensions of some of the parts are different. 다른 실시예에서, 그 부분 내의 설계 데이터는 1 이상의 설계 층에 대한 설계 데이터를 포함한다. In another embodiment, the design data in that portion comprises a design data for at least one design layer. 다른 실시예에서, 상기 방법은 웨이퍼 상의 정렬 사이트에 대해 검사 시스템에 의해 취득한 데이터와, 소정의 정렬 사이트에 대한 데이터를 비교함으로써, 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계를 포함한다. In another embodiment, the method includes determining a position of a defect in the data acquired by the inspection system for the alignment sites on the wafer, by comparing the data for the predetermined alignment site, design data space. 추가적인 실시예에서, 상기 방법은 결함의 검출 동안에 검사 시스템에 의해 취득한 데이터를 리뷰를 위해 결정된 설계 데이터 내의 위치에 비교함으로써 설계 데이터 내의 결함의 위치를 결정하는 단계를 포함한다. In a further embodiment, the method includes determining the location of defects in the design data by comparing the position data determined in the design data acquired by the inspection system during the detection of the defects for review.

일 실시예에서, 상기 할당 단계는 상기 부분 내의 설계 데이터에 적어도 유사하며, 상기 부분 내의 설계 데이터의 1 이상의 속성에 적어도 유사한 1 이상의 속성을 갖는 설계 데이터에 대응하는 DBC를 결함에 할당하는 단계를 포함한다. In one embodiment, the assigning step includes assigning a DBC corresponding to the design data having one or more properties at least comparable to the one or more attributes of the design data in the at least similar, and the portion of the design data in the portion of the defect do. 그러한 일 실시예에서, 1 이상의 속성은 결함이 검출된 검사의 1 이상의 속성, 검사의 1 이상의 매개변수, 또는 이들의 일부 조합을 포함한다. In such embodiment, at least one attribute comprises at least one parameter of this property, one or more tests of the detected defect inspection parameters, or some combination of these.

일 실시예에서, 결함의 위치에 가까운 설계 데이터는 결함이 위치하는 설계 데이터를 포함한다. In one embodiment, the design data close to the location of the defect includes a design data of a defect position. 다른 실시예에서, 결함의 위치에 가까운 설계 데이터는 결함의 위치 주변의 설계 데이터를 포함한다. In another embodiment, the near design data on the location of the fault includes the data of the design positions around the defect. 추가적인 실시예에서, 상기 방법은 결함의 위치에 가까운 설계 데이터의 부분 내의 다각형에 대한 각 그룹 내의 결함의 위치가 적어도 유사하도록, 1 이상의 DBC가 할당된 결함을 그룹으로 비닝하는 단계를 포함한다. In a further embodiment, the method includes binning the defects are located above, at least one similar to the defect DBC is assigned in each group for a polygon in the nearest part of the design data on the location of the defect as a group.

일 실시예에서, 상기 방법은 할당 단계의 결과에 기초하여 리뷰를 위한 결함의 적어도 일부를 선택하는 단계를 포함한다. In one embodiment, the method includes the step of selecting at least a portion of the defects for review based on the result of the assignment step. 다른 실시예에서, 상기 방법은 할당 단계의 결과에 기초하여 리뷰를 위한 결함을 샘플링하기 위한 프로세스를 생성하는 단계를 포함한다. In another embodiment, the method includes generating a process for sampling the defects for review based on the result of the assignment step. 추가적인 실시예에서, 상기 방법은 할당 단계의 결과에 기초하여 웨이퍼를 검사하기 위한 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of changing the process for inspecting a wafer on the basis of the result of the assignment step. 일부 실시예에서, 상기 방법은 검사 결과에 기초하여 검사 동안 검사를 위한 프로세스를 변경하는 단계를 포함한다. In some embodiments, the method comprises the step of changing the process for checking for a check on the basis of the test results. 추가의 실시예에서, 상기 방법은 할당 단계의 결과에 기초하여 웨이퍼에 대한 계측 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of changing the measurement process for the wafer based on the result of the assignment step. 또 다른 실시예에서, 상기 방법은 할당 단계의 결과에 기초하여 웨이퍼에 대한 계측 프로세스를 위한 샘플링 플랜을 변경하는 단계를 포함한다. In another embodiment, the method comprises the step of: changing a sampling plan for a measurement process for the wafer based on the result of the assignment step. 또한, 상기 방법은 측정, 테스트, 리뷰, 또는 이들의 일부 조합이 구동시 수행될 웨이퍼 상의 위치를 할당 단계의 결과에 기초하여 결정하는 단계를 포함할 수 있다. In addition, the method may include determining based on the result of allocating a location on the wafer is measured, tested, review, or some combination thereof to be performed during operation.

다른 실시예에서, 상기 방법은 1 이상의 DBC를 우선순위화하는 단계와, 그 우선순위화 단계의 결과에 기초하여, 설계 데이터가 인쇄될 웨이퍼에 대해 수행될 1 이상의 프로세스를 최적화하는 단계를 포함한다. In another embodiment, the method comprises the steps of, based on the result of the prioritization phase, optimizing the one or more processes to be performed on the wafer design data to be printed to prioritize more than one DBC .

일 실시예에서, 상기 방법은 결함에 할당된 DBC에 기초하여 결함의 근본 원인을 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the root cause of the fault based on the DBC assigned to the defect. 다른 실시예에서, 상기 방법은 결함의 적어도 일부를 실험적 프로세스 창 결과에 매핑함으로써 결함의 적어도 일부의 근본 원인을 결정하는 단계를 포함한다. In another embodiment, the method includes determining at least part of the root cause of the fault by mapping at least a portion of the defect in the experimental process window results. 추가적인 실시예에서, 상기 방법은 결함의 적어도 일부를 시뮬레이션된 실험적 프로세스 창 결과에 매핑함으로써 결함의 적어도 일부의 근본 원인을 결정하는 단계를 포함한다. In a further embodiment, the method includes determining at least part of the root cause of the fault by mapping the at least some of the experimental process simulation result of a defect window. 추가의 실시예에서, 상기 방법은 1 이상의 DBC에 대응하는 근본 원인을 결정하는 단계와, 결함에 할당된 DBC에 대응하는 근본 원인에 기초하여 결함에 근본 원인을 할당하는 단계를 포함한다. In a further embodiment, the method is based on determining the cause corresponding to the above 1, and DBC, the root cause corresponding to the DBC assigned to the defect includes assigning the root cause to the fault.

일 실시예에서, 상기 방법은 1 이상의 DBC가 할당되는 결함에 의해 영향을 받는 웨이퍼 상에 형성된 다이의 퍼센티지를 결정하는 단계를 포함한다. In one embodiment, the method comprises the step of determining the percentage of dies formed on the wafer that are affected by defects of more than 1 DBC assigned. 다른 실시예에서, 상기 방법은 적어도 하나의 DBC에 대응하는 설계 데이터 내의 POI를 결정하는 단계와, 웨이퍼 상의 위치의 수에 대한 적어도 하나의 DBC가 할당된 결함의 수의 비율을 결정하는 단계를 포함한다. In another embodiment, the method includes determining a ratio of the at least one DBC is assigned defects for the design and determining a POI in the data, the number of on the wafer positions corresponding to the at least one DBC do.

일부 실시예에서, 상기 방법은 적어도 하나의 DBC에 대응하는 설계 데이터 내의 1 이상의 POI를 결정하는 단계와, 설계 데이터 내의 1 이상의 POI의 위치의 수에 대한 DBC가 할당된 적어도 하나의 결함의 수의 비율을 결정하는 단계를 포함한다. In some embodiments, the method of at least one, and the step of determining at least one POI in the design data corresponding to the DBC, the number of the at least one defect of DBC is assigned to the number of the position of at least one POI in the design data, determining a proportion. 다른 실시예에서, 상기 방법은 적어도 하나의 DBC에 대응하는 설계 데이터 내의 POI를 결정하는 단계와, 적어도 하나의 DBC가 할당된 결함이 위치되는 웨이퍼 상에서 형성된 다이의 퍼센티지를 결정하는 단계와, 그 퍼센티지에 기초하여 POI에 우선순위를 할당하는 단계를 포함한다. In another embodiment, the method comprises the steps of determining the die percentage of the formed on the POI step, at least one wafer to be DBC is the position assigned defect of determining in the design data corresponding to at least one of the DBC, the percentage and a step of assigning a priority based on the POI.

일 실시예에서, 상기 방법은 1 이상의 DBC가 할당된 결함이 검출된 웨이퍼 상의(예컨대, 웨이퍼의 검사 영역 상의) 전체 설계 인스턴스(예컨대, DBC 빈 규정으로부터의 POI 설계 예의)의 수에 의해 1 이상의 DBC를 우선순위화하는 단계를 포함한다. In one embodiment, the method comprises one or more by number of the (POI design example from the example, the DBC blank defined) overall design instance (on the search range of, for example, a wafer) on a the more than one DBC allocated defect detecting wafer It includes the step of prioritizing the DBC. 다른 실시예에서, 상기 방법은 1 이상의 DBC가 할당된 결함이 적어도 한번 검출된 웨이퍼 상에 설계 데이터를 인쇄하는데 사용된 레티클 상의(예컨대, 레티클의 검사 영역 상의) 설계 인스턴스의 수에 의해 1 이상의 DBC를 우선순위화하는 단계를 포함한다. In another embodiment, the method above by a number of design instances (for example, on the check area of ​​the reticle) on a reticle used for printing the design data on the detected wafer the more than 1 DBC allocated defect at least once 1 DBC a it includes the step of prioritizing.

다른 실시예에서, 상기 방법은 1 이상의 DBC가 할당된 결함이 검출된 레티클 상의(예컨대, 레티클의 검사 영역 상의) 위치의 수와, 1 이상의 DBC가 할당된 결함의 위치에 가까운 설계 데이터의 부분에 유사한 레티클 상에 인쇄된 설계 데이터(예컨대, DBC 빈 규정으로부터의 POI 설계 예)의 부분의 전체 수에 기초하여, 1 이상의 DBC에 대한 레티클-기반 마진을 결정하는 단계를 포함한다. In another embodiment, the method comprises the portion of the near design data in which the number and, DBC least one of (on the inspection of, for example, a reticle area) on a the more than one DBC allocated defect detection reticle position assigned defect position based on the total number of portions of the design data printed on a reticle is similar (e.g., the design of the POI from the empty DBC regulations for example), the reticle for over 1 DBC - determining a base margin.

일부 실시예에서, 상기 방법은 상기 비교 단계 이전에, 여기에 기술하는 바와 같이 수행될 수 있는, 결함의 위치에 가까운 설계 데이터의 부분을 제 1 비트맵으로 변환하는 단계와, 상기 비교 단계 이전에, 여기에 기술하는 바와 같이 수행할 수 있는, DBC에 대응하는 설계 데이터를 제 2 비트맵으로 변환하는 단계를 포함한다. In some embodiments, the method further comprising prior to the step of the comparison, which can be performed as described herein, prior to the step of converting a portion of the near design data on the location of the defect in the first bitmap and the comparison step and it includes a step of converting the design data corresponding to that can be performed as described herein, DBC in the second bitmap. 그러한 일 실시예에서, 상기 비교 단계는 제 1 비트맵과 제 2 비트맵을 비교하는 단계를 포함한다. In one such embodiment, the comparison step comprises comparing the first bitmap and the second bitmap.

전술한 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Each of the above-described embodiments of the method may include any other steps of any of the methods described herein. 또한, 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 시스템에 의해서 수행할 수 있다. In addition, embodiments of each of the above-described method may be carried out by any of the systems described herein.

추가의 실시예는 웨이퍼에 대한 검사 프로세스를 변경하는 방법에 관한 것이다. Additional embodiments are directed to a method for changing the inspection process for the wafer. 상기 방법은 설계 데이터 내의 1 이상의 POI가 인쇄되는 웨이퍼 상의 위치를 리뷰하는 단계를 포함한다. The method includes the step of reviewing the position on the wafer 1 is more POI in the design data to be printed. 상기 방법은 1 이상의 POI의 위치에서 결함이 검출되었어야 하는지를 리뷰 단계의 결과에 기초하여 판정하는 단계를 또한 포함한다. The method also includes determining, based on a result of whether the review stage should have been a defect is detected in more than 1 POI position. 또한, 상기 방법은 1 이상의 POI의 적어도 일부에 위치한 결함에 대한 1 이상의 결함 포착률을 향상하기 위해 검사 프로세스를 변경하는 단계를 포함한다. The method also includes the step of changing the scanning process in order to improve one or more defects pochakryul for defects located in at least a portion of at least one POI.

일 실시예에서, 상기 변경 단계는 검사 프로세스를 수행하는데 사용된 검사 시스템의 광학 모드를 변경하는 단계를 포함한다. In one embodiment, the modifying step includes the step of changing the mode of the optical inspection system used to perform the checking process. 다른 실시예에서, 상기 변경 단계는 판정 단계의 결과에 기초하여 검사 프로세스를 수행하기 위해 사용된 검사 시스템의 광학 모드를 변경하는 단계를 포함한다. In another embodiment, the modifying step includes the step of changing the mode of the optical inspection system used to perform the checking process on the basis of the result of the determining step. 추가적인 실시예에서, 변경 단계는 검사 프로세스의 결과에서의 노이즈를 억제하기 위해 검사 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the modifying step includes the step of changing the scanning process in order to suppress the noise in the result of the check process. 추가의 실시예에서, 상기 변경 단계는 관심없는 결함의 검출을 줄이기 위해 검사 프로세스를 변경하는 단계를 포함한다. In a further embodiment, the modifying step includes the step of changing the scanning process in order to reduce the detection of a defect-free interest. 또 다른 실시예에서, 변경 단계는 검사 프로세스에 사용된 알고리즘을 변경하는 단계를 포함한다. In another embodiment, the changing step comprises changing the algorithm used in the inspection process. 또 다른 실시예에서, 변경 단계는 검사 프로세스에 사용된 알고리즘의 1 이상의 매개변수를 변경하는 단계를 포함한다. In another embodiment, the changing step comprises changing at least one parameter of the algorithm used in the inspection process variable.

전술한 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 단계를 포함할 수 있다. Embodiment of each of the above-described example method may include any of the steps of any method disclosed herein. 또한, 전술한 각각의 실시예는 여기에 기술한 임의의 시스템에 의해 수행될 수 있다. Further, in each of the foregoing examples it may be carried out by any of the systems described herein.

추가적인 실시예는 설계 및 결함 데이터를 표시하고 분석하도록 구성된 시스템에 관한 것이다. Additional embodiments relate to a system configured to display and analyze the design and fault data. 시스템은 반도체 장치에 대한 설계 레이아웃, 반도체 장치의 적어도 일부가 형성된 웨이퍼에 대해 취득된 인라인 검사 데이터, 웨이퍼에 대해 취득된 전기 테스트 데이터를 표시하도록 구성되는 유저 인터페이스를 포함한다. The system includes a user interface configured to display a layout design, in-line inspection data obtained for the wafer at least partially formed of a semiconductor device, the electrical test data obtained for the wafer for a semiconductor device. 유저 인터페이스는 반도체 장치에 대한 모델링된 데이터 및/또는 웨이퍼에 대한 오류 분석 데이터를 표시하도록 구성될 수 있다. The user interface may be configured to display an error analysis data for the data and / or model of the semiconductor device wafer. 시스템은 유저 인터페이스를 통하여 유저로부터 분석을 수행하라는 지령을 수신시, 1 이상의 설계 레이아웃, 인라인 검사 데이터, 및 전기 테스트 데이터를 분석하도록 구성된 프로세서를 또한 포함한다. System, a processor configured to analyze the user through the interface when receiving an instruction to perform an analysis from the user, at least one design layout, in-line inspection data, and the electrical test data is also included. 프로세서는 전술한 바와 같이 모델링된 데이터 및/또는 오류 분석 데이터를 분석하도록 구성될 수 있다. The processor may be configured to analyze the data and / or error analysis data modeling, as described above.

일 실시예에서, 전기 테스트 데이터는 로직 비트맵 데이터를 포함한다. In one embodiment, the electrical test data includes the logic bit-map data. 다른 실시예에서, 유저 인터페이스는, 가능하게는 여기에 기술한 임의의 다른 데이터와 조합하여, 설계 레이아웃, 인라인 검사 데이터 및 전기 테스트 데이터의 적어도 2가지의 오버레이를 표시하도록 구성된다. In another embodiment, the user interface, possibly in combination with any other data described herein, is configured to display an overlay of at least two of the design layout, the in-line inspection data and electrical test data. 그러한 일 실시예에서, 전기 테스트 데이터는 로직 비트맵 데이터를 포함한다. In one such embodiment, the electrical test data includes the logic bit-map data. 일부 실시예에서, 프로세서는 유저 인터페이스를 통하여 유저로부터 결함 밀도 결정 단계를 수행하라는 지령을 수신 시, 설계 데이터 스페이스 내의 결함 밀도를 결정하도록 구성된다. In some embodiments, the processor is configured to determine the defect density in the defect density upon receiving an instruction to perform the determining step, the space design data from the user via the user interface. 추가의 실시예에서, 유저 인터페이스를 통하여 유저로부터 결함 샘플링 단계를 수행하라는 지령을 수신시 리뷰를 위한 결함 샘플링을 수행하도록 구성된다. In a further embodiment, it is configured to perform the sampling for the defect review upon receiving an instruction to perform a defect sampling from the user via the user interface. 추가의 실시예에서, 유저 인터페이스를 통하여 유저로부터 그룹화 단계를 수행하라는 지령을 수신시, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 레이아웃의 유사도에 기초하여, 결함을 그룹화하도록 구성된다. In a further embodiment, on the basis of an instruction to perform a grouping step by the user via the user interface to the degree of similarity between the design layout near the location of the defects in the reception, design data space is configured to group the defect. 여기에 기술한 시스템의 각각의 실시예는 여기에 기술하는 바와 같이 추가로 구성될 수 있다. Each of the embodiments of the system described herein may be further configured as described herein.

추가의 실시예는 웨이퍼 상에서 검출된 전기적 결함의 근본 원인을 결정하기 위한 컴퓨터-구현 방법에 관한 것이다. A further example is a computer for determining the root cause of the electrical defects detected on the wafer relates to an implementation method. 상기 방법은 설계 데이터 스페이스 내의 전기적 결함의 위치를 결정하는 단계를 포함한다. The method includes determining a location of an electrical fault in the design data space. 상기 방법은 전기적 결함의 부분의 위치가 1 이상의 프로세스 조건에 대응하는 공간적 시그네처(spatial signature)를 규정하는지를 판정하는 단계를 또한 포함한다. The method also includes determining whether a specified spatial signature (spatial signature) for the position of the portion of the electrical fault corresponding to one or more process conditions. 전기적 결함의 부분의 위치가 1 이상의 프로세스 조건에 대응하는 공간적 시그네처를 규정하는 경우, 상기 방법은 전기적 결함의 부분의 근본 원인을 1 이상의 프로세스 조건으로서 식별하는 단계를 포함한다. When defining the spatial signature corresponding to one or more process conditions, the position of the portion of the electrical fault, the method comprising the step of identifying a root cause of the at least one process condition of the portion of the electrical fault. 이러한 방식에서, 상기 방법은 전기 테스트 결과에 대한 공간적 시그네처 분석을 수행하는 단계를 포함한다. In this manner, the method comprising performing a spatial signature analysis of the electrical test result. 상기 방법은 식별 단계의 결과를 저장 매체에 저장하는 단계를 포함한다. The method includes the step of storing the result of the identification step, the storage medium. 전술한 방법의 실시예는 여기에 기술한 임의의 다른 단계를 포함할 수 있다. Examples of the method described above may include any other steps of the described herein. 전술한 방법의 실시예는 여기에 기술한 임의의 시스템 실시예에 의해 수행할 수 있다. Examples of the above-described method may be carried out by any of the system embodiments described herein.

또 다른 실시예는 웨이퍼 상에서 검출된 결함을 리뷰를 위해 선택하는 컴퓨터-구현 방법에 관한 것이다. Another embodiment is a computer that is selected for review defects detected on the wafer relates to an implementation method. 상기 방법은 웨이퍼의 1 이상의 영역을 식별하는 단계를 포함한다. The method includes the step of identifying at least one region of the wafer. 1 이상의 영역은 웨이퍼 상의 1 이상의 결함 유형(예컨대, 가능하게는 체계적 결함)의 위치와 관련된다. At least one region is the location of one or more types of defects on the wafer (e. G., Possibly a systematic defect). 상기 방법은 리뷰를 위해 1 이상의 영역에서만 검출된 결함을 선택하는 단계를 포함한다. The method includes the step of selecting the detected fault only in one or more areas for review. 또한, 상기 방법은 선택 단계의 결과를 저장 매체에 저장하는 단계를 포함한다. The method also includes the step of storing the result of the selection step on a storage medium. 이러한 방법 실시예는 여기에 기술한 임의의 다른 단계를 포함할 수 있다. These method embodiments may include any other steps of the described herein. 이러한 방법 실시예는 여기에 기술한 임의의 시스템 실시예에 의해 수행될 수 있다. This method embodiment may be performed by any of the system embodiments described herein.

전술한 바와 같은 방법이 사용될 수 있는 복수의 리뷰 이용 케이스가 있다. A plurality of reviews the use case with the same method described above can be used. 예컨대, 전술한 방법은 잠재적인 체계적 결함의 리스트로부터의 체계적 결함 입증을 위해 사용될 수 있고, 이는 탐색 단계 또는 모니터링 단계의 유지 동안에 수행될 수 있다. For example, the above-described method can be used for systematic defect verification of the list of potential systematic fault, which can be performed while maintaining the search step, or monitoring step. 또한, 전술한 방법은 알려진 핫 스팟(탐색 단계 또는 레시피 셋업 동안에 수행될 수 있는, 임의의 패턴 검색에 의해 식별될 수 있는)에 유사한 로컬 패턴(즉, 로컬 설계 데이터)를 갖는 알려진 핫 스팟 또는 위치를 리뷰함으로써 체계적 결함 포착을 위해 사용할 수 있다. Also, the above-described method known hot spot is similar for (search phase or which can be identified by any of the pattern search, which can be carried out during the recipe set-up), local pattern known hot spots or locations having a (that is, the local design data) by review can be used for systematic fault coverage. 상기 방법은 핫 스팟에서 또는 그 근처에서 검출된 결함의 입증 또는 분류를 위해 사용될 수 있으며, 이는 모니터링 동안에 수행될 수 있다. The method may be used for verification or the classification of the defects detected in or near the hot spot, which may be performed during the monitoring.

전술한 영역 정보는 특정 영역으로부터의 결함을 샘플링하기 위해서뿐만 아니라, 웨이퍼의 모든 영역으로부터의 결함을 일부 지능적 방식으로 샘플링하고 및/또는 설계로부터 설계-결정 주요 영역의 특정 유형을 발견하거나 위치시킬 확률이 높은 웨이퍼의 특정 영역으로 추출된 주요 영역을 보정하기 위해 사용될 수 있다. The aforementioned region information is designed from the defect portion intelligent way sampling and / or designed in the from all regions of the wafer as well as to sample a fault from a particular region, the probability to find a specific type of crystal main area or location the main area extracted by the specific area of ​​the wafer is high can be used for correction. 설계 데이터로부터 추출된 주요 영역은 단일 장치를 위한 것일 수 있지만, 주요 영역에 기인한 실제 검사 결함을 발견할 확률은 다른 영역보다는 특정 웨이퍼 영역에서 더욱 현저할 수 있다. But could be for a single device, the main zone is extracted from the design data, the probability of finding an actual test defects due to key areas may be more pronounced in certain wafer regions than other regions. 이러한 방식에서, 상기 방법은 전술한 영역 분석을 사용하여 다이로부터의 결함 정보를 웨이퍼로 보외(補外)하는 단계를 포함할 수 있다. In this way, the method can include the step of extrapolation (補 外) a wafer defect information from the die by using the above-mentioned analysis area. 이러한 실시예는 여기에 기술한 임의의 다른 정보를 사용할 수 있다. This embodiment may use any other information described herein.

또 다른 실시예는 설계 데이터에 대한 1 이상의 수율 관련 프로세스를 평가하기 위한 컴퓨터-구현 방법에 관한 것이다. Another embodiment is a computer for evaluating the yield-related processes at least one of the design data relates to an implementation method. 상기 방법은 룰 체크 또는 여기에 기술한 임의의 적합한 단계 또는 방법을 사용하여 설계 데이터 내의 잠재적 오류를 식별하는 단계를 포함한다. The method includes identifying potential errors in the design data by using one of any suitable steps or methods described herein or rule checking. 상기 방법은 잠재적 오류의 1 이상의 속성을 결정하는 단계를 또한 포함한다. The method also includes determining at least one property of a potential error. 또한, 상기 방법은 1 이상의 속성에 기초하여 잠재적 오류가 검출가능한지를 결정하는 단계를 포함한다. In addition, the method based on one or more attributes comprises: determining whether a potential error detection. 상기 방법은 1 이상의 속성에 기초하여, 복수의 상이한 검사 시스템 중에서 어느 것이 잠재적 오류를 검출하는데 가장 적합한지를 결정하는 단계를 포함한다. By the method based on one or more attributes, which of the plurality of different test systems that include the step of determining whether the most suitable for the detection of possible errors. 또한, 상기 방법은 복수의 상이한 검사 시스템 중에서 어느 것이 잠재적 오류를 검출하는데 가장 적합한지의 결정 결과를 저장 매체에 저장하는 단계를 포함한다. Further, the method which is storing the optimum fingers decision result to detect a potential error in the storage medium among a plurality of different test systems.

일 실시예에서, 상기 방법은 가장 적합하다고 결정된 검사 시스템의 1 이상의 매개변수를 선택하는 단계를 포함한다. In one embodiment, the method comprises the step of selecting one or more parameters of the inspection system is determined to be most relevant. 매개변수는 1 이상의 속성에 기초하여 선택된다. Parameter is selected based on one or more properties. 이러한 방식에서, 최선의 검사 시스템 유형은 관심 있는 결함의 속성에 기초하여 추정되거나 선택될 수 있다. In this way, the best type of inspection system can be estimated or selected based on the properties of the defects of interest. 다른 실시예에서, 상기 방법은 설계 데이터에 의해 제조되는 장치의 수율에 대한 잠재적 오류의 영향을 결정하는 단계를 포함한다. In another embodiment, the method comprises determining the effect of potential failure for the yield of the device manufactured by the design data. 전술한 방법 실시예의 각각은 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Each of the above-described example method embodiment may include any other steps of any of the methods described herein. 또한, 전술한 방법 실시예의 각각은 여기에 기술한 임의의 시스템 실시예에 의해 수행할 수 있다. Further, the each of which may be carried out by any of the system embodiments disclosed herein the above-described method embodiments.

추가의 실시예는 전술한 임의의 컴퓨터-구현 방법을 수행하기 위해 프로세서상에서 실행가능한 프로그램 지령을 포함하는 캐리어 매체(carrier medium)에 관한 것이다. Additional embodiments may include any of the computer described above relates to a carrier medium that includes program instructions executable on a processor to carry out the implementation (carrier medium). 추가적인 실시예는 여기에 기술한 임의의 컴퓨터-구현 방법을 수행하도록 구성된 시스템에 관한 것이다. A further embodiment is a random computer described herein relates to a system configured to perform an implementation method. 상기 시스템은 여기에 기술한 1 이상의 컴퓨터-구현 방법을 수행하기 위한 컴퓨터 지령을 실행하도록 구성된 프로세서를 포함할 수 있다. The system comprises a one or more computers described herein may include a processor configured to execute computer instructions for performing the method implementation. 일 실시예에서, 상기 시스템은 독립 시스템일 수 있다. In one embodiment, the system may be a stand-alone systems. 다른 실시예에서, 상기 시스템은 웨이퍼 검사 시스템과 같은 검사 시스템의 일부이거나 그것에 결합될 수 있다. In another embodiment, the system may be part of the inspection system, such as a wafer inspection system may be coupled to it. 다른 실시예에서, 상기 시스템은 결함 리뷰 시스템의 일부이거나 그것에 결합될 수 있다. In another embodiment, the system may be coupled to or part of the defect review system on it. 또 다른 실시예에서, 상기 시스템은 팹 데이터베이스에 결합될 수 있다. In another embodiment, the system may be coupled to a fab database. 상기 시스템은 와이어, 케이블, 무선 통신 패쓰, 및/또는 네트워크와 같은 전송 매체에 의해 검사 시스템, 리뷰 시스템, 및/또는 팹 데이터베이스에 결합될 수 있다. The system may be coupled to an inspection system, a review system, and / or a fab database by a transmission medium such as a wire, cable, wireless communication paths, and / or network. 전송 매체는 "유선" 또는 "무선" 부분을 포함할 수 있다. Transmission media may include portions "wired" or "wireless".

검사 데이터를 설계 데이터에 서브-픽셀 정확도(픽셀의 사이즈는 검사되고 있는 구조의 크기 정도일 수 있다)로 정렬시키는 방법 및 시스템을 제공한다. A test sub-data in the design data-pixel accuracy provides a method and system for aligning a (size of the pixel is checked and can be on the order of the size of the structure).

본 발명의 추가의 이점은 바람직한 실시예의 이하의 상세한 설명과 첨부 도면을 참조할 때 당업자에게 자명해질 것이다. A further advantage of the present invention will become apparent to those skilled in the art when referring to the following detailed description and accompanying drawings of the preferred embodiments below.
도 1은 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 컴퓨터 구현 방법의 일 실시예를 도시하는 플로차트. Figure 1 is a flow chart illustrating one embodiment of a computer-implemented method for determining a location of the test data in the design data space.
도 2 및 도 3은 소정의 정렬 사이트의 다른 실시예의 상면도를 나타내는 개략도. 2 and a schematic view Figure 3 showing another embodiment of a top view of a predetermined sorting site.
도 4는 웨이퍼간 비교를 수행하기 위한 컴퓨터 구현 방법의 각종 실시예를 설명하는 계층도. 4 is a layer to describe various embodiments of a computer-implemented method for performing a comparison between wafers FIG.
도 5는 웨이퍼간 비교를 수행하기 위한 컴퓨터 구현 방법의 일 실시예를 설명하는 개략도. Figure 5 is a schematic diagram illustrating one embodiment of a computer-implemented method for performing a comparison between wafers.
도 6은 환형 링으로 분리된 웨이퍼 표면 영역에 대해 취득된 검사 데이터의 일 실시예의 상면도를 나타내는 개략도. Figure 6 is a schematic view showing an embodiment of the acquired examination data with respect to the top view of the wafer surface area, separated by an annular ring.
도 7은 반경 방향 섹터로 분리된 웨이퍼 표면 영역에 대해 취득된 검사 데이터의 일 실시예의 상면도를 나타내는 개략도. Figure 7 is a schematic view showing an embodiment of the acquired examination data with respect to the top view of the wafer surface area, separated by a radial sector.
도 8은 웨이퍼간 비교를 수행하기 위한 컴퓨터 구현 방법의 다른 실시예를 나타내는 개략도. Figure 8 is a schematic view showing another embodiment of a computer-implemented method for performing a comparison between wafers.
도 9는 웨이퍼 상에 인쇄된 다이(die) 배열의 일 실시예의 상면도를 나타내는 개략도. Figure 9 is a schematic view showing an example top view of one embodiment of a die (die) array print on the wafer.
도 10은 프레임(frame)으로 분리된 웨이퍼 상의 인쇄 다이에 대하여 취득된 검사 데이터의 일 실시예의 상면도를 나타내는 개략도. Figure 10 is a schematic view showing an example top view of one embodiment of the test data obtained with respect to the printing die on the wafer to separate the frame (frame).
도 11은 웨이퍼간 비교를 수행하기 위한 컴퓨터 구현 방법의 다른 실시예를 나타내는 개략도. Figure 11 is a schematic view showing another embodiment of a computer-implemented method for performing a comparison between wafers.
도 12는 웨이퍼 상의 스캔 경로와, 웨이퍼 상에 인쇄된 다이 배열의 일 실시예의 상면도를 나타내는 개략도. Figure 12 is a schematic view showing an example top view of one embodiment of a die arrangement printed on the scan path, and a wafer on the wafer.
도 13은 웨이퍼에 대하여 취득된 검사 데이터의 연속 스와스(swath)의 상면도를 나타내는 개략도. 13 is a schematic diagram showing a top view of a continuous swath (swath) of the test data obtained with respect to the wafer.
도 14는 웨이퍼에 대하여 취득된 검사 데이터의 연속 스와스와, 스와스 오버랩 영역 내의 데이터를 사용하여 스와스 N에 대한 스와스 N+1의 위치를 결정하기 위한 컴퓨터 구현 방법에 의해 선택된 정렬 사이트의 상면도를 나타내는 개략도. Figure 14 is a top view of the alignment site selected by the computer-implemented method for determining the position of the swath N + 1 for using the data in the continuous su su, swath overlap area of ​​the acquired examination data in a swath N with respect to the wafer schematic view of the FIG.
도 14a는 정렬 사이트가 제 1 검사 스와스로부터 비교적 멀리 이격된 웨이퍼에 대하여 취득된 검사 데이터의 다른 스와스의 일 실시예의 상면도를 나타내는 개략도. Figure 14a is a schematic view showing one embodiment of a different swath of the acquired examination data with respect to the example top view of an aligned site is relatively far away from the first scan swath wafer.
도 14b 내지 도 14d는 웨이퍼에 대하여 취득된 검사 데이터의 다른 스와스의 각종 실시예의 상면도를 나타내는 개략도. Figure 14b to Figure 14d is a schematic view showing the various embodiments of different swath of the obtained test data example top view with respect to the wafer.
도 15는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 컴퓨터 구현 방법의 다른 실시예를 나타내는 플로차트. Figure 15 is a flow chart showing another embodiment of a computer-implemented method for determining a location of the test data in the design data space.
도 16은 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성된 시스템의 각종 실시예의 측면도를 나타내는 개략도. 16 is a schematic diagram showing a side view of various embodiments of a system configured to determine a location of the test data in the design data space.
도 17은 웨이퍼 상의 검출된 결함을 비닝(binning) 하기 위한 컴퓨터 구현 방법의 일 실시예를 나타내는 개략도. Figure 17 is a schematic view showing one embodiment of a computer-implemented method for binning (binning) of the detected defects on the wafer.
도 18은 삼각형 배열로 웨이퍼 상에 위치된, 3개의 다른 다이 내의 웨이퍼 상의 배열 사이트의 일 실시예의 상면도를 나타내는 개략도. 18 is a schematic diagram showing a top view of one embodiment of an array site on the wafer in the three different die position on the wafer by a triangular arrangement.
도 19는 웨이퍼 상에서 검출된 결함을 비닝하기 위한 컴퓨터 구현 방법의 다른 실시예를 나타내는 개략도. Figure 19 is a schematic view showing another embodiment of a computer-implemented method for binning the defects detected on the wafer.
도 20은 여기에 기술한 실시예에 따라 웨이퍼 상에서 검출된 결함을 비닝하기 위한 컴퓨터 구현 방법을 수행하도록 구성된 모듈에의 입력 및 그것으로부터의 출력의 일 실시예를 나타내는 개략도. Figure 20 is a schematic view showing one embodiment of an output from the input and that of the module configured to perform a computer-implemented method for binning the defects detected on the wafer in accordance with one embodiment described herein.
도 21 및 도 22는 도 20의 모듈의 출력의 다른 실시예를 나타내는 개략도. 21 and 22 are schematic views showing another example of the output of the module of Figure 20.
도 23은 도 20의 모듈의 입력 및 출력의 일 실시예를 나타내는 개략도. Figure 23 is a schematic view showing one embodiment of an input and output of the module of Figure 20.
도 24는 도 20의 모듈의 출력의 일 실시예의 상면도를 나타내는 개략도. 24 is a schematic view showing an example top view of one embodiment of the output of the module of Figure 20.
도 25는 결함 데이터 및 설계를 표시하고 분석하도록 구성된 시스템의 일 실시예의 측면도를 나타내는 개략도. 25 is a schematic diagram showing a side view of one embodiment of a system configured to display the defect data and the design and analysis.
도 26은 웨이퍼 상의 1 이상의 결함 유형의 위치와 연관된 웨이퍼 상의 1 이상의 영역의 일 실시예의 상면도를 나타내는 개략도. Figure 26 is a schematic view showing an example top view of one embodiment of at least one area on the wafer associated with the at least one defect type on the wafer position.
도 27은 설계 데이터에 대한 1 이상의 수율(yield) 관련 프로세스를 평가하기 위한 컴퓨터 구현 방법의 일 실시예를 나타내는 플로차트. 27 is a flow chart illustrating one embodiment of a computer-implemented method for evaluating one or more yield-related processes (yield) of the design data.
본 발명은 각종 변형예 및 대안적 형태의 여지가 있지만, 도면에서는 그것의 특정 실시예를 예시적으로 도시하였고, 여기에서 상세히 기술할 것이다. The invention can however have a lot of various modifications and alternative forms, the drawings was shown that the specific embodiments of the exemplary, described in detail herein. 도면은 크기 조정되지 않을 수 있다. Figures may not be resized. 하지만, 도면 및 그것에 대한 상세한 설명은 본 발명을 개시된 특정 형태로 한정하도록 의도된 것이 아니고, 첨부한 청구의 범위에 의해 규정된 바와 같이 본 발명의 정신 및 범주 내의 모든 변형예, 등가물 및 대안을 포함하도록 의도된다. However, the drawings and detailed description for it includes all modifications, equivalents, and alternatives within the spirit and scope of the invention as not intended to be limited to the particular forms disclosed the invention, defined by the scope of the appended claims It is intended to.

여기에 사용된 바와 같이, 용어 "웨이퍼"는 반도체 또는 비-반도체 재료로 형성된 기판을 일반적으로 칭한다. Here As used, the term "wafer" includes a semiconductor or non-refers to a substrate formed of a semiconductor material in general. 그러한 반도체 또는 비-반도체 재료의 예는 단결정 실리콘, 갈륨 비소, 및 인화 인듐을 비한정적으로 포함한다. Such a semiconductor or non-semiconductor material include for example a single crystal silicon, gallium arsenide, and indium phosphide as a non-limiting. 그러한 기판은 반도체 제조 설비 내에서 통상적으로 발견 및/또는 처리될 수 있다. Such substrates may be commonly found and / or processed in semiconductor fabrication facilities.

웨이퍼는 기판상에 형성된 1 이상의 층을 포함할 수 있다. Wafer may include one or more layers formed on a substrate. 예컨대, 그러한 층은 레지스트, 유전 재료, 및 도전 재료를 비한정적으로 포함할 수 있다. For example, such a layer may comprise a resist, a dielectric material, and a conductive material in a non-limiting. 그러한 층의 여러 가지 다른 유형은 당업계에서 공지되며, 여기에 사용된 바와 같은 용어인 웨이퍼는 그러한 층의 모든 유형을 포함하는 웨이퍼를 포함하도록 의도된다. A number of different types of such layers are known in the art, and the term wafer as used herein is intended to encompass a wafer including all types of such layers.

웨이퍼 상에 형성된 1 이상의 층은 패터닝되거나 패터닝되지 않을 수 있다. One or more layers formed on a wafer may be patterned or not be patterned. 예컨대, 웨이퍼는 반복가능한 패턴 특징을 각각 갖는 복수의 다이(die)를 포함할 수 있다. For example, the wafer may include repeating a plurality of die (die) having a potential pattern characteristics respectively. 재료의 그러한 층의 형성 및 처리는 궁극적으로 완성된 장치의 결과를 낳을 수 있다. Formation and processing of such layers of material may ultimately result in a completed device. 집적 회로(IC)와 같은 여러 다른 유형의 장치가 웨이퍼 상에 형성될 수 있고, 여기에 개시한 바와 같은 용어인 웨이퍼는 당업계에서 알려진 임의 유형의 장치가 그 위에 형성되는 웨이퍼를 포함하도록 의도된다. Integrated and circuits of different types, such as (IC) devices can be formed on a wafer, and the term wafer as previously described herein is that any type of device known in the art and is intended to include a wafer formed thereon .

여기에서, 웨이퍼에 대하여 실시예를 기술하였지만, 실시예는 통상적으로 마스크 또는 포토마스크라 칭해질 수 있는 레티클과 같은 다른 시편에 대하여 사용될 수 있다는 것을 이해해야 한다. Here, although an embodiment with respect to the wafer, the embodiment is generally to be understood that may be used for other samples, such as a reticle, which can be referred to as a mask or photomask. 여러 다른 유형의 레티클이 당업계에서 공지되며, 여기에 개시된 용어 "레티클", "마스크", 및 "포토마스크"는 당업계에 알려진 모든 유형의 레티클을 포함하도록 의도된다. And many other types of reticles are known in the art, where the term "reticle", "mask" disclosed and "photomask" is intended to encompass all types of reticles known in the art.

여기에 사용된 바와 같은 용어 "설계 데이터"는 IC의 물리적 설계(레이아웃)와, 복잡한 시뮬레이션 또는 간단한 불 연산(boolean operation)을 통하여 물리적 설계로부터 유도된 데이터를 일반적으로 칭한다. The term as used in the "design data" generally refers to the data derived from the physical design by the physical design (layout), and a complex or a simple Boolean simulation (boolean operation) of the IC. 또한, 레티클 검사 시스템 및/또는 그 유도품에 의해 취득한 레티클의 이미지가 설계 데이터의 "프록시(proxy)" 또는 "프록시들(proxies)"로서 사용될 수 있다. In addition, the image of a reticle inspection system and / or the reticle acquired by the derivatives can be used as a "proxy (proxy)" or "proxies (proxies)" of the design data. 레티클 이미지 또는 그 유도품은 설계 데이터를 사용하는 여기에 개시한 임의의 실시예에서의 설계 레이아웃의 대체물로서 작용할 수 있다. Reticle image or its derivatives embraces may act as a substitute for the design layout of any embodiment in the example disclosed herein using the design data.

예컨대, 일 실시예에서, 레티클 검사 시스템에 의해 생성된 레티클의 이미지는 설계 데이터 스페이스 내의 설계 데이터로서 사용된다. For example, in one embodiment, an image of the reticle generated by reticle inspection system is used as the design data in the design data space. 레티클은 웨이퍼 상에 설계 데이터를 인쇄하기 위해 사용된다. The reticle is used to print the design data on the wafer. 이러한 방식에서, 레티클 검사 시스템에 의해 생성된 레티클의 이미지는 설계 데이터의 대체물로서 사용될 수 있다. An image of the reticle generated by in this way, the reticle inspection system may be used as a replacement for the design data. 이러한 실시예에서 사용된 레티클의 이미지는 당업계에 공지된 임의의 레티클 검사 시스템에 의해 임의의 적합한 방식으로 생성된 임의의 적합한 레티클 이미지를 포함할 수 있다. An image of the reticle used in this embodiment may include any suitable image of the reticle generated in any suitable manner by any reticle inspection system known in the art. 예컨대, 레티클의 이미지는 고배율 광학적 레티클 검사 시스템 또는 전자 빔 기반 레티클 검사 시스템 각각에 의해 취득한 레티클의 고배율 광학 또는 전자 빔 이미지일 수 있다. For example, the image of the reticle may be a high-power optical reticle inspection system or an electron beam based on the reticle high magnification optical or electron beam image of the reticle acquired by the inspection system, respectively. 대안적으로, 레티클의 이미지는 에어리얼(aerial) 촬상 레티클 검사 시스템에 의해 취득한 레티클의 에어리얼 이미지일 수 있다. Alternatively, the image of the reticle may be an aerial image of the reticle acquired by the aerial (aerial) image pickup reticle inspection system. 레티클의 이미지는 1 이상의 단계를 수행하기 위해 설계 데이터를 사용하는 여기에 기술한 임의의 실시예에서 설계 데이터를 위한 프록시로서 사용될 수 있다. An image of the reticle may be used as a proxy for the design data from any of the embodiments described herein that use the design data to perform one or more steps.

추가적인 실시예에서, 방법은 웨이퍼 상에 설계 데이터를 인쇄하는데 사용되는 레티클에 대하여 취득한 레티클 검사 데이터에 기초한 설계 데이터 스페이스 내의 설계 데이터에 대한 콘텍스트 맵(context map)을 생성하는 단계를 포함한다. In a further embodiment, the method comprises the step of generating a context map (context map) of the design data in the design data space based on reticle inspection data obtained with respect to the reticle design data that is used to print on the wafer. 이러한 방식에서, 레티클 검사 데이터는 콘텍스트 맵의 생성에 입력으로서 포함될 수 있다. In this manner, the reticle inspection data may be included as an input to the generation of the context map. 콘텍스트 맵은 여기에 추가로 기술하는 바와 같이 구성될 수 있다(예컨대, 콘텍스트 맵은 설계 데이터 스페이스에 걸친 설계 데이터의 1 이상의 속성(attribute)에 대한 값을 포함할 수 있다). Context map may be configured as described further herein (e.g., the context map may contain values ​​for one or more attributes (attribute) of the design data over the design data space). 콘텍스트 맵을 생성하기 위해 사용된 레티클 검사 데이터는 전술한 레티클 이미지의 1 이상과 같은 당업계에 공지된 임의의 적합한 레티클 검사 데이터를 포함할 수 있다. The test reticle used to create the map, the context data may include any suitable reticle inspection data of the known in the art, such as one or more of the above-described reticle image. 따라서, 본 실시예에서, 레티클 검사 데이터는 레티클에 걸쳐 레티클 상에 인쇄된 설계 데이터의 1 이상의 속성에 대한 값을 결정하는데 사용될 수 있고, 그 값은 콘텍스트 맵을 생성하기 위해 설계 데이터 스페이스에 매핑(mapping)될 수 있다. Thus, in this embodiment, reticle inspection data may be used to determine the values ​​for the one or more attributes of the design data printed on the reticle across the reticle, the value is mapped to the design data space to generate a context map ( It may be mapping). 레티클 상에 인쇄된 설계 데이터의 1 이상의 속성에 대한 값을 결정하는 단계는 여기에 기술한 바와 같이 또는 임의의 적합한 방식으로 수행될 수 있다. Determining a value for the one or more attributes of the design data printed on a reticle, as described herein, or may be performed in any suitable manner. 설계 데이터의 1 이상의 속성은 여기에 기술한 임의의 속성을 포함할 수 있다. One or more attributes of the design data may include a random properties described herein. 레티클 스페이스로부터 설계 데이터 스페이스로의 1 이상의 속성에 대한 값의 매핑은 여기에 추가로 기술한 바와 같이 수행될 수 있다. Mapping of values ​​for one or more properties of a reticle design data space from the space may be performed as described further herein. 그러한 콘텍스트 맵은 1 이상의 단계를 수행하기 위해 콘텍스트 맵을 사용하는 단계를 포함하는 여기에 기술한 임의의 실시예에서 사용될 수 있다. Such a context map may be used in any embodiment described herein, including the step of using a context map to perform one or more steps. 또한, 그러한 콘텍스트 맵은 여기에 기술한 바와 같이 및/또는 여기에 기술한 임의의 다른 정보에 기초하여 추가로 생성될 수 있다. In addition, such a context map may be generated further based on any other information described in and / or described herein as described herein.

레티클 이미지로부터 유도된 이미지는 설계 데이터에 대한 "프록시"로서 역할할 수 있다. The images derived from the reticle image can act as a "proxy" for the design data. 예컨대, 레티클 검사 시스템 또는 임의의 다른 적합한 촬상 시스템에 의해 생성된 레티클 이미지는 설계 데이터에 대한 "프록시"로서 사용될 수 있는, 레티클 이미지가 어떻게 웨이퍼 상에 인쇄될 수 있는지를 설명하는 시뮬레이션된 이미지를 생성하는데 사용될 수 있다. For example, create a simulated image for explaining how the reticle inspection system or the reticle image produced by any other suitable image pick-up system that can be used as a "proxy" for the design data, the reticle image is what can be printed on the wafer to be used. 일 실시예에서, 레티클 이미지가 어떻게 웨이퍼 상에 인쇄되는지를 나타내는 시뮬레이션된 이미지는 설계 데이터 스페이스 내의 설계 데이터로서 사용될 수 있다. In one embodiment, the simulated image illustrating how the reticle image on the wafer can be used as the design data in the design data space. 이러한 방식에서, 레티클 이미지가 웨이퍼 표면에 어떻게 나타나는지의 시뮬레이션은 설계 데이터의 대체물로서 역할할 수 있다. In this manner, the reticle image is a simulation of how they appear on the wafer surface may act as a substitute for the design data. 시뮬레이션된 이미지는 당업계에서 공지된 임의의 적합한 방법 또는 시스템을 사용하는 임의의 방식으로 생성될 수 있다. The simulated image may be generated in any manner using the appropriate method or system of any known in the art. 시뮬레이션된 이미지는 1 이상의 단계를 수행하기 위해 설계 데이터를 사용하는 여기에 계시한 임의의 실시예에서 설계 데이터에 대한 프록시로서 사용될 수 있다. The simulated image may be used as a proxy for the design data from any of the embodiments revealed herein that use the design data to perform one or more steps.

1 이상의 단계를 수행하기 위해 적어도 부분적으로 설계 데이터가 사용되는 여기에 기술한 실시예에서, 설계 데이터는 전술한 임의의 설계 데이터 또는 설계 데이터 프록시 또는 그것의 임의의 조합을 포함할 수 있다. In one embodiment described herein, at least in part, the design data is used to perform at least one step, the design data may include any of the above design data, or design data or proxy it any combination thereof.

도면에 있어서, 도면은 축척대로 도시되지 않은 것을 유념해야 한다. In the drawing, reference should be noted that, not shown to scale. 특히, 도면의 일부 요소의 축척은 그 요소의 특징을 강조하기 위해서 매우 과장되어 있다. In particular, the scale of some of the elements in the figures are greatly exaggerated to emphasize characteristics of the elements. 또한, 도면은 동일한 축척으로 도시되지 않은 것을 유념해야 한다. Also, the drawings are to be noted that, not shown in the same scale. 유사하게 구성될 수 있는 1 이상의 도면에서 도시한 요소는 동일한 참조부호를 사용하여 지시된다. Element shown in more than one figure that may be similarly configured are indicated using the same reference numerals.

도 1은 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 컴퓨터 구현 방법의 일 실시예를 도시한다. Figure 1 illustrates one embodiment of a computer-implemented method for determining a location of the test data in the design data space. 도 1에 도시한 모든 단계는 방법의 실시를 위해서 필수적인 것이 아님을 유념해야 한다. All steps illustrated in Figure 1 is to be noted that not essential to the practice of the method. 1 이상의 단계가 도 1에 나타낸 방법으로부터 생략되거나 그 방법에 부가될 수 있으며, 그 방법은 여전히 본 실시예의 범주 내에서 실시할 수 있다. The one or more steps may be omitted, or from the method shown in Figure 1 in addition to the method, and the method can still be done within the scope of this embodiment.

*일반적으로, 상기 방법은 데이터 준비 단계와, 레시피(recipe) 셋업 단계(예컨대, 웨이퍼 검사 레시피 셋업)와, 웨이퍼 검사 단계 자체를 포함할 수 있다. * In general, the method can include a data preparation stage, and the recipe (recipe) setup stage (e.g., a wafer inspection recipe set-up), a wafer inspection step itself. 상기 방법은 리뷰(review) 및 분석 단계를 또한 포함할 수 있다. The method may also include a review (review), and the analysis phase. 데이터 준비 단계는 웨이퍼 상에 제조되고 있거나 웨이퍼 상에 제조될 장치의 물리적 설계 레이아웃을 반영하는 설계 데이터(예컨대, 그래픽 데이터 스트림(GDS) 파일, GDSII 파일, 또는 다른 표준 파일이나 데이터베이스와 같은 데이터 구조로부터 획득된 정보)를 생성하거나 취득하는 단계를 포함할 수 있다. Data preparation step from the data structure, such as the design data (e. G., The graphic data stream (GDS) files, GDSII files or other standard file or database that reflects the physical design layout of the device is manufactured on a wafer or have been manufactured on the wafer It may include a step of generating or acquiring information obtained). GDS 파일, 다른 파일, 또는 데이터베이스로부터의 정보는 물리적 설계 레이아웃 프리-데코레이션(pre-decoration)을 기술할 수 있다(즉, 설계에 부가된 OPC(optical proximity correction; 광 근접 보정) 특징 및 임의의 다른 RET(resolution enhancement technology; 해상도 향상 기술) 특징이 없이). GDS files, different files, or information from a database physical design layout pre-decoration (pre-decoration) can be written (that is, the OPC (optical proximity correction in addition to the design; optical proximity correction) characteristics, and any other RET (resolution enhancement technology; resolution enhancement) without this feature).

도 1에 도시한 방법은 여기에 추가로 기술하는 바와 같이 서브-픽셀(sub-pixel) 정밀도 내에서 검사 데이터 스트림을 설계 데이터에 정렬시키는 단계를 일반적으로 포함한다. Figure 1 is a method shown in this sub as will be described in addition to the - generally comprises the step of sorting the inspection data in the design data stream in a pixel (sub-pixel) precision. 이러한 방식에서, 여기에 기술한 방법은 검사(예컨대, 웨이퍼 검사)를 위한 "설계에 정렬하는(align to design)" 방법이라고 일반적으로 칭해질 수 있다. In this manner, the methods described herein may be referred to generally as "arranged in design (to align design)" Method for the inspection (e.g., a wafer inspection). 상기 방법은 설계 데이터와 선택적으로 웨이퍼 검사를 위한 콘텍스트 데이터를 활용한다. The method makes use of the context data for the wafer inspection to the design data and selective. 이러한 방식에서, 여기에 기술한 방법은 "콘텍스트 기반 검사(CBI)" 방법이라도 또한 칭할 수 있다. In this manner, the methods described herein may also be referred to even manner "Context-based tests (CBI)". 장치 설계 데이터 및 콘텍스트 데이터는 웨이퍼 검사 감도를 증가시키고, 뉴슨스 이벤트(nuisance event) 검출을 극적으로 줄이고, 결함 분류 정밀도를 증가시키고, PWQ(process window qualification)와 같은 검사 시스템에 대한 적용을 향상하기 위해 사용될 수 있다. To device design data and context data increases the wafer inspection sensitivity, New CL event (nuisance event) dramatically reduce the detection, and increasing the defect classification accuracy, improve the application of the inspection system, such as a PWQ (process window qualification) to be used. 콘텍스트 데이터는 여기에 추가로 기술하는 바와 같은 결함 리뷰 프로세스 및 시스템에 장점을 제공하기 위해 사용될 수 있다. Context data may be used to provide advantages in the defect review process and system, as described further herein. 또한, 설계 데이터 및 콘텍스트 데이터를 사용하는 방법의 예는 미국 특허 6,886,153호(Devis)와, 미국 특허 출원 공개번호 2005/0004774호(Volk 등)로서 2005년 1월 6일자로 공개된 미국 특허 출원 일련번호 10/883,372호(2004년 1월 1일 출원)에 개시되고, 여기에 완전히 언급된 것과 같이 참고자료로 포함된다. In addition, an example of how to use the design data and context data are described in U.S. Patent No. 6,886,153 (Devis) and, U.S. Patent Application Publication No. 2005/0004774 call (Volk, etc.) as a set of U.S. Patent Application, published 16 May 2005 date It is disclosed in Serial No. 10 / 883,372 call (filed May 1, 2004), hereby incorporated by reference as fully described herein. 여기에 기술한 방법은 그러한 특허 및 특허 출원에 기술한 임의의 방법의 임의의 단계를 포함할 수 있다. The methods described herein may include any step of any of the methods described in those patents and patent applications.

여기에 기술한 방법은 핫 스팟(hot spot) 탐색 단계를 포함할 수 있다. A method described herein may comprise a hot spot (hot spot) search phase. 핫 스팟 탐색은 기술 조사 및 전개, 제품 설계, RET 설계, 레티클 설계 및 제조, 및 제품 램프(ramp) 동안에 수행될 수 있다. Hot Spot search may be carried out during the research and technology development, product design, RET design, reticle design and manufacturing, and product ramp (ramp). 핫 스팟 탐색 단계는 레티클 설계 향상과 결함 모니터링 및 분류를 위해 핫 스팟을 식별하는 단계를 포함할 수 있다. Hot spots navigation steps may include identifying a hot spot for the reticle design defects and improve the monitoring and classification. 핫 스팟 탐색 단계는 핫 스팟 데이터베이스와 같은 핫 스팟에 대한 정보를 포함하는 데이터 구조를 생성하는 단계를 또한 포함할 수 있다. Hot spot search step may also include the step of generating a data structure containing information about the hot spot, such as a hot spot database. 일부 실시예에서, 핫 스팟 탐색은 다중 소스를 사용하여 수행될 수 있다. In some embodiments, the hot spot search may be performed using multiple sources. 예컨대, 핫 스팟 탐색은 설계 스페이스 핫 스팟 탐색과, 웨이퍼 스페이스 핫 스팟 탐색과, 레티클 핫 스팟 탐색과, 테스트 스페이스 핫 스팟 탐색과, 프로세스 스페이스 핫 스팟 탐색 중에서 임의의 것 사이의 상관관계를 사용하여 수행될 수 있다. For example, the hot spot search is to use the correlation between the design space, a hot spot search and wafer spaces hot spot search and reticle hot spot search and test space hot spot search and to any out of the process space, a hot spot search performed It can be. 일 예에서, 핫 스팟의 탐색은 설계, 모델링 결과, 검색 결과, 계측 결과, 및 테스트 및 오류 분석(FA) 결과의 다중 소스를 상호 연관지어 수행될 수 있다. In one example, a search for hot spots can be performed design, modeling results, search results, measuring results, and testing and failure analysis (FA) built correlating multiple sources of the results. 여기에 기술한 임의의 단계는 핫 스팟을 탐색하기 위하여 임의의 조합으로 사용될 수 있다. Any step described herein may be used in any combination to search for hot spots.

설계 스페이스에서, 핫 스팟은 설계 데이터 내의 임계점 목록을 생성하기 위해 설계 룰 점검(DRC)의 결과를 사용하여 식별될 수 있다. In the design space, a hot spot can be identified using the results of a design rule check (DRC) to create a list of critical points in the design data. DRC는 마스크 제조(프리-마스크(pre-mask)) 이전의 레티클 레이아웃 데이터의 품질 제어(QC; quality control)를 위해 통상적으로 수행된다. DRC is a mask made (pre-mask (pre-mask)) the quality control of the transfer of the reticle layout data; is carried out in a conventional for (QC quality control). 그리하여, DRC는 핫 스팟을 생성하지 않을 수 있다. Thus, DRC may not create a hot spot. 대신에, DRC의 결과는 DRC 룰의 부분이 아닌 설계 매뉴얼에 있거나 새롭게 탐색된 새로운 마진 핫 스팟을 식별하는데 사용될 수 있다. Instead, the results of the DRC can be used to identify a new hot spot margins or newly designed navigation in the manual are not part of the DRC rules. 또한, 핫 스팟은 전자 설계 자동화(EDA; electron design automation)를 사용하여 탐색될 수 있다. In addition, the hot spot is electronic design automation; may be searched by using the (EDA electron design automation). 이러한 방식에서, 핫 스팟 탐색 단계 동안에, 설계 룰(마진 체커(marginality checker)로서 사용된 DRC) 및/또는 EDA 설계 툴(tool)이 핫 스팟의 소스로서 사용될 수 있다. In this way, during the hot spot search phase, the design rule is (margin checker (DRC is used as a checker marginality)) and / or EDA design tools (tool) can be used as a source of hot spots. 또한, 핫 스팟은 컴퓨터 보조 설계(TCAD) 툴 및 프록시를 위한 기술을 사용하여 탐색될 수 있다. In addition, hot spots can be searched using the technology for computer-aided design (TCAD) tools and proxies. TCAD 툴은 캘리포니아주 마운티 뷰 소재의 시놉스사(Synopsis, Inc.)로부터 상업적으로 입수가능하다. TCAD tools are commercially available from the main county town of Sinop, Inc. View, California (Synopsis, Inc.). 또한(또는, 대안적으로), 캘리포니아주 산 요세 소재의 KLA-Tencor사로부터 상업적으로 입수가능한 디자인 스캔(Design Scan) 분석 소프트웨어, 임의의 패턴 검색, 및 설계 콘텍스트(예컨대, 기능 블록, 설계 라이브러리 요소, 셀, 패턴이 중복적인지 아닌지, 패턴 밀도, 더미/충전(fill) 대(對) 활성 등)가 핫 스팟의 소스로서 사용될 수 있다. In addition (or alternatively), California San Jose KLA-Tencor commercially available design scanned from the captivity of the material (Design Scan) analysis software, random pattern search, and design context (for example, function block, design library elements , cell, jeokinji pattern is duplicated or not, the pattern density, pile / charge (fill) for (對) activity etc.) may be used as the source of the hot spot. 다른 예에서, 결함의 설계 데이터 기반 그룹화(파레토(pareto) 분석과 함께 또는 없이)가 핫 스팟을 탐색하고 그룹화하는데 사용될 수 있으며, 그것은 여기에 기술한 바와 같이 수행될 수 있다. In another example, it is used to navigate to the hot spot (with or without a Pareto (pareto) analysis) the design data based on the grouping of defects, group, and it may be performed as described herein.

추가적인 예에서, 설계 스페이스에서, 핫 스팟 탐색 단계는 설계 데이터 스페이스 내의 실제 결함 위치를 식별하기 위해, 웨이퍼 상에 인쇄된 설계 데이터의 주사형 전자 현미경(SEM) 이미지를 설계 데이터에 정렬하거나 중첩시키는 단계(여기에 기술한 바와 같이 수행될 수 있다)를 포함할 수 있고, 설계 데이터 스페이스 내의 결함의 위치에 근접한 설계 데이터에 기초한 임의의 패턴 검색은 설계에서 유사한 가능한 핫 스팟을 식별하기 위해 수행될 수 있다. In a further example, the design space, a hot spot with a search step is the step of in order to identify the actual defect position in the design data space, arranged to a scanning electron microscope (SEM) image of the design data printed on the wafer on the design data or overlay may include (a may be performed as described herein), any pattern search based on the proximity of design data on the location of the defects in the design data space may be performed to identify possible hot spot is similar in design . 그 후, 체계적 결함 및 설계 데이터 내의 그것의 설계 그룹을 식별하기 위해, 여기에 기술한 바와 같이 수행될 수 있는, 웨이퍼에 대한 오리지널 검사 결과에 대하여 수행된 리피토(repeater) 분석이 사용될 수 있다. Then, there, is to be performed, the original test Lipitor (repeater) performed on the analysis result for the wafer, as described herein may be used to identify the group in its design systematic faults and design data. 이러한 접근 방식의 하나의 이점은 타깃 결함이 설계 데이터 스페이스 내에 실질적으로 정밀하게 위치되는 경우, 임의적인 패턴 검색 및/또는 체계적 결함 식별을 위해 사용된 패턴 검색창이 결함마다 조정될 수 있다는 것이다. One advantage of this approach is that if the target fault can be substantially accurately positioned by, for each pattern, the search window is used for the defect arbitrary pattern search, and / or systematic defect identification adjusted in the design data space.

웨이퍼 스페이스에서, 핫 스팟은 각각 여기에 추가로 기술하는 바와 같이 수행될 수 있는 리피터 분석, 체계적(예컨대, 프로세스 마진) 결함의 구역적/공간적 시그네처(signature) 분석, 체계적 결함의 일시적 시그네처 분석, 레티클/다이 스페이스 내에서의 탐색을 위해 신호 대 잡음비(S/N)를 향상하기 위한 설계 오버레이에 의한 적층 다이(또는 레티클) 결과, 및 체계적 결함 또는 체계적 결함 그룹을 우선시키기 위한 결함의 속성으로서 결함 스페이스에 상호 연관지어진 수율(또는 KP(kill probability))의 1 이상을 사용하여 탐색될 수 있다. In the wafer space, a hot spot with each repeater analysis may be performed as described further herein, systemic (e.g., a process margin) areas red / spatial signature (signature) analysis of the defect, the temporary signature analysis of systematic defect , stacked according to the designed overlay for improving the signal-to-noise ratio (S / N) for the search in the reticle / die space, the die (or reticle) results, and, as an attribute of the defect for first systematic fault or systematic defect group It may be searched by using more than a built correlate the defect space yield (or KP (kill probability)).

레티클/다이 스페이스에서, 핫 스팟은 여기에서 추가로 기술하는 바와 같이 수행될 수 있는 리피터 분석, 결함 밀도 매핑, 설계 패턴 기반 그룹화 분석, S/N을 향상시키기 위한 설계 콘텍스트(예컨대, 기능 블록)에 의한 필터링, 설계 내의 콜드 스폿(cold spot)을 탐색하기 위한 레티클 검사로부터 관심없는 결함의 식별중의 1 이상을 이용하여 탐색될 수 있다. On the reticle / die space, a hot spot is to be performed, as more described in the here repeater analysis, defect density map, the design pattern based grouping analysis, design context (e.g., function blocks) to improve the S / N from the reticle inspection according to filter, browse the cold spot (cold spot) in the design can be searched by using the at least one of the identification of the defect-free interest.

테스트 스페이스에서, 핫 스팟은 매핑을 설계하기 위한 비트 오류(bit failure)와 매핑을 설계하기 위한 로직 비트맵 밀도 중의 1 이상을 사용하여 탐색될 수 있으며, 그 양쪽은 관심없는 결함(또는 설계에서의 콜드 스폿)을 식별하기 위하여 리피터 분석(웨이퍼 스페이스에서 수행) 또는 설계 데이터 기반 그룹화(레티클/다이 스페이스에서 수행)와 결합될 수 있다. In a test space, a hot spot is in the logic bit map can be searched by using 1 or more of density, both of which are not interested in the defect (or design for designing a mapping and bit error (bit failure) for designing a mapping cold spot) can be combined with the repeater analysis (performed at the wafer space), or design data based grouping (done in the reticle / die space) in order to identify. 이들 단계의 각각은 여기에 추가로 기술하는 바와 같이 수행될 수 있다. Each of these steps may be performed as described further herein.

프로세스 스페이스에서, 핫 스팟은 핫 스팟의 소스로서의 PWQ(다이-다이, 표준 기준 다이, 또는 다이-데이터베이스 방법을 사용)와, 핫 스팟으로서 임계 설계 특징 및 프로세스 창을 결정하기 위한 프로세스의 DOE(design of experiment)(다이-다이, 표준 기준 다이, 또는 다이-데이터베이스 방법을 사용)를 사용하여 탐색될 수 있고, 그 각각은 여기에 추가로 기술하는 바와 같이 수행될 수 있다. In the process space, a hot spot is as a hot spot source PWQ of a process for determining a (die-die, a standard reference die, or the die using the database method) and, as a hot-spot critical design feature, and process window DOE (design of experiment) (die-die, a standard reference die, or di-, and can be searched by using the database using the method), each of which can be performed as described further herein.

일부 실시예에서, 도 1의 단계 10에 도시한 바와 같이, 상기 방법은 설계 데이터 내의 소정의 정렬 사이트를 선택하는 단계를 포함한다. In some embodiments, as shown in step 10 of Figure 1, the method comprises the step of selecting a predetermined alignment sites in the design data. 소정의 정렬 사이트 선택 단계는 검사 시스템을 사용하여 수행될 수 있다. Predetermined alignment site selection step may be performed by using the inspection system. 소정의 정렬 사이트는 검사 프로세스 레시피의 셋업 동안에 선택될 수 있다. Predetermined alignment sites may be selected during setup of the inspection process recipe. "레시피"는 일반적으로 검사와 같은 프로세스를 수행하기 위한 지령 세트로서 규정된다. "Recipe" is defined as a set of instructions to perform the general process, such as inspection. 여기에 기술하는 바와 같이 웨이퍼 검사를 위한 레시피 셋업은 자동, 반-자동(예컨대, 유저-보조), 또는 수동으로 수행될 수 있다. A recipe set-up for wafer inspection, as described herein, automatic, semi-automatic (e. G., The user-assistance) can be carried out in, or manually.

일 예에서, 검사 시스템에 의해 수행되는 검사 프로세스의 셋업 동안에, 설계 데이터에 부가하여, 웨이퍼 스와싱(swathing) 정보, 검사 시스템 모델 넘버, 검사를 위해 사용될 광학 모드, 및 픽셀 사이즈와 같은 검사 시스템 매개변수에 관한 정보가 소정의 정렬 사이트를 선택하기 위해 사용될 수 있다. In one example, during the setup of the inspection process performed by the inspection system, in addition to the design data, the wafer Su Singh (swathing) information, the inspection system model number, the inspection system parameters, such as an optical mode, and the pixel size to be used for inspection there is information about a variable may be used to select a desired sorting site. 소정의 정렬 사이트는 검사될 웨이퍼의 1 이상의 속성에 기초하여 선택될 수 있다. Predetermined alignment site may be selected based on one or more properties of the wafer to be inspected. 소정의 정렬 사이트(또는 이 데이터를 칭하는 표식)에 대한 데이터 및/또는 그것의 이미지는 검사 프로세스를 위한 레시피에 저장될 수 있다. Data and / or its image in the predetermined alignment site (or marker referring to the data) may be stored in the recipe for the inspection process. 예컨대, 웨이퍼 상의 층에 대한 소정의 정렬 사이트에 관한 정보는 웨이퍼 상의 층에 대한 검사 프로세스 레시피 내에 정렬 데이터로서 저장될 수 있고, 그 정렬 데이터는 검사 시스템이 이러한 특정 장치 및 층의 웨이퍼를 검사할 때마다 사용할 수 있다. For example, the information concerning the given alignment site for the layer on the wafer may be stored as arranged data in the inspection process recipe for the layer on the wafer, and alignment data to the check for such a wafer of specific devices and layer inspection system each can be used.

일부 실시예가 웨이퍼에 대한 데이터 및/또는 이미지를 취득하기 위한 "웨이퍼 스캐닝 단계"를 포함할지라도, 그러한 데이터 및/또는 이미지는 당업계에 공지된 임의의 적절한 기술 및/또는 시스템을 사용하여 취득될 수 있다는 것을 이해해야 한다. Some embodiments even comprise a "wafer scanning step" to obtain the data and / or images on the wafer, such data and / or images are to be obtained using any suitable technique and / or system known in the art it can be appreciated that. 예컨대, 웨이퍼에 대한 데이터 및/또는 이미지는 여기에 기술한 검사 시스템 또는 필드별 이미지 취득을 수행하도록 구성된 다른 검사 시스템에 의해 취득할 수 있다. For example, data and / or images on the wafer can be obtained by another inspection system configured to perform the inspection system, or acquired by image fields described herein. 이러한 방식에서, 웨이퍼에 걸친 스캐닝 대신에, 검사 시스템은 스테핑(stepping) 방식으로 데이터 및/또는 이미지를 취득할 수 있다. In this way, instead of scanning over the wafer, the inspection system can obtain data and / or image as a stepping (stepping) method. 다른 예에서, 웨이퍼에 대한 데이터 및/또는 이미지는 여기에 기술한 검사 시스템 또는 통상적으로 자동화 프로세스 검사(API)라고 칭하는 포인트별 검사를 수행하도록 구성된 다른 검사 시스템에 의해 취득할 수 있다. In another example, the data and / or images on the wafer can be obtained by another inspection system configured to perform the inspection system, or conventional point-by-point scan called as automated process check (API) as described herein.

소정의 정렬 사이트를 선택하기 위해 몇몇 방법이 사용될 수 있다. There are several methods can be used to select a predetermined alignment sites. 일 실시예에서, 상기 방법은 소정의 정렬 사이트에 대응하는 설계 데이터를 취득하는 단계를 포함한다. In one embodiment, the method includes acquiring design data corresponding to the predetermined sorting site. 여기에 기술한 방법에서 사용할 수 있는 소정의 정렬 사이트에 대한 데이터 또는 이미지는 렌더드(rendered) GDS 클립(여기에 사용된 용어 "클립"은 설계 레이아웃의 비교적 작은 부위를 칭한다)과, 렌더드 GDS 클립에 정렬된 검사 시스템에 의해서 생성된 이미지를 포함한다. Data or images on this predetermined alignment site that can be used in a method described in the render-de (rendered) GDS clip (the term "clip" as used herein refers to relatively small areas of the design layout) and, render de GDS It includes an image generated by the inspection system arranged on a clip. 소정의 정렬 사이트에 대응하는 설계 데이터를 시뮬레이션(또는 "렌더링")하는 단계는 설계 데이터가 웨이퍼 상에 어떻게 인쇄되는지를 설명하는 이미지를 생성하는데 사용할 수 있다. The step of simulation (or "rendered"), the design data corresponding to the predetermined alignment sites may be used to create an image for explaining a design that the data is what printed on the wafer. 상기 방법은 시뮬레이션된("렌더링된") 이미지와 설계 데이터 또는 GDS 클립의 교차-상호연관을 수행하는 단계와, 시뮬레이션된 이미지의 위치를 설계 데이터 스페이스에 (즉, 설계 데이터 스페이스 내의 좌표에) 기록하는 단계를 포함한다. The method simulated ( "render") image of the design data or intersection of the GDS clip - the step of performing the correlation, the position of the simulated image on the design data space records (i.e., the coordinates in the design data space) and a step of. 소정의 정렬 사이트에 대응하는 설계 데이터가 전술한 바와 같이 웨이퍼 상에 어떻게 인쇄될지를 설명하는 이미지 시뮬레이션은 임의의 적합한 방법, 알고리즘, 또는 KLA-Tencor사로부터 상업적으로 입수가능한 PROLITH와 같은 당업계에 공지된 소프트웨어를 사용하여 수행할 수 있다. Image to describe what will happen printed on the wafer, as the design data corresponding to the predetermined alignment site above simulation is known in the art, such as commercially available PROLITH as from any suitable method, algorithm, or KLA-Tencor captive It can be carried out using the software.

또한, 1 이상의 프로세스가 웨이퍼에 대하여 수행된 후에, 소정의 정렬 사이트가 웨이퍼 상에 어떻게 인쇄될지를 설명하는 시뮬레이션 이미지가 전술한 바와 같이 생성될 수 있다. In addition, after the one or more processes performed on the wafer, a simulation image to describe whether a predetermined alignment site what printed on the wafer may be generated as described above. 1 이상의 프로세스는, 예컨대, 리소그라피, 리소그라피 및 에치(etch)의 조합, 다른 리소그라피 프로세스 등을 포함할 수 있다. One or more processes may include, for example, lithography, a combination of lithography and etch (etch), other lithographic processes. 이러한 방식에서, 여기에 기술한 방법에 사용된 소정의 정렬 사이트에 대한 데이터는 검사 이전에 웨이퍼에 대하여 수행된 1 이상의 프로세스에 기초하여 선택되거나 생성되는 1 이상의 시뮬레이션된 이미지를 포함할 수 있다. In this way, the data for the predetermined alignment sites used in the methods described herein may include one or more simulated images that are selected or generated based on one or more processes performed on the wafer prior to inspection. 다른 프로세스가 웨이퍼에 대하여 수행된 후에 취득된 검사 데이터의 정렬을 위한 소정의 정렬 사이트에 대하여 다른 데이터를 사용하는 것은 여기에 기술한 방법의 정밀도를 증가시킬 수 있다. The use of other data with respect to a predetermined alignment site for the alignment of the scan data acquired after the other process is performed for the wafer may increase the accuracy of the methods described herein.

소정의 정렬 사이트를 선택하는 단계는 검사 프로세스 및 시스템과 양립할 수 있는 소정의 정렬 사이트를 선택하기 위하여 설계 데이터(예컨대, GDS 데이터)를 전-처리하는 단계를 포함할 수 있다. Selecting a predetermined alignment site design data (e.g., GDS data) for selecting a predetermined alignment sites that are compatible with the inspection process and system I can comprise the step of treating. 예컨대, 일부 예에서, 렌더링 된 GDS 클립은 그 GDS 클립이 웨이퍼 제조 프로세스에 의해 야기된 변동(예컨대, 컬러 변동)에 영향을 받지 않기 때문에, 여기에 기술한 방법에서의 소정의 정렬 사이트에 대한 데이터로서 사용하는데 이점이 있다. For example, in some instances, because of the rendered GDS clips are not influenced to a change (e.g., color change) caused by the wafer fabrication process that GDS time, data for the predetermined alignment sites in the method described herein It is advantageous for use as. 하지만, 렌더링 된 GDS 클립 "오프-라인"에 대하여 정렬된, 검사 시스템에 의해 취득된 소정의 정렬 사이트의 이미지는, 그 이미지가 렌더링 된 GDS 클립보다는 검사 시스템에 의해 생성된 웨이퍼 상의 정렬 사이트의 이미지와 더욱 유사할 수 있고 이에 의해 더욱 정밀한 정렬을 제공할 수 있기 때문에, 장치 제조의 나중의 단계에서 생성된 검사 데이터와 함께 사용하는 것이 유리하다. However, the rendered GDS clip "off-line", the image of the predetermined alignment site acquired by the inspection system, the image is an image of the alignment sites on the wafer generated by the inspection system than the rendered GDS clip aligned with the since the can more similar it is possible to provide a more precise alignment and thereby, it is advantageous to use together with the test data generated at a later stage of the manufacturing apparatus. 따라서, 일부 실시예에서, 여기에 기술한 방법에서 사용된 정렬 데이터는, 웨이퍼 상의 정렬 사이트를 위한 데이터에의 적합한 매치가 검사 구동시 발견될 수 있는 것을 보장하기 위해, GDS 클립과 그 GDS 클립에 정렬된 이미지 양쪽을 포함할 수 있다. Thus, in some embodiments, the sorted data in a manner described herein, to, GDS clip and the GDS clip to ensure that there is a suitable match for the data for the ordered sites across the wafer can be found during the test drive It may include both aligned image. 대안적으로, 소정의 정렬 사이트의 중심과 같이 설계 데이터 내의 소정의 정렬 사이트의 1 이상의 속성이 결정될 수 있고, 검사 시스템에 의해 취득된 정렬 사이트의 이미지의 대응하는 중심이 검사 픽셀 데이터를 설계 데이터에 정렬시키기 위해 결정되고 사용될 수 있다. Alternatively, as shown in the center of the predetermined alignment sites can be determined which one or more properties of the predetermined alignment sites in the design data, the corresponding center of the image of the aligned sites obtained by the inspection system, the inspection pixel data in the design data It can be used to determine alignment.

다이마다 선택된 소정의 정렬 사이트의 수는 크게 변할 수 있다. Each die can be selected in a predetermined alignment sites may vary greatly. 예컨대, 비교적 드문드문한 세트의 소정의 정렬 사이트가 선택될 수 있다. For example, a relatively sparse predetermined alignment of a set of sites may be selected. 또한, 소정의 정렬 사이트는 다이에 걸친 소정의 빈도로 선택될 수 있다. Further, the predetermined alignment sites may be selected at a predetermined frequency over a die. 소정의 정렬 사이트가 다이 자체에 포함될 수 있기 때문에, 소정의 정렬 사이트는 다이 내의 장치 특징 및/또는 다이의 장치 영역 내에 위치한 특징을 포함하도록 선택될 수 있다. Since the predetermined alignment sites may be included in the die itself, the predetermined alignment sites may be selected to include features located within the device features and / or a device region of the die in the die. 이러한 방식에서, 소정의 정렬 사이트는 설계 데이터의 사전-존재하는 특징을 포함하도록 선택될 수 있다. In this way, the predetermined site is pre-aligned in the design data may be selected to include features that are present. 그러한 소정의 정렬 사이트는, 설계 데이터가 정렬 특징을 포함하도록 수정되지 않아도 되고 정렬 특징이 다이의 사이즈를 증가시키기 않기 때문에 유리하다. The predetermined alignment is such a site, is advantageous since the design data does not need to be modified to include an alignment feature aligned feature is not to increase the size of the die.

상기 방법은 검사 시스템에 의해 취득된 데이터 또는 이미지 내에서 특유하게 식별될 수 있는(일부 비-정렬 공차 창 내에서) 설계 데이터 내의 소정의 정렬 사이트를 선택하는 단계를 또한 포함할 수 있다. The method or the data that can be distinctively identified in the images acquired by the inspection system may include the step of selecting the predetermined alignment sites in the design data, and (in some non-alignment tolerance window). 예컨대, 소정의 정렬 사이트는 소정의 검색 범위 불확실성 내에서 특유한 정렬 특징(즉, 타깃)을 포함하도록 선택될 수 있다. For example, the predetermined alignment sites may be selected to include specific alignment features within a given search range uncertainty (i. E., Target). 이러한 방식에서, 웨이퍼 상의 정렬 사이트의 위치의 특정의 위치적 불확실성이 이미지 또는 데이터에 주어지면, 임의의 모호한 점이 없이 두 정렬 사이트의 비교적 강한 매치를 식별하기 위해 정렬 데이터와, 이미지 또는 데이터에 대하여 보정이 수행될 수 있다. In this manner, when the specific position uncertainty of the alignment sites on the wafer position given to the image or data, and correction of the alignment data and the image or data to identify the relatively strong match of two aligned site without any ambiguity problem of this can be carried out.

일 실시예에서, 소정의 정렬 사이트는 x 및 y 방향에서 특유한 1 이상의 속성을 갖는 적어도 하나의 정렬 특징을 포함한다. In one embodiment, the predetermined alignment site comprises at least one alignment feature having at least one characteristic property in the x and y directions. 그러한 소정의 정렬 사이트의 하나의 실시예가 도 2에 도시된다. One embodiment of such a predetermined alignment site is shown in FIG. 도 2에 도시한 바와 같이, 소정의 정렬 사이트(32)는 정렬 특징(34)을 포함한다. 2, the predetermined alignment site 32 includes an alignment feature (34). 정렬 특징(34)은 x 및 y 방향에서 특유한 1 이상의 속성을 갖는다. Alignment feature 34 has at least one characteristic property in the x and y directions. 예컨대, 정렬 특징의 코너는 다이 내의 다른 특징에 대하여 x 및 y 방향에서 특유한 정렬 특징을 부여하고, 정렬 특징을 근접화한다. For example, the corners of the screen alignment features are given the distinctive features aligned in x and y direction with respect to other features in the die, close the alignment features. 소정의 정렬 사이트는 유사하거나 상이하게 구성될 수 있는 1 이상의 그러한 정렬 특징을 또한 포함할 수 있다. Predetermined alignment site may also include a similar or more than 1, which may be configured differently such alignment features. 이러한 방식에서, 정렬 특징은 x 및 y 방향에서 특유할 수 있다. In this manner, the alignment features may be unique in the x and y directions.

대안적인 실시예에서, 소정의 정렬 사이트는 적어도 2개의 정렬 특징을 포함한다. In an alternative embodiment, the predetermined alignment site comprises at least two alignment features. 두 정렬 특징의 첫 번째는 x 방향에서 특유한 1 이상의 속성을 갖는다. The first of the two second alignment characteristic has a specific one or more properties in the x direction. 두 정렬 특징의 두 번째는 y 방향에서 특유한 1 이상의 속성을 갖는다. Two of the two second alignment characteristic has a specific one or more properties in the y direction. 그러한 소정의 정렬 사이트의 실시예는 도 2에 도시한다. Examples of such a predetermined alignment site is shown in Fig. 도 2에 도시한 바와 같이, 소정의 정렬 사이트(32)는 정렬 특징(38)을 포함한다. 2, the predetermined alignment site 32 includes an alignment feature (38). 정렬 특징(38)은 x 방향에서는 특유하지만, y 방향에서의 정렬에 관한 정보는 제공하지 않는 1 이상의 속성을 갖는다. Alignment features 38 are information relating to the alignment in the x direction, but the unique, y direction has at least one property is not provided. 예컨대, 정렬 특징(38)의 수직 에지는 다이 내의 다른 특징에 대하여 x 방향에서 특유한 정렬 특징을 부여하고, 정렬 특징을 근접화할 수 있다. For example, the vertical edges of the alignment features 38 may hwahal grant specific alignment features in the x direction with respect to other features in the die, close the alignment features. 소정의 정렬 사이트는 1 이상의 그러한 특징을 포함할 수 있다. Predetermined alignment site may include one or more such features.

소정의 정렬 사이트(36)는 정렬 특징(40)을 포함한다. Predetermined alignment site 36 includes an alignment feature (40). 정렬 특징(40)은 y 방향에 특유하지만 x 방향에서의 정렬 정보를 제공하지 않는 1 이상의 속성을 갖는다. Alignment features 40 are specific to the y direction, but have one or more attributes does not provide alignment information in the x direction. 예컨대, 정렬 특징(40)의 수평 에지는 다이 내의 다른 특징에 대하여 y 방향에서 특유한 정렬 특징을 부여하고, 정렬 특징을 근접화할 수 있다. For example, the horizontal edges of the alignment features 40 may be given a distinctive hwahal alignment features in the y direction with respect to other features in the die, close the alignment features. 소정의 정렬 사이트는 1 이상의 그러한 특징을 또한 포함할 수 있다. Predetermined alignment site may also include one or more such features. 또한, 소정의 정렬 사이트는 x 및/또는 y 방향에 특유한 2 이상의 정렬 특징을 포함할 수 있다. Further, the predetermined alignment site may include alignment features or more unique 2 in the x and / or y directions. 이러한 방식에서, 소정의 정렬 사이트는 "라이브(live)" 이미지 또는 데이터(예컨대, 검사 동안 검사 시스템에 의해 취득한 이미지 또는 데이터)와 소정의 정렬 사이트에 대한 데이터 사이의 절대 (x, y) 오프셋을 결정하기 위하여, 조합하여 충분한 x 및 y 정렬 정보를 제공하는 특징(38 및 40)과 같은 정렬 특징 세트를 포함하도록 선택될 수 있다. In this way, the absolute (x, y) offset between the predetermined alignment site "live (live)" images or data data (for example, inspection for the image or the data acquired by the inspection system), and a predetermined alignment site It may, be selected to include a set of alignment features, such as a combination which provides sufficient information x and y alignment features 38 and 40 to determine.

소정의 정렬 사이트의 선택은 수동, 자동, 또는 그 둘의 임의의 조합(즉, 반-자동 또는 유저-보조)으로 수행할 수 있다. The choice of the predetermined alignment sites any combination of manual, automatic, or both (i.e., semi-co-automatically or by user) can be carried out. 수동, 자동 또는 그 양쪽으로 수행되는지 간에, 소정의 정렬 사이트 선택은 설계 데이터, 웨이퍼의 광학 또는 전자 빔 이미지, 또는 그 양쪽을 사용하여 수행할 수 있다. Between it is performed manually, automatically or both, predetermined alignment site selection can be performed using an optical or e-beam images, or both sides of the design data, the wafer. 소정의 정렬 사이트의 유저-보조 선택에서, 유저는 전술한 특유 기준을 만족하는 1 이상의 소정 정렬 사이트를 결정하기 위해서, 컴퓨터 보조 설계(CAD) 레이아웃, 웨이퍼의 라이브 또는 저장된 광학 또는 전자 빔 이미지, 또는 그 양쪽을 검사할 수 있다. The user of the predetermined alignment site in the secondary selection, the user to determine the one or more predetermined alignment site which satisfies the above-mentioned specific criteria, computer-aided design (CAD) layout, live or stored, optical or electron beam images of the wafer, or you can check the sides.

소정의 정렬 사이트의 자동 또는 반-자동 선택에서, 상기 방법은 검사 시스템을 사용하여 웨이퍼 상의 다이 열을 스캐닝하는 단계와, 특유의 정렬 사이트를 식별하기 위해 다이의 각 프레임을 처리하는 단계(예컨대, 알고리즘 실행에 의해)를 포함할 수 있다. Automatic or semi the predetermined alignment site in the automatic selection, the method comprising: processing each frame of the die in order to identify phases and, distinctive alignment site for scanning the die open on the wafer by using the inspection system (e. G. may include by the algorithm is running). 용어 "프레임"은 일반적으로 웨이퍼의 스캐닝 동안에 취득한 검사 데이터 또는 이미지의 스와스 내의 다이의 일부에 대한 데이터 또는 이미지로서 여기에 규정된다. The term "frame" is typically a data or image of a portion of scan data or the die in the swath of the image acquired during the scanning of the wafer is defined herein. 프레임을 처리하는 단계는 프레임 내의 특징의 x 및 y 구배를 결정하는 단계와, 소정의 정렬 사이트에 사용하기 위하여 x 및/또는 y 방향에서의 비교적 강한 구배를 갖는 1 이상의 특징을 선택하는 단계를 포함한다. Processing the frame comprises the step of determining the x and y-gradient of the characteristics within a frame, select at least one having a relatively large gradient in the x and / or y directions characteristics for use in a predetermined alignment site do. 상기 방법은 구배의 단지 하나의 비교적 강한 피크가 소정의 검색 범위 내에 위치하는지를 결정하기 위해 그러한 특징을 포함하는 패치 이미지(patch image) 및 프레임의 교차-상호 연관을 수행하는 단계를 포함한다. And a step of performing a correlation, said method comprising the patch such feature to determine if there is only one relatively large peak in the gradient in a predetermined position of the search image (patch image) and the cross frame. 이러한 방식에서, 패턴 검색창 내에서 특유한 정렬 특징이 소정의 정렬 사이트에 대하여 식별되고 선택될 수 있다. In this way, a specific alignment features in the pattern search window can be identified and selected for a given sorting site. 상기 방법은 설계 데이터에 접속하는 단계와, 설계 데이터의 1 이상의 비교적 작은 영역을 1 이상의 이미지로서 부여하는 단계와, 적합한 정렬 사이트를 식별하기 위해 전술한 단계를 수행하는 단계를 포함한다. The method includes performing the steps described above to identify the phase and suitable alignment site for imparting one or more relatively small area of ​​the stage, and a design data for connecting to the design data as at least one image. 상기 방법은 그 방법에 의해 식별된 1 이상의 잠재적 정렬 사이트(예컨대, 잠재적 정렬 사이트에 대한 광학 또는 전자 빔 및 CAD 이미지 쌍)를 표시하는 단계와, 소정의 최소의 간격 거리에서 다이에 걸쳐 분포된 1 이상의 적합한 정렬 사이트를 유저가 선택하게 허용하는 단계를 포함한다. The method of distribution across the one or more potential alignment site; and the die at a predetermined minimum spacing distance of displaying (e.g., optical or electron beam and the CAD image pair for potential alignment site) identified by the method 1 a more appropriate alignment sites comprises the step of the user is allowed to select.

다른 실시예에서, 소정의 정렬 사이트를 선택하기 위해 사용된 검사 시스템 또는 다른 이미지 취득 시스템의 촬상 모드는 검사 데이터를 취득하기 위해 사용된 검사 시스템의 촬상 모드와는 상이하다. In another embodiment, the imaging mode of the inspection system, or other image acquisition system used to select a predetermined alignment site is different from the imaging mode of the test system used to obtain the test data. 이러한 방식에서, 상기 방법은 정렬 사이트 선택 및 웨이퍼 검사를 위해 다른 촬상 모드를 사용하는 단계를 포함할 수 있다. In this way, the method can include the step of using the other imaging mode to the selected site and align the wafer inspection. 정렬 사이트 선택 단계는 웨이퍼를 검사하기 위해 사용될 수 있는 각종 촬상 모드에 기초하여 수행될 수 있다. Alignment site selection step may be performed based on various image capture modes that can be used to test the wafers. 예컨대, 검사 시스템은 밝은 필드(BF) 모드, 어두운 필드(DF) 모드, 에지 콘트라스트(Edge Contrast)(KLA-Tencor사의 상표) 모드, 각종 어퍼쳐(aperture) 모드, 및/또는 전자 빔 촬상 모드와 같은 1 이상의 검사용 광학 촬상 모드를 사용하도록 구성될 수 있다. For example, the inspection system bright field (BF) mode, a dark field (DF) mode, the edge contrast (Edge Contrast) (KLA-Tencor Corporation trademark) mode, various aperture (aperture) mode, and / or an electron beam imaging mode and It may be configured to use an optical imaging mode for more than one such test. 에지 콘트라스트(EC) 검사는 일반적으로 상보적 촬상 어퍼쳐와 함께 원형의 대칭적 조명 어퍼쳐를 사용하여 수행된다. Edge contrast (EC) inspection is generally performed by the image pickup with a complementary aperture using a symmetric one trillion people aperture circular. 웨이퍼 상의 특정 층의 검사를 위한 최선의 촬상 모드는 결함 S/N을 최대화하는 촬상 모드이며, 최선의 촬상 모드는 층 유형에 따라 변할 수 있다. The best imaging mode for the inspection of a particular layer on the wafer is an imaging mode for maximizing the defective S / N, best imaging mode may vary according to the type of layer. 또한, 검사 시스템은 1 이상의 촬상 모드를 동시적으로 또는 순차적으로 사용하여 웨이퍼를 검사하도록 구성될 수 있다. In addition, the inspection system may be configured to scan the wafer using at least one imaging mode to simultaneously or sequentially. 웨이퍼 검사 동안에 수행된 정렬 사이트 이미지 또는 데이터 취득이 웨이퍼 검사를 위한 최선의 촬상 모드를 사용하기 때문에, 정렬 사이트 선택은 적절한 정렬 사이트 및 정렬 특징을 선택하기 위해 그 모드를 사용하는 것이 바람직하다. Since the alignment site image, or the data acquisition is performed while the wafer inspection using the best imaging mode for wafer inspection, the alignment site selection, it is preferable to use that mode to select the proper alignment site and ordered features.

*하지만, 설계 데이터 스페이스 내의 선택된 소정의 정렬 사이트의 위치를 정밀하게 결정하기 위해서, 소정의 정렬 사이트(웨이퍼 상의)의 광학적 패치 이미지는 GDSII 클립 또는 전술한 바와 같은 설계 데이터로부터 유도된 시뮬레이션된 이미지와 정렬될 수 있다. * However, in order to determine accurately a position of alignment sites are selected in the design data space, and the optical patch image in the simulated image derived from design data such as a GDSII clip or above of (on the wafer), the predetermined alignment site It can be arranged. 광학적 이미지와 시뮬레이션된 이미지의 정렬에 대하여 적합한 품질을 갖는 시뮬레이션된 이미지를 획득하는 것은 모든 촬상 모드에 대하여 어려울 수 있다. Obtaining a simulated image having suitable quality with respect to the alignment of the simulated image and an optical image may be difficult for all the image pick-up mode. 하지만, 시뮬레이션된 이미지와 광학적 이미지의 최선의 매치가 특정 촬상 모드(예컨대, BF 모드)에 대하여 획득될 수 있다. However, the best match of the simulated image and the optical image can be obtained for a particular imaging mode (e.g., BF mode). 따라서, 상기 방법은 적합한 소정의 정렬 사이트를 선택하기 위하여 검사용 최선의 촬상 모드를 사용하여 웨이퍼를 스캐닝하는 단계를 또한 포함할 수 있다. Thus, the method may also include the step of scanning the wafer with the best imaging mode for testing in order to select an appropriate predetermined alignment site. 상기 방법은 시뮬레이션된 이미지 또는 GDSII 클립에 가장 잘 매치할 수 있는 이미지를 제공하는 모드를 사용하여 광학적 패치 이미지를 취득하기 위해서, 검사 시스템을 사용하여 웨이퍼 상의 선택된 소정의 정렬 사이트를 재방문하는 단계를 또한 포함할 수 있다. The method using the provided images that best matches the simulated image or GDSII clip mode, the step of optically visit in order to obtain the patch images, by using the inspection system material a predetermined alignment site selected on the wafer It may also be included.

시뮬레이션된 이미지 또는 GDSII 클립과 매치시키기 위해 최선의 모드를 사용하여 취득한 이미지는 설계 데이터 내의 대응하는 정렬 사이트에 대한 시뮬레이션된 이미지 또는 GDSII 클립에 정렬될 수 있다. A simulated image or GDSII clip and obtained by using the best mode to match the image can be aligned with the corresponding image or GDSII time simulation of the alignment sites in the design data. 매치를 위해 최선의 모드를 사용하여 취득한 이미지를 시뮬레이션된 이미지 또는 GDSII 클립에 정렬시켜 결정된 설계 데이터 스페이스 내의 선택된 정렬 사이트의 (x, y) 위치를 사용함으로써, 그러한 x 및 y 위치는 검사를 위해 최선의 모드를 사용하여 취득한 패치 이미지와 연관될 수 있다. By using the align an image or GDSII clip simulation the obtained image by using the best mode for the match of the alignment sites selected in the determined design data space (x, y) location, that x and y position is best for the test use the mode it may be associated with the acquired image patch. 다른 모드(검사 모드와, 시뮬레이션된 이미지 또는 GDSII 클립에 매치시키기 위한 최선의 모드)에서 동일한 사이트에 대하여 수집된 이미지들 사이에 일부 고정된 오프셋이 존재하는 경우, 이러한 오프셋은 적합한 보정 타깃을 사용하여 검사의 개시(또는 이후)에 측정 및/또는 수정할 수 있다. If the part fixed offset existing between the other mode (scan mode and a simulated image or GDSII clip best mode for matching a) of the image acquisition with respect to the same site on, this offset using a suitable calibration target It can be measured and / or to modify the start of the test (or a later).

그러한 일 실시예에서, 상기 방법은 매핑을 결정하기 위해(즉, 설계 데이터 스페이스 내의 광학적 또는 전자 빔 이미지의 개별 픽셀의 위치를 결정하기 위해), 소정의 정렬 사이트의 광학 또는 전자 빔 이미지에의 CAD 시뮬레이션된 이미지 또는 GDSII 클립의 오프-라인 정렬을 포함할 수 있다. In one such embodiment, the method for determining the mapping (i.e., to determine the position of an optical or an individual pixel of the electron beam image in the design data space), in optical or electron beam image of a predetermined alignment site CAD off of the simulated images, or GDSII clip may include a sorting line. 예컨대, 소정의 정렬 사이트를 선택하고, 시뮬레이션된 이미지와의 매치를 위한 최선의 이미지를 제공할 수 있는 촬상 모드를 사용하여 웨이퍼 상의 이들 사이트의 이미지를 취득한 후에, 소정의 정렬 사이트에 대응하는 설계 데이터는 (다각형 표현과 같은 임의의 포맷으로) 취득된 후, 적절한 변환 함수를 사용하여 적절한 픽셀 사이즈의 시뮬레이션된 이미지로서 부여될 수 있다. For example, selecting the predetermined alignment site, after using the imaging mode, which can provide the best image for a match with a simulated image of the obtained image of the sites on the wafer and the design corresponding to a predetermined alignment site data It may be given as a simulated image of an appropriate pixel size by using an appropriate transform function after the acquisition (in any format, such as a polygon representation). 광학적(또는 전자 빔) 이미지 및 시뮬레이션된 이미지는 당업계에 공지된 임의의 적절한 방법 및/또는 알고리즘을 사용하여 서로 정렬될 수 있다. Optical (or electron beam) image and the simulated image is using any suitable method and / or algorithm known in the art may be aligned to each other. 광학적(또는 전자 빔) 이미지 및 시뮬레이션된 이미지를 서로 정렬하는 단계는, 이전의 층 구조가 광학적 이미지로부터 제거되거나 충분히 정밀한 정렬을 달성하기 위해 달리 고려될 수 있도록, 광학적 이미지 내의 노이즈의 소스일 수 있는 이전의 층 구조와 같은 설계 데이터에 관한 다른 정보(예컨대, 설계 데이터베이스 내의)를 사용하여 수행될 수 있다. Optical (or electron beam) image and comprising: a simulated image aligned with each other, which may be to an earlier layer structure may be considered otherwise, to achieve a sufficiently precise alignment to or removed from the optical image, a source of noise in the optical image It may be performed using other information about design data, such as previous-layer structure (e.g., in a design database).

검사용 레시피를 셋업하는 프로세스의 결과는 소정의 정렬 사이트를 나타내는 1 이상의 광학 또는 전자 빔 패치 이미지와, 설계 데이터 스페이스 내의 소정의 정렬 사이트의 각각의 위치(예컨대, x 및 y 좌표)와, 후속 웨이퍼 검사 동안에 실질적으로 정밀한 정렬을 수행하기 위해 검사 시스템에 의해 활용될 수 있는 임의의 부가적인 정보를 포함할 수 있다. The result of setting up the recipes for testing process and one or more optical or electron beams patch image representing the predetermined alignment sites, each location of the predetermined alignment sites in the design data space (e.g., x and y coordinates) and a subsequent wafer It may include any additional information that may be utilized by the test system to perform a substantially precise alignment during the test.

도 1의 단계 12에 도시한 바와 같이, 상기 방법은 웨이퍼 상의 정렬 사이트에 대하여 검사 시스템에 의해 취득한 데이터를 소정의 정렬 사이트에 대한 데이터와 정렬시키는 단계를 포함한다. As it is shown in Figure 1 step 12, the method comprising the step of the data acquired by the inspection system and the alignment data for the predetermined alignment site with respect to the alignment sites on the wafer. 소정의 정렬 사이트에 대한 데이터는 전술한 임의의 데이터를 포함할 수 있다. Data for the predetermined alignment sites may include any of the data described above. 예컨대, 소정의 정렬 사이트에 대한 데이터는 GDSII 파일 또는 다른 표준 기기-판독가능한 파일 포맷과 같은 데이터 구조로 저장된 설계 데이터를 포함할 수 있다. For example, data for a given site is arranged GDSII files or other standard device may include a design data stored in a data structure such as a readable file format. 다른 실시예에서, 소정의 정렬 사이트에 대한 데이터는 소정의 정렬 사이트가 웨이퍼 상에 어떻게 인쇄될지를 설명하는 1 이상의 시뮬레이션된 이미지를 포함한다. In another embodiment, the data for the predetermined alignment site comprises one or more simulated images to describe what will happen printed on a given wafer alignment site. 1 이상의 시뮬레이션된 이미지는 여기에 추가로 기술하는 바와 같은 설계 데이터 스페이스에 매핑되어서, 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치는 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 여기에 추가로 기술하는 바와 같이 결정할 수 있다. A simulated image or more to be mapped to the design data space such as that described further herein, the position of the alignment sites on the wafer in the design data space is described further herein on the basis of the position of the predetermined alignment sites in the design data space It can be determined as described.

추가적인 실시예에서, 소정의 정렬 사이트에 대한 데이터는 소정의 정렬 사이트의 1 이상의 속성을 포함하고, 웨이퍼 상의 정렬 사이트에 대한 데이터는 정렬 사이트의 1 이상의 속성을 포함하고, 정렬 단계는 소정의 정렬 사이트의 1 이상의 속성을 정렬 사이트의 1 이상의 속성에 정렬시키는 단계를 포함한다. In a further embodiment, the data for the predetermined alignment sites and data for the alignment sites on including one or more attributes of the predetermined alignment site, the wafer comprises one or more attributes of the sort site, the alignment step is a predetermined alignment site the at least one property comprises the step of aligning the one or more attributes of the sort site. 본 실시예에서 사용된 웨이퍼 상의 정렬 사이트와, 소정의 정렬 사이트의 1 이상의 속성은 여기에 기술한 임의의 속성을 포함할 수 있다. One or more properties of the wafer alignment site and a predetermined site on the sort used in this embodiment may include a random properties described herein. 예컨대, 일 실시예에서, 소정의 정렬 사이트의 1 이상의 속성은 소정의 정렬 사이트의 중심을 포함하고, 웨이퍼 상의 정렬 사이트의 1 이상의 속성은 정렬 사이트의 중심을 포함한다. For example, in one embodiment, at least one attribute of a given site is aligned to a central site in a predetermined alignment, at least one property of the alignment sites on the wafer includes a central alignment of the site. 웨이퍼 상의 정렬 사이트와 소정의 정렬 사이트의 중심은 사이트 내의 1 이상의 정렬 특징에 대한 중심일 수 있다. The center of the sorting site and a predetermined site on the wafer alignment may be a center of the at least one alignment feature within the site. 이러한 방식에서, 상기 방법은 웨이퍼 상의 정렬 사이트를 소정의 정렬 사이트에 정렬시키기 위해서, 웨이퍼 상의 정렬 사이트와 소정의 정렬 사이트의 중심을 매치시키는 단계를 포함할 수 있다. In this way, the method can comprise the step of matching the center of an alignment with a predetermined site of the alignment sites on the wafer to align the alignment sites on the wafer to a predetermined sorting site. 그와 같이, 소정의 정렬 사이트에 대한 데이터는 웨이퍼 상의 정렬 사이트에 대한 데이터의 대응하는 특징에 정렬될 수 있는 중심과 같은 소정의 정렬 사이트의 일부 특징을 포함할 수 있다. As such, the data for the predetermined alignment sites may include some of the features of the predetermined alignment sites such as the heart, which may be aligned with the corresponding features of the data for the alignment sites on the wafer. 웨이퍼 상의 정렬 사이트 및 소정의 정렬 사이트의 중심과 같은 1 이상의 속성은 당업계에서 공지된 임의의 방식으로 또는 여기에 기술한 바와 같이 결정될 수 있다. Or more, such as the center of the sorting site and a predetermined site on the wafer alignment property 1 can be determined as described herein or in any manner as is known in the art.

추가의 실시예에서, 소정의 정렬 사이트에 대한 데이터는 GDSII 파일과 같은 데이터 구조로 저장된 설계 데이터에 정렬된 검사 시스템에 의해 취득한 데이터를 포함한다. In a further embodiment, the data for the predetermined alignment site includes data acquired by the inspection system arranged on the design data stored in a data structure, such as a GDSII file. 소정의 정렬 사이트에 대하여 검사 시스템에 의해 취득한 데이터는 여기에 기술한 바와 같이 설계에 정렬될 수 있다. Data acquired by the inspection system with respect to a predetermined alignment sites may be arranged in the design as described herein. 일부 실시예에서, 소정의 정렬 사이트에 대한 데이터는 설계 데이터 스페이스 내의 설계 좌표에 정렬된 표준 기준 다이 이미지의 적어도 일부를 포함한다. In some embodiments, the data in the predetermined alignment site includes at least a portion of the standard reference die image alignment in the design coordinate data in the design space. 표준 기준 다이 이미지는 여기에 기술한 임의의 표준 기준 다이 이미지를 포함할 수 있고, 표준 기준 다이 이미지는 여기에 기술한 바와 같이 설계 좌표에 정렬될 수 있다. Standard reference die image may include any of the standard reference die image as described herein, the standard reference die image may be arranged in the design coordinates, as described herein. 예컨대, 표준 기준 다이 이미지는 설계 스페이스에 매핑된 후, 정렬을 위해 사용될 수 있다. For example, the standard reference die image, may be used for the alignment that is mapped to the design space.

정렬 사이트에 대한 데이터를 소정의 정렬 사이트에 대한 데이터에 정렬시키는 단계는 당업계에 공지된 임의의 적합한 정렬 방법 및/또는 정렬 알고리즘을 사용하여 수행할 수 있다. Aligning the alignment data for the site to the data for the predetermined alignment sites may be carried out using any suitable alignment methods and / or alignment algorithms known in the art.

일 실시예에서, 단계 12는 웨이퍼 검사 동안에 수행될 수 있다. In one embodiment, step 12 may be performed during a wafer test. 또한, 이러한 단계는 검사 프로세스 레시피를 사용하여 웨이퍼가 검사될 때마다 수행할 수 있다. Further, this step may be performed each time the wafer is inspected using an inspection process recipe. 예컨대, 다수의 웨이퍼 검사 개시시와 로트(lot) 내의 각 웨이퍼의 검사 개시시에 수행할 수 있는 초기화 단계를 포함할 수 있다. For example, it may include an initialization step that can be performed at the beginning of each test wafer in the plurality of wafer inspection at the start of the lot (lot). 초기화 단계 동안에, 소정의 정렬 사이트와, 설계 데이터 스페이스 내의 소정의 정렬 사이트의 (x, y 또는 2차원) 매핑은 레시피 셋업 결과로부터 접속될 수 있고, 검사되고 있는 웨이퍼에 대하여 검사 시스템에 의해 취득한 라이브 패치 이미지와 저장된 정렬 패치 이미지의 정렬을 수행하는데 사용될 수 있는 이미지 컴퓨터 처리 노드에 다운 로드될 수 있다. During the initialization phase, with a predetermined alignment site, the predetermined alignment sites in the design data space (x, y, or 2-D) mapping is a live acquired by the inspection system for the wafer that is examined may be, the connection from the recipe set-up results images that may be used to perform an alignment of the patch image to the stored alignment patch image may be downloaded to the computer processing elements. 이미지 컴퓨터 및 처리 노드는 당업계에 공지된 임의의 적합한 구성을 가질 수 있다. Computer image and the processing elements may have any suitable configuration known in the art.

검사 프로세스 동안에, 상기 방법은 검사 데이터의 스와스를 취득하기 위해 검사 시스템을 사용하여 웨이퍼를 스캐닝하는 단계를 포함할 수 있다. During the inspection process, the method may include the step of scanning the wafer using an inspection system to acquire a swath of scan data. 각각의 스와스는 검사 시스템이 웨이퍼 상의 열 또는 행으로 다이에 걸쳐 스캔시(x 방향에서), 일부 높이(H)(y 방향에서)의 픽셀 스트림으로서 취득될 수 있다. Each swash seuneun can check the system can be acquired as the pixel stream (in the x-direction) when scanning across the die in the column or row on the wafer, some of the height (H) (in y direction). 이미지 컴퓨터 내의 각각의 처리 노드는 스와스의 일부를 처리할 수 있다. Each of the processing elements in the image, the computer may process the portion of the swath. 예컨대, 스와스는 부분 또는 "페이지(page)"로 분리될 수 있고, 스와스의 각 부분은 다른 처리 노드로 향해질 수 있다. For example, Su seuneun can be separated into portions, or "page (page)", each part of the swath may be directed to another processing node. 처리 노드는 처리 노드에 의해 수신된 스와스의 부분 내의 픽셀을 사용하여 결함 검출을 수행하도록 구성될 수 있다. Processing node using the pixels in the portion of the swath received by the processing node can be configured to perform defect detection. 상기 방법 및 이미지 컴퓨터는 웨이퍼 상의 정렬 사이트의 위치(예컨대, 각 다이 내의 위치)에 관한 정보와, 이미지 컴퓨터 저장 매체로부터 취득한 소정의 정렬 사이트의 패치 이미지(예컨대, 초기화 단계 동안에 다운로드 된)를 사용하여 소정의 정렬 사이트를 웨이퍼 상의 정렬 사이트에 대한 라이브 스트림 데이터에 정렬시킬 수 있다. Using (downloaded during for example, the initialization phase) The method and image computer are the patch image having a predetermined alignment site acquired from the information, the image computer storage medium of the (position in the example, each die) position of the alignment sites on the wafer it is possible to align the predetermined alignment site for a live stream of data for the alignment sites on the wafer.

일부 실시예에서, 콘텍스트 맵(예컨대, 데이터베이스와 같은 데이터 구조로 저장된)이 접속되어 처리 노드에 다운로드 될 수 있다. In some embodiments, the context map (for example, stored in a data structure such as a database) is connected may be downloaded to the processing elements. 이러한 콘텍스트 데이터는 당업계에 공지된 임의의 적합한 포맷으로 저장될 수 있다. The context data may be stored in any suitable format known in the art. 이러한 콘텍스트 데이터는 이미지 포맷보다는 콤팩트한 다각형 포맷으로 저장 및/또는 사용될 수 있다. The context data may be stored and / or used in a compact format than the polygon image format. 하지만, 콘텍스트 맵은 그 콘텍스트 맵이 결함 검출 목적으로 사용될 수 있도록 이미지에 부여될 수 있다. However, the context map may be applied to the image so that a context map can be used as fault detection purposes. 이러한 부여는 초기화 동안에 한번 또는 검사 동안 콘텍스트 맵이 사용될 때마다 수행될 수 있다. These grants may be performed whenever the context map to be used for one or inspection during initialization. 전자의 접근 방식의 이점은 초기화 동안에 콘텍스트 맵을 부여하는 것은 검사 프로세스 동안에 수행되는 데이터 처리 사이클을 줄인다는 것이다. The advantage of the former approach is to give a context map during initialization would reduces the data processing cycle to be performed during the inspection process. 하지만, 이러한 접근 방식의 단점은 전체 콘텍스트 맵의 부여된 이미지를 저장하는 것은 비교적 다량의 메모리를 필요로 할 수 있다는 것이다. However, the disadvantage of this approach is that it stores the images give a full context map may require a relatively large amount of memory.

도 1의 단계 14에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 위치를 결정하는 단계를 포함한다. As shown in Fig. 14, step 1, the method comprises the step of determining the alignment position on the wafer in the design data space based on the location of the predetermined alignment sites in the design data space. 예컨대, 설계 데이터 좌표(즉, 설계 데이터 스페이스 내)에 대한 소정의 정렬 사이트의 (x, y) 위치가 결정되고, 소정의 정렬 사이트에 대한 데이터가 정렬 사이트에 대한 데이터에 정렬되기 때문에, 웨이퍼 상의 정렬 사이트의 라이브 픽셀 좌표의 절대 위치는 설계 데이터 스페이스 내에서 결정될 수 있다. For example, the design data, the coordinates of the predetermined alignment site for (i.e., within design data space) (x, y) and the position is determined, since the data is arranged in data about the alignment site for the predetermined alignment sites on the wafer the absolute position of the live pixel coordinates of the alignment sites may be determined in the design data space. 다른 실시예에서, 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하는 단계는 미가공 데이터 스트림(raw data stream)(예컨대, 라이브 이미지)을 소정의 정렬 사이트에 대한 데이터(예컨대, 기준 이미지)에 정렬시키는 단계를 포함할 수 있다. In another embodiment, the step of determining the position of the alignment sites on the wafer in the design data space is aligned to the raw data stream (raw data stream) (e. G., A live image) on the data (e.g., reference image) in the predetermined alignment site It may comprise. 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하는 단계는 웨이퍼의 검사 이전에 수행되거나 웨이퍼에 대한 검사 데이터의 취득 후에 수행될 수 있다. Determining a position of the alignment sites on the wafer in the design data space may be performed after the acquisition of the scan data for the carried or wafer prior to inspection of the wafer.

도 1의 단계 16에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 위치에 기초하여 설계 데이터 스페이스 내의 검사 시스템에 의해 웨이퍼에 대하여 취득한 검사 데이터의 위치를 결정하는 단계를 포함한다. As shown in FIG. 16 of the first stage, the method comprising determining the location of the test data obtained with respect to the wafer by the inspection system in the design data space based on the alignment position on the wafer in the design data space. 설계 데이터가 결정되는 위치에 대한 검사 데이터는 검사 동안에 검사 시스템에 의해 웨이퍼에 대하여 취득한 임의의 데이터(예컨대, 이미지 데이터)를 포함할 수 있다. Check data for the position at which the design data is determined may include any data (e.g., image data) acquired with respect to the wafer by the inspection system during inspection. 예컨대, 검사 데이터의 위치는 웨이퍼의 검사 동안에 검사 시스템에 의해 취득한 데이터의 일부 또는 전부에 대하여 결정될 수 있다. For example, the position of the scan data may be determined for some or all of the data acquired by the inspection system during the inspection of the wafer. 예컨대, 검사 데이터의 위치는 웨이퍼 상의 주의 영역에 대하여 취득한 검사 데이터에 대해서만 결정될 수 있다. For example, the position of the scan data can be determined only for the test data obtained with respect to the attention area on the wafer.

일 실시예에서, 웨이퍼 상의 정렬 사이트에 대응하는 새로운 데이터 스트림의 위치를 전술한 바와 같이 소정의 정렬 사이트의 기준 이미지에 정렬한 후에, 상기 방법은 검사 데이터 스트림과 설계 데이터 사이의 좌표 오프셋을 서브-픽셀 정밀도 내에서 측정하는 단계를 포함할 수 있다. In one embodiment, after the alignment to the reference image of a predetermined alignment site as described above, the location of the new data stream corresponding to the alignment sites on the wafer, the method comprising the sub-coordinate offset between the test data stream and the design data - It may comprise the step of measuring in the pixel precision. 또한, 라이브 검사 데이터와 설계 데이터 사이의 좌표 에러는, 웨이퍼 상의 정렬 사이트가 다이에 걸친 모든 지점에 대한 소정의 정렬 사이트에 실질적으로 정확히 정렬되도록, 새로운 검사 데이터 이미지를 소정의 정렬 사이트에 대한 기준 이미지에 대하여 이동시킴으로써 보정될 수 있다. Also, the reference image on the live challenge data and the new check data, images, to be substantially exactly aligned in a predetermined alignment site for all points across the coordinate errors, alignment sites on the wafer die between the design data in a predetermined alignment site It can be corrected by moving with respect to the. 여기에 기술한 상기 방법 및 시스템의 하나의 현저한 이점은 설계 데이터 스페이스 내의 검사 데이터의 위치가 서브-픽셀 정밀도로 결정될 수 있다는 것이다. One significant advantage of the method and system described herein is the location of the test data in the design data space sub- that it can be determined on a pixel-by-pixel precision. 이러한 방식에서, 웨이퍼 상의 보호 및 비-주의 영역은 여기에 추가로 기술하는 바와 같이 100nm 이하 정확도의 비교적 높은 정밀도로 결정될 수 있다. In this way, protection and on the wafer non-note area can be determined with a relatively high accuracy of 100nm or less accuracy, as will be described further herein.

다른 실시예에서, 소정의 정렬 사이트에 대한 데이터는 라이브 이미지 픽셀 스페이스를 설계 데이터 스페이스에 매핑하기 위해 사용될 수 있는 2-차원 매핑 변환을 결정하는데 사용될 수 있다. In another embodiment, the data in the predetermined alignment sites may be used to determine the two-dimensional mapping transform that can be used to map the live image pixel space in the design data space. 예컨대, 전술한 바와 같이, 상기 방법은 다운로드 한 소정의 정렬 사이트 패치 이미지(검사 프로세스의 셋업 동안에 취득된)와 소정의 범위에 걸친 라이브 이미지 데이터를 상호 연관짓는 단계와, 다운로드 한 이미지와 라이브 이미지 사이의 오프셋을 결정하는 단계를 포함할 수 있다. For example, between, the method comprising: a predetermined alignment site patch images downloaded and step building (acquired during the set-up of the test process), and correlating the live image data over a predetermined range, the downloaded image as a live image, as described above a may include the step of determining the offset. 상기 방법은, 설계 데이터 스페이스 내의 소정의 정렬 사이트의 (x, y) 위치가 셋업 동안에 결정되기 때문에, 그러한 오프셋을 이용하여 라이브 이미지 픽셀 위치와 설계 데이터 좌표를 사이의 대응성을 결정하는 단계를 또한 포함할 수 있다. The method, since the (x, y) location of the predetermined alignment sites in the design data space is determined during the set-up, and the step of using such offset determines the correspondence between the live image pixel location and the design data, the coordinates It can be included. 상기 방법은 라이브 이미지 픽셀 위치와 설계 데이터 좌표 사이의 대응성을 사용하여 라이브 픽셀 좌표 스페이스를 설계 데이터 스페이스에 매핑시키기 위한 2-차원 함수를 결정하는 단계를 포함할 수 있다. The method may include determining a two-dimensional function for mapping the live pixel coordinate space to the design data space using the correspondence between the live image of the pixel location coordinates and the design data.

그러한 일 예에서, 설계 데이터 스페이스 내의 절대 좌표에 대한 정렬 사이트의 그리드의 적합한 다항식 피트를 사용함으로써, 검사 데이터(예컨대, 라이브 픽셀 스트림) 내의 임의의 픽셀을 설계 데이터 스페이스 내의 대응하는 위치에 매핑하는데 사용할 수 있는 매핑 함수를 결정할 수 있다. In one such example, the design by using a suitable polynomial foot of the grid alignment site for the absolute coordinates in the data space, the inspection data (e. G., Live pixel stream) to be used for mapping any pixel in the corresponding position in the design data space a mapping function that can be determined. 유사한 방식으로, 검사 데이터 내의 임의의 픽셀은 후술하는 바와 같이 콘텍스트 스페이스 내의 그것의 대응하는 위치에 매핑될 수 있다. In a similar manner, any of the pixels in the scan data may be mapped to its corresponding position in the context space, as will be described later. 실질적으로 정확한 매핑을 제공하기 위해 몇몇 다른 보정이 사용될 수 있다. There are several different calibration may be used to provide a substantially accurate mapping. 예컨대, 보정은 스테이지(stage) 보정 데이터와, 검사 시스템의 런타임 정렬(RTA) 서브시스템에 의해 취득할 수 있는 x 방향에서의 픽셀 사이즈와 같이 검사 시스템에 의해 제공되는 데이터에 기초하여 수행할 수 있다. For example, correction may be carried out on the basis of the data provided by the inspection system, such as the pixel size in the x direction can be obtained by the stage (stage) calibration data, run-time sorting of the inspection system (RTA) subsystem . 매핑은 다이-다이 검사 모드에 사용할 수 있다. The mapping die - can be used in die inspection mode. 전술한 바와 같은 라이브 픽셀 스트림의 매핑은 웨이퍼의 검사 동안에 실시간으로 수행되거나, 웨이퍼에 대한 검사 데이터의 취득 이후에 수행할 수 있다. Mapping pixels of a live stream, as described above, or in real time during the inspection of the wafer may be performed after the acquisition of the scan data for the wafer. 이러한 방식에서, 설계 데이터 스페이스 내의 검사 데이터의 위치 결정은 웨이퍼의 검사 동안에 수행할 수 있다. In this way, the positioning of the inspection data in the design data space may be carried out during the inspection of the wafer. 대안적으로, 설계 데이터 스페이스 내의 검사 데이터의 위치 결정은 웨이퍼의 검사에 후속하여 수행할 수 있다. Alternatively, the positioning of the inspection data in the design data space may be carried out subsequent to the inspection of the wafer.

설계 데이터 스페이스 내의 검사 데이터의 위치는 여기에 기술한 임의의 방식으로 저장 및 사용할 수 있다. Position of the inspection data in the design data space may be stored and used in any manner described herein.

일 실시예에서, 상기 방법은 검사 데이터와, 표준 기준 다이 기반 검사를 위한 표준 기준 다이를 사용하여 웨이퍼 상의 결함을 검출하는 단계를 포함한다. In one embodiment, the method includes detecting defects on the wafer using the challenge data and standard reference die for standard reference die based tests. 이러한 방식에서, 여기에 기술한 상기 방법의 실시예는 표준 기준 다이 기반 검사를 수행하는 단계를 포함할 수 있다. In this manner, embodiments of the methods described herein may include the step of performing a standard reference die based tests. 그러한 일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 표준 기준 다이 이미지의 매핑을 표준 기준 다이-다이 검사 모드에서 웨이퍼에 대한 검사 시스템에 의해 취득한 라이브 이미지에 인가하는 단계를 포함할 수 있다. In some such embodiments, the method maps the standard reference die of a standard reference die image data in the design space may comprise the step of applying to the live images acquired by the inspection system for the wafer in the die inspection mode. 용어 "표준 기준 다이"는 일반적으로 검사되고는 있지만, 다이-다이 검사에 대해 취득된 "테스트" 다이에 대한 통상의 인접 구속을 충족하지 않는 기준 다이를 칭한다. The term "standard reference die" are usually checked and, but, di- refers to a reference die that does not meet the constraints of normal adjacent to the "test" die obtained for die testing. 일부 상업적으로 입수가능한 검사 시스템은 표준 기준 다이-다이 검사 모드의 일부 버전을 사용하도록 구성된다. Some commercially available test system is the standard reference die is configured to use some version of the die inspection mode. 표준 기준 다이-다이 검사 모드의 일 구현은 일 다이를 다이열 내의 임의의 다이와 비교하는 단계를 포함한다. Standard reference die-die inspection mode is one embodiment of a step of comparing any die in the die open the one die. 다른 구현에서, 표준 기준 다이 이미지는 저장된 이미지일 수 있다. In another implementation, a standard reference die image may be a stored image. 따라서, 저장된 표준 기준 다이-다이 검사 모드는 웨이퍼 상의 기준 다이를 사용하는 구속이 제거된 것을 제외하면, 표준 기준 다이-다이 검사 모드와 유사하다. Thus, the stored standard reference die-die inspection mode, except that the constraint of using a reference die on the wafer is removed, a standard reference die - similar to the die inspection mode. 이러한 검사 모드의 하나의 이점은 저장된 기준 다이 이미지가 "실질적으로 결함이 없는" 표준 기준 다이 이미지를 만들도록 변형될 수 있다는 것이다. One advantage of this is that the reference die inspection mode images stored can be modified to create a standard reference die image "substantially free of defects." 또한, 이러한 검사 모드는 다른 웨이퍼로부터의 표준 기준 다이 이미지를 사용하는 것을 가능하게 하고, 이에 의해, 여기에 추가로 기술하는, iPWQ 애플리케이션의 가장 단순한 구현을 가능하게 한다. In addition, this test mode enables the simplest implementation of, iPWQ applications described further by making it possible to use a standard image reference die from the other wafer, and hence, here.

표준 기준 다이-다이 검사 모드에 사용할 수 있는 일 실시예에서, 검사되고 있는 다이에 대하여 취득한 라이브 이미지는 다른 웨이퍼 상의 알려진 양호한 다이(표준 기준 다이)로부터 획득한 저장된 다이 이미지에 정렬되고 그것과 비교된다. Standard reference die from dies of one embodiment can be used in the test mode, for example, the live image acquired with respect to the die, which test is aligned on the stored die image obtained from the preferred di (standard reference die) is known on the other wafer is compared to its . 그러한 정렬 및 비교는 여기에 기술하는 바와 같이 수행할 수 있다. Such alignment and comparison may be performed as described herein. 이 경우, 설계 데이터 좌표 스페이스로의 표준 기준 다이 픽셀의 매핑은 완전히 오프라인으로 수행할 수 있다. In this case, the mapping of the standard reference die to design data of the pixel coordinate space may be fully performed offline. 예컨대, 표준 기준 다이 내의 정렬 사이트는 전술한 바와 같이 설계 데이터 스페이스 내에서 매핑될 수 있고, 매핑된 표준 기준 다이 픽셀은 검사 동안에 오프라인 저장되고, 검사 시스템에 공급될 수 있다. For example, the alignment sites in the standard reference die may be mapped in the design data space, as described above, the mapping standard reference die pixels may be stored while being off-line testing, supplied to the testing system. 이러한 방식에서, 표준 기준 다이-다이 검사 모드에 대해, 설계 데이터 좌표 스페이스 내의 라이브 검사 데이터의 위치 결정은 라이브 데이터를 표준 기준 다이 이미지 또는 설계 스페이스에 자체가 매핑된 데이터에 정렬함으로써 수행할 수 있다. In this manner, the standard reference-die for die-test mode, the location of the live test data in the design data, the coordinate space may be carried out by sorting the live data on the self-mapped data to the standard reference die image or design space.

다른 실시예에서, 표준 기준 다이-다이 검사에 대해, 기준 웨이퍼 상의 알려진 양호한 다이는 선택된 픽셀 사이즈와 촬상 모드에서 스캐닝되고, 전체의 알려진 양호한 다이 이미지는 적절한 저장 매체(예컨대, 디스크)에 저장할 수 있다. In another embodiment, the standard reference-die for die inspection, good die is known on the reference wafer is scanned in the selected pixel size and the image pickup mode, a preferred die image known the whole may be stored in suitable storage medium (e.g., disk) . 웨이퍼의 검사 동안에, 적절한 표준 기준 다이 이미지의 스와스는 검사 시스템 이미지 컴퓨터에 다운로드 되고, 각각의 다이가 스캐닝될 때, 타깃 다이(즉, 검사되고 있는 다이)의 프레임은 대응하는 표준 기준 다이 프레임과 정렬된다. During the inspection of a wafer, is downloaded to the swash seuneun inspection system image computer of appropriate standard reference die image, when the respective die scanning, the target die frame corresponding standard reference die frame and the alignment (that is, being test dies) do. 프레임 사이의 정렬 불량은 서브-픽셀의 보간(補間)을 사용하여 정정될 수 있다. Misalignment between the frame sub-can be corrected by using an interpolation (補 間) of the pixel. 그 후, 표준 기준 다이 이미지는 웨이퍼 상의 결함을 검출하기 위해(즉, 결함 있는 픽셀을 검출하기 위해) 웨이퍼의 이미지와 비교될 수 있다. Then, the standard reference die image may be compared with the image of the wafer (that is, for detecting a defective pixel in) in order to detect defects on the wafer. 이러한 방식에서, 검사 데이터를 설계 데이터 스페이스 좌표에 정렬하기 위해 그리고 결함 검출을 위해 동일한 이미지가 사용될 수 있다. In this way, and the same image to the defect detection can be used to align the inspection data in design data space coordinates.

다른 실시예에서, 상기 방법은 실시간으로 에러를 보정하기 위해서, 검사 데이터 스트림 내의 웨이퍼 상의 정렬 사이트에 대한 정렬 데이터를, 소정의 정렬 사이트에 대하여 랜더링된 GDS 클립에 정렬시키는 단계를 포함한다. In another embodiment, the method comprises to correct the error in real time, sorting the sort data for the alignment sites on the wafer in the inspection data stream, the GDS clip rendering with respect to a predetermined alignment site. 예컨대, 상기 방법은 설계 데이터 스페이스 내의 렌더링된 GDSII 클립의 매핑을 다이-다이 검사 모드에 대해 웨이퍼 상의 정렬 사이트에 대한 데이터에 인가하는 단계를 포함할 수 있다. For example, the method of mapping the clip rendered in a GDSII design data space, the die may comprise the step of applying the data for the alignment sites on the wafer to the die inspection mode. 상기 방법은 소정의 검색 범위에 걸쳐 라이브 이미지 데이터와 다운로드 한 정렬 사이트 패치 이미지(검사 프로세스의 셋업 동안에 선택된)를 상호 연관짓는 단계를 포함할 수 있다. The method may include correlating the live image data to build and sort the site patch images (selected during the set up of the testing process) download over a predetermined search range. 다른 예에서, 검사 데이터 스트림 내의 웨이퍼 상의 정렬 사이트에 대한 데이터를 소정의 정렬 사이트에 대한 데이터에 정렬하는 단계는, 여기에 추가로 기술하는 바와 같이 수행할 수 있는, 정렬 사이트 내의 1 이상의 특징의 중심 또는 다른 속성을 정렬함으로써 수행할 수 있다. The center of the at least one feature in another example, with the data for the alignment sites on the wafer in the inspection data stream comprising: sorting the data in the predetermined alignment sites may be performed as described, further described in herein, the alignment site or it can be performed by aligning the different properties.

일 실시예에서, 다이-다이 검사 모드에서의 결함 걸출에 대해, 각각의 스캐닝된 다이 프레임은 스와스 내의 후속 다이 프레임에 대한 데이터와 정렬된다. In one embodiment, the die-die inspection for defects in the outstanding mode, each of the scanning frame of the die is aligned with the data for subsequent frames in the die swath. 이 경우, 소정의 정렬 사이트와 웨이퍼 상의 정렬 사이트의 매핑은, 검사 데이터 스트림 내의 각 다이에 대한 데이터의 위치가 검사 시스템의 기계적 에러 소스 및 다른 에러 소스에 처해지기 때문에, 오프라인으로 수행되지 않을 수 있다. In this case, the mapping of the alignment sites on the predetermined alignment sites and the wafer, the position of data for each die in the inspection data stream because subjected to mechanical error sources, and other sources of error in the inspection system, can not be performed offline . 따라서, 이 경우, 상기 방법은 검사 데이터의 취득 동안에 각 다이 내의 정렬 사이트를 식별하는 단계(예컨대, 이미지 컴퓨터를 사용하여)를 포함할 수 있다. Therefore, in this case, the method may include (e.g., using a computer image) to identify the aligned sites within each die during the acquisition of the test data.

다른 실시예에서, 결함 검출은 웨이퍼간 검사 모드로 수행될 수 있다. In another embodiment, defect detection may be performed in wafers test mode. 그러한 일 실시예에서, 일 웨이퍼 상의 정렬 사이트에 대한 데이터는 소정의 정렬 사이트에 대한 데이터에 정렬될 수 있고, 그러한 웨이퍼 상의 정렬 사이트에 대한 데이터는 다른 웨이퍼 상의 정렬 사이트에 대한 데이터에 정렬될 수 있다. In one such embodiment, data for the alignment sites on one wafer may be aligned with the data for the predetermined alignment site, the data for the alignment sites on such a wafer may be aligned with the data for the alignment sites on the other wafer . 대안적으로, 양쪽의 웨이퍼 상의 정렬 사이트에 대한 데이터는 여기에 기술한 임의의 데이터를 포함하는 소정의 정렬 사이트에 대한 데이터에 정렬될 수 있다. Alternatively, the data for the alignment sites on both sides of the wafer may be aligned with the data for the predetermined alignment sites include any data described herein. 이러한 방식에서, 웨이퍼 상의 정렬 사이트에 대한 데이터가 소정의 정렬 사이트에 대한 데이터에 정렬된 후에, 웨이퍼에 대한 검사 데이터는 서로 효과적으로 정렬될 수 있고, 결함 검출을 위해 중첩되거나 비교될 수 있다. In this manner, after the data for the alignment sites on the wafer is aligned with the data for the predetermined alignment site, check data for a wafer can be effectively aligned with one another, may be superimposed or compared to the defect detection. 일부 실시예에서, 웨이퍼간 검사 모드는 검사되고 있는 웨이퍼의 외측에 존재하는 기준 다이를 사용하는 것을 포함한다(즉, 오프 웨이퍼 기준). And in some embodiments, wafers scan mode comprises the use of the reference die exists on the outside of the wafer that is being test (i.e., off-wafer basis). 이러한 방법의 구현은, 적절한 감지도의 결과를 달성하기 위해, 검사 시스템이 다이-다이 레벨 오버레이 공차(예컨대, 0.1 픽셀)를 달성할 수 있도록 현재 사용된 런타임 피드백 개념을 분리하는 단계를 포함하기 때문에, 결코 용이하지 있다. Of the method implementation, to achieve the results of an appropriate sensitivity, an inspection system is di- because it includes the step of separating the currently used runtime feedback concept to achieve a die-level overlay tolerance (e.g., 0.1 pixels) may never easy.

그러한 일 실시예에서, 상기 방법은 검사되고 있는 웨이퍼의 오프-웨이퍼 기준 이미지에의 RTA를 포함한다. And a RTA of the wafer reference pictures - In one such embodiment, the method further off of the wafer, which is examined. 오프-웨이퍼 이미지에의 RTA는 다이-다이 비교 및 셀-셀 비교와 같은 웨이퍼 "자기-참조(self-referencing)" 접근 방식으로부터 패터닝된 웨이퍼 상의 결함을 검출하기 위한 웨이퍼간 검사로의 스캐닝 검사 기술의 연장을 가능하게 하도록 사용될 수 있는 이미지 정렬 접근 방식이다. Off-RTA of the wafer image is di-die comparison, and the cell-wafer, such as a cell comparison "self-reference (self-referencing)" scanning inspection technology to the wafers inspection for detecting defects on a patterned wafer from the approach of an image alignment approaches that can be used to enable the extension. 예컨대, RTA는 검사 시스템의 1 이상의 검출기에 의해 생성된 신호를 디지털화하기 이전에 서브-픽셀 정밀도의 위치 결정을 얻기 위하여 이전에 취득한 이미지와 취득한 라이브 이미지를 전기-기계적으로 정렬하는 단계를 포함할 수 있다. For example, RTA is to digitize the signal generated previous sub-on by the at least one detector of the inspection system may include the step of aligning a mechanical-electrical image and the acquired live image acquired prior to obtain the positioning of the pixel accuracy have. RTA가 여기에 기술한 실시예에서 어떻게 수행될 수 있는지의 예는 미국 특허 제7,061,625호(Hwang et al)에 개시되며, 여기에 완전히 언급된 것과 참고자료로 포함된다. Examples of that RTA may be performed on how the embodiments described herein are disclosed in U.S. Patent No. 7,061,625 (Hwang et al), hereby incorporated by reference as fully discussed herein.

웨이퍼의 이미지와 오프-웨이퍼 이미지를 비교하는 단계를 포함하는 현재 이용가능한 하나의 접근 방식은 일본의 "Nanogeometric Research"에 의해 사용된 다이-데이터베이스 검사 모드이다(NGR). With the image off of the wafer-present one approach available, including the step of comparing a wafer image, the die used by the "Nanogeometric Research", Japan-database inspection mode a (NGR). 다이-데이터베이스 검사 접근 방식은 복잡한 일련의 에지 기반 이미지 처리, 프로세스 시뮬레이션, 및 검출 알고리즘 단계가 후속하는 "단계 및 반복" 이미지 취득 및 스티칭(stitching)을 수반한다. Die-database inspection approach involves a complex series of edge-based image processing, process simulation, and the detection algorithm "step and repeat" to a subsequent stage, and acquiring images stitched (stitching). 하지만, 이러한 방법은 다른 웨이퍼의 이미지를 직접적으로 비교하는데 사용될 수 없다. However, this method can not be used to directly compare an image of the other wafer. 특히, 다이-데이터베이스 검사 모드는 웨이퍼 이미지와, 설계 레이아웃 데이터베이스로부터 도출된 시뮬레이션된 기준과 비교한다. In particular, di-database inspection mode is compared to the simulated reference image obtained from the wafer, and a design layout database. 이러한 접근 방식의 시뮬레이션 단계는 테스트하의 웨이퍼를 제조하는데 사용된 특정 제조 프로세스에 따라 주위 깊게 교정되어야만 한다. Simulation step in this approach has to be carefully calibrated in accordance with the particular manufacturing process used to fabricate the wafer under test. 이러한 교정은 고비용이며 시간 소모적인 프로세스이다. This calibration is costly and time-consuming process. 그 보정은 다중 단계의 통합 프로세스 플로우에 대해서는 특히 복잡하다. The correction is particularly complicated for the integrated process flow of the multiple steps. 또한, "단계 및 반복" 이미지 취득 검사 프로세스는 스테이지 관성, 스테이지 진동, 정적 이미지 취득, 이미지 스티칭 등의 실제 제한으로 인하여 스캐닝 기반 검사 프로세스에 비하여 통상적으로 느리다. Further, the obtained test "step and repeat" image process is slow as compared with the conventional scan-based testing process because of the physical limitations, such inertia stage, the stage vibration, static image acquisition, image stitching.

*대안적인 다이-데이터베이스 검사 모드는 전술한 "오프-웨이퍼" 기준 다이를 사용하는 검사 모드의 논리적 연장이다. * An alternative die-database inspection mode described above - is the logical extension of the test mode using the reference die "off-wafer". 이 경우, "데이터베이스"는 전술한 바와 같이 설계 데이터 및 프로세스 시뮬레이션으로부터 생성된 랜더링된 이미지이다. In this case, the "database" is a rendered image generated by the design data and simulation processes, as described above. 따라서, 웨이퍼간 검사가 취득된 이미지(가능하게는 여기에 기술한 바와 같이 수행될 수 있는 통계적 증대)로부터 생성된 "표준 기준 다이"와, 중점적으로 설계 데이터 및 프로세스 모델링으로부터 생성된 "표준 기준 다이"를 사용하여 수행될 수 있기 때문에, 데이터베이스 기반 검사는 "오프-웨이퍼" 기준 검사 모드의 논리적 연장으로 간주될 수 있다. Thus, the wafers are acquired image scan generated from the (possible here statistically increase that may be performed as described in) the "standard reference die", and the focus generated from the design data and process modeling "standard reference die "because it can be performed using the database-based test is" off-can be considered to be a logical extension of the wafer "reference inspection mode. 중점적으로 설계 데이터 및 프로세스 모델링으로부터 생성된 표준 기준 다이를 사용하는 것은 구현하기가 가장 복잡한 웨이퍼 검사 모드이다. A focus on the design data and processes it using a standard reference die produced from the modeling of the most complicated to implement wafer test mode. 이러한 검사 모드를 구현하기 위해 여러 시도가 이루어지고 있지만, 그러한 애플리케이션의 연산 강도(모델링 및 검출), 이미지 취득 속도, 및 이미지 품질 도전으로 인하여, 시도된 구현의 현재 성능은 적합하지 않다. There are many attempts being made to implement this test mode, due to the operational strength of such applications (modeling and detection), image acquisition speed, and image quality challenges, the current performance of the attempted implementation is not appropriate. 하지만, 여기에 기술한 방법은 통상적인 절대 기준(예컨대, 설계 데이터)이 오프-웨이퍼 기준과 테스트하의 웨이퍼에 대한 검사 데이터의 정렬을 위해 사용될 수 있기 때문에, 구현이 더욱 실질적이다. However, the methods described herein is typically an absolute basis (e.g., the design data) is off-because it can be used for alignment of the scan data for the wafer under test and the reference wafer, the implementation is even more substantial.

*따라서, 여기에 기술한 방법은, 잠재적으로 매우 유용한 애플리케이션인, 웨이퍼의 서로에 대한 비교를 가능하게 하도록 사용될 수 있다. * Therefore, the methods described herein, may be used to enable the comparison for each of the potentially very useful application, the wafer. 웨이퍼-웨이퍼 비교를 사용하는 결함 검사에 대한 하나의 모티베이션은 웨이퍼 제조 프로세스의 누적 공차와 특정 회로 레이아웃의 상호작용으로부터 기인할 수 있는 "체계적 결함 메커니즘"을 탐색하는 것이다. Wafer-one motivation for defect inspection using a comparison wafer is to search the "systematic failure mechanisms" that may result from cumulative tolerances and interaction of a specific circuit layout of a wafer manufacturing process. 이러한 탐색 프로세스는 동일한 장치 설계가 그 위에 인쇄되지만 상이하게 처리되는 웨이퍼들을 비교하는 단계를 포함할 수 있다. This search process is the same apparatus design can include the step of comparing the wafer to be processed, but differently printed thereon. 가장 결정적인 접근 방식은 단일 또는 다중 변수 실험에서의 프로세스 매개변수를 모듈화하는 것이다(예컨대, 계통적인 DOE 접근 방식을 사용하여). To the critical approach is modular, the process parameters in a single or multi-variable experiments (e. G., Using a systematic approach DOE). 일 실시예에서, 웨이퍼와 추가적인 웨이퍼(예컨대, 2 이상의 웨이퍼)는 웨이퍼 레벨 프로세스 매개변수 조정을 사용하여 처리되며, 이는 전술한 바와 같이 또는 임의의 다른 적합한 방식으로 수행할 수 있다. In one embodiment, the wafer and the further wafer (e. G., Two or more wafers) is processed using a wafer-level process parameter adjustment, which can be carried out as described above or in any other suitable manner. 프로세스 매개변수는 결과적인 웨이퍼의 측정가능한 물리적 및/또는 전기적 속성이 그것의 허용가능한 한계에 접근하게 하도록 조정될 수 있다. Process parameters can be adjusted a measurable physical and / or electrical properties of the resultant wafer to approach its limit on the allowable. 또한, 상기 방법은 웨이퍼와 추가적인 웨이퍼 상의 다이에 대한 검사 데이터를 통상적인 표준 기준 다이에 비교함으로써, 웨이퍼 및 추가적인 웨이퍼 상의 결함을 검출하는 단계를 포함할 수 있다. Further, the method may include the step of detecting the wafer, and defects on the wafer by an additional comparison to a conventional standard reference die inspection data for the die on the wafer and the further wafer. 이러한 방식에서의 웨이퍼 상의 결함 검출은 여기에 추가로 기술하는 바와 같이 수행될 수 있다. Defect detection on the wafer in this manner can be carried out as will be described further herein. 그러한 일 실시예에서, 상기 방법은 "결함"의 검출에 의해 측정되는 바와 같이, 웨이퍼 사이에 구조적 차이가 발생하는지를 판정하는 단계를 포함할 수 있다. In such embodiment, the method may include, as measured by the detection of "fault", the method comprising: determining whether a structural difference between the wafer occurs. 그러한 접근 방식은 통합된 PWQ(iPWQ)라 칭할 수 있다. Such an approach can be referred to as La integrated PWQ (iPWQ). 이러한 방식에서, 여기에 기술한 상기 방법은 iPWQ의 구현을 가능하게 하도록 사용될 수 있다(예컨대, iPWQ에 대한 표준 기준 다이 접근 방식을 사용하여). In this way, by the methods described herein it can be used to enable the implementation of iPWQ (e.g., using a standard reference die iPWQ access to the system). 그와 같이, PWQ 방법론은 iPWQ 방법론의 구현을 목적으로 다른 웨이퍼 상의 다이와 통상적 표준 기준 다이의 비교 및 웨이퍼 레벨 프로세스 매개변수 조정을 포함하도록 연장될 수 있다. As such, PWQ methodology can be extended to include the comparison, and a wafer-level process parameter adjustment of the die and a conventional standard reference die on the other wafer for the purpose of implementing the methodology iPWQ.

대조적으로, 리소그라피 유도 "체계적 결함 메커니즘"의 탐색은, 여기에 완전히 언급된 것과 같이 참고자료로 포함되는 미국 특허 제6,902,855호(Peterson et al)에 개시된 방법과, KLA-Tencor사로부터 상업적으로 입수가능한 PWQ 제품을 사용하여 수행할 수 있다. Possible contrast, lithography guided navigation of "systematic defect mechanism" is here fully as mentioned See U.S. Patent contained in ID No. 6,902,855 No. (Peterson et al) method, and commercially available from KLA-Tencor captured disclosed in It can be carried out using a PWQ products. PWQ는 설계-리소그라피 상호작용을 결정하기 위한 변수로서 초점 및 노출을 사용하여 레티클 샷(shot) 레벨에서의 리소그라피 노광 프로세스 변수를 조정하기 위하여 리소그라피 툴의 특유의 능력에 영향을 준다. PWQ is designed - affects the unique capability of the lithography tool to use the focus and exposure as a variable for determining a lithography interaction to adjust the lithographic exposure process variable at the reticle shot (shot) level. 이러한 애플리케이션은 OPC 입증을 위해 종종 사용된다. These applications are often used to demonstrate the OPC. 하지만, PWQ는 인쇄된 웨이퍼 상의 다이와 조정된 초점 및/또는 노출 매개변수와의 직접 비교에 제한된다. However, PWQ is limited to direct comparison of the die adjustment on the printed wafer focus and / or exposure parameters. 에치, 퇴적, 열 처리, 화학적-기계적 연마(CMP) 등과 같은 프로세스 단계와 관련된 다른 프로세스 변수의 영향은, 이들 변수를 단지 웨이퍼 레벨에서 조정할 수 있기 때문에, 직접적으로 평가할 수 없다. Etch, deposition, heat treatment, chemical-effect of other process variables associated with a process step such as mechanical polishing (CMP) is, since these variables can only be adjusted at the wafer level, it can not be evaluated directly. 하지만, 이들 프로세스 변수와 관련되거나 그것에 의해 기인하는 체계적 결함 메커니즘은 여기에 기술한 방법을 사용하여 탐색할 수 없다. However, these processes associated with variables or systematic failure mechanisms caused by it can not be navigated using the methods described herein. 특히, 여기에 기술한 방법은 웨이퍼-웨이퍼 비교에 의해 PWQ 타입 애플리케이션에서의 비-리소그라피 프로세스 조정을 검사하기 위해 사용할 수 있다. In particular, the method described herein is a wafer-can be used to examine the lithography process to adjust the ratio of from PWQ type applications by comparing the wafer.

스캐닝 기반 결함 검출 시스템에서, 다이-다이 이미지 감산(image subtraction)은 차분 이미지 레지스트레이션(difference image registration) 노이즈를 줄여서 결함에 대한 더 양호한 감지도를 가능하게 하기 위한 "서브-픽셀" 이미지 정렬에 의해 수행할 수 있다. In the scanning-based defect detection system, the die-die image subtraction (image subtraction) is the difference image registration (difference image registration) reducing the noise to enable a better sensitivity for defect "sub-pixel" performed by the image registration can do. 결함은 1 이상의 임계치를 초과하는 차분 이미지에서의 픽셀을 검출함으로써 식별할 수 있다. Defects can be identified by detecting the pixel in the difference image exceeding the first threshold value or more. 스캐닝 기반 이미지 취득 프로세스는 RTA라 종종 칭하는 피드백 메커니즘을 포함한다. Scanning-based image acquisition process includes the RTA La Often called feedback mechanisms. 이러한 메커니즘은 취득되고 있는 이미지와, 현재의 이미지 이전에 종종 동일한 웨이퍼로부터 취득한 이미지를 정밀하게 정렬한다. These mechanisms are often aligned precisely the image obtained from the same wafer in which the image is acquired, the current image before. 검사 시스템의 구성에 따라, 피드백 메커니즘은 광-기계적 접근 방식, 전기-기계적 접근 방식, 및 전자/알고리즘 접근 방식의 조합을 포함할 수 있다. Depending on the configuration of the inspection system, an optical feedback mechanism may comprise a combination of a mechanical approach, and the former / the algorithm approach-mechanical approach, electricity.

일 실시예에서, 여기에 기술한 방법은 테스트하의 웨이퍼에 대하여 취득한 이미지보다 저장된 이미지를 기준으로 사용하는 RTA를 포함한다. In one embodiment, the methods described herein, including the RTA to use relative to the image stored in the image than that obtained for the wafer under test. 저장된 이미지는 "표준 기준 웨이퍼" 또는 기준 웨이퍼의 이미지일 수 있다. The stored image may be an image of a "standard reference wafer" or reference wafer. 테스트 하 웨이퍼 상의 각 다이는 표준 기준 웨이퍼 상의 대응하는 다이와 비교될 수 있다. Each die can be compared to the corresponding die and on the standard basis of the test wafer to wafer. 여기에 기술한 실시예가 두 웨이퍼 또는 웨이퍼의 이미지의 비교를 포함하는 것으로 기술하지만, 실시예는 2 이상의 웨이퍼의 검사에 의해 취득한 임의의 데이터를 비교하는 단계를 포함할 수 있다. The embodiments described herein described as including comparison of the images of the two wafers or wafer, but the embodiment may comprise the step of comparing the random data obtained by the scan of two or more wafers.

도 4는 웨이퍼-웨이퍼 비교를 수행하기 위한 컴퓨터 구현 방법의 각종 실시예를 도시한다. Shows the various embodiments of computer-implemented method for performing a wafer comparison - Figure 4 is a wafer. 도 4에 도시한 단계는 방법을 수행하는데 필수적인 것은 아니다. Step shown in Figure 4 is not required to carry out the method. 1 이상의 단계가 도 4에 도시한 방법으로부터 생략될 수 있으며, 그 방법은 여전히 본 실시예의 범주 내에서 실시할 수 있다. The one or more steps may be omitted from the method shown in Figure 4, and the method can still be done within the scope of this embodiment.

단계 220에 나타낸 바와 같이, 본 방법은 웨이퍼-웨이퍼 비교를 포함한다. As shown in step 220, the method wafer includes a wafer comparison. 일 실시예에서, 웨이퍼-웨이퍼 비교는 단계 222에 나타낸 바와 같이 기준 웨이퍼 이미지를 테스트 웨이퍼 이미지와 비교하는 단계를 포함한다. In one embodiment, the wafer-to wafer are compared, as depicted in step 222 includes comparing the reference wafer image and the image of the test wafer. 예컨대, 여기에 기술한 방법에 사용된 기준 웨이퍼 이미지는 전체 기준 웨이퍼의 저장된 이미지일 수 있다. For example, the reference wafer image used in the methods described herein may be stored in the reference image of the entire wafer. 기준 웨이퍼 이미지와 테스트 웨이퍼 이미지의 비교는 여기에 기술한 바와 같이 수행할 수 있다. Based on comparison of the wafer image and the image of the test wafer it may be performed as described herein. 대안적으로, 단계 224에 나타낸 바와 같이, 웨이퍼-웨이퍼 비교는 표준 기준 다이 이미지와 웨이퍼(예컨대, 기준 또는 테스트 웨이퍼) 상의 모든 다이의 이미지와 비교하는 단계를 포함할 수 있다. Alternatively, the wafer, as depicted in step 224-wafer comparison may include comparing the image of every die on the standard reference die image to the wafer (e.g., the reference or test wafer).

일 실시예에서, 상기 방법은 검사 데이터, 표준 기준 다이, 및 표준 기준 다이 기반 검사에 대한 섭동(攝動) 매트릭스 내의 표준 기준 다이와 관련된 웨이퍼 노이즈의 표현(noise representation)을 사용하여 웨이퍼 상의 결함을 검출하는 단계를 포함한다. In one embodiment, the method comprises checking the data, a standard reference die, and the standard criteria detecting defects on the wafer using the perturbation (攝 動) representation of a wafer noise associated with the die and a standard reference in the matrix (noise representation) to the die-based tests and a step of. 이러한 방식에서, 상기 방법은 표준 기준 다이와 연관된 웨이퍼 노이즈의 비교적 콤팩트한 표현을 섭동 매트릭스의 형태로 사용하는 것을 포함할 수 있다. In this way, the method can include the use of a relatively compact representation of a standard reference die and the wafer in the form of the noise associated with perturbation matrix. 예컨대, 기준 웨이퍼 상의 기준 다이의 이미지는 섭동 매트릭스, 또는 다이 픽셀이 기준 웨이퍼 상의 다이로부터 다이로 어떻게 변하는지를 보여주는 다른 적합한 데이터 구조에 부가하여 저장될 수 있다. For example, the image of a reference die on the reference wafer may be stored in addition to any other suitable data structure that shows whether the perturbation matrix, or di-pixel is how changes to the die from a die on the reference wafer. 전체 기준 웨이퍼 이미지 대신에 섭동 매트릭스에 부가하여 기준 다이의 이미지를 저장하는 것은 기준 웨이퍼의 더욱 콤팩트한 표현이 저장되게 허용한다. Storing an image of the entire reference wafer addition to the reference die perturbation matrix instead of the image is allowed to be stored is a more compact representation of the reference wafer. 이러한 방식에서, 섭동 매트릭스는 기준 웨이퍼 이미지 사이즈를 실질적이고 허용가능한 방식으로 구현될 수 있는 레벨까지 저감시키기 위하여 기준 웨이퍼의 표현에 포함될 수 있다. In this way, the perturbation matrix may be included in the representation of the reference wafer so as to reduce to a level that can be implemented in a practical and acceptable manner the reference wafer image size. 그와 같이, 상기 방법은 노이즈 시그네처의 섭동 매트릭스 표현을 사용하는 것을 포함하는 표준 기준 다이 기반 검사를 포함할 수 있다. As such, the method may comprise the standard reference die based test, which comprises using the perturbation matrix representation of the noise signature.

기준 웨이퍼 이미지 및 대응하는 섭동 매트릭스를 생성하는 단계는 기준 웨이퍼로부터 취득한 표준 기준 다이를 사용하는 표준 기준 다이 기반 검사를 포함할 수 있다(즉, 일종의 자기 참조). Reference generating a wafer image and a corresponding perturbation of the matrix may comprise a standard reference die based test that uses a standard reference die obtained from the reference wafer (i.e., a sort of self-reference). 기준 웨이퍼 상의 단일의 표준 기준 다이 이미지는, 기준 웨이퍼 상의 각각의 다이에 대하여 저장된 압축된 차분 데이터로 섭동된 베이스라인 이미지뿐만 아니라, 감지도에 대하여 RTA 성능이 갖는 임의의 영향을 저감하기 위하여 구동시 RTA 기준으로서 사용될 수 있다. Single standard on the reference wafer reference die image, as well as the baseline image perturbations in the compressed difference data is stored for each of the dies on the reference wafer, sensitivity during operation in order to reduce any effects of RTA performance with respect to the RTA can be used as the reference. 저장된 차분 데이터는 다이 스와스 당 전체 주의 영역 크기에 대한 제한 부가뿐만 아니라, 압축 알고리즘을 통하여 저감될 수 있다. The stored differential data, as well as additional limitation to the die size per swath full attention area, can be reduced through the compression algorithm. 구동시, 차분 이미지 데이터의 섭동 매트릭스는 로드되는 각각의 대응하는 표준 기준 다이 스와스에 대한 스와스로 전체 기준 웨이퍼에 대하여 로드될 수 있다. During operation, it may be perturbation matrix of the difference image data is loaded against a swash throw the entire reference wafer for each of the corresponding standard reference die swath that is loaded. 전체 웨이퍼에 대한 섭동 매트릭스 데이터 용적은 약 1Gb 내지 약 3Gb 정도일 수 있으며, 표준 기준 다이에 대한 데이터 용적은 1Gb 정도일 수 있다. Perturbation matrix data volume for the entire wafer may be on the order of about 1Gb to about 3Gb, the data volume of the standard reference die may be on the order of 1Gb. 표준 기준 다이 비교를 포함하는 여기에 기술한 모든 다른 방법은 전술한 바와 같은 섭동 매트릭스를 사용할 수 있다. All the other methods described herein, including the standard reference die comparison can use the perturbation matrix as described above.

섭동 매트릭스는 열에 m개의 다이가 있는 경우, P 1 (x, y), D x (1, 2), D y (1, 2) Diff 1,2 (x, y); Perturbation matrix row if the m number of die, P 1 (x, y) , D x (1, 2), D y (1, 2) Diff 1,2 (x, y); P 2 (x, y), D x (2, 3), D y (2, 3) Diff 2,3 (x, y); P 2 (x, y), D x (2, 3), D y (2, 3) Diff 2,3 (x, y); ... P m-1 (x, y), D x (m-1, m), D y (m-1, m) Diff m-1,m (x, y)로 규정할 수 있고, 여기에서 P i (x, y)는 위치(x, y)에서의 i번째 다이에서의 픽셀 값이며, D x (i, i+1), D y (i, i+1)은 다이(i+1)에 대한 다이(i)의 각각 x 및 y에서의 오프셋이며, Diff i,i+1 (x, y)은 다이(i+1)가 그것을다이(i)의 프레임과 정렬시키기 위해 x 및 y 오프셋으로 시프된 후, 위치 x, y에서의 다이(i)에 대한 다이(i+1)의 차분 그레이(gray) 레벨이다. P m-1 (x, y ), D x (m-1, m), D y (m-1, m) Diff m-1, m (x, y) can be defined by, where P i a (x, y) is the position (x, y) i and the pixel value of the second die, D x (i, i + 1), D y (i, i + 1) is a die (i + 1) in the for an offset in the x and y of a die (i), Diff i, i + 1 (x, y) is the x and y offsets to a die (i + 1) to align with the frames of the die (i) it after the shifted, the position x, the difference between the gray (gray) level of the die (i + 1) to the die (i) at y. 하지만, 보간 에러 경계 내에서, P 2 (x, y)는 P 1 (x, y), D x (1, 2), D y (1, 2) 및 Diff 1,2 (x, y)로부터 재구성될 수 있다. However, from the error in the interpolated boundary, P 2 (x, y) is P 1 (x, y), D x (1, 2), D y (1, 2) and 1,2 Diff (x, y) It can be reconstructed. 또한, P i (x, y)는 각각의 다이에 대하여 이들 단계를 연속적으로 인가하여 임의의 다른 다이에 대하여 재구성될 수 있다. Also, P i (x, y) may be reconfigured for any of the other die by continuously applying these steps for each die. 물론, 이는 보간 에러 및 다이로부터 다이로의 이미지의 점진적인 블러(blur)를 혼합할 수 있다. Of course, this may be mixed gradually blur (blur) of the image of the die and the die from the interpolation error.

하지만, 표준 기준 다이가 저장되고, 모든 보간이 각각의 다이에 대하여 수행되는 경우에는, 전술한 이행(移行) 에러 축적은 발생하지 않는다. However, the reference standard and the die is stored, in the case where all the interpolation is performed for each die, the above-described implementation (移行) accumulated error does not occur. 오히려, 에러는 오프셋 및 차분 이미지가 주어지면, 표준 기준 다이로부터 웨이퍼 상의 임의의 다이를 재구성하는 것과 관련된 단순한 보간 에러이다. Rather, the error is a simple interpolation error related to reconfigure any of the die on the wafer and the offset difference when an image is given, a standard reference die. 따라서, 단계 226에 나타낸 바와 같이, 상기 방법은 표준 기준 다이에 대하여 각 다이의 차분 이미지를 보존하는 단계를 포함할 수 있다. Therefore, as shown in step 226, the method may include the step of preserving the differential image of each die relative to a standard reference die.

도 5는 비교를 위한 기준으로서 차분 이미지를 사용하는 웨이퍼-웨이퍼 비교를 수행하는 방법의 일 실시예를 도시한다. Illustrates one embodiment of a method for performing a wafer comparison - Figure 5 is a wafer using a differential image as a reference for comparison. 예컨대, 기준 웨이퍼(250)는 복수의 다이[(0,0), (0,1), … For example, the reference wafer 250 has a plurality of die [(0,0), (0,1), ... (4,2)]를 포함하고, 그것의 하나(예컨대, 다이(2,2))가 표준 기준 다이로서 지정된다. Comprises a (4,2)], and it is designated a (e. G., A die (2, 2)) as a standard reference die. 테스트 웨이퍼에 대한 비교를 위해 사용되는 기준 웨이퍼(252)는 표준 기준 다이 이미지(254)에 대하여 각각의 다이에 대한 차분 이미지[Diff(0,0), Diff(0,1) … Based on the wafer 252 that is used for comparison to the test wafer is a difference image for each of the die with respect to the standard reference die image (254) [Diff (0,0), Diff (0,1) ... Diff(4,2)]를 저장하여 생성된다. It is created by saving the Diff (4,2)]. 그 후, 테스트 웨이퍼(256)는 기준 웨이퍼(252)와 비교될 수 있다. Then, the test wafer 256 may be compared to the reference wafer 252. 예컨대, 도 5에 도시한 바와 같이, 테스트 다이(1,3)에 대한 결함 검출은, 표준 기준 다이 이미지(254)와 대응하는 차분 이미지(Diff(1,3))를 부가한 후, 테스트 다이(1,3) 및 기준 다이(1,3) 사이의 차분(258)을 생성하기 위해 테스트 다이(1,3)를 감산하여 수행할 수 있다. For example, as shown in Fig. 5, the defect detection test on the die (1, 3) is, after adding the differential image (Diff (1,3)) corresponding to the standard reference die image 254, a test die can be carried out by subtracting the testing die (1, 3) to produce a difference (258) between (1, 3) and the reference die (1, 3).

따라서, 임의의 다이(테스트 하)와 표준 기준 다이 사이의 차분 이미지는 콤팩트 방식으로 표현될 수 있다. Hence, the difference between the image of any of the die (and test) and the standard reference die may be represented by the compact scheme. 손실 압축(lossy compression) 알고리즘은 더 높은 압축도를 달성하기 위해 채택될 수 있다. Lossy compression (lossy compression) algorithms may be employed to achieve a higher degree of compression. 그러한 압축 기술에 의해 손실될 수 있는 정보는 기술 자체에 의존한다. Information that can be lost by such compression techniques is dependent on the technology itself. 예컨대, 도 4의 단계 228에 나타낸 바와 같이, 상기 방법은 차분 이미지의 중요하지 않은 영역에 대해서는 손실 압축을, 차분 이미지의 중요한 영역에 대해서는 손실 없는 압축을 수행하는 단계를 포함할 수 있다. As shown in, for example, step 228 of Figure 4, the method may include the step of performing a lossless compression for a significant region in the difference image of lossy compression, for the non-critical areas of the difference image. 이러한 방식에서, 덜 중요한 장치 영역이 더 중요한 영역보다 손실이 크게 허용하도록 "지능적" 압축 기술을 사용할 수 있다. In this way, it is possible to use "intelligent" compression is less significant device area so as to allow a more significant loss of the more important region. 기준 웨이퍼 이미지에 대하여 유사한 압축 기술을 사용할 수 있다. Can be used for compression is similar with respect to the reference image of the wafer. 예컨대, 단계 230에 나타낸 바와 같이, 상기 방법은 웨이퍼 이미지의 중요하지 않은 영역에 대해서는 손실 압축을 그리고 웨이퍼 이미지의 중요한 영역에 대해서는 손실 없는 압축을 수행하는 단계를 포함할 수 있다. For example, as shown in step 230, the method may include the step of performing a lossless compression for a significant region of the compression loss for a non-critical region of the wafer image and a wafer image.

대안적으로, 상기 방법은 단계 232에 나타낸 바와 같이, 표준 기준 다이에 대하여 픽셀당 차분 통계치를 보존하는 단계를 포함할 수 있다. Alternatively, the method as shown in step 232, may include the step of preserving the statistical difference per pixel with respect to the standard reference die. 예컨대, 단계 234에 나타낸 바와 같이, 상기 방법은 콘텍스트 유형마다 다이당 통계치를 보존하는 단계를 포함할 수 있다. For example, as shown in step 234, the method may include the step of preserving the die-statistics per each context type. 각각의 다이는 1 이상의 콘텍스트 유형으로 분리될 수 있고, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Each of the dies may be separated by at least one type of context, which can be performed as described further herein. 그러한 일 예에서, 상기 방법은 다른 그룹의 다이에 대하여 표준 기준 다이 내의 각각의 (x,y) 위치에서의 차분에 대하여 통계치를 기록하는 단계를 포함할 수 있다. In one such example, the method may include the step of recording the statistics for the difference at each (x, y) position in the standard reference die relative to the die of the other group. 단계 236에 나타낸 바와 같이, 콘텍스트는 다이 영역일 수 있다. As shown in step 236, the context may be a die area. 대안적으로, 단계 238에 나타낸 바와 같이, 콘텍스트는 백그라운드 타입일 수 있다. Alternatively, as indicated at block 238, the context may be a background type. 픽셀당 차분 통계치는 임의의 적합한 방식으로 결정할 수 있다. Statistic difference per pixel may be determined in any suitable manner.

다른 예에서, 웨이퍼는 N개의 반경 방향 섹터 및/또는 M 개의 환형 링으로 분리할 수 있다. In another example, the wafer may be divided into N number of radial sectors and / or M of the annular ring. 예컨대, 도 6에 도시한 바와 같이, 웨이퍼(260)는 환형 링(1, 2 및 3)으로 분리할 수 있다. For example, as shown in Figure 6, the wafer 260 can be separated into annular rings (1, 2, and 3). 웨이퍼(260)를 3개의 환형 링으로 분리한 것으로 도시하였지만, 웨이퍼는 임의의 적합한 수의 환형 링으로 분리할 수 있다는 것을 이해해야 한다. Although shown as a separate wafer 260 into three annular rings, the wafer is to be understood that it is possible to remove the annular ring of any suitable number. 또한(또는 대안적으로), 도 7에 도시한 바와 같이, 웨이퍼(260)는 웨이퍼 섹터(A, B, C, D, E, F, G 및 H)로 분리할 수 있다. It can also be separated by (or alternatively), 7, the wafer 260 includes a wafer sectors (A, B, C, D, E, F, G and H). 웨이퍼(260)를 8개 섹터로 분리한 것으로 도시하였지만, 웨이퍼는 임의의 적합한 수의 섹터로 분리할 수 있다는 것을 이해해야 한다. Although it is shown as a separate wafer 260 into eight sectors, and the wafer is to be understood that it can be separated into any number of sectors suitable. 상기 방법은, 도 4의 단계 240에 나타낸 바와 같이, 웨이퍼 섹터 및/또는 환형 링마다 픽셀당 통계치를 보존하는 단계를 포함한다. The method includes the step of preserving the wafer sector and / or pixels per statistic for each annular ring as shown in step 240 of FIG. 그러한 일 예에서, (N+M) 구획 각각에 대하여, (x, y) 위치에서의 표준 기준 다이 이미지에 대한 차분의 평균 및 표준 편차가 기록될 수 있다. In one such example, (N + M) with respect to each segment, (x, y) is a standard based on the mean and standard deviation of the difference image to the die at the position can be recorded. 8 비트 평균 및 8 비트 표준 편차는 각각의 (x, y) 위치에서 2×(N+M) 바이트를 저장하는 것 대(對) 웨이퍼 상의 다이당 차분의 바이트를 저장하는 것을 포함한다. 8-bit and 8-bit average standard deviation includes storing the respective (x, y) at the position 2 × (N + M) to store a byte for byte of each die on the difference (對) wafer. 이러한 방식에서, 웨이퍼 상에 100개의 다이가 있는 경우, 8개의 섹터 및 8개의 환형 링을 사용하는 것은 (x, y) 위치당 32 바이트 대 (x, y) 위치당 100 바이트를 필요로 한다. If there is in this way, 100 dies on the wafer, requiring eight sectors and 8 using an annular ring is (x, y) 32 bytes per location for (x, y) of 100 bytes per location. 추가의 예에서, 상기 방법은, 단계 242에 나타낸 바와 같이, 콘텍스트 타입마다 전술한 바와 같은 웨이퍼 섹터 및/또는 환형당 통계치를 보존하는 것을 포함한다. In a further example, the method, comprising, preserving the wafer sector and / or statistics per ring as described above for each context type, as shown in step 242. 콘텍스트 타입은 단계 244에 나타낸 바와 같이, 다이 영역에 기초할 수 있다. Context type, as shown in step 244, may be based on the die area. 대안적으로, 콘텍스트 타입은 단계 246에 나타낸 바와 같이 백그라운드 타입에 기초할 수 있다. Alternatively, the context type may be based on the background type, as shown in step 246. 콘텍스트 타입당 통계치 및 콘텍스트 타입은 여기에 기술하는 바와 같이 결정할 수 있다. Context type sugar statistical and context type can be determined as described herein.

도 8은 환형 링당 기초로 표준 기준 다이 상의 각각의 (x, y) 위치에 대하여 통계치가 저장되는 경우 그러한 기술이 어떻게 수행되는지를 도시한다. Figure 8 when the statistics are stored for each (x, y) location on the standard reference die as a cyclic basis ringdang illustrates how such a technique carried out. 특히, 도 8은 기준으로서의 환형에 의해 차분 통계치를 사용하여 웨이퍼-웨이퍼 비교를 수행하기 위한 방법의 일 실시예를 도시한다. In particular, Figure 8 by using the difference as a reference statistic by an annular wafer is shown one embodiment of a method for performing a wafer comparison. 예컨대, 도 8에 도시한 바와 같이, 기준 웨이퍼(262)는 복수의 다이 [(0,0), (0,1) … For example, as shown in Figure 8, the reference wafer 262 is a plurality of die [(0,0), (0,1) ... (4,2)]을 포함하고, 그것의 하나(예컨대, 다이(2,2))가 표준 기준 다이로서 지정된다. Include (4,2), and is assigned to one of its (e.g., di (2, 2)) as a standard reference die. 테스트 웨이퍼에 대한 비교를 위해 사용된 기준 웨이퍼(264)는 픽셀(x, y)에서의 평균 차분과, 각 환형에 대한 표준 기준 다이 이미지(266)에 대한 픽셀(x, y)에서의 차분의 표준 편차를 결정하여 생성된다. The reference wafer 264 used for the comparison of the test wafer in the difference in the pixel (x, y) the average difference with a pixel (x, y) of the standard reference die image 266 for each ring in It is generated by determining the standard deviation. 테스트 웨이퍼(268)(환형이 테스트 웨이퍼 상에 오버레이된 도 8에 도시된)는 기준 웨이퍼(264)와 비교될 수 있다. Test wafer 268 (as shown in Figure 8 is overlaid on the annular test wafer) may be compared with the reference wafer 264. 예컨대, 테스트 다이(1,3) 및 표준 기준 다이 이미지(266) 사이의 차분(270)을 생성하기 위해서, 테스트 다이(1,3)를 표준 기준 다이 이미지(266)로부터 감산한다. In order to generate a difference (270) between, for example, testing the die (1, 3) and the standard reference die image 266, it subtracts the test dies (1, 3) from the standard reference die image 266. 도 8에 추가로 도시한 바와 같이, 테스트 다이(1,3)는 환형(1) 및 환형(2) 내부에 위치한다. As shown further in Figure 8, the testing die (1, 3) is located in the inner annular (1) and the annular (2). 따라서, 단계 272에서, 차분 이미지(270)는 환형 기초로 테스트 다이 내의 각각의 (x, y) 위치에서의 통계치(274)(예컨대, 평균 차분 +/- k × 차분의 표준 편차)와 비교된다. Accordingly, in step 272, the difference image 270 is compared to each (x, y) at the position of the statistic 274 (e.g., the standard deviation of the mean difference +/- k × difference) in the test by an annular base die . 즉, 환형(1) 내부에 위치된 테스트 다이의 부분에 대한 차분(270)은 환형(1)에 대한 통계치와 비교되고, 환형(2) 내부에 위치한 테스트 다이의 부분에 대한 차분(270)은 환형(2)에 대한 통계치와 비교된다. That is, the annular (1) a difference (270) for the portion of the test die positioned within is compared with statistics on the annular (1), annular (2) a difference (270) for the portion of the test die located inside the is compared with statistics on the annular (2).

표준 기준 다이의 더욱 콤팩트한 저장은 표준 기준 다이 데이터를 통계적 기초로 저장(예컨대, 다이를 프레임으로 분리, 프레임을 다른 구조로(비닝(binning)된 콘텍스트) 함으로써 실현될 수 있고, 각각의 프레임/콘텍스트에 대하여, 다이-다이 차분의 평균/표준 편차를 저장한다. 예컨대, 도 4의 단계 248에 나타낸 바와 같이, 상기 방법은 표준 기준 다이에 대한 콘텍스트 통계치마다 프레임마다의 다이당 보존하는 단계를 포함할 수 있다. 예컨대, 도 9에 도시한 바와 같이, 다이의 배열[(0,0), (0,1) … (M,N)](276)이 웨이퍼(278) 상에 형성될 수 있다. 또한, 도 10에 도시한 바와 같이, 다이(276)는 프레임(280)으로 분리될 수 있다. 다이는 프레임(280)으로 분리될 수 있고, 각 프레임의 픽셀은 콘텍스트에 기초하여 분리될 수 있다(도 10에서는 도시 생략). 각 다이 내의 각 A more compact storage of the standard reference die may be realized by the context, a standard reference in the die store data in a statistical basis (e. G., To remove the die with a frame, the frame to another structure (binning (binning)), each frame / with respect to the context, the die - and stores the average / standard deviation of the die difference, for example, the method as shown in step 248 of Figure 4 includes the step of preserving per die per each context statistic frame of the standard reference die may for example, it may be formed on the array [(0,0), (0,1) ... (M, N)] (276) of the wafer (278) of the die as shown in Fig. 9 Further, as shown in Fig. 10, die 276 may be separated into a frame 280. the dies may be separated by a frame 280, a pixel of each frame can be separated on the basis of context It can (not shown in FIG. 10), each in the respective die 프레임의 각각의 다른 콘텍스트에 대한 차분 통계치는 여기에 기술한 바와 같이 결정할 수 있다. Difference statistics for each of the different context of a frame may be determined as described herein.

도 11은 콘텍스트에 의해 분리된 차분 프레임 통계치를 사용하여 웨이퍼-웨이퍼 비교를 수행하는 방법을 도시한다. Illustrates a method for performing a wafer comparison-11 is to use the difference frame statistic separated by wafer context. 도 11에 도시한 바와 같이, 기준 웨이퍼(282)는 다수의 다이[(0,0), (0,1) … 11, the reference wafer 282 includes a plurality of die [(0,0), (0,1) ... (4,2)]를 포함하고, 그것의 하나(예컨대, 다이(2,2))가 표준 기준 다이로서 지정된다. Comprises a (4,2)], and it is designated a (e. G., A die (2, 2)) as a standard reference die. 테스트 웨이퍼(286)와의 비교를 위해 사용된 기준(284)은 프레임(280)으로 분리된 다이(276)와 표준 기준 다이 이미지(288)를 포함한다. Reference 284 used for comparison with the test wafer 286 includes a die 276 and a standard reference die image 288 separated in the frame 280. The 프레임(280)은 전술한 바와 같이 구성할 수 있다. Frame 280 may be configured as described above. 기준(284)은 각각의 다이에 대한 각각의 프레임 내의 각각의 콘텍스트와 각각의 프레임에 대한 차분의 평균과 표준편차와 같은 통계치(290)를 결정하여 생성할 수 있다. Reference 284 can be generated by determining a statistic 290, such as a mean and standard deviation of the difference for each of the context and the individual frames within each frame for each of the die. 테스트 웨이퍼(286) 상의 결함을 검출하기 위해, 테스트 웨이퍼는 기준(284)과 비교된다. In order to detect defects on the test wafer 286, the wafer is tested compared to the reference (284). 예컨대, 테스트 다이(1,3) 내의 결함을 검출하기 위해, 테스트 다이(1,3)는 표준 기준 다이 이미지(288)로부터 감산되어, 테스트 다이와 표준 기준 다이 이미지 사이의 차분(292)을 생성한다. For example, to detect defects in the test dies (1, 3), a test die (1, 3) is subtracted from the standard reference die image 288, and generates a difference (292) between the die and the test standard reference die image . 단계 294에서, 차분(292)은 콘텍스트 마다의 프레임당 기초로, 기준 웨이퍼(282)의 다이(1,3)에 대한 통계치(290)(예컨대, 각각의 프레임 및 콘텍스트에 대한 차분의 평균 및 표준편차)와 비교된다. In step 294, the difference 292 is the mean and the standard of the difference of the statistic 290 (e.g., each frame, and context for the die (1, 3) on the basis of the per frame for each context, a reference wafer 282 It is compared to the variation).

"표준 기준 다이"가 결함 프리(free)인 알려지지 않으면, 단일 조정이 "폴리싱" 기술을 사용하여 수행될 수 있다(결함 검출은 진정으로 결함 프리한 기준 다이와의 1회 비교를 이용하여 수행할 수 있다). "Standard reference die" does unknown defect-free (free), a single adjustment can be accomplished by "polishing" may be performed using a technique (defect detection using a truly defective one comparison of a pre-standard die have). 또한, "폴리싱"은 "고유적이거나" 기대되는 프로세스 변동으로 인하여, 웨이퍼에 걸쳐 기대되는 이미지 변동을 반영하도록 수행할 수 있다. In addition, the "polishing" can be carried out due to process variations expected "unique or never", to reflect the changes that are expected over the image on the wafer. 따라서, "결함 프리" 기준 웨이퍼를 생성하기 위해, 표준 기준 다이 "폴리싱"을 기준 웨이퍼 상의 모든 다이에 대하여 수행할 수 있다. Accordingly, it is, can be performed for all the dies on the wafer based on the standard reference die "polished" to create a "defect-free" reference wafer.

표 1은, 40mm × 40mm인 최대 다이 사이즈, 90nm인 가장 작은 검사 픽셀 사이즈, 44개인 웨이퍼 상의 최대 사이즈 다이의 수, 1.975E+11인 최대 사이즈 다이 내의 픽셀 수, 512×512 픽셀인 프레임 사이즈, 7.535+0.5인 최대 사이즈 다이당 프레임, 2바이트인 차분의 평균 차분 및 표준 편차를 저장하기 위한 바이트, 0.91 G픽셀인 최대 사이즈 다이의 스와스당 픽셀, 217인 최대 사이즈 다이당 스와스, 및 2048 픽셀 높이 스와스를 상정하여, 전술한 바와 같은 각종 웨이퍼-웨이퍼 비교에 대한 기준 데이터의 대략의 사이즈를 나타낸다. Table 1, 40mm × 40mm, the largest die size, 90nm of the smallest test pixel size, number 44 of the maximum size of individual dies on the wafer, 1.975E + 11 the number of pixels in the maximum size of the die, 512 × 512 pixels in the frame size, 7.535 + 0.5 maximum size die per frame, two bytes of bytes to store the mean difference and standard deviation of the difference, 0.91 G Su of pixels of the maximum size die seudang pixel 217, the largest size swath, and 2048 pixels per die assuming the height swath with various wafers as described above - shows the approximate size of the reference data for comparison to the wafer. 표준 기준 다이는 2K 높이 센서를 상정하여, 스와스당 197 G픽셀 또는 0.91 G픽셀을 포함한다. Standard reference die is assumed to 2K height sensor includes a swash seudang 197 G 0.91 G pixel or pixels. 또한, 기준 웨이퍼 상의 각 다이에 대한 차분 이미지 또는 그것의 일부 압축된 형태가 저장되어야 한다. In addition, the difference image or part of a compressed form for each die on the reference wafer must be stored.

방법 Way 데이터 사이즈(Gbytes) The data size (Gbytes)
저장된 차분 이미지(압축 없음) Differential image stored (no compression) 8727.8 8727.8
전체 픽셀의 0.1%에서의 차분 이미지 Difference image of 0.1% of the pixels 8.7 8.7
픽셀 섹터 기반 통계당: 8섹터 Pixel-based statistics per sector: Sector 8 3160.5 3160.5
픽셀 링 기반 통계당: 8개의 환형 링 Pixels per ring-based statistics: eight circular rings 3160.5 3160.5
픽셀 섹터 + 링기반 통계당: 8개 섹터, 8개 링 + Ring pixels sector-based statistics per: eight sectors, eight ring 6321.0 6321.0
프레임 기반 통계: 512×512 프레임 Frame-based statistics: 512 × 512 frame 0.0666 .0666
프레임 + 콘텍스트 기반 통계: 8 콘텍스트/프레임 Frame + context-based statistics: 8 context / frame 0.5327 .5327

표 1은 차분 이미지를 저장하기 위한 데이터 사이즈가 다이당 콘텍스트 기반 통계 및 프레임을 저장하기 위한 데이터 사이즈보다 훨씬 크다는 것을 보여준다. Table 1 shows that the data size for storing the difference image is much larger than the data size for storing the context-based statistics and frames per die. 하지만, 최대 차분을 갖는 일부의 차분 픽셀(예컨대, 0.1%)과 중요 영역에 있는 것을 저장하면, 데이터 사이즈 요건을 8727.7 기가바이트로부터 8.7기가바이트로 저감한다. However, when stored in that part of the difference in pixels (e.g., 0.1%) and having a critical region of the maximum difference, thereby reducing the data size requirements to 8.7 gigabytes of from 8727.7 GB.

테스트 웨이퍼 상의 다이는 검사 데이터의 복수의 스와스를 생성하기 위해, 서펜타인(serpentine) 스캔 경로를 사용하여 복수의 스캐닝될 수 있다. Die on the wafer are tested, it can be scanned using a plurality of serpentine (serpentine) scan path to generate a plurality of swath of scan data. 그러한 스펜타인 스캔의 일 실시예는 도 12에 도시된다. An embodiment of such a suspend other scan is shown in Fig. 도 12에 도시한 바와 같이, 테스트 웨이퍼(296)는 다이[(0,0), (0,1) … 12, the test wafer 296 die [(0,0), (0,1) ... (4,2)]의 배치를 포함한다. It includes the placement of the (4,2)]. 테스트 웨이퍼(296)는 서펜타인 스캔(298) 및 서펜타인 스캔(300)에 의해 스캐닝된다. Test wafer 296 is scanned by a serpentine scan 298 and serpentine scan (300). 도 12에 두 가지의 서펜타인 스캔을 도시하였지만, 테스트 웨이퍼는 임의의 적합한 회수를 사용하여 스캐닝될 수 있다는 것을 이해해야 한다. Although it is shown two serpentine scan in Figure 12, the test wafer is to be understood that it can be scanned using any suitable number of times. 다이당 217 스와스와, 모든 다이열에서 동일한 서펜타인 스캔을 수행하는 것을 상정하면, 표준 기준 다이 스와스와, 스와스 1, 스와스 2 등에 대하여 모든 다이에 대한 압축 차분을 로드할 수 있다. Assuming that perform the same serpentine scanning from 217 su su, all die heat per die, it is possible to load the compressed difference for every die against standard reference die su su, swath 1, swath 2 or the like. 이 경우, 테스트 웨이퍼 스캔에 대하여 기준 데이터를 저장하기 위한 메모리 요건은 스와스당 (197+8.7)/217 = 0.95 G픽셀이다. In this case, the memory requirements for storing the reference data with respect to the test wafer is scanned Su seudang (197 + 8.7) / 217 = 0.95, a G pixel.

표준 기준 다이-다이 검사의 구현에서의 한 가지 고려 사항은 디스크 입력/출력(I/O) 속도이며, 그 속도가 처리량에 영향을 끼칠 수 있다. Standard reference die-one kinds of information taken into account in the implementation of the die testing is a disk input / output (I / O) speed, the speed may affect throughput. 디스크 I/O 트래픽(traffic)은 "표준 기준 다이"의 각각의 스와스를 한 번에 로딩함으로써 저감할 수 있다. Disk I / O traffic (traffic) can be reduced by loading each swath of a "standard reference die" at a time. 그러한 로딩은 웨이퍼 스캔 사이에 다이 레벨 단차(대 인접 웨이퍼 스캔의 서펜타인 패턴)를 갖는, 전체 웨이퍼에 걸친 서펜타인 스캐닝에 사용될 수 있다. Such loading can be used in the die having a stepped level (Serpentine pattern for the adjacent scan wafer) between the wafer scan, Serpentine scanned across the wafer.

물론, 여기에 기술한 모든 검사 모드에 있어서, 디스크에 저장된 하나의 이미지 대 디스크에 저장된 다른 이미지 또는 실시간으로 웨이퍼로부터 막 취득한 메모리 내의 이미지를 사용하여, 검사를 수행할 수 있다. Of course, in all of the test mode described herein, it is possible to use the image in an image-to-disk or other real-time image as a film obtained from a wafer stored in the memory stored on the disk, performs a check. 전술한 모든 데이터는 여기에 추가로 기술하는 바와 같이 저장될 수 있으며, 여기에 기술한 모든 저장 단계는 여기에 기술한 임의의 방식으로 수행할 수 있다. All the foregoing data may be stored as will be described further here, save all steps described herein may be carried out in any manner described herein.

전술한 바와 같이, 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하는 단계는 웨이퍼의 검사에 후속하여 수행할 수 있다. As described above, the step of determining the location of the test data in the design data space may be carried out subsequent to the inspection of the wafer. 그러한 일 실시예에서, 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하는 단계는 웨이퍼 상에서 검출된 데이터에 대응하지 않는 검사 데이터의 부분이 아닌 웨이퍼 상에서 검출된 결함에 대응하는 검사 데이터의 부분에 대하여 수행된다. In one such embodiment, determining the position of the inspection data in the design data space is performed on the portion of the scan data corresponding to the defects detected on the wafer are not part of the test data that does not correspond to the data detected on the wafer . 이러한 방식에서, 픽셀 또는 웨이퍼 스페이스로부터 설계 데이터 스페이스로의 매핑 변환은 결함이 발견된 위치에만 인가된다. In this manner, the mapping from pixel space conversion to design data or wafer space is applied only where the defect is found. 즉, 상기 방법은 웨이퍼 상에서 검출된 결함의 설계 데이터 스페이스로의 포스트(post)-프로세스 매핑을 포함할 수 있다. That is, the method comprising: post (post) to the design data space of a defect detected on a wafer may include a mapping process. 또한, 결함 검출이 포스트-처리 단계에서 완료된 후에, 정렬(예컨대, 정렬 에러 측정)이 수행될 수 있을지라도, 각각의 다이 내의 정렬 사이트는 검사 동안에 식별될 수 있다. Further, this defect detection post-processing after completed in step, sorting (e.g., sorting, measurement error) although this can be performed, the alignment in the respective sites of the die may be identified during the inspection. 그 후, 매핑은 설계 데이터 스페이스 내의 결함의 위치를 찾기 위해 인가된다. Then, the mapping is applied to find the location of the defects in the design data space.

설계 데이터 스페이스 내의 검사 데이터의 위치 결정이 언제 또는 어떻게 수행되는지에 관계없이, 웨이퍼 상에 1 이상의 결함이 존재하면, 검사 데이터는 웨이퍼 상의 결함 또는 결함들에 대한 데이터를 포함한다. When, the one or more defects existing on the wafer, regardless of whether the positioning of the inspection data in the design data space when or how to do, the inspection data includes data for a defect or defects on the wafer. 따라서, 설계 데이터 스페이스 내의 1 이상의 결함의 위치는 설계 데이터 스페이스 내의 검사 데이터의 위치로부터 결정될 수 있다. Thus, the position of one or more defects in the design data space may be determined from the position of the inspection data in the design data space. 또한, 설계 데이터 스페이스 내의 1 이상의 결함의 위치는 설계 데이터 스페이스 내의 검사 데이터의 위치와 동일한 실질적으로 높은(예컨대, 서브-픽셀) 정밀도로 유리하게 결정될 수 있다. In addition, the position of one or more defects in the design data space is high (e.g., sub-pixel) is substantially the same as the location of the test data in the design data space can be determined with a precision glass.

여기에 추가로 기술하는 바와 같이, 일부 실시예에서, 검사 데이터는 웨이퍼를 스캐닝함으로써 스와스 내에서 취득된다. As described in more herein, in some embodiments, the test data is acquired by scanning a wafer in a swath. 그러한 일 실시예에서, 각각의 스와스 내의 정렬 사이트를 소정의 정렬 사이트에 대한 데이터에 정렬시킴으로써, 검사 데이터의 각각의 스와스는 설계 데이터 스페이스에 개별적으로 정렬될 수 있으며, 이는 전술한 바와 같이 수행될 수 있다. In one such embodiment, by aligning the respective swash alignment sites in the scan in data in the predetermined alignment sites, each Su of the check data seuneun may be separately sorted in the design data space, which is to be performed, as described above can.

다른 실시예에서, 검사 데이터의 위치를 결정하는 단계는 설계 데이터 스페이스 내의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 검사 데이터의 스와스의 위치를 결정하는 단계와, 설계 데이터 스페이스 내의 스와스의 위치에 기초하여 설계 데이터 스페이스 내의 검사 데이터의 추가적인 스와스의 위치를 결정하는 단계를 포함한다. In another embodiment, the step of determining the position of the check data is the design and determining, based on the position of the alignment site in the data space, determines the position of the swath of the examination data in the design data space, the position of the swath in the design data space and determining a position of an additional swath of the examination data in the data space based on the design. 이러한 방식에서, 검사 데이터의 일 스와스는 전술한 바와 같이 설계 데이터 스페이스에 정렬될 수 있고(예컨대, 소정의 정렬 사이트에 대한 데이터와, 검사 데이터의 스와스 내의 웨이퍼 상의 정렬 사이트에 대한 데이터를 정렬시킴으로써), 검사 데이터의 그러한 스와스에 검사 데이터의 추가적인 스와스가 정렬될 수 있다. In this way, one Su of the check data seuneun may be arranged in the design data space, as described above (for example, by aligning the data and the data for the alignment sites on the swash wafer in the scan of the scan data for the predetermined alignment site ), it may be arranged further Su Suga of test data in such a swath of scan data.

예컨대, 도 13에 도시한 바와 같이, 스와스(예컨대, 스와스 #N+1)는 스와스간 이미지 정렬을 사용하여 이전의 스와스(예컨대, 스와스 #N)에 정렬될 수 있다. For example, can be arranged on 13, the swath (e.g., swath # N + 1) by using the image registration Su seugan previous swath (e.g., swath #N) of. 특히, 도 13에 도시한 바와 같이, 스와스 #N+1, #N은 웨이퍼 스페이스 내의 영역(41)에서 부분적으로 중첩한다. In particular, 13, the swath # N + 1, #N are partially overlapping in the region 41 of the wafer space. 따라서, 양쪽 스와스는 영역(41) 내에 형성된 특징들에 대한 검사 데이터를 포함할 수 있다. Thus, both Su seuneun may include a check data for the features formed in the region 41. 그와 같이, 이들 특징에 대한 검사 데이터는 하나의 스와스를 다른 스와스에 정렬하는데 사용될 수 있다. As such, the test data for these features may be used to align one swath to the other swath. 그러한 일 예에서, 도 14는 두 개의 연속적인 스캔에 대한 검사 데이터가 중첩하는 웨이퍼 스페이스 내의 스와스간 오버랩 영역(41)에 형성된 특징(41a 및 41b)을 도시한다. In one such example, Figure 14 illustrates a feature (41a and 41b) formed in two consecutive scan Su seugan overlap area 41 of the wafer space, which test data is superposed on. 특징(41a 및 41b)은 스와스-스와스 등록을 위해 사용할 수 있다. Features (41a and 41b) are swath-can be used for the swath register. 특징(41a 및 41b)은 다른 정렬 특징에 대하여 여기에 기술한 바와 같이 추가로 구성될 수 있다. Features (41a and 41b) may be further configured as described herein with respect to the other alignment features.

이러한 방식에서, 다일 열 내의 정렬 사이트(들)에 대한 데이터를 디자인 데이터 베이스로부터의 제공된 이미지 또는 여기에 기술한 다른 소정의 정렬 사이트 데이터에 정렬함으로써, 다이 열에 대한 제 1 스와스가 설계 데이터 스페이스에 정렬되면, 다이 열의 후속 스와스는 여기에 기술한 기술을 사용하여 정렬할 수 있다. In this way, by aligning the image or a different predetermined alignment site data described herein is provided from the design database, the data for the sorting site (s) within the Dail column, sort the first swash Suga design data space to heat the die If, subsequent Su die seuneun column can be sorted using the technique described herein. 특히, 스와스 내의 정렬 특징의 위치와 설계 데이터 스페이스에 대한 스와스 #N의 위치를 사용함으로써, 설계 데이터 스페이스에 대한 스와스 #N+1의 위치를 결정할 수 있다. In particular, by using the position of the swath #N for the position and design data space of alignment features within a swath, it is possible to determine the position of the swath # N + 1 in design data space. 예컨대, 스와스 #N+1의 위치를 결정하는 단계는, 스와스 #N 취득 스캔 동안에 취득한 정렬 특징 이미지를 저장하고, 정렬 특징 이미지를 스와스 #N+1의 취득 동안에 취득한 동일한 특징의 이미지에 정렬함으로써 수행된다. For example, the step of determining the position of the swath # N + 1, the image swath on the same characteristics acquired during the acquisition of the alignment features stored images acquired during the scan and acquiring #N, the alignment feature image swath # N + 1 It is performed by sorting. 두 정렬 특징 이미지 사이의 비정렬 오프셋을 결정함으로써, 설계 데이터 스페이스에 대한 스와스 #N+1의 절대 위치를 결정할 수 있다. By determining a misalignment offset between the two alignment feature image, one can determine the absolute position of the swath # N + 1 in design data space.

검사 레시피의 셋업 동안에, 웨이퍼는 스와스간 오버랩 영역 내의 적합한 정렬 사이트를 결정하기 위해 연속적인 스와스 사이의 비교적 큰 오버랩(예컨대, 50% 오버랩)으로 스캐닝될 수 있다. During the setup of the inspection recipe, the wafer may be scanned with a relatively large overlap (e. G., 50% overlap) between successive swath to determine the appropriate site in the alignment Su seugan overlap area. 이들 사이트 위치를 사용하여, 대응하는 이전의 스와스에 대한 각각의 스와스의 위치를 결정할 수 있다. Using these sites, the location can be determined for each position of the swath of the previous swath corresponding. 소정의 정렬 사이트를 웨이퍼 상의 정렬 사이트에 정렬시키기 위하여 전술한 방법을 사용하여 결정된 설계 데이터 스페이스에 대한 제 1 스와스의 위치와, 제 1 및 제 2 스와스 사이의 오버랩 영역 내의 정렬 사이트를 사용하여 결정된 것에 대한 제 2 스와스의 시프트를 사용하여, 설계 데이터 스페이스에 대한 제 2 스와스의 절대 위치를 결정할 수 있다. Use the alignment sites in the location of the first swath of the desired alignment site for sorting sites determined using the method described above so as to align the design data space on the wafer, the first and second overlapping area between the swath using the shift of the second swath for being determined, it is possible to determine the absolute position of the second swath for the design data space. 각각의 후속 스와스에 대하여 이러한 프로시저를 반복함으로써, 전체 다이에 대한 픽셀이 설계 데이터 스페이스로 매핑될 수 있다. By repeating this procedure for each of the next swath, the pixels for the entire die may be mapped to the design data space.

그 후, 각각의 검사 스와스(즉, 스와스 사이의 오버랩이 다이가 완전히 스캐닝되는 것을 보장하는 최소 오버랩인 검사 동안에 사용된 스와스) 내에 적어도 하나의 사이트가 존재하도록 적합한 정렬 사이트가 선택될 수 있다(전술한 방법을 사용하여). Thereafter, each test swath can be at least one suitable alignment site to site exists selected in (the overlap between that is, swath die a swath used while the minimum overlap check to ensure that the full scanning) It is (using the method described above). 설계 데이터 스페이스 내의 이들 정렬 사이트의 위치는 각각의 정렬 사이트의 패치 이미지와 함께 검사 레시피 내에 저장된다. The position of these sites arranged in the design data space is stored in the inspection recipe with a patch image of each alignment site. 검사 동안에, 각각의 스와스에 대하여, 대응하는 정렬 사이트가 레시피로부터 탐색되고, 그것의 위치는 검사 시스템에 의해 취득된 픽셀 스트림 내에서 결정된다. During the test, for each swath, corresponding alignment site is retrieved from the recipe, its position is determined within the pixel stream acquired by the inspection system. 정렬 사이트가 픽셀 스트림 내에 일단 위치되면, 교차-상호 연관 또는 다른 이미지 매칭 기술을 사용하여, 검사 스와스 내의 픽셀의 위치를 설계 데이터 좌표 스페이스 내에서 서브-픽셀 정밀도도 결정할 수 있다. When sorting sites located within one pixel stream, cross-pixel accuracy can also decide - using correlation or other image matching technology, a pixel position in the scan swath in the design data space coordinates serve. 이 방법의 하나의 이점은 검사 스와스는 비교적 작은 오버랩으로 취득할 수 있다(그리하여 속도를 향상함)는 것이지만, 전체 다이에 대한 픽셀을 설계 데이터 좌표 스페이스에 매핑하기 위해 사용되는 스와스 "스티칭"을 수행하고, 각각의 검사 스와스 내에서 발생하는 스페이스 내의 적절한 정렬 사이트를 찾기 위해서, 셋업 스와스(레시피 셋업을 위해서만 사용됨)는 비교적 큰 오버랩으로 취득된다. One advantage of this method can be obtained with a relatively small overlap test Su seuneun (and therefore also increase the speed), but, the swath "stitching" is used to map the pixels of the entire die in the design data coordinate space performed, to find the proper alignment sites in the space generated in the respective scan swath, set-up swath (which is used only for the set-up recipe) is obtained with a relatively large overlap. 스와스 스티칭 기술은 다른 스캐닝 패턴, 예컨대, 영역 센서를 사용하는 필드별 취득에 인가될 수 있다는 것을 이해해야 한다. Swath stitching technique it will be appreciated that other scanning pattern, for example, can be applied to the acquisition-specific fields that use the area sensor. 필드는 전술한 것과 유사한 방식으로 서로 스티치될 수 있다. Field can be stitched together in a manner similar to that described above.

설계 데이터 스페이스에 대한 각각의 스와스 정렬에 대한 전술한 실시예의 다른 이점은, 이러한 기술은 더 소수의 정렬 사이트에 대한 데이터가 설계 데이터로부터 렌더링 되는 것을 필요로 한다는 것이다. A further advantage of the above-described embodiment example for each swath alignment in design data space is, this technique is that it requires more data to sort a small number of sites to be drawn from the design data. 또한, 설계 데이터로부터 정렬 사이트에 대하여 렌더링 데이터는, 특히 웨이퍼가 그 위에 형성된 다중 층을 갖는 경우, 주어진 특징이 웨이퍼 상에 어떻게 인쇄될지를 예측하기 위해 사용될 수 있는 모델의 복잡도로 인하여 도전(challenge)을 갖는다. In addition, the render data to the sort site from the design data, particularly if the wafer has a multi-layer formed thereon, a conductive (challenge) due to the complexity of the model that can be used to predict whether a given feature is what printed on the wafer has the. 하지만, 전술한 바와 같이, 소정의 정렬 사이트에 대한 데이터는 복수의 다른 방식으로 취득할 수 있으며, 그 방식은 검사되고 있는 층에 기초하여 선택되고, 이에 의해 검사되는 층에 관계없이 소정의 정렬 사이트에 대하여 적합한 데이터를 제공한다. However, the data in the predetermined alignment sites may be obtained for a plurality of different ways, and the method is selected on the basis of the layer is examined, and thus a predetermined alignment, regardless of the layer to be examined by the site, as described above It provides the appropriate data to the.

전술한 바와 같이, 커버리지 모드에서 "짧은 스와스"를 사용하는 스와스 스티칭이 검사 데이터를 설계 데이터에 정렬하기 위해 사용될 수 있다. As described above, the swath stitched using "short swath" in coverage mode may be used to align the scan data to the design data. 하지만, 일부 실시예에서, 도 14a에 도시한 바와 같이, 정렬 사이트(302)는 제 1 검사 스와스(304a)에 대응하는 웨이퍼 상의 영역으로부터 이격된(예컨대, 멀리 떨어진) 웨이퍼 상에 위치될 수 있다. However, in some embodiments, as shown in Figure 14a, alignment site 302 may be located on a (e. G., Away from) the wafer away from the region on the wafer corresponding to the first scan swath (304a) have. 이러한 상황은 단지 적합한 정렬 사이트가 제 1 검사 스와스에 대하여 스캐닝되는 웨이퍼의 영역으로부터 분리되는 경우에 발생할 수 있다. This situation may occur if the only appropriate sorting site separated from the region of the wafer to be scanned with respect to the first scan swath. 제 1 검사 스와스의 위치는 주의 영역 규정(예컨대, 자동으로 규정되거나 유저에 의해 규정됨)으로부터 결정할 수 있다. Position of the first swath scan is able to determine from the note (as, for example, automatically defined by or defined by the user), the area code. 그러한 상황에서, 여기에 기술한 방법 또는 시스템은 웨이퍼 상에서 일련의 "미니(mini)-스캔"(306)을 수행할 수 있고, 각각의 다이는 도 14a에 도시한 바와 같이 넓다. In such a situation, a method or system described herein is a series of "mini (mini) - Scan" on the wafer can be performed (306), each die is wide, as shown in Figure 14a. 미니-스캔에 의해 취득한 스와스는 전술한 스와스간 정렬 방법을 사용하여 제 1 검사 스와스(304a)와 함께 정렬 사이트를 함유하는 스와스를 "스티치"하는데 사용된다. Mini-Su acquired by scanning seuneun is used for the swath containing aligned with the first inspection site swath (304a) by using the alignment method described above seugan su "stitching". 후속 검사 스와스(304b 및 304c)는 위에서 추가로 기술한 바와 같이 제 1 검사 스와스(304a)에 정렬될 수 있다. Subsequent inspection swath (304b and 304c) may be arranged in the first swath scan (304a), as described further above.

여기에 기술한 방법 및 시스템은 복수의 다른 방식으로 웨이퍼에 대한 검사 스와스를 취득할 수 있다. This method and system described can obtain the scan swath of the wafer into a plurality of different ways. 예컨대, 도 14b에 도시한 바와 같이, 시스템은 100% 검사 모드에서 웨이퍼에 대한 검사 스와스(308)를 취득할 수 있다. For example, as shown in Figure 14b, the system may acquire the scan swath 308 for a wafer at 100% inspection mode. 특히, 시스템은 영역의 100%를 검사하는데 사용될 수 있는 오퍼래핑 스와스를 취득하기 위해 웨이퍼를 앞뒤로 스캔한다. In particular, the system scanning the wafer back and forth to obtain the leads wrapped swath that can be used to test 100% of the area. 다른 예에서, 도 14c에 도시한 바와 같이, 시스템은 표준 커버리지 모드에서 웨이퍼에 대한 검사 스와스(310)를 취득할 수 있다. In another embodiment, as shown in Figure 14c, the system may acquire the scan swath (310) of the wafer in the standard coverage mode. 이러한 커버리지 모드에서, 스와스가 취득되는 웨이퍼 상의 영역은 다이 영역의 약 25% 내지 약 50%일 수 있다. In this mode, the coverage, Su Suga area on the wafer that is obtained can be from about 25% to about 50% of the die area. 도 14c에 도시한 스와스는 교호적인 스와스가 검사를 위해 사용되는 50% 커버리지 모드에 대응한다. Su diagram shown in seuneun 14c corresponds to the 50% coverage mode to be used for alternating Su Suga test. 다른 예에서, 도 14d에 도시한 바와 같이, 시스템은 "스마트 스캐닝(smart scanning)" 모드에 대하여 검사 스와스(312)를 취득할 수 있다. As shown in another example, Fig. 14d, the system may acquire the scan swath (312) with respect to the "smart scanning (scanning smart)" mode. 이러한 모드에서, 다이 영역의 약 50%가 스캐닝되고, 스캐닝된 영역은 설계에 대한 정보 또는 설계와 프로세스 사이의 기대되는 상호작용에 기초하여 선택할 수 있다. In this mode, the 50% of the die area is being scanned, the scanned area can be selected on the basis of the interaction between the expected or design information to the process for the design. 또한, 여기에 기술한 시스템은 전술한 임의의 각종 스캐닝 방법(예컨대, 다른 웨이퍼에 대한 다른 스캐닝 방법)을 수행하도록 구성될 수 있다. Moreover, the system described herein may be configured to perform any of a variety of scanning methods described above (e.g., different scanning method to the other wafer). 또한, 여기에 기술한 상기 방법(또는 설계 분석 툴)은 웨이퍼에 대한 최적 "커버리지" 기술을 결정하기 위해 검사 시스템의 지식(예컨대, 스캐닝 용량)을 사용하는 것을 포함할 수 있다. In addition, a method described herein (or a design analysis tools) may include the use of knowledge of the inspection system (e. G., The scanning capacity), to determine the optimum "coverage" Description of the wafer.

다른 실시예에서, 상기 방법은 검사 데이터를 설계 데이터에 정렬하는 단계와, 이러한 다이 정렬 단계에 의해 결정된 다이 대응 설계 데이터 스페이스 좌표를 사용하여 추가적인 검사 데이터의 좌표를 설계 데이터 스페이스 좌표로 변환하는 단계를 포함할 수 있다. In another embodiment, the method comprises the steps of converting the coordinates of the additional test data using a die corresponding design data space coordinates determined by the step and such die alignment step for aligning a scan data to the design data as the design data space coordinates It can be included. 변환은, 유저 입력에 기초하여 또는 적절한 설계 파일 및/또는 프로세스 레시피(스테퍼 레시피)로부터 관련 정보를 추출하여 수행할 수 있다. Conversion can be performed by extracting the information from or to the proper design file and / or a process recipe (Recipe stepper) based on the user input. 유저로부터의 입력 없이 변환을 결정하기 위한 대안적인 접근 방식은, 정렬 사이트를 수동으로 선택하거나, 알고리즘 오버레이 최적화 접근 방식을 사용하여 검사 데이터를 설계 데이터에 정렬시키는(예컨대, 오버레이 하는) 단계를 포함할 수 있다. An alternative approach for determining a transformation, without input from a user scheme, select a sort sites manually, or, algorithms using the overlay optimization approach include the step (e. G., Overlying) for sorting the inspection data in the design data, can. 이는 다이 정렬 기술임을 유념해야 한다. It should be noted that the die sorting technology. 다이 대응 좌표가 사용되는 경우(즉, 검사 시스템이 각각의 다이에 대하여 정렬 사이트가 존재하는 곳을 이미 알고 있는 경우), 웨이퍼 정렬 기술은 사용되지 않을 수 있다. Die when the corresponding coordinates are used (that is, check if the system is already aware of the site where the sort exists with respect to each of the dies), the wafer alignment technique can not be used.

여기에 기술한 방법은 웨이퍼의 검사를 수행하여 검사 데이터를 취득하는 단계를 포함하거나 포함하지 않을 수 있다. The methods described herein may or may not include the step of acquiring the scan data to perform the inspection of the wafer. 즉, 여기에 기술한 방법은 광학 또는 전자 검사 서브시스템을 포함하지 않는 시스템(여기에 추가로 기술하는 바와 같은 시스템)에 의해 수행할 수 있다. That is, the methods described herein can be carried out by the (system such as that described in more herein) a system that does not include an optical or electronic inspection subsystem. 대신에, 그 시스템은 검사 시스템으로부터 검사 데이터를 수신하도록 구성되는 "독립" 시스템으로서 구성할 수 있다. Instead, the system may be configured as an "independent" systems configured to receive inspection data from inspection system. 이러한 방식에서, 독립 시스템은 검사 시스템으로부터 검사 데이터를 취득할 수 있다. In this way, the independent systems may acquire the scan data from the test system. 독립 시스템은 당업계에 알려진 임의의 방식으로(예컨대, "유선" 및/또는 "무선" 부분을 포함할 수 있는 전송 매체를 통하여) 검사 데이터를 취득할 수 있다. Independent systems can obtain the scan data in any manner known in the art (e. G., Via a transmission medium that may include "wired" and / or "wireless" portions). 대안적으로, 상기 방법은 검사 시스템을 포함하는 시스템에 의해 수행할 수 있다. Alternatively, the method may be performed by a system including a test system. 이러한 방식에서, 검사 시스템은 시스템의 일부를 구성할 수 있고, 검사 데이터는 웨이퍼의 검사를 수행함으로써 그 시스템에 의해 취득할 수 있다. In this manner, the inspection system may also form part of the system, the test data may be obtained by the system by performing a scan of the wafer. 또한, 검사 데이터가 취득되는 방식에 무관하게, 여기에 기술한 상기 방법은 당업계에 알려진 임의 타입의 검사 데이터를 당업계에 알려진 임의의 포맷으로 사용하여 수행할 수 있다. Further, regardless of the manner in which test data is obtained, the method described herein can be carried out using the testing data of any type known in the art, in any format known in the art. 검사 데이터는 웨이퍼 상의 검출된 결합에 대한 데이터를 포함할 수 있다. Inspection data may include data about the detected combination of the wafer. 다른 예에서, 일 실시예에서, 검사 데이터는 여기에 추가로 기술되는 PWQ에 대하여 취득된다. In another example, in one embodiment, the inspection data is obtained with respect to PWQ be described further herein.

여기에 기술한 방법은 비교적 높은 정밀도로 검사 스페이스를 설계 데이터 스페이스에 상호 연관짓기 위해 이롭게 사용될 수 있고, 그러한 상호연관은 여기에 추가로 기술하는 바와 같이 복수의 단계로 사용될 수 있다. The methods described herein may be used advantageously to build correlate to relatively scan the space with a high precision design data space, such a correlation may be used in a plurality of steps as will be described further herein. 예컨대, 설계 데이터 스페이스 내의 검사 데이터의 위치는 검사 데이터가 웨이퍼 상의 주의 영역 또는 비-주의 영역에 대응하는지를 결정하는데 이롭게 사용될 수 있고, 검사 프로세스는 검사 데이터에 대응하는 영역 또는 검사 데이터의 다른 부위의 유형에 기초하여 수행할 수 있다. For example, the position of the inspection data in the design data space is the inspection data that the attention area or ratio of the wafer can be used advantageously to determine whether corresponding to the attention area, the inspection process is another area type of the area, or test data corresponding to the test data in may be carried out on the basis of. 예컨대, 주의 영역이 다이에 걸친 모든 지점에 대하여 설계 또는 CAD 데이터베이스 내의 소정의 특징에 실질적으로 정확히 정렬되도록, 새로운 이미지 데이터를 검사 주의 영역에 대하여 이동시킴으로써, 여기에 기술한 상기 방법 및 시스템은 CMP 패턴 충전 영역과 같이 중요하지 않은 영역은 무시되는 동안 비어(via) 위치와 같은 다이 상의 중요 위치에만 검사가 수행될 수 있도록, 실질적으로 정확한 주의 영역을 생성한다. For example, the attention area is to be substantially exactly aligned with the predetermined feature in the design or CAD database for all points across the die, by moving against the new image data to check the attention area, the method described herein and the system CMP pattern areas that are not critical, such as filling zone produces a substantially correct the attention area so that the test is performed only important location on the same die and via (via) position while the ignored. 이들 중요 위치, 또는 "검사할" 영역은 레시피 셋업에 입력될 수 있고, CAD DRC, DFM 분석 예컨대, 디자인 스캔 및/또는 PWQ 분석, 전기 테스트, FA, 또는 이들의 일부 조합의 결과를 사용하여 수행되는 "핫 스팟" 분석에 의해 결정될 수 있다. These critical locations, or "to test" region can be inputted to the recipe set-up, CAD DRC, DFM analysis, for example, design the scan and / or PWQ analysis, electrical testing, FA, or carried out using the results of these some combination of which it may be determined by the "hot spot" analysis.

예컨대, 일부 실시예에서, 여기에 기술한 방법은 레이아웃 분석 소프트웨어 툴로부터 생성된 표준 EDA 레이아웃 포맷(예컨대, GDSII, OASIS 등)으로 저장된 주의 영역과 같은 설계 데이터에 대한 정보 및 설계 데이터를 검사 시스템에 의해 사용할 수 있는 포맷으로 변환하는 단계를 포함한다. For example, in some embodiments, the methods described herein, the information and design data for the design data, such as stored in the attention area in a standard EDA layout format (e.g., GDSII, OASIS, etc.) generated from the layout analysis software tool, the inspection system that can be used by a step of converting a format. 이러한 방식에서, 상기 방법은 주의 영역 정보를 설계 툴로부터 검사 시스템으로 전달하는 단계를 포함할 수 있다. In this manner, the method may include passing the inspection system the care area information from the design tool. 예컨대, 변환 모듈(도시 생략)은 GDS 또는 OASIS와 같은 표준 설계 포맷으로부터 검사 보호 영역을 생성하도록 구성될 수 있다. For example, the converting module (not shown) may be configured to generate a check the protection zone from the standard design formats, such as GDS or OASIS. 따라서, 그러한 설계 포맷 내의 파일은 설계가 아니라 EDA 툴에 의해 수행된 설계 분석으로부터의 결과적인 다각형을 포함한다. Therefore, in such a design file format it comprises a polygon resulting from the design of the analysis performed by the EDA tool, not the design. 따라서, 변환 모듈은 두 스페이스(즉, 설계 및 검사) 사이의 효율적인 변환을 허용한다. Accordingly, conversion module allows for efficient conversion between two spaces (i.e., design, and testing).

다른 실시예에서, 상기 방법은, 여기에 기술한 바와 같이 수행될 수 있는, 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상에서 검출된 결함의 위치를 결정하는 단계와, 설계 데이터의 1 이상의 속성에 대한 소정의 값이 설계 데이터 스페이스 내의 위치 함수로서 저장되는 데이터 구조를 사용하여 결함의 위치에 대응하는 설계 데이터의 1 이상의 속성에 대한 값을 결정하는 단계를 포함한다. In another embodiment, the method further here on the basis of the position of the inspection data in the, designing of data space that may be performed as described in the step of determining the location of the defects detected on the wafer in the design data space, and a design data to a predetermined value for the one or more properties using the data structure that is stored as a function of the position in the design data space, determining a value for the one or more attributes of the design data corresponding to the location of the defect. 이러한 방식에서, 결함 위치에 대응하는 설계 데이터 속성에 대한 값은, 예컨대, 구조 내의 다각형으로부터 1 이상의 속성에 대한 값을 결정함으로써(예컨대, 다각형 상의 구조적 구동의 함수로서), 설계의 구조에 기초하여 이전에 계산된 속성로부터 결정될 수 있다. In this way, the values ​​for the design data attributes that correspond to the defect location, for example, by determining a value for at least one attribute from the polygon in the structure (e. G., As a function of a structural driving on the polygon) on the basis of the structure of the design It can be determined from the previously calculated attributes to. 이러한 방식에서, 설계는 다각형 레벨로 처리되고, 결정될 수 있는 다각형 레벨에서의 임의의 속성은 데이터 구조에 저장될 수 있다. In this manner, the design can be any attribute of the polygon level that is being processed by the polygon level, can be determined, it may be stored in the data structure. 그와 같이, 데이터 구조에 저장된 설계 데이터의 1 이상의 속성의 값에 대한 데이터의 "슈퍼세트(superset)"를 포함할 수 있다. As such, the data for the value of one or more attributes of the design data stored in the data structure may include a "super set (superset)". 설계 데이터 스페이스 내의 위치의 함수로서 설계 데이터의 1 이상의 속성에 대한 소정의 값은 EDA 레이아웃 분석 툴 또는 당업계에 알려진 임의의 다른 방법 또는 시스템을 사용하여 생성할 수 있다. Design as a function of location in the data space a predetermined value for the one or more attributes of the design data can be generated using any other method or system known in the art or EDA layout analysis tools. 이러한 방식에서, 설계는 설계 데이터 스페이스에 걸친 위치의 함수로서 설계 데이터의 1 이상의 속성 값을 결정하기 위해 전처리될 수 있고, 1 이상의 속성에 대한 값은, 설계 데이터 스페이스 내의 결함 위치를 사용하여 "작동중" 데이터 구조 내의 1 이상의 속성의 값을 조회하여 결함별 기초로 결정될 수 있다. In this way, the design is designed as a function of position over the data space may be pre-treated in order to determine at least one property value of the design data, the values ​​for the one or more attributes, operation using the defect position in the design data space " of "by looking up the value of the at least one attribute in the data structure it can be determined by fault-specific basis. 소정의 값이 설계 데이터 스페이스 위치의 함수로서 저장되는 데이터 구조는 당업계에 알려진 임의의 적합한 데이터 구조를 포함할 수 있다. Data structure with a predetermined value that is stored as a function of the design data space location may comprise any suitable data structure known in the art. 유사한 방식에서, 데이터 구조는 설계에 대한 설계 레이아웃의 1 이상의 속성, 설계의 평면도의 1 이상의 속성, 설계 내의 셀의 1 이상의 속성, 설계에 대한 임의의 다른 정보, 또는 그것의 임의의 조합에 대한 소정의 값을 설계 데이터 스페이스 내의 위치의 함수로서 포함할 수 있다. In a similar manner, the data structure includes a design layout at least one attribute, at least one property of the top view of the design, the at least one property of the cells in the design, any other information on the design of the design, or any of its any combination the values ​​may include, as a function of position in the design data space.

일 실시예에서, 상기 방법은 도 1의 단계 18에 도시한 바와 같이, 웨이퍼의 다른 부위 상의 결함을 검출하기 위하여 감지도를 결정하는 단계를 포함할 수 있다. In one embodiment, the method may include determining the sensitivity for detecting defects on different parts of the wafer as shown in step 18 of FIG. 그러한 일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 웨이퍼의 다른 부위 상의 결함을 검출하기 위해 감지도를 결정하는 단계를 포함한다. In one such embodiment, the method includes the step of determining a sensitivity for detecting defects on different parts of the wafer on the basis of one or more attributes of the design data in the location, design data space of the inspection data in the design data space do. 그러한 일 실시예에서, 상기 방법은 주의 영역 정보를 설계 툴로부터 검사 시스템에 전달함으로써 설계 기반 검사를 수행하는 것을 포함할 수 있다. By passing in one such embodiment, the method further comprising attention region information from the inspection system design tool may include performing design based tests. 예컨대, 주의 영역 정보는 웨이퍼 상의 다른 부위와, 그 다른 부위 내의 결함을 검출하도록 사용되는 감지도를 식별하도록 사용될 수 있다. For example, the attention area information may be used to identify the sensitivity used to detect defects in different regions and the other regions on the wafer. 그와 같이, 설계 데이터의 1 이상의 속성은 주의 영역 정보를 포함할 수 있다. As such, the one or more attributes of the design data may include a notice area information. 하지만, 설계 데이터의 1 이상의 속성은 또한(또는 대안적으로) 여기에 기술한 설계 데이터의 임의의 속성을 또한 포함할 수 있다. However, one or more attributes of the design data may also include any of the attributes of the design data described herein (or alternatively).

데이터 준비 단계를 설계 데이터의 1 이상의 속성에 대한 데이터를 생성하거나 취득하는 단계를 포함할 수 있다. The data preparation stage may include the step of generating or acquiring data for one or more attributes of the design data. 웨이퍼의 다른 부위 상의 결함을 검출하기 위하여 감지도를 결정하는데 사용되는 설계 데이터의 1 이상의 속성은 설계 데이터와 관련된 프로세스 또는 수율 정보를 포함할 수 있다. One or more attributes of the design data to be used to determine the sensitivity for detecting defects on different parts of the wafer may include a process or yield information relating to the design data. 예컨대, 일 실시예에서, 설계 데이터의 1 이상의 속성은, 웨이퍼에 대한 검사 데이터가 취득되는 프로세스 계층, 다른 프로세스 계층 또는 이들의 일부 조합에 대하여, 설계 데이터, 다른 설계 데이터, 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼, 또는 이들의 일부 조합에 대하여 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여 선택된다. For example, in one embodiment, one or more attributes of the design data, processes the inspection data for the wafer acquisition layer, with respect to other process layers, or some of these combinations of design data, in other design data, or some of these combinations of hand, is selected based on the wafer, another wafer, or one or more attributes of the inspection data obtained previously with respect to some of these combinations. 이러한 방식에서, 웨이퍼의 다른 부위 상의 결함을 검출하기 위한 감지도를 결정하는데 사용되는 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성은, 동일하거나 다른 프로세스 계층 상의 동일하거나 다른 설계에 대한 동일한 웨이퍼 또는 다른 웨이퍼로부터의 이전에 수집된 검사 데이터의 속성과의 상관관계에 기초하여 선택될 수 있다. In this way, one or more attributes of the design data in the design data space that is used to determine the sensitivity for detecting defects on different parts of the wafer are, the same or different process, the same or the same wafer, or other wafer to other design on the layer It may be selected based on the correlation between the inspection data of the previously-collected from the property. 이전에 수집된 검사 데이터는 팹 데이터베이스 또는 임의의 다른 적합한 데이터베이스, 파일 등과 같은 데이터 구조에 저장될 수 있거나, 여기에 기술하는 바와 같이 구성될 수 있는 지식 베이스(knowledge base)에 포함될 수 있다. Before the inspection data collected may be included in a fab database or may be stored in a data structure, such as any other suitable database, a file, a base (knowledge base) knowledge that may be configured as described herein. 이러한 방식에서, 본 실시예에서는 설계 데이터의 1 이상의 속성은 누적 학습, 이력 데이터 또는 데이터의 트레이닝 세트에 기초하여 선택될 수 있다. In this way, in this embodiment, one or more attributes of the design data can be selected based on the training set of cumulative learning history data or data.

다른 실시예에서, 설계 데이터의 1 이상의 속성은 다른 부위에서 이전에 검출된 결함의 수율 임계, 해당 부위에서 이전에 검출된 결함의 오류 확률, 또는 이들의 일부 조합에 기초하여 선택된다. In another embodiment, the one or more attributes of the design data is selected based on the yield threshold, error rate, or some combination of those of the previously detected defects in the area of ​​the previously detected defects in the other area. 이러한 방식에서, 결함을 검출하는 감지도는 다른 부위에서 검출된 결함의 수율 임계 및/또는 오류 확률에 기초하여 선택된 설계 데이터의 1 이상의 속성에 적어도 부분적으로 기초할 수 있다. In this manner, the sensitivity for detecting defects may at least in part on one or more properties of the selected design data on the basis of the yield of the threshold and / or the failure probability of the defect detected in the other areas. 프로세스 또는 수율 임계 정보는 예컨대, PWQ에 의해 결정된 중요 결함, 핫 스팟(예컨대, 검사로부터 결정된)에 기초한 관심 있는 결함(DOI)의 위치, 로직 비트맵으로부터 결정된 핫 스팟 정보, 핫 스팟에서 검출된 결함에 대하여 테스트 결과로부터 결정된 KP 값, 여기에 기술한 임의의 다른 프로세스 또는 수율 정보, 또는 이들의 일부 조합을 포함할 수 있다. Process or yield of the critical information, e.g., critical defects as determined by the PWQ, hot spots (e.g., determined from the check) position of the defect (DOI) of interest based on, a hot spot with information determined from the logic bit map, and the detected defect in the hot spot in respect it may comprise a value KP, where the any other process or yield information, or some combination of these techniques to the determined result from the test. KP 값은 여기에 추가로 기술하는 바와 같이 결정될 수 있다. KP value can be determined as will be described further herein. 또한, 오류 확률은 결함에 대한 KP 값을 결정하기 위해 여기에 기술한 것과 유사한 방식으로 결정할 수 있다. In addition, the error rate can be determined in a manner similar to that described herein in order to determine the KP value for the defect. 수율 임계값은 결함의 수율 관련성을 결정하기 위하여 여기에 추가로 기술하는 것과 유사한 방식으로 결정할 수 있다. Yield threshold value may be determined in a similar manner as described further herein to determine the yield of the relevant fault.

설계 데이터의 1 이상의 속성에 대한 데이터는 1 이상의 속성(예컨대, 콘택 영역 또는 더미 충전 영역, "검사할 장소"의 정보 또는 "주의 영역", 프로세스 오류가 가능한 "중요" 영역, 또는 이들의 일부 조합과 같은 영역 내의 특징의 유형)의 다른 값을 갖는 장치 설계 내의 구조적 영역을 규정하는 "콘텍스트" 데이터라 칭할 수 있다. Data for one or more attributes of the design data is at least one property (e.g., a contact region, or dummy charge area, "where to scan" of the information or "care area", a process error is possible "critical" regions, or some combination thereof and it can be referred to as "context" data d defining the structural feature area in the device design has a different value of the type) in the same area. 용어 콘텍스트 데이터는 용어 "콘텍스트 정보" 및 "콘텍스트 맵"과 여기에서 상호 교환가능하게 사용된다. The term context data is used to enable the term "context information" and "context map" interchangeably herein. 콘텍스트 정보는 KLA-Tencor사로부터 입수가능한 시뮬레이션, 모델링, 및/또는 분석 소프트웨어 제품, DRC 소프트웨어와 같은 다른 소프트웨어, 또는 이들의 일부 조합을 포함하는 각종 소스로부터 취득될 수 있다. Context information may be obtained from other software, or a variety of sources, including some combination of these, such as a KLA-Tencor captive available from simulation, modeling, and / or analysis software product, DRC software. 또한, 추가적인 콘텍스트 데이터가 결정되고, 설계 데이터의 속성에 대한 데이터와 결합될 수 있다. Also, additional context data is determined, it may be combined with data on the properties of the design data. 설계 데이터 및/또는 콘텍스트 데이터를 포함하는 데이터베이스 또는 파일과 같은 데이터구조는 당업계에 알려진 임의의 적합한 포맷을 가질 수 있다. Design data and / or data structure, such as a database or file containing context data may have any suitable format known in the art.

전술한 바와 같이 감지도를 결정하는 단계는 설계 데이터의 1 이상의 속성의 다른 값을 갖는 설계 데이터에 대응하는 웨이퍼의 다른 부위에서 검출된 결함이 다른 감지도로 검출되도록 수행될 수 있다. Determining a sensitivity as described above has the defects detected in the other areas of the wafer corresponding to the design data having different values ​​of the one or more attributes of the design data may be performed to detect different detected degrees. 이러한 방식에서, 상기 방법은 설계 데이터 스페이스 위치의 함수로서 1 이상의 설계 데이터 속성의 값에 기초하여 다른 부위를 결정하고, 식별하고, 및/또는 선택하는 단계를 또한 포함할 수 있다. In this manner, the method may also include determining the different regions on the basis of the value of one or more properties as a function of the design data, the design data space, location, identification, and / or selection. 다른 부위의 전체 또는 일부의 치수는 상이할 수 있고, 설계 데이터의 속성의 값이 이용가능하거나 취득되는 해상도에 의존하여 변할 수 있다. All or part of the dimensions of the different parts may be different and may vary depending on the resolution of the value of the property of the design data is available or obtained. 예컨대, 여기에 추가로 기술하는 바와 같이 다른 부위에 대한 감지도를 결정하기 위해 콘텍스트 맵을 사용하면, 다른 부위의 치수는 콘텍스트 맵의 해상도에 따라 변할 수 있다. For example, using the context map to determine the sensitivity to other portions, as described further herein, the dimensions of the other parts may vary according to the resolution of the context map.

그러한 일 실시예에서, 감지도는 콘텍스트 맵 및 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 결정되며, 여기에 추가로 기술하는 바와 같이, 설계 데이터 스페이스에 걸친 설계 데이터의 1 이상의 속성에 대한 값을 포함할 수 있다. In one such embodiment, the sensitivity is determined on the basis of the position of the inspection data in the context map and design data space, as will be described further herein, the values ​​for the one or more attributes of the design data over the design data space It can be included. 예컨대, 상기 방법은 콘텍스트의 임계에 기초하여 가변 감지도 영역 및 중요 영역에 대하여 웨이퍼 상의 다이 내의 비교적 높은 감지도 영역을 규정하기 위해 콘텍스트 맵을 사용하는 것을 포함할 수 있다. For example, the method may include using the context map to define a relatively high sensitivity region within the die on the wafer against a threshold based on the varying sensitivity region and the critical areas of the context. 일 예에서, 설계 데이터의 세그먼트는 조밀한 어레이(dense array) 및 로직, 오픈 영역, 및 그레이니 메탈(grainy metal)을 고립시키기 위해 규정될 수 있다. In one example, the segments of the design data may be defined to isolate a dense array (dense array) and logic, open region, and a metal gray-you (grainy metal). 설계 데이터 내의 1 이상의 세그먼트를 규정하기 위해 이미지 그레이(gray) 레벨 및 콘텍스트의 조합이 또한 사용될 수 있다. A combination of a gray image (gray) level, and the context may also be used to define one or more segments in the design data. 예컨대, 중간 그레이 레벨을 갖는 픽셀은 하나의 세그먼트로 조합될 수 있다. For example, the pixels having the intermediate gray level may be combined as a single segment. 이미지 그레이 레벨은 검사 시스템 또는 다른 이미지 취득 시스템에 의해 취득된 이미지 또는 시뮬레이션된 이미지를 사용하여 결정할 수 있다. Image gray levels can be determined by using an image or a simulated image obtained by the inspection system, or other image acquisition system.

일부 실시예에서, 콘텍스트 맵 및 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 웨이퍼의 다른 부위 상의 결함을 검출하기 위하여 감지도를 결정하는 단계는 웨이퍼의 검사 동안에 검사 시스템에 의해 수행될 수 있다. In some embodiments, determining the sensitivity to the basis of the position of the inspection data in the context map and design data space detecting defects on different parts of the wafer may be performed by the inspection system during the inspection of the wafer. 예컨대, 콘텍스트 맵은 웨이퍼의 검사시 여기에 기술한 바와 같은 검사 시스템에 의해 사용될 수 있다. For example, the context map may be used by the test system as described herein during the wafer test. 다른 실시예에서, 콘텍스트 맵 및 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 웨이퍼의 다른 부위 상의 결함을 검출하기 위해 감지도를 결정하는 단계는 웨이퍼에 대한 검사 데이터의 취득이 완료된 후에 검사 시스템에 의해 수행된다. In another embodiment, the step of determining a sensitivity for detecting defects on different parts of the wafer on the basis of the position of the inspection data in the context map and design data space by the inspection system after the acquisition of the scan data for the wafer is complete is performed. 예컨대, 콘텍스트 맵은 검사 데이터가 오프라인으로 이용가능해진 후에 전술한 바와 같은 검사 시스템에 의해 사용될 수 있다. For example, the context map may be used by the inspection system as described above, after the test data is made available offline. 이들 실시예의 양쪽에서, 상기 방법은 웨이퍼 상의 다이의 더미 영역(비 검사 영역)을 자동으로 규정하고, 다른 감지도 임계치가 사용되는 다이의 거친 영역을 규정하기 위해 콘텍스트 맵을 사용할 수 있다. In both of these embodiments, the method may map the context can be used to define the rough area of ​​the die is automatically defined by a dummy region (non-testing area) of the die on the wafer, other sensitivity threshold is used. 예컨대, 콘텍스트 맵(예컨대, 더미 충전 영역을 규정하는 콘텍스트 맵)은 검사를 필요로 하지 않는, 따라서, 결함 검출 목적에서 배제되는 비-주의 영역을 자동으로 규정하기 위해 사용될 수 있다. For example, the context map (e.g., the context map defining the dummy charge region) which does not require the inspection, therefore, the non-excluded from the fault detection object may be used to automatically defined as the attention area. 그러한 영역은 통상적으로 덜 제어되고, 그리하여 비교적 다량의 노이즈를 생성한다(다이-다이와 비교하여). Such a region is normally be less controllable, and thus produces a relatively large amount of noise (die-die and compared). 따라서, 그러한 영역의 배제는 검사의 전체 S/N을 증가시킬 수 있다. Therefore, exclusion of such areas can increase the total S / N of the inspection.

일 실시예에서, 콘텍스트 맵 및 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 웨이퍼의 다른 부위 상의 결함을 검출하기 위해 감지도를 결정하는 단계는, 웨이퍼의 다른 부위 상의 결함을 검출하기 위하여 검사 데이터와 함께 사용되는 감지도 임계치를 결정하는 단계를 포함한다. In one embodiment, the step of determining a context map and design data space detection for detecting defects on different parts of the wafer on the basis of the position of the test data in Fig., The check data for detecting defects on different parts of the wafer, and sensing to be used with FIG determining a threshold value. 이러한 방식에서, 결함 검출을 위해 사용되는 1 이상의 임계치를 변경하여 영역-영역으로부터 변경될 수 있으며, 이는 SAT(segmented automatic threshold) 방법과 유사하다. In this manner, the region 1 by changing the threshold value or more is used for fault detection - can be changed from the region, which is similar to the method (segmented automatic threshold) SAT. 예컨대, 낮은 임계(고 감지도) 검출은 중요 영역에 대하여 사용할 수 있고, 높은 임계(저 감지도) 검출은 중요하지 않은 영역에 대하여 사용할 수 있다. For example, the low threshold (high sensitivity) detection can be used with respect to the critical areas, the high threshold (low sensitivity) detection can be used with respect to the non-critical areas. 설계 데이터의 1 이상의 속성에 기초하여, 설계 데이터를 세그먼트화 하고, 결함 검출을 위해 사용된 임계치를 변경함으로써, 검사 프로세스의 전체 감지도가 증가할 수 있다. By the basis of one or more attributes of the design data, segments the design data, and changes the threshold value used for the failure detection, it is possible to increase the overall sensitivity of the inspection process. 따라서, 여기에 기술한 상기 방법 및 시스템은 개선된 결함 검출을 제공한다. Accordingly, the method and system described herein provides an improved fault detection.

상기 방법은 복수의 다른 단계를 수행하기 위해 전술한 콘텍스트 맵을 사용하는 것을 또한 포함할 수 있다. The method may also include using the context map described above to perform a plurality of different steps. 예컨대, 콘텍스트 맵(결함 검출을 위해 다이-다이 검사 모드, 표준 기준 다이-다이 검사 모드 등이 사용되는지에 관계없이)은 감지도를 결정하는 단계, 뉴슨스 결함을 필터링하는 단계, 결함을 분류하는 단계, 온라인 또는 오프라인 리뷰를 위해 리뷰 샘플을 생성하는 단계와 같은 각종 단계를 수행하는데 사용할 수 있으며, 그러한 단계에 한정되지 않는다. For example, the context map (for fault detection die-die inspection mode, a standard reference die - regardless of whether the die inspection mode or the like is used) is a filtering step, CL defect New determining the sensitivity, to classify the defect for the stage, either online or offline review can be used to perform various steps, such as generating a review sample, but is not limited to such a step. 여기에 추가로 기술하는 바와 같은 설계 또는 콘텍스트 정보를 사용하기 위해, 검사 프로세스 동안에 취득한(예컨대, 웨이퍼를 스캐닝하여) 다른 검사 데이터 또는 이미지 픽셀의 절대 위치가 설계 데이터 스페이스(예컨대, 설계 데이터베이스 좌표) 내에서 결정된다. To use this design or context information such as that described further on, obtained during the testing process (e.g., by scanning the wafer), the absolute position of the other test data or image pixel design data space (e.g., a design database coordinates) within It is determined in the. 검사 픽셀 사이즈의 절반 이내로 검사 데이터를 설계 데이터에 매핑하는 단계는 검사 임계치의 실질적으로 정확한 세팅(중요 영역을 중요하지 않은 영역으로부터 실질적으로 정확히 분리하여), 실제 결함으로부터 뉴슨스 결함의 필터링, 및 임의의 다른 단계를 허용하며, 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Step for mapping scan data to within half of the inspection pixel size in the design data (substantially accurately separated from non-critical to critical areas area) substantially accurate setting of the inspection threshold value, filtering of the new CL defects from actual defects, and any and allow the other steps can be performed as described further herein.

또한, 비교적 높은 밴드 폭, 픽셀-레벨 콘텍스트 정보는 폭넓은 애플리케이션에 대하여 설계 스페이스 좌표로의 검사 스페이스의 실질적으로 매우 정확한 매핑에 사용할 수 있다. In addition, a relatively high bandwidth, pixel-level, can be used in the context information substantially very accurate mapping of the test space in the design space coordinates with respect to the wide application range. 예컨대, 비교적 높은 해상도 콘텍스트 맵은 다른 감지도로 검사될 수 있는 픽셀-레벨 영역을 자동으로 규정하는데 사용될 수 있다. For example, relatively high-resolution context map pixels that can be scanned different sensing road - can be used to automatically provision the level region. 여기에 기술하는 바와 같은 비교적 높은 해상도 콘텍스트는 주의 영역 경계에서의 모호(예컨대, 약 5㎛ 이상의 퍼짐)로 인하여 비교적 거칠고(약, 50㎛×50㎛) 부정확한 유저 규정 영역 기반 다중-임계치(RBMT)보다 일반적으로 더욱 정확하다. Relatively high resolution context such as that described herein is ambiguous at the boundary due to the attention area (for example, about 5㎛ or more spreading), a relatively rough (approximately, 50㎛ × 50㎛) Incorrect user defined region based multi-threshold (RBMT ) is more common and more accurate.

일 실시예에서, 콘텍스트 맵은 각 픽셀에서의 검출 감지도를 제어하기 위해 픽셀 레벨에서 사용할 수 있다. In one embodiment, the context map may use at the pixel level to control the detection sensitivity at each pixel. 하지만, 더 단순한 접근 방식(시스템 복잡성 관점으로부터)은 콘텍스트 정보를 사용하여 결함을 검출하지 않는 검출 방법을 사용하여 검출된 결함의 포스트-처리를 위해서만 콘텍스트 맵을 사용한다. But (from the system complexity point of view), a simpler approach is the post of the detected fault by using the detection method does not detect a defect by using the context information - use the context map only for processing. 이러한 방식에서, 설계 데이터 스페이스로의 검사 또는 웨이퍼 스페이스의 매핑은 검출된 결함에 대응하는 검사 데이터에만 인가될 수 있다. In this manner, the inspection of the wafer map or space in a design data space may be applied only to the scan data corresponding to the detected fault. 다이-다이, 및 표준 기준 다이-다이 검사에 대하여 전술한 바와 같이, 결함의 위치는 설계 데이터 스페이스 내에서 결정된다. Di-die, and a standard reference die-die inspection, as described above with respect to the position of the defect is determined in the design data space. 따라서, 설계 데이터 스페이스 내의 결함의 위치에서의 설계 데이터의 패치 이미지를 취득할 수 있고, 이러한 패치 이미지는 결함에 대응하는 설계 콘텍스트를 결정하는데 사용될 수 있다. Therefore, it is possible to obtain a patch image of the design data at the position of defects in the design data space, such a patch image may be used to determine the design context corresponding to the defect. 대안적으로, 설계 데이터에 정렬된 콘텍스트 맵은 설계 데이터 스페이스 내의 결함의 위치에 기초하여 결함에 대응하는 설계 데이터 콘텍스트를 결정하는데 사용할 수 있다. Alternatively, the context map aligned with the design data can be used to on the basis of the position of the defects in the design data, the design space determines the context data corresponding to the defect.

표준 기준 다이-다이 검사에 있어서, 검사 데이터 내의 각 픽셀의 콘텍스트를 결정하는 단계는 각각의 표준 기준 다이 픽셀의 콘텍스트를 결정하는 단계를 포함할 수 있다. Standard reference die-die inspection in the step of determining the context of each pixel in the scan data may include determining a context for each pixel of the standard reference die. 표준 기준 다이 이미지가 레시피 셋업 단계 동안에 취득되기 때문에, 상기 방법은 표준 기준 다이 이미지 내의 정렬 사이트(전술한 바와 같이 선택된)에 대한 데이터를 소정의 정렬 사이트에 대한 데이터에 정렬시키는 단계와, 설계 데이터 스페이스 내의 각각의 표준 기준 다이 픽셀의 위치를 결정하기 위해 매핑 변환을 수행하는 단계를 포함할 수 있다. Because standard reference die image is to be obtained during the recipe set-up phase, the method comprising the steps of aligning the data for the alignment sites (as described above is selected) in the standard reference die image to the data for the predetermined alignment site, design data space It may comprise the step of performing a mapping transformation to determine the position of each pixel in the standard reference die. 이들 단계는 레시피 셋업 단계 동안에 수행할 수 있다. These steps may be performed during the set-up recipe step. 또한, 표준 기준 다이는 설계 데이터 스페이스로의 표준 기준 다이의 매핑에 기초하여 콘텍스트 데이터에 매핑될 수 있고, 각 픽셀에 대응하는 콘텍스트와 함께 표준 기준 다이 픽셀이 오프라인으로 저장되고, 검사 동안 검사 시스템에 제공되거나 그것에 의해 취득될 수 있다. In addition, a standard reference die is stored in the standard reference die pixel off-line with a context that can be mapped to the context data on the basis of the mapping of a standard reference die to design data space corresponding to each pixel, the inspection for the inspection system It may be obtained or provided by it. 이 처리는 오프라인으로 수행될 수 있고, 레시피 셋업 단계 동안에 단 1회 수행될 수 있다. This processing may be performed off-line, it may be performed only once during the set-up recipe step.

그러한 일 실시예에서, 각각의 표준 기준 다이 픽셀은 콘텍스트 정보와 연관지어질(태그) 수 있다. In one such embodiment, each standard pixel based on the die can be (tag) in connection with the context information. 이러한 방식에서, 콘텍스트 정보는 표준 기준 다이 픽셀에 "부가"될 수 있다. In this way, the context information may be "added" to the standard reference die pixels. 일 예에서, 16개의 다른 가능한 콘텍스트가 있는 경우, 4비트 태그가 각 픽셀에 부가될 수 있다. In one example, a case where the sixteen different possible contexts, the 4-bit tag to be added to each pixel. 대안적으로, 콘텍스트 데이터는 적절한 압축 알고리즘 또는 방법을 사용하여 압축할 수 있거나, 콘텍스트 데이터는 다각형 형태로 표현될 수 있다. Alternatively, the context data may either be compressed by using an appropriate compression algorithm or method, the context data may be represented as a polygon shape. 이러한 방식에서, 검사 동안에, 표준 기준 다이 픽셀 데이터 및 표준 기준 다이 픽셀 데이터와 연관지어진 매핑된(변환된) 콘텍스트 데이터는 이미지 컴퓨터나 검사 시스템의 다른 프로세스에 제공되거나 그것에 의해 취득될 수 있다. In this way, during the testing, the standard reference die and the pixel data (converted) mapped context data associated with built in standard reference die pixel data may be provided to other processes of a computer or an image inspection system, or acquired by it. 따라서, 검사 데이터 픽셀에 대응하는 콘텍스트는 표준 기준 다이 이미지 내의 대응하는 픽셀의 콘텍스트 정보에 기초하여 결정될 수 있다. Thus, the context corresponding to the test data pixels may be determined based on the context information of the corresponding pixel in the standard reference die image. 그와 같이, 검사 데이터 픽셀에 대응하는 콘텍스트 정보는, 여기에 추가로 기술하는 바와 같이 수행할 수 있는, 결함 검출 및 분류(및/또는 비닝) 애플리케이션에 이용가능할 수 있다. As such, the context information corresponding to the test data of pixels, which can be performed as described further herein, the fault detection and classification (and / or binned) may be available to the application.

다른 실시예에서, 상기 방법은 웨이퍼 검사를 보조하기 위해서 임의의 해상도에서 콘텍스트 맵을 사용할 수 있다. In another embodiment, the method may use a context map at any resolution in order to aid in wafer inspection. 예컨대, 웨이퍼 검사 및 결함의 비닝에서의 보조를 위해 웨이퍼 가변 해상도 콘텍스트 맵을 사용할 수 있다. For example, it is possible to use a wafer variable resolution context map for assistance in wafer inspection and a defect binning. 콘텍스트 맵의 해상도는, 라이브 픽셀 스트림이 설계 데이터에 정렬될 수 있는 정확도 및 애플리케이션의 정확도 요건에 따라 변할 수 있다. Resolution context map, the live pixel stream can vary depending on the accuracy and precision requirements of applications that can be aligned to the design data. 다른 해상도에서의 콘텍스트 맵은 복수의 다른 방식으로 표현할 수 있다. Context maps in different resolutions can be expressed as a number of different ways. 예컨대, 픽셀 레벨 콘텍스트 맵을 생성하기 위해 적절한 픽셀 사이즈에서 다각형 형태의 콘텍스트 맵의 절대 표현(즉, 마이크론의 여러 소수자리)이 검사 시스템에 부여될 수 있다. For example, the absolute representation of the polygonal shape of the context maps in the appropriate pixel size in order to generate a pixel map level context (that is, the number of decimal places of microns) may be applied to the inspection system. 또한(또는 대안적으로), 거친 콘텍스트 맵은 예컨대, 약 1㎛ × 약 1㎛의 측면 치수를 갖는 비교적 거친 영역에 대한 콘텍스트를 포함할 수 있다. In addition (or alternatively), the rough map context are, for example, may include a context for a relatively coarse region having a lateral dimension of about 1㎛ × about 1㎛. 거친 영역은 설계 데이터를 분리하는 "타일(tile)" 형태일 수 있다. Rough area may be a "tile (tile)" form of separating the design data. 특징 타입(예컨대, 더미 특징, 콘택, 라인 단부), 특징 속성(예컨대, 구조 사이의 최소 라인 폭/스페이스 등), 또는 이들의 일부 조합과 같은 콘텍스트 데이터가 각 타일에 연관될 수 있다. Feature type (e.g., a dummy feature, a contact, the line end), characteristic properties such as context data (e.g., a minimum line width / space such as between the structures), or some combination of these may be associated with each tile.

일 실시예에서, 상기 방법은 가능한 설계 룰 위반과 중요 영역에 대한 설계를 분석하는데 사용될 수 있는 임의의 소프트웨어 프로그램으로부터 취득할 수 있는 설계에 대한 속성 정보 및 위치를 사용하여 비교적 높은 해상도 콘텍스트 맵을 생성하는 단계를 포함한다. In one embodiment, the method generates a relatively high resolution context map by using the attribute information and the position of the design which can be obtained from any software program which can be used to analyze the design on the possible design rule violations and critical areas and a step of. 그러한 콘텍스트 맵은 KLA-Tencor사로부터 상업적으로 입수가능한 분석 소프트웨어(예컨대, 디자인 스캔), 또는 검사, 계측, 또는 리뷰 시스템에 의한 사용을 위한 포맷으로 변환될 수 있는 각 위치의 일부 속성(또는 라벨) 및 위치의 리스트를 생성하는 DRC 소프트웨어와 같은 다른 소프트웨어를 사용하여 생성할 수 있다. Such a context map KLA-Tencor commercially available analysis software (e. G., Design scan) from captured, or test, measurement, or some of the attributes of each location, which may be converted into a format for use by the review system (or labels) and it can be generated using a different software, such as DRC software to create a list of locations.

다른 실시예에서, 상기 방법은 CAD 레이아웃으로부터 특징 벡터를 추출하고, 동등한 콘텍스트 그룹을 규정하기 위해 비-관리 클러스터링(clustering)을 사용하여, 비교적 낮은 해상도인 거친 콘텍스트 맵을 생성하는 단계를 포함한다. In another embodiment, the method extracts a feature vector from the CAD layout, and non to qualify the same context group - a step of using a management clustering (clustering), generate a relatively low resolution of the rough context map. 예컨대, 비교적 거친 콘텍스트 맵(예컨대, 약 1㎛ × 약 1㎛)을 생성하기 위한 방법은 CAD 레이아웃 파일을 처리하는 단계와, 타일을 렌더링하거나 분석하는 단계, 및 각 타일에 대하여 특정 속성 또는 특징 벡터를 추출하는 단계를 포함할 수 있다. For example, the relatively coarse context map (for example, about 1㎛ × about 1㎛) and a method for generating the steps of processing a CAD layout file, comprising the steps of rendering and analysis of the tile, and the particular property or characteristic for each tile vector a may include the step of extracting. 각각의 영역에 대하여, 다중 특징이 미리 규정한 특징 세트로부터 추출될 수 있다. For each region, multiple features can be extracted from a set of pre-defined characteristics. 각 특징의 값은 그것의 특징 벡터이다. The value of each characteristic is its feature vector. 각 영역에 대한 특징 벡터는 특징 스페이스 내의 클러스터링을 평가하여 영역의 유사성을 결정하는데 사용할 수 있는 일련의 특징 벡터로 결합될 수 있다. Feature vectors for each zone may be combined into a series of feature vector that can be used to determine the affinity of the evaluation of clustering in the feature space region. 이들 특징 벡터(타일당 1 이상의 벡터)는 임의의 비-감독 클러스터링 알고리즘 및/또는 벡터의 클러스터(즉, 유사한 속성을 갖는 타일)를 찾는데 사용할 수 있는 당업계에서 알려진 방법을 사용하여 특징 스페이스 내에서 클러스터링될 수 있다. These feature vectors (one or more vectors per tile) is any non-in feature space using the known method in the art can be used to find the directed clustering algorithm, and / or (tile having That is, similar attribute) cluster of vector It may be clustered. 여기에 기술한 방법에서 사용할 수 있는 그러한 알고리즘 및 방법의 예는 여기에 완전히 언급한 것과 같이 참고자료로 포함되는 미국 특허 제6,104,835호(Han)에 개시된다. Examples of such algorithms and methods that can be used in the methods described herein is disclosed in U.S. Patent No. 6,104,835 (Han) which is incorporated by reference as fully stated herein. 그러한 각각의 클러스터는 특유의 콘텍스트 또는 아이덴티티(identity)가 할당될 수 있다. Each such cluster may be assigned a unique context or identity (identity). 각각의 타일이 이러한 코드 또는 아이덴티티로 표현되는 다이의 맵은 여기에 추가로 기술하는 바와 같은 검사 시스템에 의해 사용될 수 있다. Die map in which each tile is displayed in this code or identity may be used by the test system such as that described further herein.

다른 실시예에서, 상기 방법은 동등한 콘텍스트 그룹(여기에 추가로 기술하는 바와 같이 비닝을 위해 사용될 수 있는)을 식별하기 위해 CAD 레이아웃 패치 이미지를 렌더링하고 CAD 레이아웃 패치 이미지를 교차-상호연관 지음으로써, 비교적 낮은 해상도인 거친 콘텍스트 맵을 생성하는 단계를 포함할 수 있다. By correlating Written, - In another embodiment, the method is equivalent to a context group to identify a (which can be used for binning as described further herein) to render the CAD layout patch image crossing the CAD layout patch image It may comprise the step of generating a relatively low resolution of the rough context map. 콘텍스트 맵(예컨대, 비교적 거친 콘텍스트 맵)을 생성하기 위한 다른 방법은 CAD 레이아웃 파일을 패치 이미지로 렌더링하고, 설계 데이터를 패치 이미지로 분리하고, 패치 이미지 사이의 이미지 교차-상호연관을 식별하여, 비교적 높은 교차-상호연관을 갖는 패치 이미지가 동일한 텍스트 타입에 대응하는 패치 이미지의 그룹으로 비닝될 수 있게 하는 단계를 포함한다. Another method for generating a context map (e.g., a relatively coarse context map) renders a CAD layout files as a patch image and to separate the design data as a patch image, and image cross-between patch image - to identify and correlate, relatively high cross-a patch image having a correlation comprises the step of enabling may be binned to a group of patch images corresponding to the same type of text.

일부 실시예에서, 여기에 사용된 방법에 사용된 콘텍스트 데이터는 웨이퍼 상에 존재하거나 형성될 수 있는 1 이상의 층에 대한 콘텍스트 데이터를 포함할 수 있다. In some embodiments, the context data of the methods used herein may include context data for one or more layers which may be present or are formed on the wafer. 예컨대, 일부 결함은 결함이 검출된 층 내의 중요 영역에는 위치하지 않을 수 있다. For example, some defects can not be located, the critical area in the defect-detection layer. 하지만, 중첩층 내의 중요 영역이 웨이퍼 상에 형성될 수 있는 웨이퍼 상의 영역에 결함이 위치하는 경우, 그러한 중요하지 않은 결함은 중요해질 수 있다. However, when the critical area in the superposed layers of a defect located in the area on the wafer that can be formed on a wafer, and defects that are not critical may be important. 여기에 기술한 임의의 단계에서 사용되는 콘텍스트 맵은 웨이퍼 상의 다중 층을 위한 콘텍스트 맵일 수 있다. This context maps used at any stage described in may maepil context for multi-layer on the wafer.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성과, 검사 데이터의 1 이상의 속성에 기초하여 웨이퍼 상의 다른 부위 상의 결함을 검출하기 위해 감지도를 결정하는 단계를 또한 포함할 수 있다. In another embodiment, the method comprises detecting for detecting defects on different sites on the wafer based on inspection data of the position, and one or more attributes of the design data in the design data space, one or more attributes of the inspection data in the design data space It may also include the step of determining a degree. 이러한 단계에서 사용되는 설계 데이터의 속성은 여기에 기술한 임의의 속성을 포함할 수 있다. Properties of the design data used in this step may include a random properties described herein. 그러한 실시예에서, 결함이 다른 부위에서 검출되는 경우, 검사 데이터의 1 이상의 속성은 1 이상의 이미지 노이즈 속성 또는 이들의 일부 조합을 포함한다. In such an embodiment, when a defect is detected in the other portions, at least one attribute of the test data includes one or more image noise properties, or some combination of these. 이러한 방식에서, 본 실시예에서 사용된 검사 데이터의 1 이상의 속성은 이미지 노이즈 속성 및/또는 검사 데이터의 다른 영역에서의 결함의 검출 또는 비-검출을 포함할 수 있다. In this way, one or more properties of the test data used in this embodiment is detected, or the ratio of defects in the different regions of the image noise properties and / or check data may comprise the detection. 이러한 단계에서 사용된 검사 데이터의 속성은 여기에 기술한 검사 데이터의 임의의 다른 속성을 포함할 수 있다. Properties of the test data used in this step may include any other attributes of the test data described herein. 본 실시예에서 감지도를 결정하는 단계는 설계 데이터에 상호 연관지어진 이미지 노이즈에 기초하여 검사 프로세스에 대한 PBMT 셋업을 위해 수행될 수 있다. Determining a sensitivity in the present embodiment may be performed for PBMT set up for the inspection process based on the image noise built correlate to the design data. 본 실시예에서 감지도를 결정하는 단계는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Determining a sensitivity in the present embodiment may be performed as described further herein.

다른 실시예에서, 상기 방법은 웨이퍼 상에서 제조되고 있는 장치의 설계에 대한 개략적인 데이터(schematic data)의 1 이상의 속성, 장치에 대한 물리적 레이아웃의 기대되는 전기적 거동의 1 이상의 속성, 또는 이들의 일부 조합에 기초하여 웨이퍼 상의 결함을 검출하기 위한 1 이상의 매개변수를 변경하는 단계를 포함한다. In another embodiment, the method is a schematic data (schematic data) one or more attributes, one or more properties of the electrical behavior is expected of the physical layout of the devices, or some combination thereof for the design of the device being fabricated on the wafer and a step of changing at least one parameter for detecting a defect on the wafer based on. 이러한 방식에서, 디자인 개략 데이터 속성 및 다른 물리적 설계(레이아웃)의 기대되는 거동의 다른 전기적 디스크립션(description)은 결함을 검출하기 위한 1 이상의 매개변수 또는 검사 프로세스의 임의의 다른 매개변수를 변경하는데 사용할 수 있다. In this manner, the design of different electrical description of the behavior expected of a schematic data properties and other physical design (layout) (description) will be used to change any other parameters of the one or more parameters or inspection process for detecting defects have. 예컨대, 중요 경로 및 비-중요 경로, 활성 및 비-활성 구조, 및 물리적 설계(레이아웃)의 기대되는 전기적 거동 또는 개략 데이터에 관한 그러한 다른 정보는, 결함을 검출하기 위한 감지도를 변경하고, 웨이퍼의 어느 부위에서 결함을 검출할지를 결정하고(예컨대, 주의 영역 및 비-주의 영역), 결함을 검출하기 위해 검사 데이터의 어느 부위를 사용할지를 결정하고(예컨대, 설계 데이터 스페이스에 대한 웨이퍼 스페이스로부터의 상호연관), 검사 프로세스의 1 이상의 다른 매개변수를 변경하는데 사용할 수 있다. For example, the critical path and non-critical path, activated and non-such other information relating to the active structure and electrical behavior or outline data that is expected in the physical design (layout) is configured to change the sensitivity for the detection of defects, the wafer determining whether detection of defects in any area and the (e.g., the attention area and the non-note region), the cross from the wafer space for determining whether to use any part of the scan data to detect a defect (for example, design data space association), it can be used to change other parameters, one or more of the inspection process.

다른 예에서, 데이터 포착 속도 및 전기적 거동 모니터링은 설계/이미지 콘텍스트에 기초하여 수행될 수 있다. In another example, the data acquisition rate and electrical behavior monitoring can be carried out on the basis of the design / image context. 예컨대, 전기적 거동은 전기 테스트, FA, 또는 당업계에 알려진 임의의 다른 테스트 또는 분석을 수행하거나, 그러한 테스트나 분석 결과를 사용하여 모니터링할 수 있다. For example, the electrical behavior can be carried out, or monitoring using such a test or analysis of any other tests or analysis of the known electrical test, FA, or the art. 전기 테스트, FA, 또는 다른 테스트나 분석의 결과는 개략적인 데이터 및 장치의 물리적 레이아웃에 관한 콘텍스트 정보에 상호 연관지어질 수 있다. Results of the electrical testing, FA, or other tests or analysis may be built correlating the context information relating to the physical layout of the outline data, and devices. 모니터링된 결함 포착 속도 및 전기적 거동은, 웨이퍼 상의 검출 결함에 관한 정보, 결함을 검출하기 위해 사용된 검사 프로세스에 관한 정보, 및 설계에 관한 정보를 결정하기 위해 설계/이미지 콘텍스트에 상호 연관지어질 수 있다. The monitored defect capture rate and electrical behavior, can be built correlating the design / image of the context in order to determine information about the information related to the scanning process used to detect information, a defect on the defects detected on the wafer, and the design have. 예컨대, 결함 포착 속도 및 전기적 거동 모니터링 결과는 웨이퍼 상에서 어느 유형의 결함이 검출되는지, 어느 결함은 검출되어야 하지만(예컨대, 온라인 검사 프로세스에서) 어느 결함은 검출되지 않는지, 그리고 설계 내의 위크 지점을 결정하기 위해 사용될 수 있다. For example, to monitor the defect capture rate and electrical behavior result is that any type of defect is detected on the wafer, any defects are to be detected but does (for example, in-line inspection process) is not any defect is detected, and determining the weak point in the design to be used. 그러한 정보는 여기에 추가로 기술하는 바와 같이 검사 프로세스를 변경하는데 사용될 수 있다. Such information may be used to change the inspection process as will be described further herein.

추가적인 실시예에서, 상기 방법은 웨이퍼 상에 수행되는 전기 테스트 프로세스의 1 이상의 매개변수에 기초한 검사 데이터를 사용하여 웨이퍼 상의 데이터를 검출하기 위한 1 이상의 매개변수를 변경하는 단계를 포함한다. In a further embodiment, the method comprises the step of changing at least one parameter for detecting the data on the wafer by using the test data based on the parameter at least one of the electrical test process performed on the wafer. 예컨대, 웨이퍼 상의 결함을 검출하기 위한 1 이상의 매개변수 또는 검사 프로세스의 임의의 다른 매개변수는 대응(물리적) 설계 데이터 스페이스에 연관된 전기 테스트 규정에 기초하여 변경할 수 있다. For example, any other parameter of at least one parameter or the inspection process for detecting defects on the wafer may be changed based on the electrical test policy associated to a corresponding (physical) design data space. 이러한 방식에서, 검사 프로세스는 전기 테스트를 어떻게 수행되는지에 기초하여 변경할 수 있다. In this way, the inspection process can vary based on how it performs electrical testing. 그러한 일 예에서, 전기 테스트 프로세스에 의해서 분석될 웨이퍼 상의 영역은 전기 테스트 프로세스의 1 이상의 매개변수에 기초하여 결정할 수 있고, 결함을 검출하기 위한 1 이상의 매개변수 또는 검사 프로세스의 임의의 다른 매개변수는 전기 테스트 프로세스에서 분석되지 않을 웨이퍼 상의 영역 내의 결함이 적절한 감지도로 검사될 수 있도록 변경할 수 있다. In one such example, the area on the wafer to be analyzed by electrical testing process may be determined on the basis of the parameter at least one of the electrical test process, any other parameter of at least one parameter or the inspection process for detecting defects the defects in the regions on the wafer may not be analyzed from the electrical test process can be altered to be appropriate test detected road.

또한, 전기 테스트 프로세스의 1 이상의 매개변수 및 설계 데이터 스페이스 또는 웨이퍼 스페이스 내의 결함의 위치는 전기 테스트 프로세스에 의해 테스트 되지 않을(또는 "전기 테스트 배제") 결함을 식별하는데 사용될 수 있다. In addition, the position of a defect in one or more parameters and design data space or spaces of the wafer electrical test process may be used to identify not be tested by the electrical test process (or "electrical test exclusion") defect. 그러한 일 예에서, 전기 테스트 프로세스에서 테스트 될 웨이퍼 상의 영역 및 웨이퍼 상의 결함의 위치는 전기 테스트 프로세스에 의해 어느 결함을 테스트할지를 결정하는데 사용할 수 있다. In one such example, the position of a defect on the area and the wafer on the wafer to be tested in an electrical test process may be used to determine whether a test any defect by the electrical test process. 다른 예에서, 전기 테스트 프로세스에서 테스트 될 설계 내의 영역 및 설계 데이터 스페이스 내의 결함의 위치는 전기 테스트 프로세스에 의해 어느 결함을 검출하지 않을지를 결정하는데 사용할 수 있다. In another example, the location of defects in the region and the space in the design data designed to be tested in an electrical test process may be used to determine or not detect any defect by an electric testing process. 유사한 방식에서, 전기 테스트 프로세스의 1 이상의 매개변수 및 설계 데이터 스페이스 또는 웨이퍼 스페이스 내의 결함의 위치는, 결함이 전기 테스트 프로세스에 의해서 테스트 될지 테스트 되지 않을지에 따라서 결함을 다른 그룹으로 분리하거나 비닝 하기 위해 사용할 수 있다. In a similar manner, the location of the defects in the one or more parameters and design data space or wafer space of the electrical test process, the defective electrical test according to aneulji not been tested whether the test by the process used to remove or binning the defects into different groups can.

*웨이퍼 스페이스에서, 핫 스팟에 관한 정보(예컨대, 핫 스팟 데이터베이스로부터의 정보) 및 설계 데이터의 속성은 모니터링 단계에서 검사 레시피를 셋업하는데 사용할 수 있다. * At the wafer space, information (e.g., information from a hot spot database) and properties of the design data relates to a hot spot can be used to set up the test recipe in the monitoring step. 예컨대, 주의 영역은 모니터링 단계에서 웨이퍼 스페이스 내에서 자동으로 규정될 수 있다. For example, the care region may be automatically defined by the space in the wafer in the monitoring step. 자동으로 규정된 영역은 매크로 및 마이크로 보호 영역을 포함할 수 있다. An automatically defined by the area may comprise a macro and micro protection zone. 자동으로 규정된 보호 영역은 비-보호 영역을 또한 포함할 수 있다. Automatically the protected area defined by the non-may also include a protection zone. 또한, 검사 레시피는 감지도를 자동으로 변경하고, 뉴슨스 결함을 필터링하고, 알려진 체계적 결함의 포착을 강화하고(예컨대, 핫 스팟 또는 핫 스팟 영역에 대한 감지도를 강화), 콜드 스폿(cold spot) 영역에 대응하는 결함 신호 또는 데이터를 억제하기 위해 셋업될 수 있다. In addition, the inspection recipe changes the sensitivity automatically and filter the new CL defect and enhance the capture of known systematic defect (e.g., enhance the sensitivity of the hot spot or a hot spot area), cold spots (cold spot ) it can be set up in order to suppress the defect signals or data corresponding to the region. 또한, 핫 스팟에 관한 정보 및 설계 데이터의 속성은 검사 레시피를 더 나은 그룹으로 셋업하고, GDS(즉, GDS 패턴 그룹화) 및/또는 GDS 패턴 그룹화 파레토(pareto)를 사용하는 설계 데이터 기반 비닝을 포함할 수 있는 결함 및 샘플 결함 분류 또는 비닝을 위해 사용할 수 있다. Further, the property of the information and design data about the hot spot comprises a design data based binning using the inspection recipe further setting up a better group, GDS (i.e., GDS pattern group) and / or GDS pattern grouping Pareto (pareto) for defects and defect classification or binning samples that can be used.

추가의 실시예에서, 상기 방법은 피드백 제어 기술을 사용하여 상기 방법의 1 이상의 단계의 결과에 기초하여 검사 시스템에 의해 수행되는 검사 프로세스의 1 이상의 매개변수를 주기적으로 변경하는 것을 포함할 수 있다. In a further embodiment, the method may include periodic changes to the one or more parameters of the inspection process performed by the inspection system on the basis of the result of step one or more of the method using feedback control techniques. 다른 실시예에서, 상기 방법은 피드백 제어 기술을 사용하여 상기 방법의 1 이상의 단계의 결과에 기초하여 검사 시스템에 의해서 수행되는 검사 프로세스의 1 이상의 매개변수를 자동으로 변경하는 것을 포함할 수 있다. In another embodiment, the method may include automatically changes the one or more parameters of the inspection process performed by the inspection system on the basis of the result of step one or more of the above process using a feedback control technique parameters. 또한, 모니터링 단계는 프로세스 영역 차이의 이전의 지식과 조합하여 이전의 계측에 기초하여 검사 레시피 또는 매개변수를 변경하는 단계를 포함하는 검사 프로세스에 대한 자동 프로세스 제어(APC)를 포함할 수 있다. Further, the monitoring step may include an automatic process control (APC) for the inspection process including a step of changing the scan parameters or recipes based upon previous knowledge and combined prior to measurement of the process area difference. 계측 프로세스에 대한 APC는, 후속 계측에서 수행될 측정에 부가하여 측정이 수행될 위치를 결정하기 위해, 여기에 기술한 임의의 실시예에 따라 식별될 수 있는 체계적 결함에 기초하여 수행될 수 있다. APC for the measurement process, and, can be performed based on a systematic fault, which may be identified according to any of the embodiments described herein for addition to the measurements to be performed in a subsequent measurement to determine where the measurement is made. 테스트 프로세스에 대한 APC는, 후속 전기 테스트에서 테스트 될 전기적 매개변수 및 테스트가 수행될 위치를 결정하기 위해, 여기에 기술한 임의의 실시예에 따라 식별될 수 있는 체계적 결함에 기초하여 수행할 수 있다. APC for the testing process can be carried out in order to determine the point where the electrical parameters and the test to be tested in a subsequent electrical testing to be performed, based on a systematic fault, which may be identified according to any of the embodiments described herein .

추가적인 실시예에서, 상기 방법은 그 방법의 1 이상의 단계의 결과를 사용하여 지식 베이스를 생성하는 단계와, 그 지식 베이스를 사용하여 검사 시스템에 의해 수행되는 검사 프로세스를 생성하는 단계를 포함한다. In a further embodiment, the method comprises the step of generating a check process performed by the inspection system, the method comprising: generating a knowledge base using the result of step one or more of the method, using the knowledge base. 지식 베이스는 1 이상의 이미지 속성 및/또는 설계 데이터의 1 이상의 속성을 적합한 데이터 구조에 저장함으로써 생성할 수 있다. Knowledge base can be generated by storing at least one property of at least one image property and / or design data on a suitable data structure. 또한, 지식 베이스는 검사 프로세스를 생성하기 위해 사용될 수 있는 검사 시스템에 의해 취득한 누적 학습을 포함할 수 있다. In addition, the knowledge base may comprise a cumulative learning acquired by the inspection system that can be used to generate the check process. 예컨대, 검사 프로세스에 있어서, 지식 베이스는 결함 검출 빈도 및 뉴슨스 결함인 검출 결함의 퍼센티지와 같은 검사의 누적 결과를 결정하는데 사용될 수 있으며, 그러한 누적 결과는 결함이 뉴슨스 결함일 확률과 같은 부가적인 정보를 결정하는데 사용할 수 있다. For example, in the inspection process, the knowledge base is added, such as the probability can be used to determine the cumulative result, such an accumulation result of the check is faulty, New CL defects, such as percentage of defects detected in the defect detection frequency and New CL defect of It can be used to determine the information.

그러한 지식 베이스는 여기에 추가로 기술하는 바와 같은 검사 프로세스를 생성하는데 사용할 수 있다. Such a knowledge base may be used to create an inspection process, as described further herein. 이러한 방식에서, 지식 베이스는 새로운 검사 레시피를 생성하기 위해 사용할 수 있다. In this way, the knowledge base can be used to create a new inspection recipe. 또한, 지식 베이스는 레시피 셋업 및/또는 웨이퍼-리스(wafer-less) 레시피 셋업을 위한 검사 프로세스를 생성하는데 사용할 수 있다. In addition, the knowledge base is the recipe set-up and / or wafer may be used to create an inspection process for a lease (wafer-less) recipe set-up. 검사 프로세스를 생성하는 단계는 검사 프로세스의 임의의 1 이상의 매개변수를 선택하는 단계를 포함할 수 있다. Generating an inspection process may include the step of selecting any one or more parameters of the inspection process. 또한, 지식 베이스는 레시피 최적화 및 자동 레시피 최적화에 의해 검사 프로세스를 변경하는데 사용할 수 있다. In addition, the knowledge base can be used to change the inspection process by the recipe optimization and automatic recipe optimization. 예컨대, 상기 방법은 존재하는 검사 프로세스의 1 이상의 매개변수의 주기적 또는 자동 최적화를 위한 지식 베이스의 트레이닝을 위해 피드백 메커니즘을 사용하는 단계를 포함할 수 있다. For example, the method may include the step of using a feedback mechanism for the training of the knowledge base for a periodic or automated optimization of at least one parameter of the existing inspection process variable. 검사 프로세스를 변경하는 단계는 검사 프로세스의 임의의 1 이상의 매개변수를 변경하는 단계를 포함할 수 있다. The step of changing the checking process may include the step of changing any one or more parameters of the inspection process.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치 및 콘텍스트 맵을 사용하여 웨이퍼 상의 레티클 결함의 인쇄 적성을 결정하기 위해 웨이퍼 검사 프로세스를 최적화하는 단계를 포함한다. In another embodiment, the method comprises the step of optimizing the wafer inspection process to determine the printability of the reticle defect on the wafer by using the location and context of the map coverage data in the design data space. 이러한 방식에서, 상기 방법은 콘텍스트 맵과 조합하여 CBI를 사용하여 레티클 상에서 검출된 결함의 인쇄 적성을 결정할 목적으로 웨이퍼 검사 프로세스의 최적화를 포함할 수 있다. In this manner, the method may include optimization of the wafer inspection process in order to determine the printability of defects detected on the reticle in combination with a context map using CBI. 웨이퍼 검사 프로세스를 최적화하는 단계는 여기에 기술한 임의의 웨이퍼 검사 프로세스의 임의의 매개변수를 포함할 수 있는, 웨이퍼 검사 프로세스의 임의의 1 이상의 매개변수를 변경하는 단계를 포함할 수 있다. Step of optimizing the wafer inspection process may include the step of changing any one or more of the parameters of this one an arbitrary wafer inspection, which may include any parameter of the process, the wafer inspection process described. 일반적으로, 웨이퍼 상의 레티클 결함의 인쇄 적성을 결정하는 단계는 레티클 상의 결함에 대응할 수 있는 웨이퍼 상의 결함을 검출하기 위해 웨이퍼를 검사하는 단계를 포함할 수 있다. In general, the step of determining the printability of the reticle defect on the wafer may include the step of checking the wafer in order to detect defects on the wafer that correspond to a defect on the reticle. 이러한 방식에서, 레티클 결함의 인쇄 적성을 결정하기 위해 웨이퍼 검사 프로세스를 최적화하는 단계는 레티클 상의 결함에 대응할 수 있는 웨이퍼 상의 결함을 결정하기 위하여 웨이퍼 검사 프로세스를 최적화하는 단계를 포함할 수 있다. In this manner, the step of optimizing the wafer inspection process to determine the printability of the reticle defect may include a step of optimizing a wafer inspection process, to determine defects on the wafer that correspond to a defect on the reticle.

일 예에서, 상기 방법은 레티클 결함의 인쇄 적성을 결정하는데 사용될 수 있는 검사 데이터의 위치를 식별하기 위해서, 여기에 기술하는 바와 같이 결정할 수 있는, 설계 데이터 스페이스 내의 웨이퍼에 대해 취득한 검사 데이터의 위치와, 설계 데이터 스페이스 내의 1 이상의 레티클 결함의 위치를 사용하는 것을 포함할 수 있다. In one example, the method in order to identify the location of inspection data that may be used to determine the printability of the reticle defect, have obtained for the wafers in the design data space, that can be determined as described herein inspection data position and and it may include the use of a position of the reticle defect or more in the design data space. 이러한 방식에서, 웨이퍼에 대해 취득한 검사 데이터 및 레티클 결함의 설계 데이터 스페이스 위치는 레티클 결함에 대응할 수 있는 웨이퍼 상의 결함을 검출하기 위해 사용할 수 있는 검사 데이터의 부위를 결정하기 위해 사용할 수 있다. In this manner, the design data space position of the check data and the reticle defect obtained for the wafer may be used to determine the portion of the test data that can be used to detect defects on the wafer that correspond to the reticle defects. 콘텍스트 맵에 포함되는 설계 데이터의 임의의 속성은 레티클 결함의 인쇄 적성을 결정하기 위해 웨이퍼 검사 프로세스의 1 이상의 매개변수를 선택하는데 사용할 수 있다. Any property of the design data contained in the context map may be used to select one or more parameters of a wafer inspection process to determine the printability of the reticle defect parameters. 예컨대, 콘텍스트 맵은 전술한 바와 같이 식별된 검사 데이터의 부위에 대응하는 설계 데이터의 1 이상의 속성을 결정하는데 사용될 수 있다. For example, the context map may be used to determine the one or more attributes of the design data corresponding to the region of identified as described above, inspection data. 이러한 방식에서, 전술한 바와 같이 식별된 검사 데이터의 다른 부위에 대해 사용된 웨이퍼 검사 프로세스의 1 이상의 매개변수는 그 다른 부위에 대응하는 설계 데이터의 1 이상의 속성에 기초하여 선택할 수 있다. In this manner, the one or more parameters of a wafer inspection process used for the other parts of the test data identified as described above can be selected based on one or more attributes of the design data corresponding to the other portions. 그와 같이, 1 이상의 속성의 다른 값을 갖는 설계 데이터에 대응하는, 전술한 바와 같이 식별된 검사 데이터의 다른 부위는 레티클 결함에 대응할 수 있는 웨이퍼 결함을 검출하기 위해 1 이상의 다른 매개변수에 의해 처리할 수 있다. As such, the processing by the other parameters, one or more for other portions of the test data identified as described, above corresponding to the design data having different values ​​of the one or more attributes, to detect wafer defects which may correspond to the reticle defect can do. 그러한 일 예에서, 텍스트 맵은 전술한 바와 같이 식별된 웨이퍼에 대하여 취득한 검사 데이터의 다른 부위에 대응하는 설계 데이터의 임계를 결정하는데 사용할 수 있고, 그 임계는 검사 데이터의 다른 부위 내의 결함을 검출하기 위해 감지도를 결정하는데 사용할 수 있다. In one such example, a text map may be used to determine the threshold of the design data corresponding to the other portions of the test data obtained with respect to the wafer identification, as described above, the threshold is to detect defects in other portions of the test data to be used to determine the sensitivity. 그러한 특정 예에서, 웨이퍼 검사 프로세스의 다른 매개변수가 검사 데이터의 다른 부위에 대해 선택될 수 있어서, 1 이상의 레티클 결함의 인쇄 적성은 설계 데이터의 중요하지 않은 영역보다 설계 데이터의 중요 영역에서 더 높은 정확도로 결정될 수 있다. In such specific example, the wafer in the other parameters of the inspection process may be selected for different areas of the test data, printability of the reticle defect or more has higher accuracy in critical areas of the design data than the non-critical areas of the design data, It may be determined.

웨이퍼 검사 프로세스의 1 이상의 매개변수는 설계 데이터 스페이스 내의 검사 데이터의 위치, 콘텍스트 맵, 및 여기에 기술한 임의의 다른 정보에 기초하여 변경 및/또는 최적화될 수 있다. One or more parameters of a wafer inspection process on the basis of the position of the inspection data in the design data space, the context map, and any other information described herein may be modified and / or optimized. 예컨대, 1 이상의 레티클 결함이 검출되는 설계 데이터의 다른 부위의 1 이상의 속성은 콘텍스트 맵을 사용하여 결정될 수 있고, 레티클 결함이 검출되는 설계 데이터의 다른 부위에 대응하는 검사 데이터의 다른 부위에 대한 웨이퍼 검사 프로세스 매개변수를 선택하기 위해, 다른 부위의 1 이상의 설계 데이터 속성은 레티클 검사 데이터의 1 이상의 속성(예컨대, 1 이상의 레티클 결함의 속성)와 조합하여 사용될 수 있다. Wafer Inspection for example, one or more properties of different parts of the design data to be detected reticle defect or more can be determined using the context map, the other parts of the scan data corresponding to the other parts of the design data to be a reticle defect is detected for selecting the process parameters, one or more other parts of the design data attributes may be used in combination with one or more attributes (e.g., attributes of the reticle defect or more) of the reticle inspection data. 그러한 예에서, 웨이퍼 검사 프로세스의 1 이상의 매개변수는, 실질적으로 동일한 속성을 갖는 설계 데이터의 부위에 위치된 다른 유형의 레티클 결함의 인쇄 적성이 웨이퍼 검사 프로세스의 1 이상의 다른 매개변수에 의해 결정될 수 있도록 선택할 수 있다. In such an instance, one or more parameters of a wafer inspection process, the printability of reticle defects of different types located in the portion of the design data having substantially the same properties as to be determined by the other parameters, one or more of wafer test process You can choose. 다른 예에서, 웨이퍼 검사 프로세스의 1 이상의 매개변수는, 속성의 다른 값을 갖는 부위에 위치한 동일한 유형의 레티클 결함의 인쇄 적성이 웨이퍼 검사 프로세스의 1 이상의 다른 매개변수에 의해 결정될 수 있도록 선택할 수 있다. In another example, one or more parameters of a wafer inspection process may be selected so that the printability of the same reticle defects of the type located in the portion having a different value of the attributes can be determined by other parameters, one or more of wafer inspection process.

레티클 결함의 인쇄 적성을 결정하기 위하여 웨이퍼 검사 프로세스를 최적화하기 위하여 전술한 바와 같은 실시예에서 사용된 콘텍스트 맵은 여기에 기술한 바와 같이 구성되고, 여기에 기술한 임의의 콘텍스트 맵을 포함할 수 있다. Embodiment the context maps in the example as described above in order to optimize the wafer inspection process to determine the printability of the reticle defect is configured as described herein, may include a random context maps described herein . 또한, 콘텍스트 맵에 포함된 임의의 정보는 웨이퍼 검사 프로세스의 1 이상의 매개변수를 변경하기 위해 전술한 실시예에서 사용할 수 있다. In addition, any of the information contained in the context map may be used in the above embodiment in order to change the one or more parameters of a wafer inspection process.

일부 실시예에서, 상기 방법은 검사 데이터를 사용하여 웨이퍼 상에서 검출되는 결함에 기초하여 웨이퍼에 대하여 수행되는 전기 테스트 프로세스의 1 이상의 매개변수를 변경하는 단계를 포함한다. In some embodiments, the method comprises the step of changing at least one parameter of the electrical test process is performed for the wafer based on the defect detected on the wafer using the test data. 예컨대, 테스트 스페이스에서, 모니터링 단계는 테스트 패턴 및/또는 다른 테스트 매개변수를 규정 또는 수정하기 위해 여기에 기술한 임의의 실시예에 따라 식별된 체계적 결함을 사용하는 단계를 포함할 수 있다. For example, in the test space, the monitoring step may include the step of using the systematic defect identified according to certain embodiments of the technology herein to define or to modify the test pattern and / or other test parameters. 또한, 검사 데이터를 사용하여 웨이퍼 상에서 검출된 결함은 1 이상의 결함을 전기 테스트 프로세스에 의해 테스트하지 않을지(또는 "전기 테스트 회피")를 결정하고, 1 이상의 결함이 전기 테스트 프로세스에 의해 테스트 되도록 전기 테스트 프로세스가 수행되는 웨이퍼 상의 영역을 규정하는 1 이상의 매개변수를 변경하는데 사용할 수 있다. Further, the defects detected on the wafer using the challenge data is or not a test by the at least one defect in the electrical test process (or "electrical testing avoid") crystal and electrical tests are one or more defects to be tested by the electrical test process defining an area on the wafer on which the process is carried out can be used to change the at least one parameter. 이러한 방식에서, 검사 프로세스의 결과는 전기 테스트 프로세스에서 테스트 되지 않은 복수의 결함을 줄이기 위해 전기 테스트 프로세스에 공급될 수 있다. In this way, the results of the inspection process may be supplied to the electric test process to reduce the plurality of defects that have not been tested in an electrical test process. 또한, 전기 테스트 프로세스의 1 이상의 매개변수는, 검사 데이터를 사용하여 웨이퍼 상에서 검출된 결함, 여기에 기술한 바와 같이 결정할 수 있는 설계 데이터 스페이스 또는 웨이퍼 스페이스 내의 결함의 위치, 여기에 기술한 방식으로 결정된 여기에 기술한 결함의 임의의 속성을 포함할 수 있는 결함의 1 이상의 속성, 여기에 기술한 임의의 방식으로 결정된 여기에 기술한 임의의 설계 데이터 속성을 포함할 수 있는 설계 데이터의 1 이상의 속성, 여기에 기술한 임의의 다른 정보, 또는 이들의 일부 조합에 기초하여 변경할 수 있다. In addition, one or more parameters of the electrical test process is determined by the detected defect on the wafer by using the inspection data, the position of the defects in the design data space or wafer space that can be determined as described herein, a method described herein here one or more properties of which can comprise any of the attributes of the described defect defective, here a random manner determined here by any one or more attributes of the design data, which may include the design data attribute described in described in, here any other information described in, or may be changed on the basis of some combination of these. 예컨대, 결합의 위치, 결함의 속성, 및 설계 데이터의 속성은 여기에 기술한 1 이상의 결함에 대한 오류 확률 값을 결정하기 위해 사용할 수 있다. For example, the location, the nature of the defect, and the properties of the design data of the combination can be used to determine the probability of error values ​​for one or more defects described herein. 존재하는 전기 테스트 프로세스에 의해 테스트 되지 않을 결함이 비교적 낮은 오류 확률 값을 갖는 경우, 전기 테스트 프로세스의 1 이상의 매개변수는 상기 방법에 의해 변경되지 않을 수 있다. If the defect is not tested by the present electrical test process with a relatively low error probability values, one or more parameters of the electrical test process variables may not be changed by this method. 대조적으로, 존재하는 전기 테스트 프로세스에 의해 테스트 되지 않을 결함이 비교적 높은 오류 확률 값을 갖는 경우, 전기 테스트 프로세스의 1 이상의 매개변수는 비교적 높은 오류 확률 값을 갖는 결함이 전기 테스트 프로세스에 의해 테스트 되도록 변경될 수 있다. In contrast, if the defect is not tested by the electrical testing processes that exist with a relatively high error probability values, one or more parameters of the electrical test process variable is changed is defective having a relatively high error probability values ​​to be tested by the electrical test process It can be. 유사한 방식에서, 계측 프로세스의 샘플링과 같은 계측 프로세스의 1 이상의 매개변수가 전술한 바와 같이 선택되거나, 결정되거나, 변경될 수 있다. In a similar manner, or select, as the at least one of the measurement, such as the sampling of the measurement process, the process parameters described above, the determination or can be changed.

설계 데이터에 대한 검사 데이터의 정렬은 웨이퍼 상의 "핫 스팟"의 검사를 가능하게 한다. Alignment of the scan data for the design data allows the inspection of the "hot spot" on the wafer. "핫 스팟"은 킬러 결함(killer defect)이 존재할 수 있는 웨이퍼 상에 인쇄된 설계 데이터 내의 위치로서 일반적으로 규정될 수 있다. "Hot spots" can be generally defined as a position within a killer defect (killer defect) the design data printed on the wafer, which may be present. 대조적으로, "콜드 스폿"은 뉴슨스 결함이 존재할 수 있는 웨이퍼 상에 인쇄된 설계 데이터 내의 위치로서 일반적으로 규정될 수 있다. In contrast, a "cold spot" can generally be defined as a location in a printed on the wafer with a new CL defect may be present design data. 뉴슨스 결함의 일 예는 웨이퍼 상에 형성된 장치의 수율에 실질적으로 영향을 미치지 않지만, 그 위치에 결함이 존재한다는 것을 검사 시스템이 지시하게 야기하는 특징의 임계 치수(CD) 내의 변동이다. One example of the new CL defect is a variation in the yield of the devices formed on the wafer is substantially not affect the critical dimension (CD) of the features that cause the inspection system to indicate that the defect is present at that location. 일부 결함은, 결함이 웨이퍼의 다른 층에 형성된 장치 구조에 의해 접촉되는 경우와 같은 특정 상황하에서만 킬러 결함일 수 있다. Some defects may be a man killer defect, under certain circumstances, such as when a fault is contacted by the device structure formed on different layers of the wafer. 따라서, 웨이퍼 상에 인쇄되는 설계 데이터 내에 그러한 결함이 존재할 수 있는 위치는 일반적으로 "조정적 핫 스팟"이라 칭할 수 있다. Thus, the location of such a defect may be present in the design data to be printed on the wafer it may be generally referred to as "adjustment ever hot spots".

추가의 실시예에서, 도 1의 단계 20에 나타낸 바와 같이, 상기 방법은 웨이퍼 상에서 검출된 결함이 뉴슨스 결함인지를 결정하는 단계를 포함한다. In a further embodiment, as shown in Fig. 20, step 1, the method comprising determining whether the defects detected on the wafer flaw New CL. 결함이 뉴슨스 결함인지의 여부는 설계 데이터 스페이스 내의 검사 데이터의 위치와 설계 데이터의 1 이상의 속성에 기초하여 결정된다. Whether or not the defect is in New CL defect is determined on the basis of the position and one or more attributes of the design data of the test data in the design data space. 예컨대, 일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계와, 설계 데이터 스페이스 내의 결함의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 결함이 뉴슨스 결함인지를 결정하는 단계를 포함한다. For example, in some embodiments, the method is designed based on the location of inspection data within the data space design and determining a position of a defect in the data space, the design position of the defect in the data space and the design of the design data in the data space 1 based on the above properties by determining whether the fault is in New CL defect. 이러한 단계에서 뉴슨스 결함을 식별하기 위해 사용된 설계 데이터의 1 이상의 속성은 여기에 기술한 임의의 속성을 포함할 수 있다. At least one property of the used to identify the new CL defect at this stage design data may include a random properties described herein. 예컨대, 설계 데이터의 1 이상의 속성이 콘텍스트 맵 내에 규정될 수 있다. For example, a one or more attributes of the design data can be defined within the context map. 이러한 방식에서, 상기 방법은 비한정적으로 예컨대, PWQ와 같은 애플리케이션에서 중요하지 않은 것으로 간주된 결함(예컨대, 뉴슨스 결함)을 필터링하기 위해 결함 데이터에 콘텍스트 맵을 인가하는 단계를 포함할 수 있다. In this way, the method can include the step of applying a context map in the defect data to filter without limitation, for example, a considered insignificant in applications like PWQ defect (e.g., New CL defect). 그와 같이, 제조 프로세스의 용량의 한계에 근접하는 설부의 부위는 콘텍스트에 기초하여, 중요한 부위와 중요하지 않은 부위로 분리된다. As such, the portion of the tongue close to the limit of the capacity of the manufacturing process based on the context, is divided into areas that are not critical and major portion. 다른 예에서, 이러한 단계에서 뉴슨스 결함을 식별하기 위해 사용된 설계 데이터의 속성은 설계 데이터에 대한 핫 스팟 정보를 포함한다. In another example, the attributes of the design data to identify the new CL defect in this step includes a hot spot information on the design data. 이러한 방식에서, 설계 데이터 스페이스 내의 결함의 위치 및 핫 스팟 정보는 설계 데이터 내의 콜드 스폿에서 검출된 결함을 뉴슨스 결함으로 식별하는데 사용할 수 있다. In this manner, the position and the hot spot information of the defects in the design data space can be used to identify a defect detected in the cold spot in the design data in a new CL defect.

리소그라피를 위한 PWQ 애플리케이션은 다른 노광량 및 초점 오프셋(즉, 조정된 조사량 및 초점)에서 웨이퍼 상의 다이를 노광시키는 단계와, 설계 취약점 영역을 결정하고, 프로세스 창을 결정하는데 사용될 수 있는 다이 내의 체계적 결함을 식별하는 단계를 일반적으로 포함한다. PWQ applications for lithography is a systematic defects in the different exposure amount and a focus offset and exposing the die on the wafer (i.e., the adjusted dose and focus), and determining the design vulnerabilities zone, a die that can be used to determine the process window, generally it includes the step of identifying. 리소그라피를 위한 PWQ 애플리케이션의 예는 통상적으로 양도된 미국 특허 출원 일련번호 11/005,658호(2004년 12월 7일 출원; Wu et al.)호 개시되며, 그것은 여기에 완전히 언급한 것과 같이 참고자료로 포함된다. Examples of PWQ applications for lithography is commonly assigned US Patent Application Serial No. 11 / 005,658 Issue (December 7, 2004 filed;. Wu et al) and the start of the call, it is by reference as fully described herein It is included. 초점 및 노광 조정의 여러 인공요소는 결함(다이-표준 기준 다이 차분)으로서 나타날 수 있지만, 실제로는 뉴슨스 결함이다. Focus and other artificial elements of the exposure adjustment is defect-While it may appear as a (di-standard reference die difference), it is actually a new CL defect. 그러한 인공 요소의 예는 CD 변동 및 라인-단부 풀백(pullback) 또는 그러한 인공 요소가 장치의 수율 또는 성능에 영향을 미치지 않거나 적게 미치는 영역의 단축화를 포함할 수 있다. Examples of such artificial element CD variation and line may include a pull-back end (pullback) or artificial elements that does not affect the yield or performance of the device, shorten the area on low. 하지만, 결함의 위치는 여기에 기술한 방법을 사용하여 설계 레이아웃에 대하여 실질적으로 정확히 결정할 수 있다. However, the position of the defect by using the methods described herein can be substantially precisely determined with respect to the design layout. 또한, 여기에 기술한 방법은 전술한 바와 같이 비교적 높은 정확도로 보호 영역을 결정하는데 사용할 수 있다. Furthermore, the methods described herein can be used to determine a protection domain with a relatively high degree of accuracy, as described above. "마이크로" 보호 영역은 알려진 핫 스팟에 집중되어 비교적 높은 감지도로 검사될 수 있거나, 비-주의 영역 또는 비교적 낮은 감지도로 검사되는 영역으로서 알려진 콜드-스폿(체계적 뉴슨스)에 집중될 수 있다. "Micro" protection area is known is concentrated in a hot spot or a relatively high detection road can be examined, the non-spot can be focused on the (systematic New CL) the attention area, or a relatively low detection road test known as the cold region.

따라서, 전술한 바와 같이, 상기 방법은 설계 데이터 스페이스에 대한 결함의 위치 및 그 위치가 주의 영역 내에 있는지의 여부에 기초하여 결함이 뉴슨스 결함인지를 결정하는 단계를 포함할 수 있다. Accordingly, the method may include determining whether a defect is a defect New CL on the basis of whether or not the position and the position in the attention area of ​​the defect in design data space as described above. 결함은 콘텍스트, 사이즈, 용장, PWQ "룰", 또는 이들의 일부 조합에 따라 필터링될 수 있다. Defect can be filtered according to the context, size, redundancy, PWQ "rule", or some combination of these. 예컨대, 프로세스 스페이스에서, PWQ 분석 및 DOE 분석은 모니터링 단계에서 핫 스팟을 사용하여 수행할 수 있다. For example, in the process space, PWQ analysis and DOE analysis may be performed using a hot spot in the monitoring step. 또한, 여기에 기술한 방법은 제한된 해상도로 인하여 현재 사용되는 노이즈 필터가 오류가 나는 65nm 설계 룰 이하의 PWQ 애플리케이션까지 연장하는데 사용할 수 있다. Furthermore, the methods described herein can be used to extend due to the limited resolution to PWQ application of less noise filters that are currently using the 65nm design rule I error. 따라서, 여기에 기술한 방법의 하나의 장점은, 상기 방법이 체계적 결함 및 DFM 결함을 검출하기 위하여 BF 검사를 연장시키는데 사용될 수 있다는 것이다. Thus, one advantage of the methods described herein is that the method can be used to extend the BF test in order to detect systematic faults and defects DFM. 특히, 여기에 기술한 바와 같이, CBI는 체계적 결함 검사 및/또는 65nm 설계 룰 이하에서의 DFM 애플리케이션과 같은 BF 검사 시스템에 대한 추가적인 기능성을 가능하게 할 수 있다. In particular, as described herein, CBI has additional functionality for BF inspection systems, such as application of DFM below systematic defect review and / or 65nm design rule may enable. 상기 방법은 DFM 체계적 결함의 근본 원인의 비교적 신속한 결정을 제공하거나 지원할 수 있다. The method may provide or support a relatively rapid determination of the root cause of systematic defects DFM. 근본 원인의 결정은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Determining the root cause may be carried out as will be described further herein.

다른 실시예에서, 단계 22에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성(전술한 바와 같이 콘텍스트 맵 내에 규정될 수 있는)에 기초하여, 또는 결함의 위치를 목록이나 데이터베이스와 같은 데이터 구조 내에 저장될 수 있는 핫 스팟의 위치와 비교하여, 뉴슨스 결함으로 결정되지 않은 결함이 체계적 또는 랜덤 결함인지를 결정하는 단계를 포함한다. In another embodiment, as shown in step 22, the method by, or list, or database, the position of a defect based on (which may be defined in the context map, as described above) one or more attributes of the design data in the design data space and comparing the location of the hot spots that can be stored in the same data structure, the crystal defects are not a new CL defect determining whether random or systematic defect. 또한, 관심이 없는 모든 결함이 뉴슨스 결함은 아닐 수 있다. In addition, all defects are not interested in new CL defects can not. 예컨대, 수율에 대한 영향이 비교적 낮거나 없는 체계적 결함은 뉴슨스 결함이 아니라 관심이 없는 결함일 수 있다. For example, the systematic defect is relatively low or no effect on the yield may be not interested fault, not the fault of New CL. 그러한 결함은 활성 패턴 상에 또는 웨이퍼의 장치 영역에 나타날 수 있다. Such defects can appear on the device area of ​​the wafer or on the active pattern. 여기에 기술한 방법은 그러한 결함을 식별하는 단계를 포함할 수 있다. A method described herein may comprise the step of identifying such a fault. 그러한 결함, 또는 콜드 스폿에 위치한 결함은 설계 콘텍스트(예컨대, 용장 비어), 모델링(예컨대, 디자인스캔), PWQ, 검사 및 리뷰, 및 테스트와 결함의 상관관계(예컨대, 비교적 낮은 적층 전기적 오류 위치를 갖는 위치에서의 비교적 높은 적층 결함 밀도 등)으로부터 식별될 수 있다. Such defects, or defects in the cold spot is designed context (e.g., a redundant blank), modeling (e. G., Design scan), PWQ, inspection and review, and testing with the correlation (e.g., a relatively low stacking electrical error location of the defect which it can be identified from a relatively high density of stacking fault, etc.) in position. 또한, 이들 결함의 모니터링은 결함의 위치와 핫 스팟 및 콜드 스폿의 위치를 비교함으로써 수행될 수 있다. In addition, the monitoring of these defects may be performed by comparing the location of the position and the hot spot and cold spot of the defect. 이들 결함이 위치한 패턴이 공통적인 경우, 여기에 기술한 설계 데이터 기반 그룹화 방법을 사용하여 다른 체계적 결함으로부터 개별적으로 비닝될 수 있다. If these deficiencies are common in this pattern, and using the design data based grouping method described here it can be separately binned as from other systematic defects. 또한, 체계적 결함의 탐색은 설계로부터의 복수의 입력 소스, 모델링된 결과, 검사 결과, 계측 결과, 및 테스트 및 FA 결과를 상호 연관지음으로써 수행될 수 있다. In addition, the search of the systematic defect can be carried out as written by a plurality of input sources from the design, the modeling results, the test results, the measurement result, and the test and correlate the results FA.

체계적 DOI는 모든 패턴 의존적 결함 유형을 포함할 수 있다. Systematic DOI may include any type of pattern-dependent defect. 체계적 결함을 식별하는 것은, 결함이 장치에 끼칠 수 있는 영향이 분석될 수 있어서 유리하다. The identification of systematic defect, it is advantageous effect that defects can have on the device can be analyzed. 랜덤 DOI는 중요한 유형의 랜덤 결함의 통계적 샘플을 포함할 수 있다. Random DOI may include a random statistical sample of the major defects of type. 중요한 유형의 랜덤 결함을 분석하여 그 결함이 장치에 대하여 끼치는 영향을 결정할 수 있기 때문에, 랜덤 결함을 분석하는 것은 이롭다. Since the flaw is able to determine the impact against the device analyzes a random defects in the relevant type, it is advantageous to analyze the random defects. 또한, 랜덤 결함을 분석함으로써, 1 이상의 검사 프로세스 매개변수는 뉴슨스 결함으로 고려할 수 있는 랜덤 결함의 검출을 억제하도록 변경될 수 있다. In addition, by analyzing the random defects, at least one test process parameters may be modified to suppress detection of random defects that can be considered as a new CL defect. 또한, 검사 프로세스 매개변수는 뉴슨스 결함을 체계적 원인(콜드 스폿)으로부터 구분하도록 변경될 수 있다. In addition, the inspection process parameters can be varied to distinguish cause from the new CL systematic defects (cold spots).

웨이퍼 상에서 검출된 결함의 유형과, 다른 유형의 결함이 갖는 수율에의 관련성에 기초하여 수율을 더욱 정확히 예측할 수 있기 때문에, 결함이 뉴슨스 결함, 체계적 결함, 또는 랜덤 결함인지의 결정은 이롭다. Because on the basis of the relation of the yield of having a defect type, and other types of defects detected on the wafer can be more accurately predict the yield, it is advantageous in that the crystal defects are defects New CL, systemic defect, or random defects. 또한, 가능하게는 수율 예측과 조합하여, 여기에 기술한 방법의 결과는 설계 데이터 및 제조 프로세스에 관한 1 이상의 결정을 하는데 사용될 수 있다. Also, possibly in combination with a yield prediction, the results of the methods described herein may be used to determine the one or more data about the design and manufacturing processes. 예컨대, 여기에 기술한 방법의 결과는 IC 설계를 입증하는데 사용될 수 있다. For example, the results of the methods described herein may be used to demonstrate the IC design. 다른 예에서, 여기에 기술한 방법의 결과는 IC 설계 프로세스에 피드백될 수 있어서, 프로세스에 의해 생성된 IC 설계는 더 적은 체계적 결함 및/또는 더 적은 유형의 체계적 결함에 민감할 수 있다. In another example, a result of the method described herein can be fed back to IC design process, IC design produced by the process may be sensitive to systemic defects of less systematic defects and / or less types. 그러한 일 예에서, 여기에 기술한 방법의 결과는 IC 설계 프로세스에서 사용된 설계 및/또는 광학적 룰을 변경하는데 사용할 수 있다. In one such example, the results of the methods described herein may be used to change the design and / or optical rule used in the IC design process. 또 다른 예에서, 여기에 기술한 방법은 검사되고 있는 웨이퍼 레벨을 제조하기 위해 사용되는 프로세스의 1 이상의 매개변수를 변경하는데 사용될 수 있다. In another example, the methods described herein can be used to change one or more parameters of a process variable that is used to manufacture the wafer level, which is examined. 바람직하게는, 더 적은 체계적 결함 및/또는 더 적은 유형의 체계적 결함, 그리고 가능하게는 더 적은 중요한 랜덤 결함 및/또는 더 적은 유형의 중요 랜덤 결함이 프로세스에 의해 야기되도록, 프로세스의 1 이상의 매개변수가 변경된다. Preferably, less systematic defects and / or less types of the systematic faults, and possibly less important random defects and / or less types of critical random defect-mediated, such that caused by the process at least one of the process variable It is changed.

일부 실시예에서, 단계 24에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 1 이상의 결함을 분류하는 단계를 포함한다. In some embodiments, as shown in step 24, the method comprises the step of, classify defects or more based on one or more attributes of the design data in the position space, and design data of the test data in the design data space. 예컨대, 설계 데이터 스페이스 내의 결함의 위치는 설계 데이터 스페이스 내의 검사 데이터의 위치로부터 결정할 수 있다. For example, the location of the defects in the design data space may be determined from the position of the inspection data in the design data space. 또한, 설계 데이터 스페이스 내의 결함의 위치와 연관된 설계 데이터의 1 이상의 속성은 콘텍스트 맵으로부터 또는 여기에 기술한 임의의 다른 방식으로 결정할 수 있으며, 결함의 위치와 연관된 1 이상의 속성은 결함을 분류하는데 사용할 수 있다. Further, the design data location and one or more attributes of the associated design data of the defects in the space may be determined in any other manner described in or here from the context map, one or more attributes, position associated with the defect can be used to classify the defect have. 다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 결함에 대응하는 검사 데이터의 부위의 위치와, 여기에 추가로 기술하는 바와 같이, 설계 데이터 스페이스에 걸친 설계 데이터의 1 이상의 속성에 대한 값을 포함할 수 있는 콘텍스트 맵에 기초하여, 웨이퍼의 다른 부위에서 검출된 결함을 분류하는 단계를 포함할 수 있다. In another embodiment, the method further comprise a value for the one or more attributes of the design data over the design data space, as will be described further in the position, where the portion of the scan data corresponding to the defects in the design data space based on the context map that may include classifying the defects detected in the other areas of the wafer. 이러한 방식에서, 상기 방법은 결함을 콘텍스트에 의해 분류하기 위해 콘텍스트 맵을 사용할 수 있다. In this manner, the method map, the context can be used to classify the defects by the context. 이러한 단계로 결함을 분류하는 것은 여기에 기술한 임의의 다른 방식으로 수행할 수 있다. It is to classify the defect in this step may be carried out in any other manner described herein.

그러한 일 예에서, 결함 분류는 웨이퍼의 검사 동안에 검사 시스템에 의해서 수행된다. In one such example, defect classification is carried out by the inspection system during the inspection of the wafer. 예컨대, 콘텍스트 맵은 웨이퍼 검사시 여기에 기술한 바와 같이 결함을 분류하기 위해 검사 시스템에 의해 사용될 수 있다. For example, the context map may be used by the test system to classify defects as described herein during the wafer test. 그러한 다른 실시예에서, 결함 분류는 웨이퍼에 대한 검사 데이터 취득이 완료된 후에 수행된다. In such other embodiments, the defect classification is carried out after the test data obtained for a wafer is completed. 예컨대, 검사 데이터가 오프라인으로 이용가능한 후에, 콘텍스트 맵은 여기에 후술하는 바와 같이, 결함을 분류하기 위해 검사 시스템에 의해 사용될 수 있다. For example, after test data are available off-line, the context map, as will be described later herein, it may be used by the test system to classify the defect. 이러한 방식에서, 상기 방법은 제 2 패스 고 해상도 결함 분류(HRDC)에서 온라인으로(예컨대, 검사 시스템을 사용하여), 또는 HRDC에서 오프라인으로(예컨대, SEM 리뷰 스테이션을 사용하여) 결함을 분류하기 위해 콘텍스트 맵을 사용하는 것을 포함할 수 있다. In this manner, the method comprising the second path and (using for example, the inspection system) online on the resolution defect classification (HRDC), or in HRDC off-line (for example, SEM review by using the station) to classify the defect It may include the use of a context map. 통상적으로, 검사 시스템에 의해 온라인으로 수행되든지 또는 리뷰 시스템(광학적 또는 SEM)에서 오프라인으로 수행되든지, 제 2 패스 결함 분류는 결함의 재검출 및 분류를 포함한다. Typically, doedeunji by the inspection system performed offline in doedeunji or review system (optical or SEM) performed on-line, the second pass defect classification comprises a material detection and classification of the defect. 재검출 및 분류 양쪽은 유저에 의해 수동으로 또는 자동으로(즉, 자동 결함 분류; ADC) 수행할 수 있다. Re-detection and classification are both manually or automatically (i.e., automatic defect classification; ADC) by the user can be performed. 설계 룰이 축소함에 따라, 오류 물체를 리뷰 프로세스에서 결함으로 식별할 가능성이 증가한다. It increases the possibility as design rules shrink, identify the error object to a defect in the review process. 설계 데이터 및 콘텍스트 맵은 재검출 및 분류 양쪽에서 유용할 수 있다. Design data, and context maps can be helpful in both the re-detection and classification.

재검출에서, 콘텍스트 맵은 정정한 결함을 유저 또는 시스템이 리뷰 시스템의 시야에 위치시키게 허용하는 결함 근방의 로컬 배경 정보를 제공한다. In the re-detected, the context map provides a local background information that allows the location to thereby correct a defect in the visual field of the user or the system is defect review system nearby. 예컨대, 리뷰 시스템에 의해 생성된 웨이퍼의 로컬 이미지는 설계 데이터에 정렬될 수 있고, 이에 의해 설계 데이터 스페이스 내의 결함의 위치가 정렬된 로컬 이미지 내에서 실질적으로 정확히 식별되게 허용한다. For example, it allows local image of a wafer generated by the review system may be substantially accurately identified within the local image may be arranged in the design data, whereby the location of defects in the design data space arranged by. 또한, 설계 데이터의 시뮬레이션된 이미지는(예컨대, 그레이 스케일 이미지)는 로컬 이미지에 대한 정렬을 위해 리뷰 시스템에 의해 사용될 수 있고, 설계 데이터 스페이스 내의 결함의 위치는 로컬 이미지 내의 결함의 위치를 결정하는데 사용될 수 있다. In addition, the simulation image of the design data (for example, the gray scale image) is used to position of a defect in the review can be used by the system, the design data space for the alignment of the local image to determine the location of the fault in the local image can. 그러한 시뮬레이션된 이미지는 리뷰 프로세스에서 미세 정렬 및 결함의 재검출을 위해 사용될 수 있다. Such a simulated image can be used for re-detection of fine defects and sort the review process. 그러한 시뮬레이션의 예는 여기에 완전히 언급된 것과 같이 참고자료로 포함되는 미국 특허 6,581,193호(McGhee et al.)에 개시된다. An example of such a simulation is described in U.S. Patent No. 6,581,193 which is incorporated by reference as is fully discussed herein (McGhee et al.). 여기에 개시된 방법은 그러한 특허문헌에 개시된 방법의 임의의 단계를 포함할 수 있다. Methods disclosed herein may include any step of the process disclosed in that patent document. 따라서, 여기에 개시된 방법 및 시스템은 비교적 높은 정확도의 결함 검출을 수행하는데 사용할 수 있다. Thus, the methods and systems disclosed herein can be used to perform fault detection of a relatively high degree of accuracy.

분류에 있어서, 콘텍스트 맵은 결함이 속한 부류를 결정하기 위해 사용될 수 있는(리뷰에 의해 획득한 데이터와 함께) 부가적인 정보를 제공할 수 있다. In the classification, the context map may be used in order to determine the class to which it belongs fault (together with the data obtained by the review) provide additional information. 리뷰는 또한 콘텍스트 맵, 리뷰에 의해 획득한 데이터, 및 검사 데이터를 사용하여 수행할 수 있다. Reviews may also be performed using the data, and check data obtained by the context map, a review. 예컨대, 검사 시스템의 시간 지연 통합(TDI) 카메라에 의해 취득한 패치 이미지, 및/또는 검사 시스템에 의해 취득한 패치 이미지는 결함 샘플과 함께 리뷰에 전송될 수 있다. For example, the patch image obtained by the time delay integration of the inspection system (TDI) camera, and / or the patch image obtained by the inspection system may be transmitted to the review with the defective sample. 패치 이미지는 광학적 또는 SEM 리뷰 및 분류를 위한 콘텍스트 맵과 조합하여 사용할 수 있다. Patch images can be combined with contextual map for optical or SEM review and classification. 이러한 방식에서, 결함 위치가 전술한 바와 같이 결정될 수 있는 좌표 정밀도는 시스템이 설계 콘텍스트 및/또는 DRC 오류 코드에 기초하여 결함을 실질적으로 정확히 분류할 수 있게 한다. In this manner, the coordinate precision in the defect position can be determined as described above allows the system to substantially correctly classified as a defect on the basis of the design context and / or DRC error code.

전술한 1 이상의 단계는 검사 결과 및 여기에 기술한 임의의 다른 결과를 사용하여 체계적 결함이 식별되고 분류되는(또는 비닝되는) 모니터링 단계에서 수행될 수 있다. The one or more steps described above may be performed in the test results and (or binned) monitoring phase using any other result of the described herein are systematic defect is identified classification. 모니터링 단계는 편위 모니터링 및 베이스라인 향상을 포함할 수 있다. Monitoring phase may include a deviation monitoring and baseline improvement. 모니터링 단계는 제품 램프 및 제조 동안에 수행할 수 있다. The monitoring step may be performed during the product ramp, and manufacturing. 다중 소스 스페이스(설계, 웨이퍼, 레티클, 테스트, 및 프로세스 스페이스의 임의의 것 사이의 상관관계를 포함할 수 있다)에서, 검사에 의해 검출된 체계적 결함을 식별 및 분류하는 단계는 여기에 기술한 단계들의 임의의 조합을 사용할 수 있다. Further comprising: in a multi-source space (may include a correlation between the design, a wafer, reticle, test, and the process space to any of a), the identification and classification of the systematic defect detected by the inspection is a step described herein You may use any combination of. 또한, 1 이상의 다중 소스 스페이스 단계는 그것의 임의의 조합으로 체계적 결함 식별을 입증하는데 사용할 수 있다. In addition, multi-source space, one or more steps may be used to demonstrate a systematic defect identification with it any combination thereof.

또한, 설계 데이터 스페이스 내의 결함의 위치는 모니터링 단계에서 체계적 결함(예컨대, 핫 스팟 또는 콜드 스폿에 위치한 결함)을 식별하기 위해 검사 데이터, 설계 데이터, 또는 분류 데이터와 결합되어 사용할 수 있다. In addition, the location of the defects in the design data space is coupled to the check data, design data, or the classified data can be used to identify the systematic defects (e.g., defects in the hot spot or cold spot) in the monitoring step. 식별된 핫 스팟은 핫 스팟 위치에 "히트(hit)"가 존재하는 검사 결과에 대하여 설계 콘텍스트를 결정하기 위해 또한 사용될 수 있으며, 그것은 포스트-처리에서 온(on)-툴, 또는 오프(off)-툴로 수행할 수 있다. The hot spots are also be used to determine the design context with respect to the test results to a "hit (hit)," the hot spot position is present, it is post-identification-on in the process (on) - tools, or off (off) It may perform tool. 설계 데이터 스페이스와 연관된 수율(또는 KP 값)은 체계적 결함을 모니터링하기 위한 속성으로서 사용될 수 있다. Yield (KP or value) associated with the design data space may be used as an attribute for monitoring a systematic fault. 또한, 1 이상의 결함 속성은 복수의 핫 스팟 후보가 있는 경우 핫 스팟에 대한 연관을 추정하도록 사용할 수 있다. In addition, one or more defective property is used when a plurality of hot spots to estimate a candidate related to the hot spot.

레티클 스페이스에서, 모니터링 단계는 랜덤 결함으로부터 알려진 체계적 결함을 분리하기 위해 결함 결과와 비교될 수 있는 핫 스팟(예컨대, 핫 스팟 리스트의 생성)에 관한 정보를 생성하는 단계를 포함할 수 있다. In the reticle space, the monitoring step may include the step of generating information relating to that can be compared to a defect results in order to remove the systematic defect is known from the random defect hot spot (for example, generation of a hot spot, a list). 또한, 핫 스팟에 대한 콘텍스트 정보와 같은 1 이상의 핫 스팟 속성은 핫 스팟이 복수의 기술, 층, 장치에 걸쳐 공유될 수 있는지, 그리고 그러한 경우, 어느 기술, 층, 또는 장치인지를 결정하기 위해 사용될 수 있다. In addition, at least one hot spot properties, such as context information for hot spots if that hot spots can be shared across a plurality of techniques, layer, the apparatus, and such, be used to determine whether any technique, layer, or device can. 또한, 검사에 의해 식별된 체계적 결함은 계측 사이트 위치, 측정치 또는 다른 매개변수와 같은 계측 프로세스의 1 이상의 매개변수를 규정 또는 수정하는데 사용할 수 있다. Furthermore, the systematic defect identified by the inspection can be used to define or modify one or more parameters of the measuring process variables, such as the measurement site location, measurements or other parameters.

일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 웨이퍼 상에서 검출된 1 이상의 결함에 대한 오류 확률 값을 결정하는 단계를 포함한다. In some embodiments, the method comprises the step of determining the error probability value of the one or more detected on the wafer on the basis of at least one property defect of the design data in the location, design data space of the inspection data in the design data space . 또한, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 웨이퍼의 다른 위치상에서 검출된 결함의 오류 확률 속성 값을 결정하는 단계를 포함할 수 있다. Further, the method may include determining an error rate attribute value of the detected defects on a different location of the wafer on the basis of one or more attributes of the design data in the location, design data space of the inspection data in the design data space . 여기에 추가로 기술하는 바와 같이, 결함에 대한 오류 확률 값은 결함에 대응하는 검사 데이터의 설계 데이터 스페이스 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 결정할 수 있다. As described further herein, the error probability value of the defect can be determined on the basis of the design data of the examination space position data corresponding to the defect, and one or more attributes of the design data in the design data space.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상에서 검출된 결함의 위치 좌표를 결정하는 단계와, 그 결함의 위치 좌표를 설계 데이터에 대한 평면도에 기초하여 설계 셀 좌표로 변환하는 단계를 포함한다. In another embodiment, the method is based on the position coordinates of the stage, and the defect of determining the position coordinates of the defects detected on the wafer in the design data space based on the position of the inspection data in the design data space in the top view of the design data, and a step of converting the design cell coordinates. 그러한 일 실시예에서, 상기 방법은 오버레이 공차(overlay tolerance)를 사용하여 결함 주위의 다른 영역을 결정하는 단계와, 그 영역을 사용하여 1 이상의 셀 유형에 대하여 결함 리피터 분석을 수행하여, 1 이상의 셀 유형이 체계적으로 결함 있는 셀 유형인지를 결정하고, 체계적으로 결함 있는 셀 유형 내의 1 이상의 체계적으로 결함 있는 구조의 1 이상의 위치를 결정하는 단계를 포함한다. In one such embodiment, the method further comprises the overlay tolerance (overlay tolerance) to to perform a defect repeater analyzes the phase and the cell type of one or more with the area to determine the other area around the defect using, one or more cells the type comprising systematically determines whether the defect in the cell type, and determining at least one location of the structure in a systematic fault defects in one or more systematically in a cell type in a. 이러한 방식에서, 상기 방법은 리피터 분석을 위하여 셀-기반 좌표를 사용하는 것을 포함할 수 있다. In this way, the method for the repeater cell analysis may include the use of a base coordinate. 특히, 결함 리피터 분석은 오버레이 공차를 사용하여(예컨대, 각 결함 주위의 2차원 영역) 각각의 셀 유형에 대하여 수행되어, 체계적으로 결함 있는 셀 유형의 존재와, 그 셀 내의 체계적으로 결함 있는 구조의 위치를 결정할 수 있다. In particular, defective repeater analysis using the overlay tolerance is carried out with respect to (e.g., two-dimensional area of ​​each surrounding a defect), each cell type, systematic defect is present in the cell type, and a structure that systematic defects in the cell it is possible to determine the position. 또한, 상기 방법은 셀 콘텍스트에 기초한 결함의 셀-기반 비닝을 포함할 수 있다. Further, the method of the defective cells based on the cell context may include a base binning. 그러한 비닝은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Such binning may be performed as described further herein. 그러한 일 실시예에서, 상기 방법은 체계적으로 결함 있는 셀 유형에 가까이 위치한 셀에 대한 설계 데이터의 1 이상의 속성, 구조 또는 이들의 일부 조합에 기초하여, 체계적으로 결함 있는 셀 유형 내에 공간적으로 체계적인 결함이 발생하는지를 결정하는 단계를 포함한다. In one such embodiment, the method systematically defects based on one or more attributes, structure, or some of these combinations of the design data for the close in the cell to the cell type, the spatial a systematic fault in the systematically defective cell types generating includes determining whether. 이러한 방식에서, 공간적으로 체계적인 결함 있는 셀의 설계 콘텍스트(주변 셀 또는 구조)는 공간적으로 체계적인 결함의 출현을 추가로 특정하기 위한 속성으로서 사용할 수 있다. In this manner, the design of the cell in the context systematic defect in spatial (neighbor cells or structures) may be used as an attribute for specifying a spatially more the appearance of a systematic fault.

다른 실시예에서, 단계 26에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함(예컨대, 결함의 전부 또는 일부)을 그룹으로 비닝하는 단계를 포함한다. In another embodiment, as shown in step 26, the method by, defects (e. G., All or part of the defect) based on the position and the one or more attributes of the design data in the design data space of the inspection data in the design data space the and a step of binning in groups. 예컨대, 설계 데이터 스페이스 내의 결함의 위치는 여기에 기술한 바와 같이 설계 스페이스 내의 검사 데이터의 위치로부터 결정할 수 있다. For example, the location of the defects in the design data space may be determined from the position of the inspection data in the design space, as described herein. 결함을 비닝 하는데 사용된 설계 데이터의 1 이상의 속성은 설계 데이터 스페이스 내의 결함의 위치에 기초하여 결정할 수 있다. One or more attributes of the design data used for binning defects can be determined on the basis of the position of the defects in the design data space. 본 실시예에서 사용된 설계 데이터의 1 이상의 속성은 다른 검사 결과(예컨대, iDO(integrated defect organizer) 결과 및 iADC(integrated automatic defect classification) 결과)와 조합하여, 설계 데이터(예컨대, 수율 영향)와 연관된 값과 같은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the design data used in this embodiment is different test results (e.g., iDO (integrated defect organizer) Results and iADC (integrated automatic defect classification) results) and in combination, is associated with the design data (e. G., The yield effect) It may include any of the attributes of the design data described herein, such as the value. 또한, 설계 데이터의 결함의 위치와 연관된 설계 데이터의 1 이상의 속성은 콘텍스트 맵으로부터 결정할 수 있다. In addition, the position and one or more attributes of the associated data of the design defects of the design data can be determined from the context map. 이러한 방식에서, 상기 방법은 결함을 콘텍스트로 분류하기 위해 웨이퍼 검사 동안에 검출된 결함에 콘텍스트 맵을 인가하는 단계를 포함할 수 있다. In this way, the method can include the step of applying a context map of the defect detected during wafer test to classify the defects by context.

따라서, 여기에 기술한 상기 방법은 웨이퍼 검사에 대해 콘텍스트-기반 백그라운드 비닝을 포함할 수 있다. Accordingly, the method described herein is the context for the wafer inspection may include a background based on binning. 예컨대, 전술한 바와 같이, 상기 방법은 콘텍스트에 의해 결함을 비닝하기 위해 콘텍스트 맵을 사용할 수 있다. For example, the method as described above may be used to map the context binning defects by the context. 그러한 일 예에서, 뉴슨스 필터링 후에 남아 있는 결함은 랜덤 결함보다 체계적 결함인 결함을 식별하기 위해 콘텍스트 또는 여기에 기술한 다른 정보에 의해 분류될 수 있다. In one such example, New CL defects that remain after filtering can be classified by the different information technology in the context or here to identify systematic defects defects than random defects. 콘텍스트는 비닝 및 분류를 수행하기 위해 결함과 연관된 다른 이미지-유도 속성과 연계하여 사용될 수 있다. Context is another image associated with defects to perform binning and classification may be used in conjunction with inducing properties.

또한, 결함은 결함의 기대되는 전기적 매개변수 및/또는 설계 데이터 스페이스 내의 결함 위치에 가까운 장치 특징의 기대되는 전기적 매개변수에 기초하여 비닝될 수 있다. Further, defects may be binned based on the electrical parameters of the expected device characteristics close to a defective location in the electrical parameters and / or design data space that is expected of a defect. 결함 및 장치 특징의 기대되는 전기적 매개변수는 이전의 전기 테스트, 결함의 전기적 매개변수의 시뮬레이션, 결함의 리뷰, 또는 것의 일부 조합에 기초하여 결정될 수 있다. Expected electrical parameters of the defect and that device feature variables may be determined based on some combination of the simulation, a review of the defect, or of one of the electrical test of the previous, the electrical parameters of the fault variables. 또한, 1 이상의 결함에 대한 오류 시뮬레이션(fault simulation)은 결함이 비닝되는 그룹 및/또는 설계 데이터 스페이스 내의 결함의 위치에 기초할 수 있다. In addition, simulation error (fault simulation) for one or more defects may be based on the position of a defect in a group and / or design data space that is defective binning.

일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 설계 데이터가 인쇄되는 레티클에 대해 요구되는 레티클 검사 데이터의 1 이상의 속성에 기초하여 결함을 그룹으로 비닝하는 단계를 포함한다. In some embodiments, the defect by the method based on one or more attributes of the reticle inspection data required for the reticle design position of the inspection data in the data space, one or more attributes of the design data in the design data space, and design data are to be printed a a step of binning in groups. 이러한 방식에서, 레티클 검사 데이터는 비닝 속성으로서 사용할 수 있다. In this manner, the reticle inspection data may be used as the binned attribute. 특히, 레티클 검사 데이터 속성은 웨이퍼 상에서 검출된 결함의 비닝에 사용할 수 있다. In particular, the reticle inspection data attribute can be used for binning the defects detected on the wafer. 본 실시예에서, 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. At least one attribute in accordance with this embodiment, the design data may include any of the attributes of the design data described herein. 레티클 검사 데이터의 1 이상의 속성은 레티클 상에서 검출된 결함, 레티클 스페이스 내의 레티클 상에서 검출된 결함의 위치, 레티클 상에서 검출된 1 이상의 속성, 레티클 상에 인쇄된 설계 데이터의 1 이상의 속성, 또는 이들의 일부 조합과 같은 레티클 검사 데이터의 임의의 속성을 포함할 수 있다. At least one property of the reticle inspection data, defects detected on the reticle, and position of the defects detected on the reticle in the reticle space, is detected on the reticle at least one attribute, one or more attributes of the design data printed on a reticle, or some combination thereof and it may include any property of the same reticle inspection data. 레티클 상에서 검출된 결함의 1 이상의 속성은 여기에 기술한 임의의 결함 속성을 포함할 수 있다. One or more attributes of the defects detected on the reticle may comprise a random defect attributes described herein. 또한, 레티클 상에 인쇄된 설계 데이터의 1 이상의 속성은 여기에 기술한 임의의 설계 데이터 속성을 포함할 수 있다. In addition, one or more attributes of the design data printed on the reticle may include any one of the design data attributes described herein.

레티클 검사 데이터의 속성은 여기에 기술한 방법 및 시스템 실시예에 의해 임의의 적합한 방식으로 결정할 수 있다(예컨대, 레티클 검사 시스템의 출력을 사용하여). Properties of the reticle inspection data can be determined in any suitable manner by the method and system embodiments described herein (e.g., by using the output of the reticle inspection system). 대안적으로, 또는 추가하여, 레티클 검사 데이터의 속성은 속성이 저장되는 저장 매체 및/또는 속성을 결정한 레티클 검사 시스템으로부터 여기에 기술한 방법 및 시스템에 의해 취득할 수 있다. Alternatively, or in addition, properties of the reticle inspection data may be obtained by the method and system described herein from a reticle inspection system, determining a storage medium and / or properties of the attribute is stored.

레티클 검사 데이터의 1 이상의 속성에 적어도 부분적으로 기초하여 결함을 비닝하는 단계는, 결함이 레티클 상의 결함, 웨이퍼 상의 결함을 야기한 레티클 결함의 1 이상의 속성, 및 웨이퍼 상의 결함을 야기할 수 있는 레티클 상에 인쇄된 설계 데이터의 1 이상의 속성에 야기되는지에 기초하여 결함을 분리하는데 사용할 수 있다. Comprising: binning the defects based at least in part on one or more attributes of the reticle inspection data, defects on the defect is a reticle, the at least one property of a reticle defect that caused the fault on the wafer, and a reticle image that may cause defects on the wafer based on that result in one or more properties of the printed design data it can be used to remove the defect. 그와 같이, 결과의 비닝은 결함의 원인 및/또는 레티클이 결함 및/또는 웨이퍼 상에 인쇄된 설계 데이터에 어떻게 영향을 끼치는지에 관한 추가적인 정보를 제공할 수 있다. As such, the results of the binning may provide additional information as to whether what the damaging effect on the design data printed on the cause and / or reticle defects and / or defects of the wafer. 그러한 비닝 결과는 레티클 제조 프로세스의 1 이상의 매개변수, 레티클 검사 프로세스의 1 이상의 매개변수, 임의의 다른 레티클-관련 또는 설계-관련 프로세스의 1 이상의 매개변수, 여기에 기술한 임의의 다른 프로세스의 1 이상의 매개변수, 또는 이들의 일부 조합을 변경하기 위해 사용하는데 이롭다. Such binning results of one or more of the reticle manufacturing one or more parameters, the reticle inspection process, the process parameters, and any other reticle-related or design-one or more of the relevant process parameters, one or more of any other process described herein parameter, or beneficial to use in order to change the combination of some of these. 본 실시예에서의 결함의 비닝은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 레티클 검사 데이터의 1 이상의 속성, 및 여기에 기술한 임의의 다른 정보에 기초하여 수행할 수 있다. Binning the defects in this embodiment is performed based on any other information described in the test position of the data, design data space, one or more attributes of the design data in the, at least one property of the reticle inspection data, and this in the design data space can do.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 검사 데이터의 1 이상의 속성에 기초하여 결함을 그룹으로 비닝하는 단계를 포함할 수 있다. In another embodiment, the method may comprise the basis of the design position of the inspection data in the data space, one or more attributes of the design data in the design data space, and at least one attribute of the test data that binning the defects into groups . 이러한 방식에서, 검사 데이터로부터 도출된 1 이상의 속성은 비닝 연산에 사용할 수 있다. In this manner, the at least one attribute derived from the test data can be used in the binning operation. 본 실시예에서, 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. At least one attribute in accordance with this embodiment, the design data may include any of the attributes of the design data described herein. 또한, 비닝을 위해 사용된 검사 데이터의 1 이상의 속성은 여기에 기술한 검사 데이터의 임의의 속성을 포함할 수 있다. In addition, one or more attributes of the inspection data used for binning may include any of the attributes of the test data described herein. 결함은 여기에 기술한 임의의 다른 정보를 사용하여 본 실시예에서 비닝될 수 있다. Defect can be binned in this embodiment using any other information described herein for example. 본 실시예에서의 비닝은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Binning of the present embodiment can be carried out as will be described further herein.

추가의 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 검사 데이터의 1 이상의 속성, 및 설계 데이터가 그 위에 인쇄되는 레티클에 대하여 요구되는 레티클 검사 데이터의 1 이상의 속성에 기초하여 결함을 그룹으로 비닝하는 단계를 포함한다. In a further embodiment, the method further comprising the reticle is required for the reticle design position of the inspection data in the data space, one or more attributes of the design data, one or more attributes of the design data in the space, test data, and the design data is printed thereon based on one or more properties of the test data includes the step of binning the defects into groups. 이러한 방식에서, 레티클 검사 데이터는 비닝 속성으로서 사용할 수 있다. In this manner, the reticle inspection data may be used as the binned attribute. 특히, 레티클 검사 데이터 속성은 웨이퍼 상의 결함 비닝에 사용할 수 있다. In particular, the reticle inspection data attribute can be used for binning defects on the wafer. 본 실시예에서의 비닝을 위해 사용된 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the design data in the design data space used for binning in accordance with this embodiment may comprise any of the attributes of the design data described herein. 본 실시예에서의 비닝을 위해 사용된 검사 데이터의 1 이상의 속성은 여기에 기술한 검사 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the inspection data used for binning in accordance with this embodiment may comprise any of the attributes of the test data described herein. 본 실시예에서의 비닝을 위해 사용된 레티클 검사 데이터의 1 이상의 속성은 여기에 기술한 레티클 검사 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the reticle inspection data used for binning in this embodiment may include any property of a reticle inspection data described herein. 본 실시예에서의 비닝은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Binning of the present embodiment can be carried out as will be described further herein. 또한, 본 실시예의 비닝 결과는 여기에 기술한 임의의 방법의 임의의 단계를 수행하는데 사용할 수 있다. In addition, the results of this embodiment binning can be used to perform any of the steps of any method disclosed herein.

일부 실시예에서, 상기 방법은, 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 검사 데이터의 1 이상의 속성, 및 웨이퍼에 대한 검사 데이터가 취득된 프로세스 계층, 다른 프로세스 계층 또는 이들의 일부 조합에 있어서, 설계 데이터, 다른 설계 데이터 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼 또는 이들의 일부 조합에 대하여 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여, 결함을 그룹으로 비닝하는 단계를 포함한다. In some embodiments, the method further including the design position of the inspection data in the data space, the design data at least one attribute, at least one attribute of the test data of the design data in the space, and the inspection data has been obtained the process layer on the wafer, another process in the layer or those some combination of, design data, and other design data or with respect to some of these a combination of a wafer, on the basis of the other wafer or one or more attributes of the inspection data obtained previously for these some combination of the group defects and a step of binning in. 이러한 방식에서, 동일하거나 다른 웨이퍼, 동일하거나 다른 설계, 및 동일하거나 다른 프로세스 계층에 대하여 이전에 수집된 검사 데이터로부터 결정된 속성이 비닝 연산에 포함될 수 있다. In this way, the same or another wafer, the same or different design, and the same or determined from a previous test data collected for different processes layer properties can be included in a binning operation. 이전에 수집된 검사 데이터는 데이터 구조에 저장되거나, 여기에 추가로 기술하는 바와 같이 구성될 수 있는 지식 베이스에 포함될 수 있다. Before the test data is collected and stored in a data structure, it may be included in the knowledge base, which may be configured as described further herein. 이러한 방식에서, 이전에 취득한 검사 데이터의 1 이상의 속성은 누적 학습 데이터, 이력 데이터, 또는 데이터의 트레이닝 세트로부터 결정될 수 있다. In this way, one or more attributes of the inspection data previously acquired can be determined from the training set of the learning data accumulated, historical data, or data. 본 실시예에서, 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. At least one attribute in accordance with this embodiment, the design data may include any of the attributes of the design data described herein. 또한, 비닝을 위해 사용된 검사 데이터의 1 이상의 속성은 여기에 기술한 검사 데이터의 임의의 속성을 포함할 수 있다. In addition, one or more attributes of the inspection data used for binning may include any of the attributes of the test data described herein. 결함은 여기에 기술한 임의의 다른 정보를 사용하여 본 실시예에서 비닝될 수 있다. Defect can be binned in this embodiment using any other information described herein for example. 본 실시예에서의 비닝은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Binning of the present embodiment can be carried out as will be described further herein.

전술한 임의의 실시예에서 비닝은 온-툴, 오프-툴, 또는 그것의 임의의 조합으로 수행할 수 있다. Can be carried out with the tool, or that any combination from any of the embodiments described above are binned on-tool and off.

추가적인 실시예에서, 단계 28에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 설계 데이터의 위치와, 다른 검사 결과(예컨대, iDO 결과 및 iADC 결과)와 조합하여, 설계 데이터와 연관된 수율 영향과 같은 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 리뷰를 위해 결함의 적어도 일부를 선택하는 단계를 포함할 수 있다. In a further embodiment, as shown in step 28, by the method comprising designing the location of the design data in the data space, and the other test results (e.g., iDO results and iADC result) in combination with, the design, such as the yield impacts associated with the design data, based on one or more attributes of the design data in the data space may comprise the step of selecting at least a portion of the defects for review. 리뷰를 위한 결함을 선택하는데 사용된 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the design data used to select the defects for review may include any of the attributes of the design data described herein. 또한, 설계 데이터 스페이스 내의 검사 데이터의 위치는, 여기에 기술하는 바와 같이 결함에 대응하는 설계 데이터의 속성 결정에 사용할 수 있는, 여기에 기술하는 바와 같은 설계 데이터 스페이스 내의 결함의 위치 결정에 사용할 수 있다. In addition, the position of the inspection data in the design data space may be used in as described herein that can be used for attribute determination of the design data corresponding to the defect, the location of defects in the design data space such as that described herein . 그러한 일부 실시예에서, 뉴슨스 결함은 여기에 기술한 바와 같이 다른 결함으로부터 필터링할 수 있으며, DOI(또는 비-뉴슨스 결함)는 리뷰 또는 추가의 분석을 위해 유지될 수 있다. In such certain embodiments, New CL defect can be filtered from the other defects as described herein, DOI (or non-defective New CL) may be retained for further analysis or review. 다른 실시예에서, 결함 리스트 및 식별된 핫 스팟, 결함 및 핫 스팟의 분류, 및 설계 콘텍스트는 모니터링 단계에서 리뷰 샘플링(서브-샘플링을 포함할 수 있다)을 개선하는데 사용될 수 있으며, 이는 온-툴 또는 포스트-처리 동안 오프-툴로 수행할 수 있다. In another embodiment, the defect list and the identified hot spot, the classification of defects and hot spots, and the design context review sampling by the monitoring step-can be used to improve the (sub may include a sample), which on-tool or post-treatment for off-tool can be performed.

다른 실시예에서, 리뷰를 위한 결함 선택은 비닝 결과의 함수로서 수행된다. In another embodiment, the defect selected for review is performed as a function of the binning results. 예컨대, 일부 그룹에서의 결함은 리뷰를 위해 선택할 수 있지만, 다른 그룹에서의 결함은 리뷰를 위해 선택되지 않을 수 있다. For example, defects in some groups may be selected for review, defects in different groups can not be selected for review. 다른 예에서, 결함의 일부 그룹은 다른 그룹보다 더욱 과도하게 샘플링될 수 있다(즉, 일부 그룹으로부터 더 많은 결함이 리뷰를 위해 선택될 수 있다). In other instances, some of the groups of the defect can be sampled more excessive than the other groups (i.e., there are more defects can be selected for the reviews from some groups). 샘플링된 결함의 그룹 및 그룹이 샘플링되는 정도는 예컨대, 각 그룹과 연관된 설계의 1 이상의 속성 또는 결함의 그룹과 연관된 여기에 기술한 임의의 다른 정보에 기초하여 결정될 수 있다. Degree to which the group and the group of the sampled sampling defect is, for example, it may be determined based on each group and design any other information described herein to the group and the associated attributes or one or more of the associated defect. 리뷰를 위한 결함의 선택은 결함 또는 결함 빈(defect bin)과 연관된 수율 관련성의 함수로서 수행할 수 있다. The choice of defects for review may be carried out as a function of the yield is associated with the relevant fault or faults blank (defect bin). 예컨대, 결함의 모집단(population)은 랜덤 결함 및 체계적 결함으로 분할되고, 각각의 다른 결함 유형에 대하여 다른 샘플 플랜이 사용될 수 있다. For example, the population (population) of the defect is divided into a random fault and orientation defects, other sample plans can be used for each different type of defect. 이러한 방식에서, 다른 유형의 결함에 대한 샘플링 전략은 매우 상이할 수 있다. In this way, a sampling strategy for the defects of the other type may be very different.

일부 실시예에서, 상기 방법은, 설계 데이터의 1 이상의 속성의 다른 값을 갖는 설계 데이터 스페이스 내의 설계 데이터의 각 부위 내에 위치한 적어도 하나의 결함을 포함하는, 리뷰를 위한 결함의 적어도 일부를 선택하는 단계를 포함할 수 있다. In some embodiments, the method comprises the steps of selecting at least a portion of the defect for, reviews including at least one defect located inside the parts of the design data in the design data space with different values ​​of one or more attributes of the design data, It may contain. 이러한 방식에서, 설계 데이터의 각각의 다른 부위 내의 결함이 리뷰를 위해 샘플링될 수 있다. In this way, each of the defects in other portions of the design data can be sampled for review. 예컨대, 각각의 결함의 콘텍스트는, 결함이 검출된 모든 콘텍스트가 리뷰 샘플로 표현되는 것을 보장하는 리뷰 샘플을 생성하기 위해서, 리뷰를 위한 결함을 분류하는데(예컨대, 콘텍스트의 임계에 의해) 사용할 수 있다. For example, each of the context of the fault, may be used to, classify defects for review as to create a review sample to ensure that all the contexts the defect is detected, represented by a review sample (e.g., by a threshold of the context) .

추가의 실시예에서, 단계 30에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치와, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 결함이 리뷰되는 시퀀스를 결정하는 단계를 포함한다. In a further embodiment, and as shown in step 30, the method comprising: based on one or more attributes of the design data in the location, design data space of the inspection data in the design data space, a step of determining the sequence in which the defect review It includes. 예컨대, 상기 방법은 오프라인 리뷰(예컨대, 광학적 또는 SEM 리뷰)를 위한 우선순위에 기초하여 결함을 분류하기 위해 콘텍스트 맵을 사용하는 것을 포함할 수 있다. For example, the method may include using the context map for classifying a defect on the basis of the priority for the off-line review (e.g., optical or SEM review). 각 결함의 콘텍스트는 체계적 결함 및 잠재적인 체계적 결함이 다른 결함 유형보다 더 높은 우선 순위가 주어지도록 리뷰를 위한 결함을 분류할 수 있다(예컨대, 콘텍스트의 임계에 의해). Context of each defect is a systematic defects and potential systematic defects can classify defects for review so that more be given priority over other types of defects (for example, by the critical context).

웨이퍼 상의 모든 지점에서의 검사 데이터의 서브-픽셀 정렬을 제공하기 위해, 웨이퍼 상의 다이에 걸친 샘플 지점에서 검사 데이터 스트림을 소정의 정렬 사이트에 정렬하는 것은 여러 이점을 제공한다. A sub scan data at every point on the wafer to provide a pixel alignment, is arranged to check the data stream at the sample point over the die on the wafer in a predetermined alignment site provides a number of benefits. 예컨대, 미가공 데이터 스트림은 설계 데이터에 실질적으로 정확히 정렬되기 때문에, 설계 데이터 스페이스 내의 결함 위치는 서브-픽셀 정확도(예컨대, 100nm 이하 정확도 대 현재 달성가능한 1000nm 정확도)로 결정될 수 있다. For example, the raw data stream is because the substantially properly aligned, the fault position in the design data, the design space is sub-data can be determined on a pixel-by-pixel accuracy (for example, 100nm or less accurate for currently available 1000nm achieved accuracy). 실질적으로 높은 정확도의 결함 위치는 임의의 후속 리뷰 프로세스의 정밀도와, SEM 또는 FIB 시스템에서 결함이 위치되고, 촬상되고, 분석될 수 있는 속도를 크게 개선할 수 있다. Defect position of a substantially high degree of accuracy is a defect located in the precision and, SEM or FIB system of any subsequent review process, and the image pick-up, it is possible to significantly improve the speed that can be analyzed. 또한, 결함과 관련된 콘텍스트 정보는, 제 2 패스 리뷰에서의 검사 시스템 또는 오프라인에서의 SEM 또는 광학적 리뷰 스테이션에서 수행할 수 있는 HRDC 단계에서 사용할 수 있다. In addition, the context information relating to the defect, it is possible to use in HRDC steps that can be performed on the SEM or optical review station in the inspection system, or off-line in a two-pass review. 그러한 정보는, 자동 또는 수동으로 결함을 위치시키는 것을 도울 수 있는 결함에 관한 다른 로컬 콘텍스트 정보에 부가하여, ADL(automatic defect location)과 같은 다른 시스템에 제공되거나 그것에 의해 취득될 수 있다. Such information may be in addition to other local context information regarding the defect, which can help to locate the fault by automatic or manual, provided to another system, such as ADL (automatic defect location) or acquired thereby. 또한, 리뷰 시스템은 측정 매개변수 하의 시스템 및 웨이퍼에 대해 적절한 물리적 좌표 변환에 대한 로직을 생성하는데 그러한 정보를 사용할 수 있다. In addition, the review system may use such information to generate the logic for the appropriate physical coordinate transformation for the system and the wafer under the measurement parameters.

일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여, 웨이퍼의 다른 부위에 대해 취득한, 검사 시스템의 1 이상의 검출기로부터의 출력의 1 이상의 소정의 속성을 추출하는 단계를 포함한다. In some embodiments, the method is designed based on one or more attributes of the design data in the location and design data space of the inspection data in the data space, have obtained for the other parts of the wafer, one of the output from the at least one detector of the inspection system and a step of extracting a predetermined or more properties. 이러한 방식에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치 및 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성에 기초하여 검사 데이터 영역(예컨대, 검사되는 영역의 특정 서브세트)에 대한 소정의 신호 또는 이미지 속성을 추출하는 단계를 포함할 수 있다. In this manner, the method comprising: a predetermined signal or image for the inspection data region (e.g., a specific subset of the search range), based on one or more attributes of the design data in the location and design data space of the inspection data in the design data space It may include the step of extracting attribute. 1 이상의 검출기로부터의 출력의 추출 속성은 예컨대, 다른 부위에서의 픽셀에 대한 신호 또는 이미지의 휘도 또는 표준 편차를 포함할 수 있다. Extracting attributes of the output from the at least one detector, for example, it may comprise a luminance or the standard deviation of the signal or image for the pixels in the other areas. 또한, 웨이퍼는 설계 데이터에 대응하는 패턴이 그 위에 인쇄된 패터닝된 웨이퍼일 수 있다. In addition, the wafer may be a pattern the patterned wafer printed thereon corresponding to the design data. 따라서, 출력의 속성은 웨이퍼 상에 형성된 패턴에 대응하는 출력에 관한 정보에 기초하여 추출할 수 있다. Thus, the properties of the output can be extracted based on the information regarding the output corresponding to the pattern formed on the wafer. 또한, 웨이퍼 상에 형성된 패턴 내의 구조에 관한 정보는 1 이상의 검출기로부터의 출력으로부터 추출할 수 있다. In addition, information about the structure of a pattern formed on a wafer may be extracted from the output from the at least one detector.

검출기로부터의 출력의 추출된 속성은 웨이퍼의 다른 부위에 걸친 속성의 이미지를 생성하는데 사용할 수 있다. The extraction properties of the output from the detector can be used to create an image of the property over the other parts of the wafer. 이러한 방식에서, 상기 방법은 웨이퍼의 표면의 "설계 인식 이미지(design aware image)"를 생성하는 단계를 포함할 수 있다. In this way, the method can include the step of generating a "design recognition image (design aware image)" of the surface of the wafer. 이미지는 계측에 의해 결정할 수 있는 웨이퍼의 속성과 같은 웨이퍼의 1 이상의 속성을 결정하는데 사용할 수 있다. Images can be used to determine one or more properties of the wafer, such as a property of the wafer can be determined by measurement. 이러한 방식에서, 검사 시스템은 설계 데이터 또는 설계 데이터에 대한 레이아웃에 기초하여 실질적으로 정확히 규정된 위치에서의 1 이상의 검출기로부터의 출력의 속성을 추출함으로써 계측 도구와 유사하게 사용될 수 있다. In this manner, the inspection system may be used similarly to the measurement tool by extracting the attribute of the output from the at least one detector in a precisely defined substantially on the basis of the layout for the design data, or design data location. 따라서, 웨이퍼의 다른 부위는 본 실시예에서는 계측 사이트로서 본질적으로 처리될 수 있다. Therefore, other parts of the wafer can be essentially treated as a measurement site in the present embodiment. 또한, 검사 시스템의 1 이상의 검출기로부터의 출력의 1 이상의 추출된 소정 속성은 공동 소유된 미국 특허 출원 일련번호 제60/772,418호(Kirk et al.; 2006년 2월 9일 출원)에 기재된 단계와 같은 1 이상의 단계를 수행하는데 사용할 수 있으며, 그 특허 문헌은 여기에 완전히 언급한 것과 같이 참고자료로 포함된다. In addition, a predetermined attribute extracting at least one of the output from the at least one detector of the inspection system comprising the steps set forth in the commonly owned U.S. Patent Application Serial No. 60 / No. 772 418 (Kirk et al .; filed February 09, 2006) can then be used to perform one or more steps, such as, the patent document are incorporated by reference as fully stated herein.

본 실시예에서 사용된 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the design data used in this embodiment may comprise any of the attributes of the design data described herein. 그러한 일 실시예에서, 설계 데이터의 1 이상의 속성은, 웨이퍼에 대한 검사 데이터가 취득된 프로세스 계층, 다른 프로세스 계층, 또는 이들의 일부 조합에 있어서, 설계 데이터, 다른 설계 데이터, 또는 이들의 일부 조합에 대하여, 웨이퍼, 다른 웨이퍼, 또는 그것의 조합에 대한 이전에 취득한 검사 데이터의 1 이상의 속성에 기초하여 선택된다. In one such embodiment, the one or more attributes of the design data, according to the test data has been obtained the process layer on the wafer, other process layers, or both, some combination of, design data, in other design data, or some of these combinations of for the wafer, it is selected based on a different wafer, or one or more attributes of the inspection data previously acquired for a combination thereof. 이러한 방식에서, 본 실시예에서 사용된 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성은 동일하거나 다른 프로세스 계층에 대한 동일하거나 다른 설계에 대해 동일한 웨이퍼 또는 다른 웨이퍼로부터의 이전에 수집된 검사 데이터의 속성과의 상관관계에 기초하여 선택할 수 있다. In this way, the properties of the previously scanned data collected from the same wafer, or another wafer for the same or a different design on one or more attributes are the same or different process layers of the design data in the design data space used in this embodiment and in may be selected based on the correlation. 이전에 수집한 설계 데이터는 데이터 구조에 저장되거나, 여기에 기술한 바와 같이 구성될 수 있는 지식 베이스에 포함될 수 있다. A previously designed data acquisition may be stored in a data structure, it may be included in the knowledge base, which may be configured as described herein. 이러한 방식에서, 설계 데이터의 1 이상의 속성은 누적 학습, 이력 데이터, 또는 데이터의 트레이닝 세트에 기초하여 본 실시예에서 선택될 수 있다. In this way, one or more attributes of the design data may be selected in the present embodiment based on a training set of cumulative learning history data, or data for example.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검사 데이터의 위치, 설계 데이터 스페이스 내의 설계 데이터의 1 이상의 속성, 및 검사 데이터의 1 이상의 속성에 기초하여 웨이퍼의 다른 부위에 대해 취득된 검사 시스템의 1 이상의 검출기로부터의 출력의 1 이상의 소정의 속성을 추출하는 단계를 포함한다. In another embodiment, the method includes designing the location of the test data in the data space, the design data space, one or more attributes of the design data in, and based on one or more attributes of the inspection data of the inspection system acquisition for different areas of the wafer 1 and a step of extracting a predetermined or more properties of the output from the detector over. 본 실시예에 사용된 설계 데이터의 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes of the design data used in this embodiment may comprise any of the attributes of the design data described herein. 또한, 검사 데이터의 1 이상의 속성은 여기에 기술한 검사 데이터의 임의의 속성을 포함할 수 있다. In addition, one or more attributes of the inspection data may include any of the attributes of the test data described herein. 예컨대, 일 실시예에서, 검사 데이터의 1 이상의 속성은 1 이상의 이미지 노이즈 속성, 1 이상의 결함이 다른 부위에서 검출되었는지, 또는 이들의 일부 조합을 포함한다. For example, in one embodiment, that one or more properties of the test data is the image noise properties, one or more defects detected by the at least one other site, or include some combination of these. 이러한 방식에서, 검사 데이터의 1 이상의 속성은 비한정적으로 이미지 노이즈 특징 및/또는 검사 데이터 영역에서의 결함의 검출/비-검출을 포함할 수 있다. In this way, one or more properties of the test data are non-limiting to the detection / non-defective of the noise in the image features and / or test data areas may include the detection. 출력의 1 이상의 소정의 속성을 추출하는 것은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Extracting the at least one predetermined attribute of an output can be performed as described further herein. 또한, 출력의 추출된 속성은 여기에 추가로 기술하는 바와 같이 사용할 수 있다. Further, the attribute extraction of the output can be used as will be described further herein.

여기에 기술한 상기 방법의 각각의 실시예는 여기에 기술한 임의의 방법의 임의의 다른 단계를 포함할 수 있다. Examples of each of the methods described herein may include any other steps of any of the methods described herein. 또한, 전술한 방법의 각각의 실시예는 여기에 기술한 임의의 다른 시스템에 의해 수행할 수 있다. In addition, embodiments of each of the above-described method may be carried out by any of the other systems described herein.

도 15는 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하기 위한 컴퓨터-구현 방법의 다른 실시예를 도시한다. It shows another embodiment of the implementation-15 is a computer for determining the position of the inspection data in the design data space. 도 15에 도시된 단계는 상기 방법의 실시예 필수적인 것이 아님을 유념해야 한다. The steps shown in Figure 15 is to be noted that not the practice of the above method for example essential. 도 15에 도시한 방법으로부터 1 이상의 단계가 배제될 수 있고, 그 방법은 여전히 본 실시예의 범주 내에서 실시할 수 있다. Also from the method shown in the step 15, and at least one can be excluded, the method can still be done within the scope of this embodiment.

도 15에 도시한 방법은 CBI에 대해 일반적으로 사용될 수 있다. Method shown in Figure 15 can be used in common for the CBI. 본 실시예에서, 데이터 준비 단계(42)는 데이터베이스(44)를 생성하는 단계를 포함한다. In this embodiment, the data preparation step 42 is a step of creating a database (44). 데이터베이스(44)는 설계 데이터에 대한 CAD 레이아웃과, 설계 데이터에 대한 콘텍스트 계층을 포함한다. The database 44 comprises a context hierarchy for the CAD layout, design data for the design data. 데이터베이스(44)는 당업계에서 알려진 임의의 적합한 구성을 가질 수 있고, 여기에 기술한 임의의 다른 데이터 또는 정보를 포함할 수 있다. Database 44 may have any suitable configuration known in the art, and may include any other data or information described herein. 또한, 데이터베이스(44) 내의 데이터는 임의의 다른 적합한 데이터 구조 내에 저장될 수 있다. In addition, the data in the database 44 may be stored in any other suitable data structure. 데이터베이스(44)는 GDSII 파일(48) 및 콘텍스트 계층(50)을 입력으로 사용하여 소프트웨어(46)에 의해 생성될 수 있다. Database 44 can be created by the software 46 to use as input a GDSII file 48 and a context layer 50. 소프트웨어(46)는 당업계에 알려진 임의의 적합한 소프트웨어를 포함할 수 있다. Software 46 may include any suitable software known in the art. 일반적으로, 소프트웨어는 GDSII 파일 및 콘텍스트 계층을 사용하여 데이터베이스를 생성하기 위해 프로세서(도 15에서는 도시 생략되었지만, 여기에 추가로 기술하는 바와 같이 구성될 수 있는) 상에서 실행될 수 있는 프로그램 명령어(도 15에는 도시 생략)로서 구성될 수 있다. In general, software GDSII file and the context with the layer processor to generate a database program instructions (Fig. 15 that can be run on (although Fig. 15, not shown, where more that can be configured as described in a), the It may be configured as shown). 콘텍스트 계층(50)은 당업계에서 알려진 임의의 방식으로 취득 또는 생성될 수 있고, 여기에 기술한 임의의 콘텍스트 정보 또는 데이터를 포함할 수 있다. A context layer 50 may be obtained or produced in any manner known in the art, and may include any of the context information or data, as described herein. 또한, GDSII 파일(48)은 설계 데이터가 저장되는 임의의 다른 적합한 데이터 구조로 대체할 수 있다. Also, GDSII file 48 can be replaced by any other suitable data structure in which the design data is stored.

도 15에 도시한 방법은 레시피 셋업 단계(52)를 또한 포함한다. The method shown in Figure 15 also includes a recipe set-up step (52). 레시피 셋업 단계(52)는 정렬 정보(56)를 결정하기 위해 수행될 수 있는 단계(54)를 포함한다. A recipe set-up stage 52 includes a stage 54 that may be performed to determine the sorting information (56). 단계(54)는 여기에 추가로 기술하는 바와 같이 구성되는 검사 시스템에 의해 수행될 수 있는, 웨이퍼 상의 다이를 스캐닝하는 단계를 포함할 수 있다. Step 54 may include the step of scanning the die on the wafer, which can be carried out by the inspection system is configured as will be described further herein. 단계(54)는 웨이퍼를 스캐닝하여 취득한 정보를 사용하여 웨이퍼 상의 정렬 사이트를 선택하는 단계를 또한 포함할 수 있다. Step 54 may include the step of using the information obtained by scanning the wafer on the wafer also select the sorting site. 웨이퍼 상의 정렬 사이트는 여기에 기술하는 바와 같이 선택된다. Alignment sites on the wafer are selected as described herein. 또한, 웨이퍼 상의 정렬 사이트는 검사 스와스 레이아웃 정보(58) 및 여기에 추가로 기술하는 바와 같은 임의의 다른 적합한 정보에 기초하여 선택될 수 있다. In addition, the alignment sites on the wafer may be selected based on any other suitable information, such as that described by the added test swath layout information 58 and here. 검사 스와스 레이아웃 정보는 여기에 기술한 임의의 스와스 정보를 포함할 수 있고, 여기에 기술하는 바와 같이 결정할 수 있다. Scan swath layout information may include any information that swath as described herein, it can be determined as described herein. 웨이퍼 상의 정렬 사이트의 선택은 여기에 추가로 기술하는 바와 같이 자동, 반-자동 (또는 유저-보조) 또는 수동으로 수행할 수 있다. The choice of the site on the wafer alignment is automatic, semi as will be described further here - can be carried out (secondary or user) automatically or manually.

단계(54)는 이미지를 렌더링하는 단계 또는 데이터베이스(44) 내의 CAD 레이아웃 정보로부터 웨이퍼 상의 정렬 사이트에 대응하는 다른 적합한 데이터를 취득하는 단계를 포함할 수 있다. Step 54 may include the step of acquiring data corresponding to other suitable site on the wafer alignment from the CAD layout information in the phase or the database 44 to render the image. 예컨대, 단계(54)는, 적합한 데이터 또는 이미지를 렌더링하거나, 웨이퍼 상의 정렬 사이트에 정렬될 수 있는 특정 특징의 중심과 같은 구조 특징 속성의 값을 연산하기 위하여, 웨이퍼 상의 선택된 정렬 사이트에 대응하는 CAD 패치(60)를 사용하는 단계를 포함할 수 있다. For example, step 54, to calculate a value for the structure characteristic properties, such as the center of the specific characteristics that render the appropriate data or images, and may be arranged in alignment sites on the wafer, CAD corresponding to the selected alignment sites on the wafer It may comprise the step of using a patch 60. 단계(54)는 웨이퍼 상의 정렬 사이트의 CAD 레이아웃 정보로부터 획득한 정보로의 (x, y) 매핑을 연산하는 단계를 또한 포함할 수 있다. Step 54 may also include the step of calculating the (x, y) mapping to the one obtained from the CAD layout information aligned site on the wafer information. 정렬 정보(56)는 소정의 정렬 사이트에 대한 데이터 및 설계 데이터 스페이스 내의 소정의 정렬 사이트의 (x, y) 위치를 포함한다. The alignment information 56 includes a site of a predetermined alignment of the data and design data space (x, y) position for a given sort site.

도 15에 도시한 방법은 웨이퍼 검사 단계(62)를 포함할 수 있다. Method shown in Figure 15 may include a wafer test step 62. 웨이퍼 검사 단계(62)는 초기화 단계(64) 및 구동 단계(66)를 포함할 수 있다. Wafer inspection step 62 may include the initialization phase 64, and the driving stage (66). 단계(68)에 나타낸 바와 같이, 초기화 단계(64) 동안에, 상기 방법은 소정의 정렬 사이트에 대한 정보 및 설계 데이터 스페이스 내의 소정의 정렬 사이트의 (x, y) 위치를 포함하는 정렬 정보(56)를 프리로딩(preloading) 하는 단계를 포함할 수 있다. As shown in step 68, during an initialization step 64, the method further comprises sorting information 56 including the (x, y) location of the predetermined alignment sites in the information and design data space for a predetermined alignment site a may include the step of pre-loading (preloading). 단계(70)에 나타낸 바와 같이, 초기화 단계는 데이터베이스(44)로부터 콘텍스트 계층(72)을 프리로딩하는 단계를 또한 포함할 수 있다. As shown in step 70, the initialization step may also include the step of preloading the context layer 72 from the database 44. 초기화 단계는 단계(74)에 도시한 바와 같이, 다각형으로부터 픽셀로 소정의 정렬 사이트에 대한 데이터를 렌더링하는 단계를 또한 선택적으로 포함할 수 있으며, 이는 여기에 기술하는 바와 같이 수행될 수 있다. The initialization phase, as shown in step 74, may include the steps of: on a pixel-by-pixel from the polygon rendering data for the predetermined alignment sites also optional, and it can be performed as described herein. 콘텍스트 계층(72)은 여기에 기술한 임의의 콘텍스트 정보를 포함할 수 있다. A context layer 72 may comprise any of the context information described herein.

구동 단계(66) 동안에, 단계(76)에 나타낸 바와 같이, 상기 방법은 설계 데이터 스페이스로의 검사 데이터의 정렬 및 매핑을 수행하는 단계를 포함한다. During the driving stage 66, as shown in step 76, the method further comprises the step of performing alignment, and mapping of the test data of the design data space. 이러한 단계는 웨이퍼의 검사 동안에 수행할 수 있다. This step may be performed during inspection of the wafer. 정렬 및 매핑은 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Sorting and mapping can be carried out as will be described further herein. 구동 단계는, 단계(78)에 도시한 바와 같이 콘텍스트 맵에 매핑을 인가하는 단계를 또한 포함할 수 있다. Driving stage, as shown in step 78, may include applying a map to map a context also. 콘텍스트 데이터는 여기에 추가로 기술하는 바와 같이 매핑될 수 있다. Context data may be mapped as described further herein. 구동 단계는, 단계(80)에 나타낸 바와 같이, 콘텍스트 맵을 검사 동안에 검사 데이터에 인가하는 단계를 포함할 수 있고, 이는 여기에 기술하는 바와 같이 수행할 수 있다. Driving stage, as shown in step 80, it may include the step of applying to the test data a context map during inspection, which may be performed as described herein. 또한, 구동 단계는, 단계(82)에 나타낸 바와 같이, 결함 좌표를 콘텍스트 맵에 매핑하는 단계를 포함할 수 있고, 이는 여기에 기술하는 바와 같이 수행할 수 있다. In addition, the driving stage, as shown in step 82, may include the step of mapping the defect coordinates in the context map, which may be performed as described herein. 구동 단계는, 검출 데이터를 콘텍스트에 의해 필터링하는 단계, 결함을 분류하는 단계, 리뷰 샘플을 생성하는 단계, 여기에 기술한 다른 단계, 또는 이들의 일부 조합을 포함할 수 있는 추가적인 단계(84)를 포함할 수 있다. The driving step includes the step, classifying defects, comprising: generating a reviews sample, the different steps described herein, or an additional step that may include them some combination of 84, to filter by the detected data to the context It can be included. 각각의 추가적인 단계(84)는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Each additional step 84 may be performed as described further herein. 도 15에 도시한 방법의 각각의 실시예는 여기에 기술한 임의의 다른 단계를 포함할 수 있다. Embodiment of each method is shown in Fig. 15 for example, it may include any other steps of the described herein. 또한, 도 15에 도시한 방법의 각각의 실시예는 여기에 기술한 임의의 시스템에 의해 수행할 수 있다. Further, one embodiment of each method, shown in Figure 15 may be carried out by any of the systems described herein.

여기에 기술한 것과 같은 방법을 구현하는 프로그램 명령어는 캐리어 매체(carrier medium)를 통해 전송되거나 그것에 저장될 수 있다. This program instructions to implement the same method as that described may be or transmitted through the carrier medium (carrier medium) stored on it. 캐리어 매체는 ROM, RAM, 자기 또는 광 디스크, 또는 자기 테이프와 같은 저장 매체일 수 있다. Carrier medium may be a storage medium such as ROM, RAM, magnetic or optical disk, or magnetic tape.

도 16은 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성된 시스템의 각종 실시예를 도시한다. Figure 16 illustrates various embodiments of a system configured to determine a position of the inspection data in the design data space. 일 실시예에서, 시스템은 설계 데이터(도 16에서는 도시 생략)를 포함하는 저장 매체(86)를 포함한다. In one embodiment, the system comprises a storage medium (86) comprising a design data (not shown in Fig. 16). 저장 매체(86)는 여기에 기술한 임의의 다른 데이터 및 정보를 또한 포함할 수 있다. Storage medium 86 may also include any other information, the data of the one set forth herein. 저장 매체는 전술한 저장 매체 또는 당업계에 알려진 임의의 다른 적합한 저장 매체를 포함할 수 있다. The storage medium may include any other suitable storage medium known in the aforementioned storage medium or the art. 본 실시예에서, 시스템은 저장 매체(86)에 결함되는 프로세서(88)를 또한 포함한다. In this embodiment, the system also includes a processor 88, which is a defect in a storage medium (86). 프로세서(88)는 당업계에서 알려진 임의의 방식으로 저장 매체에 결합될 수 있다. Processor 88 may be coupled to a storage medium in any manner known in the art. 본 실시예에서, 시스템은 프로세스, 검사, 계측, 리뷰 또는 다른 툴의 일부를 구성하지 않는 독립 시스템으로서 구성될 수 있다. In this embodiment, the system may be configured as a standalone system that does not form part of the process, inspection, metrology, review, or other tool. 그러한 실시예에서, 프로세서(88)는 "유선" 및/또는 "무선" 부분을 포함할 수 있는 전송 매체에 의해, 다른 시스템으로부터 데이터를 수신 및/또는 취득하도록 구성할 수 있다. In such an embodiment, the processor 88 can be configured by a transmission medium that may include "wired" and / or "wireless" portions, receive and / or acquire data from the other system. 이러한 방식에서, 전송 매체는 프로세서와 다른 시스템 사이의 데이터 링크(link)로서 작용할 수 있다. In this manner, the transmission medium may act as a data link (link) between the processor and other system. 또한, 프로세서(88)는 전송 매체를 통하여 다른 시스템에 데이터를 전송할 수 있다. In addition, the processor 88 can transmit data to another system via a transmission medium. 그러한 데이터는 예컨대, 설계 데이터, 콘텍스트 데이터, 여기에 기술한 방법의 결과, 검사 레시피 또는 다른 레시피, 또는 이들의 일부 조합을 포함할 수 있다. Such data is, for example, may include the design data, the context data, the results of the methods described herein, or other inspection recipe recipe, or some combination of these.

프로세서(88)는 퍼스널 컴퓨터 시스템, 메인프레임 컴퓨터 시스템, 워크스테이션, 이미지 컴퓨터, 병렬식 프로세서, 또는 당업계에 알려진 임의의 다른 장치를 포함하는 각종 형태를 취할 수 있다. Processor 88 may take a variety of forms, including a personal computer system, mainframe computer system, workstation, the image of any other device known in the computer, parallel processor, or in the art. 일반적으로, 용어 "컴퓨터 시스템"은 메모리 메체로부터의 명령어를 실행하는 1 이상의 프로세서를 갖는 임의의 장치를 포함하도록 넓게 규정될 수 있다. In general, the term "computer system" may be defined broadly to include any device having at least one processor for executing instructions from a memory meche.

하지만, 다른 실시예에서, 시스템은 검사 시스템(90)을 포함한다. However, in an alternative embodiment, the system comprises an inspection system (90). 검사 시스템(90)은 웨이퍼(92) 상의 정렬 사이트에 대한 데이터와, 웨이퍼에 대한 검사 데이터를 취득하도록 구성된다. Inspection system 90 is configured to acquire the test data for the data, and a wafer for alignment sites on the wafer 92. 검사 시스템을 포함하는 시스템의 실시예에서, 프로세서(88)는 당업계에 알려진 임의의 방식으로 검사 시스템에 결합될 수 있다. In an embodiment of a system including an inspection system, the processor 88 may be coupled to an inspection system in any manner known in the art. 예컨대, 프로세서(88)는 그 프로세서가 검출기에 의해 생성된 검사 데이터 및 웨이퍼 상의 정렬 사이트에 데이터를 수신할 수 있도록, 검사 시스템(90)의 검출기(94)에 결합될 수 있다. For example, the processor 88 is such that the processor can be coupled to the test data and the detector 94 so that it can receive data on the alignment sites on the wafer inspection system 90 generated by the detector. 또한, 프로세서는 이미지 데이터 및 신호와 같은 검출기의 임의의 다른 출력을 수신할 수 있다. In addition, the processor can receive any of the other output of the detector, such as image data and signal. 또한, 검사 시스템이 이상의 검출기를 포함하는 경우, 프로세서는 전술한 바와 같이 각각의 검출기에 결합될 수 있다. Further, if the inspection system comprises at least a detector, a processor may be coupled to each detector as described above.

프로세서(88)는 웨이퍼 상의 정렬 사이트에 대하여 검사 시스템에 의해 취득한 데이터를 소정의 정렬 사이트에 대한 데이터에 정렬하도록 구성된다. Processor 88 is configured to arrange the data acquired by the inspection system to the data in the predetermined alignment relative to the alignment site site on the wafer. 프로세서는 여기에 기술한 임의의 실시예에 따라 데이터를 정렬하도록 구성될 수 있다. The processor may be configured to sort data according to any of the embodiments described herein. 프로세서(88)는 설계 데이터 스페이스 내의 소정의 정렬 사이트의 위치에 기초하여 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하도록 또한 구성된다. Processor 88 is based on the location of the predetermined alignment sites in the design data space is also configured to determine a position of a site on the wafer alignment in the design data space. 프로세서는 여기에 기술한 임의의 실시예에 따라 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치를 결정하도록 구성될 수 있다. The processor may be configured to determine the position of the alignment sites on the wafer in the design data space according to any of the embodiments described herein. 또한, 프로세서(88)는 설계 데이터 스페이스 내의 웨이퍼 상의 정렬 사이트의 위치에 기초하여, 설계 데이터 스페이스 내의 검사 시스템에 의해 웨이퍼에 대하여 취득한 검사 데이터의 위치를 결정하도록 구성된다. A processor 88 is configured to, based on the position of the site on the wafer alignment in the design data space, determining a location of the test data obtained with respect to the wafer by the inspection system in the design data space. 프로세서는 여기에 기술한 임의의 실시예에 따라 설계 데이터 스페이스 내의 검사 데이터의 위치를 결정하도록 구성될 수 있다. The processor may be configured to determine the location of the test data in the design data space according to any of the embodiments described herein. 프로세서는 여기에 기술한 임의의 방법 실시예의 다른 단계를 수행하도록 구성될 수 있다. The processor may be configured to perform any method embodiment of the other steps described herein.

일 실시예에서, 검사 시스템(90)은 광원(96)을 포함한다. In one embodiment, the inspection system 90 includes a light source (96). 광원(96)은 당업계에 알려진 임의의 적합한 광원을 포함할 수 있다. The light source 96 can comprise any suitable light source known in the art. 광원(96)은 광을 빔 스플리터(98)로 진행시키도록 구성될 수 있다. The light source 96 may be configured to proceed the light to the beam splitter (98). 빔 스플리터(98)는 광원(96)으로부터의 광을 실질적으로 수직인 입사각도에서 웨이퍼(92)로 진행시키도록 구성될 수 있다. The beam splitter 98 may be configured to proceed with the wafer 92 in the Figure the angle of incidence substantially perpendicular to the light from the light source (96). 빔 스플리터(98)는 당업계에 알려진 임의의 적합한 광학 요소를 포함할 수 있다. The beam splitter 98 may include any suitable optical element known in the art. 웨이퍼(92)로부터 반사된 광은 빔 스플리터(98)를 통과하여 검출기(94)로 진행한다. The light reflected from the wafer 92, proceeds to a detector 94 through the beam splitter (98). 검출기(94)는 당업계에 알려진 임의의 적합한 검출기를 포함할 수 있다. Detector 94 may include any suitable detector known in the art. 검출기(94)에 의해 생성된 출력은 웨이퍼(92) 상의 결함을 검출하는데 사용될 수 있다. The output produced by the detector 94 can be used to detect defects on the wafer 92. 예컨대, 프로세서(88)는 검출기에 의해 생성된 출력을 사용하여 웨이퍼(92) 상의 결함을 검출하도록 구성될 수 있다. For example, the processor 88 may be configured to detect defects on the wafer 92 by using the output generated by the detector. 프로세서는 웨이퍼 상의 결함을 검출하기 위해 당업계에서 알려진 임의의 방법 및/또는 알고리즘을 사용할 수 있다. The processor may use any method and / or algorithm known in the art for detecting defects on the wafer. 검사 동안에, 웨이퍼(92)는 스테이지(100) 위에 배치된다. During the inspection, the wafer 92 is disposed on the stage 100. 스테이지(100)는 당업계에 알려진 적합한 기계적 및/또는 로봇 어셈블리를 포함할 수 있다. Stage 100 may comprise a suitable mechanical and / or robotic assembly known in the art. 도 16에 도시한 검사 시스템은 당업계에 알려진 임의의 다른 적합한 요소(도시 생략)를 포함할 수 있다. Figure 16 shows the inspection system may include any other suitable elements of a (not shown) known in the art.

도 16에 도시한 바와 같이, 검사 시스템은 웨이퍼로부터 거울 반사된 광을 검출하도록 구성된다. As shown in Figure 16, the inspection system is configured to detect the specular reflection light from the wafer. 이러한 방식에서, 도 16에 도시한 검사 시스템은 BF 검사 시스템으로서 구성된다. In this manner, the inspection system shown in Figure 16 is configured as a BF inspection system. 하지만, 검사 시스템은 DF 검사 시스템, EC 검사 시스템, 어퍼처 모드 검사 시스템, 또는 당업계에 알려진 임의의 다른 광학 검사 시스템으로서 구성된 검사 시스템으로 대체할 수 있다. However, the inspection system may be replaced by a test system that is configured as a DF inspection system, EC inspection system, the aperture mode, the inspection system, or any other optical inspection system known in the art. 또한, 도 16에 도시한 검사 시스템은 웨이퍼로 향하는 광의 입사각도 및/또는 웨이퍼로부터 광이 수집되는 각도를 변경함으로써 DF 검사를 수행하도록 구성될 수 있다. In addition, the inspection system is also shown in Fig. 16 can be configured by changing the angle at which light is collected from the light incident angle toward the wafer, road and / or the wafer to perform the inspection DF. 다른 예에서, 검사 시스템은,그 검사 시스템은 EC 모드 검사 및/또는 검사의 어퍼처 모드를 수행할 수 있도록, 어퍼처와 같은 1 이상의 광학 요소(도시 생략)가 조명 경로 및 수집 경로 내에 위치할 수 있도록 구성될 수 있다. In another example, the inspection system, the inspection system EC mode scan and / or to perform an aperture mode of the test, one or more optical elements (not shown), such as the aperture is positioned in the illumination path and the collection path It can be configured to allow.

또한, 도 16에 도시한 광학적 검사 시스템은 KLA-Tencor사로부터 입수가능한 2360, 2365, 2371 및 23xx와 같은 상업적으로 입수가능한 검사 시스템을 포함할 수 있다. Further, the block diagram showing the optical inspection system 16 may comprise a commercially available test system such as a KLA-Tencor 2360, 2365, 2371 and 23xx, available from the Company. 다른 실시예에서, 도 16에 도시한 광학 검사 시스템은 전자 빔 검사 시스템으로 대체할 수 있다. In another embodiment, the optical inspection system shown in Figure 16 can be replaced with an electron beam inspection system. 도 16에 도시한 시스템에 포함될 수 있는, 상업적으로 입수가능한 전자 빔 검사 시스템의 예는 KLA-Tencor로부터의 eS25, eS30 및 eS31 시스템을 포함한다. That may be included in the system shown in Figure 16, the example of e-beam inspection system commercially available include eS25, eS30 and eS31 systems from KLA-Tencor. 도 16에 도시한 시스템의 실시예는 여기에 기술하는 바와 같이 추가로 구성할 수 있다. Embodiments of the system shown in Figure 16 may be further configured as described herein. 또한, 시스템은 여기에 기술한 임의의 방법 실시예의 임의의 다른 단계를 수행하도록 구성될 수 있다. In addition, the system may be configured to perform a method of any embodiment of any of the other steps described herein. 도 16에 도시한 시스템의 실시예는 전술한 방법 실시예의 모든 이점을 갖는다. The embodiment of the system shown in Figure 16 has the advantage of all the above-described example method embodiment.

전술한 방법 및 시스템은 웨이퍼 상의 정렬 사이트에 대하여 취득한 데이터(예컨대, BF 패치 이미지)를 소정의 정렬 사이트(예컨대, GDSII 파일)에 대한 데이터와 정렬함으로써, 검사 데이터와 설계 데이터의 정렬을 일반적으로 수행한다. The above-described method and system acquired data to the alignment sites on the wafer (e.g., BF patch image) by sorting the data in the predetermined alignment sites (e.g., GDSII file), in general, perform an alignment of the test data and design data, do. 여기에 기술한 추가적인 방법 및 시스템은 검사 데이터와 설계 데이터 사이의 정렬을 일반적으로 수행하고, 통계적 기술(예컨대, 패치 이미지 또는 SEM 이미지를 사용하지 않은)과 같은 기술을 사용하여 다른 결함 사이의 유사성을 결정한다. A further method and system described herein using techniques such as carried out in generally the alignment between the test data and the design data, the statistical technique (e.g., unused patch image or SEM image), the similarity between the different fault determined.

여기에 기술한 실시예는 콘텍스트-기반 셋업, 검사, 비닝, 리뷰, 측정, 테스트, 분석, 또는 이들의 일부 조합에 대하여 사용될 수 있다. One embodiment described herein is a context-based can be used for set-up, inspection, binning, review, measuring, testing, analysis, or some combination of these. 실시예에 사용된 콘텍스트 데이터는 설계 데이터베이스 또는 파일(예컨대, GDS 파일, OASIS 파일, 오픈 액세스(open access) 파일, 네트-리스트(net-list) 등); Examples of context data is used in the design database or file (e.g., file GDS, OASIS file, open access (open access) file, a net-list (net-list), and the like); 프로세스 시뮬레이션 결과; Process simulation results; 전기적 시뮬레이션 결과; Electrical simulation results; 관심 패턴(pattern of interest); Interest pattern (pattern of interest); 핫 스팟 정보(예컨대, OPC, 전기 테스트 결과, 검사 결과); Hot spot information (e. G., OPC, electrical testing, the test results); 프로세스 툴 데이터(워크 인 프로그레스(work in progress); 또는 이들의 일부 조합과 같은 데이터 구조로 저장된 설계에 관한 정보 또는 설계 데이터를 포함할 수 있다. 또한, 실시예는 여기에 기술한 실시예에 의해 생성된 결과에 기초하여 1 이상의 결함 및/또는 1 이상의 그룹의 결함의 수율 영향을 예측하는 단계를 포함할 수 있다. 수율 영향을 예측하는 단계는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. 또한, 여기에 기술한 실시예는 실행가능한, 수율 관련 정보를 비교적 빠르게 제공하기 위해 유리하게 사용될 수 있다. Process tool data (work in progress (work in progress);., Or may include information or design data on the stored design data structure, such as these, some combination of the addition, the embodiment with one embodiment described herein based on the results generated by it may include the step of predicting the yield effect of the defect in the at least one defect and / or one or more groups. predicting the yield effects may be carried out as will be described further herein Further, the embodiments described herein can be advantageously used to provide a relatively fast executable, yield-related information.

여기에 기술한 정보는 결함 위치 좌표를 정밀하지 않게 결정(즉, 실제 결함은 보고된 좌표 근방에 위치할 수 있지만 보고된 좌표에 정확히 위치하지는 않음)하는 검사 시스템에 의해 검출된 결함을 그룹화하는데 사용될 수 있다. The information set forth herein is not precisely the defect position coordinates determined (that is, the actual defects can be located in the vicinity of the reported coordinates, but does not accurately position the reported coordinates) used for grouping the defects detected by the inspection system can. 예컨대, 여기에 기술한 방법 및 시스템은 패턴을 서로에 대하여 정렬시키는 것을 시도함으로써, 보고된 결함 위치에 가까운 것과 적어도 유사한 패턴을 검색하는데 사용할 수 있고, 이에 의해 검사 시스템에 의해 보고된 결함 좌표가 완벽하게 정확하지 않은 경우에도 결함의 개선된 그룹화를 허용한다. For example, the method described here and the system by trying to align with respect to the pattern on the other, can be used to retrieve at least a similar pattern as close to the reported defect position, the defect coordinates reported by the inspection system, thereby completely even if it is not correct to allow an improved grouping of defects. 다른 예에서, 보고된 결함 위치에 가까운 취득된 리뷰 이미지(예컨대, SEM 이미지) 또는 검사 이미지는, 웨이퍼 스페이스 내의 결함의 실제 위치(검사에 의해 보고된 결함의 위치와 대조적인)와 결함에 가까운 설계 데이터의 정확한 표현을 결정하기 위해, 설계 데이터와 비교되거나 그것과 오버레이될 수 있다. In another example, near the acquisition review image in the reported defect locations (e.g., SEM image), or test image, the near design (the position and the contrast of the fault reported by the test) with the defective physical location of the defects in the wafer space, to determine an accurate representation of the data, or compared with the design data it can be overlaid with it. 적어도 유사한 패턴의 모든 인스턴스는 설계 데이터 내에서 식별되고(패턴의 회전되고, 플립(flip)되고, 또는 다르게는 기울어진 인스턴스를 포함하여), 패턴 그룹으로 비닝된다. All instances of at least a similar pattern has been identified in the design data is the binning (and rotation of the pattern, and the flip (flip), or alternatively, including a tilted instance), a pattern group. 전술한 바와 같이 결정된 웨이퍼 스페이스 내의 실제 결함 위치는 패턴 그룹에 대한 위치와 비교되고, 소정의 공차 내에서 패턴 그룹에 대한 위치에 위치되는 결함은 그룹으로 비닝된다. Physical defect positions in the determined space wafer as described above is compared with the position of the pattern groups, the defect is located at a position for the pattern group within a predetermined tolerance is binned into groups. 결함의 그러한 그룹화는 온-툴 또는 오프-툴로 수행될 수 있고, 여기에 기술한 방법의 성능을 향상시킬 수 있다(예컨대, 검사에 의해 보고된 결함 위치 좌표에 좌표 부정확성이 존재하는 경우 검색 범위를 줄인다) 특히, 좌표 부정확성에서, 보고된 검사 좌표에 기초하여 결정된 소스 패턴은 대략적인 소스 패턴(패턴이 고립되거나, 결함의 좌표가 실질적으로 정확히 존재하지 않는 한)이다. Such a grouping of defects on-tool or off - can be carried out tools, can improve the performance of the methods described herein (for example, a defect position coordinates reported by checking the scope of the search when the coordinate inaccuracy exists decrease) in particular, in the coordinate inaccuracies, determined on the basis of the coordinates reported test pattern source are approximate source pattern (the pattern or isolated, as long as the coordinates of the defect is not present substantially precisely with). 물론, 여기에 기술한 실시예는 고정밀도 검사 시스템에 의해 생성된 검사 결과로 사용될 수 있다. Of course, the embodiments described herein are highly accurate can be used as the check result generated by the inspection system.

일 실시예는 웨이퍼 상에서 검출된 결함을 비닝하는 컴퓨터-구현 방법에 관한 것이다. One embodiment includes a computer which binned the defects detected on the wafer relates to an implementation method. 일반적으로, 여기에 기술한 방법에서, 결함의 모집단은 소스 결함을 선택하고, 설계 데이터 스페이스 내의 소스 결함의 위치에 가까운 설계 데이터("소스 설계 데이터")를 타깃 결함의 설계 데이터 스페이스 내의 위치에 가까운 설계 데이터("타깃 설계 데이터")에 비교하고(예컨대, 결함 모집단의 전부 또는 일부), 비교된 설계 데이터 사이에 매치 또는 적어도 유사성이 존재하는 경우, 타깃 결함을 타깃 설계 데이터에 할당함으로써, 설계 데이터(예컨대, GDS 설계 데이터)에 기초하여 그룹화될 수 있다. Generally, in the method described here, close to the location within the population of defects is to select the source fault and close the design data (the "source of design data") of the design data space of the target defects on the location of the source defects in design data space by comparing the design data ( "target design data"), and when the (e. g., all or part of the defect population), match or at least a similarity between compared the design data, the target a target fault is assigned to the design data, design data, It may be grouped based on (e.g., GDS design data). 비교는 소스 및 타깃 설계 데이터의 직접 비교에 기초할 수 있다. The comparison may be based on a direct comparison of the source and the target design data. 또한, 비교는 소스 결함과 타깃 결함의 설계 데이터 스페이스 내의 위치 사이에 사소한 좌표 부정확성이 정정된 후에 수행할 수 있다. In addition, the comparison may be performed after the coordinate correcting minor inaccuracies in the design data space located between the flaws of the source and the target fault. 또한, 비교는 소스 및 타깃 결함 위치에서의 좌표 부정확성을 고려하기 위해 타깃 설계 데이터 내의 소스 설계 데이터를 검색하는 단계를 포함할 수 있다. Further, the comparison may comprise the step of retrieving the source data in the target design data designed to take into account the inaccuracy of the coordinates in the source and target fault location. 정렬 및 검색은 여기에 기술하는 바와 같이 수행할 수 있는 서브-픽셀 정렬 기술을 사용함으로써 개선될 수 있다. Sorting and searching the sub that can be performed as described herein - can be improved by using the pixel alignment techniques. 또한, 소스 및 타깃 설계 데이터의 비교는 소스 및 타깃 설계 데이터 사이에 정확한 매치, 또는 소스 및 타깃 설계 데이터 사이에 유사하지만 정확하지 않은 매치가 존재하는지를 결정하기 위해 수행될 수 있다. In addition, comparison of the source and the target design data can be performed to determine if the match is not exact but similar between the source and the target design exact match between the data, or the source and the target design data exists. 전술한 각각의 단계는 여기에 기술하는 바와 같이 추가로 수행할 수 있다. Each step described above may be carried out by adding, as described herein.

타깃 결함 모집단이 소스 결함에 대하여 테스트된 후, 다음의 소스 결함이 선택될 수 있다. After the target population tested for defects in the source fault can have the following sources of defects to be selected. 아직 그룹화되지 않은 결함이 다음 소스 결함으로서 선택된다. This defect has not yet been selected as the next source group is faulty. 전술한 단계는 모든 결함이 그룹화(또는 적어도 테스트)될 때까지 반복될 수 있다. The above-described steps may be repeated until all of the defect to be grouped (or at least test). 여기에 기술한 방법에 사용된 결함 모집단은 웨이퍼 상에서 검출된 모든 결함을 포함할 수 있고, 복수의 웨이퍼 상에서 검출된 모든 결함, 또는 1 이상의 웨이퍼 상에서 검출된 결함의 서브세트(예컨대, 1 이상의 웨이퍼 상에서 검출되고 핫 스팟에 근접한 것으로 식별된 결함)를 포함할 수 있다. The defect population used in the methods described herein may comprise any defects detected on the wafer, on a wafer subset (e.g., one or more of the defect detected on all the defects, or at least one wafer is detected on the plurality of wafers detected and may include a defect) identified as being close to the hot spot. 또한, 여기에 기술한 방법은 전체 결함 모집단 또는 전체 결함 모집단 내의 결함의 서브세트(로직, 메모리 등과 같은 설계 기능 블록에 기초하여 선택될 수 있는)에 대하여 수행할 수 있다. Furthermore, the methods described herein can be performed on (that can be selected based on the design functional blocks, such as logic, memory), defects entire population or a subset of defects in the entire defect population. 비닝은 자동 단일-패스 또는 다중-패스 그룹화로 수행될 수 있다. Binning automatic single-pass grouping can be performed in-path or multi.

상기 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터 부분을 비교하는 단계를 포함한다. The method includes the step of comparing the near design data of the position of the defects in the design data space. 예컨대, 도 17에 도시한 바와 같이, 상기 방법은 설계 데이터 스페이스(106) 내의 결함(104)의 위치에 가까운 설계 데이터(도시 생략)의 부분(102)를 설계 데이터 스페이스(106) 내의 결함(110)의 위치에 가까운 설계 데이터(도시 생략)의 부분(108)과 비교하는 단계를 포함할 수 있다. For example, Figure defect (110 in the way as shown in 17 is close to the design data section 102, the design data space 106 (not illustrated) on the position of the defect 104 in the design data space 106 ) may include the step of comparing the portion 108 near the design data (not shown) in position. 결함(104)은 여기에서는 "소스 결함"이라 칭하며, 결함(110)은 여기에서 "타깃 결함"이라 칭한다. Defect 104 is here referred to as "source fault", a defect 110 is referred to as a "target fault" here. 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터는 백그라운드 패턴 데이터 또는 결함에 대한 백그라운드 정보를 규정한다. Close to the design data on the location of the defect in design data space defines the background information about the background pattern data or defects.

도 17에 도시한 바와 같이, 부분(102)은 결함(104)보다 크다. 17, portion 102 is larger than the defect (104). 부분(102)의 치수(x 및 y 방향에서의)는 유저에 의해 선택될 수 있다. Dimensions (in x and y direction) of the portion 102 can be selected by the user. 또한, 부분(108)은 결함(110)보다 크다. In addition, the portion 108 is larger than the defect (110). 부분(108)의 치수 또한 유저에 의해 선택할 수 있다. The dimensions of the part 108 can also be selected by the user. 부분(108)의 치수는 여기에 추가로 기술하는 바와 같이 부분(102)의 치수보다 통상적으로 크다. The dimensions of the part 108 is typically larger than the dimensions of the part 102 as will be described further herein. 대안적으로, 부분의 치수는 여기에 기술한 컴퓨터-구현 방법에 의해 선택할 수 있다(예컨대, 자동으로). Alternatively, the dimensions of the part is a computer as described herein - may be selected by the implementation (e.g., automatically).

일 실시예에서, 부분의 치수(x 및 y 방향에서의)는, 결함, 검사 시스템의 좌표 부정확성, 설계 데이터의 1 이상의 속성, 결함 사이즈, 검사 시스템의 결함 사이즈 에러, 또는 이들의 일부 조합을 검출하는데 사용된 검사 시스템에 의해서 보고된 결함의 위치에 적어도 부분적으로 기초한다. In one embodiment, the dimensions (in x and y direction) of the part is defective, the inspection system coordinates inaccuracies, design one or more attributes of the data, detecting a defect sizes, defect size error of the inspection system, or both, some combination of the location of the fault reported by the inspection system is used to at least in part on. 예컨대, 상기 방법은 보고된 결함 위치에 중심을 둔 결함 데이터의 부분(즉, "패턴 창")을 규정하는 단계를 포함할 수 있다. For example, the method may include defining a portion (i.e., the "window pattern") of which is centered on the reported defect position defect data. 패턴 창은 결함의 치수보다 큰 폭 및 높이를 가질 수 있고, 좌표 불확실성으로 인한 결함 위치에서의 에러를 고려하기 위해 선택된다. Pattern window may have a larger width and height than the dimensions of the defect are selected to take into account the error in the defect position coordinates due to the uncertainty. 예컨대, 검사 시스템에 의해 보고된 결함 위치의 좌표가 약 +/- 3㎛로 정확하면, 패턴 창은 약 6㎛ × 약 6㎛의 전체 최소 사이즈를 위해, 보고된 결함 위치의 x 및 y 좌표로부터 모든 방향에서 적어도 3㎛를 포함하도록 규정할 수 있다. For example, when the coordinates of the defect position reported by the inspection system accurate to about +/- 3㎛, pattern window to the full size of at least about 6㎛ × about 6㎛, from the x and y coordinates of the reported defect locations It can be defined to include at least 3㎛ in all directions. 이러한 방식에서, 검사 시스템의 좌표 정확도가 더 좋을수록, 패턴 창은 더 작아질 수 있으며, 이는 신속하고 더욱 정확한 그룹화의 결과를 낳을 수 있다. In this way, the more accurate the coordinates of the inspection system better, pattern window can be smaller, which can result in faster and more accurate grouping. 패턴 창의의 치수는 패턴 창이 설계 데이터 내의 충분한 수의 특징과 같은 "충분한" 양의 백그라운드 패턴 데이터를 포함하도록 선택될 수 있다. Dimensions of the pattern of the window may be selected to include a "sufficient" amount of the background pattern data, such as the characteristics of sufficient number in the pattern window design data. 또한, 패턴 창 내의 설계 데이터가 클립과 비교되는 경우, 패턴 창 치수는 패턴 창이 클립에 단지 부분적으로 포함되는 전체 다각형을 포함하도록 선택할 수 있다. Further, when the design data in the pattern window are compared to the time pattern window dimensions may be selected to include the entire polygon is only partially included in the pattern window clip.

여기에 기술한 방법에 사용된 설계 데이터의 부분은 설계 데이터 스페이스 내의 결함의 위치 둘레에서 취해진 설계의 클립을 포함할 수 있다. The portion of the design data used in the methods described herein may include the design of the clip taken in the circumferential position of defects in the design data space. 용어 "클립"은 결함 주위의 설계 데이터 내의 영역으로서 일반적으로 규정되며, 결함의 근방으로서 고려될 수 있다. The term "clip" is generally defined as an area in the design data of the surrounding defect, it can be considered as the vicinity of the defect. 다각형은 클립 내의 패턴을 규정하지만, 다각형은 클립을 넘어 부분적으로 연장할 수 있다. Polygons defining a pattern in the clip, but the polygon may extend partially beyond the clip. 결함의 일부에 대하여 여기에 기술한 방법에 사용된 클립은 하나 이상의 다른 치수를 가질 수 있다. The clip with respect to the portion of the defect using a method described herein may have one or more different dimensions. 하지만, 여기에 기술한 방법에 사용된 설계 데이터의 부분은, 결함이 위치할 수 있는 부분의 범위 주위의 연장된 바운딩 박스(EBB) 내의 설계 데이터를 포함할 수 있다. However, the portion of the design data used in the methods described herein, may include the design data within the bounding box (EBB) extending around a portion of the range that can be faulty location. EBB는 결함을 검출하기 위해 사용된 검사 시스템의 좌표 정확도와, 결함 사이즈(및 검사 시스템의 결함 사이즈 에러)에 기초하여 선택할 수 있다. EBB may be selected on the basis of the coordinate accuracy of the test system used to detect the defects, the defect size (size error and a defect inspection system). 예컨대, 검사의 좌표 정확도가 커질수록, EBB의 치수는 감소할 수 있다. For example, the larger the coordinate accuracy of the inspection, the dimensions of the EBB may be reduced. 큰 EBB에서보다 작은 EBB에서 결함의 위치가 더욱 정확히 결정될 수 있기 때문에, 더 작은 EBB가 바람직하고, 결함의 1 이상의 속성(예컨대, 설계 내의 다각형에 대한 결함의 위치, 결함에 대한 분류, 및 결함의 근본 원인)를 결정하기 위해 EBB 내의 더욱 정확한 결함 위치가 사용될 수 있다. Because of defects in the smaller EBB in large EBB position can be determined more accurately, a smaller EBB is preferable, and one or more attributes of the defect (e.g., a position of a defect on the polygon in the design classification of the defect, and the defect there is a more accurate fault location within the EBB can be used to determine the root cause). 또한, 결함의 적어도 일부에 대하여 사용된 EBB의 1 이상의 치수는 상이할 수 있다. In addition, at least one or more dimensions of the EBB used for the portion of the defects may be different. EBB는 일반적으로 클립보다 작고, 어느 결함이 위치할 수 있는지를 나타낸다). EBB is usually smaller than the clip, which can indicate whether the defect position).

*다른 실시예에서, 부분의 적어도 일부의 치수는 상이하다. * Is In another embodiment, at least the dimensions of some of the parts are different. 예컨대, 도 17에 도시한 바와 같이, 부분(108)과 결함(110)의 치수 사이의 차이는 부분(102)과 결함(104)의 치수 사이의 차이보다 크다. For example, as shown in Figure 17, the difference between the dimensions of the part 108 and the defect 110 is greater than the difference between the dimensions of the part 102 and the defect 104. 즉, 타깃 결함 주위의 타깃 부분의 영역은 소스 결함 주위의 소스 부분의 영역보다 크다. That is, the area of ​​the target area surrounding the target defect is larger than the area of ​​the source area surrounding the defect source. 이러한 방식에서, 타깃 부분은 소스 부분보다 더 많은 설계 데이터를 포함할 수 있다. In this way, the target area may include more design data than the source area.

설계 데이터의 소스 부분은 설계 데이터의 타깃 부분의 다른 영역과 비교될 수 있다. The source of the design data can be compared to the other areas of the target portion of the design data. 이러한 방식에서, 상기 방법은 타깃 부분 내의 설계 데이터의 소스 부분을 탐색하는 단계를 포함할 수 있다. In this way, the method can include the step of searching the source of the design data in the target part. 예컨대, 소스 부분과 타깃 부분의 오버레이(112)에 도시한 바와 같이, 설계 데이터의 소스 부분은 타깃 부분의 일 영역과 비교할 수 있다. For example, as shown in an overlay 112 of a source part and a target part, the source of the design data can be compared to the one region of the target portion. 이러한 비교 후에, 타깃 부분에 대한 소스 부분의 위치는 타깃 부분의 다른 영역 내의 설계 데이터가 설계 데이터의 소스 부분에 비교될 수 있도록 변경될 수 있다. After such a comparison, the position of the source area to the target area may be changed so that the design data in a different area of ​​the target portion can be compared to the source of the design data. 이러한 방식에서, 상기 방법은 매치가 식별될 때까지 또는 타깃 부분의 모든 영역이 소스 부분과 비교될 때까지, 설계 데이터의 소스 부분을 타깃 부분 주위로 "슬라이딩" 시키는 단계를 포함할 수 있다. In this way, the method can include the step of, the target surrounding the source of the design data to the part when compared to the all the area portions of the source or target to the part when the match is identified, "sliding".

설계 데이터의 부분을 비교하는 단계는 비교 단계에 이용가능한 임의의 정보로 수행될 수 있다. Comparing a portion of the design data may be performed in any of the information available to the comparing step. 예컨대, 비교되는 설계 데이터의 부분은 GDS 파일과 같은 데이터 구조에 포함된 설계 데이터의 부분일 수 있다. For example, portions of the design data to be compared may be a portion of the design data in the data structure, such as a GDS file. 또한, 설계 데이터의 부분을 비교하는 단계는 부분 내의 다각형을 비교하는 단계를 포함할 수 있다. Further, the step of comparing the portion of the design data may include comparing the polygons in the section. 다른 실시예에서, 상기 방법은 비교 단계 이전에, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분을 비트맵으로 변환하는 단계를 포함한다. In another embodiment, the method includes converting a portion of the design data close to the position of the defects in the prior comparison step, design data space as a bitmap. 예컨대, 설계 데이터의 부분 내의 다각형은 신속한 처리를 위해 비트맵으로 변환될 수 있다. For example, the polygons in a part of the design data can be converted into a bit map for the rapid processing. 설계 데이터의 부분은 당업계에 알려진 임의의 적합한 방식을 사용하여 비트맵으로 변환될 수 있다. Of the design data can be converted into a bitmap using any suitable manner known in the art. 예컨대, 여기에 완전히 언급된 것과 같이 참고자료로 포함되는, 미국 특허 제7,030,997호(Neureuther et al.)에 개시된 방법 및 시스템을 사용하여 비트맵으로 변환될 수 있다. For example, using the method and system disclosed in, U.S. Patent No. 7,030,997 (Neureuther et al.) Which is incorporated by reference as is fully discussed herein may be converted to a bitmap. 그러한 일 실시예에서, 설계 데이터의 부분을 비교하는 단계는, 비트맵을 서로 비교하는 단계를 포함한다. In such an embodiment, the step of comparing the portion of the design data includes the step of comparing the bitmap. 비트맵을 서로 비교하는 단계는 임의의 적합한 방식을 사용하여 수행할 수 있다. Comparing with each other the bit map may be done using any suitable manner. 또한, 설계 데이터의 부분을 비교하는 단계는 그 부분 내의 설계 데이터의 1 이상의 속성을 비교하는 단계를 포함할 수 있다. Further, the step of comparing the portion of the design data may include comparing the one or more attributes of the design data in that portion. 비교되는 1 이상의 속성은 여기에 기술한 설계 데이터의 임의의 속성을 포함할 수 있다. One or more attributes to be compared may comprise any of the attributes of the design data described herein.

상기 방법은, 비교 단계의 결과에 기초하여, 그 부분 내의 설계 데이터가 적어도 유사한지(유사하거나 정확히 동일한지)를 결정하는 단계를 또한 포함한다. The method, based on the result of the comparing step, determining whether the design data is at least similar (similar or not exactly the same) in that part as well. 부분 내의 설계 데이터의 1 이상의 속성이 결정되면, 그룹화는 공통의 패턴 유사도, 공통 속성 유사도, 특징 스페이스 내의 공통 속성 유사도, 또는 이들의 일부 조합에 기초할 수 있다. When the one or more attributes of the design data in the determined area, the grouping may be based on a common pattern similarity, similarity common attributes, attributes common similarity in the feature space, or some combination of these. 예컨대, 일 실시예에서, 그 부분 내의 설계 데이터가 적어도 유사한지를 결정하는 단계는, 그 부분 내의 설계 데이터 내의 공통 패턴이 적어도 유사한지를 결정하는 단계를 포함하며, 이는 여기에 추가로 기술하는 바와 같이 수행될 수 있다. For example, the steps of: In one embodiment, determining whether the design data is at least similar in that part, comprising the step of determining whether the common pattern is at least similar in the design data in the part, which is carried out as will be described further herein It can be. 다른 실시예에서, 그 부분 내의 설계 데이터가 적어도 유사한지를 결정하는 단계는, 그 부분 내의 설계 데이터의 공통 속성이 적어도 유사한지를 결정하는 단계를 포함하며, 이는 여기에 추가로 기술하는 바와 같이 수행될 수 있다. In another embodiment, the step of design data to determine whether at least similar in that part, comprising the step of determining whether the common attribute is at least similar to the design data in the part, which may be performed as described further herein have. 추가의 실시예에서, 그 부분 내의 설계 데이터가 적어도 유사한지를 결정하는 단계는, 그 부분 내의 설계 데이터의 특징 스페이스에서의 공통 속성이 적어도 유사한지를 결정하는 단계를 포함하며, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. In a further embodiment, the step of design data to determine whether at least similar in that part, comprising a common property of the feature space of the design data, determining whether at least similar in that part, which is described further herein It can be performed as described. 또한, 상기 방법은 그 부분 내에 유사한 다른 영역이 어떻게 존재하는지를 결정하는 단계를 포함할 수 있다. In addition, the method may include determining how the other areas similar to that in the present section. 또한, 그 부분 내의 설계 데이터가 서로 미소하게 오프셋 되거나 미소하게 다른 설계 구조를 포함할지라도, 그 부분이 현저한 공통 구조를 갖는 경우, 그 부분은 서로 유사한 것으로 결정될 수 있다. Further, even if the design data in the portion where the smile to offset each other or smile include other design structure, in the case where the portion having a significant common structure, that portion can be determined to be similar to each other. 상기 방법은, "백그라운드" 패턴에 기초하여, 어느 결함이 서로 유사한지를 결정하기 위해서, 설계 데이터 스페이스 내의 각각의 결함의 위치에 가까운 설계 데이터를 설계 데이터 스페이스 내의 모든 결함의 위치에 가까운 설계 데이터와 비교하는 단계를 포함할 수 있다. The method includes the "Background" on the basis of the pattern to determine whether any defects are similar to each other, compared to the near design data on the location of any defects in the design data, the space close to the design data for the location of each defect in the design data space It can include.

그 부분 내의 설계 데이터가 적어도 유사한지를 결정하는 단계는 결함이 설계 데이터 내의 동일한 위치에 위치되는지의 여부에 기초하여 수행되지 않는 것이 바람직하다. The step of determining whether the design data is at least similar to that in part is preferably not carried out on the basis of whether the fault is located in the same position in the design data. 즉, 여기에 기술한 방법에 의해 자신의 "백그라운드"에 기초하여 그룹으로 비닝된 결함은 패턴, 특징, 다각형, 또는 설계 데이터 내의 구조에 대하여 동일한 위치에 위치될 필요가 없을 수 있다. That is, on the basis of their "in the background" by the method described herein, the defect binning the group may not need to be located in the same position with respect to the structure of a pattern feature, a polygon, or design data. 설계 데이터에 대한 결함의 위치의 매칭에 의존하지 않고, 상기 방법은 더욱 정확한 결함 비닝을 제공할 수 있다. Without depending on the matching of the position of a defect in design data, the method may provide a more accurate defect binning. 예컨대, 두 개의 결함이 동일한 유형의 패턴 내에 존재하지만, 그 패턴 내의 다른 위치에 위치할 수 있다. For example, it is present in the two defective pattern of the same type, but may be located at other locations within the pattern. 또한, POI 내의 체계적 결함이 국부화될 수 있지만, 또한 국부화되지 않을 수 있다. In addition, although the systemic defects in the POI may be localized, and may also not be localized. 하지만, 그러한 결함이 동일한 패턴 기반 이슈에 의해 야기될 수 있거나, 그것에 관련될 수 있다. However, such a defect can be caused either by the same pattern-based issues can be related to it. 따라서, 설계 데이터 내의 실제 결함 위치 사이의 유사성에 의존하지 않는 결함 비닝은 더욱 정확한 비닝을 허용할 수 있으며, 이는 이들 체계적 이슈에 기초하여 수율의 제어 및 예측과, 체계적 이슈의 더욱 정확한 입증을 위해 사용될 수 있다. Thus, the design flaw binning does not depend on the similarity between the actual fault location of the data may allow for more accurate binning, which on the basis of these systemic issues to be used for control and prediction and, more accurate authentication of systematic issue of yield can. 설계 데이터의 부분이 적어도 유사한지를 결정하는 단계는 임의의 적합한 알고리즘을 사용하여 수행될 수 있다. Comprising: a portion of the design data, determining whether at least similar can be carried out using any suitable algorithm. 따라서, 그 방법은 "유사성 체커(checker)"로서 사용될 수 있다. Thus, the method can be used as "affinity checker (checker)". 타깃 부분이 그 타깃 부분에 비교되는 소스 부분보다 클 수 있기 때문에, 유사성 체커는 설계 데이터 내의 실제 결함 위치에서의 좌표 부정확성이 존재하는 경우에 유리하게 사용할 수 있다. Since the target area may be greater than the source area is compared to the target part, similarity checker can be used to advantage if there are inaccuracies in the actual coordinate defect position in the design data.

도 17에 도시한 실시예에서, 전체 소스 부분은 타깃 부분의 다른 영역과 비교된다. In the embodiment illustrated in Figure 17, the entire source area is compared with the other areas of the target portion. 일부 실시예에서, 상기 방법은 부분의 적어도 일부에 있는 설계 데이터의 전체를 다른 부분에 있는 설계 데이터에 비교하는 단계를 포함한다. In some embodiments, the method includes the step of comparing the whole of the design data in at least a portion of the part to the design data in the other part. 또한, 상기 방법은 설계 데이터의 소스 부분의 전체를 설계 데이터의 타깃 부분의 다른 영역에 비교하는 단계를 포함할 수 있다. Further, the method may include the step of comparing the whole of the source of the design data in a different area of ​​the target portion of the design data. 그와 같이, 상기 방법은 설계 데이터의 전체 소스 부분에 적어도 유사한 설계 데이터에 대한 타깃 부분을 탐색하는 단계를 포함할 수 있다. As such, the method may include the step of searching a target portion of the at least similar design data for the entire source of the design data.

상기 방법은 각각의 그룹의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하도록 결함을 그룹으로 비닝하는 단계를 더 포함한다. The method includes binning the defects into groups further this part of the design data to the near location of the defect in each group to at least similar. 이러한 방식에서, 상기 방법은 설계 데이터 및/또는 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 콘텍스트에 기초하여 결함을 그룹으로 비닝하는 단계를 포함한다. In this way, the method includes binning the defects into groups based on the context of the design data to the near location of the defects in the design data and / or design data space. 예컨대, 비-감독 방식으로 결함을 그룹으로 비닝하기 위해, 적어도 유사하거나 매치하는 설계 데이터의 부분에서의 다각형을 사용할 수 있다. For example, the non-for binning defects as directed manner as a group, it may be a polygon in part of the design data to be similar or matched at least. 또한, 비닝 단계는 적어도 하나의 그룹 내의 적어도 2개의 결함의 위치에 가까운 설계 데이터가 적어도 유사하도록, 적어도 2개의 결함을 적어도 하나의 그룹으로 비닝하는 단계를 포함할 수 있다. In addition, the binning step may include the step of binning the, at least two of the at least one defect in at least two near the design data on the location of the defects in the two groups are similar to at least the at least one group. 또한, 적어도 유사하다고 결정된, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분이 아무것도 없는 드문 인스턴스에서, 상기 방법은 결함을 그룹으로 비닝하지 않는다. Also, in rare instances it does not have determined that at least part of similar, close to the design position of the defect in design data space data is nothing, the method does not binning the defects into groups.

상기 방법은 비닝 단계의 결과를 저장 매체에 저장하는 단계를 또한 포함한다. The method also includes the step of storing the results of the binning step, the storage medium. 비닝 단계의 결과는 여기에 기술한 임의의 결과를 포함할 수 있다. Result of the binning step may include any of the results described herein. 또한, 상기 저장 단계는 여기에 기술한 임의의 방법 실시예의 임의의 단계의 임의의 다른 결과에 부가하여 비닝 단계의 결과를 저장하는 단계를 포함할 수 있다. In addition, the storing step is in addition to any other results of the steps of any of extensive any method embodiments described herein and may include the step of storing the results of the binning step. 결과는 당업계에 알려진 임의의 다른 방식으로 저장될 수 있다. The results may be stored in any other manner known in the art. 또한, 저장 매체는 여기에 기술한 임의의 저장 매체 또는 당업계에 알려진 임의의 다른 적합한 저장 매체를 포함할 수 있다. The storage medium may include any one of the storage media, or any other suitable storage medium known in the art described herein. 그 결과가 저장된 후, 그 결과는 여기에 기술한 임의의 방법 또는 시스템 실시예에 의해 저장 매체 내에서 액세스되고 사용될 수 있다. Then the result is stored, and the results are in the storage medium by any method or system embodiments described herein can be accessed and used. 또한, 그 결과는 "영구적으로", "반-영구적으로", 일시적으로 또는 일부 기간 동안 저장될 수 있다. In addition, the results are "permanently", - "semi permanent" can be stored temporarily, or for some period of time. 예컨대, 저장 매체는 RAM일 수 있고, 비닝 단계의 결과는 저장 매체 내에서 잔존할 필요가 없을 수 있다. For example, the storage medium may be a RAM, a result of the binning step may not have to remain in the storage medium.

설계 데이터의 부분이 적어도 유사한지 결정하는 단계는 비교 단계의 결과를 유사성에 대한 소정 기준과 비교하는 단계를 포함할 수 있다. Comprising: a portion of the design data, determine at least similar may comprise the step of comparing the result of the comparison step and predetermined criteria for similarity. 예컨대, 비교 단계의 결과는 임계값과 비교될 수 있다. For example, the result of the comparison step may be compared with the threshold value. 그 부분 내의 설계 데이터가 적어도 그러한 임계값만큼 적어도 유사한 경우, 그 방법은 결함을 그룹으로 비닝할 수 있다. If the design data in the portion is at least as long as at least similar to that threshold value, the method may binning the defects into groups. 다른 예에서, 비교 단계의 결과는 "퍼센트 유사" 값에 비교될 수 있다. In another example, the result of the comparison step may be compared with the value "percent similarity". 그 부분 내의 설계 데이터가 적어도 그 퍼센트만큼 적어도 유사한 경우, 상기 방법은 그 결함을 그룹으로 비닝할 수 있다. If the design data in the portion is at least similar at least as long as the percentage, the method may binning the defects into groups.

임의의 경우에, 유사도 체크가 설계 데이터의 2 이상의 부분 사이에서 수행되고(예컨대, GDS 패턴 클립), 2 이상의 부분 내의 공통 패턴이 식별되는 경우, 상기 방법은 그 결함을 그룹으로 비닝하는 단계를 포함한다. If in any case, the similarity check is carried out between two or more portions of the design data and the (e.g., GDS pattern clip), to identify a common pattern in the at least two portions, the method includes binning the defects into groups do. 그 부분 내의 설계 데이터가 적어도 유사한지를 결정하는 단계에 의해 생성된 결과는 소스 부분 내의 설계 데이터가 타깃 부분에서 발견되었는지의 여부의 지시를 포함할 수 있다. Results generated by the step of determining whether the design data is at least similar to that in the section may include an indication of whether or not the design data in the source area is found in the target part. 또한, 공통 구조의 중심점은 체계적 결함의 설계 데이터 스페이스 위치에 가까운 것으로 간주할 수 있다. At the center of the common structure it can be considered to be close to the design data space position of systematic defects. 따라서, 각 그룹 내의 결함의 설계 데이터 스페이스 위치의 (x, y) 좌표는 각 그룹에 대응하는 구조의 중심점에 조정(이동)될 수 있다. Thus, the coordinates (x, y) position of the design data of the defect space in each group can be adjusted (moved) at the center point of the structure corresponding to the respective group. 좌표 보정 벡터(또는 에러 벡터)는 결함의 설계 데이터 스페이스 좌표 및 결함이 비닝되는 그룹에 대응하는 공통 구조의 중심점에 기초하여 각각의 비닝된 결함에 대해 결정될 수 있다. Coordinate correction vector (or error vectors) can be determined for each of the binning defects on the basis of the center point of the common structure corresponding to the group into which the defect coordinates and the design data of the defect space binning. 결함 위치의 설계 데이터 스페이스 좌표에서의 전체 체계적 불확실성(설계 데이터 스페이스 이동 에러 + 보고된 좌표에서의 에러에 대한 웨이퍼 스페이스)을 결정하기 위해, 상기 방법은 통계적으로 현저한 수의 결함에 대하여 이동 또는 에러 벡터의 평균을 결정하는 단계를 포함할 수 있다. Full systematic uncertainties in the design data, the space coordinates of the defective location to determine (design data space movement error + wafer space for errors in the reported coordinates), the method further comprising statistically move with respect to the defect of a significant number of or an error vector the average may comprise the step of determining. 상기 방법은 모든 에러 벡터의 표준 편차를 결정하는 단계와, +/- 1 표준 편차 또는 +/- 3 표준 편차 이내의 벡터만의 평균을 결정하는 단계를 또한 포함할 수 있다. The method may also include determining the average of the vector only within a phase, and a standard deviation of +/- 1 or +/- 3 standard deviation to determine the standard deviation of all error vectors. 이러한 방식에서, 평균값을 손상할 수 있는 이상치는 연산으로부터 제거할 수 있다. In this manner, it can be removed from the value or more that can damage the averaging. 결정된 평균값은 전체적 보정 값으로서 사용할 수 있다. The determined average value can be used as the overall calibration value. 예컨대, 이러한 전체적 보정 값은, 더욱 정확한 오버레이가 후속 데이터 처리 단계에서 결정될 수 있도록 데이터 이동을 설계하기 위하여, 웨이퍼 스페이스에 의해 결정된 결함 위치의 부가적인 설계 데이터 스페이스 좌표에 인가된다. For example, such the overall correction value, to a more precise overlay, to design the movement of data to be determined in the subsequent data processing steps to be applied to the additional design data space coordinates of the defect positions determined by the wafer space.

결정 단계의 결과는 타깃 부분과, 적어도 유사한 설계 데이터가 발견되는 그 타깃 부분 내의 소스 부분의 위치 사이의 x 및 y 오프셋을 또한 포함할 수 있다. Result of decision step may also include x and y offset between the target part and at least similar design data is found, the location of the source portion in the target portion. x 및 y 오프셋은 비닝 방법을 최적화하기 위해 사용될 수 있다. x and y offsets can be used to optimize the binning method. 예컨대, 부분들의 초기 비교시, 소스 부분은 타깃 부분 내에 두 부분의 중심점이 정렬되도록 위치될 수 있다. For example, during the initial part of the comparison, the source portion can be positioned to align the center point of the two parts in the target part. 하지만, 타깃 부분 내의 소스 부분의 초기 사용 위치와, 적어도 유사한 설계 데이터가 발견되는 타깃 부분 내의 소스 부분의 위치 사이에 일부 예측가능하거나 반복되는 오프셋(x 및/또는 y 방향에서)이 존재한다고 결정되면, 이러한 오프셋은 비닝 방법의 비교 단계에서 사용된 오버레이를 조정하는데 사용할 수 있다. However, the initial position of use of the source portion in the target portion, when at least similar design data, some predictable or repeating offsets (x and / or in the y-direction) is determined that is present between the location of the source portion in the target area found such offset may be used to control the overlay used in the comparison stage of the binning method.

일부 실시예에서, 부분 내의 설계 데이터는 1 이상의 설계 층에 대한 설계 데이터를 포함한다. In some embodiments, the design data within the portion comprises a design data for the design layer or more. 이러한 방식에서, 상기 방법은 결함의 백그라운드 유사성에 대한 하나의 설계 층을 체크하여 결함을 비닝하는 단계, 또는 결함의 백그라운드 유사성(즉, 다중-층 백그라운드 유사성)에 대한 설계 층의 세트를 체크하여 결함을 비닝하는 단계를 포함할 수 있다. In this way, the method includes binning the defects by checking one of the design layer, or the background similarity of the defect on the background similarity of the fault-check the set of the design layer on (i. E., Multi-layer background similarity) defect a may include the step of binning. 예컨대, 웨이퍼 상의 폴리실리콘 층(예컨대, 게이트 전극층)의 검사 동안에, 하지 확산층은 검사 시스템에 가시적일 수 있고, 따라서 검사 결과에 영향을 미친다. For example, no diffusion during the inspection of the layer of polysilicon (e.g., gate electrode layer) on the wafer may be visible to the inspection system and thus affects the test results. 그와 같이, 그 부분에 포함되는 설계 데이터는 백그라운드 기반 비닝의 정확도를 증가시키기 위해 폴리실리콘 층 및 확산층에 대한 설계 데이터를 포함할 수 있다. As such, the design data included in the section may include the design data of the polysilicon layer and the diffusion layer in order to increase the accuracy of the background based on binning. 하지만, 1 이상의 설계 층에 대한 설계 데이터를 사용함으로써, 적어도 유사하지만 하지층 상의 비-유사 설계 데이터 위에 위치하는 설계 데이터의 부분에 가까이 위치한 결함은 다른 그룹으로 비닝될 수 있다. But the ratio of the base layer, but at least similar to the use of design data for at least one design layer is located closer to the defect part of design data that is formed on the similar design data can be binned to a different group.

소스 부분 내의 설계 데이터가 타깃 부분 내에서 발견되는지의 여부에 관계없이, 상기 방법은 설계 데이터 스페이스 내의 다른 결함의 위치에 가까운 설계 데이터의 다른 부분과 그 소스 부분을 비교하는 단계를 포함할 수 있다. Design data in the source part is, regardless of whether or not found in the target portion, the method may include comparing the different parts and the source portions of the near design data on the position of the other defects in the design data space. 소스 부분 내의 설계 데이터와 적어도 유사하거나 동일한 설계 데이터에 가까이 위치한 1 이상의 타깃 결함이 웨이퍼 상에서 검출될 수 있기 때문에, 소스 부분 내의 설계 데이터를 다중 타깃 부분 내의 설계 데이터에 비교하는 단계가 수행될 수 있다. Since at least similar to the design data in the source area or the target fault or more closely spaced to the same design data can be detected on the wafer, a step for comparing the design data in the source portion of the design data in a multi-target portion may be performed.

도 17에 도시한 그러한 일 예에서, 부분(102)은 설계 데이터 스페이스(106) 내의 결함(116)의 위치에 가까운 설계 데이터(도시 생략)의 부분(114)과 비교될 수 있다. In one such example shown in Figure 17, portion 102 can be compared to the portion 114 of the close design data (not shown) to the position of the defect 116 in the design data space 106. 부분(114)의 치수는 전술한 바와 같이 선택할 수 있다. The dimensions of the part 114 can be selected as described above. 설계 데이터의 소스 부분은 여기에 추가로 기술하는 바와 같이 타깃 부분의 다른 영역 내의 설계 데이터와 비교될 수 있다. The source of the design data can be compared with the design data in a different area of ​​the target portion, as described further herein. 상기 방법은, 소스 부분 내의 설계 데이터가 타깃 부분 내의 설계 데이터의 적어도 일부와 적어도 유사한지를 결정하는 단계를 포함할 수 있고, 이는 전술한 바와 같이 수행할 수 있다. The method, the design data in the source area may comprise a step of determining whether at least similar to at least a portion of the design data in the target portion, which can be carried out as described above. 부분들의 오버레이(118)는 적어도 유사한 설계 데이터가 발견된 타깃 위치 내의 소스 부분의 위치를 도시한다. The overlay (118) of the parts shows the location of the source portion in the at least similar to the design data is detected, the target position. 따라서, 그 방법은, 부분(102) 내의 설계 데이터가 부분(114) 내의 설계 데이터의 적어도 일부에 적어도 유사하다고 결정되기 때문에 결함(104 및 116)을 하나의 그룹으로 비닝하는 단계를 포함한다. Therefore, the method, and because of the design data within the portion 102, the portion is determined to be at least similar to at least a portion of the design data in the (114) comprising the step of binning the defects (104 and 116) as a group. 또한, 소스 부분 내의 설계 데이터가 양 타깃 부분에서의 설계 데이터의 적어도 일부와 적어도 유사하다고 결정되기 때문에, 결함(102, 110 및 116)은 하나의 그룹으로 비닝된다. Further, since the design data in the source area it is determined to be at least similar to at least a portion of the design data in both the target part, the defect (102, 110, and 116) can be binned into a single group.

그러한 다른 예에서, 부분(102)은 설계 데이터 스페이스(106) 내의 결함(122)의 위치에 가까운 설계 데이터(도시 생략)의 부분(120)과 비교될 수 있다. In such other instances, part 102 may be compared with the part 120 of the close design data (not shown) to the position of the defect 122 in the design data space 106. 부분(120)의 치수는 전술한 바와 같이 선택될 수 있다. The dimensions of the part 120 can be selected as described above. 설계 데이터의 소스 부분은 전술한 바와 같이 부분(120)의 다른 영역 내의 설계 데이터와 비교될 수 있다. The source of the design data can be compared with the design data in the other area of ​​the part 120 as previously described. 상기 방법은, 비교 결과에 기초하여, 부분(102) 내의 설계 데이터가 부분(120) 내의 설계 데이터의 적어도 일부와 적어도 유사한지를 결정하는 단계를 또한 포함하며, 이는 전술한 바와 같이 수행될 수 있다. The method, based on the comparison result, comprising the step of design data to determine whether at least similar to at least a portion of the design data within the portion 120 of the part 102. Further, it may be carried out as described above. 부분(102 및 120)의 오버레이(124)는 적어도 유사한 설계 데이터가 발견되는 부분(120) 내의 부분(102)의 위치를 도시한다. The overlay 124 of the part (102 and 120) shows a position of the portion 102 in at least a similar design section 120 where the data is found. 따라서, 상기 방법은 소스 결함 및 타깃 결함(112)을 하나의 그룹으로 비닝하는 단계를 포함한다. Thus, the method includes binning the defects source and the target fault 112 as a group. 또한, 소스 부분의 설계 데이터가 3 개의 타깃 부분의 설계 데이터의 적어도 일부와 적어도 유사하다고 판단되기 때문에, 소스 결함 및 3 개의 타깃 결함은 하나의 그룹으로 비닝된다. In addition, since design data of the source area is to be determined that at least similar to at least a portion of the design data of the three target part, the source fault, and three target defects are binned into a single group. 전술한 단계는 웨이퍼 상에서 검출된 각각의 결함에 대한 백그라운드 정보가 웨이퍼 상에서 검출된 모든 다른 결함에 대한 백그라운드 정보와 비교될 때까지 수행될 수 있다. The above-described step has the background information for each of the defects detected on the wafer can be performed until it is compared to the background information for all other defects detected on the wafer.

전술한 바와 같이, 상기 방법은 설계 데이터 및/또는 설계 데이터 스페이스의 결함의 위치에 가깝게 위치한 설계 데이터의 콘텍스트에 기초하여, 가능하게는 설계 데이터 및/또는 설계 레이아웃의 1 이상의 속성과 같은 다른 정보와 조합하여, 결함을 비닝하는 단계를 포함한다. As it described above, the method further comprises other information, such as design data, and / or one or more attributes of the design data space and close to the position of a defect based on the context of in the design data, possibly the design data and / or the design layout of the in combination, and a step of binning defects. 콘텍스트 정보에 기초하여 결함을 비닝하는 다른 방법과 대조적으로, 여기에 기술한 상기 방법은 웨이퍼 상에 인쇄된 바와 같은 백그라운드 정보에 기초하여 비닝을 수행하지 않는다. In contrast to other methods based on the context information for binning defects, by the method described herein it is based on the background information as printed on the wafer does not perform binning. 대신, 여기에 기술한 상기 방법은 설계 데이터에 규정된 바와 같은 백그라운드 정보에 기초하여 비닝을 수행한다. Instead, the method described herein performs a binning on the basis of the background information, such as specified in the design data. 이러한 방식에서, 여기에 기술한 상기 방법은 설계 데이터가 웨이퍼 상에 어떻게 인쇄되는지 또는 그것의 여부에 무관하게 백그라운드 기반 비닝을 수행할 수 있다. In this way, the method described herein can be performed in the background based binning how to design data printed on the wafer, or independent of it whether.

웨이퍼 상에 인쇄된 바와 같은 설계 데이터로부터의 그러한 독립성은 PWQ 방법 및 FEM(focus exposure matrix) 방법에 특히 이로울 수 있으며, 그러한 방법에서 웨이퍼 상에 인쇄된 바와 같은 설계 데이터가 그러한 방법을 위해 사용된 프로세스 창 매개변수에 걸쳐 변할 수 있고(가끔 극적으로), 이에 의해 웨이퍼 상에 인쇄된 설계 데이터의 이미지에 기초한 결함 비닝 방법의 정확도를 저하시킨다. With such independence from the design data as printed on the wafer PWQ method and design data, such as the method FEM (focus exposure matrix) in particular which can learn, and as printed on the wafer in such a way is used for such methods the process may vary over a window parameter, and then (sometimes dramatically), lowering the accuracy of the defect binning method based on the image of the design data printed on the wafer by this. PWQ와 같은 실험적 기술의 그러한 일 애플리케이션에서, 그 방법은 설계 데이터 스페이스 내의 결함의 위치에서의 결함 데이터의 발췌(excerpt) 또는 GDS 클립을 사용함으로써 개선된 백그라운드 기반 비닝을 제공할 수 있다. In such an application of experimental techniques such as PWQ, the method can provide improved background based binning by using an excerpt (excerpt), or GDS clip of defect data at the location of the defect in design data space. 그와 같이, 비닝은 공통 패턴에 의해 수행될 수 있다. As such, binning may be performed by a common pattern. 비닝된 결함은 여기에 추가로 기술한 바와 같이 개별적으로 또는 집합적으로 분류될 수 있다. The binning defects may be individually or collectively classified as described further herein. 예컨대, 상기 방법은 설계 데이터의 1 이상의 속성(예컨대, 설계 데이터 스페이스 내의 결함 위치에 가깝게 위치한 설계 데이터의 1 이상의 속성)에 기초하여 결함을 분류하는 단계를 포함할 수 있고, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. For example, the method may include classifying defects on the basis of the (one or more attributes of the design data located close to the defect position in the example, the design data space) one or more attributes of the design data, which is described further herein which may be carried out as described.

웨이퍼 상에서 검출된 결함이 결함의 설계 데이터 스페이스 위치에 가까운 설계 데이터에 의해 비닝되기 때문에, 설계 데이터 스페이스 내의 결함의 위치는 비닝이 수행되기 이전에 결정될 수 있다. Since the defects detected on the wafer to be binned by a short design data, the design data space position of a defect, the position of the defects in the design data space may be determined prior to binning is performed. 일 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 검출된 결함의 위치의 x 및 y 좌표에 대한 데이터를 취득하는 (또는 이동 함수를 결정하기 위한) 단계를 포함하며, 이는 여기에 기술하는 바와 같이 수행할 수 있다. In one embodiment, the method is performed as described, and a step (to determine or transfer function) to acquire the data for the x and y coordinates of the location of the detected fault in the design data space, which is described herein can do. 다른 실시예에서, 상기 방법은 정렬 사이트에 대하여 검사 시스템에 의해 취득한 데이터를 소정의 정렬 사이트에 대한 데이터와 비교함으로써 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계를 포함한다. In another embodiment, the method includes determining the location of defects in the design data space by comparing the data acquired by the inspection system with respect to the site and aligned data to the predetermined sorting site. 웨이퍼 상의 정렬 사이트에 대한 데이터를 취득하는 단계는 제품 레이아웃 데이터, 선택적으로는 레티클 프레임 데이터, 및 스테퍼 데이터(또는 스테퍼에의 입력)를 사용하여 웨이퍼 상의 정렬 사이트의 적절한 웨이퍼 스페이스 위치를 결정하는 단계와, 그 적절한 위치에서의 데이터를 취득하는 단계를 포함할 수 있다. Acquiring data for the alignment sites on the wafer and determining the product layout data, optionally in the reticle-frame data, and stepper data proper wafer space position of the alignment on the wafer site using (or the input of the stepper) and It may include a step of acquiring data in the appropriate location. 그러한 비교 및 결정 단계는 전술한 바와 같이 수행할 수 있다. Such a comparison and determination step may be performed as described above. 또한, 상기 방법은 웨이퍼 상의 정렬 사이트에 대하여 검사 시스템에 의해 취득한 데이터와 소정의 정렬 사이트에 대한 데이터 비교함으로써 설계 데이터 스페이스 내의 결함의 적어도 일부의 위치를 결정하는 단계를 포함할 수 있다. Further, the method can include determining at least a portion of the location of defects in the design data space by data comparison about the data and a predetermined alignment site acquired by the inspection system with respect to the alignment sites on the wafer. 결함의 적어도 일부에 대하여 결정된 위치는 설계 데이터 스페이스 내의 다른 결함의 위치를 결정하는데 사용할 수 있다(예컨대, 보고된 결함 위치를 설계 데이터 스페이스로 이동시키기 위한 변환을 생성 및 사용함으로써). Positions determined for at least a portion of the defect may be used to determine the location of other defects in the design data space (e.g., by generating and using a transform for moving the reported fault location with the design data space). 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계는 여기에 기술한 임의의 실시예에 따라 수행할 수 있다. Determining a position of a defect in the design data space may be carried out according to any embodiment described herein.

때때로, 전술한 데이터의 모두는 이용 불가능할 수 있거나, 웨이퍼는 설계 데이터에 따라 적절히 정렬되어 있지 않을 수 있다. At times, all of the aforementioned data is used or not be possible, the wafer may not be properly aligned in accordance with the design data. 그러한 예에서, 변환 정보의 일부를 검사 또는 리뷰 동안에 웨이퍼로부터 실험적으로 결정하는 것이 유용할 수 있다. In such an instance, it may be useful to empirically determined from the wafer a portion of the translation information during inspection or review. 일 실시예에서, 상기 방법은 결함의 검출 동안에 검사 시스템에 의해 취득한 데이터를 리뷰에 의해 결정된 설계 데이터 스페이스 내의 위치에서 리뷰 시스템에 의해 취득된 데이터에 비교함으로써 설계 데이터 스페이스 내의 결함의 위치를 결정하는 단계를 포함한다. In one embodiment, the method for determining the location of defects in the design data space by comparing the data obtained by the review system in position in the design data space is determined by the data acquired by the inspection system during the detection of the defective reviews It includes. 이러한 방식에서, 상기 방법은 1 이상의 결함에 대한 검사 결과를 리뷰에 의해 결정된 설계 데이터 스페이스 위치에서 취득된 리뷰 결과에 정렬하는 단계를 포함할 수 있다. In this way, the method can include the step of aligning the review results obtained from the design data space position determined by the test results for one or more defects in the review. 또한, 상기 방법은 결함의 검사 동안에 검사 시스템에 의해 취득한 데이터를 리뷰에 의해 결정된 설계 데이터 스페이스 내의 위치에 리뷰 시스템에 의해 취득한 데이터에 비교함으로써, 결함의 적어도 일부의 설계 데이터 스페이스 내의 위치를 결정하는 단계를 포함할 수 있다. In addition, the method of determining the position in, by comparing the data obtained by the review system to the position in the design data space is determined by the data acquired by the inspection system during the inspection of defects in the review, at least the design data space of a portion of a defective It may contain. 결함의 적어도 일부에 대하여 결정된 위치는 설계 데이터 스페이스 내의 다른 결함의 위치를 결정하는데 사용될 수 있다(예컨대, 보고된 결함 위치를 설계 데이터 스페이스 내의 결함 위치로 이동시키기 위한 정보를 생성 및 사용하여). Positions determined for at least a portion of the defect may be used to determine the location of other defects in the design data space (e.g., to generate and use the information to move the reported defect locations in the defect position in the design data space). 하지만, 이러한 접근법은 검사 시스템의 좌표 부정확성에 의해 복잡해질 수 있는 웨이퍼 스케일 오프셋을 제공한다. However, this approach provides a wafer-scale offset that may be complicated by the coordinates of an inspection system inaccuracies. 따라서, 결함의 보고된 위치 내의 좌표 부정확성이 존재하는 경우, 변환 함수를 측정의 통계적 샘플에 기초하는 것이 유리할 수 있다. Therefore, when the coordinate inaccuracies in the reported position of the defect is present, it may be advantageous to base a transform function to a statistical sample of the measurement.

설계 데이터 스페이스 내의 결함의 위치가 결정된 후에, 결정된 위치 주변의 설계 데이터 부분을 추출할 수 있어서, 설계 데이터의 추출된 부분은 결함을 비닝하고, 여기에 기술한 다른 단계를 수행하는데 사용할 수 있다. After the positions of the defects in the design data space is determined, it is possible to extract a portion of the design data around the determined position, the extracted portion of the design data can be used for binning defects, and perform other steps described herein. 또한, 비닝을 위해 설계 데이터의 추출된 부분을 사용하기 이전에, 추출 부분의 각각에 대응하고 포함하는 부분 세트를 생성하기 위해, 각각의 (또는 1 이상의)의 추출 부분이 반사되고(mirrored), 회전되고, 스케일되고, 이동(시프트)되고, 또는 이들의 일부 조합이 행해질 수 있다. In addition, prior to using the extracted portions of the design data for binning, to produce a portion corresponding set includes each of the extracted portion, the extraction portion of each (or one or more) is reflected (mirrored), It is rotated, and scale, is moved (shifted), or may be performed some combination thereof. 부분의 세트는 비닝 방법의 정확도를 증가시키기 위해 비닝에 대해 사용될 수 있다. Set of parts may be used for binning in order to increase the accuracy of the binning method.

상기 방법은 x방향에서의 치수(예컨대, 폭), y방향에서의 치수(예컨대, 길이), 및 z방향에서의 치수(예컨대, 높이), 여기에 기술한 임의의 속성, 또는 것의 일부 조합과 같은 검출 결함의 1 이상의 속성을 결정하는 단계를 포함할 수 있다. The method dimension in the x direction (e. G., Width), y dimensions in the direction (e.g., length), and the dimensions (e.g., height) in the z direction, a random property as described herein, or some combination of the and It can include determining one or more attributes of the detected defect, such as. 1 이상의 속성은 테이블 또는 리스트와 같은 임의의 적합한 구조에 조직화 및/또는 저장될 수 있다. One or more attributes may be organized and / or stored in any suitable structure such as a table or a list. 다른 실시예에서, 결함을 비닝하는 단계는 각각의 그룹 내의 결함의 설계 데이터 스페이스 위치에 가까운 설계 데이터의 부분이 적어도 유사하고, 각 그룹 내의 결함의 1 이상의 속성이 적어도 유사하도록, 결함을 그룹으로 비닝하는 단계를 포함한다. In another embodiment, the binning step for binning defects are close to at least a similar portion of the design data, the design data space position of a defect in each group, and to a similar at least one property of the defects in each group, the defect in Group and a step of. 그러한 일 실시예에서, 결함의 1 이상의 속성은 결함이 검출된 검사 결과의 1 이상의 속성, 1 이상의 검사 매개변수, 또는 이들의 일부 조합을 포함한다. In one such embodiment, the at least one of a defect attribute includes at least one attribute, at least one test parameter, or some combination of these test results a defect is detected. 검사 결과의 1 이상의 속성은 예컨대, 결함이 우선적으로 검출된, 광학 모드 및/또는 편광, 수집 각도, 입사 각도 등과 같은 다른 검사 매개변수를 포함할 수 있다. At least one attribute of the test results, for example, a defect may include other inspection parameters, such as the first detection, the optical mode and / or the polarization, the collection angle, the incident angle. 또한(또는 대안적으로), 1 이상의 속성은 여기에 기술한 결함의 임의의 다른 속성을 포함할 수 있다. In addition (or alternatively), the at least one property may include any other attributes of the defects described herein. 이러한 방식에서, 비닝은 결함이 설계 데이터 및 결함 속성로 분리되도록 수행할 수 있다. In this way, binning may be performed such that the defect is removed in the design data, the defect attributes. 그러한 비닝은 설계 데이터의 적어도 유사한 부분 내에 위치한 다른 결함 유형 또는 다른 속성을 갖는 결함이 다른 그룹으로 분리될 수 있도록 수행할 수 있다. Such binning may be performed so that a defect having a different fault types or different properties in at least in a similar part of the design data can be separated into different groups.

일부 실시예에서, 여기에 기술한 바와 같이 비닝된 결함은 광학 또는 전자 빔 검사에 의해 검출된다. In some embodiments, binning defects, as described herein, it is detected by an optical or electron beam scan. 광학 및 전자 빔 검사는 여기에 기술한 검사 시스템에 의해 수행할 수 있다. Optical and electron beam inspection may be carried out by the inspection system described herein. 다른 실시예에서, 여기에 기술한 바와 같이 비닝된 결함은 PWQ 또는 FEM 방법에서 검출되며, 이는 여기에 기술한 바와 같이 수행할 수 있다. In another embodiment, the binning defects as described herein, is detected in PWQ or FEM method, this may be done as previously described herein. 여기에 기술한 실시예는 PWQ 또는 FEM 방법에서 검출된 결함에 대해 특히 유용할 수 있다. The embodiments described herein may be particularly useful for the failure detection in PWQ or FEM method. 예컨대, 여기에 기술한 방법은 잠재적인 체계적 이슈가 더욱 용이하고 정확히 식별될 수 있도록, PWQ 및 FEM 방법에서 검출된 결함을 필터링하는데 사용할 수 있으며, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. For example, the methods described herein so that the potential systemic issues can be more readily and identifies exactly, and can be used to filter the defect detected in PWQ and FEM method, this may be performed as described further herein . 또한, 여기에 기술한 방법 실시예는 PWQ 및 FEM 방법에 의해 검출된 결함을 유용한 그룹으로 비닝하는데 사용할 수 있으며, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Furthermore, the method embodiments described herein may be used for binning the defects detected by the FEM method and PWQ useful group, which may be performed as described further herein. 또한, 여기에 기술한 방법 실시예는 리뷰, 측정 또는 테스트를 위해 비닝된 PWQ 및 FEM 결함을 우선순위화 하는데 사용할 수 있으며, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Furthermore, the method embodiments described herein may be used to screen the first and FEM PWQ defect binning for review, measurement, or test position, which may be performed as described further herein. 또한, 상기 방법은 검사 및/또는 전기 테스트 결함을 적어도 유사한 설계/레이아웃 패턴에 기초하여 그룹으로 비닝하는 단계를 포함할 수 있다. Further, the method may include the step of binning in groups on the basis of the examination and / or at least a similar design / layout pattern for electric test defect.

일 실시예에서, 여기에 기술한 실시예에서 비닝된 결함을 검출하는데 사용된 검사 시스템은 웨이퍼 상의 3개 또는 4개의 정렬 사이트에 정렬될 수 있다. In one embodiment, the herein-described the test system used to detect the binning defects in the embodiments disclosed may be arranged in three or four alignment sites on the wafer. 또한, 정렬 사이트는 여기에 추가로 기술하는 바와 같이 선택될 수 있다. In addition, the alignment sites may be selected as described further herein. 또한, 물리적 웨이퍼 상에서 또는 설계 데이터나 레이아웃 내에서 가시적인 1 이상의 정렬 특징, 패턴, 및/또는 구조는 여기에 기술한 방법에 사용되도록 선택될 수 있다. In addition, the visible one or more alignment features in the design data, or physical layout on a wafer pattern and / or structure may be selected for use with the method described herein. 검사 시스템이 정렬 사이트에 정렬된 후에, 스테이지 위치 정확도, 임의의 회전 에러, x 및 y 이동 에러, 배율(스케일링) 에러, 또는 그것의 임의의 조합이 보정될 수 있다. After the inspection system arranged on a site alignment, the stage positioning accuracy, any rotational error, x and y movement error, magnification (scale), error, or any combination thereof it can be corrected. 이러한 보정은 검사 프로세스 동안에 일어나거나, 포스트-프로세스(예컨대, 검사 결과가 생성된 후에 수행되는)로 수행될 수 있다. This correction is up, or during a post-inspection process may be performed with (that is, for example, carried out after the check result is generated) process. 상기 보정은 검사 시스템에 의해 보고된 정렬 사이트에 대한 좌표의 비교 및 동일한 정렬 사이트에 대한 기준 좌표에 적어도 부분적으로 기초할 수 있다. The correction may be based at least in part on the reference coordinate of the coordinates, and comparing the same site of the alignment for the alignment site reported by the inspection system.

일부 실시예에서, 상기 방법은 웨이퍼의 좌측, 우측, 상부, 저부 및 중앙에 있는 다이와 같은 웨이퍼 상의 복수 다이에서의 3 또는 4개의 정렬 사이트에 대한 좌표를 획득하는 단계를 포함할 수 있다. In some embodiments, the method may include the step of obtaining the coordinates of the three or four arranged at the left side of the wafer, right, top, on the die and the plurality of wafers in the bottom portion and the central die site. 다른 실시예에서, 웨이퍼 상의 정렬 사이트는 웨이퍼 상의 3개의 다른 사이트에 위치된다. In another embodiment, the alignment sites on the wafer are located at three different sites on the wafer. 그러한 일 실시예는 도 18에 도시된다. Such embodiment is shown in Figure 18. 도 18에 도시한 바와 같이, 웨이퍼는 복수의 다이(128)를 포함한다. 18, the wafer includes a plurality of dies (128). 정렬 사이트(130)는 다이(128a, 128b 및 128c) 내에 위치될 수 있다. Aligned site 130 may be located in the die (128a, 128b, and 128c). 측정 사이트가 3 개의 다이에만 도시되지만, 정렬 사이트는 웨이퍼 상의 각각의 다이에 위치될 수 있다는 것을 이해해야 한다. It should be appreciated that the measurement site is, but showing only the three dies, alignment sites may be located on each die on the wafer. 각각의 다이 내의 정렬 세트의 서브세트 또는 다이의 서브세트 내의 정렬 사이트는 여기에 기술한 방법에 사용할 수 있다. Sort site in the subset or subsets of the ordered set of the die in each die may be used in a method described herein.

상기 방법은 다이 내의 삼각형 분포로 3개의 공통 정렬 사이트(즉, 웨이퍼 상에 인쇄된 다이 및 설계 데이터(예컨대, GDS 레이아웃)에 공통적인 정렬 사이트)를 식별하는 단계를 포함할 수 있다. The method may include identifying a triangular distribution in the die three common alignment site (i.e., a common alignment site to the die and the design data printed on the wafer (e.g., GDS layout)). 예컨대, 도 18에 도시한 바와 같이, 정렬 사이트(130)는 다이(128a, 128b 및 128c) 내에 삼각형 분포로 배열된다. For example, as shown in Figure 18, the alignment sites 130 are arranged in a triangular distribution in the die (128a, 128b, and 128c). 그러한 일 실시예에서, 3개의 상이한 다이가 소정의 배열(예컨대, 3각형 또는 다른 배열)로 웨이퍼에 걸쳐 분포될 수 있다. In one such embodiment, there are three different die can be distributed over the wafer in a predetermined arrangement (for example, triangle or other arrangement). 예컨대, 도 18에 도시한 바와 같이, 다이(128a, 128b 및 128c)는 웨이퍼(126) 상에 삼각형 배열(132)로 위치된다. For example, as shown in Figure 18, the die (128a, 128b, and 128c) are positioned in a triangular arrangement 132 on the wafer 126. 이러한 방식에서, 상기 방법은 웨이퍼 상의 정렬 사이트에 대하여 검사 시스템에 의해 취득한 정렬 이미지(예컨대, BF 및/또는 DF 이미지)를 소정의 정렬 사이트에 대한 데이터에 정렬시키는 단계를 포함할 수 있다. In this way, the method can include the step of aligning the alignment image (e.g., BF and / or DF image) acquired by the inspection system to the data in the predetermined alignment relative to the alignment site site on the wafer. 상기 방법은 검사 시스템에 의해 취득한 검사 데이터의 좌표를 설계 데이터 좌표(예컨대, GDS 좌표_로 매핑하는 단계와, 변환 매트릭스를 전개하는 단계를 포함할 수 있다. 변환 매트릭스는 다음과 같이 임의의 적합한 방식으로 표현된다: The method may include the step of the step of mapping the coordinates of the inspection data obtained by the inspection system with a design data coordinates (e.g., GDS coordinates _, developed a conversion matrix conversion matrix is ​​any suitable manner, as follows: It is expressed by:

Figure 112017099776640-pat00001

이들 정렬 사이트의 좌표는 검사 시스템 사이의 좌표 차이를 제거하기 위해 "툴 매칭(tool matching)"을 수행(예컨대, 자동으로 수행)하는데 사용될 수 있다. The coordinates of the alignment sites may be used to perform (e.g., automatically performed), a "matching tool (tool matching)" in order to remove the coordinate difference between the test system. 그러한 방법의 하나의 이점은, 모든 검사 웨이퍼에 대하여 개별적으로 그리고 자동으로 결정될 수 있어서, 웨이퍼당 보정 인자 세트를 생성한다는 것이다. One advantage of such a method is that the method can be determined individually and automatically generating a set of correction factors for all the test wafers per wafer. 그러한 방법의 다른 이점은, 결정된 좌표가 웨이퍼에 걸쳐 검사 시스템 또는 다른 검사 시스템에서의 좌표 드리프트(drift)(예컨대, 누적 에러, 스테이지 이동 에러, 및 기계적, 전기적 및 열적 노이즈에 의해 야기된 에러)(그렇지 않은 경우 설계 데이터에 대한 검사 데이터의 정렬 정확도를 결정하기 위해 사용될 수 있다는 것이다. (An error caused by, for example, the accumulated error, the stage movement error, and mechanical, electrical and thermal noise), another advantage of such a method, the coordinate drift (drift) in the test system, or another test system over the determined coordinates wafer ( otherwise it will be used to determine the alignment accuracy of the inspection data in design data.

전술한 바와 같이, 부분 내의 설계 데이터를 비교하는 단계는 그 부분의 적어도 일부에 있는 설계 데이터 전체를 다른 부분에 있는 설계 데이터에 비교하는 단계를 포함할 수 있다. As described above, comparing the design data within the portion may include the step of comparing the overall design data on at least a portion of that part of the design data in the other part. 이러한 방식에서, 그와 같은 비교 결과는 소스 부분 내의 설계 데이터의 전부가 타깃 부분 내의 설계 데이터의 적어도 일부와 적어도 유사한지를 결정하는데 사용할 수 있다. In this manner, the comparison result such as that can be used to determine whether at least similar to at least a portion of the design data in the target portion of the whole of the design data in the source part. 하지만, 대안적인 실시예에서, 부분 내의 설계 데이터를 비교하는 단계는 그 부분의 적어도 일부 내의 설계 데이터를 다른 부분 내의 설계 데이터와 비교하는 단계를 포함할 수 있고, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. However, in an alternative embodiment, the step of comparing the design data within the portion may include the step of comparing the design data within at least a part of the portion with the design data in the other part, which, as described further herein It can be carried out. 또한, 소스 부분의 복수 영역 내의 설계 데이터는 타깃 부분의 영역 내의 설계 데이터와 적어도 유사하거나 동일할 수 있으며, 그러한 비교 결과는 타깃 부분 내의 설계 데이터의 유사-사이즈 영역에 적어도 유사하거나 동일한 소스 부분 내의 설계 데이터의 최대 영역을 식별하는데 사용할 수 있다. In addition, the design in a plurality of areas of the source portion of data may be similar, at least or equal to the design data in a region of the target portion, such a comparison result is similar to the design data in the target part - designed in at least similar or identical source part on the size area It can be used to identify the maximum area of ​​the data. 이러한 방식에서, 상기 방법은 설계 데이터 내의 타깃 결함 및 소스 결함의 위치에 가까운 설계 데이터가 "유사하거나" 적어도 유사한지를 결정하는 단계를 포함할 수 있다. In this way, the method can include the step of design data near the target position of the defect source and defects in the design data is determined whether "Similar or" at least similar. 따라서, 이러한 방법은 여기에 기술한 바와 같은 결함의 백그라운드 기반 비닝에 있어서 특정 설계 층에서 더욱 효과적일 수 있다. Accordingly, this method may be more effective in the specific design layer in the background based on binning the defects as described herein.

**본 방법의 그러한 일 실시예는 도 19에 도시된다. ** One such embodiment of the method, for example, is shown in Fig. 예컨대, 도 19에 도시한 바와 같이, 그 방법은 설계 데이터 스페이스(138) 내의 결함(136)의 위치에 가까운 설계 데이터(도시 생략)의 부분(134)을 규정하는 단계를 포함할 수 있다. For example, as shown in Figure 19, the method may include defining a portion 134 of the close design data (not shown) to the position of the defect 136 in the design data space 138. 결함(136)은 여기에서 "소스 결함"이라 칭한다. Defect 136 is referred to as a "source fault" here. 설계 데이터의 부분(134)을 규정하는 단계는 부분의 치수를 선택하는 단계를 포함할 수 있고, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Further comprising: defining a portion 134 of the design data may comprise the step of selecting the dimensions of the part, which may be performed as described further herein. 상기 방법은 설계 데이터의 부분을 1 이상의 다른 영역으로 분리, 세그먼트화, 또는 구획하는 단계를 또한 포함할 수 있다. The method may also include separating the step of segmenting, or dividing a part of the design data to one or more other areas. 예컨대, 도 19에 도시한 바와 같이, 부분(134)은 4개의 다른 영역(140, 142, 144 및 146)으로 분할될 수 있다. For example, as shown in Figure 19, part 134 may be divided into four different zones (140, 142, 144 and 146). 부분(134)가 내부로 분리되는 다른 부분을 본 예에서 "소스 4분면"이라 칭할 수 있다. Part can 134 is referred to as a "source quadrant" in the different parts are separated into the example. 부분(134)이 도 19에서 4개의 소스 4분면으로 분할되는 것으로 도시하였지만, 그 부분은 임의의 적합한 수의 영역으로 분할될 수 있다는 것을 이해해야 한다. Although portion 134 is shown to be divided in this Fig. 19 into four quadrants the source, that part should be understood that can be divided into any suitable number of regions of the. 모든 영역은 동일한 사이즈를 가질 수 있거나, 영역의 모두 또는 일부는 다른 사이즈를 가질 수 있다. All regions can either have the same size, with all or part of the area may have a different size.

본 예에서, 상기 방법은 소스 4분면(140, 142, 144 및 146) 내의 설계 데이터를 설계 데이터 스페이스(138) 내의 결함(150)의 위치에 가까운 설계 데이터(도시 생략)에 비교하는 단계를 포함한다. In this example, the method includes comparing the source quadrants (140, 142, 144 and 146), design data (not shown) near the location of defect 150 in the design data space 138, the design data in the do. 결함(150)은 여기에서 "타깃 결함"이라 칭한다. Defect 150 is referred to as a "target fault" here. 도 19에 도시한 바와 같이, 부분(148)은 결함(150)보다 크며, 적어도 부분(134)만큼 크다. As shown in Figure 19, portion 148 is larger than the defect (150), is greater by at least the part (134). 부분(148)의 치수는 전술한 바와 같이 선택될 수 있다. Dimension of the portion 148 may be selected as described above.

각각의 소스 4분면 내의 설계 데이터는 타깃 부분의 다른 영역 내의 설계 데이터와 비교될 수 있다. Design data in each of the four quadrants the source may be compared with the design data in a different area of ​​the target portion. 이러한 방식에서, 상기 방법은 타깃 부분 내의 각각의 소스 4분면 내의 설계 데이터에 대한 검색단계를 포함할 수 있다. In this manner, the method may include retrieving step of the design data in each of the sources in the target quadrant area. 이러한 예에서, 상기 방법은 상기 비교 단계의 결과에 기초하여 소스 4분면 내의 설계 데이터가 타깃 부분 내의 설계 데이터와 적어도 유사한지를 결정하는 단계를 포함한다. In this example, the method includes the step of design data in the source quadrant based on a result of the comparing step to determine whether at least similar to the design data in the target part. 예컨대, 상기 방법은 각각의 소스 4분면 내의 설계 데이터가 타깃 부분 내의 설계 데이터와 어떻게 유사한지를 결정하는 단계를 포함할 수 있다. For example, the method may include determining how similar the design data in the target design data in each of the source part quadrant. 그와 같이, 소스 4분면의 일부 또는 전부 내의 설계 데이터가 타깃 부분 내의 설계 데이터와 적어도 유사하거나, 그것의 아무것도 유사하지 않다고 결정될 수 있다. As such, the source 4 may be determined andago part or at least similar to the design data in the design data, the target portion in all of the quadrants, or not similar to that of anything. 오버레이(152)로 도시한 바와 같이, 4개의 소스 4분면의 3개 내의 설계 데이터는 오버레이(152) 내에 도시한 소스 4분면(140, 144 및 146)의 위치에서의 부분(148)의 영역 내의 설계 데이터와 적어도 유사하다고 결정된다. As shown in the overlay 152, in the third of the four source quadrant dog design data is in the area of ​​the portion 148 at the location of the illustrated sources four quadrants (140, 144, and 146) in the overlay 152 It is determined to be at least similar to the design data.

이러한 방식에서, 상기 방법은, 대응하는 설계 데이터에 기초하여 어느 결함이 적어도 그룹으로 비닝될 수 있는지를 결정하기 위해, 소스 4분면 내의 설계 데이터를 타깃 부분 내의 설계 데이터에 비교하는 단계를 포함할 수 있다. In this way, the method can comprise the step of comparing the design data in the part target of the design data in the source quadrant for on the basis of the corresponding design data to determine if any defects can be binned into at least a group have. 각각의 소스 4분면 및 타깃 부분 내의 설계 데이터가 적어도 유사한지의 판정 결과는, 얼마나 많은 그리고 소스 4분면의 어느 것이 타깃 부분 내의 설계 데이터에 적어도 유사한 설계 데이터를 포함한다고 결정되는지의 지시(indication)를 포함할 수 있다. Design data is determined at least similar to fingers in each of the source quadrant and the target portion of the result is, how many and include any that instruction (indication) of that determined to include at least similar design data, the design data in the target portion of the source quadrant can do. 판정 단계의 결과는 적어도 유사한 설계 데이터가 발견된 타깃 부분 내의 각각의 소스 4분면과 타깃 부분 사이의 x 및 y 오프셋을 또한 포함할 수 있다. Result of decision step may also include the x and y offset between each source and target quadrant portions in at least a similar design data is detected, the target part. 소스 결함이 타깃 결함과 함께 그룹으로 비닝되는 지의 여부는, 얼마나 많은 그리고 소스 4분면의 어느 것이 타깃 부분 내의 설계 데이터에 적어도 유사한 설계 데이터를 포함한다고 판정되었는지와, 적어도 유사한 설계 데이터가 발견된 타깃 부분 내의 각각의 소스 4분면과 타깃 부분 사이의 오프셋에 기초하여, 결정될 수 있다. Whether a source defects are binned into groups with the target fault is, how many and which ones and that it is determined that includes at least similar design data, the design data in the target portion, at least similar design data is found, the target of the source quadrant , it may be determined based on the offset between each source and target portions in the four quadrants.

일부 실시예에서, 각각의 소스 4분면 및 타깃 부분 내의 설계 데이터는 1 이상의 설계 층에 대한 설계 데이터를 포함한다. In some embodiments, the respective source and quadrant design data in the target portion comprises a design data for at least one design layer. 이러한 방식에서, 상기 방법은 적어도 유사한 설계 데이터에 대하여 하나의 설계 층을 체크하여 결함을 비닝하는 단계 또는 적어도 유사한 설계 데이터에 대하여 설계 층(예컨대, 다중-층)의 세트를 체크하여 결함을 비닝하는 단계를 포함할 수 있다. In this manner, the method comprising the design layer (e.g., multi-layer) for the step or at least similar design data for binning defects by checking one of the design layer on at least a similar design data by checking the set of the binning defects It can include.

소스 4분면 내의 설계 데이터가 타깃 부분 내의 설계 데이터와 적어도 유사한지의 여부에 관계없이, 상기 방법은 각각의 소스 4분면을 다른 결함의 설계 데이터 스페이스 내의 위치에 가까운 설계 데이터의 다른 부분과 비교하는 단계를 또한 포함할 수 있다. With or without at least similar magazine and design data in the design data is a target part in the source quadrant, the method further comprises the step of comparing the rest of the close design data to the position in the design data space of the other defect of each of the source quadrant It may also be included.

그러한 일 예에서, 소스 4분면(140, 142, 144 및 146) 내의 설계 데이터는 설계 데이터 스페이스(138) 내의 결함(156)의 위치에 가까운 설계 데이터(도시 생략)의 부분(154)과 비교될 수 있다. Design in the In one such example, the source quadrants (140, 142, 144 and 146) data to be compared with the part 154 of the design data space 138, a defect 156, the design data (not shown) close to the position in the can. 소스 4분면 및 부분(154) 내의 설계 데이터는 전술한 바와 같이 비교할 수 있다. Design data in the source and the quadrant section 154 may be compared, as described above. 상기 방법은 각각의 소스 4분면 내의 설계 데이터가 부분(154) 내의 설계 데이터와 적어도 유사한지를 결정하는 단계를 또한 포함하고, 이는 전술한 바와 같이 수행할 수 있다. The method may also include determining whether at least similar to the design data in the design data in each of the four quadrants the source part (154), which carried out as described above. 오버레이(158)에 도시한 바와 같이, 4분면 중 두 개(예컨대, 4분면(144 및 146))은 오버레이(158)에 도시한 4분면의 위치에서 부분(154) 내의 것과 적어도 유사한 설계 데이터를 포함하도록 결정된다. As shown in the overlay (158), two of the quadrant (e.g., quadrant (144 and 146)) is at least similar design data as in the part 154 at the position of the four quadrants shown in the overlay (158) It is determined to include. 따라서, 상기 방법은 설계 데이터 스페이스 내의 결함(136 및 156)의 위치에 가까운 설계 데이터가 결함(136 및 150)과 덜 유사한지를 결정할 수 있다. Thus, the method may determine whether the near design data on the location of the defect (136 and 156) in the design data space is less similar to the defect (136 and 150). 설계 데이터 스페이스 내의 결함(136 및 156)의 위치에 가까운 설계 데이터가 결함(136 및 156)을 동일한 그룹으로 비닝하는데 충분히 유사한지의 여부는 전술한 바와 같이 결정할 수 있다. Whether the near design data on the location of the defect (136 and 156) in the design data, the defect space (136 and 156) similar to the fingers sufficiently to binning in the same group can be determined as described above.

그러한 다른 예에서, 소스 4분면(140, 142, 144 및 146) 내의 설계 데이터는 설계 데이터 스페이스(138) 내의 결함(162)의 위치에 가까운 설계 데이터(도시 생략)의 부분(160)과 비교될 수 있다. Design in in such other instances, the source quadrants (140, 142, 144 and 146) data to be compared with the part 160 of the design data space 138, defect 162 is close to the design data (not shown) in position in the can. 소스 4분면 및 부분(160) 내의 설계 데이터는 전술한 바와 같이 비교할 수 있다. Design data in the source and the quadrant section 160 may be compared, as described above. 상기 방법은 각각의 소스 4분면 내의 설계 데이터가 부분(160) 내의 설계 데이터와 적어도 유사한지를 결정하는 단계를 또한 포함하고, 이는 전술한 바와 같이 수행할 수 있다. The method may also include determining whether at least similar to the design data in the design data in each of the four quadrants the source part (160), which carried out as described above. 오버레이(164)에 도시한 바와 같이, 4개의 4분면중 두 개(예컨대, 사분면(142 및 144))는 오버레이(164) 내에 도시한 소스 4분면의 위치에서 설계 데이터의 부분(160)과 적어도 유사한 설계 데이터를 포함하도록 결정된다. As shown in the overlay (164), four 4 two (e.g., quadrants 142 and 144) of the quadrant is at least the part 160 of the design data at the location of the illustrated source quadrant in the overlay 164 It is determined to include a similar design data. 따라서, 상기 방법은 설계 데이터 스페이스 내의 결함(136 및 162)의 위치에 가까운 설계 데이터가 설계 데이터 스페이스 내의 결함(136 및 150)의 위치에 가까운 설계 데이터보다 덜 유사한지를 결정할 수 있다. Thus, the method may determine whether the near design data on the location of the defect (136 and 162) in the design data space is less than the nearest similar design data on the location of the defect (136 and 150) in the design data space. 설계 데이터 스페이스 내의 결함(136 및 162)의 위치에 가까운 설계 데이터가 결함(136 및 162)을 동일한 그룹으로 비닝하는데 충분히 유사한지의 여부는 전술한 바와 같이 수행할 수 있다. Whether the design data close to the position of the defect (136 and 162) in the design data space is sufficiently similar to the same group binning defects (136 and 162) it may be carried out as described above.

전술한 바와 같이 결정된 4분면 정보는 저장 및/또는 표시될 수 있다. Quadrant information as determined as described above, may be stored and / or displayed. 이 정보는 셋업, 입증, 및 오류의 수리 목적으로 사용할 수 있다. This information can be used to repair the purpose of setup, proven, and errors.

상기 방법은 설계 데이터 내의 특유 패턴의 테이블, 리스트 또는 다른 데이터 구조를 동적으로 컴파일링(compiling) 하고, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분을 테이블, 리스트 또는 다른 데이터 구조 내의 패턴과 비교함으로써, 체계적 결함 및 뉴슨스 결함(예컨대, 실제 결함이 아니거나 관심없는 결함인 경우)의 온-툴 분류를 포함한다. The method includes a pattern in the specific pattern of the table, list or other data structure for dynamically compiling (compiling), and the part of the table, list or other data structure of the close design data on the location of the defects in the design data space in the design data, and by comparison, all of the new CL systematic defects and flaws (eg, if not an actual fault or no fault of interest) includes the tools category. 동적으로 생성된 패턴 세트(또는 정적 패턴 세트)는 각각의 패턴과 연관된 설계 기반 분류(DBC)와 함께 라이브러리와 같은 데이터 구조에 저장될 수 있다. Dynamically generated pattern set (or static set of patterns) may be stored in a data structure, such as a library, with the design-based classification (DBC) associated with each pattern. 이러한 방식에서, DBC는 결함이 비닝될 수 있는 그룹을 규정할 수 있고, 특유의 패턴은 POI 설계 예를 포함할 수 있다. In this way, DBC may define a group with the defect can be binned, the unique pattern may include a POI design example. 그와 같이, 설계 데이터 스페이스 결함 위치에 가까운 설계 데이터는 다른 설계 데이터 스페이스 결함 위치에 가까운 설계 데이터가 아니라, 동적으로 생성된 패턴 세트 내의 특유의 패턴에 비교된다. As such, the near design data, the design data space defect position is not close to a different design data Design data space defect location, it is compared to a unique pattern in the pattern set of the dynamically generated. 예컨대, 그러한 데이터 구조(동적으로 생성되거나 생성되지 않을 수 있는)를 이용할 수 있는 일 실시예는 웨이퍼 상에서 검출된 결함에 범주를 할당하기 위한 컴퓨터-구현 방법이며, 이는 이하에 기술된다. For example, one embodiment can use such data structure (dynamically generated or that can not be generated), for example, a computer for assigning a category to the defects detected on the wafer-and-implemented method, which is described below.

또한, 일부 실시예에서, 컴퓨터-구현 방법은 결함을 검출하는데 사용된 검사 시스템에 의해 수행된다. Further, in some embodiments, a computer-implemented method is performed by the inspection system is used to detect defects. 이러한 방식에서, 결함을 비닝하는 단계는 "온-툴"로 수행될 수 있다. In this way, the method comprising binning the defects "on-tool" can be carried out. 상기 방법의 하나의 이점은, 결과에 대한 시간이 빠를 수 있다는 것이다. One advantage of the method is that the faster the number of times for the keyword. 상기 방법은 결함이 검출된 후에 임의의 시간에서(예컨대, 다른 결함이 검출되고 있는 동안의 또는 그 후의 검사 동안, 검사 결과의 분석 동안, 리뷰 동안 등) 온-툴로 수행할 수 있다. The method at any time after the defect is detected on (for example, during or after the other tests, while a fault is detected, check for the analysis of the results, such as for a review) it can be carried out tool. 또한, 잠재적인 체계적 결함 또는 체계적 결함의 위치(핫 스팟)와, 비닝을 위해 사용한 데이터는 데이터 구조(예컨대, 핫 스팟 데이터베이스)에 저장되고, 검사 비교(모니터링)를 위해 사용될 수 있다. In addition, the potential systematic defect or location of the systematic defect (hot spot), and data used for the bins may be stored in a data structure (e.g., a hot spot database), it may be used for the comparison test (monitoring). 따라서, 비닝은 더 나은 분류(탐색을 위한 비닝, 필터링 또는 모니터링)를 제공하기 위해 검사 동안에 수행될 수 있다. Thus, binning can be performed during the inspection in order to provide a better classification (binning for navigation, filtering or monitoring).

대안적인 실시예에서, 컴퓨터 구현 방법은 결함을 검출하기 위해 사용된 검사 시스템 이외의 시스템에 의해 수행된다. In an alternative embodiment, the computer-implemented method is performed by a system other than the inspection system is used to detect defects. 이러한 방식에서, 여기에 기술한 방법 실시예는 "오프-툴"로 수행될 수 있다. In this manner, the method embodiments described herein are "off-tool" can be performed in. 상기 방법을 오프-툴로 수행하는 시스템은 예컨대, 현미경(광학 또는 전자 빔), 리뷰 시스템, 웨이퍼가 로드되지 않은 시스템(예컨대, 독립 컴퓨터 시스템), 또는 상기 방법을 수행하도록 구성될 수 있는 당업계에 알려진 임의의 다른 적합한 시스템을 포함할 수 있다. In the art that can be configured to perform a system is, for example, microscopy (optical or electron beam), a review system, the system the wafer is not loaded (e.g., independent computer system), or the method for performing a tool-off-the method It may include any other suitable system known. 예컨대, 상기 방법은 검출된 결함의 적어도 일부의 이미지를 취득하는데 현미경이 사용되는 웨이퍼의 제 2 패스 동안에 결함 검출 후에 수행될 수 있다. For example, the method has a microscope for obtaining an image of at least a portion of the detected defect can be performed after the fault detection during the second pass of the wafer used. 그러한 이미지 취득은, 전자 빔 현미경이 일부 결함(예컨대, 웨이퍼의 상면 아래에 위치한 결함과 같이 전자 빔 현미경에는 가시적이지 않는 결함)을 촬상할 수 없기 때문에, 광학 현미경을 사용하여 수행할 수 있다. For that image acquisition is not possible to the electron beam microscope imaging the defective part (e.g., electron beam microscopy has defects that are not visible as defects located below the upper surface of the wafer) can be carried out using an optical microscope. 이미지 취득은 오프-라인으로 수행되고, 리뷰를 위해 결함의 더 나은 샘플링을 제공하는데 사용될 수 있다. Image acquisition is off - can be used to provide better sampling of the defect to be carried out in line reviews. 결함의 비닝은 여기에 추가로 기술하는 바와 같이 결함을 분석 및 샘플링하는데 사용할 수 있다. Binning the defects may be used for analysis and sampling of the defect, as described further herein.

일부 실시예에서, 상기 방법은 비닝 단계의 결과에 기초하여 설계 데이터 내의 핫 스팟을 식별하는 단계를 포함한다. In some embodiments, the method comprises the step of identifying the hot spot in the design data based on results of the binning step. 이러한 방식에서, 설계 기반 비닝은 핫 스팟의 탐색을 위해 사용될 수 있다. In this way, design-based binning can be used for the search of hot spots. 또한, 핫 스팟의 탐색은 온-툴로 수행할 수 있다. In addition, the search for the hot spot on - can be carried tools. 상기 방법은 탐색된 핫 스팟과, 위치, 핫 스팟의 위치에 가까운 설계 데이터 등과 같은 핫 스팟의 1 이상의 속성을 포함하는 데이터 구조를 생성하는 단계를 포함할 수 있다. The method may include the step of generating a data structure including one or more properties of the nearest hot spot, such as design data for the retrieved hot spot and a position, the position of the hot spot. 데이터 구조는 리스트, 데이터베이스, 파일 등을 포함할 수 있다. The data structure can include a list, database, file, etc. 핫 스팟은 핫 스팟 관리(가능하게는 온-툴)를 위해 사용될 수 있다. A hot spot is a hot spot management may be used for (the one possible tool). 핫 스팟 관리는 핫 스팟을 탐색하는 단계를 포함할 수 있으며, 이는 여기에 추가로 기술하는 바와 같이 수행할 수 있다. Hot Spot Management may include a step of searching for a hot spot, which may be performed as described further herein. 또한, 설계 기반 비닝에 의해 탐색된 핫 스팟은 디자인스캔, PWQ, DOE, 및 리뷰를 위한 입력으로 사용될 수 있다. In addition, the hot spot found by the design-based binning can be used as input for the design, scanning, PWQ, DOE, and reviews. 대안적으로, 여기에 기술한 방법에 사용된 핫 스팟은 레티클 검사 시스템과 같이 당업계에 알려진 임의의 다른 방법 및 시스템을 사용하여 탐색될 수 있다. Alternatively, the hot spot using the method described herein may be searched using any other method and system known in the art, such as a reticle inspection system.

도 20은 여기에 기술한 실시예에 따라 웨이퍼 상에서 검출된 결함을 비닝하기 위한 컴퓨터-구현 방법을 수행하도록 구성된 모듈(166)에의 입력 및 그것으로부터의 출력의 일 실시예를 도시한다. Illustrates one embodiment of output from the input to the module 166 is configured to perform the methods and implement it - Figure 20 is a computer for binning the defects detected on the wafer in accordance with one embodiment described herein. 모듈(166)은 GDS 패턴 체커(임의의 두 결함의 설계 데이터 스페이스 위치에 가까운 설계 데이터의 위치 또는 설계 데이터의 정확성 체커) 및/또는 유사성 체커(비-정확성 체커)로서 기능하도록 구성될 수 있다. Module 166 is GDS pattern checker (correctness checker of the position or the design data of the near design data, the design data space position of any two defects), and / or affinity checker (non-correctness checker) may be configured to function as a. 모듈은 여기에 기술한 1 이상의 단계를 온-툴 또는 오프-툴로 수행하도록 구성된다. Is configured to perform a tool-module is a one-step or more described herein on-tool or off. 예컨대, 모듈은 여기에 기술한 1 이상의 단계를 온-툴 포스트-프로세스(예컨대, 온-툴, 포스트-결함 검출)로 수행하도록 구성될 수 있다. For example, the module is a one-step or more described herein on-may be configured to perform a (fault detection for example, the on-tool, post) tool post process. 또한, 모듈은 결함 검출 동안에 여기에 기술한 1 이상의 단계를 수행하도록 구성될 수 있다. In addition, the module may be configured to perform one or more step described herein during fault detection. 여기에 기술한 1 이상의 단계를 온-툴로 수행하도록 모듈이 구성되면, 그 모듈은 결함 조직화와 같은 여기에 기술하는 다른 기능을 수행하도록 구성될 수 있다. A step at least one described herein on-when the module is configured to perform a tool, the modules may be configured to perform other functions described herein, such as a defect-organization.

모듈(166)에의 입력은 결함 리스트(168)를 포함한다. Input to the module 166 includes a defect list (168). 일 실시예에서, 결함 리스트(168)는 KLARF 파일 또는 검사 시스템에 의해 생성될 수 있는 다른 표준 파일로 포함되는 정보와 같은 결함 정보를 포함할 수 있다. In one embodiment, the defect list 168 may comprise a fault information, such as information contained in other standard file that can be generated by the file KLARF or inspection system. 모듈에의 입력은, 전술한 바와 같이 결정될 수 있는 좌표 변환 정보와, 설계 데이터를 또한 포함할 수 있다. Input of the module can also include a coordinate transformation information and design data, which can be determined as described above. 그러한 실시예에서, 모듈(166)은 검사 시스템에 의해 보고된 바와 같은 결함 라스트(168) 내의 결함의 위치를 설계 데이터 스페이스 내의 결함의 위치로 변환하도록 구성될 수 있다. In such an embodiment, module 166 may be configured to transform the location of defects in the last defect 168 as reported by the inspection system to the location of the defects in the design data space.

대안적으로, 모듈(166)은 다른 소프트웨어 모듈(변환 기능을 수행하도록 구성된 소프트웨어 모듈)을 통하여 제공된 변환된 설계 데이터 스페이스 좌표에의 접속에 의해 웨이퍼 스페이스 내에서 기능을 수행하도록 구성될 수 있다. Alternatively, the module 166 may be configured to perform a function within the wafer by a space connected to the transformed design space coordinate data provided by the (software module configured to perform a conversion function), other software modules. 다른 대안에서, 결함 리스트(168)는 설계 데이터 스페이스 내의 결함의 위치를 포함할 수 있다. Alternatively, the defect list 168 may include the location of the defects in the design data space. 그러한 실시예에서, 검사 시스템에 의해 보고된 결함 위치는 다른 소프트웨어 모듈에 의해 설계 데이터 스페이스 내의 결함 위치로 변환될 수 있다. In such an embodiment, the fault location reported by the inspection system may be converted to the defect position in the design data space by the other software modules. 그러한 결함 정보는 동일한 연산 하드웨어 상에서 또는 네트워크 연결된 연산 하드웨어의 세트 사이에서, 프로세스내 또는 프로세스간 통신을 통하여 적합한 데이터 파일 포맷으로 또는 프로그램 수단을 통해 모듈(166)에 입력될 수 있다. Such fault information may be input between the same operation network or in hardware associated set of computing hardware, or in the process module 166 through a suitable data file format or the program means through the inter-process communication. 이러한 방식에서, 결함 정보는 모듈을 다른 시스템에 결합하는 전송 매체를 통해 다른 시스템에 의해 모듈(166)에 제공될 수 있다. In this way, defect information may be provided via a transmission medium coupling a module to the other modules in the system 166 by the other system. 전송 매체는 당업계에 알려진 임의의 적합한 전송 매체를 포함할 수 있고, "유선" 또는 "무선" 전송 매체 또는 이들의 일부 조합을 포함할 수 있다. Transmission media may include any suitable transmission medium known in the art, and may include "wired" or "wireless" transmission medium or a combination of some of these.

여기에 기술한 1 이상 실시예의 1 이상의 단계를 수행하도록 모듈에 의해 사용될 수 있는 모듈(166)에 추가적인 입력(도 20에는 도시 생략)이 제공될 수 있다. Here a first additional input to the module 166 that may be used by the module to perform the above exemplary embodiment 1 described in the steps above may be provided (Fig. 20 is not shown). 추가적인 입력은, 전기 검사 데이터, 1 이상의 웨이퍼에 대한 결함 정보, 핫 스팟 또는 위크(weak) 스폿 정보("위크 스폿"은 비한정적으로 포스트-OPC 입증 소프트웨어와 같은 모델 기반 시뮬레이션과, 비한정적으로 PWQ와 같은 실험적 방법에 의해 식별된 설계 내의 잠재적인 위크 지점의 위치로서 일반적으로 규정됨), 검색창 사이즈(예컨대, 전술한 바와 같은 설계 데이터 스페이스 내의 소스 및 타깃 결함의 위치에 가까운 설계 데이터 부분의 치수, 또는 소스 결함 확대 및 타깃 결함 확대 치수), 유사성에 대한 일부 소정의 기준(예컨대, 유사도 임계), 또는 이들의 일부 조합과 같이 이용가능한 임의의 다른 결함 및/또는 설계 데이터 정보를 포함할 수 있다. Additional inputs, electrical test data, the defect information, the hot spot or weak (weak) spot information ( "weak spot" for at least one wafer without limitation, post -OPC model as evidenced software-based simulation and, as non-limiting PWQ It is generally defined as a) a location of a potential weak point in the design identified by an experimental method, such as a search window size (e.g., close to the design data, the dimensions of the part on the location of the source and target defects in the design data space as described above may include, or source fault-up and the target defect-up dimensions), and some predetermined reference (for example, the similarity threshold), or any other defect and / or design data information available, such as these, some combination of the similarity .

또한, 핫 스팟은 설계 데이터에 기초하여 미리 그룹화될 수 있다. In addition, the hot spots may be pre-grouped on the basis of the design data. 예컨대, 적어도 유사한 설계 데이터에 가까이 위치한 핫 스팟은 서로 연관 지어지고, 여기에 기술한 방법 및 시스템 실시예는 핫 스팟의 그러한 상호연관을 수행할 수 있다. For example, are built in the hot spot closer to the at least similar design data are associated with each other, a method and system embodiments described herein may perform such correlation of the hot spot. 상호 연관지어진 핫 스팟은 여기에 추가로 기술하는 바와 같이 결함을 비닝하는데 사용될 수 있다. Correlating built hot spot may be used for binning defects, as described further herein. 그러한 일 실시예에서, 모듈(166)은 각 그룹 내의 결함이 서로 상호 연관지어진 핫 스팟의 위치에만 적어도 유사한 설계 데이터 스페이스 내의 위치를 갖도록 결함을 그룹으로 비닝하도록 구성될 수 있다. In such an embodiment, module 166 may be configured to have a position in space where only at least similar design data of a hot spot with the defects in each grouped together so as to correlate binning the defects into groups. 이러한 방식에서, 상기 모듈은 설계 데이터를 사용하지 않고 결함을 비닝하도록 구성될 수 있다. In this manner, the module may be configured to binning defects without using the design data. 또한, 상호 연관지어진 핫 스팟의 1 이상의 속성이 나중의 분석에 사용하기 위해 결정될 수 있다(예컨대, KP와 같은 수율 정보가 상호 연관지어진 핫 스팟에 대해 결정될 수 있다). In addition, correlation has at least one property of the built in the hot spot can be determined for use in the analysis of the latter (for example, may be determined for a hot spot yield built information is correlated, such as KP). 이러한 방식에서, 결함이 상호 연관지어진 핫 스팟에 대응하는 그룹으로 비닝되는 경우, 상기 모듈은 결함 그룹에 대한 상호 연관지어진 핫 스팟에 대하여 결정된 기대되는 수율 영향을 보고할 수 있다. If in this manner, that is binned into groups corresponding to the hot spot is built fault correlation, the module may report the expected yield effects that are determined with respect to the hot spots correlate built on a defect group.

모듈(166)은 설계 데이터 스페이스 내의 다른 결함의 위치에 가까운 설계 데이터가 매치하는지를 "체크"하여 결함 리스트(168) 내의 결함을 비닝함으로써 GDS 패턴 체커로서 기능하도록 구성될 수 있다. Module 166 may be configured to function as a GDS checker pattern by binning the defects in the near design data is "checked" whether to match the defect list 168, the location of other defects in the design data space. 이러한 방식에서, 모듈(166)은 각 그룹 내의 결함이 매칭 설계 데이터에 가까운 설계 데이터 스페이스 내에 위치되도록, 결함을 그룹으로 비닝하도록 구성될 수 있다. In this manner, the module 166 is to be located in the near space in the design data is design data matching the defect in each group may be configured to binning the defects into groups. 또한(또는 대안적으로), 모듈(166)은 설계 데이터 스페이스 내의 다른 결함의 위치에 가까운 설계 데이터의 유사도를 체크하여, 결함 리스트(168) 내의 결함을 비닝함으로써 유사도 체커로서 기능하도록 구성될 수 있다. In addition (or alternatively), the module 166 may be configured to function as a similarity checker by binning defects in checking the degree of similarity between the near design data on the position of the other defects in the design data space, the defect list 168 .

모듈(166)의 출력은 출력(170)을 포함할 수 있다. The output of the module 166 may include an output 170. 출력(170)은, 검사 시스템에 의해 보고된 바와 같은 결함 위치의 x 및 y 좌표, 설계 데이터 스페이스 내의 결함 위치의 x 및 y 좌표, 결함이 동일한 그룹으로 비닝되는 그룹의 아이덴티티(예컨대, 1, 2, 3, a, b, c 등)(예컨대, 결함이 동일한 그룹으로 비닝되는 경우, 그것들의 아이덴티티는 동일할 수 있다), 및 타깃 부분의 중심과 소스 부분 내의 설계 데이터에 매치하거나 적어도 유사한 설계 데이터가 위치하는 타깃 부분 내의영역의 중심 사이의 x 및/또는 y 방향에서의 시프트 또는 오프셋을 비한정적으로 포함한다. Output 170, x and y coordinates of the defect positions in the x and y coordinates, the design data space of the defect position as reported by the inspection system, the identity of the group defects are binned in the same group (e.g., 1, 2 , 3, a, b, c, etc.) (e.g., if the defect is binned in the same group, their identity may be the same), and the target center and the design data match or at least similar to the design data in the source area of ​​the portion the shift or offset in the x and / or y-direction between the center of the target area in a location area that includes the non-limiting. 출력은 당업계에 알려진 임의의 적합한 포맷(예컨대, 간단한 텍스트 파일 포맷)을 갖는 1 이상의 데이터 구조를 포함할 수 있다. The output may include any suitable format (e.g., a simple text file format) at least one data structure having a known in the art. 또한, 출력은 그 출력이 나중에 액세스 및/또는 분석될 수 있도록 당업계에 알려진 임의의 적합한 저장 매체에 저장될 수 있다. The output is output that can be stored on any suitable storage medium known in the art for later be accessed and / or analyzed. 출력은 여기에 추가로 기술하는 바와 같이 저장 및 사용될 수 있다. Output can be stored and used as will be described further herein.

또한(또는, 대안적으로), 도 21에 도시한 바와 같이, 모듈(166)의 출력은 설계 데이터 스페이스 내의 각 결함의 위치에 가까운 설계 데이터가 설계 데이터 스페이스 내의 각각의 다른 결함의 위치에 가까운 설계 데이터와 얼마나 유사한지(예컨대, % 유사)를 나타내는 테이블을 포함할 수 있다. In addition (or alternatively), the output of one, the module 166 as shown in 21, is close to the design with the location of each of the other defects in the near design data is design data space, the positions of the defects in the design data space how similar the data may include a table that indicates (e.g.,% similarity). 도 21에 도시한 예에서, 설계 데이터 스페이스 내의 결함(1 및 2)의 위치에 가까운 설계 데이터의 부분은 40% 유사하지만, 설계 데이터 스페이스 내의 결함(1 및 3)의 위치에 가까운 설계 데이터의 위치는 95% 유사하다. In one illustrated in Figure 21 for example, design data portion of the near design data on the location of the defect (1) and (2) in the space is similar to 40%, but the location of the nearest design data on the location of the defect (1) and (3) in the design data space it is similar to 95%. 이러한 방식에서, 상기 방법은 어느 결함을 동일한 그룹으로 비닝할지를 결정하기 위해 도 21에 도시한 출력을 사용할 수 있다. In this manner, the method may be used for the output shown in Figure 21 to determine whether any binning the defects in the same group. 예컨대, 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분이 90% 이상 유사한 경우, 결함은 동일한 그룹으로 비닝할 수 있다. For example, when the portion of the design data to the near location of the defects in the design data space a similar 90% or more, the defect can be binned in the same group. 또한, 도 21에 도시한 바와 같이, 설계 데이터 스페이스 내의 결함(1)의 위치에 가까운 설계 데이터의 부분이 설계 데이터 스페이스 내의 양쪽의 결함(3 및 4)의 위치에 가까운 설계 데이터의 부분에 90% 이상 유사하다. In addition, as shown in Fig. 21, the design, the portion of the near design data on the location of the defect (1) in the data space of 90% on the part of the near design data on the location of the defect (3, 4) on both sides in the design data space at least similar. 이러한 방식에서, 결함(1, 3 및 4)은 동일한 그룹으로 비닝될 수 있다. In this manner, the defect (1), (3) and (4) can be binned in the same group.

다른 예에서, 도 22에 도시한 바와 같이, 모듈(166)의 출력은 상이한 그룹의 함수로서 결함의 수(예컨대, 결함 카운트 또는 빈도)를 나타내는 그래프(예컨대, 바 그래프)를 포함할 수 있다. In other instances, may be the output of, the module 166 as shown in 22 includes a graph (for example, a bar graph) as a function of the different groups, which is the number of the defect (e.g., defect count or frequency). 각각의 상이한 그룹은 전술한 바와 같이 동일하거나 적어도 유사한 설계 데이터에 가까운 설계 데이터 스페이스 위치에 위치한 결함을 포함한다. Each of the different groups is equal to or a defect in the near design data space located at least similar design data, as described above. 이러한 방식에서, 도 22에 도시한 출력은 설계 내의 어느 패턴이 더욱 결함적인지에 관한 정보를 제공한다. In this way, also the output shown in Fig. 22 provide information about the patterns which are more jeokinji defect in the design. 차트는 각종 설계 콘텍스트(예컨대, 기능 블록에 의한 백그라운드 패턴 콘텍스트)에 의해 오류 패턴 유형을 제공할 수 있다. Chart may provide error pattern type by various design context (e.g., the background pattern context by the functional block). 차드 내의 정보는, 공통 설계 패턴에 가까운 설계 데이터 스페이스 내에 위치한 결함의 공간적 분포에 관한 정보를 제공하기 위해서, 여기에 추가로 기술하는 바와 같이 환형 또는 각도 영역으로 추가로 분할될 수 있다. Information within CHAD, there, may be divided further in an annular shape or angle region, as described further herein in order to provide information about the spatial distribution of a defect in the near design data space to a common design pattern. 이러한 정보 및 유사하거나 다른 정보는 여기에 기술한 방법의 1 이상의 단계를 수행하는데 사용할 수 있다(예컨대, 백그라운드 패턴 콘텍스트에 기초한 결함 샘플링). These and similar information, or other information may be used to perform one or more steps of the methods described herein (e.g., the defect sampling based on the background pattern context). 각각의 그룹으로 비닝된 결함에 관한 추가적인 정보는 여기에 기술한 임의의 방법의 임의의 단계를 사용하여 결정될 수 있다. Additional information relating to the binning defects in each group may be determined using any of the steps of any method disclosed herein.

모듈(166)은 도 20 내지 도 22에 도시한 단지 하나의 포맷의 출력을 제공할 수 있다. Module 166 may provide an output of only one of the formats shown in FIGS. 20 to 22. 하지만, 모듈은 도 20 내지 도 22에 도시한 포맷의 1 이상의 출력을 제공할 수 있다. However, the module may provide output to one or more of the formats shown in FIGS. 20 to 22.

모듈(166)의 다른 입력 및 출력의 추가적인 예는 도 23에 도시된다. Further examples of other inputs and outputs of the modules 166 is shown in Fig. 도 23에 도시한 바와 같이, 모듈(166)에의 하나의 입력은 웨이퍼 상의 검출 결함의 위치를 나타내는 웨이퍼 맵(172)을 포함할 수 있다. As shown in Figure 23, one of the inputs to the module 166 may include a wafer defect detection map 172 represents the position in the wafer. 웨이퍼 맵은 검사 시스템에 의해 생성될 수 있다. A wafer map may be generated by the inspection system. 웨이퍼 맵은 웨이퍼 상의 결함의 위치를 나타낼 수 있지만, 결함에 관한 임의의 다른 정보는 나타내지 않는다. Wafer maps, but to indicate the position of the defect on the wafer, it does not represent the any other information about the defects. 예컨대, 웨이퍼 맵(172)에 대응하는 바 그래프(174)는 검사된 웨이퍼의 층에 대응하는 단일 그룹 내의 검출 결함의 모두를 나타낸다. For example, the bar graph 174 corresponding to the wafer map (172) shows all of the detected defect in a single group corresponding to the layers of the test wafer.

모듈(166)의 출력은 웨이퍼 상의 검출된 결함의 위치를 나타내는 웨이퍼 맵(176)을 포함할 수 있고, 동일한 그룹으로 비닝된 결함은 웨이퍼 맵 내에서 동일한 특징(예컨대, 다른 그룹에 대한 다른 컬러 또는 심볼)으로 지시된다. Module 166 output can include a wafer map (176) indicating the position of the defects detected on the wafer, the defect binned in the same group are different colors for the same characteristics (e.g., different groups within the wafer map or the It is indicated by the symbol). 결함은 여기에 추가로 기술하는 바와 같이 비닝될 수 있다(예컨대, 공통 GDS 레이아웃에 의한 결함의 자동 그룹화). Defects may be binned as described further herein (e.g., automatic grouping of defects by the common layout GDS). 이러한 방식에서, 웨이퍼 맵(176)은 웨이퍼 상의 개별 결함의 위치와, 개별 결함이 비닝된 그룹을 지시한다. In this manner, the wafer map 176 indicating a position and a group of individual flaws binning of individual defects on the wafer. 출력은, 모니터링 및 근본 원인 결정을 강화하기 위하여, KLA-Tencor사로부터 상업적으로 입수가능한 KLARITY DEFECT SSA와 같은 공간적 시그네처 분석(SSA; spatial signature analysis) 툴에 의해 전송되고 사용될 수 있다. Output, and spatial signature analysis, such as a KLA-Tencor KLARITY DEFECT SSA commercially available from captured to enhance the monitoring and determine the root cause; is transmitted by the (SSA spatial signature analysis) tools can be used.

모듈의 출력은 적층된 다이 맵, 적층된 레티클 맵 또는 적층된 웨이퍼 맵을 포함할 수 있고, 그것에서 결함은 패턴 그룹을 나타내도록 표시된다. The output of the module may include a stacked die map, laminated or stacked wafer map maps a reticle, defects in it is displayed to indicate a pattern group. 적층 맵은 여러 다이, 레티클, 또는 웨이퍼에 걸쳐 체계적 결함이 통계적으로 일어날 경향이 있는 것을 설명하기 위해 사용할 수 있으며, 공간적 시그네처를 식별하는데 유용하다. Laminated map can be used to describe that which tends to happen to a systematic fault across multiple die reticle, wafer or statistically, it is useful for identifying the spatial signature. 또한, 여기에 기술한 모듈의 임의의 출력은 1 이상의 GDS 클립, 1 이상의 SEM 이미지, 1 이상의 광학 이미지, 또는 이들의 일부 조합을 또한 포함할 수 있다. In addition, any of the outputs of the modules described herein may also include one or more clips GDS, one or more SEM images, at least one optical image, or some combination of these. 모듈의 출력은 여기에 추가로 기술하는 유저 인터페이스 실시예에 같은 유저 인터페이스에 의해 표시될 수 있다. The output of the module may be displayed by the user interface of the user interface embodiments described further herein.

웨이퍼 맵(176)에 대응하는 바 그래프(178)는 각 그룹으로 비닝된 결함의 수를 나타낸다. Bar graph 178 corresponding to the wafer map 176 represents the number of binning defects in each group. 또한, 결함의 각 그룹에 대응하는 레이아웃 패턴 시그네처는 바 그래프와 동일하다. Moreover, the layout pattern signature corresponding to each of the defect groups are the same as the bar graph. 이러한 방식에서, 바 그래프는 가장 많은 결함을 보이는(또는 야기하는) 설계 내의 패턴을 도시한다. In this manner, the bar graph shows the pattern in the design (or a lead) showing the number of defects. 예컨대, 레이아웃 패턴 시그네처(2) 그룹으로 비닝된 비교적 많은 수의 결함은 레이아웃 패턴 시그네처에 대응하는 잠재적 패턴 의존적 오류 메커니즘을 지시한다. For example, a defect of a relatively large number of bins to the layout pattern signature (2) group indicates a potential pattern-dependent failure mechanism corresponding to the layout pattern signature. 이러한 정보는 여기에 기술한 방법의 1 이상의 단계를 수행하는데 사용될 수 있다(예컨대, 설계 백그라운드 콘텍스트에 기초한 결함 샘플링). This information may be used to perform one or more steps of the methods described herein (e.g., the background design defect sampling based on context). 그룹으로 비닝된 결함에 관한 추가적 정보는 여기에 기술한 임의의 방법의 임의의 단계를 사용하여 결정할 수 있다. Additional information about the defect groups to binning can be determined using any of the steps of any method disclosed herein. 모듈(166)은 웨이퍼 맵(176) 및 바 그래프(178)를 포함하는 출력을 생성할 수 있다. Module 166 may generate an output that includes a wafer map 176 and the bar graph 178. 모듈의 출력은 여기에 추가로 기술하는 유저 인터페이스 실시예의 하나와 같은 유저 인터페이스에 의해 표시할 수 있다. The output of the module may be displayed by the user interface, such as a user interface for one embodiment described further herein.

여기에 기술한 방법에 모듈(166)의 출력이 어떻게 사용될 수 있는지의 일 예는 장치 레이아웃 내의 상이한 밀도 영역과 상이한 결함의 상호 연관이다. Here one of that the output of the module 166 in the method described in Example I can be used is the correlation of the different defect densities and different regions in the device layout. 예컨대, 장치 레이아웃은 상이한 영역으로 구획될 수 있다. For example, the device layout can be divided into different regions. 상이한 영역은 도 24에 도시한 바와 같이, 장치의 상이한 영역의 설계 패턴 밀도에 기초하여 결정할 수 있다. As different areas shown in Figure 24, can be determined on the basis of the design pattern density in different areas of the device. 일 예에서, 장치 내의 주요 셀 블록은 상이한 영역으로 구획될 수 있다. In one example, the main cell block in the apparatus may be divided into different regions. 다른 예에서, 장치 레이아웃은 장치 레이아웃에 걸친 각종 장치 구조(예컨대, 콘택, 비어, 금속 라인 등)의 밀도에 기초하여 자동으로 구획될 수 있다. In another example, the device layout is based on the density of the various device structure (e.g., contact, via, metal line and so on) over the device layout can be automatically divided into. 일 실시예에서, 여기에 기술한 방법 실시예는 설계 데이터의 다른 부분에 대한 결함 밀도를 결정하는 단계를 포함한다. In one embodiment, the method embodiments described herein include determining the defect density of the other portions of the design data. 예컨대, 여기에 기술한 방법은 설계 데이터 내의 셀의 다른 부분의 결함 밀도를 결정하기 위해 장치 레이아웃의 구획화에 관한 정보를 사용할 수 있다. For example, the methods described herein may use the information regarding the zoning of the device layout to determine the defect density of the other parts of the cells in the design data. 그러한 일 예에서, 설계 데이터 내의 각 영역에서 검출된 결함의 수가 결정될 수 있다. In one such example, it may be determined the number of defects detected in each area in the design data. 그러한 정보는 바 그래프 또는 임의의 다른 적합한 출력 포맷으로 플롯(plot)될 수 있다. Such information as a bar graph or any other suitable output format can be plotted (plot).

다른 예에서, 모듈(166)은 설계 데이터는 "기능 블록" 또는 "셀 블록"으로 분할한다. In another example, the module 166 is the design data is divided into a "functional block" or a "cell block." 셀 블록은 설계 데이터 내에서 규정되고, 입력/출력(I/O) 블록, 디지털 신호 프로세서(DSP) 블록 등과 같은 설계의 주요 및 덜 주요 서브-셀의 경계를 식별한다. A cell block is specified in the design data, an input / output (I / O) block, the main design and less sub-key, such as a digital signal processor (DSP) block - identifies the boundaries of the cell. 모듈은 각 셀 블록 내의 결함의 빈도를 결정한다. Module determines the frequency of the defects in each cell block. 이러한 방식에서, 설계 내의 주요 또는 덜 주요 셀이 수율 이슈에 다소 민감한지를 결정할 수 있다. In this way, the main or less key cells in the design can determine whether a bit sensitive to the yield issues.

여기에 기술한 실시예는 결함이 위치되는 설계 셀을 결정하기 위해 통계적 접근법을 사용할 수 있다. One embodiment described herein for example, is a statistical approach can be used to determine a cell design in which a defective location. 예컨대, 일부 실시예에서, 상기 방법은 결함이 체계적 결함인지를 결정하는 단계, 2 이상의 체계적 결함이 설계 데이터의 1 이상의 부분에 위치되는지를 결정하는 단계, 및 체계적 결함과 가능성 사이에 상관관계가 존재하는지를 결정하는 단계를 포함할 수 있다. For example, in some embodiments, the method further comprising a correlation step, and orientation between the defect and the possibility of determining whether a defect this stage, the systematic defects of two or more positions in one or more portions of the design data to determine whether a systematic defect It can include determining whether. 특히, 여기에 추가로 기술하는 바와 같이, 설계 데이터(즉, 계층적 설계 데이터)는 설계 데이터 내의 셀과 같은 설계 데이터 내의 결함의 계층을 결정하기 위해 설계 데이터 스페이스 내의 결함의 위치와 조합하여 사용될 수 있다. In particular, as will be more described in here, the design data (i.e., a hierarchical design data), the design data can be used to position the combination of the defects in the space to determine a defect layer of in the design data, such as the cells in the design data, have. 여기에 추가로 기술하는 바와 같이, 설계 데이터 내의 계층은 설계 데이터의 어느 부분이 수율 향상을 위해 사용될 수 있거나 사용되어야 하는지를 결정하는데 사용될 수 있다. As here described by the added, layers in the design data can be used to determine which of the portions must be used or the design data can be used to improve the yield. 결함의 계층 결정에 있어서의 하나의 어려움은 셀이 작아질수록, 셀의 사이즈가 검사 시스템의 좌표 정확도보다 작아지고, 이에 의해, 결함이 위치되는 셀이 결정될 수 있는 정확도를 저하한다는 것이다. One difficulty in the determination of the defect layer is that the cells are smaller, the more, the size of the cell becomes smaller than the coordinate accuracy of the inspection system, and thereby reducing the precision with which the cells to be defect is located may be determined. 이러한 어려움을 극복하기 위해, 설계 데이터의 각종 부분에 결함이 위치되는 확률(각각의 결함이 상이한 셀에 위치되는 확률)을 결정하는데 통계를 사용할 수 있다. To overcome these difficulties, (the probability that each of the defects located in different cells), the probability that this defect is located in various parts of the design data can be used to determine the statistics. 이러한 방식에서, 체계적 결함에 있어서, 통계는 설계 데이터의 각종 부분 내에 결함이 위치되는 확률과 체계적 결합 사이의 상관관계가 존재하는지를 결정하는데 사용할 수 있다. In this way, according to a systematic fault, statistics can be used to determine the correlation between the probability of the systematic combination of the defective positions in the various parts of the design data is present.

다른 실시예에서, 모듈(166)에 제공된 입력은 설계 데이터(예컨대, GDS 레이아웃), 검사 데이터(예컨대, 물리적 결함 데이터), 및 선택적으로 메모리 비트맵 및/또는 로직 비트맵을 포함할 수 있다. In another embodiment, the input is provided to the module 166 in the design data (e.g., GDS layout), test data (e.g., a physical defect data), and optionally may include a memory, a bitmap and / or a logic bit map. 모듈은 비한정적으로 탐색, 특징부여, 모니터링 및 디스포지션(disposition)(예컨대, 1 이상의 실행가능한 결정을 함)과 같은 1 이상의 추가적인 단계를 수행하기 위해 입력의 일부 또는 전부를 사용할 수 있다. Module may be a part or all of the input in order to perform an additional step at least one, such as without limitation, navigation, (which, for example, determining one or more viable) characterization, monitoring and disposition (disposition). 모듈은 1 이상의 후술하는 단계에 부가하여 전술한 단계를 수행하도록 구성될 수 있다: 핫 스팟/위크 스폿 데이터 구조 생성, 설계 데이터를 사용하여 결함(예컨대, 광학 또는 전자 빔 검사 시스템에 의해 검출한 결함 및/또는 비트맵으로 표시되는 전기 검사에 의해 검출되는 결함)의 그룹화, 리뷰 샘플 플랜(plan)을 생성, 검사 레시피의 최적화, 리뷰 레시피의 변경(예컨대, 리뷰할 것을 결정), 리뷰 레시피의 최적화, 결함 분석 레시피(예컨대, 인-라인 FIB 프로세스 및/또는 FA 프로세스 동안에 분석할 곳을 가능하게는 여기에 기술한 임의의 다른 정보와 조합하여 설계 콘텍스트에 의해)를 변경, 결함 분석 레시피를 최적화, FIB 프로세스에 대한 샘플링 레시피를 생성, EDX 프로세스, 또는 다른 결함 분석 프로세스, 계측 프로세스를 위한 샘플링 레시피 생성, Module may be configured to perform the steps described above in addition to the steps to be described later or more: a hot spot / weak spot data structure generated by using the design data, the defect (for example, a defect detected by an optical or an electron beam inspection system change in and / or bitmaps create a group, review sample plans (plan) of a defect is detected) by the electric inspection, the optimization of the inspection recipe, review recipe represented by the following formula (for example, decided to review), optimization of the review recipe , fault analysis recipe changes (e.g., in the line FIB process and / or enables a change to be analyzed during a FA process, in combination with any other information described herein by the design context) optimized for a fault analysis recipe, generating a sampling recipe for the FIB process, EDX process, or other process, a fault analysis, sampling recipe created for the measurement process, DOI 및 가능하게는 유형 및 위치와 같은 DOI의 1 이상의 속성. DOI and possibly one or more attributes of the DOI such as type and location. 또한, 전술한 임의의 샘플링 플랜 또는 샘플링 레시피는 비닝의 결과에 기초하여 동적으로 결정될 수 있다. In addition, any of the sampling plan or sampling recipe described above may be determined dynamically based on a result of the binning. 그러한 일 예에서, 모듈은 인라인 결함 데이터 및 비트맵 데이터에서 검출될 수 있는 잠재적 DOI를 예측하기 위해, 설계 데이터를 분석하거나, DRC로부터의 결과와 같은 설계 데이터의 분석 결과를 취득하도록 구성될 수 있다. In one such example, the module may be to estimate the potential DOI that can be detected in the in-line defect data and bitmap data, analyze the design data, configured to acquire the analysis result of the design data, such as results from the DRC .

전술한 바와 같이, 모듈(166)은 데이터베이스와 같은 데이터 구조를 생성하도록 구성될 수 있다. As described above, the module 166 may be configured to generate a data structure such as a database. 예컨대, 일부 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 체계적 결함과 잠재적 체계적 결함의 위치와, 체계적 결함 및 잠재적 체계적 결함의 1 이상의 속성을 포함하는 데이터 구조를 생성하는 단계를 포함한다. For example, in some embodiments, the method comprises the step of generating a data structure including the location and, systematic defect and at least one property of the potential systematic defects systemic deficiencies and potential systemic defects in the design data space. 그러한 데이터베이스는 일반적으로 "핫 스팟" 데이터베이스라 칭할 수 있다. Such a database may be generally referred to as "hot spots" database. 데이터베이스는 위크 스폿, 조정적인 핫 스팟, 및 콜드 스폿(수율 영향이 없거나 작은 체계적 결함을 낳는 설계 데이터의 비-중요 영역(예컨대, 더미 구조, 더미 충전 영역 등))에 관한 정보를 포함할 수 있다. Database weak spot, the adjustment of the hot spot and cold spot may include information about (the yield of the design data, influence is not present or lays a small systematic fault non-critical areas (e.g., the dummy structure, the dummy fill regions, etc.)) . 데이터베이스는 잠재적 결함 및 실제 체계적 결함의 위치 및 다른 속성(예컨대, 설계 콘텍스트, KP, 다른 수율 특성 등)를 포함할 수 있다. Database may include actual and potential defects systematic position and other properties of the defect (e.g., the design context, KP, different yield characteristics, and so on).

핫 스팟 데이터베이스 내의 데이터는 각종 소스로부터 취득할 수 있다. Data in the hot spot database may be obtained from various sources. 예컨대, 데이터베이스는 모든(또는 적어도 일부) 가능한 소스로부터의 체계적 이슈에 관한 데이터를 포함하는 유연한 데이터베이스로서 구성될 수 있다. For example, the database may be configured as a flexible database containing data relating to systematic artifacts from all available sources (or at least some). 예컨대, 모듈에의 입력의 일부는 데이터베이스에 포함될 수 있다. For example, some of the inputs of the module may be included in the database. 그러한 일 예에서, 검사 결과(예컨대, PWQ 결과, BF 및/또는 DF 검사에 의해 검출된 결함, 메모리 비트맵, 로직 비트맵 등)가 데이터베이스에 포함될 수 있다. In one such example, the test results (e.g., PWQ result, BF and / or a defect detected by the inspection DF, a memory bitmap, the bitmap logic, etc.) may be included in the database. 일부 실시예에서, 데이터베이스는 리소그라피 및 CMP와 같은 1 이상의 반도체 제조 프로세스에 대한 설계 룰을 포함할 수 있다. In some embodiments, the database may include design rules for the one or more semiconductor manufacturing processes, such as lithography and CMP. 다른 실시예에서, 데이터베이스는 OPC 시뮬레이션의 결과와 같은 설계 데이터에 대해 수행된 시뮬레이션을 포함할 수 있다. In another embodiment, the database may include a simulation performed on the design data, such as the result of the OPC simulation. 이러한 방식에서, 다중-소스 상호연관은 핫 스팟과 체계적 결함을 식별하기 위해 사용될 수 있다. In this way, the multi-source correlation can be used to identify systematic defects and hot spots.

전술한 바와 같이, 상기 방법은 설계 데이터에 기초하여 결함을 비닝하는 단계를 포함한다. As described above, the method includes binning the defects based on the design data. 그러한 일 실시예에서, 여기에 기술한 방법은 설계 데이터의 1 이상의 속성에 기초하여 결함이 뉴슨스 결함인지를 결정하는 단계를 포함한다. In one such embodiment, the method described herein is based on one or more attributes of the design data, comprising: determining whether a new defect is a defect CL. 이러한 방식에서, 뉴슨스 결함은 콘텍스트 정보에 기초하여 식별될 수 있다. In this manner, the new CL defects can be identified on the basis of the context information. 일부 실시예에서, 상기 방법은 검사 프로세스 결과의 S/N을 증가시키기 위해, 결함의 위치에 가까운 설계 데이터에 기초하여, 결함이 검출된 검사 프로세스의 결과로부터 결함의 일부를 제거하는 단계를 포함한다. In some embodiments, the method for increasing the S / N of the inspection process results, on the basis of a short design data on the location of the defect, and a step of removing a portion of the defect from the results of the inspection process, a defect is detected . 이러한 방식에서, 설계 데이터 스페이스 내의 결함의 위치에 가깝게 위치한 설계에 관한 정보는 검사 결과에서의 노이즈를 줄여서, 검사 결과의 S/N을 증가시키도록 사용될 수 있다. In this way, information about the design located close to the location of the defects in the design data space may be used to reduce the noise in the test result, to increase the S / N of the test results. 예컨대, 설계의 비-기능 영역에서의 결함은 검사 결과가 후속 분석에 사용되기 이전에, 그룹으로 비닝되고 그 검사 결과로부터 뉴슨스로서 필터링될 수 있다. For example, the design of the non-defective in the functional area is test results may be used prior to the subsequent analysis, and binning the group from the test results to be filtered as New CL. 다른 예에서, 웨이퍼의 주의 영역 또는 비-주의 영역에 결함이 위치되는지를 기초하여 결함을 분리할 수 있다. In another example, the attention region or the ratio of the wafer on the basis of the location that the defect in the attention area may be isolated defects. 추가적인 예에서, 체계적이지만 뉴슨스 결함(예컨대, 비-DOI)이 발생하는 것으로 알려진 설계의 일부에 위치된 결함은 DOI에 대한 결과의 S/N을 증가시키기 위해 검사 결과로부터 제거될 수 있다. In a further example, the systematic, but the defect is located in a part of the design are known to occur in New CL defect (for example, Non--DOI) can be removed from the test results in order to increase the S / N of the result of the DOI. 뉴슨스 결함이 발생하는 것으로 알려진 설계의 1 이상의 부분은 유저에 의해 결정되고 설계 라이브러리와 같은 데이터 구조에 저장될 수 있다. One or more portions of the known designs to new CL in which the defect occurs can be determined by the user stored in a data structure, such as a design library. 예컨대, 뉴슨스 결함이 발생하는 것으로 알려진 설계의 부분은 특히 유저가 감독된 비닝을 위해 사용하도록 선택한 다각형을 포함할 수 있다. For example, the portion of the known design by New CL is generated defects may include a polygon selected to be used for binning a particular user is directed. 또한, POI가 비닝 방법을 수행하기 이전에 규정되면, 비닝 방법은 규정된 POI를 사용하여 감독된 비닝을 수행할 수 있다. Also, when the POI is prescribed before performing the binning method, a binning process can be performed using a supervised binning rules POI. 대안적으로, POI는 여기에 추가로 기술하는 바와 같은 방법에 의해 결정할 수 있다. Alternatively, POI may be determined by the same method as that described further herein. 여기에 기술한 방법은 검사 시스템상에서의 감독된 비닝을 수행하는 단계와, 검사 결과로부터 뉴슨스 결함을 배제시키는 단계를 포함할 수 있다. One method described herein may comprise excluding the new CL defect from the step and scan results to perform a supervised binning on the inspection system.

전술한 바와 같이 결함의 일부를 제거하여, 검사 결과의 S/N을 증가시키는 것은 검사 결과의 포스트-처리에 대해 유리할 수 있다. To remove a portion of the defects as described above, increasing the S / N of the test results of the post-test results it can be beneficial for the treatment. 예컨대, 결함의 일부(예컨대, 수율에 영향을 미치지 않는 결함)를 제거하는 단계는 결함의 비닝 이전에 수행할 수 있고, 관심 있는 유형의 결함에 대한 비닝 결과의 S/N을 증가시킬 수 있다. For example, removing a portion of the defect (e.g., a defect which does not affect the yield) can be carried out prior to binning of a defect, it is possible to increase the S / N of the binning results for a defect of the type of interest. 또한, 결과의 S/N이 높고 노이즈를 적게 포함하는 경우, 여기에 기술한 방법의 검사 결과의 분석은 신속하고 더욱 정확해질 수 있다. In addition, a high S / N of the result if it contains less noise, the analysis of the test results of the methods described herein may be more quickly and accurately. 하나의 특히 이로운 예에서, PWQ 방법에서, 노이즈의 주요 소스는 결함으로서 검출되는 라인 단부 단축화(LES; line end shortening)이다. A; (line end shortening LES) in a particularly advantageous example, PWQ way, the main source of noise is line end shortening is detected as a defect. 하지만, LES는 일반적으로 수율에 현저한 영향을 미치지 않는다. However, LES generally do not have a significant impact on yield. 따라서, 유저는 LES에 대하여 주의를 기울이지 않으며, LES가 비교적 큰 수로 나타날 수 있기 때문에, 검출된 LES는 수율에 더 관련 있는 다른 결함을 압도할 수 있다. Thus, the user does not pay attention to the LES, because the LES may appear relatively large number of the detected LES can overwhelm other defects more relevant to the yield. 그와 같이, 여기에 기술하는 바와 같이 검사 결과로부터 검출된 LES를 제거하는 것은 검사 결과의 추가의 처리에 대하여 특히 이롭다. As such, the removal of the detected LES from the test results as described herein is especially advantageous with respect to further processing of the test results. 결함은 광학적 또는 전자 빔 검사 시스템에 의해 검출되는 결함을 포함할 수 있다. Defect may include a defect which is detected by an optical or an electron beam inspection system. 또한, 여기에 추가로 기술하는 바와 같이, 검사 레시피는 검사 동안에 이들 결함을 구별하기 위해 설계 콘텍스트에 기초하여 생성될 수 있다. Further, as described further herein, the inspection recipe may be generated based on the design context for differentiating between these defects during the test. 이러한 방식에서, 여기에 기술한 방법 및 시스템은 많은 DOI를 검출하고, 많은 뉴슨스 결함을 억제하고, 체계적 및 랜덤 결함과 패턴을 체계적 결함의 비닝에 기초하여 분류할 수 있는 검사 레시피를 생성하는데 사용할 수 있다. In this manner, the methods described herein and the system detects the number of DOI, many new CL suppress the defect, the systematic and used to create an inspection recipe that can be classified based on binning the systematic defect random faults and pattern can.

다른 실시예에서, 상기 방법은 1 이상의 그룹의 결함의 적어도 일부를 리뷰하고, 검사 프로세스 결과의 S/N을 증가시키기 위해 결함이 검출된 검사 프로세스의 결과로부터 뉴슨스 결함에 대응하는 1 이상의 그룹을 제거하여, 1 이상의 결함이 뉴슨스 결함에 대응하는지를 결정하는 단계를 포함한다. In another embodiment, the method of the review at least a portion of the at least one group of defects, and the defect detection in order to increase the S / N of the inspection process results in the inspection process at least one group corresponding to the new CL defect from results removed, and a step of determining whether at least one fault corresponding to the new defective CL. 결함의 적어도 일부를 리뷰하는 단계는 여기에 기술하는 바와 같이 또는 당업계에 알려진 임의의 다른 적합한 방식으로 수행할 수 있다. Comprising: a review at least a portion of the defect may be carried out in any other suitable manner as known in the art or as described herein. 1 이상이 결함 그룹이 뉴슨스 결함에 대응하는지의 결정은 임의의 적합한 방식으로 임의의 리뷰 결과를 사용하여 수행할 수 있다. The decision of one or more defects that group corresponds to the new CL defects can be carried out using any of the review results in any suitable manner. 1 이상의 결함 그룹이 뉴슨스 결함에 대응하는 경우, 1 이상의 그룹은 검사 결과 내의 DOI의 S/N을 증가시키기 위해 검사 결과로부터 제거(필터링)될 수 있다. If the at least one defect group corresponding to the new CL defect, at least one group may be removed (filtered) from the test results in order to increase the S / N of the DOI in the test results.

전술한 바와 같이, 여기에 기술한 실시예는 웨이퍼 상에 인쇄된 바와 같은 백그라운드 정보 및/또는 결함 정보와 대조적으로 결함을 비닝하기 위해 설계 데이터 및 설계 데이터 내의 결함 위치를 이롭게 사용할 수 있다. As described above, the embodiments described herein may be used beneficially a defect position in the design data and design data for binning defects, in contrast with the background information and / or fault information as printed on the wafer. 하지만, 설계 데이터 스페이스 내의 설계 데이터는 결함을 비닝하기 위해(예컨대, 다른 그룹으로 비닝된 결함 사이의 더 우수한 분리를 위해) 다른 정보와 조합하여 사용될 수 있다. However, the design data in the design-space data may be used in combination with other information (e.g., for a better separation between the binning defects into different groups) for binning defects. 예컨대, 일 실시예에서, 결함을 비닝하는 단계는, 각 그룹의 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 위치가 적어도 유사하고, 각 그룹의 결함의 1 이상의 속성이 적어도 유사하도록, 결함을 그룹으로 비닝하는 단계를 포함한다. For example, in one embodiment, the step of binning the defects, similar to the position of the near design data on the location of the defects in the design data space in each group at least, and to a similar at least one or more properties of the defect in each group defective and a step of binning in groups. 결함의 속성은 여기에 기술한 임의의 속성을 포함할 수 있다. Properties of defects may include any one of the properties described herein. 또한, 결함 속성은 검사 결과로부터 결정될 수 있는 임의의 결함 속성을 포함할 수 있다. In addition, defect attributes may include any of a defect attribute that can be determined from the test results. 그와 같이, 비닝 단계는 설계와 1 이상의 속성의 조합을 사용하여 수행할 수 있다. As such, the binning step may be performed using any combination of the above design of the first property. 이러한 방식에서, 상기 방법은 설계 데이터 및 결함 속성에 기초하여 결함을 그룹으로 분리할 수 있다. In this manner, the method may based on the design data, the defect attributes to separate the defect groups. 따라서, 적어도 부분적으로 유사한 설계 데이터의 부분 내의 설계 데이터 스페이스에 위치한 상이한 유형의 결함을 분리할 수 있다. Therefore, it is possible to separate the different types of defects in the design data space in the data part of a similar design, at least in part. 그러한 비닝 단계는 상이한 결함 메커니즘이 발생하는 속도 및 설계 데이터 영역 내의 상이한 결함 메커니즘을 식별하는데 이롭게 사용할 수 있다. Such binning step may advantageously be used to identify different defects in a mechanism different failure mechanisms production rate and the design data area. 다른 실시예에서, 결함의 위치에 가까운 설계 데이터의 부분은 결함이 위치하는 설계 데이터를 포함할 수 있다. In another embodiment, the portion of the design data to the near location of the defect may include the design data of the defect location. 즉, 비닝을 위해 비교된 설계 데이터의 부분은 결함 "후방의" 설계 데이터를 포함할 수 있다. That is, the portion of the design data comparison for binning may include defects "on the back" design data. 이러한 방식에서, 비닝은 결함이 위치하는 설계 데이터에서의 구조 사용에 의한 구조 비닝을 포함할 수 있다. In this way, binning may include binning structure by using the structure of design data in which the defect is located. 그러한 비닝은, 비닝에 대해 정확한 구조가 사용되는 확률이 비교적 높도록, 결함 위치가 비교적 높은 좌표 정밀도로 보고되는 결함에 대하여 비닝을 수행할 수 있다. Such binning, the probability that the exact structure used for the bins to be relatively high, it is possible to perform a binning with respect to the defects reported in defect position is relatively high coordinate precision. 본 실시예에서 사용된 설계 데이터가 웨이퍼 상에 인쇄되는 바와 같은 설계 데이터가 아니기 때문에, 결함 "후방의" 설계 데이터를 사용하는 것은 여기에 기술한 실시예에서 가능하다. Because of the design data used in this embodiment is not the design data as printed on the wafer, the defect is to use the "rear" of design data is available from the embodiments set forth herein. 대조적으로, 웨이퍼 상의 결함은 웨이퍼 상의 동일한 위치 또는 결함 주위의 영역에 인쇄되는 설계 데이터를 가릴 수 있고, 이는 웨이퍼 상에 인쇄된 바와 같은 설계 데이터에 기초하는 결함 비닝을 위한 방법의 정확도를 추가로 저하할 수 있다. In contrast, defects on the wafer may obscure the design data to be printed in the area around the same position or defects on the wafer, which decrease further the accuracy of the method for the defect binned based on the design data as printed on the wafer can do. 다른 실시예에서, 여기에 기술한 실시예에 사용된 결함의 위치에 가까운 설계 데이터의 부분은 결함의 위치 주위의 설계 데이터를 포함한다. In another embodiment, the portion of the design data to the near location of the defects used in the embodiment described herein comprises a design data around the location of the defect. 또한, 비닝은 결함이 위치된 구조 및 설계 데이터 내의 결함의 위치 주위 또는 그것에 가까운 구조를 사용하여 수행될 수 있다. Furthermore, binning may be performed using the position of the defect around or close to it in the structure where the defects are structural and design data.

전술한 바와 같이, 비닝은 설계 데이터의 부분 내의 결함의 위치에 대한 고려 없이 수행할 수 있다. As described above, binning may be performed without having to be concerned about the position of a defect in a portion of the design data. 그러한 비닝은 비교적 낮은 정확도로 결함 위치를 보고하는 검사 시스템에 의해 검출되는 결함에 대해 특히 이롭다. Such binning is especially advantageous for the defect detected by the inspection system to report the fault location to a relatively low accuracy. 또한, 그러한 비닝은 설계 데이터의 어느 부분이 특히 높은 결함 및/또는 특히 높은 결함률을 나타내는지와 같은 중요한 정보를 제공하면서 실질적으로 높은 정확도의 비닝 결과를 생성할 수 있다. Furthermore, such bins may produce a substantially binning results of high accuracy, providing valuable information such as indicating whether a certain part is particularly high defect and / or particularly high defect rates of the design data. 하지만, 추가적인 실시예에서, 결함의 비닝은 각 그룹에서의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하고, 부분 내의 다각형에 대한 각 그룹 내의 결함의 위치가 적어도 유사하도록, 결함을 그룹으로 비닝하는 단계를 포함한다. However, in a further embodiment, the defect binning is a, defects that are similar, at least the location of the defect in each group for the polygon in, and part of at least a similar portion of the near design data on the location of the defect in each group Group binning and a step of. 이러한 방식에서, 비닝은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 부분과 설계 데이터의 부분에서의 결함의 위치의 조합을 사용하여 수행할 수 있다. In this way, binning may be performed by using the combination of the position of a defect in a portion of the part and the design data of the design data to the near location of the defects in the design data space. 그와 같이, 비닝은 구조 내에 결함이 위치하는 장소에 부분적으로 기초하여 수행될 수 있다. As such, binning may be performed based in part on the position of the defect position in the structure. 즉, 비닝은 부분간 위치에 가까운 설계 데이터와 조합하여 결함의 부분간 위치에 기초하여 수행할 수 있다. That is, binning may be in combination with a cross-section close to the design data to perform location on the basis of the part between the position of the defect. 그러한 비닝은 결함의 실질적으로 정확한 부분간 위치가 비닝을 위해 사용되도록 위치가 비교적 높은 좌표 정확도로 보고된 결함에 대해 바람직하게 수행된다. Such binning is preferably carried out in a substantially position is reported with a relatively high accuracy, the exact coordinates portion between positions to be used for binning defects in the defect. 이러한 방식에서, 설계 데이터의 동일한 부분에 위치하지만, 상이한 부분간 위치로 인하여 장치에는 다른 방식으로 영향을 미치는 결함이 분리될 수 있다. Because in this way, to be located in the same section, but different cross-section position of the design data unit may be a separate fault affecting a different way. 예컨대, 그러한 비닝을 사용하여, 설계 데이터의 일 부분에서의 두 특징 사이에 위치하고, 장치에서 오픈(open)을 야기할 확률이 비교적 높은 결함은 두 특징 중 하나의 내부에 전체적으로 위치하고 그리하여 장치에서 오픈을 야기할 확률이 훨씬 낮은 결함으로부터 분리될 수 있다. For example, using such binning, design located between two features in a portion of the data, a relatively high fault probability to cause an open (open) in the apparatus is located entirely inside one of the two characteristics so the opening in the device likely to cause can be separated from a much lower defect. 따라서, 그러한 비닝은 상이한 수율 영향 결함이 발생하는 비율과, 설계 데이터의 일 영역에 대한 수율 영향이 상이한 결함을 식별하는데 이롭게 사용할 수 있다. Accordingly, such binning can be used advantageously to identify different defects affect the yield of the one region of the ratio, the design data for the different yields effects defects.

일부 실시예에서, 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 부분이 적어도 유사하고, 각 그룹 내의 결함의 위치에 가까운 설계 데이터의 부분에 대한 핫 스팟 정보가 적어도 유사하도록 결함을 그룹으로 비닝하는 단계를 포함한다. In some embodiments, each of the two parts of the near design data on the position of a defect in a group, at least similar to, the method comprising: binning the defects hot spot information to be similar, at least for a portion of the near design data on the location of the defect in each group as a group It includes. 핫 스팟 정보는 여기에 기술한 임의의 핫 스팟 정보 또는 당업계에 알려진 임의의 다른 핫 스팟 정보를 포함할 수 있다. Hot spot information may include any other hot spot information known to any hot spot information or the art described herein. 핫 스팟 정보는 여기에 추가로 기술하는 바와 같이 설계 데이터의 상이한 부분에 대하여 결정할 수 있다. Hot spot information, as will be described further herein for determining a difference between the design data. 이러한 방식에서, 상기 방법은 설계 데이터와 핫 스팟 정보의 조합을 사용하여 비닝을 수행할 수 있다. In this manner, the method may perform a binning using a combination of design data and the hot spot information. 그러한 일 예에서, 상기 방법이 수행되기 이전에, 수율에 대한 영향이 유사한 설계 데이터 내의 핫 스팟은 전술한 바와 같이 비닝할 수 있다. In one such example, before the method is carried out, a hot spot in the effect on the yield of similar design data can be binned as described above. 따라서, 결함은 설계 데이터 유사도에 기초하여 비닝할 수 있고, 이 비닝으로부터의 결과적인 결함 그룹은 수율 영향이 유사한 결함의 서브-그룹으로 분리할 수 있다. Accordingly, the defect can be binned on the basis of the design data, the degree of similarity, the resulting defect group from the sub-binning the defects that the yield effects similar - can be separated into groups. 그러한 일 예에서, 예컨대, 위치의 일부가 유사하지 않은 설계 데이터의 위 또는 아래에 위치되는 경우, 적어도 유사한 설계 데이터의 모든 부분이 동일한 핫 스팟 정보와 연관되지 않을 수 있다. In one such case, for example, the position that is above or below the design data part of the location are not similar, and all parts of at least similar design data can not be associated with the same hot spot information. 그와 같이, 설계 데이터의 적어도 유사한 부분에 가깝게 위치한 결함은 설계 데이터의 각 부분에 대한 핫 스팟 정보에 기초하여 분리될 수 있다. As such, the defect is located close to at least a portion similar to the design data can be separated on the basis of the hot spot information for each part of the design data. 이러한 방식에서, 웨이퍼를 제조하기 위해 사용된 프로세스의 전체 수율이 신속하고 정확히 평가될 수 있다. In this manner, the total yield of the process used to prepare the wafer is rapid and can be accurately evaluated. 또한, 핫 스팟 정보는 설계 데이터의 부분의 유사도가 정확히 결정되었는지를 체크 또는 입증하기 위하여 비닝에 대하여 사용될 수 있다. In addition, the hot spot information may be used for binning in order to check or verify the that the degree of similarity between the portion of the design data accurately determined. 예컨대, 적어도 유사하다고 결정된 설계 데이터의 부분이 적어도 유사한 핫 스팟 정보와 연관되지 않는 경우, 설계 데이터의 부분에 대응하는 결함은 동일한 그룹으로 비닝되지 않을 수 있다. For example, when the portion of the design data is determined that at least similar to that is not associated with at least similar to the hot spot information, the defect corresponding to the portion of the design data can not be binned in the same group.

다른 실시예에서, 상기 방법은 설계 데이터 스페이스 내의 결함의 위치에 가까운 설계 데이터의 1 이상의 속성, 결함의 1 이상의 속성 또는 이들의 일부 조합에 기초하여, 1 이상의 그룹 내의 결함이 체계적 결함인지 또는 랜덤 결함인지를 결정하는 단계를 포함한다. In another embodiment, the method is close to design one or more data attributes, one or more properties, or on the basis of these some combination of, if a defect is systematic fault in the at least one group or random defects in the defective positions of the defects in the design data space determining whether the. 이러한 방식에서, 상기 방법은 결함을 그룹으로 집합적으로 분류하는 단계를 포함할 수 있다. In this manner, the method may include classifying defects, collectively as a group. 예컨대, 체계적 결함은 뉴슨스 결함 또는 관심없는 결함으로서 일 그룹으로 분류될 수 있다. For example, the systematic defects can be classified into one group as new CL defect or defects are not interested. 하지만, 그러한 분류는 개별적인 결함에 대하여 수행할 수 있다. However, such a classification can be performed on individual defects. 결함이 체계적 결함인지 또는 랜덤 결함인지를 결정하는데 사용될 수 있는 결함의 속성은, 예컨대, 결함이 1 이상의 다이 내의 거의 동일한 위치에 존재하는지, 1 이상의 다이 내의 결함이 거의 동일한 속성을 갖는지, 및 다이 내의 1 이상의 결함의 분포가 순서적 및/또는 밀집적인지를 포함할 수 있다. In the properties of the defects that may be used to determine whether the fault is a systematic fault or a random defect is, for example, if a defect is present in substantially the same position in more than one die, has the substantially the same properties defects in the one or more dies, and die the distribution of more than one defect may include whether of net books, and / or density. 일 예에서, 웨이퍼 상의 하나의 다이에서만 출현하는 결함은 랜덤 결함으로 분류할 수 있고, 거의 동일한 위치에서 복수 다이에서 출현하는 결함은 체계적 결함으로 분류할 수 있다. In one example, the defects that occur in only one die on the wafer may be divided into a random defect, substantially defect which appears in the same location in multiple die can be classified into systematic defect. 따라서, 여기에 기술한 방법은 결함에 대한 정보를 사용하여 검사 프로세스(인라인 검사 프로세스 및/또는 전기 검사 프로세스)에 의해 웨이퍼 상에서 검출된 결함의 원인을 결정하는데 사용할 수 있다. Thus, the methods described herein may be used to determine the cause of t