JP6290283B2 - 高電子移動度トランジスタ半導体デバイスおよびその製造方法 - Google Patents
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Description
本発明の技術分野は、一般に半導体デバイスの製造方法、より詳しくは、リソグラフィ技法を用いる半導体デバイスの製造方法に関する。
将来の画像および通信システムでは、現在のデバイスの性能を越えてより高い周波数と帯域幅のデバイスおよび回路に対する要求が拡大するであろう。現行世代のミリメータ波（ミリ波）の送受信器および撮像装置は、５０〜１２０ＧＨｚの間の周波数帯域で動作可能である。さらに、増幅器などのＧ−バンド周波数（１４０〜２２０ＧＨｚ）で動作可能であるミリ波構成部品も、開発されている。
電子ビーム・リソグラフィ（ＥＢＬ）、Ｘ線リソグラフィなどのリソグラフィ技法が、ｍｍ波半導体デバイスを生産する半導体デバイスの製造工程において従来から使用されている。ＥＢＬ半導体製造工程では、半導体ウェーハは、まずフォトレジストが塗布され、フォトレジスト内にウインド・パターンが、電子ビーム（ｅ−ビーム）によって現像され、形成される。金属が、ウインド・パターン内に、かつフォトレジストを覆うように堆積される。次いで、フォトレジストは、ウェーハから剥離、つまり分離され、その結果ゲート金属だけが残る。ＥＢＬ半導体製造工程は、上で簡潔に説明したミリ波送受信器などの高い周波数用途用に十分低いゲート容量を有するゲートを実現できる。
次世代の技術では、３００ＧＨｚ〜３ＴＨｚの周波数を用いることによりレーダおよびリモート・センシング用途用に高い帯域幅が利用でき、レーダの開口および装置寸法が縮小され、ビーム幅が狭くなるなどの利点をもたらすサブ・ミリメータ波内で動作することになる。
澤田憲、外６名，「ｉ線露光による０．１μｍゲート長InP HEMTの作製」，インジウム・リン化物材料及びインジウム・リン化物関連材料に関する国際会議、電子情報通信学会，２００３年６月，第１０３巻，第１１８号，ｐ．１３−１６
トウカイ（Toukhy）及びル（Lu），「全ｉライン分離Ｔゲートプロセス及び材料」 化合物半導体製造技術に関する国際会議ダイジェスト，２００３年，ｐ．６５−６８
"ナノＰＭＭＡ及び共重合体"，［online］、マイクロケム コーポレイション（MicroChem Corp.），［平成１８年１１月１３日検索］，インターネット＜URL:www.nanotech.ucsb.edu/NanotechNew/processing/Lithography/Materials/PMMA.pdf＞
しかし、前述したＥＢＬ半導体デバイス製造工程などの従来の半導体デバイス製造工程は、サブ・ミリメータ波動作に適したトランジスタなどの半導体デバイスを単独で生産することはできない。特にＥＢＬ半導体製造工程は、３００ＧＨｚ〜３ＴＨｚの周波数での動作に足りるだけの十分に低いゲート容量を有するトランジスタ・ゲートを実現できない。
さらに、画像および通信システムに加えて、半導体産業では、より高いデバイス密度の方に向かう絶えざる流れがある。これらの高い密度を実現するために半導体ウェーハ上にサブミクロン・レベルでデバイス寸法を縮小化することに向けた努力がなされ、努力が存続している。そのような高いデバイス実装密度を成し遂げるために、ますます小さな最小加工寸法が要求される。
サブ・ミリメータ波動作に適した半導体デバイスの生産を可能とするＥＢＬ半導体デバイス製造方法を有することが望ましい。さらに、そのようなＥＢＬ半導体製造工程が、ミリ波構成部品を生産するための現在の半導体デバイス製造工程の生産効率および複雑さのレベルを満たすことも望ましい。さらに、そのようなＥＢＬ半導体デバイス工程が生産環境において繰返し精度とロバスト性を有することが望ましい。
本開示は、フォトレジスト層が、例えばインジウム・リン（ＩｎＰ）基板などの半導体基板上に形成される半導体デバイスの製造方法に関する。ウインドが電子ビーム・リソグラフィ（ＥＢＬ）によりフォトレジスト層内に形成され、誘電体材料からなる共形層がフォトレジスト層上およびウインド内に形成され、実質的に全ての共形層がフォトレジスト層およびウインドの底部から選択的に除去され、ウインド内に誘電体側壁を形成する。
フォトレジスト層は、半導体基板上にポリメチル・メタクリレート（ＰＭＭＡ）層、およびＰＭＭＡ層上にＰＭＭＡ−ＭＡＡ共重合体層を含んでもよい。共形層は、ＰＭＭＡ層およびＰＭＭＡ−ＭＡＡ共重合体層が流動しない温度と電力で誘電体材料を堆積することにより形成することができる。誘電体材料は窒化シリコン（ＳｉＮ）を含んでもよい。
実質的に全ての共形層は、フォトレジスト層とウインドの底部から、該共形層に対してプラズマ・エネルギを制御するための１０〜５０Ｗの間の高周波（ＲＦ）バイアス電力、またイオン生成を制御するための１００〜５００Ｗの間のＲＦ ＩＣＰ電力で異方性誘導結合型プラズマ（ＩＣＰ）エッチングなどの方向性エッチングを適用することにより選択的に除去可能である。
金属膜をウインド内とフォトレジスト上に堆積することができる。金属膜はチタン、白金、および金の１つからなる。次いで、フォトレジスト層を分離し、金属膜から金属Ｔ型ゲートを形成することができる。ウインドを等方的にエッチングし、ウインドの誘電体側壁から共形層の一部を除去した後、フォトレジスト層を分離することができる。
本開示は、ＩＩＩ−Ｖ族半導体基板上に金属Ｔ型ゲートを形成する方法であって、ＰＭＭＡ層が半導体基板上に堆積され、ＰＭＭＡ−ＭＡＡ共重合体層がＰＭＭＡ層上に堆積され、ウインドがＰＭＭＡ−ＭＡＡ共重合体層およびＰＭＭＡ層内にＥＢＬにより形成されている形成する方法にも関する。前記方法は、ＰＭＭＡ−ＭＡＡ共重合体層上に、およびウインドを覆うようにして誘電体層を堆積すること、該誘電体層を選択的に除去して、ウインド内に誘電体側壁を残留させること、蒸着によりウインド内に金属膜を堆積すること、ＰＭＭＡ層およびＰＭＭＡ−ＭＡＡ共重合体層を分離し、それにより金属膜から金属Ｔ型ゲートを形成することを含む。
誘電体層の選択的除去によりウインド内に誘電体側壁を残留させることは、該誘電体層に対しＩＣＰエッチングを適用することを含む。
ＰＭＭＡ層および共重合体層を分離する前に、等方性の反応性イオン・エッチングによりＰＭＭＡ層の一部において誘電体層を部分的に除去することができる。誘電体層はＳｉＮを含んでもよい。
ＰＭＭＡ層および共重合体層を分離する前に、等方性の反応性イオン・エッチングによりＰＭＭＡ層の一部において誘電体層を部分的に除去することができる。誘電体層はＳｉＮを含んでもよい。
本開示は、３００ＧＨｚ〜３ＴＨｚの周波数で動作するサブ・ミリメータ波増幅器のための高電子移動度トランジスタ（ＨＥＭＴ）半導体デバイスにも関する。ＨＥＭＴデバイスは、ＩＩＩ−Ｖ族基板と、該基板上に配置された第１ソース電極および第２ソース電極と、該基板上に配置されたドレイン電極と、第１ソース電極とドレイン電極の間に配置された第１金属ゲート・フィンガ、およびドレイン電極と第２ソース電極の間に配置された第２金属ゲート・フィンガとからなり、第１および第２金属ゲート・フィンガの各々が、約５０ｎｍ未満で０ｎｍより大きい幅を有する金属Ｔ型ゲートを備える。
基板はＩｎ０．７５Ｇａ０．２５Ａｓチャネルを有するインジウム・リン基板でもよい。第１および第２金属ゲート・フィンガの各々は、チタン、白金、および金の１つを含み、約３５ｎｍの幅を有する金属Ｔ型ゲートでもよい。金属Ｔ型ゲートは、誘電体材料からなる側壁部分を含む。
同様の参照番号が別個の図面全体にわたって同じまたは機能的に類似の要素を参照し、下記の発明を実施するための最良の形態とともに本明細書に援用し本明細書の部分を構成する添付の図面が、様々な実施形態をさらに図示し、様々な原理および本発明による利点の全てを説明するのに役立つ。
半導体デバイスの様々な実施形態とその製造方法を、同様の番号が同様の構成要素を参照し、単一の参照番号が多数の同様の構成要素の例示の１つを識別するのに用いられることがある図面を参照して説明する。
図１Ａ〜１Ｄを参照すると、半導体デバイスを形成するための半導体デバイスの製造方法が説明される。半導体デバイスは、例えばシリコン基板など、あるいは、ＩＩＩ−Ｖ族半導体基板、例えば窒化ガリウム（ＧａＮ）またはインジウム・リン（ＩｎＰ）などの半導体基板上に製造可能である。
図１Ａに示したように、最初に、フォトレジスト層１０２を半導体基板１００上に形成する。フォトレジスト層１０２は、例えばポリメチル・メタクリレート（ＰＭＭＡ）膜およびＰＭＭＡ膜上に形成された共重合体膜からなる２層フォトレジスト膜でもよい。しかし、フォトレジスト層１０２はＰＭＭＡに限らず、例えば、ナフトキノンジアジン／ノボラック（ＡＺ１４５０Ｊ）、ポリヘキサフルオロブチルメタクリレート（ＦＢＭ−１２０）、ポリブテンスルホン（ＰＢＳ）、ポリグリシジルメタクリレート（ＣＯＰ）、または塩素化ポリメチルスチレン（ＣＰＭＳ）からなることができる。
フォトレジスト層１０２は、半導体基板１００上に、例えば、半導体基板１００を高速で回転しながら該基板上にＰＭＭＡ膜と共重合体膜を順次堆積することにより、形成される。しかし、半導体基板１００にフォトレジスト層１０２を均一に塗布することになる限り、任意のフォトレジスト形成工程が使用可能である。当業者には分かっていることであるが、フォトレジスト層１０２は、微量の溶剤を追い出すためにその後、ソフトベークされることがある。
図１Ｂを参照すると、電子ビーム（ｅ−ビーム）リソグラフィ（ＥＢＬ）が、フォトレジスト層に適用され、フォトレジスト層１０２内にウインド１０６を形成し、フォトレジスト層１０２をメサ形１０４に変える。例えば、ｅ−ビームが、直接フォトレジスト層１０２に照射（直接描画）されウインド１０６を形成することができる。代替的に、自己支持マスクを電子の平行ビームを供給するフラッド電子銃源と共に使用することができる。次いで、前記マスクをフォトレジスト層１０２上に直接描画し、それによってウインド１０６を形成することができる。ＥＢＬによって達成できるウインドの最小寸法は、例えば波長とレンズの集光力により制限される。ＥＢＬ単独によるｅ−ビーム直接描画では、１５０ｎｍの最小寸法値を有するウインドを達成できる。しかし、この最小寸法値は、サブ・ミリメータ波構成部品内に実装することを意図する半導体デバイス用には少し大きい。
図１Ｃを参照すると、メサ形１０４上、およびウインド１０６内に誘電体材料の共形堆積が実施され、そこに共形層１０８を形成する。誘電体材料は、例えば窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、または電流に対し高抵抗の絶縁体として適している任意の他の材料を含んでもよい。誘電体材料は、例えば化学気相堆積（ＣＶＤ）またはプラズマ励起ＣＶＤによって堆積できる。共形層１０８を、半導体基板１００上に誘電体材料を熱成長することによっても形成することができる。例えば、基板１００がシリコン基板である場合、共形層１０８は、エピタキシャル成長によって成長したＳｉＯ２誘電体層でもよい。ＳｉＮ誘電体層は、１０００℃から１１００℃の間の温度でシリコンをアンモニアにさらすことによって成長することもできる。
一般に、様々な堆積または熱成長技法が共形層１０８の形成に用いられてもよい。しかし、共形層１０８はメサ形１０４のフォトレジスト膜が流動しない温度と電力で形成しなければならない。例えば、ＰＭＭＡは低感度（２０ｋｅＶのビームに対し３＊１０−５Ｃ／ｃｍ２）、および高い温度で流動する傾向をもつ。したがって、フォトレジスト層１０２（また、したがってメサ形１０４）がＰＭＭＡを含む場合、共形層１０８の誘電体材料は、ＰＭＭＡの最大の非流動温度と最大の非流動電力より高くない温度であって、９０℃でもよい温度と電力で堆積しなければならない。
図１Ｄを参照すると、実質的に全ての共形層１０８を、メサ形１０４の上、およびウインド１０６の底部から選択的に除去し、それによりウインド１０６内に誘電体側壁１１０が形成される。その結果、ウインド１０６の幅が縮み、メサ１０４の幅が大きくなる。メサ形１０４上、およびウインド１０６内の共形層１０８を、例えば、方向性エッチングにより選択的にエッチングできる。例えば、異方性誘導結合型プラズマ（ＩＣＰ）エッチングが、プラズマ・エネルギを制御するために第１高周波（ＲＦ）バイアス電力、およびプラズマ装置によってイオン生成を制御するために第２ＲＦ ＩＣＰ電力で、共形層１０８に適用される。プラズマ装置では、真空装置内で種々の原料ガスをイオン化するためにＲＦ励起が用いられる。前記ＲＦ電源は、産業と科学用途のために米国連邦通信委員会（ＦＣＣ）によって確保されている１３．５６ＭＨｚの周波数で通常、動作する。しかし、プラズマ装置は数百キロヘルツの低い周波数で動作することもでき、またマイクロ波励起が特定の装置では使用されている。
方向性エッチングは、フォトレジスト層１０２が流動しないような電力で行われなければならない。したがってフォトレジスト層１０２（したがってメサ形１０４）がＰＭＭＡを含む場合、前記第１ＲＦバイアス電力は、例えばプラズマ・エネルギを制御するために１０〜５０Ｗの間でよく、前記第２ＲＦ ＩＣＰ電力は、例えばイオン生成を制御するために１００〜５００Ｗの間でもよい。
それによって、図１Ａ〜１Ｄに示した新規の半導体デバイスの製造方法は、誘電体側壁１１０を伴うウインド１０６を有する半導体基板を形成することができる。誘電体側壁１１０はＥＢＬよって単独に達成される最小寸法よりかなり小さい寸法を有するウインド１０６を提供できる。その結果、ウインド１０６は、サブ・ミリメータ波構成部品内に実装することを意図する半導体デバイスの製造に十分である。特に、ウインド１０６は、３００ＧＨｚ〜３ＴＨｚの周波数で動作するための十分に低い容量を有する、以下で説明されるような金属Ｔ型ゲートなどのショットキー接触を形成する後続の工程に使用することができる。
図２Ａ〜２Ｆを参照すると、金属Ｔ型ゲートを製造するための半導体デバイスの製造方法が説明される。金属Ｔ型ゲートは、図４Ａに示した高電子移動度トランジスタ（ＨＥＭＴ）デバイス４００のフィンガ４０４、４０８の１つとして使用することができる。
図２Ａを参照すると、ＰＭＭＡ層２０４とＰＭＭＡ−ＭＡＡ（メタクリル酸）共重合体層２０６からなる２層のフォトレジスト・フィルムがＩＩＩ−Ｖ族半導体基板２０２上に堆積される。半導体基板２０２は、好ましくはＩｎＰ基板である。しかし、ＨＥＭＴデバイスの形成に十分である他の半導体基板が使用されてもよい。ＰＭＭＡ層２０４は、例えば４％ＰＭＭＡを含んでもよく、ＰＭＭＡ−ＭＡＡ共重合体層２０６は、例えば１２％ＰＭＭＡ含んでもよい。ＰＭＭＡ層２０４とＰＭＭＡ−ＭＡＡ共重合体層２０６は、異なる分子量の結果、ＥＢＬの間に異なる溶解速度を有する。一般に、溶解速度は分子量が増加するにつれて増加する。それによってＥＢＬによるウインド形成は、幅を比較した場合、ＰＭＭＡ層２０４内で、その次にＰＭＭＡ−ＭＡＡ共重合体層２０６内で狭い断面を有するウインド２０８になる。すなわち、ウインド２０８は、ＰＭＭＡ層２０４内に狭い部分を含む。図３Ａに示したようにＰＭＭＡ層２０４内のウインド２０８の狭い部分の幅は約１０８ｎｍであり、それは、単一膜からなるフォトレジスト層内にｅ−ビーム直接描画よって単独に達成される１５０ｎｍの最小寸法よりも小さい。
図２Ｂを参照すると、誘電体層２１０が、ＰＭＭＡ−ＭＡＡ共重合体層２０６上に、ウインド２０８を覆うようにして共形に堆積される。誘電体層２１０は、例えばＳｉＮでよく、例えばＣＶＤによって堆積可能である。しかし、ＳｉＮは、ＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６が流動する温度と電力よりも低い温度と電力で堆積しなければならない。図３Ｂに示したように、ＰＭＭＡ層２０４内のウインド２０８の狭い部分の幅は、誘電体層２１０によって約６９ｎｍに極小化されている。
図２Ｃを参照すると、誘電体層２１０がＰＭＭＡ−ＭＡＡ共重合体層２０６の頂部、およびウインド２０８の底部から選択的に除去されウインド２０８内に誘電体側壁２１２を形成する。誘電体層２１０は、プラズマ・エネルギを制御するために第１ＲＦバイアス電力、およびイオン生成を制御するために第２ＲＦ ＩＣＰ電力で誘電体層２１０に対して異方性ＩＣＰエッチングなどの方向性エッチングを適用することによって選択的に除去可能である。しかし、方向性エッチングは、ＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６が流動しないような温度と電力で行わなければならない。第１ＲＦバイアス電力は、例えばプラズマ・エネルギを制御するために１０〜５０Ｗの間で、第２ＲＦ ＩＣＰ電力は、例えばイオン生成を制御するために１００〜５００Ｗの間でもよい。図３Ｃに示したように、誘電体側壁２１２を含むＰＭＭＡ層２０４内のウインド２０８の狭い部分の幅は、方向性エッチング後、約２９ｎｍに極小化可能である。
図２Ｄを参照すると、金属膜２１４がＰＭＭＡ−ＭＡＡ共重合体層２０６上、およびウインド２０８内に堆積され、金属Ｔ型ゲート２１６を形成する。金属膜２１４は、チタン、白金、および金、あるいはその組合せなどの金属が気化点まで加熱され、次いで蒸着され、金属膜２１４を形成する蒸着工程によって形成できる。誘電体側壁２１２により、金属の蒸着の間にＰＭＭＡ−ＭＡＡ共重合体層２０６およびＰＭＭＡ層２０４が流動するのを事実上防止することができる。ウインド２０８内に金属膜２１４が好適に堆積されていることが、図３Ｄに示されている。
図２Ｅを参照すると、ウインド２０８内の誘電体側壁２１２が、ＰＭＭＡ層２０４内の誘電体側壁２１２の一部２２０からＰＭＭＡ−ＭＡＡ共重合体層２０６内のウインド２０８の底部２１８上の誘電体側壁２１２の一部を除去するために任意にエッチングされてもよい。エッチングは、例えば反応性イオン・エッチング（ＲＩＥ）または等方性エッチングによって実施できる。
図２Ｆを参照すると、ＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６が半導体基板２０２から分離され、それによって金属Ｔ型ゲート２１６が形成される。ＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６は例えば、剥離液、または例えば、アセトンもしくはメチルエチルケトンなどの化学溶剤を塗布することによって、あるいは酸素プラズマ装置内でＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６を酸化することによって分離することができる。
それによって、図２Ａ〜２Ｆに示した新規の半導体製造方法は、ＥＢＬ単独で提供される最小値よりかなり小さい５０ｎｍ未満の幅を有する金属Ｔ型ゲート２１６を形成することができる。さらに以下により十分説明することになるが、金属Ｔ型ゲート２１６は、３００ＧＨｚ〜３ＴＨｚの周波数で動作するサブ・ミリメータ波増幅器のための半導体デバイス中で使用することを可能にするだけの十分に低いゲート容量を有する。
さらに金属膜２１４の蒸着と、ＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６の分離によって、ゲート・ステムの末端近くで細状部を形成し、ゲートに対し楔様の基部を有する金属Ｔ型ゲート２１６が得られる。しかし、誘電体層２１０のメタライゼーションとパッシベーションの間の、金属Ｔ型ゲート２１６にかなりのトルクを持ち込み、それによって金属Ｔ型ゲート２１６が細状部のところで曲がりを引き起こすことがあるような大きな力の加わる工程の間で、誘電体側壁２２０によって金属Ｔ型ゲート２１６の機械的安定性が維持される。さらに誘電体側壁２２０により、寄生容量を持ち込み、デバイス性能を劣化させ、全ゲート製造工程の複雑さと工程数を著しく増やすことがある支持構造は必要なくなる。
図２Ａ〜２Ｆに示した新規半導体デバイスの製造方法は、従来の１００〜１５０ｎｍのＨＥＭＴデバイスのゲート製造工程に匹敵する複雑さを有し、したがってＩｎＰ ＨＥＭＴウェーハに関して金属Ｔ型ゲートに対するウェーハ収量は、約ウェーハ１００枚／（週・ＥＢＬ機具）の実在の生産レベルに維持し得ることが示唆される。
図２Ａ〜２Ｆに示した新規半導体製造方法に従って生産された半導体デバイスのデバイス歩留りは、最大相互コンダクタンス（Ｇｍｐ）に対し１Ｖで１０００ｍＳ／ｍｍの公称閾値に設定したデバイス歩留りを超えた試験デバイスの百分率を定量するために調べられた。特に、いくつかの別個のロット内で処理された１２枚のウェーハにわたってデバイス歩留りが定量された。試験デバイスは結果として生産環境内の工程の繰返し精度とロバスト性を実証する。工程の平均歩留りは約８５％であり、ウェーハの中には試験デバイスの歩留りが最高９８％のものもある。
ゲート長制御とアライメントは、変動を左右する主要なパラメータでもある。ゲート長の変動は、デバイス性能を制限する可能性があるＣｇｓ変動を引き起こすことになる。それぞれのウェーハ上のデバイスに対して側長走査型電子顕微鏡（ＣＤＳＥＭ）から間接的に定量された平均ゲート長は、良好に制御されており、変動した大部分に対しウェーハ間でわずか＋／−３ｎｍであることが分かった。
新規半導体製造方法がＰＭＭＡ層２０４およびＰＭＭＡ−ＭＡＡ共重合体層２０６からなる２層のフォトレジスト膜を用いて前に説明され、図２Ａ〜２Ｆに示されたが、２つのＰＭＭＡ層の間に挟まれたＰＭＭＡ−ＭＡＡ共重合体層を有する３層フォトレジスト膜などの多層フォトレジスト膜が使用可能であることも留意されたい。
図４を参照すると、図２Ａ〜２Ｆに示した半導体デバイス製造方法により生産された金属ゲート・フィンガを有する半導体デバイス４００が説明される。半導体デバイス４００は、ＩＩＩ−Ｖ族基板上、好ましくはＩｎ０．７５Ｇａ０．２５Ａｓチャネルを有するＩｎＰ基板上に形成された高電子移動度トランジスタ（ＨＥＭＴ）である。ＨＥＭＴデバイス４００は、３００ＧＨｚ〜３ＴＨｚの周波数で動作するサブ・ミリメータ波増幅器用である。ＨＥＭＴ４００は、基板上に配置された第１ソース電極４０２、ドレイン電極４０６、および第２ソース電極４１０を含む。第１金属ゲート・フィンガ４０４は、第１ソース電極４０２と、ドレイン電極４０６の間に配置され、第２金属ゲート・フィンガ４０８は、ドレイン電極４０６と第２ソース電極４１０の間に配置される。
第１および第２金属ゲート・フィンガ４０４、４０８は、それぞれ図２Ａ〜２Ｆに示した金属Ｔ型ゲート形成工程で形成され、したがって０ｎｍより大きい約５０ｎｍ未満の幅を有する金属Ｔ型ゲートを含む。特に図４Ｂに示したように、金属ゲート・フィンガのそれぞれは約３５ｎｍの幅を有する。第１および第２金属ゲート・フィンガ４０４、４０８は、チタン、白金、金、またはその組合せなどの金属からなる。さらに例えば図２Ｆに示したように金属ゲート・フィンガ４０４、４０８のそれぞれは、ＳｉＮなどの誘電体層からなる側壁部分を含んでもよい。
３５ｎｍ金属Ｔ型ゲートは、従来のＥＢＬにより製造された金属Ｔ型ゲートのゲート容量と比較してかなり低いゲート容量（Ｃｇｓ）を有する。例えば、３５ｎｍ金属Ｔ型ゲートの測定されたゲート容量は約０．０８３ｐＦであった。それと比べて、誘電体側壁の利点のない従来のＥＢＬによって生産された７０ｎｍ金属Ｔ型ゲートの測定されたゲート容量は０．１２６ｐＦであった。すなわち、上で説明した新規の半導体製造方法に従って３５ｎｍ金属Ｔ型ゲートを形成することにより、ゲート容量で３５％減少するということになる。
３５ｎｍ金属Ｔ型ゲートを有する２フィンガＨＥＭＴデバイス４００の電気的検証がＤＣとＲＦの両方の測定によって定量された。デバイス４００のＤＣ特性は１Ｖ動作で１５００ｍＳ／ｍｍの代表的Ｇｍｐを有し非常に良好であった。良好なデバイス・ピンチオフおよび出力コンダクタンスも達成され、３００ｍＳ／ｍｍの代表的に測定される出力コンダクタンス、５ｍＡ／ｍｍ未満のピンチオフ電流、および２Ｖのゲート・ドレイン電圧で−０．２ｍＡ／ｍｍ未満のゲート・リーク電流を有する。
図５Ａ〜５Ｂを参照すると、ＲＦ測定は、１Ｖのドレイン電圧（Ｖｄ）および９ｍＡのドレイン電流（Ｉｄ）で、延長された共面の基準面を使って２フィンガＨＥＭＴデバイス４００について１〜３００ＧＨｚにわたって行われた。ブロードバンド性能プロットを得るために、ＸＦプローブ・ステーション（１〜１００ＧＨｚ）、ＷＲ−５ベース・プローブ・ステーション（１４０〜２００ＧＨｚ）およびＷＲ−３ベース・プローブ・ステーション（２２０〜２７０ＧＨｚ）を含む３つの別個のベクトル・ネットワーク・アナライザ（ＶＮＡ）の試験セットについて測定が実施された。３つの別個のデバイス４００に関する測定が、バンド幅の各部分をカバーするのに必要になる異なるプローブ・フットプリントおよびキャリブレーション構成により全体のレスポンスを形成するために組み合わされる。しかし、測定されたＳ−パラメータの傾向と、最大有能利得（ＭＡＧ）および順電流利得（Ｈ２１）の傾向は明白であり、測定の妥当性を支持し、良好な工程管理を示唆している。
図５Ａに示したように、ＲＦ測定はカット・オフ周波数ｆＴが４００ＧＨｚを超えていることを示す。さらに、図５Ｂに示したように、−２０ｄＢ／ｄｅｃａｄｅの傾きで利得１の方へＭＡＧを下に外挿すると、最大周波数が６００ＧＨｚを超えることとなる。これらの測定は、ｆＴの４０％の改善がゲート幅を減少させるために誘電体側壁を用いることによりゲート長を７０ｎｍから３５ｎｍに減少させることで達成されることを実証し、ゲート幅を小さくした後で認められたＣｇｓの測定が３５％減少したことと好適に一致する。
図６を参照すると、単一段サブ・ミリメータ波モノリシック集積回路（ＳＭＭＩＣ）の未調整増幅器６００をコモン・ゲート構成で２フィンガＨＥＭＴデバイス４００を使用して設計し、製造した。増幅器のＳ−パラメータは直接２５ｍｍウェーハ上で測定された。図７を参照すると、４．４ｄＢの最大利得が増幅器６００に対して３０８ＧＨｚで測定され、本開示の発明者の知る限りでは、これは今日まで報告された最も高い周波数の利得増幅器と３００ＧＨｚを超えるＳＭＭＷバンドで測定された史上初の増幅器利得を得ている。
前述した装置および方法ならびにその発明の原理は、３００ＧＨｚ〜３ＴＨｚの周波数を用いるサブ・ミリメータ波デバイスにおいて高い周波数用途に十分なゲート容量を有する半導体デバイスを生産することを意図し、また生産することである。前述した原理、概念および実施例を与えられた一般の技術者の１人が、同様の利点を提供する他の代わりの手順および構成を実行可能であることは予期される。添付の特許請求の範囲がそのような多くの他の実施例を含むことも予期される。
１００…半導体基板、１０２…フォトレジスト層、１０６…ウインド、１０８…共形層、１１０…誘電体側壁。
Claims (5)
- ３００ＧＨｚから３ＴＨｚの周波数で動作するサブ・ミリメータ波増幅器のための高電子移動度トランジスタ（ＨＥＭＴ）半導体デバイスであって、
ＩＩＩ−Ｖ族基板と、
前記基板上に配置された第１ソース電極および第２ソース電極と、
前記基板上に配置されたドレイン電極と、
前記第１ソース電極と前記ドレイン電極の間に配置される第１金属ゲート・フィンガおよび前記ドレイン電極と前記第２ソース電極の間に配置される第２金属ゲート・フィンガであって、該第１および第２金属ゲート・フィンガの各々が約５０ｎｍ未満で０ｎｍより大きい幅を有する金属Ｔ型ゲートを備える、前記第１金属ゲート・フィンガおよび前記第２金属ゲート・フィンガとを備え、
前記金属Ｔ型ゲートは、楔様の基部と、該楔様の基部とは反対側にて細状部となるようにテーパ状をなす上端部とを有し、
前記金属Ｔ型ゲートは、３００ＧＨｚ〜３ＴＨｚの周波数で動作するのに十分に低いゲート容量を有し、
前記ＨＥＭＴ半導体デバイスは、カット・オフ周波数が４００ＧＨｚを超えることを示すＲＦ測定値を有し、
前記金属Ｔ型ゲートを含む前記第１および第２金属ゲート・フィンガの各々が、誘電体材料からなる側壁部分を有し、
前記側壁部分は、前記金属Ｔ型ゲートと前記ＩＩＩ−Ｖ族基板との間に連続的に形成された単一層からなる、デバイス。 - 前記基板がＩｎ０．７５Ｇａ０．２５Ａｓチャネルを有するインジウム・リン基板を含む、請求項１に記載の半導体デバイス。
- 前記金属Ｔ型ゲートを含む前記第１および第２金属ゲート・フィンガの各々が、チタン、白金、および金の１つで作製されている、請求項１または２に記載の半導体デバイス。
- 前記金属Ｔ型ゲートを含む前記第１および第２金属ゲート・フィンガの各々が、約３５ｎｍの幅を有する、請求項１乃至３のいずれか１項に記載の半導体デバイス。
- 約３５ｎｍの幅を有する前記金属Ｔ型ゲートを含む前記第１および第２金属ゲート・フィンガの各々が、０．０８３ｐＦのゲート容量を有する、請求項４に記載の半導体デバイス。
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