JPH10209180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10209180A JPH10209180A JP537697A JP537697A JPH10209180A JP H10209180 A JPH10209180 A JP H10209180A JP 537697 A JP537697 A JP 537697A JP 537697 A JP537697 A JP 537697A JP H10209180 A JPH10209180 A JP H10209180A
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Abstract
(57)【要約】
【課題】リセス底面の汚染を起こすことなく、高精度に
再現性よくオフセット構造を実現できる半導体装置の製
造方法を提供する。 【解決手段】リセス幅を規定する酸化シリコン膜パター
ンを基板上に形成し、その上に第１に窒化シリコン膜４
を堆積し、ゲート形成予定領域に開口部を、第１の窒化
シリコン膜４に形成し、第２の窒化シリコン膜６を堆積
し、第２、第１の窒化シリコン膜を上方よりエッチング
除去し、かつ酸化シリコン膜パターンを露出させる開口
部を形成し、この開口部を介してエッチングによって酸
化シリコンパターンを全て除去し、それにより露出した
活性領域をエッチングしてリセス７を形成し、ここにゲ
ート金属１０を形成する。
再現性よくオフセット構造を実現できる半導体装置の製
造方法を提供する。 【解決手段】リセス幅を規定する酸化シリコン膜パター
ンを基板上に形成し、その上に第１に窒化シリコン膜４
を堆積し、ゲート形成予定領域に開口部を、第１の窒化
シリコン膜４に形成し、第２の窒化シリコン膜６を堆積
し、第２、第１の窒化シリコン膜を上方よりエッチング
除去し、かつ酸化シリコン膜パターンを露出させる開口
部を形成し、この開口部を介してエッチングによって酸
化シリコンパターンを全て除去し、それにより露出した
活性領域をエッチングしてリセス７を形成し、ここにゲ
ート金属１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタなどにおいてゲート電
極をソース電極側へオフセットして形成するオフセット
ゲートの形成方法に関する。
法に係わり、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタなどにおいてゲート電
極をソース電極側へオフセットして形成するオフセット
ゲートの形成方法に関する。
【０００２】
【従来の技術】マイクロ波帯増幅用のガリウム砒素電界
効果トランジスタ（ＧａＡｓ ＦＥＴ）およびヘテロ接
合型電界効果トランジスタ（ＨＪ ＦＥＴ）は低雑音用
および電力用を問わず、超高周波帯で高性能特性を実現
できるので、通信機器並びにレーダー機器などに広く使
用されている。
効果トランジスタ（ＧａＡｓ ＦＥＴ）およびヘテロ接
合型電界効果トランジスタ（ＨＪ ＦＥＴ）は低雑音用
および電力用を問わず、超高周波帯で高性能特性を実現
できるので、通信機器並びにレーダー機器などに広く使
用されている。
【０００３】このようなガリウム砒素電界効果トランジ
スタおよびヘテロ接合型電界効果トランジスタは、性能
向上および電気的な破壊強度を高めるために、リセスと
呼ばれる溝をドレイン電極とソース電極との間に設け、
このリセス内にゲート電極を設置する構造を採用するこ
とが多い。
スタおよびヘテロ接合型電界効果トランジスタは、性能
向上および電気的な破壊強度を高めるために、リセスと
呼ばれる溝をドレイン電極とソース電極との間に設け、
このリセス内にゲート電極を設置する構造を採用するこ
とが多い。
【０００４】このリセス構造の電界効果トランジスタに
おいて、ソース電極とゲート電極間の直列抵抗Ｒｓはソ
ース電極側のリセス端とゲート電極間距離に強く依存し
ている。特に小電流で動作させる低雑音素子では、ゲー
ト電極直下の２次元電子ガス濃度が低く制限され、リセ
スの底部下の直列抵抗Ｒｓが素子の雑音性能を大きく左
右する程度にまで増加する。従って素子設計上、ソース
電極側のリセス端とゲート電極間距離はできるだけ短い
方が望ましい。
おいて、ソース電極とゲート電極間の直列抵抗Ｒｓはソ
ース電極側のリセス端とゲート電極間距離に強く依存し
ている。特に小電流で動作させる低雑音素子では、ゲー
ト電極直下の２次元電子ガス濃度が低く制限され、リセ
スの底部下の直列抵抗Ｒｓが素子の雑音性能を大きく左
右する程度にまで増加する。従って素子設計上、ソース
電極側のリセス端とゲート電極間距離はできるだけ短い
方が望ましい。
【０００５】一方、ドレイン電極側のリセス端とゲート
電極間距離はゲート電極をドレイン電極の容量Ｃｇｄに
関係し、距離が小さくなるとこのＣｇｄが増加するた
め、高周波動作時に素子の電力利得性能劣化が生じる。
電極間距離はゲート電極をドレイン電極の容量Ｃｇｄに
関係し、距離が小さくなるとこのＣｇｄが増加するた
め、高周波動作時に素子の電力利得性能劣化が生じる。
【０００６】また、ゲート電極の逆方向耐圧やドレイン
耐圧を向上させて、高出力ＦＥＴとして使う場合、ドレ
イン電極側のリセス端とゲート電極間距離は、ソース電
極側のリセス端とゲート電極間距離より大きく設計する
ことが望ましい。このためにこの種の電界効果トランジ
スタにおいて、リセス内で、ゲート電極をオフセットし
た位置に設けるオフセットゲート構造の検討が進められ
ている。
耐圧を向上させて、高出力ＦＥＴとして使う場合、ドレ
イン電極側のリセス端とゲート電極間距離は、ソース電
極側のリセス端とゲート電極間距離より大きく設計する
ことが望ましい。このためにこの種の電界効果トランジ
スタにおいて、リセス内で、ゲート電極をオフセットし
た位置に設けるオフセットゲート構造の検討が進められ
ている。
【０００７】図１０（Ａ）〜（Ｄ）は従来のオフセット
ゲートの形成方法について説明するための工程順断面図
である。
ゲートの形成方法について説明するための工程順断面図
である。
【０００８】まず図１０（Ａ）に示すように、動作層１
２を設けたＧａＡｓ基板１１上に絶縁膜１３を設ける。
次いでレジスト層１４を被着後、後でいわゆるリセスと
呼ばれるくぼみの幅に相当する開口幅を持つように、光
学露光法によってパターニングする。
２を設けたＧａＡｓ基板１１上に絶縁膜１３を設ける。
次いでレジスト層１４を被着後、後でいわゆるリセスと
呼ばれるくぼみの幅に相当する開口幅を持つように、光
学露光法によってパターニングする。
【０００９】次に図１０（Ｂ）に示すように、このレジ
スト層をマスクにして絶縁膜１３をエッチングして選択
的に除去した後、レジスト層を除去しこの絶縁膜１３を
マスクにして、動作層１２をエッチングし、リセス領域
１５を形成する。更に、ゲート電極をリセス内で、ソー
ス側にオフセットさせて形成するために、図１０（Ｃ）
に示すように、レジスト層１６を位置決めしてパターン
形成する。この時、ゲート長は通常の光学露光法による
ときは０．５μｍ程度が限界であるので更に微細なパタ
ーンを形成するには電子ビーム露光などの手段を用いる
必要がある。
スト層をマスクにして絶縁膜１３をエッチングして選択
的に除去した後、レジスト層を除去しこの絶縁膜１３を
マスクにして、動作層１２をエッチングし、リセス領域
１５を形成する。更に、ゲート電極をリセス内で、ソー
ス側にオフセットさせて形成するために、図１０（Ｃ）
に示すように、レジスト層１６を位置決めしてパターン
形成する。この時、ゲート長は通常の光学露光法による
ときは０．５μｍ程度が限界であるので更に微細なパタ
ーンを形成するには電子ビーム露光などの手段を用いる
必要がある。
【００１０】レジスト層１６に開口部を形成した後、ゲ
ート金属を蒸着し、メチルエチルケトンによってレジス
ト層１６とともに除去して（本工程、手法をリフトオフ
という）、図１０（Ｄ）に示すように、ゲート電極１７
を形成する。
ート金属を蒸着し、メチルエチルケトンによってレジス
ト層１６とともに除去して（本工程、手法をリフトオフ
という）、図１０（Ｄ）に示すように、ゲート電極１７
を形成する。
【００１１】この場合、ゲート電極をソース側にオフセ
ットするのには、目合わせ精度としては、±０．０２μ
ｍ程度の高精度が要求される。
ットするのには、目合わせ精度としては、±０．０２μ
ｍ程度の高精度が要求される。
【００１２】光学露光で用いるｉ線ステッパーや電子ビ
ーム露光で用いる電子ビーム露光機の目合わせ精度はと
もに±０．０５μｍ程度であり、オフセットゲートを精
度よく形成するには不十分である。
ーム露光で用いる電子ビーム露光機の目合わせ精度はと
もに±０．０５μｍ程度であり、オフセットゲートを精
度よく形成するには不十分である。
【００１３】この図１０に示す従来例における問題点を
解決するため、次に述べる２種類の方法が提案されい
る。
解決するため、次に述べる２種類の方法が提案されい
る。
【００１４】特開平３−２９３７３２号公報に記載され
ている従来例について図１１を参照して説明する。
ている従来例について図１１を参照して説明する。
【００１５】まず図１１（Ａ）に示すように、ＧａＡｓ
基板２１上の全面にチャネル層２２並びにｎ+ 型導電層
２３を形成した後、ＡｕＧｅにより、１対のオーミック
電極２４を形成する。
基板２１上の全面にチャネル層２２並びにｎ+ 型導電層
２３を形成した後、ＡｕＧｅにより、１対のオーミック
電極２４を形成する。
【００１６】続いて、図１１（Ｂ）に示すようにスパッ
タリング法により、ＳｉＯ2 による絶縁膜２５をオーミ
ック電極２４及びチャネル層２３上全体に形成する。
タリング法により、ＳｉＯ2 による絶縁膜２５をオーミ
ック電極２４及びチャネル層２３上全体に形成する。
【００１７】次に図１１（Ｃ）に示すように、エッチン
グ法により、絶縁膜２５の一部を薄化する。この時、絶
縁膜２５の部分的な薄化によって生じる段差は、後述す
るゲート電極の位置に概ね対応している。
グ法により、絶縁膜２５の一部を薄化する。この時、絶
縁膜２５の部分的な薄化によって生じる段差は、後述す
るゲート電極の位置に概ね対応している。
【００１８】次に図１１（Ｄ）に示すように、最終的に
はゲートを形成するために使用するレジスト層２６を形
成する。ここで、レジスト層２６は、ゲート電極のパタ
ーンにパターニングされており、かつ、ゲート電極の形
成領域は、前の工程で絶縁膜２５に形成された段差を含
むように形成されている。
はゲートを形成するために使用するレジスト層２６を形
成する。ここで、レジスト層２６は、ゲート電極のパタ
ーンにパターニングされており、かつ、ゲート電極の形
成領域は、前の工程で絶縁膜２５に形成された段差を含
むように形成されている。
【００１９】以上のようにして、パターニングされたレ
ジスト層２６を装荷して基板１を反応性イオンエッチン
グ処理に付すことにより、図１１（Ｅ）に示すように、
絶縁膜２５を部分的に除去する。このときまず、レジス
ト層２６が欠損している領域で絶縁膜２５が垂直にエッ
チングされ、続いてサイドエッチングにより、レジスト
層２６の下方に位置する絶縁膜２５も部分的にエッチン
グされるようにエッチング条件を選択する。
ジスト層２６を装荷して基板１を反応性イオンエッチン
グ処理に付すことにより、図１１（Ｅ）に示すように、
絶縁膜２５を部分的に除去する。このときまず、レジス
ト層２６が欠損している領域で絶縁膜２５が垂直にエッ
チングされ、続いてサイドエッチングにより、レジスト
層２６の下方に位置する絶縁膜２５も部分的にエッチン
グされるようにエッチング条件を選択する。
【００２０】前述のように、絶縁膜２５は部分的に薄化
されているので、このようなエッチングを行うことによ
り、絶縁膜２５は薄化された領域ではサイドエッチング
が速く進行し、レジスト層２６の欠損領域に対して、絶
縁膜２５のエッチング領域は非対称に形成される。
されているので、このようなエッチングを行うことによ
り、絶縁膜２５は薄化された領域ではサイドエッチング
が速く進行し、レジスト層２６の欠損領域に対して、絶
縁膜２５のエッチング領域は非対称に形成される。
【００２１】次に上述のように非対称にエッチングされ
た絶縁膜２５をマスクとして、ｎ+型導電層２３及びチ
ャネル層２２をエッチングすることによって、図１１
（Ｆ）に示すように、絶縁膜２５の欠損領域に対応した
リセス２８が形成される。
た絶縁膜２５をマスクとして、ｎ+型導電層２３及びチ
ャネル層２２をエッチングすることによって、図１１
（Ｆ）に示すように、絶縁膜２５の欠損領域に対応した
リセス２８が形成される。
【００２２】最後に、レジスト層２６を使用したリフト
オフ法により、図１１（Ｇ）に示すように、ゲート電極
２７を形成する。このとき前述のように、レジスト層２
６の欠損領域に対して、リセスは非対称に形成されてい
るので、形成されたゲート電極２７は、リセス領域２８
内で、オフセットして形成される。
オフ法により、図１１（Ｇ）に示すように、ゲート電極
２７を形成する。このとき前述のように、レジスト層２
６の欠損領域に対して、リセスは非対称に形成されてい
るので、形成されたゲート電極２７は、リセス領域２８
内で、オフセットして形成される。
【００２３】次に、特開平５−２１８０９０号公報に記
載されている従来例について図１２を参照して説明す
る。
載されている従来例について図１２を参照して説明す
る。
【００２４】図１２（Ａ）に示すように、動作層３２が
形成された後のＧａＡｓ基板３１上に第２の絶縁膜３
３、第２の絶縁膜３４及び第１のリセス領域を形成する
ための開口部をパターニングしたレジスト層３５を形成
する。第１の絶縁膜３３としてはＳｉＯ2 膜を用い、第
２の絶縁膜３４としてはＳｉＮ膜を使用する。
形成された後のＧａＡｓ基板３１上に第２の絶縁膜３
３、第２の絶縁膜３４及び第１のリセス領域を形成する
ための開口部をパターニングしたレジスト層３５を形成
する。第１の絶縁膜３３としてはＳｉＯ2 膜を用い、第
２の絶縁膜３４としてはＳｉＮ膜を使用する。
【００２５】次に図１２（Ｂ）に示すように、レジスト
層３５をマスクとして、第２の絶縁膜（ＳｉＮ）３４及
び、第１の絶縁膜（ＳｉＯ2 ）３３をエッチングした
後、第１のリセス領域３６を形成する。
層３５をマスクとして、第２の絶縁膜（ＳｉＮ）３４及
び、第１の絶縁膜（ＳｉＯ2 ）３３をエッチングした
後、第１のリセス領域３６を形成する。
【００２６】次に図１２（Ｃ）に示すように、上記レジ
スト層３５を除去した後、第１のリセス領域の一方向
（通常はソース電極側）にオフセットするようにレジス
ト層３７に開口部を設ける。その後、所望のピンチオフ
電圧或いはドレイン飽和電流が得られるように第２にリ
セス領域３８を形成する。
スト層３５を除去した後、第１のリセス領域の一方向
（通常はソース電極側）にオフセットするようにレジス
ト層３７に開口部を設ける。その後、所望のピンチオフ
電圧或いはドレイン飽和電流が得られるように第２にリ
セス領域３８を形成する。
【００２７】次に図１２（Ｄ）に示すように、ウェット
エッチングにより、第１の絶縁膜（ＳｉＯ2 ）３３をサ
イドエッチングした後、ゲート金属を蒸着し、レジスト
層３７を利用し、リフトオフ法によりゲート電極３９を
形成する。
エッチングにより、第１の絶縁膜（ＳｉＯ2 ）３３をサ
イドエッチングした後、ゲート金属を蒸着し、レジスト
層３７を利用し、リフトオフ法によりゲート電極３９を
形成する。
【００２８】この形成法によるゲート長はレジスト層３
７のパターン及び、第２の絶縁膜（ＳｉＮ）３４により
決定される。
７のパターン及び、第２の絶縁膜（ＳｉＮ）３４により
決定される。
【００２９】
【発明が解決しようとする課題】オフセットゲートを精
度よく形成するには不十分である図１０に示す従来例の
問題点を解決するために提案された、図１１に示す従来
例では、ゲート形成予定位置が、露光プロセスの目合わ
せ精度に左右され、ウェーハ内でのオフセット量がばら
つき、再現性が悪い。
度よく形成するには不十分である図１０に示す従来例の
問題点を解決するために提案された、図１１に示す従来
例では、ゲート形成予定位置が、露光プロセスの目合わ
せ精度に左右され、ウェーハ内でのオフセット量がばら
つき、再現性が悪い。
【００３０】また、図１２に示す従来例では、第１のリ
セス領域にレジストが塗布されることで、リセス底面の
汚染が懸念される。
セス領域にレジストが塗布されることで、リセス底面の
汚染が懸念される。
【００３１】したがって本発明の目的は、リセス底面の
汚染を起こすことなく、高精度に再現性よくオフセット
構造を実現できる半導体装置の製造方法を提供すること
である。
汚染を起こすことなく、高精度に再現性よくオフセット
構造を実現できる半導体装置の製造方法を提供すること
である。
【００３２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の活性領域の表面部上に絶縁膜を
堆積した後に該絶縁膜をパターニングすることにより、
リセス幅を規定する第１の絶縁膜を基板上に形状形成す
る工程と、所定のエッチング手段に対して、前記第１の
絶縁膜よりもエッチングレートの小さな第２の絶縁膜を
堆積する工程と、少なくとも一部が前記第１の絶縁膜上
に存在するように前記第２の絶縁膜を露出させる第１の
開口部を有するレジスト層を形成する工程と、前記レジ
スト層をマスクにして前記第２の絶縁膜をエッチングす
ることにより、ゲート形成予定領域に第２の開口部を前
記第２の絶縁膜に形成する工程と、前記第２の開口部内
を含め前記第２の絶縁膜上に該第２の絶縁膜と同一種類
の第３の絶縁膜を堆積する工程と、エッチングによって
前記第３及び第２の絶縁膜からなる絶縁層を上方よりエ
ッチング除去し、かつ前記第１の絶縁膜を露出させる第
３の開口部を形成する工程と、前記第３の開口部を介し
てエッチングによって前記第１の絶縁膜を全て除去する
工程と、前記第１の絶縁膜を除去することで露出した前
記活性領域をエッチングしてリセスを形成する工程と、
前記活性領域とショットキー接合を成すゲート金属を堆
積する工程と、前記ゲート金属を形状加工することによ
りゲート電極を形成する工程とを有することを特徴とす
る。
造方法は、半導体基板の活性領域の表面部上に絶縁膜を
堆積した後に該絶縁膜をパターニングすることにより、
リセス幅を規定する第１の絶縁膜を基板上に形状形成す
る工程と、所定のエッチング手段に対して、前記第１の
絶縁膜よりもエッチングレートの小さな第２の絶縁膜を
堆積する工程と、少なくとも一部が前記第１の絶縁膜上
に存在するように前記第２の絶縁膜を露出させる第１の
開口部を有するレジスト層を形成する工程と、前記レジ
スト層をマスクにして前記第２の絶縁膜をエッチングす
ることにより、ゲート形成予定領域に第２の開口部を前
記第２の絶縁膜に形成する工程と、前記第２の開口部内
を含め前記第２の絶縁膜上に該第２の絶縁膜と同一種類
の第３の絶縁膜を堆積する工程と、エッチングによって
前記第３及び第２の絶縁膜からなる絶縁層を上方よりエ
ッチング除去し、かつ前記第１の絶縁膜を露出させる第
３の開口部を形成する工程と、前記第３の開口部を介し
てエッチングによって前記第１の絶縁膜を全て除去する
工程と、前記第１の絶縁膜を除去することで露出した前
記活性領域をエッチングしてリセスを形成する工程と、
前記活性領域とショットキー接合を成すゲート金属を堆
積する工程と、前記ゲート金属を形状加工することによ
りゲート電極を形成する工程とを有することを特徴とす
る。
【００３３】この場合、第１の絶縁膜を酸化シリコン膜
とし、第２、第３の絶縁膜を窒化シリコン膜とし、第１
の絶縁膜をエッチングする手段をＨＦ系エッチャントに
よるウエットエッチングとし、第２及び第３の絶縁膜を
エッチングする手段を、例えばＣＦ4 ／Ｈ2 系ガスによ
る、ドライエッチングとすることができる。
とし、第２、第３の絶縁膜を窒化シリコン膜とし、第１
の絶縁膜をエッチングする手段をＨＦ系エッチャントに
よるウエットエッチングとし、第２及び第３の絶縁膜を
エッチングする手段を、例えばＣＦ4 ／Ｈ2 系ガスによ
る、ドライエッチングとすることができる。
【００３４】また、第２、第３の絶縁膜として、環状オ
レフィン系樹脂などをベースとした低誘電率膜を用い、
エッチング手段として、例えばＣＦ4 ／Ｈ2 系ガスによ
る、ドライエッチングとすることができる。
レフィン系樹脂などをベースとした低誘電率膜を用い、
エッチング手段として、例えばＣＦ4 ／Ｈ2 系ガスによ
る、ドライエッチングとすることができる。
【００３５】これによってゲート電極がリセスに対して
オフセットされて設けることができる。
オフセットされて設けることができる。
【００３６】このように、本発明ではゲート開口が設け
られたレジスト層の下部に異なる種類の絶縁膜を設けて
段差を設けている。２種類の絶縁膜の所定のエッチング
手段によるエッチングレートの違いを利用して、ゲート
開口部に対して露出させた基板表面を非対称にすること
で、オフセットゲートを形成する。
られたレジスト層の下部に異なる種類の絶縁膜を設けて
段差を設けている。２種類の絶縁膜の所定のエッチング
手段によるエッチングレートの違いを利用して、ゲート
開口部に対して露出させた基板表面を非対称にすること
で、オフセットゲートを形成する。
【００３７】
【発明の実施の形態】次に図面を参照して本発明を説明
する。
する。
【００３８】図１乃至図９は本発明の第１の実施の形態
の半導体装置の製造方法を工程順に示す図であり、それ
ぞれの図において、（Ａ）は平面図、（Ｂ）は（Ａ）を
切断線Ｘ−Ｘ’で切断し矢印の方向を視た断面図であ
る。
の半導体装置の製造方法を工程順に示す図であり、それ
ぞれの図において、（Ａ）は平面図、（Ｂ）は（Ａ）を
切断線Ｘ−Ｘ’で切断し矢印の方向を視た断面図であ
る。
【００３９】まず図１（Ａ）、（Ｂ）に示すように、半
絶縁性のＧａＡｓ基板１の活性領域の表面にｎ型ＧａＡ
ｓ層でなる動作層２を形成したＧａＡｓ基板１を準備す
る。次に、プラズマＣＶＤ法により、例えば、厚さ５０
ｎｍの酸化シリコン膜のような第１の絶縁膜３を堆積
し、レジスト層をマスクにしてＨＦ系エッチャントによ
ってウェットエッチングを行うことにより第１絶縁膜３
のパターンを動作層２上に部分的に配置する。
絶縁性のＧａＡｓ基板１の活性領域の表面にｎ型ＧａＡ
ｓ層でなる動作層２を形成したＧａＡｓ基板１を準備す
る。次に、プラズマＣＶＤ法により、例えば、厚さ５０
ｎｍの酸化シリコン膜のような第１の絶縁膜３を堆積
し、レジスト層をマスクにしてＨＦ系エッチャントによ
ってウェットエッチングを行うことにより第１絶縁膜３
のパターンを動作層２上に部分的に配置する。
【００４０】次に図２（Ａ）、（Ｂ）に示すように、例
えば厚さ３００ｎｍの窒化シリコン膜のような第２の絶
縁膜４をＣＶＤ法により堆積する。
えば厚さ３００ｎｍの窒化シリコン膜のような第２の絶
縁膜４をＣＶＤ法により堆積する。
【００４１】次に図３（Ａ）、（Ｂ）に示すように、第
２の絶縁膜上にレジスト層５を形成し、ｉ線露光によっ
てレジスト層５に開口部（第１の開口部）５Ａを形成す
る。このときレジスト開口部５Ａは動作層領域上方で部
分的に配置した第１の絶縁膜３の縁端部上に重なるよう
にする。
２の絶縁膜上にレジスト層５を形成し、ｉ線露光によっ
てレジスト層５に開口部（第１の開口部）５Ａを形成す
る。このときレジスト開口部５Ａは動作層領域上方で部
分的に配置した第１の絶縁膜３の縁端部上に重なるよう
にする。
【００４２】次に図４（Ａ）、（Ｂ）に示すように、第
２の絶縁膜４を例えばＣＦ4 ／Ｈ2系ガスで異方性のド
ライエッチングし、ゲート開口部４Ａ（第２の開口部）
を形成する。このとき第２の絶縁膜４をエッチングする
量は第２の絶縁膜４を抜ききらずにかつ第１の絶縁膜３
を露出させるように、たとえば３３０ｎｍとする。
２の絶縁膜４を例えばＣＦ4 ／Ｈ2系ガスで異方性のド
ライエッチングし、ゲート開口部４Ａ（第２の開口部）
を形成する。このとき第２の絶縁膜４をエッチングする
量は第２の絶縁膜４を抜ききらずにかつ第１の絶縁膜３
を露出させるように、たとえば３３０ｎｍとする。
【００４３】次に図５（Ａ）、（Ｂ）に示すように、形
成したゲート開口部４Ａ上を含む第２の絶縁膜４上に、
第２の絶縁膜４と同一種類の第３の絶縁膜６（この場
合、窒化膜シリコン）をたとえば厚さ３００ｎｍ堆積す
る。
成したゲート開口部４Ａ上を含む第２の絶縁膜４上に、
第２の絶縁膜４と同一種類の第３の絶縁膜６（この場
合、窒化膜シリコン）をたとえば厚さ３００ｎｍ堆積す
る。
【００４４】次に、図６（Ａ）、（Ｂ）に示すように、
第２、第３の絶縁膜からなる絶縁膜をその全上面からＣ
Ｆ4 ／Ｈ2 ガスで異方性のドライエッチングで除去して
いき、ゲート電極の頭の部分となる順テーパー形状を持
つゲート開口部（第３の開口部）６Ａを形成する。この
際、この際、第２、第３の絶縁膜４、６をエッチング
し、側壁加工する量は、第２、第３の絶縁膜４、６を抜
ききらずに、かつ、ゲート開口部６Ａ内に第１の絶縁膜
３の一部分（先端部分）を露出させるような条件を用い
る。
第２、第３の絶縁膜からなる絶縁膜をその全上面からＣ
Ｆ4 ／Ｈ2 ガスで異方性のドライエッチングで除去して
いき、ゲート電極の頭の部分となる順テーパー形状を持
つゲート開口部（第３の開口部）６Ａを形成する。この
際、この際、第２、第３の絶縁膜４、６をエッチング
し、側壁加工する量は、第２、第３の絶縁膜４、６を抜
ききらずに、かつ、ゲート開口部６Ａ内に第１の絶縁膜
３の一部分（先端部分）を露出させるような条件を用い
る。
【００４５】動作層上２に配置した第１の絶縁膜３の縁
端部と側壁加工によって形成したゲート開口部６Ａの縁
端部でゲート長が定まる。
端部と側壁加工によって形成したゲート開口部６Ａの縁
端部でゲート長が定まる。
【００４６】次に、図７（Ａ）、（Ｂ）に示すように、
動作層２上に部分的に配置した、例えば酸化シリコン膜
のような第１の絶縁膜３の全てを、その上に配置した、
例えば窒化シリコン膜のような第２、第３の絶縁膜４、
６と比べてエッチングレートが早いたえばＨＦのような
エッチャントによるウエットエッチングにより除去して
空洞３Ａを形成する。
動作層２上に部分的に配置した、例えば酸化シリコン膜
のような第１の絶縁膜３の全てを、その上に配置した、
例えば窒化シリコン膜のような第２、第３の絶縁膜４、
６と比べてエッチングレートが早いたえばＨＦのような
エッチャントによるウエットエッチングにより除去して
空洞３Ａを形成する。
【００４７】次に、図８（Ａ）、（Ｂ）に示すように、
第１の絶縁膜３が除去されたことで空洞３Ａに露出した
動作層２をＨ2 ＳＯ4 とＨ2 Ｏ2 の混合液によってエッ
チングし、リセス７を形成する。
第１の絶縁膜３が除去されたことで空洞３Ａに露出した
動作層２をＨ2 ＳＯ4 とＨ2 Ｏ2 の混合液によってエッ
チングし、リセス７を形成する。
【００４８】その後、動作層２とショットキー接合を形
成する第１のゲート金属８をスパッタリング法によって
堆積させた後、第２のゲート金属９をスパッタリング法
によって堆積させる。
成する第１のゲート金属８をスパッタリング法によって
堆積させた後、第２のゲート金属９をスパッタリング法
によって堆積させる。
【００４９】次に、図９（Ａ）、（Ｂ）に示すように、
ゲート頭部を形成したい場所にレジスト層をパターンニ
ングし、イオンミリングなどによって第１、第２のゲー
ト金属を加工してゲート電極１０を形成する。
ゲート頭部を形成したい場所にレジスト層をパターンニ
ングし、イオンミリングなどによって第１、第２のゲー
ト金属を加工してゲート電極１０を形成する。
【００５０】ソース側におけるゲート電極１０の接合面
とリセス７との相対位置関係は露光機の目合わせ精度で
はなく、リセス７を形成するためのエッチング量によっ
て決定される。エッチングの精度はねらい値に対し、±
０．０２μｍ程度、であり目あわせで形成する方法（図
１０の従来例）と比較して精度が高い。
とリセス７との相対位置関係は露光機の目合わせ精度で
はなく、リセス７を形成するためのエッチング量によっ
て決定される。エッチングの精度はねらい値に対し、±
０．０２μｍ程度、であり目あわせで形成する方法（図
１０の従来例）と比較して精度が高い。
【００５１】次に第２の実施の形態について説明する。
【００５２】第１の実施の形態との相違点について説明
する。ＣＦ4 ／Ｈ2 ガスのドライエッチングで開口部を
形成する第２、第３の絶縁膜として環状オレフィン系樹
脂をベースとした低誘電率膜、たとえば厚さ３００ｎｍ
のポリオレフィン膜を形成し、フォトリソグラフィー法
によりゲート開口部を設ける。それ以降の工程は第１の
実施の形態と同じである。ポリオレフィン膜はＨＦ系の
エッチャントによってエッチングされない。
する。ＣＦ4 ／Ｈ2 ガスのドライエッチングで開口部を
形成する第２、第３の絶縁膜として環状オレフィン系樹
脂をベースとした低誘電率膜、たとえば厚さ３００ｎｍ
のポリオレフィン膜を形成し、フォトリソグラフィー法
によりゲート開口部を設ける。それ以降の工程は第１の
実施の形態と同じである。ポリオレフィン膜はＨＦ系の
エッチャントによってエッチングされない。
【００５３】窒化シリコンの誘電率５に対しポリオレフ
ィン膜の誘電率は２．４と低いので、ゲート寄生容量を
更に小さくでき、たとえば第１の実施の形態によるＦＥ
Ｔの遮断周波数が２０ＧＨｚであるとすると３０ＧＨｚ
程度に向上できる。
ィン膜の誘電率は２．４と低いので、ゲート寄生容量を
更に小さくでき、たとえば第１の実施の形態によるＦＥ
Ｔの遮断周波数が２０ＧＨｚであるとすると３０ＧＨｚ
程度に向上できる。
【００５４】以上、半導体材料としてＧａＡｓを用いた
ものについて説明したが、ＩｎＰやＩｎＧａＡｓなどＦ
ＥＴとして使用される他の半導体材料を用いたものにつ
いても本発明を適用できることは明らかである。
ものについて説明したが、ＩｎＰやＩｎＧａＡｓなどＦ
ＥＴとして使用される他の半導体材料を用いたものにつ
いても本発明を適用できることは明らかである。
【００５５】
【発明の効果】以上説明したように本発明によれば、ゲ
ート開口が設けられたレジスト層の下部に異なる種類の
絶縁膜を設けて段差を設け、２種類の絶縁膜の所定のエ
ッチング手段によるエッチングレートの違いを利用し
て、ゲート開口部に対して露出させた基板表面を非対称
にすることでオフセットゲートを形成する。そして、ソ
ース側におけるゲート電極の接合面とリセス７との相対
位置関係は露光機の目合わせ精度ではなく、リセスを形
成するためのエッチング量によって決定される。
ート開口が設けられたレジスト層の下部に異なる種類の
絶縁膜を設けて段差を設け、２種類の絶縁膜の所定のエ
ッチング手段によるエッチングレートの違いを利用し
て、ゲート開口部に対して露出させた基板表面を非対称
にすることでオフセットゲートを形成する。そして、ソ
ース側におけるゲート電極の接合面とリセス７との相対
位置関係は露光機の目合わせ精度ではなく、リセスを形
成するためのエッチング量によって決定される。
【００５６】したがって露光プロセスの目合わせ精度に
左右されることなくオフセットゲートを精度よく形成す
ることができ、かつ、リセス領域にレジストが塗布され
ることでリセス底面の汚染される不都合も発生しない。
左右されることなくオフセットゲートを精度よく形成す
ることができ、かつ、リセス領域にレジストが塗布され
ることでリセス底面の汚染される不都合も発生しない。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法の一工程を示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の方向を視た断
面図である。
方法の一工程を示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の方向を視た断
面図である。
【図２】図１の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図３】図２の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図４】図３の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図５】図４の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図６】図５の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図７】図６の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図８】図７の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図９】図８の続きの工程を示す図であり、（Ａ）は平
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
面図、（Ｂ）は（Ａ）を切断線Ｘ−Ｘ’で切断し矢印の
方向を視た断面図である。
【図１０】従来技術の半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
【図１１】他の従来技術の半導体装置の製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図１２】別の従来技術の半導体装置の製造方法を工程
順に示す断面図である。
順に示す断面図である。
１ ＧａＡｓ基板 ２ 動作層 ３ 第１の絶縁膜 ３Ａ 空洞 ４ 第２の絶縁膜 ４Ａ 第２の開口部 ５ レジスト層 ５Ａ 第１の開口部 ６ 第３の絶縁膜 ６Ａ 第３の開口部 ７ リセス ８ 第１のゲート金属 ９ 第２のゲート金属 １０ ゲート電極 １１ ＧａＡｓ基板 １２ 動作層 １３ 絶縁膜 １４ レジスト層 １５ リセス １６ レジスト層 １７ ゲート金属 ２１ ＧａＡｓ基板 ２２ チャネル層 ２３ ｎ+ 型導電膜 ２４ オーミック電極 ２５ 絶縁膜 ２６ レジスト層 ２７ ゲート電極 ２８ リセス ３１ ＧａＡｓ基板 ３２ 動作層 ３３ 第１の絶縁膜 ３４ 第２の絶縁膜 ３５ レジスト層 ３６ 第１のリセス領域 ３７ レジスト層 ３８ 第２のリセス領域 ３９ ゲート電極
Claims (5)
- 【請求項１】 半導体基板の活性領域の表面部上に絶縁
膜を堆積した後に該絶縁膜をパターニングすることによ
り、リセス幅を規定する第１の絶縁膜を基板上に形状形
成する工程と、所定のエッチング手段に対して、前記第
１の絶縁膜よりもエッチングレートの小さな第２の絶縁
膜を堆積する工程と、少なくとも一部が前記第１の絶縁
膜上に存在するように前記第２の絶縁膜を露出させる第
１の開口部を有するレジスト層を形成する工程と、前記
レジスト層をマスクにして前記第２の絶縁膜をエッチン
グすることにより、ゲート形成予定領域に第２の開口部
を前記第２の絶縁膜に形成する工程と、前記第２の開口
部内を含め前記第２の絶縁膜上に該第２の絶縁膜と同一
種類の第３の絶縁膜を堆積する工程と、エッチングによ
って前記第３及び第２の絶縁膜からなる絶縁層を上方よ
りエッチング除去し、かつ前記第１の絶縁膜を露出させ
る第３の開口部を形成する工程と、前記第３の開口部を
介してエッチングによって前記第１の絶縁膜を全て除去
する工程と、前記第１の絶縁膜を除去することで露出し
た前記活性領域をエッチングしてリセスを形成する工程
と、前記活性領域とショットキー接合を成すゲート金属
を堆積する工程と、前記ゲート金属を所定のエッチング
手段により形状加工することによりゲート電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の絶縁膜が酸化シリコン膜であ
り、前記第２及び第３の絶縁膜が窒化シリコン膜である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１の絶縁膜が酸化シリコン膜であ
り、前記第２及び第３の絶縁膜が窒化シリコンより低い
誘電率の膜であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記低い誘電率の膜は環状オレフィン系
樹脂の膜であることを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項５】 前記第１の絶縁膜はウェットエッチング
法でエッチングし、前記第２及び第３の絶縁膜はドライ
エッチング法でエッチングすることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005376A JP3036451B2 (ja) | 1997-01-16 | 1997-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005376A JP3036451B2 (ja) | 1997-01-16 | 1997-01-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209180A true JPH10209180A (ja) | 1998-08-07 |
| JP3036451B2 JP3036451B2 (ja) | 2000-04-24 |
Family
ID=11609465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005376A Expired - Lifetime JP3036451B2 (ja) | 1997-01-16 | 1997-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036451B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067664A1 (fr) * | 2002-02-06 | 2003-08-14 | Hitachi, Ltd. | Transistor a effet de champ et son procede de production |
-
1997
- 1997-01-16 JP JP9005376A patent/JP3036451B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067664A1 (fr) * | 2002-02-06 | 2003-08-14 | Hitachi, Ltd. | Transistor a effet de champ et son procede de production |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036451B2 (ja) | 2000-04-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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