JP2005136161A

JP2005136161A - 電界効果トランジスタ素子

Info

Publication number: JP2005136161A
Application number: JP2003370374A
Authority: JP
Inventors: Shigeo Yoshii; 重雄吉井; Nobuyuki Otsuka; 信之大塚; Koichi Mizuno; 紘一水野; Chiyoujitsuriyo Suzuki; 朝実良鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2005-05-26

Abstract

【課題】高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供する。
【解決手段】ヘテロ接合型電界効果トランジスタ素子１００において、第１次ゲート配線１０５と第２次ゲート配線１０６の交点Ａ：１１０と、複数のゲート電極１０２において一方の端をなすゲート電極１０２aと第１次ゲート配線１０５との交点Ｂ：１１６の間の距離は１０μｍ以下となるよう配置されている。また第１次ドレイン配線１０７と第２次ドレイン配線１０８との交点Ｃ：１１１と、複数のゲート電極１０２において前述のゲート電極１０２ａに対して他方の端をなすゲート電極１０２ｈと対向するドレイン電極１０３ｄと第１次ドレイン配線１０７との交点Ｄ：１１７の間の距離は１０μｍ以下となるよう配置されている。上記構成により、従来になく高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供する。
【選択図】図１

Description

本発明は電界効果トランジスタ素子に関し、特に高周波領域で動作するヘテロ接合型の電界効果トランジスタ素子に関する。

ヘテロ接合型の電界効果トランジスタ素子（ＨＦＥＴ）は高移動度の電子を利用することにより、現在利用できる最も高周波領域で動作することができる能動素子のひとつである。特にＩｎＰ基板上のＨＦＥＴではゲート構造の微細化等により動作周波数の向上が可能で、ミリ波・サブミリ波領域（数百ＧＨｚ）での動作が報告されている。

一方ＨＦＥＴの利得はゲート電極とチャネル層間の距離等によりゲート幅あたりの利得率が規定されており、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）に比較して面積あたりの出力密度が低い。このため、例えば無線送信装置の最終段増幅器等の高出力用途のＨＦＥＴでは、図２（特許文献１を参照）に示されるように複数のゲート電極を平行に並べ、それらをソース・ドレイン電極で挟んで同時に並列動作させるマルチフィンガーと呼ばれる構成が用いられる。
特開2001-93914号公報

上記従来技術であるマルチフィンガータイプの高出力ＨＦＥＴ素子は、現状の動作周波数領域では問題なく動作する。しかし将来においてさらに高周波領域でＨＦＥＴを利用しようとすると、その周波数特性を劣化させてしまうという課題がある。マルチフィンガータイプの構造では高周波信号の経路が複数に渡っており、各経路の状態や経路間の電気的条件の差異が、通過する高周波信号に影響を及ぼしその伝達特性を劣化させるためである。前述の影響は信号周波数が高くなるとともに増大する。

本発明は従来技術の課題を軽減し、高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供することを目的とする。

目的を達成するため、本発明の電界効果トランジスタ素子は、基板上に形成され、複数のゲート電極と、各ゲート電極と電気的に接続した第１次ゲート配線と第１次ゲート配線と電気的に接続された第２次ゲート配線と、複数のドレイン電極と、各ドレイン電極と電気的に接続した第１次ドレイン配線と、第１次ドレイン配線と電気的に接続した第２次ドレイン配線と、複数のソース電極を備えたヘテロ接合型の電界効果トランジスタ素子であって、第１次ゲート配線と第２次ゲート配線の交点Ａと、複数のゲート電極において一方の端をなすゲート電極と第１次ゲート配線との交点Ｂの間の距離が１０μｍ以下となるよう配置され、かつ第１次ドレイン配線と第２次ドレイン配線との交点Ｃと、複数のゲート電極において他方の端をなすゲート電極と対向するドレイン電極と第１次ドレイン配線との交点Ｄの間の距離が１０μｍ以下となるよう配置されているという構成を備えている。

以上説明した通り、本発明の電界効果トランジスタ素子は、基板上に形成され、複数のゲート電極と、各ゲート電極と電気的に接続した第１次ゲート配線と第１次ゲート配線と電気的に接続された第２次ゲート配線と、複数のドレイン電極と、各ドレイン電極と電気的に接続した第１次ドレイン配線と、第１次ドレイン配線と電気的に接続した第２次ドレイン配線と、複数のソース電極を備えたヘテロ接合型の電界効果トランジスタ素子であって、第１次ゲート配線と第２次ゲート配線の交点Ａと、複数のゲート電極において一方の端をなすゲート電極と第１次ゲート配線との交点Ｂの間の距離が１０μｍ以下となるよう配置され、かつ第１次ドレイン配線と第２次ドレイン配線との交点Ｃと、複数のゲート電極において他方の端をなすゲート電極と対向するドレイン電極と第１次ドレイン配線との交点Ｄの間の距離が１０μｍ以下となるよう配置されているという構成により、従来になく高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を実現できる。

本発明は上記構成を備えることにより、高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供する。

また本発明の半導体発光素子を構成する半導体としては、InGaAs, InAlAs, InP, InGaAsP, GaAs, AlAs, InAs, GaP, AlP, InP, GaN, AlN, InN等の３-５族化合物半導体材料および混晶材料を用いることができる。

以下、具体的な例をあげて説明する。

図２の従来技術によるマルチフィンガータイプのヘテロ接合型電界効果トランジスタ素子の構成においては、ゲート電極２０１を束ねる第１次ゲート配線２０２へ第２次ゲート配線２０３から信号が入力される交点Ａ２０４（信号入力部）から、ドレイン電極を束ねるドレイン配線からの信号出力部までの経路が多数あり、しかも各経路の電気的経路長が異なっている。例として特開2001-93914では第１次ゲート配線２０２の長さが１５０μｍ程度であるので、最短経路と最長経路の間の経路長差も１５０μｍ近い値となる。

動作周波数が１０ＧＨｚ以下と低い場合、信号の真空中での波長は30ｍｍ以上と長い。ここで通常の化合物半導体の誘電率が１２程度であるので、信号線の実効誘電率は通常７〜９程度、信号波に対する実効屈折率は２．５〜３程度となる。半導体基板上の導波路や信号線における信号波長は、導波路構造や形状の影響を受けるので若干変化するが、上記経路長差が信号の位相に与える影響は０．０３π未満でありほとんど無視できる。

これに対し、１００ＧＨ以上の高周波信号の波長は真空中で３０００μｍ以下と短い。このため１００ＧＨｚ以上の信号を上記ヘテロ接合型電界効果トランジスタ素子で増幅しようとする際の、上記経路差による位相差は、０.３π以上にもなる。図５の周波数依存性１３１に、従来技術による１５０μｍの経路差を有するマルチフィンガータイプのヘテロ接合型電界効果トランジスタ素子の出力を、位相差の無い状態に対して比較した相対強度を図示する。１００ＧＨｚ以上の高周波数領域において、その増幅率は急激に劣化し、１６０ＧＨｚでは位相差の無い場合に比較して１/１０以下となることがわかる。

またさらに、従来技術によるＨＦＥＴ素子では、分岐において高周波信号が反射・散乱されるという課題があった。信号の周波数が高くなるとともに、直進性が高まって反射・散乱されやすくなり、特に信号線の分岐部では信号の伝播方向が大きく変化するのでその影響を受けやすくなる。

これに対して、本実施の形態によるＨＦＥＴ素子１００を基板上面から見た電極・配線形状を図１に示す。なお実際にはこれらの構造の上にはSiO₂絶縁層（後述する図３の１２８）が設けられているが、図１には絶縁層を透過して観察される電極・配線の形状を示す。

本例は半絶縁性ＩｎＰ基板上にエピタキシャル成長されたＩｎＧａＡｓ/ＩｎＡｌＡｓ系半導体の多層膜で構成されたヘテロ接合型電界効果トランジスタ素子１００である。点線で囲まれた領域１０９が素子機能部であり、この内側に後述するＩｎＧａＡｓ/ＩｎＡｌＡｓ系半導体の多層膜が設けられている。素子機能領域１０９および配線の周囲を除く基板上面は、接地電極１０４により覆われている。なお図１の各電極および配線間には下層の半導体層１１２が観察される。半導体層１１２は機能領域１０９の内部においては後述するコンタクト層１２７あるいはバリア層１２６であり、外部においては後述する半絶縁性のＩｎＰ基板１２１である。

素子は通常のマルチフィンガータイプのヘテロ接合型電界効果トランジスタ素子と同様、接地電極１０４と電気的に接続された複数のソース電極１０１ａ〜ｅを備える。また複数のゲート電極１０２ａ〜ｈと、各ゲート電極１０２と接続されたゲート配線１０５・１０６を備える。ここで本明細書ではゲート配線１０５・１０６のうち複数のゲート電極と直接接続されたゲート配線の領域を第1次ゲート配線１０５とし、それ以外の領域を第２次ゲート配線１０６と呼称する。

したがって、本素子はゲート電極１０２と電気的に接続された第１次ゲート配線１０５と、第１次ゲート配線１０５と電気的に接続され第一次ゲート配線に入力信号を供給する第２次ゲート配線１０６とを備える。

また本素子は、複数のドレイン電極１０３ａ〜ｄと、各ドレイン電極１０３と電気的に接続されたドレイン配線１０７・１０８を備える。ここで本明細書ではドレイン配線１０７・１０８のうち複数のドレイン電極と直接接続されたドレイン配線の領域を第1次ドレイン配線１０７とし、それ以外の領域を第２次ドレイン配線１０８と呼称する。したがって、本素子は各ドレイン電極１０３と電気的に接続された第１次ドレイン配線１０７と、第１次ドレイン配線１０７と電気的に接続され第一次ドレイン配線１０７からの出力信号を外部に伝達する第２次ドレイン配線１０８とを備える。

なお接地電極１０４および複数のソース電極１０１の一部は、ゲート配線（１０５および１０６）の一部の上部を越えて交差するように立体的に配線されている（図１の左下参照）。交差部でも両者の間には絶縁層（図示せず）が設けられているので直接には接続されていない。

本素子１００の、図１の領域１１３における断面構造を図３に示す。半絶縁性ＩｎＰ基板１２１上に、エピタキシャル成長された無添加ＩｎＡｌＡｓバッファ層１２２、無添加ＩｎＧａＡｓチャネル層１２３、無添加ＩｎＡｌＡｓスペーサ層１２４、ｎ型ＩｎＡｌＡｓキャリア供給層１２５、無添加ＩｎＡｌＡｓバリア層１２６、ｎ型ＩｎＧａＡｓコンタクト層１２７が設けられている。これらエピタキシャル成長層の上部には、ソース電極１０１ｄとドレイン電極１０３ｂが設けられ、さらにその間の領域ではコンタクト層１２７が除去されており、ここにゲート電極１０２ｃが設けられている。これらの電極構造は、さらにSiO₂絶縁層１２８により埋め込まれている。

ここで本実施例の第１の特徴として、図１に示されるように、第１次ゲート配線１０５と第２次ゲート配線１０６の交点Ａ：１１０と、複数のゲート電極１０２において一方の端をなすゲート電極１０２aと第１次ゲート配線１０５との交点Ｂ：１１６の間の距離は８μｍとなるよう配置されている。

また第１次ドレイン配線１０７と第２次ドレイン配線１０８との交点Ｃ：１１１と、複数のゲート電極１０２において前述のゲート電極１０２ａに対して他方の端をなすゲート電極１０２ｈと対向するドレイン電極１０３ｄと第１次ドレイン配線１０７との交点Ｄ：１１７の間の距離は８μｍとなるよう配置されている。

上記構成により、交点Ａ：１１０から交点Ｃ：１１１までの間で信号が伝送・増幅される複数の経路において、その経路長ばらつきを低く抑制することができる。

またさらに本実施の形態においては、同一のドレイン電極をはさんで隣り合う２つのゲート電極（例えばドレイン電極１０３aをはさむゲート電極１０２aとゲート電極１０２ｂ）の間の距離はいずれも１８μｍである。これにより同一ドレインに流入する信号の経路長ばらつきをも抑制できる。結果として全経路における経路差は９μｍ以下に抑制される。

特に交点Ａと交点Ｂの間の距離、および交点Ｃと交点Ｄの間の距離がいずれも１０μｍ以下であり、また同時に、同一のドレイン電極をはさんで隣り合う２つのゲート電極の間の距離がいずれも２０μｍ以下であることにより、各信号伝達経路の間の経路長ばらつきをいずれも２０μｍ以下とすることができる。これにより５００ＧＨｚ以上の周波数領域でも利用可能となるので好ましい。

本実施の形態におけるヘテロ接合型電界効果トランジスタ素子の位相差に伴う出力の第１の周波数依存性を図５の１３２に示す。１００ＧＨｚ以上の周波数領域においても出力強度の劣化は抑制され、５００ＧＨｚにおいても８０％以上の相対出力が得られている。

また前述の交点Ａと交点Ｂの間の距離、および交点Ｃと交点Ｄの間の距離がいずれも５μｍ以下であり、また同時に、同一のドレイン電極１０３をはさんで隣り合う２つのゲート電極１０２の間の距離がいずれも１０μｍ以下であることにより、各信号伝達経路の間の経路長ばらつきがいずれも１０μｍ以下となる。これにより１０００ＧＨｚを超える高周波数領域でも利用可能となるのでさらに望ましい。この場合、位相差に伴う出力劣化は図５の第２の周波数依存性１３３に示すように抑制され１０００ＧＨｚにおいても８０％以上の相対出力が得られる。

ここで図２のような従来素子において、単に上述のように第２次ゲート配線２０３を、第１次ゲート配線２０２の端部付近に接続すると、高い周波領域では複数のゲート電極２０１に対する信号入力が均一でなくなり、またその入力効率が低下するという新たな問題が発生する。これは高周波領域において、信号線を伝送する信号の直進性が増し、また分岐部および折れ曲がり部における反射・損失が増大するためである。このため第２次ゲート配線２０３と第１次ゲート配線２０１の接続点Ａに近いゲート電極には大きな信号が入力されるのに対して、離れたゲート電極への信号入力は小さくなり、入力信号に対する各ゲートの閾値が見かけ上ずれることなる。結果として素子全体の増幅特性はなだらかになり、すなわちその利得は劣化する。

本実施例においては第２の特徴として、図１に示されるように、信号の伝達方向を正とすると、第１次ゲート配線１０５の信号伝達方向１１４とゲート電極１０２の信号伝達方向１１５とがなす角度は６０°となっている。同様に、信号伝達方向を正として第２次ゲート配線１０６と第１次ゲート配線１０５がなす角度は６０°、第２次ドレイン配線１０８と第１次ドレイン配線１０７がなす角度は６０°、第１次ドレイン配線１０７とドレイン電極１０３がなす角度は６０°である。

このように、第２次ゲート配線１０６と第１次ゲート配線１０５がなす角度、第１次ゲート配線１０５と複数のゲート電極１０２がなす角度、第２次ドレイン配線１０８と第１次ドレイン配線１０７がなす角度、および第１次ドレイン配線１０７と複数のドレイン電極１０３がなす角度が、各々信号の伝達方向を正として、いずれも９０°未満であることにより、各接続点における信号の反射・損失を低減でき、また接続点を曲がる信号成分の強度劣化を抑制できるので望ましい。

ただし、第１次ゲート配線１０７と複数のゲート電極１０２がなす角度、および第１次ドレイン配線１０５と複数のドレイン電極１０３がなす角度があまり小さくなると基板上における素子の占める領域が増大してしまう。これを防ぐためには第１次ゲート配線１０５と複数のゲート電極１０２がなす角度、および第１次ドレイン配線１０７と複数のドレイン電極１０３がなす角度はいずれも４５°〜７０°の範囲にあることが望ましい。

また複数のゲート電極１０２と複数のドレイン電極１０３の方向が結晶方向に対して斜め方向となると電子移動度が低下し、素子の高周波特性が劣化してしまう。したがってこれらは基板の結晶方位における<110>方向、あるいは<101>方向に平行あるいは反平行に保たれていることが好ましい。

本実施の形態では上記構成をとることにより、反射・損失が低減し、また複数のゲート電極１０２に対する信号入力強度が均等化されるので、結果として前述の高周波領域における利得劣化を抑制できる。

上述のように本発明の構成を用いることにより、従来に比較して高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を実現できる。

またさらに、本実施の形態で示されるヘテロ接合型電界効果トランジスタ素子を構成単位として、これを複数並列に接続することによって、さらに高利得の素子を構成することもできる。

なお本実施形態においてはInGaAs/InAlAs系の材料系による構成の例をあげたが、他の材料系あるいは異なる材料系の組み合わせによるヘテロ接合型電界効果トランジスタ素子に適用することも可能である。

この他、本発明の要旨を逸脱しない範囲で種々の変形が可能である。

図４に本実施の形態の変例にかかわる第１の素子の形状を示す。本変例においても基本的な構造は図１に示される実施例と同様であるが、以下のような相違点を有する。本変例においては図４に示されるように、第１次ゲート配線１０５と第２次ゲート配線１０６の交点Ａ：１１０は、複数のゲート電極１０２において一方の端をなすゲート電極１０２aと第１次ゲート配線１０５との交点Ｂ：１１６と一致するよう配置されている。

また第１次ドレイン配線１０７と第２次ドレイン配線１０８との交点Ｃ：１１１は、複数のゲート電極１０２において前述のゲート電極１０２ａに対して他方の端をなすゲート電極１０２ｈと対向するドレイン電極１０３ｄと第１次ドレイン配線１０７との交点Ｄ：１１７と一致するよう配置されている。

また本変例においては、図４に示されるように、信号伝達方向を正として第２次ゲート配線と第１次ゲート配線がなす角度は０°、第２次ドレイン配線と第１次ドレイン配線がなす角度は０°である。

本変例においても実施例と同様の機能効果を有するが、上記の結果、本変例においては交点Ａ：１１０から交点Ｃ：１１１までの複数の経路において、その経路長ばらつきを実施例に比較してさらに低く抑制できる利点がある。また交点Ａおよび交点Ｃでの信号経路の折れ曲がりによる信号の反射・散乱を実施例に比較してさらに低く抑制できる利点もある。

なお図１の実施例は上記の点では図４の変例に劣るが、第２次ゲート配線と第２次ドレイン配線をいずれも基板の結晶方位<110>方向、あるいは<101>方向に平行あるいは反平行に保つことができるので、図４の変例に比較して素子を集積する際の素子配置設計が容易となる利点を有する。

図６に本実施の形態の変例にかかわる第２から第４の素子１１８の形状を示す。ここでは簡単のためにソース電極を省略し、ゲート電極、第１次ゲート配線１０５、第２次ゲート配線１０６、ドレイン電極、第１次ドレイン配線１０７および第２次ドレイン配線１０８の配置形状のみ示している。

図６（ａ）はゲート電極１０２と第１次ゲート配線１０５、第１次ゲート配線１０５と第２次ゲート配線１０６、ドレイン電極１０３と第１次ドレイン配線１０７、第１次ドレイン配線１０７と第２次ドレイン配線１０８がいずれも９０°で交差したものである。この形状では前述のように信号入力が均質でなく、接続点での反射・散乱損失が大きいという欠点があるが、一方図１の実施例に比較して素子の基板上に占める面積を縮小できる、また素子および回路の設計が容易であるという利点がある。

図６（ｂ）は、２個の図１の素子１００を第２次ゲート配線が接近する方向で線対称に配置し、並列に接続したものである。この形状は、一見従来のマルチフィンガー型素子の形状（図２）に類似しているように見える。しかし本変例においては各素子の間の中央部領域１４１で、第１次ドレイン配線１０７同士が互いに接続していない。この効果により、例えば左側の素子のゲート電極に入力された信号が増幅後、中央部１４１を経由して右側のドレイン配線を通って伝達されていく経路を遮断することができる。結果として全ての信号経路において位相差を図１の単体素子と同様に抑制でき、高い周波数領域においても動作が可能となる。またさらにゲート電極とゲート配線、ドレイン電極とドレイン配線のなす角度が４５°〜７０°の範囲であることにより、従来素子に比較して損失が抑制され入力が均質化されている。

図６（ｃ）は、２個の図１の素子１００を第２次ドレイン配線が接近する方向で線対称に配置し、並列に接続したものである。本変例においても各素子の間の中央部領域１４２で、第１次ゲート配線１０５同士が互いに接続していない。この効果により、例えば左側の素子の第２次ゲート配線に入力された信号が、中央部１４２を経由して右側の素子に伝達され、右側のゲート電極に入力される経路を遮断することができる。結果として全ての信号経路において位相差を図１の単体素子と同様に抑制でき、高い周波数領域においても動作が可能となる。またさらにゲート電極とゲート配線、ドレイン電極とドレイン配線のなす角度が４５°〜７０°の範囲であることにより、従来素子に比較して損失が抑制され入力が均質化されている。

本発明に係るヘテロ接合型電界効果トランジスタ素子は、例えば、携帯電話を中心とする携帯情報端末等に組み込まれ得る。

実施形態に係るヘテロ接合型電界効果トランジスタ素子の形状を示す図従来技術に係るヘテロ接合型電界効果トランジスタ素子の形状を示す図実施形態に係るヘテロ接合型電界効果トランジスタ素子の断面構造を示す図実施形態の変例に係る第１の素子の形状を示す図従来技術および実施形態に係る素子の位相差による出力低下の周波数依存性を示す図実施形態の変例に係る第２から第４の素子のゲート電極、ゲート配線、ドレイン電極およびドレイン配線の配置形状を示す図

符号の説明

１００実施形態に係わるヘテロ接合型電界効果トランジスタ素子
１０１ソース電極
１０２ゲート電極
１０３ドレイン電極
１０４接地電極
１０５第１次ゲート配線
１０６第２次ゲート配線
１０７第１次ドレイン配線
１０８第２次ドレイン配線
１０９機能領域
１１０交点Ａ
１１１交点Ｃ
１１２半導体表面
１１３図３の断面領域
１１４第１次ゲート配線１０５の信号伝達方向
１１５ゲート電極１０２の信号伝達方向
１１６交点Ｂ
１１７交点Ｄ
１１８実施形態の変例に係わる第１の素子

１２１基板
１２２バッファ層
１２３チャネル層
１２４スペーサ層
１２５キャリア供給層
１２６バリア層
１２７コンタクト層
１２８絶縁層

１３１従来技術に係る素子の出力の周波数依存性（位相差による出力低下）
１３２実施形態に係る素子の出力の第１の周波数依存性
１３３実施形態に係る素子の出力の第２の周波数依存性

１４１実施形態の変例に係る第３の素子の中央部領域
１４２実施形態の変例に係る第４の素子の中央部領域

２００従来技術に係わるヘテロ接合型電界効果トランジスタ素子
２０１従来技術に係わるゲート電極
２０２従来技術に係わる第１次ゲート配線
２０３従来技術に係わる第２次ゲート配線
２０４従来技術に係わる交点Ａ

Claims

基板上に形成され、複数のゲート電極と、前記各ゲート電極と電気的に接続した第１次ゲート配線と前記第１次ゲート配線と電気的に接続された前記第２次ゲート配線と、複数のドレイン電極と、前記各ドレイン電極と電気的に接続した第１次ドレイン配線と、前記第１次ドレイン配線と電気的に接続した第２次ドレイン配線と、複数のソース電極を備えたヘテロ接合型の電界効果トランジスタ素子であって、前記第１次ゲート配線と前記第２次ゲート配線の交点Ａと、前記複数のゲート電極において一方の端をなすゲート電極と前記第１次ゲート配線との交点Ｂの間の距離が１０μｍ以下となるよう配置され、かつ前記第１次ドレイン配線と前記第２次ドレイン配線との交点Ｃと、前記複数のゲート電極において他方の端をなすゲート電極と対向するドレイン電極と前記第１次ドレイン配線との交点Ｄの間の距離が１０μｍ以下となるよう配置されている電界効果トランジスタ素子。
同一のドレイン電極をはさんで隣り合う複数のゲート電極の間の距離がいずれも２０μｍ以下であることを特徴とする請求項１に記載のヘテロ接合型電界効果トランジスタ素子。
前記第１次ゲート配線と前記第２次ゲート配線の交点Ａと、前記複数のゲート電極において一方の端をなすゲート電極と前記第１次ゲート配線との交点Ｂが一致し、かつ前記第１次ドレイン配線と前記第２次ドレイン配線との交点Ｃと、前記複数のゲート電極において他方の端をなすゲート電極と対向するドレイン電極と前記第１次ドレイン配線との交点Ｄが一致していることを特徴とする請求項１に記載のヘテロ接合型電界効果トランジスタ素子。
前記第２次ゲート配線と前記第１次ゲート配線がなす角度、前記第１次ゲート配線と前記複数のゲート電極がなす角度、前記第２次ドレイン配線と前記第１次ドレイン配線がなす角度、および前記第１次ドレイン配線と前記複数のドレイン電極がなす角度が、各々信号の伝達方向を正として、いずれも９０°未満であることを特徴とする請求項１に記載の電界効果トランジスタ素子。
前記複数のゲート電極がいずれも基板上で結晶方位<110>あるいは<101>のいずれかと平行である請求項４に記載の電界効果トランジスタ素子。
請求項１に記載の電界効果トランジスタ素子をさらに２個組み合わせた電界効果トランジスタ素子であり、両者の前記複数のゲート電極の方向が一致しており、かつ両者の前記第一次ゲート配線と前記複数のゲート電極のなす角度が互いに逆方向であって、さらに前記第１次ゲート配線と前記第１次ドレイン配線のいずれか一方が、２個の電界効果トランジスタの中央部において電気的に分離されていることを特徴とする電界効果トランジスタ素子。