JP6283469B2 - 少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法 - Google Patents

少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法 Download PDF

Info

Publication number
JP6283469B2
JP6283469B2 JP2013053068A JP2013053068A JP6283469B2 JP 6283469 B2 JP6283469 B2 JP 6283469B2 JP 2013053068 A JP2013053068 A JP 2013053068A JP 2013053068 A JP2013053068 A JP 2013053068A JP 6283469 B2 JP6283469 B2 JP 6283469B2
Authority
JP
Japan
Prior art keywords
power semiconductor
metal layer
layer
substrate
semiconductor component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013053068A
Other languages
English (en)
Other versions
JP2013214738A (ja
Inventor
ベーゼンデルファー クルト・ゲオルク
ベーゼンデルファー クルト・ゲオルク
ブラムル ハイコ
ブラムル ハイコ
エルトナー ナトヤ
エルトナー ナトヤ
ゲープル クリスティアン
ゲープル クリスティアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron Elektronik GmbH and Co KG
Original Assignee
Semikron Elektronik GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semikron Elektronik GmbH and Co KG filed Critical Semikron Elektronik GmbH and Co KG
Publication of JP2013214738A publication Critical patent/JP2013214738A/ja
Application granted granted Critical
Publication of JP6283469B2 publication Critical patent/JP6283469B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法に関する。
パワー半導体コンポーネントは、例えば、電圧及び電流を整流し反転するために、とりわけ用いられ、ここで一般に、例えばコンバータを実現するための複数のパワー半導体コンポーネントが、互いに電気的に接続される。この場合、パワー半導体コンポーネントは、一般に基板上に配置され、基板は、一般にヒートシンクに直接又は間接的に接続される。
例えばＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）、サイリスタ、又はダイオードなどのパワー半導体コンポーネントの動作中に、パワー半導体コンポーネントでは、熱の形態でエネルギ損失が発生し、それは、パワー半導体コンポーネントの加熱につながる。熱は、パワー半導体コンポーネントから、基板を介してヒートシンクに伝えられ、そこからガス（例えば周囲空気）又は液体冷却媒体（例えば水）に放散される。
先行技術において、基板及びヒートシンクは、２つの別個のコンポーネント部分からなり、かつ使用される材料が、例えばヒートシンク用に銅又はアルミニウム及び例えば基板用にＣｕ−Ａｌ２Ｏ３−Ｃｕ複合材料（ＤＣＢ基板）など、異なるために異なる線熱膨張率を有する。それに起因する異なる線膨張は、加熱において、ヒートシンク及び基板の接続部における温度変化の結果としての熱応力の場合に、機械的応力及び急速な老朽化につながる。前記接続部は、通常、はんだ付け又は焼結接続部の形で存在する。そのために、基板及びヒートシンクの接続部は剥離する可能性があり、それは、パワー半導体コンポーネントの動作不良又は破壊につながる可能性がある。なぜなら、パワー半導体コンポーネントの十分な冷却が、もはや提供されないからである。
本発明の目的は、基板上に配置されたパワー半導体コンポーネントを確実に冷却できるようにすることである。
その目的は、少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法であって、以下の方法ステップ、すなわち、
ａ） 非導電性の絶縁材料本体をもたらすステップと、
ｂ） 導体トラックに従って具体化された構造を有する第１の金属化層を絶縁材料本体の第１の側面に適用し、絶縁材料本体の第１の側面の反対側に配置される絶縁材料本体の第２の側面に第２の金属化層を適用するステップと、
ｃ） カットアウト（切欠き）を有する非導電性のレジスト層を第２の金属化層に適用（施与）するステップと、
ｄ） 第１の金属層を第１の金属化層上に電気分解によって析出し、レジスト層がカットアウトを有する位置で、隆起部を第２の金属化層上に電気分解によって析出するステップと、
を含む方法によって達成される。
その目的は、少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法であって、
ａ）絶縁材料本体と、絶縁材料本体の第１の側面に配置された、導体トラックに従って具体化された構造を有する第１の金属化層と、絶縁材料本体の第１の側面の反対側に配置された第２の側面に配置された第２の金属化層と、を含む基板をもたらし、
ｂ）カットアウトを有する非導電性のレジスト層を第２の金属化層に適用し、
ｃ）電気分解により析出された第１の金属層を、第１の金属化層上に配置し、レジスト層がカットアウトを有する位置で、電気分解により析出され金属で構成された隆起部を、第２の金属化層上に配置し、
ｄ）隆起部を、パワー半導体モジュールのベースプレートの形で存在するプレートであって、パワー半導体モジュールをヒートシンクに接続する機能を有するプレート又はヒートシンクに接続し、少なくとも１つのパワー半導体コンポーネントを、第１の金属層に接続する、パワー半導体モジュールの製造方法によってさらに達成される。
方法の有利な実施形態は、基板の有利な実施形態と同様に生じ、逆も同様である。
本発明の有利な実施形態は、従属クレームから生じる。
第１及び第２の金属化層が銀及び／又は銅を含む場合には有利であることが分かる。なぜなら、これは、絶縁材料本体における第１の金属層及び隆起部の高い熱伝導率に帰着するからである。
さらに、隆起部が銅からなる場合には有利であることが分かる。なぜなら、銅が高い熱伝導率を有するからである。
さらに、第１の金属層が銅からなる場合には有利であることが分かる。なぜなら、銅が高い熱及び電気伝導率を有するからである。
さらに、隆起部が３００μｍ〜１０００μｍの高さを有する場合には有利であることが分かる。なぜなら、そのときには、基板とプレート又はヒートシンクとの間の熱応力を、隆起部によって特によく補償できるからである。
さらに、隆起部が、冷却フィンガであってそのまわりを冷却媒体が、少なくとも１つのパワー半導体コンポーネントの冷却のために流れることができる冷却フィンガを形成する場合には有利であることが分かる。冷却フィンガは、このように基板と一体的に具体化される。すなわち、ヒートシンクは基板の一体部分であり、これによって、特に確実かつ効率的な冷却が可能になる。
さらに、隆起部が少なくとも１５００μｍの高さを有する場合には有利であることが分かる。なぜなら、そのときには、冷却フィンガによって、特に効果的な冷却が保証されるからである。
さらに、隆起部を電気分解によって析出するプロセス後に、レジスト層を除去し、かつその次に第２の金属層を隆起部に電気分解によって析出することが続く場合には有利であることが分かる。第２の金属層は、冷却媒体との化学反応から隆起部を保護する、隆起部用の保護層を形成する。第２の金属層はニッケルからなるのが好ましい。なぜなら、特に、冷却媒体として水が使用される場合に、ニッケルは、水との、及び恐らくは水に溶けたガスとの化学反応から隆起部を保護するからである。
さらに、少なくとも１つのパワー半導体コンポーネントを第１の金属層に接続すること、及び隆起部をプレート又はヒートシンクに接続することが達成される場合には有利であることが分かる。なぜなら、このように単純な方法でパワー半導体モジュールを作製できるからである。
さらに、少なくとも１つのパワー半導体コンポーネントを第１の金属層に接続することが達成される場合には有利であることが分かる。なぜなら、このように単純な方法でパワー半導体モジュールを作製できるからである。
さらに、それぞれの接続プロセスが、焼結又ははんだ接続によって達成される場合には有利であることが分かる。なぜなら、焼結又ははんだ付け接続が、パワー半導体モジュールの場合の通常の接続を構成するからである。
さらに、隆起部がプレート又はヒートシンクに接続され、少なくとも１つのパワー半導体コンポーネントが第１の金属層に接続される場合には有利であることが分かる。なぜなら、このように単純な方法でパワー半導体モジュールを作製できるからである。
さらに、少なくとも１つのパワー半導体コンポーネントが、第１の金属層に接続され、隆起部が、冷却フィンガであってそのまわりを冷却媒体が、少なくとも１つのパワー半導体コンポーネントの冷却のために流れることができる冷却フィンガを形成する場合には有利であることが分かる。冷却フィンガは、このように基板と一体的に具体化される。すなわち、ヒートシンクは、基板の一体部分であり、それによって、特に確実かつ効率的な冷却が可能になる。
本発明の例示的な実施形態は、図に示され、以下でより詳細に説明される。
本発明による第１の方法ステップが実行された後の基板ブランクを概略断面図の形で示す。 本発明によるさらなる方法ステップが実行された後の基板ブランクを概略断面図の形で示す。 本発明によるさらなる方法ステップが実行された後の、本発明による基板を概略断面図の形で示す。 本発明によるさらなる方法ステップが実行された後の、本発明によるパワー半導体モジュールを概略断面図の形で示す。 基板ブランクの下方からの、図２に関連する概略図を示す。 本発明によるさらなる方法ステップが実行された後の、本発明によるパワー半導体モジュールを概略断面図の形で示す。 本発明によるパワー半導体モジュールのさらなる実施形態を概略断面図の形で示す。 本発明によるパワー半導体モジュールのさらなる実施形態を概略断面図の形で示す。
図１は、本発明による第１の方法ステップが実行された後の基板ブランク７ａを概略断面図の形で示す。第１の方法ステップには、構造化された第１の金属化層２ａを非導電性絶縁材料本体１の第１の側面１５ａに適用することと、第２の金属化層２ｂを絶縁材料本体１の第２の側面１５ｂに適用することと、が含まれ、前記第２の側面は、絶縁材料本体１の第１の側面１５ａの反対側に配置される。絶縁材料本体１は、このように、第１及び第２の金属化層２ａ及び２ｂ間に配置される。絶縁材料本体１は、例えばＡｌ２Ｏ３又はＡｌＮなど、例えばセラミックからなることができ、３００μｍ〜１０００μｍの厚さを有するのが好ましい。金属化層２ａ及び２ｂは、例えば、実質的に銅及び／又は銀、又は銅合金及び／又は銀合金からなることができる。金属化層２ａ及び２ｂは、５μｍ〜２５μｍの厚さを有するのが好ましい。第１の金属化層２ａは、導体トラックの意図されたコースに従って具体化された構造を有する。したがって、第１の金属化層２ａは、例えば、例示的な実施形態の文脈において、中断部４を有する。第２の金属化層２ｂは、好ましくは構造化されないが、しかし同様に構造化方式で具体化することができる。
第１及び第２の金属化層を絶縁材料本体１の第１及び第２の側面に適用するプロセスは、次の手順によって達成されるのが好ましい。すなわち、最初に、金属化層が存在すべく意図された位置で、銅及び／又は銀含有粒子ならびに溶剤を含む金属化ペーストが、絶縁材料本体１の第１及び第２の側面１５ａ及び１５ｂに適用され、次に、金属化ペーストが、例えば１８０℃で乾燥され、次に、炉において、好ましくは真空で、好ましくは約１０００℃に加熱され、このように焼かれるという手順で達成されるのが好ましい。ここで、次のことに留意されたい。すなわち、第１の方法ステップが、構造化された第１の金属化層２ａを、非導電性絶縁材料本体１の第１の側面１５ａに適用することを含むことを必ずしも必要とせず、むしろ、構造化された第１の金属化層２ａを、たとえ方法の開始前であっても絶縁材料本体１上に既に適用してしまってもよいことに留意されたい。
ここで、図１〜８が概略図であること、及び特に層厚さが縮尺通りには図示されていないことに留意されたい。
図２は、本発明によるさらなる方法ステップが実行された後の基板ブランク７ａを概略断面図の形で示す。図５は、基板ブランク７ａの下方からの、図２に関連する概略図を示す。方法ステップには、レジスト層がカットアウト１３を有する第２の金属化層２ｂに非導電性レジスト層３を適用することが含まれる。図５に示すように、カットアウト１３は、円形を有するのが好ましいが、それは、もちろんまた任意の他の形状、特に細長い形状を有することもできる。カットアウト１３は、図５に示すように、マトリックス状に配置されるのが好ましい。カットアウト１３は、互いに等距離で離間されるように配置されるのが好ましい。レジスト層３は、５μｍ〜２５μｍの厚さを有するのが好ましい。
例示的な実施形態の文脈において、レジスト層３を適用するプロセスは、レジスト層のスクリーン印刷法及び後続の熱乾燥によって達成される。この場合に用いられるスクリーンのカットアウトの形状が、レジスト層３のカットアウト１３の形状を決定する。この場合、レジストは、厚膜レジストとして具体化されるのが好ましい。
しかしながら、それに対する代替として、レジスト層３を適用するプロセスはまた、例えば次の手順によって達成することができる。すなわち、第２の金属化層２ｂが、フォトリソグラフィレジスト、特にフォトリソグラフィ厚膜レジストで被覆され、次にレジストが、カットアウトの所望の形状を生成するために、フォトマスクを介して露光され、次に、露光されたレジストが現像され、好ましくは未露光のレジストが、溶剤によって除去されるという手順によって達成することができる。
図３は、本発明によるさらなる方法ステップが実行された後の、本発明による基板７を概略断面図の形で示す。方法ステップには、第１の金属層５を第１の金属化層２ａ上に電気分解によって析出することと、レジスト層３がカットアウト１３を有する位置で、第２の金属化層２ｂに隆起部６を電気分解によって析出することと、が含まれる。この目的のために、基板ブランク７ａが、電気めっき液で満たされた容器に浸され、第１及び第２の金属化層２ａ及び２ｂが、電圧源の陰極に接続され、電気めっき液に配置された電極が、電圧源の陽極に接続され、それにより、電流が流れ始め、第１の金属層５が、第１の金属化層２ａ上に析出し、隆起部６が、レジスト層３がカットアウト１３を有する位置で、第２の金属化層２ｂ上に析出するようになる。この場合に、例示的な実施形態の文脈において、電気めっき液には、第１の金属層５及び隆起部６が例示的な実施形態において銅からなるように、銅イオンが含まれる。ここで、例示的な実施形態とは対照的に、方法ステップが、必ずしも、第１の金属層５を第１の金属化層２ａ上に電気分解によって析出することを含む必要がなく、むしろ、第１の金属層５が第１の金属化層２ａ上に電気分解によって析出されないように、例えば電解析出の前であっても、第１の金属化層２ａを例えば電気絶縁レジストで被覆できることに留意されたい。
第１の金属層５は、１００μｍ〜４００μｍ、特に１００μｍ〜３００μｍの厚さを有するのが好ましい。隆起部６は、３００μｍ〜１０００μｍの高さを有するのが好ましい。絶縁材料本体１の第２の側面１５ｂから離れるように進む隆起部６における側壁１７の少なくとも１つは、凸形状を有するのが好ましい。例示的な実施形態において、第１の金属層５の厚さが、隆起部６の高さｈより著しく小さいので、例示的な実施形態の文脈において、電解析出中に第１の金属層５が想定の厚さを達成した場合に、さらなる電解析出中に隆起部６だけが想定の高さｈを達成するまで成長するように、電圧源への第１の金属層５の電気的接続は遮断される。
しかしながら、異なる析出高さを達成するためのさらに他の方法もまた可能である。したがって、例えば、第１の金属層５が想定の厚さを達成した後で、電解析出を中断すること、非導電性レジストを第１の金属層５に適用すること、及び次に隆起部６が想定の高さｈを達成するまで電解析出を継続することがまた可能であり、ここで、第１の金属層５に適用されたレジストのために、第１の金属層５は、この場合にはそれ以上成長しない。
例示的な実施形態の文脈において、隆起部６は、円形断面エリアを有する。しかしながら、隆起部６の断面エリアがまた、任意の他の形状、特に細長い形状を有し得ることは言うまでもない。この場合に、断面エリアの面法線の方向は、絶縁材料本体１の第２の側面１５ｂにおける面法線の方向Ｎに対応する（図３を参照）。隆起部６は、マトリックス状に配置されるのが好ましい。隆起部６は、互いに等距離で離間されるように配置されるのが好ましい。
レジスト層３又はレジストは、電解析出後に除去するのが好ましい。
本発明によるパワー半導体モジュール８を作製するために、続いてさらなる方法ステップ（これは、図４及び図６に示されている）には、少なくとも１つのパワー半導体コンポーネントを第１の金属層５に接続することと、プレート１１（図４を参照）又は例えば冷却フィンガ１８を有するヒートシンク１６（図６を参照）に隆起部６を接続することと、が含まれ、少なくとも１つのパワー半導体コンポーネントを第１の金属層５に接続することは、第１の部分方法ステップにおいて達成され、隆起部６をプレート１１又はヒートシンク１６に接続することは、第２の部分方法ステップにおいて達成される。この場合に、第１の部分方法ステップは、第２の部分方法ステップの前、第２の部分方法ステップと同時、又は第２の部分方法ステップの後に達成することができる。ここで、例示的な実施形態の文脈において、第１の金属層５と共に第１のパワー半導体コンポーネント１０ａ及び第２のパワー半導体コンポーネント１０ｂは、焼結又ははんだ付け層９がパワー半導体コンポーネント１０ａ及び１０ｂと第１の金属層５との間に配置されるように、焼結又ははんだ付け接続によって互いに接続される。さらに、例示的な実施形態の文脈において、プレート１１又はヒートシンク１６と共に隆起部６は、焼結又ははんだ付け層１２が隆起部６とプレート１１又はヒートシンク１６との間に配置されるように、焼結又ははんだ付け接続によって互いに接続される。この場合、それぞれの焼結層は、少なくとも実質的に銀からなり、それぞれのはんだ付け層は、少なくとも実質的にスズからなる。プレート１１は、パワー半導体モジュール８をヒートシンクに接続するために働く。ヒートシンクは、例えばねじ込み式接続方式によってヒートシンクに接続することができるが、それは、明確にするために図４には示していない。ここで、プレート１１は、パワー半導体モジュール８のベースプレートの形で存在するのが好ましい。
基板及びプレートの、又は基板及びヒートシンクの接続の剥離が発生し得ず、それぞれの接続が、長期間にわたってさえも安定したままであるように、加熱中に生じる、基板７、プレート１１、又はヒートシンク１６の異なる線膨張を隆起部６によって補償できるように、基板７の隆起部６は、基板７及びプレート１１又はヒートシンク１６の加熱中に水平方向に曲がることができる。
図７は、本発明によるパワー半導体モジュール８’のさらなる実施形態を概略断面図の形で示す。本発明によるパワー半導体モジュール８’には、本発明による基板７’が含まれ、基板７’の作製及び構成は、図３による基板７の作製及び構成に対応するが、図３とは対照的に、隆起部６’は、冷却フィンガであってそのまわりを、冷却媒体が、少なくとも１つのパワー半導体コンポーネントの冷却のために流れることができる冷却フィンガを形成し、したがって隆起部６’は、基板７’の一体部分であるヒートシンクを本発明に従って形成する。したがって、冷却フィンガは、基板７’と一体的に具体化される。したがって、ヒートシンクへの基板７’の接続は、基板７’に一体化された本発明によるヒートシンクによって不要にすることができる。このように、加熱中に生じる基板及びヒートシンクにおける異なる線膨張は、本発明によるアプローチによって基本的に回避され、したがってそもそも発生しない。
冷却フィンガを作製するために、この場合に生じる隆起部６’が、図３による隆起部６よりかなり大きな高さｈを有し、したがって冷却フィンガを形成するように、図３に示す隆起部６は、レジスト層３がカットアウト１３を有する位置で、より長い期間にわたって、及び／又は高電流強度を用いて、第２の金属化層２ｂ上に電気分解によって析出される。隆起部６’は、少なくとも１５００μｍ、特に少なくとも２５００μｍの高さｈを有するのが好ましい。例として、冷却フィンガのまわりを流れる空気、水、又は油は、冷却媒体として働くことができる。
絶縁材料本体１の第２の側面１５ｂから離れるように進む隆起部６における側壁１７の少なくとも１つは、凸形状を有するのが好ましい。例示的な実施形態の文脈において、隆起部６’は、円形断面エリアを有する。しかしながら、隆起部６’の断面エリアがまた、任意の他の形状、特に細長い形状を有し得ることは言うまでもない。したがって、冷却フィンガはまた、冷却リブの形で存在することができる。したがって、ここで、本発明の趣旨内において、用語冷却フィンガにはまた、用語冷却リブも付随的に含まれることに留意されたい。ここで、断面エリアの面法線の方向は、絶縁材料本体１の第２の側面１５ｂにおける面法線ｎの方向に対応する（図３を参照）。隆起部６’は、マトリックス状に配置されるのが好ましい。隆起部６’は、互いに等距離で離間されるように配置されるのが好ましい。本発明によるパワー半導体モジュール８’を作製するために、続いて、さらなる方法ステップには、少なくとも１つのパワー半導体コンポーネントを第１の金属層５に接続することが含まれる。この場合、例示的な実施形態の文脈において、第１の金属層５と共に第１のパワー半導体コンポーネント１０ａ及び第２のパワー半導体コンポーネント１０ｂは、焼結又ははんだ付け層９がパワー半導体コンポーネントと第１の金属層５の間に配置されるように、焼結又ははんだ付け接続によって互いに接続される。ここで、それぞれの焼結層は、少なくとも実質的に銀からなり、それぞれのはんだ付け層は、少なくとも実質的にスズからなる。
図８は、本発明によるパワー半導体モジュール８”のさらなる実施形態を概略断面図の形で示す。パワー半導体モジュール８”及び基板７”は、図７によるパワー半導体モジュール８’及び基板７’にほぼ対応し、基板７”の作製には、隆起部６’を第２の金属化層２ｂに電気分解によって析出した後で、レジスト層３を除去すること、及び続いて第２の金属層１４を隆起部６’に電気分解によって析出することがさらに含まれる。ここで、例示的な実施形態の文脈において、電解析出は、隆起部６’上だけでなく、隆起部６’によって被覆されない、第２の金属化層２ｂのエリア上でも達成される。第２の金属層１４は、１μｍ〜１０μｍの厚さを有するのが好ましい。第２の金属層１４は、隆起部６’のまわりを流れる冷却媒体との化学反応から隆起部６’を保護する、隆起部６’用の保護層を形成する。第２の金属層１４は、ニッケルからなるのが好ましい。なぜなら、特に、冷却媒体として水が使用される場合に、ニッケルは、水との、及び恐らくは水に溶けたガスとの化学反応から隆起部６’を保護するからである。
図７及び図８において、同一の要素は、図３及び図４と同じ参照符号を与えられる。
ここで、特に焼結接続の場合に、それぞれ接続されるべき２つの要素を接続するプロセスの一部として、接続される２つの要素にはそれぞれ接着接続層を設けることができ、接着接続層は、互いに接続されるように意図された要素の側面において、例えば、少なくとも実質的に銀からなることができる。
１ 非導電性絶縁材料本体
２ａ 第１の金属化層
２ｂ 第２の金属化層
３ 非導電性レジスト層
４ 中断部
５ 第１の金属層
６、６’ 隆起部
７、７’、７” 基板
７ａ 基板ブランク
８、８’、８” パワー半導体モジュール
９ 焼結又ははんだ付け層
１０ａ 第１のパワー半導体コンポーネント
１０ｂ 第２のパワー半導体コンポーネント
１１ プレート
１２ 焼結又ははんだ付け層
１３ カットアウト
１４ 第２の金属層
１５ａ 第１の側面
１５ｂ 第２の側面
１６ ヒートシンク
１７ 側壁
１８ 冷却フィンガ

Claims (13)

  1. 少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）用の、第１及び第２の金属化層（２ａ、２ｂ）を有する基板（７、７’、７”）を作製するための方法であって、
    ａ）非導電性の絶縁材料本体（１）をもたらすステップと、
    ｂ）前記絶縁材料本体（１）の第１の側面（１５ａ）に、導体トラックに従って具体化された構造を有する第１の金属化層（２ａ）を適用し、前記絶縁材料本体（１）の前記第１の側面（１５ａ）の反対側に配置されている第２の側面（１５ｂ）に第２の金属化層（２ｂ）を適用するステップと、
    ｃ）カットアウト（１３）を有する非導電性のレジスト層（３）を前記第２の金属化層（２ｂ）に適用するステップと、
    ｄ）前記第１の金属化層（２ａ）に第１の金属層（５）を電気分解によって析出し、前記レジスト層（３）が前記カットアウト（１３）を有する位置で、前記第２の金属化層（２ｂ）に隆起部（６、６’）を電気分解によって析出するステップと、
    を有する方法。
  2. 前記第１及び第２の金属化層（２ａ、２ｂ）が、銀及び／又は銅を含むことを特徴とする、請求項１に記載の方法。
  3. 前記隆起部（６、６’）が銅からなることを特徴とする、請求項１又は２に記載の方法。
  4. 前記第１の金属層（５）が銅からなることを特徴とする、請求項２又は３に記載の方法。
  5. 前記隆起部（６）が、３００μｍ〜１０００μｍの高さを有することを特徴とする、請求項１〜４のいずれか一項に記載の方法。
  6. 前記隆起部（６’）が冷却フィンガ（６’）を形成し、その冷却フィンガまわりを冷却媒体が、前記少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）の冷却のために流れることができることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
  7. 前記隆起部（６’）が、少なくとも１５００μｍの高さを有することを特徴とする、請求項１、２、３、４又は６のいずれか一項に記載の方法。
  8. 方法ステップｄ）の後で、以下のさらなるステップ、すなわち、
    ｅ）前記レジスト層（３）を除去するステップと、
    ｆ）前記隆起部（６）に第２の金属層（１４）を電気分解によって析出するステップ、
    が実行されることを特徴とする、請求項６又は７に記載の方法。
  9. 前記第２の金属層（１４）がニッケルからなることを特徴とする、請求項８に記載の方法。
  10. パワー半導体モジュール（８）を作製するための方法であって、この方法が、請求項１〜５のいずれか一項に記載の少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）用の、第１及び第２の金属化層（２ａ、２ｂ）を有する基板（７）を作製するための方法を含み、さらに、
    ｅ）前記少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）を前記第１の金属層（５）に接続して、前記隆起部（６）をプレート（１１）又はヒートシンク（１６）に接続する、方法。
  11. パワー半導体モジュール（８’、８”）を作製するための方法であって、請求項６〜９のいずれか一項に記載の少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）用の基板（７’、７”）を作製するための方法を含み、さらに、
    ｅ）前記少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）を前記第１の金属層（５）に接続する、方法。
  12. 請求項１０又は１１に記載のパワー半導体モジュールを作製するための方法であって、前記それぞれの接続プロセスが、焼結又ははんだ付け接続によって達成される、方法。
  13. 少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）用の基板を備えて構成されるパワー半導体モジュールの製造方法であって、
    ａ）絶縁材料本体（１）、前記絶縁材料本体（１）の第１の側面（１５ａ）に配置され、導体トラックに従って具体化された構造を有する第１の金属化層（２ａ）、及び前記絶縁材料本体（１）の前記第１の側面（１５ａ）の反対側に配される前記絶縁材料本体（１）の第２の側面（１５ｂ）に配置された第２の金属化層（２ｂ）を有する前記基板（７、７’、７”）をもたらし、
    ｂ）カットアウト（１３）を有する非導電性のレジスト層（３）を前記第２の金属化層（２ｂ）に適用し、
    ｃ）前記第１の金属化層（２ａ）上に電気分解により析出された第１の金属層（５）を配し、前記レジスト層（３）が前記カットアウト（１３）を有する位置で、電気分解により析出され金属で構成された隆起部（６、６’）を、前記第２の金属化層（２ｂ）上に配し、
    ｄ）前記隆起部（６）を、パワー半導体モジュール（８）のベースプレートの形で存在するプレートであって、パワー半導体モジュール（８）をヒートシンクに接続する機能を有するプレート（１１）又はヒートシンク（１６）に接続し、前記少なくとも１つのパワー半導体コンポーネント（１０ａ、１０ｂ）を、前記第１の金属層（５）に接続する、パワー半導体モジュールの製造方法。
JP2013053068A 2012-03-30 2013-03-15 少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法 Expired - Fee Related JP6283469B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102012205240.2A DE102012205240B4 (de) 2012-03-30 2012-03-30 Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement, Verfahren zur Herstellung eines Leistungshalbleitermoduls und Leistungshalbleitermodul
DE102012205240.2 2012-03-30

Publications (2)

Publication Number Publication Date
JP2013214738A JP2013214738A (ja) 2013-10-17
JP6283469B2 true JP6283469B2 (ja) 2018-02-21

Family

ID=49154748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013053068A Expired - Fee Related JP6283469B2 (ja) 2012-03-30 2013-03-15 少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法

Country Status (4)

Country Link
JP (1) JP6283469B2 (ja)
KR (1) KR101989197B1 (ja)
CN (1) CN103367170B (ja)
DE (1) DE102012205240B4 (ja)

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066452A (ja) * 1983-09-21 1985-04-16 Nec Corp 半導体素子の製造方法
DE69229661T2 (de) * 1991-04-26 1999-12-30 Citizen Watch Co Ltd Verfahren zur Herstellung einer Anschlusstruktur für eine Halbleiteranordnung
US6156980A (en) * 1998-06-04 2000-12-05 Delco Electronics Corp. Flip chip on circuit board with enhanced heat dissipation and method therefor
JP2001358267A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1363325B1 (en) * 2001-02-22 2013-02-20 NGK Insulators, Ltd. Member for electronic circuit, method for manufacturing the member
JP3914458B2 (ja) * 2002-05-13 2007-05-16 日本メクトロン株式会社 放熱板を有する回路基板の製造法
JP3801576B2 (ja) * 2002-06-06 2006-07-26 電気化学工業株式会社 モジュール構造体の冷却方法
JP2004172313A (ja) * 2002-11-19 2004-06-17 Nitto Denko Corp 熱伝導性放熱シートおよびこれを用いた半導体装置
JP2006134989A (ja) * 2004-11-04 2006-05-25 Mitsubishi Electric Corp ヒートシンク、発熱体、放熱構造物および熱交換器
JP4207896B2 (ja) * 2005-01-19 2009-01-14 富士電機デバイステクノロジー株式会社 半導体装置
JP4613077B2 (ja) * 2005-02-28 2011-01-12 株式会社オクテック 半導体装置、電極用部材および電極用部材の製造方法
JP2006351976A (ja) * 2005-06-20 2006-12-28 Murata Mfg Co Ltd 回路モジュールおよび回路装置
US7427566B2 (en) * 2005-12-09 2008-09-23 General Electric Company Method of making an electronic device cooling system
JP2007188916A (ja) * 2006-01-11 2007-07-26 Renesas Technology Corp 半導体装置
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法
DE102007051797B3 (de) * 2007-10-26 2009-06-04 Jenoptik Laserdiode Gmbh Korrosionsbeständige Mikrokanalwärmesenke
US20100167466A1 (en) * 2008-12-31 2010-07-01 Ravikumar Adimula Semiconductor package substrate with metal bumps
JP2010263080A (ja) * 2009-05-07 2010-11-18 Denso Corp 半導体装置
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
DE102011000455A1 (de) * 2011-01-14 2012-07-19 Azur Space Solar Power Gmbh Anordnen und Verfahren zum Kühlen eines Trägers

Also Published As

Publication number Publication date
CN103367170B (zh) 2018-07-10
CN103367170A (zh) 2013-10-23
DE102012205240B4 (de) 2016-08-04
JP2013214738A (ja) 2013-10-17
DE102012205240A1 (de) 2013-10-02
KR101989197B1 (ko) 2019-06-13
KR20130111324A (ko) 2013-10-10

Similar Documents

Publication Publication Date Title
JP6159563B2 (ja) 少なくとも１つのパワー半導体コンポーネント用の基板を製造するための方法
CN110491856B (zh) 基板结构和制造方法
EP3584833B1 (en) Power module with improved alignment
JP4804751B2 (ja) 電気回路またはモジュール用の金属セラミック基板と、そのような基板およびそのような基板を含むモジュールを製作する方法
KR20140020114A (ko) 금속 방열기판 및 그 제조방법
JP6305176B2 (ja) 半導体装置及び製造方法
US20120067623A1 (en) Heat-radiating substrate and method for manufacturing the same
US9231167B2 (en) Insulation structure for high temperature conditions and manufacturing method thereof
JP6550477B2 (ja) 開気孔接触片のガルバニック接合による部品の電気接触方法およびそれに対応する部品モジュール
US10937767B2 (en) Chip packaging method and device with packaged chips
JP2017220663A (ja) 電子部品パッケージおよびその製造方法
JP6283469B2 (ja) 少なくとも１つのパワー半導体コンポーネント用の基板を備えて構成されるパワー半導体モジュールの製造方法、及び少なくとも１つのパワー半導体コンポーネント用の基板を作製するための方法
KR20120138984A (ko) 전력 모듈 패키지 및 그 제조방법
JP6392583B2 (ja) 回路基板、および電子装置
JP5884625B2 (ja) 半導体デバイス
CN105914283A (zh) 散热基板、功率模块及制备散热基板的方法
JP2017135144A (ja) 半導体モジュール
KR101074550B1 (ko) 파워 모듈 및 그의 제조 방법
JP2007027308A (ja) 半導体装置
JP4088394B2 (ja) 絶縁回路基板およびそれを用いた半導体装置
US20210125895A1 (en) Metal-ceramic substrate comprising a foil as a bottom substrate face, said foil being shaped for direct cooling
JP2006100546A (ja) 多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP2015005664A (ja) 電子部品およびその製造方法
JP2011249438A (ja) 半導体装置の製造方法
JP2020503688A (ja) 半導体チップを接続する第１および第２接続要素を備えた半導体モジュールおよび製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180129

R150 Certificate of patent or registration of utility model

Ref document number: 6283469

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees