KR20120138984A - 전력 모듈 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 전력 모듈 패키지 및 그 제조방법은, 서로 대향되게 배치되어 둘 중 적어도 하나 이상은 알루미늄으로 이루어진 제1 및 제2 리드 프레임; 상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 일부에 형성된 양극 산화층; 및 상기 제1 및 제2 리드 프레임의 제1면에 실장되는 반도체 소자;를 포함하는 것을 특징으로 한다.

Description

전력 모듈 패키지 및 그 제조방법{Power Module Package and Method for Manufacturing the same}
본 발명은 전력 모듈 패키지 및 그 제조방법에 관한 것이다.
전 세계적으로 에너지 사용량이 증가함에 따라, 제한된 에너지의 효율적인 사용에 지대한 관심이 집중되기 시작했다. 이에 따라, 기존 가전용, 산업용 제품에서 에너지의 효율적인 컨버젼(Conversion)을 위한 IPM(Intelligent Power Module)을 적용한 인버터의 채용이 가속화 되고 있다.
이와 같은 전력 모듈의 확대 적용에 따라 시장의 요구는 더욱더 고집적화, 고용량화, 소형화 되고 있으며, 이에 따른 전자 부품의 발열 문제에 대한 해결이 중요한 이슈로 떠오르게 되었다.
이에 따라, 전력 모듈의 효율 증가와 고신뢰성 확보를 위해 발열 문제를 해결하는 고방열 패키지 구조가 요구되게 되었다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 반도체 소자로부터 발생하는 열을 효율적으로 제거하기 위한 전력 모듈 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 측면은 전력 모듈 패키지의 제작이 용이하고 모듈 제작 단가가 감소 될 수 있도록 하는 것이다.
본 발명의 전력 모듈 패키지는, 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임;
상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 일부에 형성된 양극 산화층; 및
상기 제1 및 제2 리드 프레임의 제1면에 실장되는 반도체 소자;를 포함한다.
여기에서, 양극 산화층은 상기 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역과 상기 제1 및 제2 리드 프레임의 제2면에 형성될 수 있다.
또한, 상기 양극 산화층은 상기 제1 및 제2 리드 프레임의 제2면에 형성될 수 있다.
또한, 상기 제1 리드 프레임과 제2 리드 프레임의 제1면에는 각각 전력 소자와 제어 소자가 실장될 수 있다.
또한, 상기 제1 리드 프레임은 알루미늄으로 이루어지고,
상기 제1 리드 프레임의 제1면에는 전력 소자가 실장될 수 있다.
또한, 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역에 형성된 회로용 메탈층;을 더 포함하고, 회로용 메탈층은 상기 양극 산화층과 상기 반도체 소자 사이에 형성될 수 있다.
또한, 상기 반도체 소자와 상기 제1 및 제2 리드 프레임 간 또는 상기 반도체 소자 간의 전기적 연결을 위해 형성된 와이어;를 더 포함할 수 있다.
또한, 상기 제1 및 제2 리드 프레임 사이 영역 및 상기 제1 및 제2 리드 프레임에 실장된 반도체 소자 상부를 커버하도록 형성된 몰딩;을 더 포함할 수 있다.
또한, 몰딩은, 상기 제1 및 제2 리드 프레임의 제2면을 노출하도록 형성될 수 있다.
또한, 몰딩은, 상기 제1 및 제2 리드 프레임의 제2면 상에 형성될 수 있다.
또한, 상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 형성된 솔더링용 메탈층;을 더 포함할 수 있다.
다른 본 발명의 전력 모듈 패키지의 제조방법은, 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임을 준비하는 단계;
상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 일부에 양극 산화층을 형성하는 단계; 및
상기 제1 및 제2 리드 프레임의 제1면에 반도체 소자를 실장하는 단계;를 포함한다.
또한, 상기 양극 산화층을 형성하는 단계에서,
상기 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역과 제1 및 제2 리드 프레임의 제2면에 양극 산화층을 형성할 수 있다.
또한, 상기 양극 산화층을 형성하는 단계에서,
상기 제1 및 제2 리드 프레임의 제2면에 양극 산화층을 형성할 수 있다.
또한, 상기 반도체 소자를 실장하는 단계에서,
상기 제1 리드 프레임과 제2 리드프레임의 제1면에 각각 전력 소자와 제어 소자가 실장될 수 있다.
또한, 상기 제1 리드 프레임은 알루미늄으로 이루어지고,
상기 반도체 소자를 실장하는 단계에서,
상기 제1 리드 프레임의 제1면에 전력 소자를 실장할 수 있다.
또한, 상기 양극 산화층을 형성하는 단계 이후, 상기 반도체 소자를 실장하는 단계 이전에,
상기 양극 산화층 상부 중 상기 반도체 소자가 실장될 영역에 회로용 메탈층을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 반도체 소자를 실장하는 단계 이후에,
상기 반도체 소자와 상기 제1 및 제2 리드 프레임 간 또는 상기 반도체 소자 간의 전기적 연결을 위해 와이어를 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 와이어를 형성하는 단계 이후에,
상기 제1 및 제2 리드 프레임 사이 영역 및 상기 제1 및 제2 리드 프레임에 실장된 반도체 소자 상부를 커버하도록 몰딩을 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 솔더링용 메탈층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시예에 의한 전력 모듈 패키지 및 그 제조방법은, 리드 프레임과 방열성이 우수한 양극산화 금속 기판의 일체화로 방열 경로가 단축되기 때문에, 반도체 소자로부터 발생하는 열을 효율적으로 방열시킬 수 있다는 효과를 기대할 수 있다.
또한, 본 발명의 실시예는 발열량이 큰 전력 소자와 발열량이 전력 소자에 비해 작으면서 열에 취약한 제어 소자들을 각각 분리하여 배치함에 따라 전력 소자로부터의 발열이 제어 소자에 미치는 영향을 미연에 방지할 수 있고, 이로 인해 제품의 신뢰성 및 라이프 타임(Life Time) 구동 특성을 개선할 수 있다는 장점이 있다.
또한, 본 발명의 실시예는 리드 프레임과 방열 기판의 일체화를 통해 전력 모듈 패키지의 제작 단가가 감소한다는 효과를 기대할 수 있다.
또한, 본 발명의 실시예는 리드 프레임에 다운셋 구조를 적용하지 않음에 따라, 패키지 공정이 용이해질 뿐만 아니라 공정 단가가 감소한다는 효과를 기대할 수 있다.
도 1은 본 발명의 제1 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면,
도 2는 본 발명의 제2 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면,
도 3은 본 발명의 제3 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면,
도 4는 본 발명의 제4 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면,
도 5 내지 도 12는 본 발명의 실시예에 의한 전력 모듈 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
전력 모듈 패키지
도 1은 본 발명의 제1 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면이다.
도 1에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 대향되게 배치되어 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121), 상기 제1 및 제2 리드 프레임(111, 121)의 일부에 형성된 양극 산화층(112, 122) 및 제1 및 제2 리드 프레임(111, 121)의 제1면에 실장되는 반도체 소자(114, 124)를 포함한다.
본 발명의 실시예에서, 제1 및 제2 리드 프레임의 제1면은 반도체 소자가 실장되는 면을 의미하며, 제2면은 반도체 소자 실장면의 반대면을 의미하는 것으로 정의하기로 한다.
여기에서, 제1 및 제2 리드 프레임(111, 121)은 도 1과 같이 서로 이격되어 대칭되도록 배치된다.
또한, 반도체 소자(114, 124)는 전력 소자와 제어 소자를 포함하며, 제1 실시예에서는, 제1 리드 프레임(111)과 제2 리드 프레임(121)의 제1면에 각각 전력 소자와 제어 소자가 실장된다.
이와 같이, 본 발명의 실시예는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자(114)와 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자(124)를 서로 분리하여 제1 리드 프레임(111)과 제2 리드 프레임(121)에 각각 실장하기 때문에 전력소자로부터 발생한 열이 제어소자에 미치지 않도록 할 수 있다는 효과를 기대할 수 있다.
또한, 전력 모듈 패키지(100)는 제1 및 제2 리드 프레임(111, 121)의 제1면 중 반도체 소자(114, 124)가 실장될 영역에 형성된 회로용 메탈층(113, 123)을 더 포함한다. 이때, 도 1에서 도시하는 바와 같이, 회로용 메탈층(113, 123)은 양극 산화층(112, 122)과 반도체 소자(114, 124) 사이에 형성된다.
또한, 전력 모듈 패키지(100)는 반도체 소자(114, 124)와 제1 및 제2 리드 프레임(111, 121) 간 또는 반도체 소자(114, 124) 간의 전기적 연결을 위해 형성된 와이어(115)를 더 포함할 수 있다.
또한, 전력 모듈 패키지(100)는 제1 및 제2 리드 프레임(111, 121) 사이 영역 및 제1 및 제2 리드 프레임(111, 121)에 실장된 반도체 소자(114, 124) 상부를 커버하도록 형성된 몰딩(130)을 더 포함할 수 있다.
도 1에서 도시하는 바와 같이, 몰딩(130)은 제1 및 제2 리드 프레임(111, 121)의 제2면을 노출하도록 형성된다.
본 실시예에서는, 양극 산화층(112, 122) 및 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121)에 비해 상대적으로 열전도율이 낮은 몰딩(130)이 제1 및 제2 리드 프레임(111, 121)의 하부인 제2면에 형성되어 있지 않기 때문에, 반도체 소자(114, 124)에서 발생한 열을 보다 효율적으로 전달(예를 들어, 열을 제2면을 통해 외부로 방출)시켜 방열 특성을 향상시킬 수 있다는 효과를 기대할 수 있는 것이다.
본 발명의 제1 실시예에서, 양극 산화층은 제1 및 제2 리드 프레임(111, 121)의 제1면 중 소자가 실장될 영역과 제1 및 제2 리드 프레임(111, 121)의 제2면에 형성된다.
여기에서, 양극 산화층이 형성되는 제2면은 도 1에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)의 폼이 형성된 후의 바닥면을 의미하는 것으로, 이에 한정되지 않고 운용자의 필요에 따라 제2면 중 다른 영역에 양극 산화층을 형성하는 것도 가능하다.
이때, 양극 산화층은 Al2O3 일 수 있다.
또한, 전력 모듈 패키지(100)는 제1 및 제2 리드 프레임(111, 121) 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 형성된 솔더링용 메탈층(140)을 더 포함할 수 있다.
여기에서, 솔더링용 메탈층(140)은 솔더링이 잘 이루어지지 않는 알루미늄 재질을 보완하기 위한 구성으로, 주석(Sn)을 비롯하여 솔더링이 가능한 메탈 재질로 도금을 수행함에 따라 구현하는 것이 가능하다.
도 1에서 도시하는 바와 같이, 솔더링용 메탈층(140)은 제1 및 제2 리드 프레임(111, 121)이 폼 형성된 후, 솔더링이 요구되는 영역인 양끝단에 형성될 수 있다.
도 1에서 도시하는 바와 같이, 본 발명의 실시예는 열전도도가 우수한 알루미늄 재질의 제1 및 제2 리드 프레임(111, 121) 상에 선택적 양극 산화를 통해 원하는 영역에만 양극 산화층(112, 122)을 형성하고, 이에 직접 반도체 소자(114, 124)를 실장하기 때문에, 양극 산화층에 의한 높은 열전도도 효과를 비롯하여 높은 절연 특성 효과를 기대할 수 있다.
또한, 리드 프레임 자체가 알루미늄 재질로 이루어져 방열기판 역할을 수행함으로써 반도체 소자(114, 124)로부터의 열을 효율적으로 전달하여 방열 특성을 향상시킬 수 있다는 장점이 있다.
또한, 본 발명의 실시예는 반도체 소자(114, 124)를 실장하기 위한 별도의 기판을 생략하기 때문에 전력 모듈 패키지의 사이즈를 축소할 수 있다는 효과 및 제작 단가 감소 효과도 기대할 수 있다.
이에 더하여, 본 발명의 실시예는 리드 프레임에 다운셋(Down-Set) 구조를 적용하지 않기 때문에 패키징 공정이 용이하다는 장점이 있다. 이때, 다운셋 구조는 리드 프레임에 반도체 소자가 실장되는 영역을 제외한 영역에 단차가 형성되도록 꺽은 형태의 구조를 의미한다.
도 2는 본 발명의 제2 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면이다.
다만, 제2 실시예에 대한 구성 중 제1 실시예의 구성과 동일한 구성에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하기로 한다.
도 2에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 대향되게 배치되어 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121), 상기 제1 및 제2 리드 프레임(111, 121)의 일부에 형성된 양극 산화층(112, 122) 및 제1 및 제2 리드 프레임(111, 121)의 제1면에 실장되는 반도체 소자(114, 124)를 포함한다.
본 발명의 실시예에서, 제1 및 제2 리드 프레임의 제1면은 반도체 소자가 실장되는 면을 의미하며, 제2면은 반도체 소자 실장면의 반대면을 의미하는 것으로 정의하기로 한다.
또한, 전력 모듈 패키지(100)는 반도체 소자(114, 124), 몰딩(130) 및 솔더링용 메탈층(140)을 더 포함하며, 이는 제1 실시예에서 개시한 바와 동일하여, 상세한 설명은 생략하기로 한다.
도시하지 않았지만, 본 발명의 제2 실시예에서는 와이어가 반도체 소자(114, 124)와 제1 및 제2 리드 프레임(111, 121) 간에 형성되는 것이 아니라, 제1 및 제2 리드 프레임을 제외한 제1 및 제2 리드 프레임에 대응되게 형성된 다른 리드 프레임(도시하지 않음)에 형성된다.
이는, 제1 및 제2 리드 프레임(111, 121)의 제1면에 절연층이 형성되어 있지 않은 구조에서 제1 실시예와 같은 구조의 와이어를 구현하는 경우, 전기적 연결 시 발생할 수 있는 쇼트(Short) 현상을 미연에 방지하지 위한 것이다.
이때, 반도체 소자(114, 124) 간에 형성되는 와이어는 제1 실시예와 동일하게 형성할 수 있다. 이는, 반도체 소자(114, 124)의 상부(Collector)과 하부(Emitter) 부분은 게이트(Gate)에 의해서 오픈 및 클로즈할 수 있기 때문이다.
상술한 양극 산화층(112, 122)은 제1 및 제2 리드 프레임(111, 121)의 제2면에 형성될 수 있다.
이때, 양극 산화층이 형성되는 제2면은 도 2에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)의 폼이 형성된 후의 바닥면을 의미하는 것으로, 이에 한정되지 않고 운용자의 필요에 따라 제2면 중 다른 영역에 양극 산화층을 형성하는 것도 가능하다.
본 발명의 실시예에서는 제1 및 제2 리드 프레임(111, 121)에 별도의 회로층을 구현하지 않고 직접 반도체 소자(114, 124)를 직접 실장한 후 와이어(도시하지 않음) 본딩을 수행하기 때문에, 방열 특성 향상 효과 및 모듈 제작 단가를 줄일 수 있다는 효과를 기대할 수 있다.
도 3은 본 발명의 제3 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면이다.
다만, 제3 실시예에 대한 구성 중 제1 실시예의 구성과 동일한 구성에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하기로 한다.
도 3에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 대향되게 배치되어 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121), 상기 제1 및 제2 리드 프레임(111, 121)의 일부에 형성된 양극 산화층(112, 122) 및 제1 및 제2 리드 프레임(111, 121)의 제1면에 실장되는 반도체 소자(114, 124)를 포함한다.
본 발명의 실시예에서, 제1 및 제2 리드 프레임의 제1면은 반도체 소자가 실장되는 면을 의미하며, 제2면은 반도체 소자 실장면의 반대면을 의미하는 것으로 정의하기로 한다.
또한, 전력 모듈 패키지(100)는 반도체 소자(114, 124) 및 솔더링용 메탈층(140)을 더 포함하며, 이는 제1 실시예에서 개시한 바와 동일하여, 상세한 설명은 생략하기로 한다.
도시하지 않았지만, 본 발명의 제3 실시예에서는 와이어가 반도체 소자(114, 124)와 제1 및 제2 리드 프레임(111, 121) 간에 형성되는 것이 아니라, 제1 및 제2 리드 프레임을 제외한 제1 및 제2 리드 프레임에 대응되게 형성된 다른 리드 프레임(도시하지 않음)에 형성된다.
이는, 제1 및 제2 리드 프레임(111, 121)의 제1면에 절연층이 형성되어 있지 않은 구조에서 제1 실시예와 같은 구조의 와이어를 구현하는 경우, 전기적 연결 시 발생할 수 있는 쇼트(Short) 현상을 미연에 방지하지 위한 것이다.
이때, 반도체 소자(114, 124) 간에 형성되는 와이어는 제1 실시예와 동일하게 형성할 수 있다. 이는, 반도체 소자(114, 124)의 상부(Collector)과 하부(Emitter) 부분은 게이트(Gate)에 의해서 오픈 및 클로즈할 수 있기 때문이다.
또한, 제3 실시예의 전력 모듈 패키지(100)는 제1 및 제2 리드 프레임(111, 121) 사이 영역 및 제1 및 제2 리드 프레임(111, 121)에 실장된 반도체 소자(114, 124) 상부를 커버하도록 형성된 몰딩(130)을 더 포함할 수 있다.
또한, 몰딩(130)은 제1 및 제2 리드 프레임(111, 121)의 제2면 상에도 형성된다.
이는, 높은 절연 특성이 요구되는 반도체 소자를 전력 모듈 패키지(100)에 적용하는 경우, 도 3에서 도시하는 같이 제1 및 제2 리드 프레임(111, 121)의 바닥면에 해당하는 제2면에 몰딩이 일부 덮이게 구성하여, 방열 특성의 손실 없이 절연특성을 확보할 수 있도록 하는 것이다.
이때, 제1 및 제2 리드 프레임(111, 121)의 제2면 상부에 형성된 몰딩(130)은 전력 모듈 패키지의 두께에 거의 영향을 미치지 않는 범위 내에서 방열특성 손실 없이 절연특성을 향상시킬 수 있도록 고려하여 형성된다.
도 4는 본 발명의 제4 실시예에 의한 전력 모듈 패키지의 구성을 나타내는 도면이다.
도 4에서 도시하는 바와 같이, 전력 모듈 패키지(100)는 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121), 상기 제1 및 제2 리드 프레임(111, 121) 중 알루미늄으로 이루어진 리드 프레임의 일부에 형성된 양극 산화층(112, 122) 및 제1 및 제2 리드 프레임(111, 121)의 제1면에 실장되는 반도체 소자(114, 124)를 포함한다.
본 발명의 실시예에서, 제1 및 제2 리드 프레임의 제1면은 반도체 소자가 실장되는 면을 의미하며, 제2면은 반도체 소자 실장면의 반대면을 의미하는 것으로 정의하기로 한다.
본 발명의 실시예에서 제1 리드 프레임(111)은 알루미늄으로 이루어지고, 제1 리드 프레임(111)의 제1면에는 전력 소자(114)가 실장될 수 있다.
한편, 제2 리드 프레임(150)은 알루미늄 이외에 리드 프레임 재질로 일반적으로 사용되는 재질로 이루어질 수 있다.
이로 인해, 발열량이 큰 전력 소자(114)가 실장되는 제1 리드 프레임(111)에만 알루미늄 재질로 형성하여, 선택적인 방열 특성을 갖도록 하는 동시에 전력 모듈 패키지의 제작 단가를 낮출 수 있다는 효과를 기대할 수 있다.
또한, 전력 모듈 패키지(100)는 반도체 소자(114, 124), 몰딩(130) 및 솔더링용 메탈층(140)을 더 포함하며, 이는 제1 실시예에서 개시한 바와 동일하여, 상세한 설명은 생략하기로 한다.
도시하지 않았지만, 본 발명의 제4 실시예에서는 와이어가 반도체 소자(114, 124)와 제1 및 제2 리드 프레임(111, 121) 간에 형성되는 것이 아니라, 제1 및 제2 리드 프레임을 제외한 제1 및 제2 리드 프레임에 대응되게 형성된 다른 리드 프레임(도시하지 않음)에 형성된다.
이는, 제1 및 제2 리드 프레임(111, 121)의 제1면에 절연층이 형성되어 있지 않은 구조에서 제1 실시예와 같은 구조의 와이어를 구현하는 경우, 전기적 연결 시 발생할 수 있는 쇼트(Short) 현상을 미연에 방지하지 위한 것이다.
이때, 반도체 소자(114, 124) 간에 형성되는 와이어는 제1 실시예와 동일하게 형성한다. 이는, 반도체 소자(114, 124)의 상부(Collector)과 하부(Emitter) 부분은 게이트(Gate)에 의해서 오픈 및 클로즈할 수 있기 때문이다.
전력 모듈 패키지의 제조방법
도 5 내지 도 12는 본 발명의 실시예에 의한 전력 모듈 패키지의 제조방법을 설명하기 위한 공정 흐름도로서, 도 1 내지 도 4의 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서, 제1 및 제2 리드 프레임의 제1면은 반도체 소자가 실장되는 면을 의미하며, 제2면은 반도체 소자 실장면의 반대면을 의미하는 것으로 정의하기로 한다.
먼저, 도 5에서 도시하는 바와 같이, 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임(111, 121)을 준비한다.
여기에서, 제1 및 제2 리드 프레임(111, 121)은 알루미늄 원판을 운용자에 의해 설정되는 두께와 사이즈로 가공처리하여 형성한다. 이때, 제1 및 제2 리드 프레임(111, 121)의 두께는 목적에 따라 0.1T 내지 2.5T 까지 다양하게 선택할 수 있으며, 이에 한정되지 않고, 운용자의 목적에 따라 0.1T 내지 2.5T 범위를 벗어나도록 가공하는 것도 가능하다.
다음, 도 6에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121) 중 알루미늄으로 이루어진 리드 프레임의 일부에 양극 산화층(112, 122)을 형성한다.
본 발명의 실시예에서는 선택적 양극산화법을 적용하여 회로층이 형성될 영역과 리드 프레임의 제2 면에 Al2O3 산화막을 용도에 따라 20㎛ 내지 200㎛ 범위 내에서 형성할 수 있으며, 이에 한정되지 않고, 운용자의 필요에 따라 상술한 범위를 벗어나도록 가공하는 것도 가능하다.
또한, 양극 산화층(112, 122)은 포토 레지스트(PR), 드라이 필름 레지스트(DFR), 메탈 마스크(Metal Mask), 마스킹 레진(Masking Resin)을 이용하여 양극 산화층이 요구되는 영역에 선택적으로 양극 산화 공정을 수행하여 형성할 수 있다. 이때, 양극 산화 공정은 제1 및 제2 리드 프레임(111, 121)의 제1면과 제2면에 동시에 진행하거나 또는 제1면 또는 제2면 중 어느 하나에만 선택적으로 수행할 수 있다.
도 1 및 도 6에서 도시한 바와 같이, 제1 실시예에 의한 양극 산화층(112, 122)은 제1 및 제2 리드 프레임(111, 121)의 제1면 중 반도체 소자(114, 124)가 실장될 영역과 제1 및 제2 리드 프레임(111, 121)의 제2면에 형성될 수 있다.
또한, 도 2 및 도 3에서 도시한 바와 같이, 제2 및 제3 실시예에 의한 양극 산화층은 제1 및 제2 리드 프레임(111, 121)의 제2면에 형성될 수 있다.
다음, 도 7에서 도시하는 바와 같이, 양극 산화층 상부 중 반도체 소자(114, 124)가 실장될 영역에 회로용 메탈층(113, 123)을 형성한다.
여기에서, 회로용 메탈층(113, 123)은 건식 스퍼터링(Sputtering) 또는 습식 무전해 및 전해 도금을 통해 메탈층을 형성한 후, 습식 화학 에칭 및 전해 에칭 또는 리프트 오프(Lift-off) 공정을 통해 패드 및 회로층을 형성함에 따라 형성된다.
본 발명의 실시예에서는 패드 및 회로층을 모두 통합하여 회로용 메탈층(113, 123)이라고 하기로 한다.
예를 들어, 회로용 메탈층(113, 123)은 Cu, Cu/Ni, Cu/Ti, Au/Pt/Ni/Cu 및 Au/Pt/Ni/Cu/Ti 중 어느 하나로 이루어질 수 있으며, 이에 한정되지 않고 패드 또는 회로층으로 적용가능한 다른 재질로 이루어질 수 있다. 이때, '/'는 및을 의미하는 것으로 정의하기로 한다.
여기에서, 회로용 메탈층(113, 123)을 형성하는 단계는 제2 실시예 내지 제4 실시예(도2 내지 도 4)에서 생략한다.
다음, 도 8에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)의 제1면에 반도체 소자(114, 124)를 실장한다.
여기에서, 반도체 소자(114, 124)의 접합 재료는 솔더(Solder), 오가닉 레진(Organic Resin)을 적용할 수 있으며, 이에 한정되지 않고 반도체 소자로부터의 열을 효율적으로 전달시킬 수 있는 재질의 접합 재료는 모두 적용 가능하다.
한편, 제1 실시예 내지 제3 실시예에서는 반도체 소자를 실장할 때, 제1 리드 프레임(111)과 제2 리드 프레임(121)의 제1면에 각각 전력 소자(114)와 제어 소자(124)를 실장한다.
이와 같이, 본 발명의 실시예는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode) 등과 같이 발열량이 큰 전력소자(114)와 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자(124)를 서로 분리하여 제1 리드 프레임(111)과 제2 리드 프레임(121)에 각각 실장하기 때문에 전력소자로부터 발생한 열이 제어소자에 미치지 않도록 할 수 있다는 효과를 기대할 수 있다.
또한, 도 4에서 도시하는 제4 실시예에서는 제1 리드 프레임(111)만 알루미늄으로 이루어지고, 제1 리드 프레임(111)의 제1면에 전력 소자(114)를 실장할 수 있다.
한편, 제2 리드 프레임(121)은 알루미늄 이외에 리드 프레임 재질로 일반적으로 사용되는 재질로 이루어질 수 있다.
이로 인해, 발열량이 큰 전력 소자(114)가 실장되는 제1 리드 프레임(111)에만 알루미늄 재질로 형성하여, 선택적인 방열 특성을 갖도록 하는 동시에 전력 모듈 패키지의 제작 단가를 낮출 수 있다는 효과를 기대할 수 있다.
다음, 도 9에서 도시하는 바와 같이, 반도체 소자(114, 124)와 제1 및 제2 리드 프레임(111, 121) 간 또는 반도체 소자(114, 124) 간의 전기적 연결을 위해 와이어(115)를 형성할 수 있다.
다음, 도 10에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121) 사이 영역 및 제1 및 제2 리드 프레임(111, 121)에 실장된 반도체 소자(114, 124) 상부를 커버하도록 몰딩을 형성한다.
즉, 제1 및 제2 리드 프레임(111, 121)의 영역 중 외부와의 연결을 위한 영역과 제1 및 제2 리드 프레임(111, 121)의 제2면을 제외한 나머지 영역을 감싸는 형태로 몰딩을 형성하는 것이다.
만약, 높은 절연 특성이 요구될 경우, 도 3에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)의 제2면에도 몰딩을 형성하는 것이 가능하다.
다음, 도 11에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121) 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 솔더링용 메탈층(140)을 형성한다.
여기에서, 솔더링용 메탈층(140)은 솔더링이 잘 이루어지지 않는 알루미늄 재질을 보완하기 위한 구성으로, 주석(Sn)을 비롯하여 솔더링이 가능한 메탈 재질로 구현하는 것이 가능하다.
도 11에서 도시하는 바와 같이, 솔더링용 메탈층(140)은 제1 및 제2 리드 프레임 중 솔더링이 요구되는 영역인 양끝단에 형성될 수 있다.
다음, 도 12에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)을 인쇄회로기판(도시하지 않음)과 체결할 수 있도록 폼을 형성한다.
예를 들어, 도 12에서 도시하는 바와 같이, 제1 및 제2 리드 프레임(111, 121)의 양측을 수직 방향으로 꺽는 형태로 폼을 형성하는 것이다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 전력 모듈 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 전력 모듈 패키지 111 : 제1 리드 프레임
112, 122 : 양극 산화층 113, 123 : 회로용 메탈층
114, 124 : 반도체 소자 115 : 와이어
121 : 제2 리드 프레임 130 : 몰딩
121, 150 : 제2 리드 프레임 140 : 솔더링용 메탈층

Claims (20)

  1. 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임;
    상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 일부에 형성된 양극 산화층; 및
    상기 제1 및 제2 리드 프레임의 제1면에 실장되는 반도체 소자;
    를 포함하는 전력 모듈 패키지.
  2. 제1항에 있어서,
    상기 양극 산화층은 상기 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역과 상기 제1 및 제2 리드 프레임의 제2면에 형성되는 전력 모듈 패키지.
  3. 제1항에 있어서,
    상기 양극 산화층은 상기 제1 및 제2 리드 프레임의 제2면에 형성되는 전력 모듈 패키지.
  4. 제1항에 있어서,
    상기 제1 리드 프레임과 제2 리드 프레임의 제1면에는 각각 전력 소자와 제어 소자가 실장되는 전력 모듈 패키지.
  5. 제1항에 있어서,
    상기 제1 리드 프레임은 알루미늄으로 이루어지고,
    상기 제1 리드 프레임의 제1면에는 전력 소자가 실장되는 전력 모듈 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역에 형성된 회로용 메탈층;
    을 더 포함하고,
    상기 회로용 메탈층은 상기 양극 산화층과 상기 반도체 소자 사이에 형성되는 전력 모듈 패키지.
  7. 제1항에 있어서,
    상기 반도체 소자와 상기 제1 및 제2 리드 프레임 간 또는 상기 반도체 소자 간의 전기적 연결을 위해 형성된 와이어;
    를 더 포함하는 전력 모듈 패키지.
  8. 제1항에 있어서,
    상기 제1 및 제2 리드 프레임 사이 영역 및 상기 제1 및 제2 리드 프레임에 실장된 반도체 소자 상부를 커버하도록 형성된 몰딩;
    을 더 포함하는 전력 모듈 패키지.
  9. 제8항에 있어서,
    상기 몰딩은, 상기 제1 및 제2 리드 프레임의 제2면을 노출하도록 형성된 전력 모듈 패키지.
  10. 제8항에 있어서,
    상기 몰딩은, 상기 제1 및 제2 리드 프레임의 제2면 상에 형성된 전력 모듈 패키지.
  11. 제1항에 있어서,
    상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 형성된 솔더링용 메탈층;
    을 더 포함하는 전력 모듈 패키지.
  12. 서로 대향되게 배치되어 둘 모두 또는 둘 중 하나는 알루미늄으로 이루어진 제1 및 제2 리드 프레임을 준비하는 단계;
    상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 일부에 양극 산화층을 형성하는 단계; 및
    상기 제1 및 제2 리드 프레임의 제1면에 반도체 소자를 실장하는 단계;
    를 포함하는 전력 모듈 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 양극 산화층을 형성하는 단계에서,
    상기 제1 및 제2 리드 프레임의 제1면 중 상기 반도체 소자가 실장될 영역과 제1 및 제2 리드 프레임의 제2면에 양극 산화층을 형성하는 전력 모듈 패키지의 제조방법.
  14. 제12항에 있어서,
    상기 양극 산화층을 형성하는 단계에서,
    상기 제1 및 제2 리드 프레임의 제2면에 양극 산화층을 형성하는 전력 모듈 패키지의 제조방법.
  15. 제12항에 있어서,
    상기 반도체 소자를 실장하는 단계에서,
    상기 제1 리드 프레임과 제2 리드프레임의 제1면에 각각 전력 소자와 제어 소자가 실장되는 전력 모듈 패키지의 제조방법.
  16. 제12항에 있어서,
    상기 제1 리드 프레임은 알루미늄으로 이루어지고,
    상기 반도체 소자를 실장하는 단계에서,
    상기 제1 리드 프레임의 제1면에 전력 소자를 실장하는 전력 모듈 패키지의 제조방법.
  17. 제12항에 있어서,
    상기 양극 산화층을 형성하는 단계 이후, 상기 반도체 소자를 실장하는 단계 이전에,
    상기 양극 산화층 상부 중 상기 반도체 소자가 실장될 영역에 회로용 메탈층을 형성하는 단계;
    를 더 포함하는 전력 모듈 패키지의 제조방법.
  18. 제12항에 있어서,
    상기 반도체 소자를 실장하는 단계 이후에,
    상기 반도체 소자와 상기 제1 및 제2 리드 프레임 간 또는 상기 반도체 소자 간의 전기적 연결을 위해 와이어를 형성하는 단계;
    를 더 포함하는 전력 모듈 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 와이어를 형성하는 단계 이후에,
    상기 제1 및 제2 리드 프레임 사이 영역 및 상기 제1 및 제2 리드 프레임에 실장된 반도체 소자 상부를 커버하도록 몰딩을 형성하는 단계;
    를 더 포함하는 전력 모듈 패키지의 제조방법.
  20. 제12항에 있어서,
    상기 제1 및 제2 리드 프레임 중 알루미늄으로 이루어진 리드 프레임의 솔더링 영역에 솔더링용 메탈층을 형성하는 단계;
    를 더 포함하는 전력 모듈 패키지의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012108011A1 (ja) * 2011-02-09 2012-08-16 三菱電機株式会社 パワー半導体モジュール
US9117820B2 (en) 2012-08-08 2015-08-25 United Microelectronics Corp. Conductive line of semiconductor device
US20160056098A9 (en) * 2012-09-28 2016-02-25 Yan Xun Xue Semiconductor device employing aluminum alloy lead-frame with anodized aluminum
JP7334655B2 (ja) * 2020-03-06 2023-08-29 三菱電機株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056681A (en) * 1975-08-04 1977-11-01 International Telephone And Telegraph Corporation Self-aligning package for integrated circuits
US5343073A (en) * 1992-01-17 1994-08-30 Olin Corporation Lead frames having a chromium and zinc alloy coating
US5281851A (en) * 1992-10-02 1994-01-25 Hewlett-Packard Company Integrated circuit packaging with reinforced leads
US5482898A (en) * 1993-04-12 1996-01-09 Amkor Electronics, Inc. Method for forming a semiconductor device having a thermal dissipator and electromagnetic shielding
US5339518A (en) * 1993-07-06 1994-08-23 Motorola, Inc. Method for making a quad leadframe for a semiconductor device
WO1995028740A1 (en) * 1994-04-14 1995-10-26 Olin Corporation Electronic package having improved wire bonding capability
US6184575B1 (en) * 1994-08-26 2001-02-06 National Semiconductor Corporation Ultra-thin composite package for integrated circuits
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
US5710695A (en) * 1995-11-07 1998-01-20 Vlsi Technology, Inc. Leadframe ball grid array package
WO1998001907A1 (en) * 1996-07-03 1998-01-15 Seiko Epson Corporation Resin-encapsulated semiconductor device and method of manufacturing the same
JP3883543B2 (ja) * 2003-04-16 2007-02-21 新光電気工業株式会社 導体基材及び半導体装置
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP2007184542A (ja) * 2005-12-09 2007-07-19 Matsushita Electric Ind Co Ltd 発光モジュールとその製造方法並びにそれを用いたバックライト装置
KR20090013564A (ko) * 2007-08-02 2009-02-05 삼성전자주식회사 반도체 패키지 장치 및 그 제조방법
KR101524544B1 (ko) * 2008-03-28 2015-06-02 페어차일드코리아반도체 주식회사 펠티어 효과를 이용한 열전기 모듈을 포함하는 전력 소자패키지 및 그 제조 방법
KR20100126909A (ko) * 2009-05-25 2010-12-03 삼성전기주식회사 전력반도체 모듈
KR101055586B1 (ko) 2009-07-03 2011-08-08 삼성전기주식회사 금속범프를 갖는 인쇄회로기판의 제조방법
KR101321277B1 (ko) * 2011-07-04 2013-10-28 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
KR101255946B1 (ko) * 2011-09-16 2013-04-23 삼성전기주식회사 전력 모듈 패키지
US8716069B2 (en) * 2012-09-28 2014-05-06 Alpha & Omega Semiconductor, Inc. Semiconductor device employing aluminum alloy lead-frame with anodized aluminum

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