JP6241246B2 - 検出装置、センサー、電子機器及び移動体 - Google Patents
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Description
図1に本実施形態の検出装置20を含むジャイロセンサー510(広義にはセンサー)と、ジャイロセンサー510を含む電子機器500の構成例を示す。なお電子機器500、ジャイロセンサー510は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器500としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。
図2に本実施形態の検出装置20の詳細な構成例を示す。
次に、図3(A)〜図3(D)の模式図を用いて同期検波について説明する。なお実際には、不要信号の振幅は所望信号(物理量に応じた物理量信号)の振幅に比べて非常に大きいが、図面の都合上、不要信号の振幅と所望信号の振幅を等しくしている。
図5に、以上のような問題点を解決する本実施形態の同期信号出力回路52の基本構成例を示す。この同期信号出力回路52は、調整回路130とDLL(Delay Locked Loop)回路150と出力回路180を有する。具体的には、図5の同期信号出力回路52は、2値化回路54と位相調整回路56を有し、位相調整回路56は、調整回路130とDLL回路150と出力回路180により構成されている。なお、同期信号出力回路52の構成は図5に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図6に本実施形態の同期信号出力回路52の詳細な第1の構成例を示す。図6では、遅延回路DCMは、360個の直列接続された遅延ユニットD0〜D359を有する。この遅延回路DCMは図5のDLL回路150の遅延回路170に相当する。
図9に本実施形態の同期信号出力回路52の詳細な第2の構成例を示す。図9の第2の構成例が、図6の第1の構成例と異なる点は、DLL回路150、調整回路130の遅延回路DCM、DCF、DCC1、DCC2を構成する遅延ユニットが、差動入力及び差動出力の差動型回路(差動型インバータ回路、差動型増幅回路)である点である。
図11に本実施形態の同期信号出力回路52の詳細な第3の構成例を示す。図11の第3の構成例が図6の第1の構成例と異なる点は、遅延回路DCMの遅延段が180段となっている点である。即ち、遅延回路DCMはn=180個の直列接続された遅延ユニットD0〜D179により構成される。そしてセレクター182は、多相クロック信号DL0〜DL14の中から選択した信号をSDL0として出力する。セレクター184は、多相クロック信号DL45〜DL59の中から選択した信号をSDL45として出力する。そしてセレクター186は、信号SDL0、SDL45のいずれかを同期信号SYCとして出力する。
図12に本実施形態の同期信号出力回路52の詳細な第4の構成例を示す。第4の構成例では、遅延ユニットとして図10の差動型回路が用いられている。そしてDLL回路150の遅延回路DCMは、直列接続された遅延ユニットD0〜D404を有する。
図17に本実施形態の検出装置(20)を半導体デバイス700で実現した場合の回路のレイアウト配置例を示す。
図19に検出回路60の詳細な構成例を示す。図19は全差動スイッチングミキサー方式の検出回路60の例である。
DCM、DCF、DCF1、DCF2、DCC、DCC1〜DCC3 遅延回路、
PNB、PB、NB 遅延制御信号、DL0〜DL405 多相クロック信号、
IN、DLIN 入力信号、DLQ 出力信号、SYC 同期信号、
10 振動子、20 検出装置、30 駆動回路、32 増幅回路、
40 ゲイン制御回路、50 駆動信号出力回路、52 同期信号出力回路、
54 2値化回路、56 位相調整回路、
60 検出回路、62、64 Q/V変換回路、72、74 ゲイン調整アンプ、
80 スイッチングミキサー、92、94 フィルター、100 A/D変換回路、
120 制御部、130 調整回路、150 DLL回路、160 遅延制御回路、
162 位相比較器、164 ローパスフィルター、168 バイアス回路、
170 遅延回路、180 出力回路、
182、184、186、191〜194、196、198 セレクター、
206 自動車 207 車体、208 車体姿勢制御装置、209 車輪、
500 電子機器、510 ジャイロセンサー、520 処理部、530 メモリー、
540 操作部、550 表示部、
610 位相比較器、612 チャージポンプ回路、614 ローパスフィルター、
616 VCO、618、620 分周回路、
630 位相比較器、632 チャージポンプ回路、634 ローパスフィルター、
636 遅延回路、638 セレクター
Claims (17)
- 物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むDLL(Delay Locked Loop)回路と、
前記遅延制御信号によって遅延時間が制御される少なくとも1つの遅延ユニットを有し、前記駆動回路からの前記出力信号に基づく入力信号を遅延させた信号を前記DLL回路に出力する調整回路と、
前記DLL回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含むことを特徴とする検出装置。 - 請求項1に記載の検出装置において、
前記調整回路は、
前記DLL回路の前記遅延回路を構成する前記遅延ユニットよりも遅延時間が少ない遅延ユニットにより構成される第2の遅延回路を含むことを特徴とする検出装置。 - 請求項1又は2に記載の検出装置において、
前記調整回路は、
前記DLL回路の前記遅延回路を構成する前記遅延ユニットの個数よりも少ない個数の遅延ユニットにより構成される第3の遅延回路を含むことを特徴とする検出装置。 - 請求項1乃至3のいずれか一項に記載の検出装置において、
前記出力回路は、
m及びnが1より大きい整数であり、mはnよりも小さいとき、前記DLL回路からのn本の前記多相クロック信号のうちのm本の多相クロック信号に基づいて、前記同期信号を出力することを特徴とする検出装置。 - 請求項1乃至4のいずれか一項に記載の検出装置において、
前記出力回路は、
前記DLL回路からの前記多相クロック信号のうちの第1の多相クロック信号群を受けて、第1の信号を出力する第1のセレクターと、
前記DLL回路からの前記多相クロック信号のうちの第2の多相クロック信号群を受けて、第2の信号を出力する第2のセレクターと、
前記第1の信号と前記第2の信号を受けて、前記同期信号を出力する第3のセレクターと、
を含むことを特徴とする検出装置。 - 請求項1乃至4のいずれか一項に記載の検出装置において、
前記出力回路は、
前記DLL回路からの前記多相クロック信号のうちの第1の多相クロック信号群を受けて、第1の信号を出力する第1のセレクターと、
前記DLL回路からの前記多相クロック信号のうちの第2の多相クロック信号群を受けて、第2の信号を出力する第2のセレクターと、
前記第1の信号によって立ち下りエッジが設定され、前記第2の信号によって立ち上がりエッジが設定される前記同期信号を出力する波形整形回路と、
を含むことを特徴とする検出装置。 - 請求項6に記載の検出装置において、
前記出力回路は、
前記DLL回路からの前記多相クロック信号のうちの第3の多相クロック信号群を受けて、第3の信号を出力する第3のセレクターと、
前記DLL回路からの前記多相クロック信号のうちの第4の多相クロック信号群を受けて、第4の信号を出力する第4のセレクターと、
前記第3の信号によって立ち下りエッジが設定され、前記第4の信号によって立ち上がりエッジが設定される第2の同期信号を出力する第2の波形整形回路と、
を含むことを特徴とする検出装置。 - 請求項1乃至7のいずれか一項に記載の検出装置において、
前記遅延制御回路は、
前記DLL回路の入力信号と出力信号の位相比較を行って、前記遅延制御信号を生成することを特徴とする検出装置。 - 請求項1乃至7のいずれか一項に記載の検出装置において、
前記遅延制御回路は、
n及びjが1より大きい整数であり、jはnよりも小さいとき、前記DLL回路のn本の前記多相クロック信号のうちのj本の多相クロック信号の位相比較を行って、前記遅延制御信号を生成することを特徴とする検出装置。 - 請求項1乃至9のいずれか一項に記載の検出装置において、
前記DLL回路及び前記調整回路を構成する各前記遅延ユニットは、差動入力及び差動出力の差動型回路であることを特徴とする検出装置。 - 物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットを有する遅延回路と、を含むDLL(Delay Locked Loop)回路と、
前記遅延制御信号によって遅延時間が制御される少なくとも1つの遅延ユニットを有し、前記DLL回路のループ外に設けられて、前記同期信号の位相を調整する調整回路と、
前記DLL回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含むことを特徴とする検出装置。 - 請求項1乃至11のいずれか一項に記載の検出装置において、
前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置されることを特徴とする検出装置。 - 物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
前記駆動回路からの出力信号を受けて、同期信号を出力する同期信号出力回路と、
前記物理量トランスデューサーからの信号及び前記同期信号に基づいて物理量に応じた物理量信号の検出処理を行い、検出データを出力する検出回路と、
を含み、
前記同期信号出力回路は、
遅延制御信号を出力する遅延制御回路と、前記遅延制御信号によって遅延時間が制御される複数の遅延ユニットにより構成される遅延回路と、を有するDLL(Delayed Locked Loop)回路と、
前記DLL回路からの多相クロック信号に基づいて前記同期信号を出力する出力回路と、
を含み、
前記駆動回路は、前記同期信号出力回路と前記検出回路の間に配置されることを特徴とする検出装置。 - 請求項1乃至13のいずれか一項に記載の検出装置において、
第1の方向に直交する方向を第2の方向とし、前記第1の方向の反対方向を第3の方向とした場合に、
前記DLL回路の前記複数の遅延ユニットのうちの第1の遅延ユニット群は、各前記遅延ユニットの入力から出力へと向かう方向が前記第1の方向に沿って配置され、
前記第1の遅延ユニット群に続く第2の遅延ユニット群は、前記第1の遅延ユニット群の前記第2の方向側に配置され、各前記遅延ユニットの入力から出力へと向かう方向が前記第3の方向に沿って配置されることを特徴とする検出装置。 - 請求項1乃至14のいずれか一項に記載の検出装置と、
前記物理量トランスデューサーと、
を含むことを特徴とするセンサー。 - 請求項1乃至14のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
- 請求項1乃至14のいずれか一項に記載の検出装置を含むことを特徴とする移動体。
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