JP6620423B2 - 回路装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、電子機器及び移動体等に関する。

従来より、物理量トランスデューサーからの検出信号に基づいて物理量を検出する回路装置が知られている。ジャイロセンサーを例にとれば、回路装置は物理量として角速度等を検出する。ジャイロセンサーは、例えばデジタルカメラ、スマートフォン等の電子機器や車、飛行機等の移動体に組み込まれ、検出された角速度等の物理量を用いて、手振れ補正、姿勢制御、ＧＰＳ自律航法等が行われる。

このような物理量トランスデューサーは駆動信号の印加により駆動されるが、その際、駆動回路は、物理量トランスデューサーからのフィードバック信号に基づいて駆動信号のゲイン制御を行う。例えば特許文献１には、ＡＧＣ回路とコンパレーターとを含み、ＡＧＣ回路は、フィードバック信号を全波整流する全波整流回路と、全波整流回路からの信号を積分する積分器と、を含み、コンパレーターは、積分器からの信号により駆動信号の振幅を変化させる駆動回路が開示されている。

特開２００９−１６８５８８号公報

上記のような駆動回路において、駆動信号のゲイン制御にともなってノイズが発生するという課題がある。例えば、ＡＧＣ回路に全波整流回路を用いた場合、全波整流後の信号には駆動信号の２倍の周波数（以下、２倍周波数と示す）のノイズが含まれ、その信号によりゲイン制御された駆動信号には駆動信号の２倍周波数のノイズが含まれることになる。すなわち、駆動信号の振幅を変化させるための信号にノイズが含まれていると、その信号によりゲイン制御された駆動信号にはノイズが含まれることになる。そして、そのノイズが静電漏れ（静電カップリング）等を介して検出回路に影響を与え、検出精度が低下する可能性がある。

本発明の幾つかの態様によれば、駆動信号のゲイン制御にともなって発生するノイズを低減できる回路装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。

本発明の一態様は、物理量トランスデューサーを駆動する駆動信号を出力する回路装置であって、前記物理量トランスデューサーからのフィードバック信号を増幅する増幅回路と、ｎを２以上の整数とした場合に、前記増幅回路による前記増幅後の信号が入力されるｎ次ローパスフィルター回路を有し、前記ｎ次ローパスフィルター回路の出力に基づいて制御電圧を出力するゲイン制御回路と、前記制御電圧により振幅が制御された前記駆動信号を、前記増幅回路による前記増幅後の信号に基づいて生成し、出力する駆動信号出力回路と、を含む回路装置に関係する。

本発明の一態様によれば、ｎ次ローパスフィルター回路の出力に基づいて制御電圧が出力され、物理量トランスデューサーを駆動する駆動信号の振幅が、その制御電圧に基づいて制御される。ｎ次ローパスフィルター回路を用いることで、ＡＧＣループの帯域を確保しつつゲインを下げることが可能となるため、駆動信号のゲイン制御にともなって発生するノイズを低減できる。

また本発明の一態様では、前記ゲイン制御回路は、前記増幅回路による前記増幅後の信号の整流を行う整流回路を含み、前記ｎ次ローパスフィルター回路に、前記整流回路による前記整流後の信号が入力されてもよい。

増幅回路による増幅後の信号を整流した信号には、駆動信号の２倍周波数のノイズが含まれる。本発明の一態様によれば、ｎ次ローパスフィルター回路により駆動信号の２倍周波数のノイズを低減できるので、制御電圧に含まれる駆動信号の２倍周波数のノイズを抑制できる。これにより、２倍周波数ノイズによる検出系への影響を低減できる。

また本発明の一態様では、前記ｎ次ローパスフィルター回路のカットオフ周波数は、前記駆動信号の周波数の２倍より小さくてもよい。

このようにカットオフ周波数を駆動周波数の２倍より小さい周波数に設定することで、ｎ次ローパスフィルター回路の急峻な遮断特性によって駆動周波数の２倍成分を低減できる。

また本発明の一態様では、前記ｎ次ローパスフィルター回路のカットオフ周波数は、前記物理量トランスデューサーからの検出信号に基づいて出力される物理量情報の周波数帯域よりも高くてもよい。

このようにｎ次ローパスフィルター回路のカットオフ周波数を物理量情報の周波数帯域よりも高い周波数に設定することで、ＡＧＣループの帯域が高域側に延び、ゲイン特性がピークを持たなくなる。これにより、検出回路で検出される物理量に特定周波数（ＡＧＣループのゲイン特性のピーク）のノイズが発生することが抑制され、物理量情報のノイズ特性を向上できる。

また本発明の一態様では、前記ｎ次ローパスフィルター回路は、多重帰還型ローパスフィルター回路であってもよい。

また本発明の一態様では、前記ｎ次ローパスフィルター回路は、演算増幅器と、前記ｎ次ローパスフィルター回路の入力ノードと帰還ノードとの間に設けられる第１抵抗素子と、前記演算増幅器の出力ノードと前記帰還ノードとの間に設けられる第２抵抗素子と、を有してもよい。

また本発明の一態様では、前記第１抵抗素子と前記第２抵抗素子の抵抗比により前記ｎ次ローパスフィルター回路のゲインが設定されてもよい。

また本発明の一態様では、前記ｎ次ローパスフィルター回路は、前記帰還ノードと前記演算増幅器の第１入力ノードとの間に設けられる第３抵抗素子を有してもよい。

また本発明の一態様では、前記ｎ次ローパスフィルター回路は、演算増幅器と、前記ｎ次ローパスフィルターの帰還ノードと第１電源ノードとの間に設けられる第１キャパシターと、前記演算増幅器の出力ノードと第１入力ノードとの間に設けられる第２キャパシターと、を有してもよい。

このような多重帰還型ローパスフィルターでは、第１抵抗素子と第２抵抗素子の抵抗比によりゲインが設定され、第１〜第３抵抗素子の抵抗値と第１、第２キャパシターの容量値により周波数特性（例えばカットオフ周波数）が設定される。即ち、ゲインと通過帯域を独立に調整することが可能であり、通過帯域を確保しつつゲインを下げ、ＡＧＣループの帯域確保とゲイン低下を両立できる。

また本発明の一態様では、前記第２キャパシターの容量は、前記第１キャパシターの容量よりも小さくてもよい。

また本発明の一態様では、前記第１キャパシターは、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシターであってもよい。

上述のように第１のキャパシターの一端は第１電源ノードに接続されるので、一端が半導体基板の基板電位であるＭＯＳキャパシターを用いることができる。第２のキャパシターよりも容量が大きい第１のキャパシターを、容量密度が大きいＭＯＳキャパシターで構成できるので、レイアウト面積を抑制できる。

また本発明の一態様では、前記第２キャパシターはＭＩＭ（Metal-Insulator-Metal）キャパシターであってもよい。

第２のキャパシターは第１のキャパシターよりも容量が小さいので、第２のキャパシターとしてＭＩＭキャパシターを用いる場合であっても、レイアウト面積への影響は小さい。

また本発明の一態様では、前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を出力する検出回路を含んでもよい。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。

本実施形態の回路装置の比較例。 比較例の回路装置の信号波形図。 図３（Ａ）は、比較例におけるＡＧＣループのゲイン特性の模式図。図３（Ｂ）は、完全積分器の構成例。 本実施形態の回路装置の構成例。 ｎ次ローパスフィルター回路の詳細な構成例。 図６（Ａ）、図６（Ｂ）は、ｎ次ローパスフィルター回路の特性を説明する図。 ２次ローパスフィルターの各パラメーターの設定例。 ＡＧＣループのゲイン特性の模式図。 駆動回路の詳細な構成例。 本実施形態の回路装置の変形構成例。 変形構成例の回路装置の信号波形図。 ＡＧＣループのゲイン特性。 図１３（Ａ）、図１３（Ｂ）は、サンプルホールド回路の詳細な構成例。 サンプルホールド回路の各ノードの電圧波形図。 位相調整回路の第１の詳細な構成例。 位相調整回路の第２の詳細な構成例、及び同期信号出力回路の詳細な構成例。 本実施形態の回路装置、電子機器、ジャイロセンサー（物理量検出装置）の構成例。 駆動回路、検出回路の詳細な構成例。 図１９（Ａ）〜図１９（Ｄ）は本実施形態の回路装置が組み込まれる移動体、電子機器の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１に、本実施形態の回路装置の比較例を示す。この回路装置は、物理量トランスデューサー１２を駆動する駆動回路３０を含む。駆動回路３０は、物理量トランスデューサー１２からのフィードバック信号ＤＩを増幅する増幅回路３２と、増幅回路３２からの信号に基づいて駆動信号ＤＱを出力する駆動信号出力回路５０と、駆動信号出力回路５０のゲインを制御することで駆動信号ＤＱの振幅を制御するゲイン制御回路４０と、を含む。ゲイン制御回路４０は、増幅回路３２からの正弦波電圧の信号ＤＶを全波整流する全波整流回路４８と、全波整流された信号ＷＲＱを積分して制御電圧ＶＣＴＬ（制御信号）を駆動信号出力回路５０へ出力する積分器４４と、を含む。

駆動信号ＤＱの振幅は、制御電圧ＶＣＴＬによって制御される。即ち、物理量トランスデューサー１２からのフィードバック信号ＤＩの振幅が低下すると増幅回路３２からの信号ＤＶの振幅が低下し、全波整流回路４８からの信号ＷＲＱの信号レベルが低下する。そして、積分器４４が信号ＷＲＱを基準信号に対して反転積分して制御電圧ＶＣＴＬの信号レベルが増加し、それに応じて駆動信号出力回路５０が駆動信号ＤＱの振幅を増加させる。以下、このような駆動信号ＤＱのゲインに対する負帰還ループを、ＡＧＣ（Auto Gain Control）ループとも呼ぶ。

図２は、比較例の回路装置の信号波形図である。ここでは、物理量トランスデューサー１２が振動片（例えば水晶振動片）である場合の波形例を示す。

図２に示すように、物理量トランスデューサー１２は例えば矩形波電圧の駆動信号ＤＱで駆動される。フィードバック信号ＤＩは正弦波電流の信号であり、増幅回路３２により正弦波電圧の信号ＤＶに変換される。信号ＤＶを全波整流した信号ＷＲＱ（電圧信号）は、その振幅中心付近の基準電圧ＶＲ３を基準として積分され、制御電圧ＶＣＴＬ（電圧信号）が出力される。駆動信号出力回路５０は、制御電圧ＶＣＴＬの低下又は上昇に応じて矩形波の駆動信号ＤＱの上側電圧を低下又は上昇させる。

全波整流信号ＷＲＱは、正弦波信号ＤＶの下側を上側に折り返した波形になるので、信号ＤＶの周波数（即ち駆動信号ＤＱの周波数）の２倍周波数の成分を含んでいる。即ち、その全波整流信号ＷＲＱを積分した制御電圧ＶＣＴＬも、駆動信号ＤＱの２倍周波数の成分を含むことになり、その制御電圧ＶＣＴＬによってゲインが制御されることによって駆動信号ＤＱに２倍周波数の成分が含まれる結果となる。この駆動信号ＤＱに含まれる２倍周波数の成分は、ノイズとして周囲の回路に伝搬し、その回路に対して悪影響を及ぼす可能性がある。例えば検出系に影響した場合、物理量の検出精度が低下してしまう。

具体的には、図１８で後述するように、物理量トランスデューサー１２からの検出信号ＩＱ１、ＩＱ２は、同期検波回路８１を含む検出回路６０により検出される。この検出信号ＩＱ１、ＩＱ２の入力端子と、駆動信号ＤＱの出力端子との間には、静電カップリングが存在する場合（例えば、駆動回路３０と検出回路６０が１つのＩＣチップに集積される場合）がある。この場合、駆動信号ＤＱに含まれる２倍周波数のノイズが静電カップリングを介して検出信号ＩＱ１、ＩＱ２に伝搬（静電漏れ）する。同期検波回路８１は、増幅回路６１で増幅された検出信号ＩＱ１、ＩＱ２を、駆動信号ＤＱの周波数に同期して同期検波する。このとき、検出信号ＩＱ１、ＩＱ２に伝搬した駆動信号ＤＱの２倍周波数のノイズが同期検波され、物理量の検出精度を低下させる。

例えば振動片を用いたジャイロセンサーでは同期検波回路８１の出力電圧に比例した角速度を検出する。駆動信号ＤＱの２倍周波数のノイズは同期検波によりＤＣ付近に折り返されるので、ノイズは角速度に誤差を生じさせてしまう（例えば、実際には振動片が回転していないのに、ゼロでない角速度が観測される）。

また、積分器４４はいわゆる完全積分器であるが、完全積分器を用いると以下のようにＡＧＣループの帯域やレイアウト面積とノイズとがトレードオフになるという問題がある。

即ち、図３（Ａ）にＡＧＣループのゲイン特性を示す。図３（Ａ）に示すように、例えばＡＧＣループのゲインの周波数特性は周波数ｆ１付近で盛り上がった特性となっている。この場合、周波数ｆ１付近のノイズがＡＧＣループによって増幅される。このノイズが静電漏れによって検出回路６０に伝搬すると、検出された物理量の周波数ｆ１付近にノイズが乗る可能性がある。このような検出回路６０への影響を低減するためには、ＡＧＣループのゲインを下げる必要がある。ＡＧＣループのゲインは以下のよう積分器４４のゲインによって調整できるが、上記のようなトレードオフが発生する。

図３（Ｂ）に完全積分器である積分器４４の構成例を示す。積分器４４は、演算増幅器ＯＰＢ２と、入力抵抗ＲＢ２と、フィードバック用のキャパシターＣＢ２と、を含む。基準電圧ＶＲ３は図２に示すように積分の基準電圧であり、駆動信号ＤＱのターゲット振幅が得られるレベルに設定されている。この完全積分器の抵抗素子ＲＢ２の抵抗値をＲとし、キャパシターＣＢ２の容量値をＣとした場合、完全積分器のゲインは１／（ωＲＣ）と表される。ωは信号の角周波数である。このゲインを下げるためには、抵抗値Ｒ又は容量値Ｃを大きくする必要がある。しかしながら、抵抗素子やキャパシターのレイアウト面積の観点から、抵抗値Ｒや容量値Ｃの増加には限界がある。

また、図３（Ａ）に示すように、完全積分器のゲインを下げるとＡＧＣループの帯域が下がるという問題がある。例えばゲイン特性ＧＣＤからゲイン特性ＧＣＥへ変化すると周波数特性のピーク位置が低域側へ移動する。図３（Ａ）では周波数軸は対数軸であり、対数軸で見ると１／（ωＲＣ）は右下がりの直線となるが、このゲインを下げると直線が低周波数側に移動したように見えるので、ＡＧＣループの帯域が低下する。駆動回路３０の起動時（振動片の発振開始時）には、ＡＧＣループの過渡応答が定常発振状態に収束していくが、この収束時間には負帰還ループであるＡＧＣループの周波数特性が関係している。そのため、ＡＧＣループの帯域が低下すると起動時の収束時間が長くなってしまう。

２．回路装置
図４に、上記のようなＡＧＣループが発生するノイズの問題を解決できる本実施形態の回路装置の構成例を示す。この回路装置は、物理量トランスデューサー１２からのフィードバック信号ＤＩを受けて、物理量トランスデューサー１２を駆動する駆動信号ＤＱを出力する駆動回路３０を含む。

駆動回路３０は、増幅回路３２とゲイン制御回路４０と駆動信号出力回路５０とを含む。増幅回路３２は、物理量トランスデューサー１２からのフィードバック信号ＤＩを増幅する。ゲイン制御回路４０は、ｎを２以上の整数とした場合に、増幅回路３２による増幅後の信号（ここでは信号ＷＲＱ）が入力されるｎ次ローパスフィルター回路４６（不完全積分器）を有し、ｎ次ローパスフィルター回路４６の出力に基づいて制御電圧ＶＣＴＬを出力する。駆動信号出力回路５０は、制御電圧ＶＣＴＬにより振幅が制御された駆動信号ＤＱを、増幅回路３２による増幅後の信号ＤＶに基づいて生成し、出力する。

ここで、ｎ次ローパスフィルター回路４６に入力される「増幅回路３２による増幅後の信号」は、増幅回路３２の出力信号ＤＶに基づく信号であり、増幅回路３２により増幅された後であれば、どのような信号であってもよい。即ち、増幅回路３２が出力する信号ＤＶそのものに限らず、増幅回路３２により増幅された後に更に他の回路によって処理された信号であってもよい。

駆動信号出力回路５０は、例えばコンパレーターで信号ＤＶと基準電圧を比較して矩形波の駆動信号ＤＱを生成する。このとき、コンパレーターが制御電圧ＶＣＴＬに基づいて駆動信号ＤＱの振幅を制御する。ただし、駆動信号ＤＱの生成手法はこれに限定されない。例えば正弦波の信号ＤＶをアンプ回路で増幅して駆動信号ＤＱを生成し、そのとき、アンプ回路が制御電圧ＶＣＴＬに応じた振幅で駆動信号ＤＱを出力してもよい。

また、ゲイン制御回路４０は、増幅回路３２による増幅後の信号ＤＶの整流を行う整流回路を含む。ｎ次ローパスフィルター回路４６には、整流回路による整流後の信号ＷＲＱが入力される。具体的には、ゲイン制御回路４０は整流回路として全波整流回路４８を含む。

このように、不完全積分器としてのｎ次ローパスフィルター回路４６で全波整流回路４８の出力を積分することで、ＡＧＣループが発生するノイズの問題を解決できる。

即ち、ｎ次ローパスフィルター回路４６のゲインはフィードバック抵抗と入力抵抗の比で決まるため、抵抗素子の抵抗値やキャパシターの容量値を増大させることなくゲインを下げることが可能である。これにより、レイアウト面積の増加を抑制しつつＡＧＣループのゲインを下げることができ、駆動信号ＤＱの２倍周波数のノイズを低減できる。

また、ｎ次ローパスフィルター回路４６は、抵抗比で決まるゲインと、抵抗値や容量値で決まる通過帯域とを、独立に調整可能である。そのため、帯域（カットオフ周波数）を維持しつつ通過帯域のゲインを下げることが可能である。これにより、ＡＧＣループのゲインを下げても帯域を確保できるので、起動時の収束時間が長くならない。

図５に、ｎ次ローパスフィルター回路４６の詳細な構成例を示す。ここではｎ＝２の場合を例に説明するが、ｎ≧２であればよい。

２次（ｎ＝２）ローパスフィルター回路４６は、多重帰還型ローパスフィルター回路である。多重帰還型ローパスフィルター回路は、複数の（フィルター次数と同数の）帰還ノードを有するアクティブローパスフィルター回路である。帰還ノードは、フィルター回路の出力から信号が負帰還されるノードのことである。例えば図５では、ノードＮＤ１、ＮＤ２が帰還ノードであり、ノードＮＤ１はキャパシターＣ２を介して出力信号ＶＣＴＬが負帰還されるノードであり、ノードＮＤ２は抵抗素子Ｒ２を介して出力信号ＶＣＴＬが負帰還されるノードである。

具体的には、２次ローパスフィルター回路４６は、演算増幅器ＯＰＤと、２次ローパスフィルター回路４６の入力ノードＮＤＩと帰還ノードＮＤ２との間に設けられる第１抵抗素子Ｒ１と、演算増幅器ＯＰＤの出力ノードＮＤＱと帰還ノードＮＤ２との間に設けられる第２抵抗素子Ｒ２と、を有する。そして、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２の抵抗比により２次ローパスフィルター回路のゲインが設定される。なお、２次ローパスフィルター回路４６のゲインは、２０倍以上、５００倍以下であることが望ましい。

このように２次の多重帰還型ローパスフィルターは入力抵抗Ｒ１と帰還抵抗Ｒ２を有するので、その抵抗比（Ｒ２／Ｒ１）によりゲインを設定できる。また、抵抗比が同じであれば、各抵抗値（Ｒ１、Ｒ２）を変えられるため、ゲインとは独立に周波数特性を調整できる。これにより、ＡＧＣループのゲインを下げつつ帯域を確保できる。

また２次ローパスフィルター回路４６は、帰還ノードＮＤ２と演算増幅器ＯＰＤの第１入力ノードＮＤ１（負極端子、第１入力端子）との間に設けられる第３抵抗素子Ｒ３を有する。また２次ローパスフィルター回路４６は、帰還ノードＮＤ２と第１電源ノードとの間に設けられる第１のキャパシターＣ１と、出力ノードＮＤＱと第１入力ノードＮＤ１との間に設けられる第２のキャパシターＣ２と、を有する。

ここで第１電源ノードは、第１電源が供給されるノードであり、例えば第１電源は回路装置の低電位側電源である。上記ではノードＮＤ２を帰還ノードと呼んだが、２次の多重帰還型ローパスフィルターには２つの帰還ノードＮＤ１、ＮＤ２が存在する。帰還ノードＮＤ１は演算増幅器ＯＰＤの第１入力ノードである。演算増幅器ＯＰＤの第２入力ノード（正極端子、第２入力端子）には基準電圧ＶＲ１が供給される。

このような構成の多重帰還型ローパスフィルターの伝達関数Ｈ（ｓ）を、図６（Ａ）の式ＦＡに示し、カットオフ周波数ｆｃを式ＦＢに示す。また図６（Ｂ）に、一例として伝達関数Ｈ（ｓ）の振幅の周波数特性を示す。ここで、ｉを虚数単位とし、ωを信号の角周波数として、ｓ＝ｉωである。図６（Ｂ）において、縦軸は対数軸（デシベル）であり、横軸は対数軸であり、ｆｄは物理量トランスデューサー１２の駆動周波数である。

式ＦＡからＨ（０）＝−Ｒ２／Ｒ１となり、ＤＣゲインが抵抗素子Ｒ１、Ｒ２の抵抗比で決まることが分かる。また、式ＦＢから、抵抗素子Ｒ２、Ｒ３の抵抗値やキャパシターＣ１、Ｃ２の容量値を調整することで、ＤＣゲインとは独立してカットオフ周波数を調整できることが分かる。

図７に、２次ローパスフィルターの各パラメーターの設定例を示す。

例えば設定１と設定４を比較すると、設定４の抵抗比Ｒ２／Ｒ１は設定１の約１／２になっており、それによりゲインを約６ｄＢ下げることができている。このとき、カットオフ周波数は設定４の方が高くなっており、ゲインを下げてもＡＧＣループの帯域が下がらないことが分かる。完全積分器ではゲイン低下と帯域低下が連動してしまうが、それに比べて不完全積分器の設計自由度は非常に高く、ＡＧＣループの周波数特性を適切に設計できる。

図６（Ｂ）に示すように、カットオフ周波数ｆｃは、物理量トランスデューサー１２の駆動信号ＤＱの周波数ｆｄ（物理量トランスデューサー１２の駆動周波数ｆｄ）の２倍（２ｆｄ）より小さい。

本実施形態では積分器の前段が全波整流回路４８であるため、積分器の入力信号には駆動周波数の２倍成分が多く含まれている。本実施形態では、積分器として２次ローパスフィルター回路４６を用いているため、その急峻な遮断特性によって駆動周波数の２倍成分を低減できる。これにより、２倍周波数ノイズによる検出系への影響を低減できる。

また、カットオフ周波数ｆｃは、物理量トランスデューサー１２からの検出信号に基づいて出力される物理量情報の周波数帯域よりも高い。具体的には、物理量情報の周波数帯域は、物理量情報が表す物理量の時間変化の周波数帯域（所望信号の周波数帯域）である。より具体的には、検出回路６０のＤＳＰ部１１０（図１８）が物理量情報をデジタルフィルター処理（ローパスフィルター処理）するが、そのデジタルフィルター処理の通過帯域（例えばカットオフ周波数）よりも、２次ローパスフィルター回路４６のカットオフ周波数ｆｃは高い。例えばジャイロセンサーでは角速度を物理量として検出するが、検出回路６０が出力する角速度の変化の周波数帯域よりも、２次ローパスフィルター回路４６のカットオフ周波数ｆｃは高い。

図８に、ＡＧＣループのゲイン特性の模式図を示す。ＧＣＤは完全積分器を用いた場合のゲイン特性であり、ＧＣＦは本実施形態の２次ローパスフィルター回路４６を用いた場合のゲイン特性である。図８に示すように、２次のローパスフィルターを用いることでゲインの最大値を下げるとともに、帯域を広げて周波数特性のピークを無くすことができる。

具体的には、ゲイン特性ＧＣＤのピークは周波数ｆ１であるが、このピークが物理量情報の帯域内に入った場合、その周波数ｆ１付近のノイズが物理量情報の周波数特性に現れ、信号の品質を低下させる可能性がある。一方、本実施形態では２次ローパスフィルターのカットオフ周波数が物理量情報の周波数帯域よりも高いため、ＡＧＣループの帯域が高域側に延び、ピークを持たなくなる。これにより、周波数ｆ１等の特定周波数のノイズが低減され、物理量情報のノイズ特性を向上できる。

また本実施形態では、図７に示すように第２のキャパシターＣ２の容量は、第１のキャパシターＣ１の容量よりも小さい。この第１のキャパシターＣ１は、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシターであり、第２のキャパシターＣ２はＭＩＭ（Metal-Insulator-Metal）キャパシターである。

図５に示すように、第１のキャパシターＣ１の一端は第１電源ノードに接続されるので、一端が半導体基板の基板電位であるＭＯＳキャパシターを用いることができる。ＭＯＳキャパシターは、ＭＯＳトランジスターの基板（例えばＮＭＯＳのＰ基板）を一方の電極とし、ＭＯＳトランジスターのゲートを他方の電極とするキャパシターである。２次ローパスフィルターのキャパシターＣ１、Ｃ２のうち、容量の大きなキャパシターＣ１を容量密度が大きいＭＯＳキャパシターで構成することで、レイアウト面積を抑制できる。

第２のキャパシターＣ２は出力ノードＮＤＱと演算増幅器ＯＰＤの第１入力ノードＮＤ１との間に接続されるため、例えばＭＩＭキャパシターで構成する。ＭＩＭキャパシターは、２つの金属層とその間の誘電体層で構成されるキャパシターである。例えば、半導体集積回路の金属配線層を第１電極とし、その金属配線層上の絶縁層を誘電体層とし、その絶縁層上に形成された金属層を第２電極とする。ＭＩＭキャパシターはＭＯＳトランジスターに比べて容量密度が小さいが、容量の小さなキャパシターＣ２に用いるので、レイアウト面積への影響は小さい。

完全積分器を用いた場合にはキャパシターを例えばＭＩＭキャパシターで構成する必要があり、またＡＧＣループのゲインを下げるために容量値を大きくする必要があった。一方、本実施形態では容量の大きな第１のキャパシターＣ１をＭＯＳキャパシターで構成でき、またゲインが抵抗比で決まるためゲインを下げても容量値は大きくならない。

３．駆動回路
図９に、駆動回路３０の詳細な構成例を示す。駆動回路３０は、増幅回路３２、ゲイン制御回路４０、駆動信号出力回路５０を含む。ゲイン制御回路４０は、全波整流回路４８、ｎ次ローパスフィルター回路４６を含む。

増幅回路３２は、電流電圧（Ｉ／Ｖ）変換回路であり、演算増幅器ＯＰＢ１と、フィードバック用の抵抗素子ＲＢ１及びキャパシターＣＢ１と、を含む。

駆動信号出力回路５０は、ローパスフィルター５１、ハイパスフィルター５３、コンパレーターＣＰＢ１（比較回路）、増幅回路５５を含む。

ローパスフィルター５１は受動型であり、抵抗素子ＲＢ３、キャパシターＣＢ３を含む。またハイパスフィルター５３は受動型であり、キャパシターＣＢ４、抵抗素子ＲＢ４を含む。ローパスフィルター５１及びハイパスフィルター５３は、信号ＤＶのうち駆動信号ＤＱの帯域の成分を通過させ、信号ＤＶの不要成分を減衰させる。

コンパレーターＣＰＢ１は、ハイパスフィルター５３からの電圧信号ＨＱと基準電圧ＶＲ１を比較し、矩形波の電圧信号ＰＱを出力する。ハイパスフィルター５３からの信号ＨＱは基準電圧ＶＲ１を基準とする正弦波なので、正弦波の上側でコンパレーターＣＰＢ１の出力信号ＰＱはローレベルになる。図２で説明したように駆動信号ＤＱに対して信号ＤＶの位相は１８０度ずれているので、コンパレーターＣＰＢ１の出力は駆動信号ＤＱと同じ位相になる。

増幅回路５５は、信号ＰＱをバッファリングする正転増幅回路であり、演算増幅器ＯＰＢ３と、フィードバック用（ゲイン設定用）の抵抗素子ＲＢ５、ＲＢ６と、を含む。

全波整流回路４８は、反転増幅回路（演算増幅器ＯＰＢ４、入力用の抵抗素子ＲＢ７、フィードバック用の抵抗素子ＲＢ７を含む）と、スイッチ素子ＳＢ１、ＳＢ２と、コンパレーターＣＰＢ２と、インバーターＩＶＢ１と、を含む。

コンパレーターＣＰＢ２は、増幅回路３２からの信号ＤＶの電圧と基準電圧ＶＲ１とを比較する。信号ＤＶの電圧が基準電圧ＶＲ１より大きい場合にはコンパレーターＣＰＢ２がローレベルを出力するので、スイッチ素子ＳＢ１がオフになり、スイッチ素子ＳＢ２がオンになり、信号ＤＶがそのまま信号ＷＲＱとして出力される。一方、信号ＤＶの電圧が基準電圧ＶＲ１より小さい場合にはコンパレーターＣＰＢ２がハイレベルを出力するので、スイッチ素子ＳＢ１がオンになり、スイッチ素子ＳＢ２がオフになり、反転増幅回路により反転された信号ＤＶが信号ＷＲＱとして出力される。このようにして、基準電圧ＶＲ１を基準とする正弦波信号ＤＶの下側が基準電圧ＶＲ１の上側に折り返され、整流信号ＷＲＱが出力される。

整流信号ＷＲＱは制御電圧ＶＣＴＬのターゲット電圧（基準電圧ＶＲ３）を基準として積分されるが、そのターゲット電圧を基準として見ると整流信号ＷＲＱは信号ＤＶ（駆動信号ＤＱ）の２倍周波数の信号になっている。本実施形態では、ｎ次ローパスフィルター回路４６のカットオフ周波数が、駆動信号ＤＱの２倍周波数よりも小さいので、その駆動信号ＤＱの２倍周波数の成分が効果的に遮断される。

４．変形例
図１０に、本実施形態の回路装置の変形構成例を示す。この回路装置は、物理量トランスデューサー１２からのフィードバック信号ＤＩを受けて、物理量トランスデューサー１２を駆動する駆動回路３０を含む。なお以下では、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

駆動回路３０は、増幅回路３２とゲイン制御回路４０と駆動信号出力回路５０とを含む。増幅回路３２は、物理量トランスデューサー１２からのフィードバック信号ＤＩを増幅する。ゲイン制御回路４０は、増幅回路３２による増幅後の信号ＤＶのサンプリング及びホールドを行うサンプルホールド回路４２を有し、サンプルホールド回路４２の出力（信号ＳＨＱ）に基づく制御電圧ＶＣＴＬを出力する。またゲイン制御回路４０は、サンプルホールド回路４２の出力を受けて制御電圧ＶＣＴＬを出力するｎ次ローパスフィルター回路４６を含む。駆動信号出力回路５０は、制御電圧ＶＣＴＬにより振幅が制御された駆動信号ＤＱを、増幅回路３２による増幅後の信号ＤＶに基づいて生成し、出力する。また駆動回路３０は、位相調整回路５４を含むことができる。

サンプルホールド回路４２は、駆動信号ＤＱと同じ周波数でサンプリング動作とホールド動作を繰り返し行う回路であり、第１期間で信号ＤＶをサンプリングし（第１期間の終了タイミングでサンプリング値を確定し）、そのサンプリングした信号を第２期間においてホールドする。

このようなサンプルホールド回路４２を用いることによって、駆動信号ＤＱの２倍周波数の成分を低減させた制御電圧ＶＣＴＬを生成することが可能になり、ＡＧＣループが発生するノイズを低減できる。以下、波形図等により具体的に説明する。

図１１は、本実施形態の回路装置の信号波形図である。ここでは、物理量トランスデューサー１２が振動片である場合の波形例を示す。

サンプルホールド回路４２は、駆動信号ＤＱと同じ周波数のサンプルホールド信号ＣＫＳ（クロック信号）で動作する。サンプルホールド回路４２はピークホールド回路のような動作を行い、信号ＤＶのピークから次のピークまでの間、ピーク電圧をホールドして出力する。具体的には、サンプルホールド回路４２は、サンプルホールド信号ＣＫＳがローレベルの期間（第１期間）において信号ＤＶをサンプリングし、サンプルホールド信号ＣＫＳがハイレベルに変わるタイミングでの信号ＤＶの電圧レベルをホールドする。そして、そのホールドした電圧レベルを、サンプルホールド信号ＣＫＳがハイレベルの期間（第２期間）と、その次のローレベルの期間（第１期間）において出力し続ける。

サンプルホールド回路４２の出力信号ＳＨＱは、信号ＤＶのピーク毎に電圧が変わることになるので、駆動信号ＤＱの２倍周波数の成分が抑制されている。そして、信号ＳＨＱに駆動信号ＤＱの２倍周波数の成分が含まれていたとしても、ｎ次ローパスフィルター回路４６により更に低減される。これにより、制御電圧ＶＣＴＬが駆動信号ＤＱの２倍周波数のノイズを含まなくなり、比較例で説明したような検出回路への悪影響（物理量の検出誤差、例えばジャイロセンサーにおける角速度の検出誤差）を低減することができる。

上述のように、サンプルホールド回路４２は、増幅回路３２による増幅後の信号ＤＶのピークをサンプリングしてホールドする回路である。

比較例のように信号ＤＶを全波整流する場合、得られる信号ＷＲＱのレベルは信号ＤＶの振幅の２／πになる。一方、本実施形態ではサンプルホールド回路４２が信号ＤＶのピークをホールドすることにより、信号ＤＶの振幅に相当するレベルの信号ＳＨＱを出力できる。これにより、ＡＧＣループのゲインを下げる（例えば積分器４４のゲインを下げる）ことが可能となり、ＡＧＣループが発生するノイズを更に低減できる。

図１２に、ＡＧＣループのゲイン特性を示す。なお、ここでは積分器として完全積分器を用いた場合のゲイン特性を示している。

図１２に示すように、ＧＣＡは全波整流回路４８を用いた比較例におけるゲイン特性であり、ＧＣＢはサンプルホールド回路４２を用いた本実施形態におけるゲイン特性である。比較例に比べて信号ＳＨＱのレベルがπ／２倍になるので、ＡＧＣループのゲインを２／π倍にできる。即ち、ＡＧＣループのゲインを約３．９ｄＢ下げることができる。これによって、ＡＧＣループが発生するノイズが約３．９ｄＢ下がる。なお、積分器としてｎ次ローパスフィルター回路４６を用いた場合にも、サンプルホールド回路４２を適用することでＡＧＣループのゲイン特性を全体として約３．９ｄＢ下げることができる。

図１２に示すように、ＡＧＣループのゲイン特性は周波数ｆ１付近で盛り上がっているため、ノイズレベルの周波数特性も周波数ｆ１付近で盛り上がると考えられる。そうすると、静電漏れによって周波数ｆ１付近のノイズが検出信号に乗り、そのノイズが物理量の検出精度を低下させる可能性がある。例えば、ジャイロセンサーにおける角速度の検出帯域の上限が周波数ｆ１よりも高かった場合に、周波数ｆ１付近のノイズが検出信号に乗った場合、帯域制限のローパスフィルターでノイズをカットできずに角速度の信号に周波数ｆ１付近のノイズが混入してしまう。

この点、本実施形態によればＡＧＣループのゲインを下げることができるので、上記のような物理量の検出帯域に含まれるＡＧＣループ起因のノイズを低減することが可能となる。

また図１１に示すように、サンプルホールド回路４２は、駆動信号ＤＱと周波数が同じで駆動信号ＤＱの位相をずらしたサンプルホールド信号ＣＫＳに基づいてサンプリング及びホールドを行う。

増幅回路３２からの信号ＤＶは駆動信号ＤＱに対して位相がずれている。そのため、駆動信号ＤＱと周波数が同じで駆動信号ＤＱの位相をずらしたサンプルホールド信号ＣＫＳに基づいてサンプリング及びホールドを行うことで、信号ＤＶのピークをサンプリングできる。

具体的には、駆動信号ＤＱに対して位相が２７０度（又は−９０度）ずれたサンプルホールド信号ＣＫＳで信号ＤＶをサンプリング及びホールドする。物理量トランスデューサー１２が振動片の場合、フィードバック信号ＤＩは駆動信号ＤＱに対して位相が９０度ずれており、そのフィードバック信号ＤＩを増幅回路３２が電流電圧変換する際に更に位相が９０度ずれる。即ち、信号ＤＶは駆動信号ＤＱに対して位相が１８０度ずれている。そのため、信号ＤＶの正弦波のピークは駆動信号ＤＱの立ち上がりから２７０度ずれており、そのピークをホールド値として確定するために、駆動信号ＤＱに対して位相が２７０度（又は−９０度）ずれたサンプルホールド信号ＣＫＳを用いる。

なお、全波整流回路を用いた場合よりも大きな信号レベルをサンプリング及びホールドできればよいので、必ずしも信号ＤＶのピークでサンプリング及びホールドする必要はない。即ち、サンプルホールド回路４２は、増幅回路３２による増幅後の信号ＤＶの振幅を２×ＶＰとする場合に、サンプルホールド信号ＣＫＳに基づいて、増幅後の信号ＤＶがＶＰ×（２／π）よりも大きいタイミングでサンプリング及びホールドを行う。

具体的には、信号ＤＶの絶対値がＶＰ×（２／π）よりも大きいタイミングであればよい。信号ＤＶの大きさの基準は、正弦波の中心レベル（ｓｉｎ波の位相ゼロにおける信号レベル）である。信号ＤＶがＶＰ×（２／π）よりも大きいのは、信号ＤＶの位相で４０度〜１４０度（−２２０度〜−３２０度）の範囲である。駆動信号ＤＱの立ち上がりを基準とする位相では、２２０度〜３２０度（−４０度〜−１４０度）の範囲である。

このように、信号ＤＶがＶＰ×（２／π）よりも大きいタイミングでサンプリング及びホールドを行うことで、全波整流回路を用いた場合よりも大きな信号レベルを出力できる。そして、その信号レベルが大きくなった分だけＡＧＣループのゲインを下げることができ、上述した周波数ｆ１付近のノイズを低減することが可能となる。

次に位相調整回路５４について説明する。位相調整回路５４は、駆動信号ＤＱに対する位相を調整したサンプルホールド信号ＣＫＳを出力する。そしてサンプルホールド回路４２は、サンプルホールド信号ＣＫＳに基づいてサンプリング及びホールドを行う。

図１８で後述するように、位相調整回路５４は、駆動信号ＤＱに基づく同期信号ＳＹＣを検出回路６０に対して出力する同期信号出力回路５２に含まれる。検出回路６０は、物理量トランスデューサー１２から出力される物理量に応じた検出信号に基づいて物理量に対応する物理量情報を出力する回路である。物理量は例えば角速度であり、それに対応する物理量情報は角速度情報である。例えば検出回路６０は、入力された検出信号ＩＱ１、ＩＱ２の増幅を行い、駆動回路３０からの同期信号ＳＹＣを用いて、増幅後の信号に対する同期検波を行う。そして、同期検波後の信号のＡ／Ｄ変換を行い、物理量情報を出力する。この場合に、検出回路６０は、Ａ／Ｄ変換後の情報に対して、フィルター処理や補正処理などの信号処理を行って、信号処理後の物理量情報を出力することが望ましい。この物理量情報は例えば物理量のデジタルデータ（例えば角速度のデジタルデータ）である。

ここで、同期信号ＳＹＣは、駆動信号ＤＱに周波数が同期するとともに位相が同じ（又は１８０度異なる）信号であり、同期検波回路８１での検波に用いられる。サンプルホールド信号ＣＫＳは、図１１で説明したように、駆動信号ＤＱに周波数が同期するとともに位相が９０度（又は２７０度）ずれた信号である。

このように、位相調整回路５４が駆動信号ＤＱに対するサンプルホールド信号ＣＫＳの位相を調整することで、信号ＤＶがピーク電圧となる位相でサンプルホールド回路４２が信号ＤＶをサンプリング及びホールドできる。

５．サンプルホールド回路
図１３（Ａ）、図１３（Ｂ）に、サンプルホールド回路４２の詳細な構成例を示す。図１３（Ａ）には、サンプリング期間（第１期間）での動作状態を示し、図１３（Ｂ）には、ホールド期間（第２期間）での動作状態を示す。

サンプルホールド回路４２は、演算増幅器ＯＰＡ（アンプ回路）と、第１回路ＣＣＴ１と、第２回路ＣＣＴ２と、第３回路ＣＣＴ３と、を含む。

第１回路ＣＣＴ１は、サンプルホールド回路４２の入力ノードＮＩと演算増幅器ＯＰＡの第１入力ノードＮ３（負極端子、第１入力端子）との間に設けられ、第１期間において入力ノードＮＩの信号ＤＶをサンプリングする。第２回路ＣＣＴ２は、演算増幅器ＯＰＡの出力ノードＮＱと第１入力ノードＮ３との間に設けられ、第２期間において出力ノードＮＱと第１入力ノードＮ３とをキャパシターＣＡ２を介して接続する。第３回路ＣＣＴ３は、出力ノードＮＱと第１入力ノードＮ３との間に設けられ、第２期間において出力ノードＮＱの信号をサンプリングし、第１期間においてホールド動作を行う。

このように、第２期間において出力ノードＮＱと第１入力ノードＮ３とをキャパシターＣＡ２を介して接続することで、第１期間において第１回路ＣＣＴ１がサンプリングした電圧（電荷）をキャパシターＣＡ２に転送し、第２期間においてホールドできる。

具体的には、第１回路ＣＣＴ１は、入力ノードＮＩと第１入力ノードＮ３との間に設けられる第１のキャパシターＣＡ１を有する。第２回路ＣＣＴ２は、出力ノードＮＱと第１入力ノードＮ３との間に設けられる第２のキャパシターＣＡ２を有する。第３回路ＣＣＴ３は、出力ノードＮＱと第１入力ノードＮ３との間に設けられる第３のキャパシターＣＡ３を有する。

そして、第１期間において、第１回路ＣＣＴ１が第１のキャパシターＣＡ１を入力ノードＮＩと基準電圧ＶＲ１のノードとの間に接続することで、信号ＤＶの電圧に応じた電荷が第１のキャパシターＣＡ１に蓄積され、サンプリングされる。また第２回路ＣＣＴ２が第２のキャパシターＣＡ２の両端を基準電圧ＶＲ１のノードに接続することで、第２のキャパシターＣＡ２の電荷がリセットされる。第２期間において、第１回路ＣＣＴ１が第１のキャパシターＣＡ１を基準電圧ＶＲ１のノードと第１入力ノードＮ３との間に接続し、第２回路ＣＣＴ２が第２のキャパシターＣＡ２を出力ノードＮＱと第１入力ノードＮ３との間に接続することで、第１のキャパシターＣＡ１に蓄積された電荷が第２のキャパシターＣＡ２に転送され、ホールドされる。サンプルホールド回路４２のゲインはキャパシターＣＡ１、ＣＡ２の容量比で決まっており、例えば容量比が１の場合には、第１期間でサンプリングした電圧と同じ電圧が第２期間において信号ＳＨＱとして出力される。

また第２期間において、第３回路ＣＣＴ３が第３のキャパシターＣＡ３を出力ノードＮＱと第１入力ノードＮ３との間に接続することで、第２期間における信号ＳＨＱに応じた電荷が第３のキャパシターＣＡ３に蓄積される。そして第１期間において、第３回路ＣＣＴ３が第３のキャパシターＣＡ３を出力ノードＮＱと基準電圧ＶＲ１のノードとの間に接続することで、第２期間における信号ＳＨＱと同じ電圧が第１期間において出力される。即ち、図２で説明したように、第１期間の終了タイミングで確定したサンプリング電圧が、その次の第１期間の終了タイミングまで出力されることになる。

更に具体的には、第１回路ＣＣＴ１はスイッチ素子ＳＡ１〜ＳＡ４を含み、第２回路ＣＣＴ２はスイッチ素子ＳＡ５〜ＳＡ８を含み、第３回路ＣＣＴ３はスイッチ素子ＳＡ９、ＳＡ１０を含む。これらのスイッチ素子ＳＡ１〜ＳＡ１０は、例えばトランジスターであり、サンプルホールド信号ＣＫＳによってオンとオフが制御される。上述した第１〜第３のキャパシターＣＡ１〜ＣＡ３と各ノードの接続を第１期間と第２期間で切り替える動作は、スイッチ素子ＳＡ１〜ＳＡ１０のオンとオフの切り替え制御によって実現される。

演算増幅器ＯＰＡの第２入力ノード（正極端子、第２入力端子）は基準電圧ＶＲ１のノードに接続されている。即ち、サンプルホールド回路４２の出力信号ＳＨＱは、基準電圧ＶＲ１を基準とした電圧となる。図１１の波形図では、信号ＤＶの正弦波の中心（ｓｉｎ波の位相ゼロでの電圧）が基準電圧ＶＲ１に対応しており、その正弦波の中心を基準として信号ＳＨＱが出力される。即ち、正弦波の中心である基準電圧ＶＲ１から正弦波のピーク（上でも下でもよい）までの電圧が、信号ＳＨＱの電圧レベルとなる。

図１４に、サンプルホールド回路４２の各ノードの電圧波形図を示す。

第１期間では、サンプルホールド信号ＣＫＳはローレベルであり、スイッチ素子ＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７、ＳＡ９がオンになる。そのため第１のキャパシターＣＡ１の一端のノードＮ１は入力信号ＤＶの電圧となり、他端のノードＮ２は基準電圧ＶＲ１となる。第２のキャパシターＣＡ２の一端のノードＮ５と他端のノードＮ４は基準電圧ＶＲ１となる。このとき、第３のキャパシターＣＡ３の一端のノードＮ６がサミングノードＮ３に接続されているので、出力信号ＳＨＱは、１つ前の第２期間でのホールド電圧を出力し続けている。

第２期間では、サンプルホールド信号ＣＫＳはハイレベルであり、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ６、ＳＡ８、ＳＡ１０がオンになる。そのため第１のキャパシターＣＡ１の一端のノードＮ１は基準電圧ＶＲ１となり、他端のノードＮ２はサミングノードＮ３に接続される。そして第２のキャパシターＣＡ２の一端のノードＮ５が出力ノードＮＱに接続され、他端のノードＮ４がサミングノードＮ３に接続されるので、出力信号ＳＨＱはサンプリング電圧（＝ホールド電圧）となる。第３のキャパシターＣＡ３の一端のノードＮ６は基準電圧ＶＲ１となるので、第３のキャパシターＣＡ３は出力信号ＳＨＱで充電される。

６．位相調整回路
図１５に、位相調整回路５４の第１の詳細な構成例を示す。位相調整回路５４は、ローパスフィルター１６２、ハイパスフィルター１６４、コンパレーターＣＰＣ１（比較回路）を含む。

ローパスフィルター１６２は受動型であり、抵抗素子ＲＣ１、キャパシターＣＣ１を含む。またハイパスフィルター１６４は受動型であり、キャパシターＣＣ２、抵抗素子ＲＣ２を含む。ローパスフィルター１６２は、入力信号ＤＶの位相を約９０度ずらす。即ち、抵抗素子ＲＣ１の抵抗値とキャパシターＣＣ１の容量値で決まるカットオフ周波数が、駆動信号ＤＱと同一（略同一を含む）の周波数に設定されている。ハイパスフィルター１６４は、ローパスフィルター１６２で調整しきれなかった位相の微調整を行う。カットオフ周波数は、駆動信号ＤＱの周波数よりも高く設定される。コンパレーターＣＰＣ１は、基準電圧ＶＲ１を基準とするハイパスフィルター１６４の出力信号と、基準電圧ＶＲ１とを比較して、その比較結果をサンプルホールド信号ＣＫＳとして出力する。

図１６に、位相調整回路５４の第２の詳細な構成例、及び同期信号出力回路５２の詳細な構成例を示す。

同期信号出力回路５２は、２値化回路２１０と位相調整回路５４を含む。位相調整回路５４は、調整回路２２０とＤＬＬ（Delay Locked Loop）回路２３０と出力回路２４０を含む。

２値化回路５４（波形整形回路）は、駆動回路３０からの正弦波の出力信号ＤＶを受けて、出力信号ＤＶの２値化処理（波形整形）を行って、例えば矩形波の信号ＩＮを出力する。この２値化回路２１０は、例えば出力信号ＤＶと基準電圧ＶＲ１とを比較して、信号ＩＮを出力するコンパレーター等により実現できる。

位相調整回路５４は、入力信号ＩＮの位相調整を行い、位相調整後の信号を同期信号ＳＹＣ、サンプルホールド信号ＣＫＳとして出力する。

具体的には、ＤＬＬ回路２３０は、遅延制御回路２３２と遅延回路２３４を有する。遅延制御回路２３２は遅延制御信号ＰＮＢを出力する。例えば遅延制御回路２３２は、ＤＬＬ回路２３０からのフィードバック信号に基づく位相比較処理を行って、遅延制御信号ＰＮＢを生成する。この位相比較処理としては後述するように種々の処理を想定できる。

遅延回路２３４は複数の遅延ユニットＤ０〜Ｄｎ−１（第１〜第ｎの遅延ユニット）を有する。これらの遅延ユニットＤ０〜Ｄｎ−１は直列接続される。例えば第ｋ（１≦ｋ＜ｎ）の遅延ユニットＤｋの出力が、次段の第ｋ＋１の遅延ユニットＤｋ＋１に入力され、第ｋ＋１の遅延ユニットＤｋ＋１の出力が、次段の第ｋ＋２の遅延ユニットＤｋ＋２に入力される。

遅延ユニットＤ０〜Ｄｎ−１は、遅延制御回路２３２からの遅延制御信号ＰＮＢにより遅延時間が制御される。例えば遅延ユニットＤ０〜Ｄｎ−１が電流制御型のインバーター回路である場合には、遅延制御信号ＰＮＢは、このインバーター回路に流れる電流（バイアス電流）を制御する信号である。そして、インバーター回路に流れる電流が大きくなれば、遅延時間は短くなり、電流が小さくなれば、遅延時間は長くなる。そして遅延回路２３４からの信号が遅延制御回路２３２にフィードバックされることで、ＤＬＬ回路２３０のループが形成され、Ｄ０〜Ｄｎ−１の各遅延ユニットの遅延時間がロックされるＤＬＬ動作が行われる。具体的には、遅延ユニットＤ０から遅延ユニットＤｎ−１までの位相差が、例えば３６０度になるように、Ｄ０〜Ｄｎ−１の各遅延ユニットの遅延時間がロックされる。

出力回路２４０は、ＤＬＬ回路２３０からの多相クロック信号に基づいて、同期信号ＳＹＣ、サンプルホールド信号ＣＫＳを出力する。即ち、駆動信号ＤＱに対して位相がゼロ度、９０度ずれたクロック信号を、多相クロック信号の中から選択して、それぞれ同期信号ＳＹＣ、サンプルホールド信号ＣＫＳとして出力する。多相クロック信号は位相が順次シフトしたクロック信号である。例えば多相クロック信号の第１のクロック信号は遅延ユニットＤ０の出力信号である。また多相クロック信号の第２、第３のクロック信号は遅延ユニットＤ１、Ｄ２の出力信号である。そして第２のクロック信号は第１のクロック信号に対して、遅延ユニットＤ１の遅延時間の分だけ位相がシフトしており、第３のクロック信号は第２のクロック信号に対して、遅延ユニットＤ２の遅延時間の分だけ位相がシフトしている。

調整回路２２０は、遅延制御信号ＰＮＢによって遅延時間が制御される少なくとも１つの遅延ユニットを有する。そして駆動回路３０からの出力信号ＤＶに基づく入力信号ＩＮ（例えば出力信号ＤＶを２値化した信号）を遅延させた信号ＤＬＩを、ＤＬＬ回路２３０に出力する。即ち、信号ＩＮが、調整回路２２０が有する遅延ユニットにより遅延し、遅延後の信号ＤＬＩがＤＬＬ回路２３０に入力される。

具体的には調整回路２２０は、遅延回路２３４の遅延ユニットＤ０〜Ｄｎ−１と同様の構成の遅延ユニットを有する。そして、この調整回路２２０の遅延ユニットも、ＤＬＬ回路２３０の遅延ユニットＤ０〜Ｄｎ−１と同様に、遅延制御信号ＰＮＢに基づいて、その遅延時間が制御される。例えば遅延ユニットＤ０〜Ｄｎ−１が電流制御型のインバーター回路で構成される場合に、調整回路２２０も同様の構成の電流制御型のインバーター回路で構成される。そして、このインバーター回路は、ＤＬＬ回路２３０の遅延ユニットＤ０〜Ｄｎ−１を構成するインバーター回路と同様に、遅延制御信号ＰＮＢに基づいて、その遅延時間が制御される。なお、調整回路２２０の遅延ユニットの遅延時間が、遅延回路２３４の各遅延ユニットＤ０〜Ｄｎ−１の遅延時間よりも短くなったり、長くなるように設定してもよい。

以上の本実施形態の同期信号出力回路５２によれば、調整回路２２０の遅延ユニットは、ＤＬＬ回路２３０の遅延回路２３４で用いられる遅延制御信号ＰＮＢを用いて、遅延時間が制御される。そしてこの調整回路１７０の遅延ユニットにより、入力信号ＩＮを遅延させた信号ＤＬＩが、ＤＬＬ回路２３０に入力される。

例えば遅延回路２３４の遅延ユニットＤ０〜Ｄｎ−１の個数がｎ＝３６０であり、１個の遅延ユニットの位相遅れ（位相変化量）が１度になるように、ＤＬＬ回路２３０によりＤ０〜Ｄｎ−１の各遅延ユニットの遅延時間がロックされたとする。

この場合に、例えば、遅延回路２３４のＤ０〜Ｄｎ−１の各遅延ユニットの半分の遅延時間の遅延ユニットを、調整回路２２０に設ければ、０．５度ステップの位相の微調整が、調整回路２２０により実現できるようになる。また例えば、遅延制御信号ＰＮＢにより制御される３０個の遅延ユニットを、調整回路２２０に設ければ、３０度ステップの位相の粗調整が、調整回路２２０により実現できるようになる。従って本実施形態によれば、遅延制御信号ＰＮＢにより遅延時間が制御される調整回路２２０を追加するだけという簡素な手法で、位相の微調整や粗調整を実現できる。

特に本実施形態では、調整回路２２０については、ＤＬＬ回路２３０のループ（遅延時間のロックループ）内に入っていない点が特徴である。このようにすれば、遅延制御信号ＰＮＢによって設定される位相調整量（遅延時間）については、ＤＬＬ回路２３０のループによりロックされて固定されるようになる。例えば遅延回路２３４の遅延ユニットの段数を３６０段にすれば、遅延制御信号ＰＮＢによって設定される位相調整量は１度（ｄｅｇｒｅｅ）に固定され、１８０段にすれば２度に固定される。そして調整回路２２０はＤＬＬ回路２３０のループ内に入っていないため、調整回路２２０での遅延ユニットの段数を増減させても、遅延制御信号ＰＮＢによって設定される位相調整量は影響を受けず、変化しない。従って、調整回路２２０での遅延ユニットの段数の設定や、遅延ユニットの遅延時間の設定により、位相の正確な微調整や粗調整を実現できるという利点がある。

７．電子機器、ジャイロセンサー、回路装置の詳細な構成
図１７に、本実施形態の回路装置２０、この回路装置２０を含むジャイロセンサー５１０（広義には物理量検出装置）、このジャイロセンサー５１０を含む電子機器５００の詳細な構成例を示す。

なお回路装置２０、電子機器５００、ジャイロセンサー５１０は図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、生体情報検出装置、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサー（角速度センサー素子）が圧電型の振動片（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動ジャイロや、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー等にも本発明は適用可能である。

電子機器５００は、ジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。ＣＰＵ、ＭＰＵ等で実現される処理部５２０（外部の処理装置）は、ジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。

ジャイロセンサー５１０（物理量検出装置）は、振動片１０と回路装置２０を含む。振動片１０（広義には物理量トランスデューサー、角速度センサー素子）は、水晶などの圧電材料の薄板から形成される圧電型振動片である。具体的には、振動片１０は、Ｚカットの水晶基板により形成されたダブルＴ字型の振動片である。

回路装置２０は、駆動回路３０、検出回路６０、制御部１４０、レジスター部１４２、出力部１４４（インターフェース部）、不揮発性メモリー１４６を含む。なお、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

駆動回路３０は、駆動信号ＤＱを出力して振動片１０を駆動する。例えば振動片１０からフィードバック信号ＤＩを受け、これに対応する駆動信号ＤＱを出力することで、振動片１０を励振させる。また駆動回路３０はサンプルホールド回路４２、ｎ次ローパスフィルター回路４６、位相調整回路５４を含み、上述したようなＡＧＣループのゲイン制御を行う。検出回路６０は、駆動信号ＤＱにより駆動される振動片１０から検出信号ＩＱ１、ＩＱ２（検出電流、電荷）を受け、検出信号ＩＱ１、ＩＱ２から、振動片１０に印加された物理量に応じた所望信号（コリオリ力信号、広義には物理量情報）を検出（抽出）する。

振動片１０は、基部１と、連結腕２、３と、駆動腕４、５、６、７と、検出腕８、９を有する。矩形状の基部１に対して＋Ｙ軸方向、−Ｙ軸方向に検出腕８、９が延出している。また基部１に対して−Ｘ軸方向、＋Ｘ軸方向に連結腕２、３が延出している。そして連結腕２に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕４、５が延出しており、連結腕３に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕６、７が延出している。なおＸ軸、Ｙ軸、Ｚ軸は水晶の軸を示すものであり、各々、電気軸、機械軸、光学軸とも呼ばれる。

駆動回路３０からの駆動信号ＤＱは、駆動腕４、５の上面に設けられた駆動電極と、駆動腕６、７の側面に設けられた駆動電極に入力される。また駆動腕４、５の側面に設けられた駆動電極と、駆動腕６、７の上面に設けられた駆動電極からの信号が、フィードバック信号ＤＩとして駆動回路３０に入力される。また検出腕８、９の上面に設けられた検出電極からの信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。なお検出腕８、９の側面に設けられたコモン電極は例えば接地される。

駆動回路３０により交流の駆動信号ＤＱが印加されると、駆動腕４、５、６、７は、逆圧電効果により矢印Ａに示すような屈曲振動（励振振動）を行う。即ち、駆動腕４、６の先端が互いに接近と離間を繰り返し、駆動腕５、７の先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕４、５と駆動腕６、７とが、基部１の重心位置を通るＹ軸に対して線対称の振動を行っているので、基部１、連結腕２、３、検出腕８、９はほとんど振動しない。

この状態で、振動片１０に対してＺ軸を回転軸とした角速度が加わると（振動片１０がＺ軸回りで回転すると）、コリオリ力により駆動腕４、５、６、７は矢印Ｂに示すように振動する。即ち、矢印Ａの方向とＺ軸の方向とに直交する矢印Ｂの方向のコリオリ力が、駆動腕４、５、６、７に働くことで、矢印Ｂの方向の振動成分が発生する。この矢印Ｂの振動が連結腕２、３を介して基部１に伝わり、検出腕８、９が矢印Ｃの方向で屈曲振動を行う。この検出腕８、９の屈曲振動による圧電効果で発生した電荷信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。ここで、駆動腕４、５、６、７の矢印Ｂの振動は、基部１の重心位置に対して周方向の振動であり、検出腕８、９の振動は、矢印Ｂとは周方向で反対向きの矢印Ｃの方向での振動である。検出信号ＩＱ１、ＩＱ２は、駆動信号ＤＱに対して位相が９０度だけずれた信号になる。

例えば、Ｚ軸回りでの振動片１０（ジャイロセンサー）の角速度をωとし、質量をｍとし、振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。

なお図１７では、振動片１０がダブルＴ字型である場合の例を示しているが、本実施形態の振動片１０はこのような構造に限定されない。例えば音叉型、Ｈ型等であってもよい。また振動片１０の圧電材料は、水晶以外のセラミックスやシリコン等の材料であってもよい。

制御部１４０は各種の制御処理を行う。例えば制御部１４０は、駆動回路３０、検出回路６０の制御処理を行う。またレジスター部１４２へのアクセス制御や出力部１４４の制御や不揮発性メモリー１４６の読み出し制御等を行う。この制御部１４０は、例えばゲートアレイ等の自動配置配線手法で生成されたロジック回路や、或いはファームウェアー等に基づいて動作するプロセッサー等により実現できる。

レジスター部１４２は各種の情報が設定されるレジスターを有する。レジスター部１４２は例えばＳＲＡＭ等のメモリーやフリップフロップ回路等により実現できる。

出力部１４４は各種情報を出力する。この出力部１４４は、外部のデバイスとのインターフェース部（Ｉ／Ｆ部）として機能するものであり、例えば検出回路６０からの演算後物理量情報を所与の通信方式で出力する。例えば、後述するように、回転数情報等の演算後物理量情報を、シリアルデータ（シリアル通信方式）で出力する。

不揮発性メモリー１４６は、各種の情報を記憶する不揮発性のメモリーである。不揮発性メモリー１４６としては、例えば、ＥＥＰＲＯＭや、ＥＰＲＯＭなどを用いることができる。なお不揮発性メモリー１４６としては種々のものを用いることができ、例えばヒューズを用いたメモリーや半導体以外のメモリーであってもよい。また不揮発性メモリー１４６を回路装置の内部に設けずに、外部に設けてもよい。

図１８に回路装置の駆動回路３０、検出回路６０の詳細な構成例を示す。

駆動回路３０は、振動片１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動片１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図１８に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動片１０からのフィードバック信号ＤＩを増幅する。例えば振動片１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。

駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＶＣＴＬを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動片１０（駆動用振動片）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動片１０からのフィードバック信号ＤＩの振幅（振動片の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶをサンプリング及びホールドするサンプルホールド回路や、全波整流回路の出力信号の積分処理を行う積分器などにより実現できる。

同期信号出力回路５２は位相調整回路５４を含む。そして、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力し、サンプルホールド信号ＣＫＳをゲイン制御回路４０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路５４（移相器）などにより実現できる。

検出回路６０は、増幅回路６１、同期検波回路８１、フィルター部９０、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０を含む。増幅回路６１は、振動片１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。フィルター部９０（ローパスフィルター）は、Ａ／Ｄ変換回路１００の前置きフィルターとして機能する。またフィルター部９０は、同期検波によっては除去しきれなかった不要信号を減衰する回路としても機能する。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。ＤＳＰ部１１０はＡ／Ｄ変換回路１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理などのデジタル信号処理を行う。デジタル補正処理としては、例えばゼロ点補正処理や感度補正処理、積分処理、姿勢演算処理などがある。ＤＳＰ部１１０は、例えばゲートアレイ等の自動配置配線手法で生成されたロジック回路や、或いはファームウェアー等に基づいて動作するプロセッサー等により実現できる。自動配置配線手法を用いる場合には、例えばＤＳＰ部１１０や制御部１４０等は、ゲートアレイ等の自動配置配線手法で一体的に形成できる。

なお、例えば振動片１０からの電荷信号（電流信号）である検出信号ＩＱ１、ＩＱ２は、電圧信号である駆動信号ＤＱに対して位相が９０度遅れる。また増幅回路６１のＱ／Ｖ変換回路等において位相が９０度遅れる。このため、増幅回路６１の出力信号は駆動信号ＤＱに対して位相が１８０度遅れる。従って、例えば駆動信号ＤＱ（ＤＶ）と同相の同期信号ＳＹＣを用いて同期検波することで、駆動信号ＤＱに対して位相が９０度遅れた不要信号等を除去できるようになる。

８．移動体、電子機器
図１９（Ａ）に本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器又は装置である。図１９（Ａ）は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動片１０と回路装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。

図１９（Ｂ）、図１９（Ｃ）に示すように、本実施形態の回路装置はデジタルスチルカメラや生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図１９（Ｄ）に示すように、本実施形態の回路装置はロボットの可動部（アーム、関節）や本体部にも適用できる。ロボットは、移動体（走行ロボット、歩行ロボット）、電子機器（非走行ロボット、非歩行ロボット）のいずれも想定できる。走行ロボット又は歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またゲイン制御回路、駆動回路、検出回路、回路装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１ 基部、２，３ 連結腕、４〜７ 駆動腕、８，９ 検出腕、１０ 振動片、
１２ 物理量トランスデューサー、２０ 回路装置、３０ 駆動回路、
３２ 増幅回路、４０ ゲイン制御回路、４２ サンプルホールド回路、
４４ 積分器、４６ ｎ次ローパスフィルター回路、４８ 全波整流回路、
５０ 駆動信号出力回路、５１ ローパスフィルター、
５２ 同期信号出力回路、５３ ハイパスフィルター、５４ 位相調整回路、
５５ 増幅回路、６０ 検出回路、６１ 増幅回路、８１ 同期検波回路、
９０ フィルター部、１００ Ａ／Ｄ変換回路、１１０ ＤＳＰ部、
１４０ 制御部、１４２ レジスター部、１４４ 出力部、
１４６ 不揮発性メモリー、１６２ ローパスフィルター、
１６４ ハイパスフィルター、１７０ 調整回路、２０６ 自動車、
２０７ 車体、２０８ 車体姿勢制御装置、２０９ 車輪、２２０ 調整回路、
２３０ ＤＬＬ回路、２３２ 遅延制御回路、２３４ 遅延回路、
２４０ 出力回路、５００ 電子機器、５１０ ジャイロセンサー、
５２０ 処理部、５３０ メモリー、５４０ 操作部、５５０ 表示部、
Ｃ１，Ｃ２，ＣＡ１〜ＣＡ３ キャパシター、ＣＣＴ１ 第１回路、
ＣＣＴ２ 第２回路、ＣＣＴ３ 第３回路、ＣＫＳ サンプルホールド信号、
ＤＩ フィードバック信号、ＤＱ 駆動信号、ＶＣＴＬ 制御電圧、
ＩＱ１，ＩＱ２ 検出信号、ＯＰＡ，ＯＰＤ 演算増幅器、
Ｒ１〜Ｒ３ 抵抗素子、ＳＡ１〜ＳＡ１０ スイッチ素子、ＳＹＣ 同期信号、
ＶＲ１，ＶＲ３ 基準電圧

Claims (13)

1. 物理量トランスデューサーを駆動する駆動信号を出力する回路装置であって、
   前記物理量トランスデューサーからのフィードバック信号を増幅する増幅回路と、
   ｎを２以上の整数とした場合に、前記増幅回路による前記増幅後の信号が入力されるｎ次ローパスフィルター回路を有し、前記ｎ次ローパスフィルター回路の出力に基づいて制御電圧を出力するゲイン制御回路と、
   前記制御電圧により振幅が制御された前記駆動信号を、前記増幅回路による前記増幅後の信号に基づいて生成し、出力する駆動信号出力回路と、
   前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を出力する検出回路と、
   を含み、
   前記ゲイン制御回路は、
   前記増幅回路による前記増幅後の正弦波信号の全波整流を行う全波整流回路を含み、
   前記ｎ次ローパスフィルター回路に、前記全波整流回路による前記全波整流後の信号が入力されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記ｎ次ローパスフィルター回路のカットオフ周波数は、前記駆動信号の周波数の２倍より小さいことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記ｎ次ローパスフィルター回路のカットオフ周波数は、前記物理量トランスデューサーからの検出信号に基づいて出力される物理量情報の周波数帯域よりも高いことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記ｎ次ローパスフィルター回路は、
   多重帰還型ローパスフィルター回路であることを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記ｎ次ローパスフィルター回路は、
   演算増幅器と、
   前記ｎ次ローパスフィルター回路の入力ノードと帰還ノードとの間に設けられる第１抵抗素子と、
   前記演算増幅器の出力ノードと前記帰還ノードとの間に設けられる第２抵抗素子と、
   を有することを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記第１抵抗素子と前記第２抵抗素子の抵抗比により前記ｎ次ローパスフィルター回路のゲインが設定されることを特徴とする回路装置。
7. 請求項５又は６に記載の回路装置において、
   前記ｎ次ローパスフィルター回路は、
   前記帰還ノードと前記演算増幅器の第１入力ノードとの間に設けられる第３抵抗素子を有することを特徴とする回路装置。
8. 請求項５乃至７のいずれか一項に記載の回路装置において、
   前記ｎ次ローパスフィルター回路は、
   前記ｎ次ローパスフィルター回路の帰還ノードと第１電源ノードとの間に設けられる第１キャパシターと、
   前記演算増幅器の出力ノードと第１入力ノードとの間に設けられる第２キャパシターと、
   を有することを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記第２キャパシターの容量は、前記第１キャパシターの容量よりも小さいことを特徴とする回路装置。
10. 請求項８又は９に記載の回路装置において、
    前記第１キャパシターは、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシターであることを特徴とする回路装置。
11. 請求項８乃至１０のいずれか一項に記載の回路装置において、
    前記第２キャパシターはＭＩＭ（Metal-Insulator-Metal）キャパシターであることを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１１のいずれか一項に記載された回路装置を含むことを特徴とする移動体。

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