JP6535254B2 - Ｐｌｌ回路、半導体装置、電子制御ユニット及びｐｌｌ回路の制御方法 - Google Patents

Description

本発明は、ＰＬＬ回路、半導体装置、電子制御ユニット及びＰＬＬ回路の制御方法に関し、例えば出力クロック信号の位相を精度よく調整するのに適したＰＬＬ回路、半導体装置、電子制御ユニット及びＰＬＬ回路の制御方法に関する。

自動車には、角速度を検知する角速度センサ、加速度を検知する加速度センサ、及び、それらの検知結果に基づいて、自動車の横滑りを防ぐためのブレーキ制御やエンジン制御を行ったりエアバックの作動を制御したりする電子制御ユニット（ＥＣＵ(Electronic Control Unit)）が搭載されている。

この電子制御ユニットには、角速度センサからの共振信号を基準クロック信号として用いて出力クロック信号を生成するＰＬＬ回路、が設けられている。この出力クロック信号に基づいて、基準クロック信号に直交するクロック信号が生成される。そして、この電子制御ユニットは、角速度センサから出力された被変調信号（共振信号を感度信号で変調した信号）と、基準クロック信号に直交するクロック信号と、を掛け合わせることで、被変調信号から感度信号成分（角速度成分）のみを検波している。

ここで、感度信号成分を精度よく検波するため、ＰＬＬ回路には、基準クロック信号及び出力クロック信号間の位相のずれをできるだけ小さくすることが求められている。換言すると、ＰＬＬ回路には、出力クロック信号の位相を精度よく調整することが求められている。

ＰＬＬ回路に関する技術が特許文献１に開示されている。特許文献１に開示されたＰＬＬ回路は、周期性を有する多値の参照信号に応じてパルス信号を生成するパルス信号生成部と、パルス信号に応じて出力電流のオンオフが切り替えられるチャージポンプと、出力電流に応じた制御電圧を生成するローパスフィルタと、制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振回路と、を備え、参照信号に応じて出力電流がオンであるときの電流量を調整する。それにより、このＰＬＬ回路は、出力クロック信号の位相調整精度を向上させている。

特開２０１３−７７９６６号公報

しかしながら、特許文献１に開示されたＰＬＬ回路のように、チャージポンプの電流量を調整するだけでは、出力クロック信号の位相調整精度を向上させるには不十分であった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、ＰＬＬ回路は、帰還クロック信号に同期してデジタルの正弦波である基準クロック信号の瞬時値を取り込み、取り込んだ前記瞬時値に基づいて前記基準クロック信号及び前記帰還クロック信号の位相差を検出する位相差検出部と、前記位相差に応じた制御電圧を生成する制御電圧生成部と、前記制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器と、前記出力クロック信号を分周して前記帰還クロック信号を生成する分周器と、前記位相差に応じた増幅率で前記位相差検出部に供給する前記基準クロック信号を増幅させる制御部と、を備える。

一実施の形態によれば、ＰＬＬ回路の制御方法は、帰還クロック信号に同期してデジタルの正弦波である基準クロック信号の瞬時値を取り込み、取り込んだ前記瞬時値に基づいて前記基準クロック信号及び前記帰還クロック信号の位相差を検出し、前記位相差に応じた制御電圧を生成し、前記制御電圧に応じた周波数の出力クロック信号を生成し、前記出力クロック信号を分周して前記帰還クロック信号を生成し、前記位相差に応じた増幅率で前記基準クロック信号を増幅させる。

前記一実施の形態によれば、出力クロック信号の位相を精度よく調整することが可能なＰＬＬ回路、半導体装置、電子制御ユニット及びＰＬＬ回路の制御方法を提供することができる。

実施の形態１にかかる電子制御システムの構成例を示すブロック図である。 図１に示す電子制御システムに設けられたセンサ用ＬＳＩの角速度センサ制御についての具体的な構成例を示すブロック図である。 図２に示すセンサ用ＬＳＩに設けられたＰＬＬ回路の構成例を示すブロック図である。 図３に示すＰＬＬ回路の動作を示すタイミングチャートである。 基準クロック信号の具体的な増幅方法の一例を説明するための図である。 実施の形態３にかかるＰＬＬ回路の構成例を示すブロック図である。 実施の形態に至る前の構想に係るＰＬＬ回路の構成例を示すブロック図である。 図７に示すＰＬＬ回路の動作を示すタイミングチャートである。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる電子制御システムＳＹＳ１の構成例を示すブロック図である。図１に示すように、電子制御システムＳＹＳ１は、例えば自動車に搭載され、角速度センサＳ１と、加速度センサＳ２と、電子制御ユニットＥ１と、を備える。また、電子制御ユニットＥ１は、センサ用ＬＳＩ（半導体装置）１と、マイクロコンピュータ（演算処理装置、以下、単にマイコンと称す）２と、を備える。

角速度センサＳ１は、共振素子により構成され、自動車の角速度を検知するセンサである。加速度センサＳ２は、自動車の加速度を検知するセンサである。電子制御ユニットＥ１は、角速度センサＳ１及び加速度センサＳ２のそれぞれの検知結果に基づいて所定の演算処理を施すユニットである。

例えば、電子制御ユニットＥ１は、角速度センサＳ１の検知結果により自動車の角速度（回転速度）が速すぎると判断した場合、自動車の横滑りを防ぐためのブレーキ制御やエンジン制御を自動で行う。また、電子制御ユニットＥ１は、加速度センサＳ２の検知結果により自動車の加速度が急激に低下した場合（即ち、障害物に衝突した可能性がある場合）、エアバックの作動を自動で制御する。

（電子制御ユニットＥ１の詳細）
電子制御ユニットＥ１について図２を用いてさらに詳細に説明する。
図２は、電子制御ユニットＥ１に設けられたセンサ用ＬＳＩ１の角速度センサ制御についての具体的な構成例を示すブロック図である。なお、図２には、角速度センサＳ１も示されている。

図２に示すように、センサ用ＬＳＩ１は、ＰＬＬ回路１０と、増幅器１１と、ＡＤコンバータ１２と、デジタルフィルタ１３と、ゲイン調整回路１４と、ＤＡコンバータ１５と、駆動回路１６と、クロック生成器１８と、増幅器１９と、検波回路２０と、ＡＤコンバータ２１と、デジタルフィルタ２２と、補正部２３と、を備える。

角速度センサＳ１は、共振素子により構成されているため、所定の周波数の共振信号と、角速度が検知された場合には共振信号を感度信号で変調した信号（被変調信号）と、を出力する。

センサ用ＬＳＩ１において、増幅器１１は、角速度センサＳ１からの共振信号を増幅する。ＡＤコンバータ１２は、増幅器１１により増幅された共振信号をＡＤ変換して出力する。デジタルフィルタ１３は、ＡＤコンバータ１２の出力信号に含まれるノイズ成分を除去する。デジタルフィルタ１３の出力は、デジタルの正弦波であって、基準クロック信号ＲＣＬＫとして用いられる。

ゲイン調整回路１４は、基準クロック信号ＲＣＬＫの振幅に応じて出力信号のゲインを調整する。例えば、ゲイン調整回路１４は、基準クロック信号ＲＣＬＫの振幅が大きい場合には出力信号のゲインを低くし、基準クロック信号ＲＣＬＫの振幅が小さい場合には出力信号のゲインを高くする。それにより、ゲイン調整回路１４の出力信号の振幅値が安定する。ＤＡコンバータ１５は、ゲイン調整回路１４の出力信号をＤＡ変換して出力する。駆動回路１６は、ＤＡコンバータ１５の出力信号に基づいて角速度センサＳ１を駆動する。

上記の回路により構成される帰還回路により、基準クロック信号ＲＣＬＫの周波数は、角速度センサＳ１を構成する共振素子の共振周波数に収束する。

基準クロック信号ＲＣＬＫは、ＰＬＬ回路１０の入力端子ＩＮに供給される。ＰＬＬ回路１０は、基準クロック信号ＲＣＬＫを逓倍した出力クロック信号ＶＣＬＫを生成し、出力端子ＯＵＴから出力する。ＰＬＬ回路１０の詳細については後述する。

クロック生成器１８は、出力クロック信号ＶＣＬＫに基づいて所定の周波数のクロック信号ＣＬＫ１を生成する。本例では、クロック生成器１８は、出力クロック信号ＶＣＬＫに基づいて、基準クロック信号ＲＣＬＫに直交するクロック信号ＣＬＫ１を生成している。

増幅器１９は、角速度センサＳ１からの被変調信号を増幅する。検波回路２０は、増幅器１９により増幅された被変調信号と、基準クロック信号ＲＣＬＫに直交するクロック信号ＣＬＫ１と、を掛け合わせることにより、被変調信号から感度信号成分（角速度成分）を検波して出力する。

検波回路２０から出力された感度信号成分は、ＡＤコンバータ２１によりＡＤ変換され、デジタルフィルタ２２によりノイズ成分が除去され、さらに、補正部２３により温度補正や０点補正等が行われた後、マイコン２に入力される。マイコン２は、センサ用ＬＳＩ１により取得された角速度の情報及び加速度の情報（加速度の検波方法については省略）に基づいて、所定の演算処理を実行する。

具体的には、例えば、マイコン２は、角速度センサＳ１の検知結果により自動車の角速度（回転速度）が速すぎると判断した場合には、自動車の横滑りを防ぐためのブレーキ制御やエンジン制御を自動で行う。また、マイコン２は、加速度センサＳ２の検知結果により自動車の加速度が急激に低下した場合（即ち、障害物に衝突した可能性がある場合）には、エアバックの作動を自動で制御する。

ここで、感度信号成分を精度よく検波するため、ＰＬＬ回路１０には、基準クロック信号ＲＣＬＫ及び出力クロック信号ＶＣＬＫ間の位相のずれをできるだけ小さくすることが求められている。換言すると、ＰＬＬ回路１０には、出力クロック信号ＶＣＬＫの位相を精度よく調整することが求められている。基準クロック信号ＲＣＬＫ及び出力クロック信号ＶＣＬＫ間の位相のずれを小さくすることにより、検波回路２０による感度信号成分の検波精度を向上させることができるため、例えば、自動車の横滑りを防ぐためのエンジン制御や、エアバックの作動の制御を、精度よく行うことが可能となる。

（発明者による事前検討）
上述した自動車等に搭載された電子制御ユニットＥ１内のＰＬＬ回路１０の詳細について説明する前に、本発明者が事前検討したＰＬＬ回路５０について図７及び図８を用いて説明する。

図７は、実施の形態に至る前の構想に係るＰＬＬ回路５０の構成例を示すブロック図である。また、図８は、実施の形態に至る前の構想に係るＰＬＬ回路５０の動作を示すタイミングチャートである。

ＰＬＬ回路５０は、デジタル位相比較器（位相差検出部）５０２と、パルス生成器５０３と、チャージポンプ（ＣＰ）５０４と、ループフィルタ（ＬＰＦ）５０５と、電圧制御発振器（ＶＣＯ）５０６と、分周器（ＤＩＶ）５０７と、を備える。

デジタル位相比較器５０２は、外部から入力端子ＩＮに供給された基準クロック信号ＲＣＬＫと、帰還クロック信号ＦＣＬＫと、のそれぞれの位相を比較し、比較結果を位相差情報ＤＰとして出力する。

より具体的には、デジタル位相比較器５０２は、帰還クロック信号ＦＣＬＫの立ち上がりに同期してデジタルの正弦波である基準クロック信号ＲＣＬＫの瞬時値を取り込む。そして、デジタル位相比較器５０２は、取り込んだ基準クロック信号ＲＣＬＫの瞬時値に基づいて、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＲＣＬＫの位相からどの程度ずれているか（即ち、位相差）を検出する。この検出結果は、位相差情報ＤＰとして出力される。

なお、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＲＣＬＫの位相より遅れている場合（図８の時刻ｔ５１、ｔ５３、ｔ５５、ｔ５７、ｔ５９）、瞬時値は正の値を示す。そのため、位相差情報ＤＰは正の値を示す。他方、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＲＣＬＫの位相より進んでいる場合（図８の時刻ｔ５２、ｔ５４、ｔ５６、ｔ５８）、瞬時値は負の値を示す。そのため、位相差情報ＤＰは負の値を示す。

パルス生成器５０３は、位相差情報ＤＰに応じたパルス幅のパルス信号ＵＰ，ＤＮを出力する。例えば、パルス生成器５０３は、取り込んだ基準クロック信号ＲＣＬＫの瞬時値が正の値を示す場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＵＰを出力する（図８の時刻ｔ５１、ｔ５３、ｔ５５、ｔ５７、ｔ５９）。また、パルス生成器５０３は、取り込んだ基準クロック信号ＲＣＬＫの瞬時値が負の値を示す場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＤＮを出力する（図８の時刻ｔ５２、ｔ５４、ｔ５６、ｔ５８）。

なお、パルス生成器５０３は、出力クロック信号ＶＣＬＫの立ち上がり及び立ち下がりに同期してパルス信号ＵＰ，ＤＮの立ち上がり及び立ち下がりを制御している。そのため、パルス信号ＵＰ，ＤＮのパルス幅は、出力クロック信号ＶＣＬＫの半周期単位で制御される。

チャージポンプ５０４は、パルス信号ＵＰ，ＤＮのそれぞれのパルス幅に相当する期間、電流Ｉｃｐを生成する。

より具体的には、パルス信号ＵＰのパルス幅に相当する期間、チャージポンプ５０４からループフィルタ５０５に向けて電流Ｉｃｐを流すことにより、ループフィルタ５０５に電荷を蓄積する。また、パルス信号ＤＮのパルス幅に相当する期間、ループフィルタ５０５からチャージポンプ５０４に向けて電流Ｉｃｐを流すことにより、ループフィルタ５０５に蓄積された電荷を引き抜く。

ループフィルタ５０５は、チャージポンプ５０４により生成された電流Ｉｃｐに基づき発生した電圧の高周波成分を除去して、制御電圧ＶＣを生成する。

電圧制御発振器５０６は、制御電圧ＶＣに応じた周波数の出力クロック信号ＶＣＬＫを生成する。例えば、電圧制御発振器５０６は、制御電圧ＶＣが大きいほど周波数の大きい出力クロック信号ＶＣＬＫを生成し、制御電圧ＶＣが小さいほど周波数の小さな出力クロック信号ＶＣＬＫを生成する。出力クロック信号ＶＣＬＫは、出力端子ＯＵＴを介して外部に出力される。

分周器５０７は、出力クロック信号ＶＣＬＫを分周して帰還クロック信号ＦＣＬＫとして出力する。

ＰＬＬ回路５０では、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＲＣＬＫの位相より遅れている場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＵＰが生成される。それにより、制御電圧ＶＣが上昇するため、出力クロック信号ＶＣＬＫの周波数は上昇する。他方、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＲＣＬＫの位相より進んでいる場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＤＮが生成される。それにより、制御電圧ＶＣが低下するため、出力クロック信号ＶＣＬＫの周波数は低下する。このような動作が繰り返されることで、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は０に近づく。

例えば、基準クロック信号ＲＣＬＫの周波数が４０ＫＨｚ（周期が２５ｕｓ）、分周器５０７の分周比が２０４８の場合、出力クロック信号ＶＣＬＫの周波数は８１．９２ＭＨｚ（周期が１２．２ｎｓ）となる。ここで、上述したように、パルス信号ＵＰ，ＤＮのパルス幅は、出力クロック信号ＶＣＬＫの半周期単位（６．１ｎｓ単位）で制御される。したがって、帰還クロック信号ＦＣＬＫの位相は、０．０８８ｄｅｇ（＝３６０ｄｅｇ×６．１ｎｓ／２５ｕｓ）の分解能で調整可能である。

しかしながら、ＰＬＬ回路５０の構成でも、出力クロック信号ＶＣＬＫの位相調整精度が依然として低いという問題があった。出力クロック信号ＶＣＬＫの位相調整精度が低いと、基準クロック信号ＲＣＬＫ及び出力クロック信号ＶＣＬＫ間の位相のずれが大きくなるため、センサ用ＬＳＩ１において検波回路２０による感度信号成分の検波精度が低下してしまう。その結果、例えば、自動車の横滑りを防ぐためのエンジン制御や、エアバックの作動の制御を、精度よく行うことができなくなってしまう。

なお、出力クロック信号ＶＣＬＫの周波数を大きくし、パルス信号ＵＰ，ＤＮのパルス幅の調整単位を小さくすることで、出力クロック信号ＶＣＬＫの位相調整精度を向上させることはできる。しかしながら、この場合、消費電力が増大したり、高逓倍によりジッタノイズが発生したりしてしまう。また、演算精度の高いデジタル位相比較器５０２を用いることで、出力クロック信号ＶＣＬＫの位相調整精度を向上させることはできる。しかしながら、この場合、回路規模が増大したり、消費電力が増大したりしてしまう。

そこで、出力クロック信号ＶＣＬＫの周波数を大きくしたり、演算精度の高いデジタル位相比較器を用いたりすることなく、出力クロック信号ＶＣＬＫの位相を精度よく調整することができるように、本実施の形態に係るＰＬＬ回路１０が見出された。

（本実施の形態に係るＰＬＬ回路１０）
図３は、ＰＬＬ回路１０の構成例を示すブロック図である。また、図４は、ＰＬＬ回路１０の動作を示すタイミングチャートである。

ＰＬＬ回路１０は、制御部１０１と、デジタル位相比較器（位相差検出部）１０２と、パルス生成器（パルス信号生成部）１０３と、チャージポンプ（ＣＰ）１０４と、ループフィルタ（ＬＰＦ）１０５と、電圧制御発振器（ＶＣＯ）１０６と、分周器（ＤＩＶ）１０７と、を備える。なお、パルス生成器１０３、チャージポンプ１０４及びループフィルタ１０５により、制御電圧生成部１０８が構成される。

制御部１０１は、外部から入力端子ＩＮに供給されたデジタルの正弦波である基準クロック信号ＲＣＬＫを、位相差情報ＤＰに応じた増幅率で増幅させて、基準クロック信号ＣＲＣＬＫとして出力する。例えば、制御部１０１は、位相差情報ＤＰが所定値以下の場合に、位相差情報ＤＰが所定値を超える場合よりも大きな増幅率で基準クロック信号ＲＣＬＫを増幅させる。ここで、基準クロック信号ＲＣＬＫを増幅させるとは、基準クロック信号ＲＣＬＫのデジタル正弦波の振幅を増幅させるように、基準クロック信号ＲＣＬＫのデジタル値を変換することである。

本実施の形態では、制御部１０１が増幅率を１倍又は４倍に切り替え可能である場合を例に説明する。例えば、初期状態では、増幅率は１倍に設定されている。つまり、初期状態では、制御部１０１は、基準クロック信号ＲＣＬＫをそのまま基準クロック信号ＣＲＣＬＫとして出力している。制御部１０１の詳細については後述する。

デジタル位相比較器１０２は、基準クロック信号ＣＲＣＬＫと帰還クロック信号ＦＣＬＫとのそれぞれの位相を比較し、比較結果を位相差情報ＤＰとして出力する。

より具体的には、デジタル位相比較器１０２は、帰還クロック信号ＦＣＬＫの立ち上がりに同期してデジタルの正弦波である基準クロック信号ＣＲＣＬＫの瞬時値を取り込む。そして、デジタル位相比較器１０２は、取り込んだ基準クロック信号ＣＲＣＬＫの瞬時値に基づいて、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＣＲＣＬＫの位相からどの程度ずれているか（即ち、位相差）を検出する。この検出結果は、位相差情報ＤＰとして出力される。

なお、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＣＲＣＬＫの位相より遅れている場合（図４の時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９）、瞬時値は正の値を示す。そのため、位相差情報ＤＰは正の値を示す。他方、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＣＲＣＬＫの位相より進んでいる場合（図４の時刻ｔ２、ｔ４、ｔ６、ｔ８）、瞬時値は負の値を示す。そのため、位相差情報ＤＰは負の値を示す。

パルス生成器１０３は、位相差情報ＤＰに応じたパルス幅のパルス信号ＵＰ，ＤＮを出力する。例えば、パルス生成器１０３は、取り込んだ基準クロック信号ＣＲＣＬＫの瞬時値が正の値を示す場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＵＰを出力する（図４の時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ９）。また、パルス生成器１０３は、取り込んだ基準クロック信号ＣＲＣＬＫの瞬時値が負の値を示す場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＤＮを出力する（図４の時刻ｔ２、ｔ４、ｔ６、ｔ８）。

なお、パルス生成器１０３は、出力クロック信号ＶＣＬＫの立ち上がり及び立ち下がりに同期してパルス信号ＵＰ，ＤＮの立ち上がり及び立ち下がりを制御している。そのため、パルス信号ＵＰ，ＤＮのパルス幅は、出力クロック信号ＶＣＬＫの半周期単位で制御される。

したがって、例えば、位相差情報ＤＰが“＋３”を示す場合（図４の時刻ｔ１）、パルス生成器１０３は、出力クロック信号ＶＣＬＫの半周期の３倍のパルス幅のパルス信号ＵＰを出力する。また、位相差情報ＤＰが“−２”を示す場合（図４の時刻ｔ２）、パルス生成器１０３は、出力クロック信号ＶＣＬＫの半周期の２倍のパルス幅のパルス信号ＤＮを出力する。

チャージポンプ１０４は、パルス信号ＵＰ，ＤＮのそれぞれのパルス幅に相当する期間、電流Ｉｃｐを出力する。

より具体的には、パルス信号ＵＰのパルス幅に相当する期間、チャージポンプ１０４からループフィルタ１０５に向けて電流Ｉｃｐを流すことにより、ループフィルタ１０５に電荷を蓄積する。また、パルス信号ＤＮのパルス幅に相当する期間、ループフィルタ１０５からチャージポンプ１０４に向けて電流Ｉｃｐを流すことにより、ループフィルタ１０５に蓄積された電荷を引き抜く。

ループフィルタ１０５は、チャージポンプ１０４により生成された電流Ｉｃｐに基づき発生した電圧の高周波成分を除去して、制御電圧ＶＣを生成する。

電圧制御発振器１０６は、制御電圧ＶＣに応じた周波数の出力クロック信号ＶＣＬＫを生成する。例えば、電圧制御発振器１０６は、制御電圧ＶＣが大きいほど周波数の大きい出力クロック信号ＶＣＬＫを生成し、制御電圧ＶＣが小さいほど周波数の小さな出力クロック信号ＶＣＬＫを生成する。出力クロック信号ＶＣＬＫは、出力端子ＯＵＴを介して外部に出力される。

分周器１０７は、出力クロック信号ＶＣＬＫを分周して帰還クロック信号ＦＣＬＫとして出力する。なお、要求仕様によっては、出力クロック信号ＶＣＬＫに代えて帰還クロック信号ＦＣＬＫが、出力端子ＯＵＴを介して外部に出力される構成であってもよい。

ＰＬＬ回路１０では、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＣＲＣＬＫの位相より遅れている場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＵＰが生成される。それにより、制御電圧ＶＣが上昇するため、出力クロック信号ＶＣＬＫの周波数は上昇する。他方、帰還クロック信号ＦＣＬＫの位相が基準クロック信号ＣＲＣＬＫの位相より進んでいる場合、位相差情報ＤＰに比例したパルス幅のパルス信号ＤＮが生成される。それにより、制御電圧ＶＣが低下するため、出力クロック信号ＶＣＬＫの周波数は低下する。このような動作が繰り返されることで、基準クロック信号ＣＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は０に近づく。

例えば、基準クロック信号ＲＣＬＫ，ＣＲＣＬＫの周波数が４０ＫＨｚ（周期が２５ｕｓ）、分周器１０７の分周比が２０４８の場合、出力クロック信号ＶＣＬＫの周波数は８１．９２ＭＨｚ（周期が１２．２ｎｓ）となる。ここで、上述したように、パルス信号ＵＰ，ＤＮのパルス幅は、出力クロック信号ＶＣＬＫの半周期単位（６．１ｎｓ単位）で制御される。したがって、帰還クロック信号ＦＣＬＫの位相は、基準クロック信号ＣＲＣＬＫの位相に対して、０．０８８ｄｅｇ（＝３６０ｄｅｇ×６．１ｎｓ／２５ｕｓ）の分解能で調整可能である。換言すると、基準クロック信号ＣＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は、０．０８８ｄｅｇの分解能で調整可能である。

ここで、制御部１０１は、増幅率が１倍のときに位相差情報ＤＰが所定値以下になった場合、増幅率を１倍から４倍に切り替える。それにより、増幅後の基準クロック信号ＣＲＣＬＫの振幅は、増幅前の基準クロック信号ＲＣＬＫの振幅の４倍になる。即ち、デジタル位相比較器１０２における基準クロック信号ＣＲＣＬＫの入力感度は、基準クロック信号ＲＣＬＫが入力された場合の入力感度の４倍になる。その結果、増幅前の基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は、０．０２２ｄｅｇ（＝０．０８８ｄｅｇ／４）の高い分解能で調整可能になる。換言すると、出力クロック信号ＶＣＬＫの位相調整精度が４倍になる。

さらに、制御部１０１は、位相差情報ＤＰが所定値以下になることで増幅率を１倍から４倍に切り替えた場合、その切替情報ＭＤをチャージポンプ１０４及びループフィルタ１０５に出力する。それにより、チャージポンプ１０４により生成される電流Ｉｃｐが制限される。また、電流Ｉｃｐの制限に伴って変化するノイズ成分が除去されるように、ループフィルタ１０５の特性も変化する。例えば、制御部１０１は、増幅率を１倍から４倍に切り替えた場合、電流Ｉｃｐの値を１／４倍に制限する。それにより、パルス信号ＵＰ，ＤＮのパルス幅が４倍に拡大した場合でも、パルスの高さ（即ち電流量）が１／４倍に縮小されるため、ループフィルタ１０５に蓄積される電荷量、及び、ループフィルタ１０５から引き抜かれる電荷量の増大を抑制することができる。それにより、制御電圧ＶＣの変動の増大が抑制されるため、出力クロック信号ＶＣＬＫを安定させることができる。

図４の例では、時刻ｔ１〜ｔ５において、増幅率が１倍に設定されている。したがって、デジタル位相比較器１０２における基準クロック信号ＣＲＣＬＫの入力感度は、基準クロック信号ＲＣＬＫが入力された場合の入力感度と同じである。そのため、補正前の基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は、０．０８８ｄｅｇの分解能で調整される。

その後、位相差情報ＤＰが所定値以下になると、増幅率は１倍から４倍に切り替わる。図４の例では、位相差情報ＤＰの絶対値が１以下になると、増幅率が１倍から４倍に切り替わる（時刻ｔ５）。また、このとき、電流Ｉｃｐの値が１／４倍に制限される。

その後、時刻ｔ５〜ｔ９において、増幅率は４倍に設定されている。したがって、増幅後の基準クロック信号ＣＲＣＬＫの振幅は、増幅前の基準クロック信号ＲＣＬＫの振幅の４倍になる。それにより、デジタル位相比較器１０２における基準クロック信号ＣＲＣＬＫの入力感度は、基準クロック信号ＲＣＬＫが入力された場合の入力感度の４倍になる。そのため、増幅前の基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差は、０．０２２ｄｅｇ（＝０．０８８ｄｅｇ／４）の高い分解能で調整可能になる。また、電流Ｉｃｐの値が１／４倍に制限されているため、制御電圧ＶＣの変動の増大が抑制される。そのため、出力クロック信号ＶＣＬＫを安定させることができる。

なお、その後、位相差情報ＤＰが所定値（例えば、位相差情報ＤＰの絶対値が４）より大きくなると、増幅率は４倍から１倍に再び切り替わる。それにより、位相調整分解能は低くなるが、位相調整範囲は広くなる。

このように、ＰＬＬ回路１０は、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差が所定値以下になった場合、基準クロック信号ＲＣＬＫを高い増幅率で増幅させてデジタル位相比較器１０２における入力感度を大きくする。それにより、ＰＬＬ回路１０は、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差を高い分解能で調整することが可能になる。換言すると、ＰＬＬ回路１０は、出力クロック信号ＶＣＬＫの周波数を大きくしたり、演算精度の高いデジタル位相比較器１０２を用いたりすることなく、出力クロック信号ＶＣＬＫの位相を精度よく調整することができる。

さらに、ＰＬＬ回路１０は、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差が所定値以下になることにより増幅率を高くした場合、チャージポンプ１０４により生成される電流Ｉｃｐを制限する。それにより、ＰＬＬ回路１０は、制御電圧ＶＣの変動の増大を抑制することができるため、出力クロック信号ＶＣＬＫを安定させることができる。

なお、本実施の形態では、制御部１０１が、基準クロック信号ＲＣＬＫの増幅率を制御するだけでなく、チャージポンプ１０４の電流Ｉｃｐを制御する場合を例に説明したが、これに限られない。制御部１０１は、少なくとも基準クロック信号ＲＣＬＫの増幅率を制御することができればよい。

また、本実施の形態では、制御部１０１が増幅率を１倍又は４倍に切り替え可能である場合を例に説明したが、これに限られない。増幅率は任意の倍率に変更可能である。なお、増幅率がＮ（Ｎは任意の数値）倍に変更された場合、電流Ｉｃｐの値は１／Ｎ倍に制御できることが好ましい。

さらに、本実施の形態では、位相差情報ＤＰの絶対値が１以下になった場合に増幅率を１倍から４倍に切り替え、かつ、位相差情報ＤＰの絶対値が４より大きくなった場合に増幅率を４倍から１倍に切り替える場合を例に説明したが、これに限られない。増幅率切り替えの判断基準となる位相差情報ＤＰの閾値は、任意に設定可能である。

（基準クロック信号ＲＣＬＫの具体的な増幅方法）
続いて、制御部１０１による基準クロック信号ＲＣＬＫの具体的な増幅方法の一例について、図５を用いて説明する。図５は、基準クロック信号ＲＣＬＫの具体的な増幅方法の一例を説明するための図である。

図５に示すように、基準クロック信号ＲＣＬＫは、例えば、正弦波を表す１６ビット幅のデジタル値により構成されている。なお、第１５ビットは符号ビットであって、第１４〜第０ビットはデータビットである。

図５の例では、第１５ビットのデジタル値は“０”を示しており、第１４〜第０ビットのデジタル値は“０００００００００００１０１１”を示している。つまり、基準クロック信号ＲＣＬＫの値は１０進数表記で＋１１を示している。

ここで、位相調整精度は、パルス信号ＵＰ，ＤＮのパルス幅の調整精度に律速する。そのため、デジタル位相比較器１０２に入力される基準クロック信号ＣＲＣＬＫには、１６ビットの精度は必要なく、例えば１３ビット程度の精度があれば十分である。なお、当然ながら、パルス信号ＵＰ，ＤＮのパルス幅の調整精度によって、基準クロック信号ＣＲＣＬＫに求められるビット精度は変わってくる。

そこで、増幅率が１倍の場合には、基準クロック信号ＲＣＬＫの１６ビットのうち、第１５ビットの符号ビットと、１５ビット幅のデータビットのうちの上位１２ビット（第１４〜第３ビット）とが、帰還クロック信号ＦＣＬＫとの位相比較に用いられる。即ち、増幅率が１倍の場合には、基準クロック信号ＲＣＬＫ［１５］及び［１４：３］が、増幅後の基準クロック信号ＣＲＣＬＫ［１２：０］として用いられる。なお、このとき、基準クロック信号ＲＣＬＫの下位３ビットは使用されないため、増幅後の基準クロック信号ＣＲＣＬＫの値は１０進数表記で＋８を示している。

次に、増幅率が４倍の場合には、基準クロック信号ＲＣＬＫの１６ビットのうち、第１５ビットの符号ビットと、１５ビット幅のデータビットのうちの第１２〜第１ビットとが、帰還クロック信号ＦＣＬＫとの位相比較に用いられる。即ち、増幅率が４倍の場合には、基準クロックＲＣＬＫ［１５］及び［１２：１］が、増幅後の基準クロック信号ＣＲＣＬＫ［１２：０］として用いられる。それにより、基準クロック信号ＲＣＬＫのデジタル正弦波が４倍に増幅され、基準クロック信号ＣＲＣＬＫとして用いられる。なお、このとき、基準クロック信号ＲＣＬＫの第３及び第２ビットが新たに使用されることもあり、増幅後の基準クロック信号ＣＲＣＬＫの値は１０進数表記で＋４０（＝＋８×４倍＋２×４倍）を示している。

このように、増幅率を１倍から４倍に切り替える場合には、増幅後の基準クロック信号ＣＲＣＬＫ［１１：０］として使用されるデータビットを、基準クロック信号ＲＣＬＫ［１４：３］から［１２：１］に切り替えるだけで良い。

なお、増幅率を１倍から８倍に切り替える場合には、増幅後の基準クロック信号ＣＲＣＬＫ［１１：０］として使用されるデータビットを、基準クロック信号ＲＣＬＫ［１４：３］から［１１：０］に切り替えれば良い。つまり、図５に示す増幅方法の場合、増幅率の倍率Ｎは、２^Ｍ（Ｍは１以上の整数）となる。

＜実施の形態２＞
実施の形態１では、制御部１０１が増幅率を１倍又は４倍に切り替え可能であった。それに対し、実施の形態２では、制御部１０１が増幅率を３つ以上の倍率に切り替え可能である。

以下では、制御部１０１が増幅率を１倍、１６倍又は５１２倍に切り替え可能である場合について説明する。

例えば、増幅率が１倍の場合には、基準クロック信号ＲＣＬＫの１６ビットのうち、第１５ビットの符号ビットと、１５ビット幅のデータビットのうちの第１４〜第９ビットとが、帰還クロック信号ＦＣＬＫとの位相比較に用いられる。即ち、増幅率が１倍の場合には、基準クロックＲＣＬＫ［１５］及び［１４：９］が、増幅後の基準クロックＣＲＣＬＫ［６：０］として用いられる。この場合、位相調整精度は低くなり、位相調整範囲は広くなる。

次に、増幅率が１６倍の場合には、基準クロック信号ＲＣＬＫの１６ビットのうち、第１５ビットの符号ビットと、１５ビット幅のデータビットのうちの第１０〜第５ビットとが、帰還クロック信号ＦＣＬＫとの位相比較に用いられる。即ち、増幅率が１６倍の場合には、基準クロックＲＣＬＫ［１５］及び［１０：５］が、増幅後の基準クロックＣＲＣＬＫ［６：０］として用いられる。この場合、位相調整精度は中程度、位相調整範囲は中程度になる。

次に、増幅率が５１２倍の場合には、基準クロック信号ＲＣＬＫの１６ビットのうち、第１５ビットの符号ビットと、１５ビット幅のデータビットのうちの第６〜第１ビットとが、帰還クロック信号ＦＣＬＫとの位相比較に用いられる。即ち、増幅率が５１２倍の場合には、基準クロックＲＣＬＫ［１５］及び［６：１］が、増幅後の基準クロックＣＲＣＬＫ［６：０］として用いられる。この場合、位相調整精度は高くなり、位相調整範囲は狭くなる。

このように、増幅率を１倍から１６倍、１６倍から５１２倍に段階的に切り替える場合には、増幅後の基準クロック信号ＣＲＣＬＫ［５：０］として使用されるデータビットを、基準クロック信号ＲＣＬＫ［１４：９］から［１０：５］に切り替え、その後、基準クロック信号ＲＣＬＫ［１０：５］から［６：１］に切り替えるだけで良い。また、それにより、デジタル位相比較器１０２の演算ビット数が低減されるため、回路規模の増大や消費電力の増大を抑制することができる。

なお、本実施の形態では、制御部１０１が増幅率を１倍、１６倍又は５１２倍に切り替え可能である場合を例に説明したが、これに限られない。増幅率は任意の倍率に変更可能である。

また、本実施の形態では、制御部１０１が増幅率を３つの倍率に切り替え可能である場合を例に説明したが、これに限られない。制御部１０１は、増幅率を３つ以上の倍率に切り替え可能な構成に適宜変更可能である。

＜実施の形態３＞
図６は、実施の形態３に係るＰＬＬ回路１０ａの構成を示すブロック図である。ＰＬＬ回路１０ａは、ＰＬＬ回路１０と比較して、位相シフタ１０９をさらに備える。ＰＬＬ回路１０ａのその他の構成については、ＰＬＬ回路１０と同様であるため、その説明を省略する。

位相シフタ１０９は、デジタル位相比較器１０２とパルス生成器１０３との間に設けられ、デジタル位相比較器１０２からの位相差情報ＤＰに対して定数Ｐを加算又は減算する。

それにより、ＰＬＬ回路１０ａは、帰還クロック信号ＦＣＬＫの位相を、基準クロック信号ＣＲＣＬＫの位相に対して、定数Ｐ相当分（例えば、位相調整分解能×定数Ｐ）だけ進めた位相又は遅らせた位相に収束させることが可能となる。これは、基準クロック信号ＣＲＣＬＫの位相を基準にして、帰還クロック信号ＦＣＬＫの位相を位相調整分解能単位で自由に位相調整可能であることを意味する。なお、増幅率の倍率を大きくすると、位相シフタ１０９による位相シフトの分解能も高くなる。

なお、本実施の形態では、制御部１０１が、基準クロック信号ＲＣＬＫの増幅率を制御するだけでなく、チャージポンプ１０４の電流Ｉｃｐを制御する場合を例に説明しているが、これに限られない。制御部１０１は、少なくとも基準クロック信号ＲＣＬＫの増幅率を制御することができればよい。

以上のように、上記実施の形態１〜３にかかるＰＬＬ回路１０，１０ａは、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差が所定値以下になった場合、基準クロック信号ＲＣＬＫを高い増幅率で増幅させてデジタル位相比較器１０２における入力感度を大きくする。それにより、上記実施の形態１〜３にかかるＰＬＬ回路１０，１０ａは、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差を高い分解能で調整することができる。換言すると、上記実施の形態１〜３にかかるＰＬＬ回路１０は、出力クロック信号ＶＣＬＫの周波数を大きくしたり、演算精度の高いデジタル位相比較器１０２を用いたりすることなく、出力クロック信号ＶＣＬＫの位相を精度よく調整することができる。

さらに、上記実施の形態１〜３にかかるＰＬＬ回路１０，１０ａは、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＦＣＬＫの位相差が所定値以下になったことにより増幅率を高くした場合、チャージポンプ１０４により生成される電流Ｉｃｐの値を制限する。それにより、上記実施の形態１〜３にかかるＰＬＬ回路１０，１０ａは、制御電圧ＶＣの変動の増大を抑制することができるため、出力クロック信号ＶＣＬＫを安定させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１ センサ用ＬＳＩ
２ マイコン
１０ ＰＬＬ回路
１０ａ ＰＬＬ回路
１１ 増幅器
１２ ＡＤコンバータ
１３ デジタルフィルタ
１４ ゲイン調整回路
１５ ＤＡコンバータ
１６ 駆動回路
１８ クロック生成器
１９ 増幅器
２０ 検波回路
２１ ＡＤコンバータ
２２ デジタルフィルタ
２３ 補正部
１０１ 制御部
１０２ デジタル位相比較器
１０３ パルス生成器
１０４ チャージポンプ
１０５ ループフィルタ
１０６ 電圧制御発振器
１０７ 分周器
１０８ 制御電圧生成部
１０９ 位相シフタ
Ｅ１ 電子制御ユニット
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｓ１ 角速度センサ
Ｓ２ 加速度センサ
ＳＹＳ１ 電子制御システム

Claims (11)

1. 帰還クロック信号に同期してデジタルの正弦波である基準クロック信号の瞬時値を取り込み、取り込んだ前記瞬時値に基づいて前記基準クロック信号及び前記帰還クロック信号の位相差を検出する位相差検出部と、
   前記位相差に応じた制御電圧を生成する制御電圧生成部と、
   前記制御電圧に応じた周波数の出力クロック信号を生成する電圧制御発振器と、
   前記出力クロック信号を分周して前記帰還クロック信号を生成する分周器と、
   前記位相差が小さくなるほど大きな増幅率で前記位相差検出部に供給する前記基準クロック信号を増幅させる制御部と、
   を備えたＰＬＬ回路。
2. 前記制御部は、前記位相差が第１所定値以下の場合、前記位相差が前記第１所定値より大きい場合よりも大きな増幅率で前記基準クロック信号を増幅させる、
   請求項１に記載のＰＬＬ回路。
3. 前記制御部は、前記位相差が前記第１所定値よりも小さい第２所定値以下の場合、前記位相差が前記第２所定値よりも大きく前記第１所定値以下の場合よりも大きな増幅率で前記基準クロック信号を増幅させる、
   請求項２に記載のＰＬＬ回路。
4. 前記制御電圧生成部は、
   前記位相差に応じたパルス幅のパルス信号を生成するパルス信号生成部と、
   前記パルス信号のパルス幅に相当する期間、所定電流を出力するチャージポンプと、
   前記所定電流に応じた前記制御電圧を生成するループフィルタと、を備え、
   前記制御部は、さらに、前記基準クロック信号の増幅率に応じて前記チャージポンプから出力される前記所定電流を制御する、
   請求項１に記載のＰＬＬ回路。
5. 前記制御部は、前記位相差が第１所定値以下の場合、前記位相差が前記第１所定値より大きい場合よりも、大きな増幅率で前記基準クロック信号を増幅させるとともに、前記チャージポンプから出力される前記所定電流を小さくする、
   請求項４に記載のＰＬＬ回路。
6. 前記制御部は、前記位相差が第１所定値以下の場合、前記位相差が前記第１所定値より大きい場合と比較して、Ｎ（Ｎは１以上の数値）倍の増幅率で前記基準クロック信号を増幅させるとともに、前記チャージポンプから出力される前記所定電流を１／Ｎ倍にする、
   請求項５に記載のＰＬＬ回路。
7. 前記制御部は、前記位相差が前記第１所定値よりも小さい第２所定値以下の場合、前記位相差が前記第２所定値よりも大きく前記第１所定値以下の場合よりも、大きな増幅率で前記基準クロック信号を増幅させるとともに、前記チャージポンプから出力される前記所定電流を小さくする、
   請求項５に記載のＰＬＬ回路。
8. 前記位相差検出部により検出された前記位相差に対して定数を加算又は減算する位相シフタをさらに備えた、
   請求項１に記載のＰＬＬ回路。
9. 前記基準クロック信号をＤＡ変換するＤＡコンバータと、
   前記ＤＡコンバータの出力信号に基づいて共振素子を駆動する駆動回路と、
   前記共振素子により生成される共振信号をＡＤ変換して前記基準クロック信号を出力するＡＤコンバータと、
   前記ＡＤコンバータから出力された前記基準クロック信号が供給される請求項１に記載のＰＬＬ回路と、
   を備えた半導体装置。
10. 前記共振素子は、角速度センサであって、
    前記ＰＬＬ回路により生成された前記出力クロック信号に直交するクロック信号と、前記角速度センサにより生成された前記共振信号が感度信号によって変調された被変調信号と、を掛け合わせることにより、前記感度信号を検波する検波回路をさらに備えた、請求項９に記載の半導体装置と、
    前記検波回路から出力された前記感度信号に基づいて所定の演算処理を実行する演算処理装置と、を備えた、電子制御ユニット。
11. 帰還クロック信号に同期してデジタルの正弦波である基準クロック信号の瞬時値を取り込み、取り込んだ前記瞬時値に基づいて前記基準クロック信号及び前記帰還クロック信号の位相差を検出し、
    前記位相差に応じた制御電圧を生成し、
    前記制御電圧に応じた周波数の出力クロック信号を生成し、
    前記出力クロック信号を分周して前記帰還クロック信号を生成し、
    前記位相差が小さくなるほど大きな増幅率で前記基準クロック信号を増幅させる、
    ＰＬＬ回路の制御方法。

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