JP6133476B2 - 半導体装置 - Google Patents

Description

本発明は、酸化物半導体膜を用いた半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる素
子および装置全般を指す。例えば、該素子の代表例はトランジスタである。該トランジス
タを含む表示装置、半導体回路および電子機器は全て半導体装置に含まれる。

トランジスタはスイッチング特性を有しており、そのスイッチング特性を利用して、液
晶表示装置や発光表示装置などの画素におけるスイッチング素子として用いられている。
また、トランジスタは液晶表示装置や発光表示装置などだけではなく、スイッチング特性
を利用して半導体記憶装置にも用いられている。

例えば、半導体記憶装置の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）は、トランジスタとキャパシタでメモリセルが構成されている
。そして、ＤＲＡＭにおいて、チップサイズの増大を抑えつつ、半導体集積回路の集積度
をより高くするためには、メモリセルの面積を縮小する目的としたトランジスタの微細化
が必要である。

トランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しき
い値電圧がマイナス方向へ変動するなど電気特性に変動が生じる。この現象は短チャネル
効果と呼ばれ、短チャネル効果を抑制することは、トランジスタの微細化において重要な
課題である。

さらに、極端にチャネル長が短縮されたトランジスタは、短チャネル効果により、パン
チスルー現象によるリーク電流が流れやすくなり、スイッチング特性が機能しなくなるこ
ともある。該リーク電流を防ぐには、シリコン基板に高濃度の不純物をドーピングすれば
よいが、そうするとソースとシリコン基板間またはドレインとシリコン基板間に接合リー
ク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしま
い、この問題の解決策としては適切ではなかった。

このような問題に対して、メモリセルを構成するトランジスタを三次元に形成し、該ト
ランジスタの実効上のチャネル長を短チャネル効果が生じない程度に維持する方法が考え
られてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形
成し、該縦長溝の壁面に沿ってゲート絶縁膜を形成し、さらに該縦長溝にゲート電極を埋
め込んだ構造である（非特許文献１参照）。

このような構造をチャネル部に有するトランジスタは、ソースとドレインの間を流れる
電流が縦長溝部分を回り込む形で流れるため、上面から見たトランジスタのソース電極お
よびドレイン電極間の距離である見かけ上のチャネル長に対して、実効上のチャネル長が
長くなっている。このため、トランジスタのサイズを縮小しつつ、短チャネル効果を抑制
できるといった効果を奏する。

Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６

短チャネル効果を抑制するためには、実効上のチャネル長を長くすることが有効である
が、上記のように、Ｕ字状の縦長溝を設ける構造とするトランジスタは、該縦長溝を形成
する際に溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留
まりの観点で問題があった。

また、縦長溝に対してゲート絶縁膜などを形成する場合、スパッタリング法やプラズマ
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法では、該縦長溝の入
り口付近に膜が堆積し、溝が塞がってしまうことがあった。そのため、被覆性の高い成膜
方法を選定する必要があった。具体的には、比較的コスト高となる原子層堆積法（ＡＬＤ
：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはシリコンウェハなどで
しか使用できない熱酸化法などに限られることが問題であった。

そこで、本発明の一態様は、縦長溝を用いずに、トランジスタのサイズを縮小しつつ、
実効上のチャネル長を長くすることができるトランジスタを提供することを課題の一とす
る。

短チャネル効果を抑制するために、トランジスタのサイズを縮小しつつ、実効上のチャ
ネル長を長くすることによって、トランジスタのオフ電流またはリーク電流を低減させる
ことができるが、このようにすることで、トランジスタのオン電流も低減してしまう。

トランジスタのスイッチング特性、例えばトランジスタのオン・オフ比を向上させるこ
とは、トランジスタを半導体記憶装置に用いる際に有用である。例えば、半導体記憶装置
に設けられる読み出し回路において、読み出すことが可能な電流値の範囲を大きくするこ
とができる。そのため、短チャネル効果を抑制するために実効上のチャネル長を長くした
トランジスタにおいて、オン電流を増大させて、トランジスタのオン・オフ比を充分に確
保することは有意なことである。

そこで、本発明の一態様は、トランジスタのサイズを縮小しつつ、高いオン電流が確保
できるトランジスタ、および良好なスイッチング特性を有するトランジスタを提供するこ
とを課題とする。

トランジスタのサイズを縮小しつつ、実効上のチャネル長を長くするということは、ト
ランジスタを上面から見た場合、ソース電極およびドレイン電極となる一対の電極間の距
離に相当する見かけ上のチャネル長に対して、実効上のチャネル長に相当するソースおよ
びドレイン間を流れるキャリアの経路の距離を長くするということである。

そこで、作製するボトムゲート構造のトランジスタにおいて、見かけ上のチャネル長に
対して実効上のチャネル長を長くするための手段は、該トランジスタのゲート電極として
、半導体膜のチャネル幅方向に延伸した突起が設けられたゲート電極を用いることである
。

さらに、トランジスタのオン電流を増大させるためには、ソース電極およびドレイン電
極として機能する一対の電極幅に相当するチャネル幅を広くすればよいが、トランジスタ
のサイズを縮小しつつ、該チャネル幅を広くする必要がある。

そこで、作製するボトムゲート構造のトランジスタにおいて、該トランジスタのゲート
電極として、半導体膜のチャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した
突起を介して対向した一対の突起とが設けられたゲート電極を用いることで、実効上のチ
ャネル長を長くさせつつ、さらに、トランジスタを上面から見た場合の該一対の電極幅に
相当する見かけ上のチャネル幅より、トランジスタの動作時に機能する実効上のチャネル
幅を広くすることができる。

なお、トランジスタのチャネル領域は、トランジスタに含まれる半導体膜に形成される
ことから、「半導体膜のチャネル幅」は、「トランジスタのチャネル幅」と言い換えるこ
とができる。そして、「半導体膜のチャネル長」についても「トランジスタのチャネル長
」と言い換えることができる。また、「半導体膜のチャネル幅方向」または「トランジス
タのチャネル幅方向」を、単に「チャネル幅方向」と記し、「半導体膜のチャネル長方向
」または「トランジスタのチャネル長方向」を、単に「チャネル長方向」と記す場合があ
る。

本発明の一態様は、一対の第１の突起と、一対の第１の突起の間に設けられる第２の突
起とを有するゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜と接して、
且つ一対の第１の突起および第２の突起に重畳する半導体膜と、半導体膜と接して、且つ
一対の第１の突起と重畳する一対の電極と、を有し、半導体膜の側端は、半導体膜のチャ
ネル幅方向において、一対の第１の突起の頂面より外側であり、一対の電極の側端は、半
導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側である、半導体装置
である。

また、チャネル幅方向に延伸した突起を介して対向する一対の突起は、ゲート電極上に
複数設けることで、トランジスタを上面から見た場合の該一対の電極幅に相当する見かけ
上のチャネル幅に対して、実効上のチャネル幅をさらに広くすることができる。

本発明の他の一態様は、一対の第１の突起が、半導体膜のチャネル幅方向において、複
数設けられている半導体装置である。

また、一対の突起を複数設けた場合、チャネル幅方向における半導体膜の側端およびチ
ャネル幅方向における一対の電極の側端は、複数設けられた一対の突起のうち異なる一対
の突起の頂面上であってもよい。

本発明の他の一態様は、複数の一対の第１の突起と、複数の一対の第１の突起の間に設
けられる第２の突起とを有するゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート
絶縁膜と接して、且つ複数の一対の第１の突起および第２の突起に重畳する半導体膜と、
半導体膜と接し、且つ複数の一対の第１の突起に重畳する一対の電極と、を有し、半導体
膜の側端は、半導体膜のチャネル幅方向において、複数の一対の第１の突起のうち異なる
一対の第１の突起の頂面上にあり、一対の電極の側端は、半導体膜のチャネル幅方向にお
いて、複数の一対の第１の突起のうち異なる一対の第１の突起の頂面上にある、半導体装
置である。

また、チャネル幅方向に延伸した突起を一対の突起の間に複数設けることで、見かけ上
のチャネル長に対して、トランジスタの動作時に機能する実効上のチャネル長をさらに長
くすることができる。

本発明の他の一態様は、半導体膜のチャネル長方向において、第２の突起が複数設けら
れている半導体装置である。

また、上記において、ゲート電極は、一対の突起、および該一対の突起の間に設けられ
てチャネル幅方向に延伸した突起を含む領域と、該領域以外の領域と、で構成されている
ものとみなすことができる。そこで、２つの領域は、互いに異なる導電材料によって構成
されていてもよい。その際、互いの領域を構成する導電材料の仕事関数の差は、０．６ｅ
Ｖ以下とすることが好ましい。

そこで、本発明の他の一態様は、ゲート電極は、一対の第１の突起および第２の突起を
含む第１の領域と、第１の領域以外の第２の領域とを有し、第１の領域と第２の領域は、
異なる導電材料によって構成されており、第１の領域を構成する導電材料と、第２の領域
を構成する導電材料との仕事関数の差は、０．６ｅＶ以下であることを特徴とする半導体
装置である。

また、ボトムゲート構造のトランジスタに限らず、半導体膜のチャネル幅方向に延伸し
た突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられた
絶縁表面を有する構造物を形成することで、トップゲート構造のトランジスタにおいても
、短チャネル効果を抑制しつつ、該トランジスタのオン電流を増大させることができる。

そこで、本発明の他の一態様は、一対の第１の突起と、一対の第１の突起の間に設けら
れる第２の突起とを有し、且つ絶縁表面を有する構造物と、一対の第１の突起および第２
の突起に接する半導体膜と、半導体膜と接して、且つ一対の第１の突起と重畳する一対の
電極と、構造物、半導体膜、および一対の電極を覆うゲート絶縁膜と、ゲート絶縁膜に接
して、且つ一対の電極の間に設けられるゲート電極と、を有し、半導体膜の側端は、半導
体膜のチャネル幅方向において、一対の第１の突起の頂面より外側であり、一対の電極の
側端は、半導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側である、
半導体装置である。

上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した突起を介
して対向する一対の突起を、絶縁表面を有する構造物上に複数設けることで、トランジス
タを上面から見た場合の該一対の電極幅に相当する見かけ上のチャネル幅に対して、トラ
ンジスタの動作時に機能する実効上のチャネル幅をさらに広くすることができる。

絶縁表面を有する構造物上に一対の突起を複数設けた場合、チャネル幅方向における半
導体膜の側端およびチャネル幅方向における一対の電極の側端は、複数設けられた一対の
突起のうち異なる一対の突起の頂面上であってもよい。

また、上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した突
起を一対の突起の間に複数設けることで、見かけ上のチャネル長に対して、実効上のチャ
ネル長をさらに長くすることができる。

また、トップゲート構造のトランジスタに用いる上記絶縁表面を有する構造物は、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことが好まし
い。

そして、上記ボトムゲート構造のトランジスタおよび上記トップゲート構造のトランジ
スタともに、見かけ上のチャネル長およびチャネル幅に対して、実効上のチャネル長およ
び実効上のチャネル幅は３倍以上であることが好ましい。

また、本発明の一態様であるボトムゲート構造のトランジスタにおいて、チャネル幅方
向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが
設けられたゲート電極は、２枚のフォトマスクを用いて、２回のフォトリソグラフィ工程
と２回のエッチングを行うことで形成することができる。

上記方法と異なる方法として、ゲート電極となる導電膜上に、ゲート電極として機能す
る領域と、チャネル幅方向に延伸した突起が形成される領域と、該チャネル幅方向に延伸
した突起を介して対向した一対の突起が形成される領域とに対応させて、厚さの異なる領
域を有するレジストマスクを形成し、該レジストマスクを用いてエッチングすることによ
り、チャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向し
た一対の突起とが設けられたゲート電極を形成することができる。厚さの異なる領域を有
するレジストマスクは多階調マスクを用いることで形成することができる。それゆえ、ゲ
ート電極を形成する際に、使用するフォトマスクを１枚にすることができ、さらに、フォ
トリソグラフィ工程の回数を減らせるため、フォトリソグラフィ工程の回数を増やすこと
なく該ゲート電極を作製することができる。

さらに、上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した
突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられた絶
縁表面を有する構造物は、多階調マスクを用いる上記方法で形成することができる。

上記におけるトランジスタに用いる半導体膜は、酸化物半導体膜であることが好ましい
。酸化物半導体膜は、シリコン半導体膜に比べて大きなバンドギャップを有するため、該
酸化物半導体膜をトランジスタに用いることでオフ電流を低減させることができる。それ
ゆえ、トランジスタのオン・オフ比を確保することが容易になる。さらに、半導体記憶装
置のメモリセルに該トランジスタを用いる場合、該メモリセルにおいてリーク電流が流れ
ることを抑制することができる。

本発明の一態様によって、従来用いられていた縦長溝を用いずに、トランジスタのサイ
ズを縮小しつつ、実効上のチャネル長を長くしたトランジスタを提供することができる。

また、本発明の一態様によって、短チャネル効果を抑制できるため、トランジスタのサ
イズを縮小しつつ、高いオン電流が確保できるトランジスタ、および良好なスイッチング
特性を有するトランジスタを提供することができる。それゆえ、短チャネル効果の影響を
低減し、かつ集積度が高い半導体装置を提供することができる。

本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 多階調マスクを説明する断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様である半導体装置の作製方法の一例を示す断面図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および断面図、ならびに保持電位の時間変化を示す図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および容量電位とドレイン電流の関係を示す図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様であるトランジスタを用いた表示装置の一例を示す回路図。 本発明の一態様を用いた電子機器の一例を示す斜視図。 本発明の一態様である半導体装置の一例を示す上面図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に
示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本
発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる
図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。

本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）
またはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の
全面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に
用いる。

本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付
したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２
の」または「第３の」などと適宜置き換えて説明することができる。

本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソースとド
レインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電
圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流れる
電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態としたとき
に、意図せずにソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジ
スタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソース
とドレインとの間に流れる電流が、オフ電流である。なお、「ゲート電圧」とは、ソース
を基準としたゲートとソースの電位差をいう。また、「オン・オフ比」とは、トランジス
タのオフ電流に対するオン電流の比をいう。

「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。

（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタ１００について図１を用いて説
明する。

図１（Ａ）はトランジスタ１００の上面図である。

トランジスタ１００は、基板１０１に一対の第１の突起１２０ａ、１２０ｂと、一対の
第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有するゲート電極
１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して
、且つ一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳する半導体膜
１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳す
る一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである。
なお、図１（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。

ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方
向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。

チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設けられた一
対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極
１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

図１（Ｂ）は図１（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ１００の断面
図である。

半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジスタ１００は、
三次元状のチャネル領域が形成され、トランジスタ１００の動作時に機能する実効上のチ
ャネル長Ｌは、図１（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上
のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突
起１３０の高さＨの分は、長くなる（図１（Ｂ）参照）。

「一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ」とは、一対の
第１の突起１２０ａ、１２０ｂおよび第２の突起１３０頂面からゲート電極１０４の底面
に下ろした垂線において、該頂面から、ゲート電極１０４の一対の突起１２０ａ、１２０
ｂおよび第２の突起１３０以外の領域における上面までの距離に相当する。

図１（Ｃ）は図１（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ１００の断面
図である。

トランジスタ１００のＣ−Ｄ断面は、基板１０１と、一対の第１の突起１２０ａ、１２
０ｂのうちの一方である第１の突起１２０ａを有するゲート電極１０４と、ゲート電極１
０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ該第１の突起１２
０ａと重畳する半導体膜１０８と、半導体膜１０８と接して、且つ第１の突起１２０ａと
重畳する一対の電極１０９ａ、１０９ｂのうちの一方である電極１０９ａと、を有する。

実効上のチャネル長Ｌが長くなることによって、トランジスタのオン電流も低減するが
、トランジスタ１００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の
突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ１００は、三
次元状のチャネル領域が形成され、トランジスタ１００の動作時に機能する実効上のチャ
ネル幅Ｗは、図１（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャ
ネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長く
なる（図１（Ｃ）参照）。これにより、トランジスタのサイズを縮小しつつ、トランジス
タ１００のオン電流を増大させることができる。

また、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨは、見か
け上のチャネル長に対して、実効上のチャネル長Ｌが３倍以上、好ましくは５倍以上、さ
らに好ましくは１０倍以上の長さとなって、且つ、見かけ上のチャネル幅に対して、実効
上のチャネル幅Ｗが３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さ
となることが好ましい。その好ましい長さとなるように、一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、
１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の
突起１２０ａ、１２０ｂの高さと第２の突起１３０の高さは同じになる。

このように、トランジスタ１００は、実効上のチャネル長Ｌが見かけ上のチャネル長に
対して長くなっていることから、トランジスタのサイズを縮小しつつ、しきい値電圧のマ
イナス方向への変動やオフ電流の増大など、短チャネル効果の影響を低減することができ
る。

つまり、トランジスタ１００は、実効上のチャネル長Ｌを長くさせて短チャネル効果を
抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させるこ
とができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特
性を有するトランジスタである。

また、図１（Ａ）乃至図１（Ｃ）に示した一対の第１の突起１２０ａ、１２０ｂおよび
第２の突起１３０は角錘台状であるが、錘状でもよい。つまり、トランジスタ１００の見
かけ上のチャネル長および見かけ上のチャネル幅に対して、実効上のチャネル長Ｌおよび
実効上のチャネル幅Ｗが長くなる形状であれば、特に限定はない。さらに、一対の第１の
突起１２０ａ、１２０ｂおよび第２の突起１３０の高さ方向に垂直な方向の断面形状は円
形（楕円形も含む。）でもよく、多角形でもよい。

また、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０のＡ−Ｂ断面およ
びＣ−Ｄ断面は台形状である。このように、一対の第１の突起１２０ａ、１２０ｂおよび
第２の突起１３０を角錘台状とする場合、トランジスタ１００の作製において形成される
膜の被覆性を向上させて該膜の断切れを防止するために、一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０はテーパ形状とすることが好ましい。

ここで、ゲート電極１０４においてチャネル幅方向に延伸して設けられている第２の突
起１３０について説明する。

半導体膜１０８は以下、２つの領域を有しているとみなせる。該２つの領域とは（１）
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の両方の形状に沿って形成
されている領域と、（２）第２の突起１３０のみの形状に沿って形成されている領域と、
である。この場合、（１）に形成される実効上のチャネル長よりも（２）に形成される実
効上のチャネル長のほうが短くなっている。

見かけ上のチャネル長に対して実効上のチャネル長を長くすることによる短チャネル効
果の抑制は、一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成されること以上に
、第２の突起１３０の形状に沿って形成されることに起因している。つまり、上記（１）
の領域および上記（２）の領域ともに短チャネル効果が抑制される。

第２の突起１３０が延伸して設けられていることによって、図１（Ａ）のように、形成
する半導体膜１０８において、チャネル幅方向の長さを一対の第１の突起１２０ａ、１２
０ｂのチャネル幅方向の長さに対して長くした場合でも、半導体膜１０８全ての領域で、
見かけ上のチャネル長に対する実効上のチャネル長を長くすることができ、短チャネル効
果を抑制できる。

言い換えると、第２の突起１３０が延伸して設けられていることによって、半導体膜１
０８の大きさについて、その選択の範囲を広くすることができる。

トランジスタ１００の構造は、図１に示されたものに限定されない。例えば、トランジ
スタ１００は、以下の構造とすることができる。

半導体膜１０８の領域は、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３
０に重畳していればよい。つまり、図１（Ａ）に示すトランジスタ１００の半導体膜１０
８の側端は、チャネル長方向において、ゲート電極１０４の側端より外側に位置し、チャ
ネル幅方向において、第２の突起１３０の側端より内側に位置しているが、このほかにチ
ャネル長方向において、半導体膜１０８の側端は、ゲート電極１０４の側端より内側に位
置してもよいし、チャネル幅方向において、半導体膜１０８の一方の側端は、ゲート電極
１０４の側端および第２の突起１３０の側端より外側に位置していてもよい（図２５（Ａ
）参照）。

また、チャネル長方向において、一対の第１の突起１２０ａ、１２０ｂの側端は、ゲー
ト電極１０４の側端より内側に位置しており、チャネル幅方向において、第２の突起１３
０の側端もゲート電極１０４の側端より内側に位置しているが、一対の第１の突起１２０
ａ、１２０ｂの側端および第２の突起１３０の側端のそれぞれ一側端がゲート電極１０４
の側端の一側端となるように形成されていてもよい（図２５参照（Ｂ）参照）。なお、図
１に示したトランジスタ１００は、チャネル長方向において、一対の第１の突起１２０ａ
、１２０ｂの側端は、ゲート電極１０４の側端より内側に位置し、チャネル幅方向におい
て、第２の突起１３０の側端もゲート電極１０４の側端より内側に位置している。これは
、多階調マスクを用いて形成することにより生じることであり、多階調マスクを用いて形
成する方法については後述する。

また、図１（Ａ）に示すトランジスタ１００の一対の電極１０９ａ、１０９ｂのチャネ
ル幅方向における側端は、半導体膜１０８の側端より内側である。しかし、チャネル長方
向における一対の電極１０９ａ、１０９ｂの側端が一対の第１の突起１２０ａ、１２０ｂ
に重畳し、チャネル幅方向における一対の電極１０９ａ、１０９ｂの側端が、一対の第１
の突起１２０ａ、１２０ｂの頂面より外側であれば、チャネル幅方向における一対の電極
１０９ａ、１０９ｂの側端は、半導体膜１０８より外側であってもよい（図２５（Ｃ）参
照）。

さらに、図１に示したトランジスタ１００は、一対の電極１０９ａ、１０９ｂの下面と
半導体膜１０８の上面とが接するトップコンタクト構造であるが、一対の電極１０９ａ、
１０９ｂの上面と半導体膜１０８の下面とが接するボトムコンタクト構造であってもよい
。

トランジスタ１００の作製方法について説明する。なお、図２、図４、および図６乃至
図８に示した断面図は、図１（Ａ）の一点鎖線Ａ−Ｂ間および一点鎖線Ｃ−Ｄ間の断面に
相当する。

基板１０１に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を
有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基
板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。

また、基板１０１として、可とう性基板を用いてもよい。その場合は、可とう性基板上
に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法
としては、基板１０１として非可とう性のものを用いて、この上にトランジスタを作製し
た後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、基板
１０１とトランジスタとの間に剥離層を設けるとよい。

まず、下記導電材料を用いてスパッタリング法、真空蒸着法またはメッキ法により基板
１０１上に導電膜１０２を形成する（図２（Ａ）参照）。導電膜１０２の厚さは、一対の
突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ、ならびにトランジスタ１００
の実効上のチャネル長Ｌを考慮して選択する。例えば、導電膜１０２の厚さは１００ｎｍ
以上で形成すればよい。

導電膜１０２の導電材料としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、
Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単
層または積層で形成することができる。また、ゲート電極１０４として該酸化物を用いる
場合は、５×１０^１９ｃｍ^−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０^２０ｃ
ｍ^−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０^２０ｃｍ^−３
以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用
いるとよい。

次に、導電膜１０２を加工して、一対の突起１２０ａ、１２０ｂおよび第２の突起１３
０が設けられたゲート電極１０４を形成する。なお、ゲート電極１０４はトランジスタ１
００のゲート配線としても機能する。

一対の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられたゲート電極１０４
は、異なるパターンを有する２枚のフォトマスクを用いて、２回のフォトリソグラフィ工
程および２回のエッチング工程で形成することができる。フォトリソグラフィ工程の代わ
りにインクジェット法または印刷法等により異なるパターンを有する２種類のマスクを形
成してもよい。ただし、トランジスタの作製工程において、フォトマスクの枚数が増える
ことは、それだけフォトリソグラフィ工程の回数が増えることになり、歩留まりの低下な
ど生産性を低下させる可能性がある。

そこで、本実施の形態では、一対の突起１２０ａ、１２０ｂおよび第２の突起１３０が
設けられたゲート電極１０４を、厚さの異なる領域を有するレジストマスクを用いて形成
する方法を説明する。厚さの異なる領域を有するレジストマスクは、多階調マスクを用い
て形成することができる。多階調マスクを用いることは、１枚のフォトマスクでゲート電
極１０４を形成することができ、フォトリソグラフィ工程数を増やさずに一対の突起１２
０ａ、１２０ｂおよび第２の突起１３０を形成できるため好ましい。

多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には
、露光領域、半露光領域および未露光領域の３段階の光量で露光を行う。多階調マスクを
用いることで、一度の露光および現像工程によって、複数（代表的には二種類）の厚さを
有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで
、フォトマスクの枚数を削減することができる。

多階調マスクについて図３を用いて説明する。図３（Ａ−１）および図３（Ｂ−１）は
、代表的な多階調マスクの断面を示す。図３（Ａ−１）には、グレートーンマスク３０４
を示し、図３（Ｂ−１）にはハーフトーンマスク３１４を示す。

図３（Ａ−１）に示すグレートーンマスク３０４は、透光性を有する基板３０１に遮光
層により形成された遮光部３０２、および遮光層のパターンにより設けられた回折格子部
３０３で構成されている。

回折格子部３０３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、
ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部３０
３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周
期的なものであってもよい。

透光性を有する基板３０１としては、石英等を用いることができる。遮光部３０２およ
び回折格子部３０３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはク
ロムまたは酸化クロム等により設けられる。

グレートーンマスク３０４に露光するための光を照射した場合、図３（Ａ−２）に示す
ように、遮光部３０２に重畳する領域における透光率は０％となり、遮光部３０２も回折
格子部３０３も設けられていない領域における透光率は１００％となる。また、回折格子
部３０３における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ド
ットまたはメッシュの間隔等により調節可能である。

図３（Ｂ−１）に示すハーフトーンマスク３１４は、透光性を有する基板３１１上に半
透光層により形成された半透光部３１２および遮光層により形成された遮光部３１３で構
成されている。

半透光部３１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の
層を用いて形成することができる。遮光部３１３は、グレートーンマスクの遮光層と同様
の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられ
る。

ハーフトーンマスク３１４に露光するための光を照射した場合、図３（Ｂ−２）に示す
ように、遮光部３１３に重畳する領域における透光率は０％となり、遮光部３１３も半透
光部３１２も設けられていない領域における透光率は１００％となる。また、半透光部３
１２における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類または形
成する膜厚等により調整可能である。

多階調マスクを用いることにより、露光部分、中間露光部分、および未露光部分の３つ
の露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数（
代表的には二種類）の厚さの領域を有するレジストマスクを形成することができる。この
ため、多階調マスクを用いることで、トランジスタ１００の作製工程におけるフォトマス
クの枚数を削減することができる。

そこで、導電膜１０２上にハーフトーンマスクを用いたフォトリソグラフィ法により、
厚さの異なる領域を有するレジストマスク１５０を形成する。

図２（Ｂ）に示すハーフトーンマスクは、光を透過する基板１４０上に半透過層１４１
ａ、および遮光層１４１ｂで構成されている。したがって、レジストマスク１５０は、導
電膜１０２において、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形
成される領域は厚く、それ以外の領域は薄くなるように形成する（図２（Ｂ）参照）。な
お、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク
１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１
３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定
する。

次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチン
グ）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該
エッチングはドライエッチングで行えばよい。

次に、レジストマスク１５０を縮小（後退）させて、後に一対の第１の突起１２０ａ、
１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５
１を形成する（図４（Ａ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラ
ズマによるアッシングを用いればよい。

次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０
４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図４（Ｂ
）参照）。該エッチングを行う時間が長くなるほど、一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０の高さＨを高くすることができる。このとき、島状に加工され
た導電膜１０３において、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０
が形成される以外の領域が消失しないように、導電膜１０２のエッチングレートを考慮し
て、エッチング時間を調節する必要がある。

一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成する際に、レジス
トマスク１５０を縮小（後退）させて、形成したレジストマスク１５１を用いることによ
り、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０のチャネル長方向およ
びチャネル幅方向における端部は、ゲート電極１０４のチャネル長方向およびチャネル幅
方向における端部より内側に位置するように形成される（図１（Ａ）参照）。

一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を、異なるパターンを有
する２枚のフォトマスクを用いて、２回のフォトリソグラフィ工程と２回のエッチングを
行うことで形成すれば、一対の第１の突起１２０ａ、１２０ｂの側端および第２の突起１
３０の側端がゲート電極１０４の側端となるように形成することができる。この場合にお
いて、完成したトランジスタ１００の上面図は図２５（Ｂ）であり、図２５（Ｂ）の一点
鎖線Ａ−Ｂ間の断面図は図５である。

また、ゲート電極１０４を形成したあと、逆スパッタリング処理などのプラズマ処理を
行っても構わない。このような処理を行うことによって、一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０の角が削られ、曲面形状にでき、以降のトランジスタ１０
０の作製工程において形成する膜の被覆性を高めることができる。

次いで、ゲート電極１０４を覆うようにゲート絶縁膜１０５を形成する（図６（Ａ）参
照）。ゲート絶縁膜１０５の厚さは、１ｎｍ以上３００ｎｍ以下とすればよい。

ゲート絶縁膜１０５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコ
ニウムなどを用いればよく、積層または単層で設ければよい。例えば、熱酸化法、プラズ
マＣＶＤ法、スパッタリング法などで形成すればよい。後に形成する半導体膜１０８に酸
化物半導体膜を用いる場合、ゲート絶縁膜１０５は、加熱処理により酸素を放出する膜を
用いると好ましい。加熱処理により酸素を放出する膜を用いることで、後に形成する半導
体膜１０８に生じる欠陥を修復することができ、トランジスタ１００の電気特性の劣化を
抑制できる。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が１．０×１０^１８ｃｍ^−３以上、好ましくは３．０×１０^２０ｃｍ^−３以
上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以
下に説明する。

ＴＤＳ分析したときの気体の放出量は、検出したイオン強度の積分値に比例する。この
ため、当該積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算するこ
とができる。標準試料の基準値とは、所定の原子を含む試料において検出したイオン強度
の積分値に対する原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、お
よび絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式１で求
めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるイオン強度の
全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存
在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量
数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界におけ
る存在比率が極微量であるため考慮しない。

Ｎ_Ｏ２＝Ｎ_Ｈ２／Ｓ_Ｈ２×Ｓ_Ｏ２×α （数式１）

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準
試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、
Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関し
ては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電
子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料とし
て１×１０^１６ｃｍ^−３の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。

上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（
ＳｉＯ_Ｘ（Ｘ＞２））膜であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２
））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである
。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により
測定した値である。

ゲート絶縁膜１０５として、加熱により酸素放出される膜を用いることで、後述する酸
化物半導体膜１０７に酸素が供給され、ゲート絶縁膜１０５および後述する酸化物半導体
膜１０７の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じう
る電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ１００を電気特性
の劣化の少ないトランジスタとすることができる。

次いで、ゲート絶縁膜１０５上に酸化物半導体膜１０６を形成する（図６（Ｂ）参照）
。

酸化物半導体膜は、シリコン半導体に比べて大きなバンドギャップを有し、該酸化物半
導体膜をトランジスタ１００に用いることでオフ電流を低減させることができる。それゆ
え、トランジスタのオン・オフ比を確保することが容易になる。

なお、酸化物半導体膜は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金
属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−
Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−
Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ
系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系
の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、イン
ジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、
その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。こ
のとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にす
ることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。

なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子
数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さ
らに好ましくはＩｎ／Ｚｎ＝３以上３０以下とする。Ｚｎの原子数比を前述の範囲とする
ことで、トランジスタ１００の電界効果移動度を向上させることができる。ここで、化合
物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい
。

酸化物半導体膜として、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を
用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａ
およびＣｏなどを用いてもよい。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの
状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇ
ｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする
。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界
に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の
一部は窒素で置換されてもよい。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

ゲート絶縁膜１０５上に形成する酸化物半導体膜１０６は、スパッタリング法、分子線
エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により形成する。ここでは、
スパッタリング法により形成する。なお、酸化物半導体膜１０６は、厚さ１ｎｍ以上５０
ｎｍ以下で形成すればよい。

酸化物半導体膜１０６をＣＡＡＣ−ＯＳとする際には、基板１０１を加熱しながら酸化
物半導体膜１０６を形成すればよく、基板１０１を加熱する温度としては、１５０℃以上
４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。な
お、酸化物半導体膜の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に
対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳとすることができる。

スパッタリング法により酸化物半導体膜１０６を形成する際、できる限り酸化物半導体
膜１０６に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、
スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水
素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および
希ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の
高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用
いればよい。

上記のようにすることで、水素の混入が低減された酸化物半導体膜１０６を形成するこ
とができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜１０６は少なか
らず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定される酸化物半導体膜１
０６の窒素濃度は、５×１０^１８ｃｍ^−３未満となる。

また、ゲート絶縁膜１０５および酸化物半導体膜１０６は、真空下で連続して形成して
もよい。例えば、基板１０１上のゲート電極１０４の表面に付着した水素を含む不純物を
、熱処理またはプラズマ処理で除去した後、大気に暴露することなくゲート絶縁膜１０５
を形成し、続けて大気に暴露することなく酸化物半導体膜１０６を形成してもよい。この
ようにすることで、ゲート電極１０４の表面に付着した水素を含む不純物を低減し、また
、ゲート絶縁膜１０５と酸化物半導体膜１０６との界面に、大気成分が付着することを抑
制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製するこ
とができる。

次に、フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１０６上に形成
し、該レジストマスクを用いて、酸化物半導体膜１０６を所望の形状にエッチングし、島
状の酸化物半導体膜１０７を形成する（図７（Ａ）参照）。該エッチングは、ドライエッ
チングまたはウェットエッチングで行えばよい。

酸化物半導体膜１０７には、酸素欠損に起因して電荷が生じている場合がある。これは
、酸化物半導体膜１０６を形成する際、または酸化物半導体膜１０７を形成する際に生じ
る。一般に酸化物半導体における酸素欠損は、酸素欠損の一部がドナーとなり、キャリア
である電子を生じる。つまり、該電子の生成は、トランジスタ１００のしきい値電圧をマ
イナス方向に変動させる要因となる。そして、酸化物半導体膜１０７において、該電子の
生成は、酸化物半導体膜１０６（または酸化物半導体膜１０７）とゲート絶縁膜１０５と
の界面近傍で生じる酸素欠損おいて顕著である。

そこで、酸化物半導体膜１０７に、第１の加熱処理を行い、酸化物半導体膜１１１を形
成する（図７（Ｂ）参照）。なお、酸化物半導体膜１１１は、図１に示したトランジスタ
１００の半導体膜１０８に相当する。さらに、半導体膜１０８は、酸化物半導体膜１１１
のかわりに半導体特性を示す他の材料を適用してもよい。例えば、該材料としては、単結
晶シリコン膜もしくは多結晶シリコン膜に代表されるように結晶性を有するシリコン半導
体膜などがある。

第１の加熱処理は、酸化物半導体膜１０７から水素（水、水酸基または水素化物を含む
）を放出させると共に、ゲート絶縁膜１０５に含まれる酸素の一部を放出し、酸化物半導
体膜１０７中、およびゲート絶縁膜１０５と酸化物半導体膜１０７との界面近傍に酸素を
拡散させる。さらに、ゲート絶縁膜１０５と酸化物半導体膜１０７と界面準位および酸化
物半導体膜１０７の酸素欠損を低減し、完成したトランジスタ１００の酸化物半導体膜１
１１とゲート絶縁膜１０５との界面におけるキャリア捕獲の影響を小さくすることができ
る。従って、第１の加熱処理は、トランジスタ１００のしきい値電圧がマイナス方向へ変
動することを抑制することができる。

第１の加熱処理の温度は、上記を可能にする温度であり、具体的には、１５０℃以上基
板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以
上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は
、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう
。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素また
は希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超え
る熱処理は生産性の低下を招くため好ましくない。

第１の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体か
らの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば
、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、Ｌ
ＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、
ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ
、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射に
より、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を
行う装置である。

さらに、酸化物半導体膜１０７中の水素はドナーとなりキャリアである電子を生じる。
第１の加熱処理によって、酸化物半導体膜１０７は膜中の水素濃度が低減され、高純度化
された酸化物半導体膜１１１となる。酸化物半導体膜１１１の水素濃度は、５×１０^１８
ｃｍ^−３以下、好ましくは１×１０^１８ｃｍ^−３以下、より好ましくは５×１０^１７ｃｍ
^−３未満、さらに好ましくは１×１０^１６ｃｍ^−３以下である。なお、酸化物半導体膜１
１１中の水素濃度は、二次イオン質量分析法で測定されるものである。

第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素
を供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半
導体膜１１１を用いることで、トランジスタ１００のオフ電流を低減させることができる
。具体的には、室温（２５℃）でのオフ電流（ここでは、チャネル長が３μｍ、チャネル
幅が１μｍのトランジスタにおける値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×
１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、ＬｉやＮａなどのアルカリ
金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体膜１１１中
に２×１０^１６ｃｍ^−３以下、好ましくは、１×１０^１５ｃｍ^−３以下の濃度とことが好
ましい。さらに、アルカリ土類金属も不純物であるため含有量を少なくすることが好まし
い。

なお、トランジスタ１００の作製工程において、第１の加熱処理を行う順番は、酸化物
半導体膜１０７を形成した後だけではなく、酸化物半導体膜１０６を形成した後であれば
、いつ行ってもよい。さらに、第１の加熱処理は複数回行ってもよい。例えば、酸化物半
導体膜１０７を形成した後に１回行うだけではなく、酸化物半導体膜１０６を形成した後
と、酸化物半導体膜１０７を形成した後の２回行ってもよい。

まず、ゲート絶縁膜１０５および酸化物半導体膜１１１上に導電膜を形成する。該導電
膜は、ゲート電極１０４を形成する際に用いる導電膜１０２に適用可能な導電材料を用い
て、単層または積層して形成する。また、該導電膜の厚さは、特に限定はなく、上記導電
材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、
１０ｎｍ以上５００ｎｍ以下で形成すればよい。なお、該導電膜を形成する方法は導電膜
１０２と同様とすればよい。

次いで、形成した導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、
該レジストマスクを用いて該導電膜をエッチングし、一対の電極１０９ａ、１０９ｂを形
成する（図８（Ａ）参照）。該エッチングはドライエッチングまたはウェットエッチング
で行えばよい。なお、一対の電極１０９ａ、１０９ｂはソース電極およびドレイン電極と
して機能し、ソース配線およびドレイン配線としても機能する。

上記工程により、トランジスタ１００を形成することができる。なお、ここまでの作製
工程の後に、保護絶縁膜１１０を形成してもよい（図８（Ｂ）参照）。保護絶縁膜１１０
はゲート絶縁膜１０５と同様とすればよい。さらに、保護絶縁膜１１０を形成した後に第
２の加熱処理を行ってもよい。第２の加熱処理を行うことで、ゲート絶縁膜１０５中の酸
素の一部および保護絶縁膜１１０中の酸素の一部を、酸化物半導体膜１１１中、およびゲ
ート絶縁膜１０５と酸化物半導体膜１１１との界面近傍、酸化物半導体膜１１１と保護絶
縁膜１１０との界面近傍に拡散させることができ、酸化物半導体膜１１１の酸素欠損を補
うことができるため、トランジスタ１００の電気特性を向上させることができる。なお、
第２の加熱処理における装置および加熱条件は、第１の加熱処理と同様とすればよい。

以上より、トランジスタ１００のゲート電極１０４には一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０が設けられていることにより、上面図における一対の電極
１０９ａ、１０９ｂ間の距離である見かけ上のチャネル長に対して、実効上のチャネル長
Ｌを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることがで
きる。さらに、上面図における一対の電極１０９ａ、１０９ｂ間の幅である見かけ上のチ
ャネル幅に対して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ま
しくは１０倍以上の長さとすることができる。そのため、トランジスタのサイズを縮小し
ても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。
また、コストが低く、歩留まりの高い半導体装置を提供することができる。

なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができ
る。

（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタ１００とは異なる構造のトラン
ジスタについて説明する。

本発明の一態様は、ゲート電極に設けられる一対の第１の突起が複数であるボトムゲー
ト構造のトランジスタである。そこで、本実施の形態では、ゲート電極１０４に一対の第
１の突起１２０ａ、１２０ｂが複数設けられている形態について説明する。また、本実施
の形態は、実施の形態１と比較して一対の第１の突起１２０ａ、１２０ｂを設ける数が異
なるだけであるため、実施の形態１の説明は、適宜参照することができる。

本実施の形態は、一対の第１の突起１２０ａ、１２０ｂがゲート電極１０４に３組設け
られているトランジスタ２００を例に説明する。

図９（Ａ）はトランジスタ２００の上面図である。

トランジスタ２００は、基板１０１に、３組設けられた一対の第１の突起１２０ａ、１
２０ｂと、該一対の第１の突起１２０ａ、１２０ｂの間に設けられた第２の突起１３０と
を有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶
縁膜１０５と接して、且つ該一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３
０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ該一対の第１の突起１２
０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造
のトランジスタである。なお、図９（Ａ）において、ゲート絶縁膜１０５は、便宜上、図
示していない。

さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に３組
設けられた一対の第１の突起１２０ａ、１２０ｂのうち最も外側に配置される一対の第１
の突起１２０ａ、１２０ｂの頂面上に位置している。

また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極
１０４に３組設けられた一対の第１の突起１２０ａ、１２０ｂのうち最も外側に配置され
る一対の第１の突起１２０ａ、１２０ｂの頂面上に位置している。

ゲート電極１０４に設けられた３組の一対の第１の突起１２０ａ、１２０ｂの全ては、
チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている
。図９（Ｂ）は図９（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ２００の断面
図である。図９（Ｂ）に示すように、トランジスタ２００のＡ−Ｂ断面は、トランジスタ
１００と同様である。

トランジスタ２００の半導体膜１０８は、ゲート電極１０４に設けられた３組の一対の
第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従っ
て、トランジスタ２００は、三次元状のチャネル領域が形成され、トランジスタ２００動
作時に機能する実効上のチャネル長Ｌは、図９（Ａ）の一対の電極１０９ａ、１０９ｂ間
の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ
、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図９（Ｂ）参照）。

図９（Ｃ）は、図９（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ２００の断
面図である。

図９（Ｃ）に示すように、トランジスタ２００のＣ−Ｄ断面は、基板１０１と、一対の
第１の突起１２０ａ、１２０ｂのうちの一方である第１の突起１２０ａが離間して３つ設
けられたゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶
縁膜１０５と接して、且つゲート電極１０４およびゲート電極１０４に設けられた全ての
第１の突起１２０ａと重畳する半導体膜１０８と、半導体膜１０８と接して、且つゲート
電極１０４に設けられた全ての第１の突起１２０ａと重畳する一対の電極１０９ａ、１０
９ｂのうちの一方である電極１０９ａと、を有する。

トランジスタ２００の半導体膜１０８は、ゲート電極１０４に設けられた３組の一対の
第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ２００
は、三次元状のチャネル領域が形成され、トランジスタ２００の動作時に機能する実効上
のチャネル幅Ｗは、図９（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上
のチャネル幅に対して、少なくとも形状に沿って形成された一対の第１の突起１２０ａ、
１２０ｂの高さＨの分は、長くなる（図９（Ｃ）参照）。

実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、
実効上のチャネル幅Ｗおよび実効上のチャネル長Ｌが、３倍以上、好ましくは５倍以上、
さらに好ましくは１０倍以上の長さとなるように、３組の一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、
１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の
突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨは同じである。

また、ゲート電極１０４に設けられる一対の第１の突起の数は、特に限定はなく、作製
するトランジスタの大きさに合わせて適宜決めればよい。なお、ゲート電極に設ける一対
の第１の突起だけでなく、後述の実施の形態３で説明するように、第２の突起を複数設け
てもよい。このように、一対の第１の突起および第２の突起を複数設けることによって、
一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くできるため、ト
ランジスタの作製工程において形成される膜の被覆性を高めることができる。

以上より、トランジスタ２００は、トランジスタのサイズを縮小させつつ、実効上のチ
ャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル
幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比
を充分に確保された良好なスイッチング特性を有するトランジスタである。

ここで、トランジスタ２００の作製方法について説明する。

基板１０１に実施の形態１と同様にして導電膜１０２を形成する（図１０（Ａ）参照）
。

次に、ハーフトーンマスクを用いて、３組の一対の第１の突起１２０ａ、１２０ｂおよ
び第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるよ
うにレジストマスク１５０を形成する（図１０（Ｂ）参照）。なお、導電膜１０２におい
て、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないよ
うにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮
して、レジストマスク１５０の薄く形成される領域の厚さを決定する。

なお、ゲート電極１０４に設ける一対の第１の突起１２０ａ、１２０ｂの数をさらに増
やす場合は、多階調マスクを用いて形成する厚さの異なる領域を有するレジストマスクに
おいて、設ける一対の第１の突起１２０ａ、１２０ｂの数だけ、厚さの厚い領域を形成し
、それ以外の領域の厚さは薄くなるように形成すればよい。

次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチン
グ）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該
エッチングはドライエッチングで行えばよい。

次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ
、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１
５１を形成する（図１０（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素
プラズマによるアッシングを用いればよい。

次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０
４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１０（
Ｄ）参照）。

以降の作製工程は、トランジスタ１００と同様とすればトランジスタ２００を作製する
ことができる（図６乃至図８参照）。

以上より、本実施の形態に示すトランジスタ２００は、ゲート電極１０４に複数の一対
の第１の突起１２０ａ、１２０ｂおよび１つの第２の突起１３０を設けることで、見かけ
上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さら
に好ましくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対
して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍
以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネ
ル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コスト
が低く、歩留まりの高い半導体装置を提供することができる。

なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができ
る。

（実施の形態３）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジス
タについて説明する。

本発明の一態様は、ゲート電極に設けられる第２の突起が複数であるボトムゲート構造
のトランジスタである。そこで、本実施の形態では、ゲート電極１０４に第２の突起１３
０が複数設けられている形態について説明する。また、本実施の形態は、実施の形態１と
比較して第２の突起１３０を設ける数が異なるだけであるため、実施の形態１の説明を適
宜参照することができる。

本実施の形態は、第２の突起１３０がゲート電極１０４に２つ設けられているトランジ
スタ３００を例に説明する。

図１１（Ａ）はトランジスタ３００の上面図である。

トランジスタ３００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、該一
対の第１の突起１２０ａ、１２０ｂの間に２つ設けられた第２の突起１３０とを有するゲ
ート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５
と接して、且つ一対の第１の突起１２０ａ、１２０ｂおよび該第２の突起１３０に重畳す
る半導体膜１０８と、半導体膜１０８と接して、且つ該一対の第１の突起１２０ａ、１２
０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジ
スタである。なお、図１１（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示してい
ない。

さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設け
られた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極
１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方
向に延伸して２つ設けられた第２の突起１３０を挟んで対向して設けられている。

図１１（Ｂ）は図１１（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ３００の
断面図である。

図１１（Ｂ）に示すように、トランジスタ３００のＡ−Ｂ断面は、基板１０１と、一対
の第１の突起１２０ａ、１２０ｂおよび一対の第１の突起１２０ａ、１２０ｂの間に設け
られた２つの第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆う
ゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つゲート電極１０４、一対の第
１の突起１２０ａ、１２０ｂ、および全ての第２の突起１３０に重畳する半導体膜１０８
と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対
の電極１０９ａ、１０９ｂと、を有する。

トランジスタ３００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の
突起１２０ａ、１２０ｂおよび２つの第２の突起１３０の形状に沿って形成される。従っ
て、トランジスタ３００は、三次元状のチャネル領域が形成され、トランジスタ３００動
作時に機能する実効上のチャネル長Ｌは、図１１（Ａ）の一対の電極１０９ａ、１０９ｂ
間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０
ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１１（Ｂ）参照）。

図１１（Ｃ）は、図１１（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ３００
の断面図である。なお、図１１（Ｃ）に示すように、トランジスタ３００のＣ−Ｄ断面は
、トランジスタ１００と同様である。

トランジスタ３００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の
突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ３００は、三
次元状のチャネル領域が形成され、トランジスタ３００の動作時に機能する実効上のチャ
ネル幅Ｗは、図１１（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチ
ャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長
くなる（図１１（Ｃ）参照）。

実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、
実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上
、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０
ｂおよび２つの第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ
、１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１
の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さは同じである。

また、ゲート電極に設けられる第２の突起の数は、特に限定はなく、作製するトランジ
スタの大きさに合わせて適宜決めればよい。なお、ゲート電極に設ける第２の突起だけで
なく、実施の形態２で説明したように、一対の第１の突起を複数設けてもよい。このよう
に、一対の第１の突起および第２の突起を複数設けることによって、一組一組（一つ一つ
）の一対の第１の突起および第２の突起の高さを低くできるため、トランジスタの作製工
程において形成される膜の被覆性を高めることができる。

以上から、トランジスタ３００は、トランジスタのサイズを縮小させつつ、実効上のチ
ャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル
幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比
を充分に確保された良好なスイッチング特性を有するトランジスタである。

ここで、トランジスタ３００の作製方法について説明する。なお、トランジスタ３００
のＣ−Ｄ断面は、トランジスタ１００と同様であるため、トランジスタ３００のＡ−Ｂ断
面を例に説明する。

基板１０１に実施の形態１と同様にして導電膜１０２を形成する（図１２（Ａ）参照）
。

次に、ハーフトーンマスクを用いて、一対の第１の突起１２０ａ、１２０ｂおよび２つ
の第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるよ
うにレジストマスク１５０を形成する（図１２（Ｂ）参照）。なお、導電膜１０２におい
て、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないよ
うにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮
して、レジストマスク１５０の薄く形成される領域の厚さを決定する。

なお、ゲート電極１０４に設ける第２の突起１３０の数をさらに増やす場合は、多階調
マスクを用いて形成する厚さの異なる領域を有するレジストマスクにおいて、設ける第２
の突起１３０の数だけ、厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるよう
に形成すればよい。

次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチン
グ）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該
エッチングはドライエッチングで行えばよい。

次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ
、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１
５１を形成する（図１２（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素
プラズマによるアッシングを用いればよい。

次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０
４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１２（
Ｄ）参照）。

以降の作製工程は、トランジスタ１００と同様とすればトランジスタ３００を作製する
ことができる（図６乃至図８参照）。

以上より、本実施の形態に示すトランジスタ３００は、ゲート電極１０４に１つの一対
の第１の突起１２０ａ、１２０ｂおよび複数の第２の突起１３０を設けることで、見かけ
上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さら
に好ましくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対
して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍
以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネ
ル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コスト
が低く、歩留まりの高い半導体装置を提供することができる。

なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができ
る。

（実施の形態４）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジス
タについて説明する。

トランジスタ１００において、ゲート電極１０４は、一対の第１の突起１２０ａ、１２
０ｂ、および第２の突起１３０を含む領域と、一対の第１の突起１２０ａ、１２０ｂ、お
よび第２の突起１３０以外の領域と、を有しているものとみなすことができる。そこで、
本実施の形態では、上記２つの異なる領域において、それぞれの領域が互いに異なる導電
材料によって構成される形態について説明する。また、本実施の形態は、実施の形態１と
比較して一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を構成する導電材
料が異なるだけであるため、実施の形態１で説明したことは、本実施の形態に適用するこ
とができる。

本実施の形態は、異なる種類の導電材料を用いて、一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０が形成されたゲート電極１０４を有するトランジスタ４００を
例に説明する。

図１３（Ａ）はトランジスタ４００の上面図である。

トランジスタ４００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、一対
の第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有するゲート電
極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接し
て、且つ一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳する半導体
膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳
する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである
。なお、図１３（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。

さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設け
られた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極
１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方
向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。

図１３（Ｂ）は図１３（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ４００の
断面図である。

図１３（Ｂ）に示すように、トランジスタ４００のＡ−Ｂ断面は、基板１０１と、ゲー
ト電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と
接して、且つゲート電極１０４、該一対の第１の突起１２０ａ、１２０ｂ、および該第２
の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の
突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有する。

さらにゲート電極１０４は、領域１０４ａと、領域１０４ａに接して且つ分離して設け
られた一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を含む領域１０４ｂ
とを有している。そして、領域１０４ａおよび領域１０４ｂは互いに異なる導電材料から
構成されており、領域１０４ａは第１の導電材料、領域１０４ｂは第２の導電材料で構成
されている。

トランジスタ４００の半導体膜１０８は、ゲート電極１０４のうち、領域１０４ｂであ
る一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成され
る。従って、トランジスタ４００は、三次元状のチャネル領域が形成され、トランジスタ
４００動作時に機能する実効上のチャネル長Ｌは、図１３（Ａ）の一対の電極１０９ａ、
１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突
起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１３（Ｂ）
参照）。

図１３（Ｃ）は図１３（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ４００の
断面図である。

図１３（Ｃ）に示すように、トランジスタ４００のＣ−Ｄ断面は、基板１０１と、ゲー
ト電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と
接して、且つゲート電極１０４、および該第１の突起１２０ａに重畳する半導体膜１０８
と、半導体膜１０８と接して、且つ該第１の突起１２０ａと重畳する一対の電極１０９ａ
、１０９ｂのうち一方の電極１０９ａと、を有する。

さらにゲート電極１０４は、第１の導電材料で構成された領域１０４ａ上に領域１０４
ｂの一部であり、第２の導電材料で構成された一対の第１の突起１２０ａ、１２０ｂのう
ち一方である第１の突起１２０ａを有している。

トランジスタ４００の半導体膜１０８は、ゲート電極１０４のうち、領域１０４ｂの一
部である一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トラ
ンジスタ４００は、三次元状のチャネル領域が形成され、トランジスタ４００の動作時に
機能する実効上のチャネル幅Ｗは、図１３（Ａ）の一対の電極１０９ａ、１０９ｂの幅に
相当する見かけ上のチャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０
ｂの高さＨの分は、長くなる（図１３（Ｃ）参照。）。

実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、
実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上
、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、１０
９ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の突起
１２０ａ、１２０ｂおよび第２の突起１３０の高さは同じである。

また、ゲート電極に設けられる一対の第１の突起の数および第２の突起の数は、実施の
形態２および実施の形態３で説明したように複数にしてもよく、作製するトランジスタの
大きさに合わせて適宜決めればよい。一対の第１の突起および第２の突起を複数設けるこ
とによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くで
きるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる
。

以上から、トランジスタ４００は、トランジスタのサイズを縮小させつつ、実効上のチ
ャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル
幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比
を充分に確保された良好なスイッチング特性を有するトランジスタである。

ここで、トランジスタ４００の作製方法について説明する。なお、トランジスタ４００
のＡ−Ｂ断面およびＣ−Ｄ断面は、トランジスタ１００と同様であるため、トランジスタ
４００のＡ−Ｂ断面を例に説明する。

基板１０１に第１の導電材料を用いて導電膜１０２ａを形成する。導電膜１０２ａの上
に第２の導電材料を用いて、導電膜１０２ｂを形成する（図１４（Ａ）参照）。導電膜１
０２ａおよび導電膜１０２ｂ合わせて、実施の形態１に記載した導電膜１０２の厚さとな
るように形成すればよい。なお、導電膜１０２ａの厚さは、導電膜１０２ｂの厚さより薄
くてもよい。

第１の導電材料および第２の導電材料ともに、実施の形態１で説明した導電膜１０２に
適用可能な導電材料と同様であるが、第１の導電材料に、実施の形態１で説明した金属の
酸化物を用いる場合は、該酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極１０４
全体の抵抗を低減するために、第２の導電材料としてシート抵抗が１０Ω／ｓｑ以下の低
抵抗なものを用いることが好ましい。また、第１の導電材料および第２の導電材料として
は、仕事関数差が０．６ｅＶ以内、好ましくは０．２ｅＶ以内、さらに好ましくは０．１
ｅＶ以内となるものを用いることが好ましい。

図２（Ｂ）と同様にして、ハーフトーンマスクを用いて、一対の第１の突起１２０ａ、
１２０ｂおよび第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さ
は薄くなるようにレジストマスク１５０を形成する（図１４（Ｂ）参照）。なお、導電膜
１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形
成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間
の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定する。

なお、ゲート電極１０４に設ける一対の第１の突起１２０ａ、１２０ｂおよび第２の突
起１３０の数を複数にする場合は、多階調マスクを用いて形成する厚さの異なる領域を有
するレジストマスクにおいて、設ける一対の第１の突起１２０ａ、１２０ｂおよび第２の
突起１３０の数だけ、厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるように
形成すればよい。

次に、レジストマスク１５０を用いて、導電膜１０２ａおよび導電膜１０２ｂの一部を
選択的に除去（エッチング）する。このエッチングにより、島状に加工された導電膜１０
３ａおよび島状に加工された導電膜１０３ｂを形成する。なお、該エッチングは、導電膜
１０２ａおよび導電膜１０２ｂの両方ともエッチングできるエッチング条件を用いて、ド
ライエッチングを行えばよい。

次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ
、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１
５１を形成する（図１４（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素
プラズマによるアッシングを用いればよい。

次に、レジストマスク１５１を用いて島状に加工された導電膜１０３ｂをエッチングし
、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、領域１０４ａ
および領域１０４ｂ有するゲート電極１０４を形成する。そして、該エッチングの後にレ
ジストマスク１５１を除去する（図１４（Ｄ）参照）。該エッチングは、島状に加工され
た導電膜１０３ａに対して島状に加工された導電膜１０３ｂの選択比が高いエッチング条
件を用いて、ドライエッチングを行う必要がある。

以降の作製工程は、トランジスタ１００と同様とすればトランジスタ４００を作製する
ことができる（図６乃至図８参照）。

以上より、本実施の形態に示すトランジスタ４００は、ゲート電極１０４に第１の導電
材料で構成された領域１０４ａと、第２の導電材料で構成された一対の第１の突起１２０
ａ、１２０ｂおよび第２の突起１３０を含む領域１０４ｂを設けることで、見かけ上のチ
ャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さらに好ま
しくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対して、
実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の
長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響が
低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留ま
りの高い半導体装置を提供することができる。

なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができ
る。

（実施の形態５）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジス
タについて説明する。

本発明の一態様は、ボトムゲート構造のトランジスタに限らず、一対の第１の突起およ
び第２の突起が設けられた絶縁表面を有する構造物を形成するトップゲート構造のトラン
ジスタでもよい。そこで、本実施の形態では、一対の第１の突起１２０ａ、１２０ｂおよ
び第２の突起１３０が設けられた絶縁表面を有する構造物を有するトップゲート構造のト
ランジスタについて説明する。本実施の形態に示すトランジスタは実施の形態１に示した
トランジスタの変形例であるため、実施の形態１の説明は、適宜参照することができる。

ここでは、１つの一対の第１の突起１２０ａ、１２０ｂ、および１つの第２の突起１３
０が形成された絶縁表面を有する構造物を有するトランジスタ５００を例に説明する。

図１５（Ａ）はトランジスタ５００の上面図である。

トランジスタ５００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、一対
の第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有して且つ絶縁
表面を有する構造物５０４と、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１
３０に接する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０
ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、構造物５０４、半導体膜１０
８、および一対の電極１０９ａ、１０９ｂを覆うゲート絶縁膜１０５と、ゲート絶縁膜１
０５に接して、且つ一対の電極１０９ａ、１０９ｂの間に設けられるゲート電極５１０と
、を有するトップゲート構造のトランジスタである。なお、図１５（Ａ）において、ゲー
ト絶縁膜１０５は、便宜上、図示していない。

さらに、チャネル幅方向において、半導体膜１０８の側端は、絶縁表面を有する構造物
５０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。

また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、絶縁表面を
有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に
位置する。

絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、
チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている
。

図１５（Ｂ）は図１５（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ５００の
断面図である。

半導体膜１０８は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２
０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジス
タ５００は、三次元状のチャネル領域が形成され、トランジスタ５００動作時に機能する
実効上のチャネル長Ｌは、図１５（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当
する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂお
よび第２の突起１３０の高さＨの分は、長くなる（図１５（Ｂ）参照）。

「一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ」とは、一対の
第１の突起１２０ａ、１２０ｂおよび第２の突起１３０頂面から絶縁表面を有する構造物
５０４の底面に下ろした垂線において、該頂面から、絶縁表面を有する構造物５０４の一
対の突起１２０ａ、１２０ｂおよび第２の突起１３０以外の領域における上面までの距離
に相当する。

図１５（Ｃ）は、図１５（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ５００
の断面図である。

図１５（Ｃ）に示すように、トランジスタ５００のＣ−Ｄ断面は、基板１０１と、一対
の第１の突起１２０ａ、１２０ｂのうちの一方である第１の突起１２０ａを有して且つ絶
縁表面を有する構造物５０４と、該第１の突起１２０ａを覆う半導体膜１０８と、半導体
膜１０８と接して、且つ該第１の突起１２０ａと重畳する一対の電極１０９ａ、１０９ｂ
のうちの一方である電極１０９ａと、絶縁表面を有する構造物５０４、半導体膜１０８、
電極１０９ａを覆うゲート絶縁膜１０５を有する。

半導体膜１０８は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２
０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ５００は、三次元状の
チャネル領域が形成され、トランジスタ５００の動作時に機能する実効上のチャネル幅Ｗ
は、図１５（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅
に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（
図１５（Ｃ）参照）。これにより、トランジスタのサイズを縮小しつつ、トランジスタ５
００のオン電流を増大させることができる。

実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、
実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上
、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０の高さＨを選択する。

また、ゲート電極に設けられる一対の第１の突起の数および第２の突起の数は、実施の
形態２および実施の形態３で説明したように複数にしてもよく、作製するトランジスタの
大きさに合わせて適宜決めればよい。一対の第１の突起および第２の突起を複数設けるこ
とによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くで
きるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる
。

以上から、トランジスタ５００は、トランジスタのサイズを縮小させつつ、実効上のチ
ャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル
幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比
を充分に確保された良好なスイッチング特性を有するトランジスタである。

なお、図１５に示したトランジスタ５００において、一対の電極１０９ａ、１０９ｂと
ゲート電極５１０とは重畳していない構成であるが、これに限定されるものではない。例
えば、一対の電極１０９ａ、１０９ｂとゲート電極５１０とは重畳する構成であってもよ
い。

また、図示していないが、トランジスタ５００は、半導体膜１０８の一対の電極１０９
ａ、１０９ｂおよびゲート電極５１０と重畳しない領域に、ＬＤＤ領域としてドーパント
が添加された低抵抗領域を設けてもよい。ＬＤＤ領域を設けることによってホットキャリ
ア劣化などのトランジスタ５００の劣化が抑制され、トランジスタ５００の信頼性を向上
させることができる。また、一対の電極１０９ａ、１０９ｂとゲート電極５１０とで形成
される寄生容量を低減することができるため、トランジスタ５００の動作速度を速くする
ことができる。

トランジスタ５００の構造は、図１５に示されたものに限定されない。例えば、図１５
に示したトランジスタ５００は、一対の電極１０９ａ、１０９ｂの下面と半導体膜１０８
の上面とが接するトップコンタクト構造であるが、一対の電極１０９ａ、１０９ｂの上面
と半導体膜１０８の下面とが接するボトムコンタクト構造であってもよい。また、半導体
膜１０８、一対の第１の突起１２０ａ、１２０ｂ、第２の突起１３０、および一対の電極
１０９ａ、１０９ｂのチャネル方向およびチャネル幅方向における側端の位置は、実施の
形態１と同様に、適宜選択できる。

ここで、トランジスタ５００の作製方法について説明する。なお、トランジスタ５００
のＡ−Ｂ断面を例に説明する。

基板１０１は実施の形態１と同様とすればよく、基板１０１に絶縁材料を用いて、絶縁
膜５０２を形成する（図１６（Ａ）参照）。絶縁膜５０２の厚さは、実施の形態１で説明
した導電膜１０２に同様とする。

絶縁膜５０２は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニ
ウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなど
の有機化合物を用いればよい。

また、トランジスタ５００の半導体膜１０８として酸化物半導体膜を用いる場合は、絶
縁膜５０２として、加熱処理により酸素を放出する膜を用いると好ましい。加熱により酸
素放出される膜を用いることで、後に形成される酸化物半導体膜１０７に酸素が供給され
、後に形成される絶縁表面を有する構造物５０４と、後に形成される酸化物半導体膜１０
７との界面準位を低減できる。従って、トランジスタ５００の動作に起因して生じうる電
荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ５００を電気特性の劣
化の少ないトランジスタとすることができる。

なお、基板１０１と絶縁膜５０２との間に下地絶縁膜を形成してもよい。下地絶縁膜は
、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止
する他に、トランジスタ５００の作製工程におけるエッチング工程によって、基板１０１
がエッチングされることを防ぐ。それゆえ、下地絶縁膜の厚さは特に限定はないが、５０
ｎｍ以上とすることが好ましい。

下地絶縁膜は、ゲート絶縁膜１０５に適用可能な膜種から適宜選択して形成すればよい
。アルカリ金属の侵入防止のためには、下地絶縁膜として、窒化物絶縁膜を用いることが
好ましい。

実施の形態１と同様に、ハーフトーンマスクを用いて、厚さの異なる領域を有するレジ
ストマスク１５０を形成する。レジストマスク１５０は、一対の第１の突起１２０ａ、１
２０ｂおよび第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは
薄くなるように形成する（図１６（Ｂ）参照）。なお、導電膜１０２において、ゲート電
極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一
対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジス
トマスク１５０の薄く形成される領域の厚さを決定すればよい。なお、ハーフトーンマス
クの代わりにグレートーンマスクのように他の多階調マスクを用いてもよい。

また、絶縁表面を有する構造物５０４に設けられる一対の第１の突起１２０ａ、１２０
ｂおよび第２の突起１３０の数を複数にする場合は、多階調マスクを用いて形成する厚さ
の異なる領域を有するレジストマスクにおいて、設けられる一対の第１の突起１２０ａ、
１２０ｂおよび第２の突起１３０の数だけ厚さの厚い領域を形成し、それ以外の領域の厚
さは薄くなるように形成すればよい。

レジストマスク１５０を用いて、絶縁膜５０２の一部を選択的に除去（エッチング）す
る。このエッチングにより、島状に加工された絶縁膜５０３を形成する。なお、該エッチ
ングはドライエッチングで行えばよい。

レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ、１２
０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を
形成する（図１６（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズ
マによるアッシングを用いればよい。

レジストマスク１５１を用いて島状に加工された絶縁膜５０３の一部をエッチングして
、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、絶縁表面を有
する構造物５０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去
する（図１６（Ｄ）参照）。

また、絶縁表面を有する構造物５０４を形成したあと、逆スパッタリング処理などのプ
ラズマ処理を行ってもよい。このような処理を行うことによって、一対の第１の突起１２
０ａ、１２０ｂおよび第２の突起１３０の上端部の角が削られ、曲面形状にでき、以降の
トランジスタ５００の作製工程において形成する膜の被覆性を高めることができる。

絶縁表面を有する構造物５０４を覆って酸化物半導体膜１０６を形成する。酸化物半導
体膜１０６は実施の形態１と同様にして形成する（図１７（Ａ）参照）。

フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１０６上に形成し、該
レジストマスクを用いて、酸化物半導体膜１０６を所望の形状にエッチングし、島状の酸
化物半導体膜１０７を形成する（図１７（Ｂ）参照）。該エッチングは、ドライエッチン
グまたはウェットエッチングで行えばよい。

酸化物半導体膜１０７から水素（水、水酸基または水素化物を含む）を放出させると共
に、ゲート絶縁膜１０５に含まれる酸素の一部を放出し、酸化物半導体膜１０７中、およ
びゲート絶縁膜１０５と酸化物半導体膜１０７との界面近傍に酸素を拡散させるために、
第１の加熱処理を行い、酸化物半導体膜１１１を形成する（図１７（Ｃ）参照）。なお、
酸化物半導体膜１１１は、図１５に示す半導体膜１０８に相当する。さらに、実施の形態
１と同様に、半導体膜１０８は、酸化物半導体膜１１１のかわりに半導体特性を示す他の
材料を適用してもよい。

第１の加熱処理によって、ゲート絶縁膜１０５と酸化物半導体膜１０７と界面準位およ
び酸化物半導体膜１０７の酸素欠損を低減し、完成したトランジスタ５００の酸化物半導
体膜１１１とゲート絶縁膜１０５との界面におけるキャリア捕獲の影響を小さくすること
ができる。

第１の加熱処理の条件および装置は、実施の形態１と同様である。

また、第１の加熱処理によって形成される酸化物半導体膜１１１の水素濃度は実施の形
態１と同様である。アルカリ金属およびアルカリ土類金属は酸化物半導体膜１１１にとっ
て不純物であるため、含有量は少ないことが好ましく、酸化物半導体膜１１１中に含まれ
るアルカリ金属の濃度は実施の形態１と同様である。

なお、トランジスタ５００の作製工程において、第１の加熱処理を行う順番は、酸化物
半導体膜１０７を形成した後だけではなく、酸化物半導体膜１０６を形成した後であれば
、いつ行ってもよい。さらに、第１の加熱処理は複数回行ってもよい。例えば、酸化物半
導体膜１０７を形成した後に１回行うだけではなく、酸化物半導体膜１０６を形成した後
と、酸化物半導体膜１０７を形成した後の２回行ってもよい。

次いで、酸化物半導体膜１１１上に一対の電極１０９ａ、１０９ｂを形成する（図１７
（Ｄ）参照）。一対の電極１０９ａ、１０９ｂは実施の形態１と同様にして形成すればよ
い。なお、一対の電極１０９ａ、１０９ｂはソース電極およびドレイン電極として機能し
、ソース配線およびドレイン配線としても機能する。

次いで、絶縁表面を有する構造物５０４、酸化物半導体膜１１１、および一対の電極１
０９ａ、１０９ｂを覆うゲート絶縁膜１０５を形成する（図１８（Ａ）参照）。なお、ゲ
ート絶縁膜１０５は、実施の形態１で説明した膜種から適宜選択して形成すればよい。

次いで、ゲート絶縁膜１０５と接して、且つ第２の突起１３０と重畳するゲート電極５
１０を形成する（図１８（Ｂ）参照）。ゲート電極５１０は、実施の形態１で説明したゲ
ート電極１０４に適用可能な導電材料を用いて導電膜を形成し、該導電膜にフォトリソグ
ラフィ工程およびエッチング工程を行ってゲート電極５１０を形成する。ゲート電極５１
０の厚さは、一対の電極１０９ａ、１０９ｂと同様にすればよい。

また、酸化物半導体膜１１１の一対の電極１０９ａ、１０９ｂおよびゲート電極５１０
と重畳しない領域に、ＬＤＤ領域としてドーパントが添加された低抵抗領域を設ける場合
は、一対の電極１０９ａ、１０９ｂおよびゲート電極５１０をマスクとしてドーパントを
添加することにより、セルフアラインに低抵抗領域を形成することができる。なお、ドー
パントとしては一導電性を付与できる元素として、イオンドーピング法またはイオンイン
プランテーション法を用いて添加すればよい。

上記工程により、トランジスタ５００を形成することができる。なお、ここまでの作製
工程の後に、保護絶縁膜１１０を形成してもよい（図１８（Ｃ）参照）。保護絶縁膜１１
０は、ゲート絶縁膜１０５と同様とすればよい。さらに、保護絶縁膜１１０を形成した後
に第２の加熱処理を行ってもよい。第２の加熱処理を行うことで、下地絶縁膜中の酸素の
一部、絶縁表面を有する構造物５０４中の酸素の一部、ゲート絶縁膜１０５中の酸素の一
部および保護絶縁膜１１０中の酸素の一部を、酸化物半導体膜１１１中や、下地絶縁膜お
よびゲート絶縁膜１０５と酸化物半導体膜１１１との界面近傍や、ゲート絶縁膜１０５と
保護絶縁膜１１０との界面近傍に拡散させることができるため、トランジスタ５００の電
気特性を向上させることができる。なお、第２の加熱処理における装置および加熱条件は
、第１の加熱処理と同様とすればよい。

以上より、絶縁表面を有する構造物５０４には一対の第１の突起１２０ａ、１２０ｂお
よび第２の突起１３０が設けられていることにより、上面図における一対の電極１０９ａ
、１０９ｂ間の距離である見かけ上のチャネル長に対して、実効上のチャネル長を３倍以
上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さら
に、上面図における一対の電極１０９ａ、１０９ｂ間の幅である見かけ上のチャネル幅に
対して、実効上のチャネル幅を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍
以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネ
ル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コスト
が低く、歩留まりの高い半導体装置を提供することができる。

なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができ
る。

（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを
用いて、半導体記憶装置を作製する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ、フリップフロップな
どの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）がある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成
領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持する
ことで記憶を行うフラッシュメモリがある。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態
５のいずれかで示したトランジスタを適用することができる。

まずは、実施の形態１乃至実施の形態５のいずれかで示したトランジスタを適用した半
導体記憶装置であるメモリセルについて図１９を用いて説明する。

メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジ
スタＴｒと、キャパシタＣと、を有する（図１９（Ａ）参照）。

ここで、半導体記憶装置の集積度を高めていくと、トランジスタＴｒもそれに伴いサイ
ズを縮小していく必要が生じる。ところが、単にトランジスタＴｒのサイズを縮小してい
くと、ある程度以下のサイズとしたとき、トランジスタＴｒにおける短チャネル効果が無
視できなくなる。これは、短チャネル効果により、パンチスルー現象によるリーク電流が
流れやすくなり、トランジスタがスイッチング素子として機能しなくなるためである。

本発明の一形態のトランジスタをトランジスタＴｒに適用することで、トランジスタＴ
ｒの占有面積を小さくでき、かつ実効上のチャネル長を長くすることができる。そのため
、より半導体記憶装置の集積度を高めることが可能となる。

なお、キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によっ
て図１９（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１
まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低
減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿
１の間にリフレッシュをする必要がある。

ここで、トランジスタＴｒのチャネル領域を形成する半導体膜に酸化物半導体膜を用い
ると、酸化物半導体膜を用いたトランジスタはオフ電流が小さいため、保持期間Ｔ＿１を
長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費
電力を低減することができる。例えば、実施の形態１で記述したように、オフ電流が１×
１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下となった酸化物半導体膜を用いたト
ランジスタでメモリセルを構成すると、電力を供給せずに数日間〜数十年間に渡ってデー
タを保持することが可能となる。

図１９（Ｃ）および図１９（Ｄ）に、実施の形態１および実施の形態５で示したトラン
ジスタで構成したメモリセルの断面構造の一例を示す。なお、図１９（Ｃ）および図１９
（Ｄ）には、実施の形態１乃至実施の形態５で示したいずれのトランジスタも適用するこ
とができるが、例として、トランジスタ１００およびトランジスタ５００を適用した場合
を示す。

図１９（Ｃ）は、基板１０１上に設けられた半導体膜１０８を有するトランジスタ１０
０およびキャパシタ１９０の断面構造である。なお、キャパシタ１９０は、トランジスタ
１００のゲート電極１０４と同一の層かつ同一の導電材料で構成される第１の容量電極と
、一対の電極１０９ａ、１０９ｂの一方である電極１０９ｂと接続する第２の容量電極と
、第１の容量電極および第２の容量電極の間に設けられたゲート絶縁膜１０５と同一の層
かつ同一材料である誘電体層と、で構成される。トランジスタ１００のみならず、キャパ
シタ１９０に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状
を得ることができるため、キャパシタの占有面積も縮小することができる。

図１９（Ｄ）は、基板１０１上に設けられた半導体膜１０８を有するトランジスタ５０
０およびキャパシタ１９１の断面構造である。なお、キャパシタ１９１は、トランジスタ
５００のゲート電極５１０と同一の層かつ同一の導電材料で構成される第１の容量電極と
、トランジスタ５００の一対の電極１０９ａ、１０９ｂの一方である電極１０９ｂと接続
する第２の容量電極と、第１の容量電極および第２の容量電極の間に設けられたトランジ
スタ５００のゲート絶縁膜１０５と同一の層かつ同一の材料である誘電体層と、で構成さ
れる。トランジスタ５００のみならず、キャパシタ１９１に対しても本発明の一態様を適
用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占
有面積も縮小することができる。

以上のように、キャパシタに対して本発明の一態様を適用することができる。以後、図
示しないが、他の形態に上記キャパシタ構造を適用しても構わない。

以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され
、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。

次に、実施の形態１乃至実施の形態５のいずれかで示したトランジスタを適用した半導
体記憶装置であるメモリセルについて図１９と異なる例について図２０を用いて説明する
。

図２０（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と
、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿
１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴ
ｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接
続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配
線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴ
ｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。

図１９で示す半導体記憶装置と同様、図２０で示す半導体記憶装置も集積度を高めてい
くと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小して
いく必要が生じる。図２０で示す半導体記憶装置は図１９で示す半導体記憶装置よりも用
いるトランジスタの数が多いため、集積度を高めるためにはさらにトランジスタのサイズ
を縮小することが重要となる。

本発明の一形態のトランジスタをトランジスタＴｒ＿１およびトランジスタＴｒ＿２に
適用することで、トランジスタの占有面積は小さくでき、かつ実効上のチャネル長を長く
することができる。そのため、より半導体記憶装置の集積度を高めることが可能となる。

なお、本実施の形態に示す半導体記憶装置は、フローティングゲートＦＧの電位に応じ
て、トランジスタＴｒ＿２のしきい値が変動することを利用したものである。例えば、図
２０（Ｂ）は容量配線ＣＬの電位Ｖ＿ＣＬと、トランジスタＴｒ＿２を流れるドレイン電
流Ｉｄｓ＿２との関係を説明する図である。

ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電位を調整す
ることができる。例えば、ソース配線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート
配線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位
以上とすることで、フローティングゲートＦＧの電位をＨＩＧＨにすることができる。ま
た、ゲート配線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とする
ことで、フローティングゲートＦＧの電位をＬＯＷにすることができる。

そのため、ＦＧ＝ＬＯＷで示したＶ＿ＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示
したＶ＿ＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷで
は、Ｖ＿ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧ
Ｈでは、Ｖ＿ＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして
、データを記憶することができる。

ここで、トランジスタＴｒ＿１として、チャネル領域を形成する半導体膜に酸化物半導
体膜を用いたトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくする
ことができるため、フローティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１
を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保
持することができる。

なお、トランジスタＴｒ＿２として、チャネル領域を形成する半導体膜に酸化物半導体
膜を用いたトランジスタを適用してもよい。

次に、図２０に示した半導体記憶装置において、キャパシタを含まない構成について図
２１を用いて説明する。

図２１は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トラ
ンジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソ
ースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２
のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続する
ドレイン配線ＤＬ＿２と、を有し、トランジスタＴｒ＿１のドレインはトランジスタＴｒ
＿２のゲートと接続している。

なお、トランジスタＴｒ＿１のチャネル領域を形成する半導体膜に酸化物半導体膜を用
いると、キャパシタを設けなくてもＴｒ＿１のドレインとＴｒ＿２のゲートの間に電荷を
保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタ
を設けた場合と比べ集積度を高めることができる。

集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴
いサイズを縮小していく必要が生じる。キャパシタを設けない構成とすることで、トラン
ジスタのサイズを縮小することがさらに重要となる。

本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２の少なくともいず
れかに適用することで、トランジスタの占有面積は小さくした際も、実効上のチャネル長
を長くすることができる。そのため、より集積度を高めることが可能となる。

また、本実施の形態では、配線を４本または５本用いる半導体記憶装置を示したが、こ
れに限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬ＿２を共
通にする構成としても構わない。

以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され
、長期間の信頼性が高く、かつ消費電力の小さい半導体装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態７）
実施の形態１乃至実施の形態６のいずれかを一部に適用して、ＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。

図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示す
ＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９
３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１
１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１
９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ
）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けても
よい。もちろん、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎ
ず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各
種回路に供給する。

図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レ
ジスタ１１９６の記憶素子には、実施の形態６に記載されているいずれかの記憶素子を用
いることができる。

図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９
１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジ
スタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選
択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容
量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行
われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図２２（Ｂ）または図２２（Ｃ）に示すように、記憶素子群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図２２（Ｂ）および図２２（Ｃ）の回路の説
明を行う。

図２２（Ｂ）および図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッ
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。

図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複
数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施
の形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する
各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖ
ＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、
信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体を活性層に有する
トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ
Ａによりスイッチングが制御される。

なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。

また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有
する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、
スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていて
もよい。

また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッ
チング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置
の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素
子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減
することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

実施の形態１乃至実施の形態６のいずれかをＣＰＵの一部に適用することにより、ＣＰ
Ｕの集積度を高めることが可能となる。また、ＣＰＵの消費電力を低減することが可能と
なる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを
用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に
本発明の一形態を適用した例について説明するが、これに限定されるものではない。例え
ば、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適
用することも、当業者であれば容易に想到しうるものである。

図２３にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置
は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２
０００を有する。画素２０００は、トランジスタ２０３０と、キャパシタ２０２０と、液
晶素子２０１０と、を含む。こうした画素２０００が複数集まって液晶表示装置の画素部
を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲ
ート線ＧＬと記載する。

トランジスタ２０３０は、実施の形態１乃至実施の形態５のいずれかで示したトランジ
スタを用いる。本発明の一態様であるトランジスタを用いることで、トランジスタの占有
面積が低減するため、開口率の高い表示装置を得ることができる。

ゲート線ＧＬはトランジスタ２０３０のゲートと接続し、ソース線ＳＬはトランジスタ
２０３０のソースと接続し、トランジスタ２０３０のドレインは、キャパシタ２０２０の
一方の容量電極および液晶素子２０１０の一方の画素電極と接続する。キャパシタ２０２
０の他方の容量電極および液晶素子２０１０の他方の画素電極は、共通電極と接続する。
なお、共通電極はゲート線ＧＬと同一の層かつ同一の導電材料で設けることができる。

また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態
１乃至実施の形態５のいずれかに示したトランジスタを含んでもよい。該トランジスタを
適用することで、トランジスタが縮小できるため、表示装置の額縁面積を低減することが
可能となる。また、消費電力を低減することができる。

また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態
１乃至実施の形態５のいずれかに示したトランジスタを含んでもよい。該トランジスタを
適用することで、トランジスタが縮小できるため、表示装置の額縁面積を縮小することが
可能となる。また、消費電力を低減することができる。

なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された
基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、または
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続して
もよい。

また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが
好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

ゲート線ＧＬにトランジスタ２０３０のしきい値電圧以上になるように電位を印加する
と、ソース線ＳＬから供給された電荷がトランジスタ２０３０のドレイン電流となってキ
ャパシタ２０２０に電荷が蓄積される。一行分の充電後、該行にあるトランジスタ２０３
０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２０２０に
蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシ
タ２０２０の充電を行う。このようにして、１行〜ｂ行の充電を行う。

なお、トランジスタ２０３０のチャネル領域を形成する半導体膜に酸化物半導体膜を用
いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少な
い画像（静止画を含む。）では、表示の書き換え周波数を低減でき、消費電力の低減が可
能となる。また、キャパシタ２０２０の容量をさらに小さくすることが可能となるため、
充電に必要な消費電力を低減することができる。

以上のように、本発明の一態様によって、開口率が高く、信頼性が高く、かつ消費電力
の小さい表示装置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態８のいずれかを適用した電子機器の例
について説明する。

図２４（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロ
フォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備
し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメ
ラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無
線回路または記憶回路に本発明の一態様を適用することもできる。

図２４（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備す
る。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用い
ることで、表示部９３１１のサイズを大きくしたときにも消費電力の低いディスプレイと
することができる。

図２４（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、
マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部
９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサ
に本発明の一態様を適用することもできる。

本発明の一態様を用いることで、電子機器のコストを下げることができ、消費電力を低
減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

１００ トランジスタ
１０１ 基板
１０２ 導電膜
１０２ａ 導電膜
１０２ｂ 導電膜
１０３ 導電膜
１０３ａ 導電膜
１０３ｂ 導電膜
１０４ ゲート電極
１０４ａ 領域
１０４ｂ 領域
１０５ ゲート絶縁膜
１０６ 酸化物半導体膜
１０７ 酸化物半導体膜
１０８ 半導体膜
１０９ａ 電極
１０９ｂ 電極
１１０ 保護絶縁膜
１１１ 酸化物半導体膜
１２０ａ 突起
１２０ｂ 突起
１３０ 突起
１４０ 基板
１４１ａ 半透過層
１４１ｂ 遮光層
１５０ レジストマスク
１５１ レジストマスク
１９０ キャパシタ
１９１ キャパシタ
２００ トランジスタ
３００ トランジスタ
３０１ 基板
３０２ 遮光部
３０３ 回折格子部
３０４ グレートーンマスク
３１１ 基板
３１２ 半透光部
３１３ 遮光部
３１４ ハーフトーンマスク
４００ トランジスタ
５００ トランジスタ
５０２ 絶縁膜
５０３ 絶縁膜
５０４ 構造物
５１０ ゲート電極
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ 画素
２０１０ 液晶素子
２０２０ キャパシタ
２０３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (7)

1. 一対の第１の突起と、前記一対の第１の突起の間に設けられる第２の突起とを有し、且つ絶縁表面を有する構造物と、
   前記一対の第１の突起および前記第２の突起に接する半導体膜と、
   前記半導体膜と接して、且つ前記一対の第１の突起に重畳する一対の電極と、
   前記構造物、前記半導体膜、および前記一対の電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜に接して、且つ前記一対の電極の間に設けられるゲート電極と、を有し、
   チャネル幅方向における前記半導体膜の側端は、前記一対の第１の突起の頂面より外側であり、
   前記チャネル幅方向における前記一対の電極の側端は、前記一対の第１の突起の頂面より外側であることを特徴とする半導体装置。
2. 複数の一対の第１の突起と、前記複数の一対の第１の突起の間に設けられる第２の突起とを有し、且つ絶縁表面を有する構造物と、
   前記複数の一対の第１の突起および前記第２の突起に接する半導体膜と、
   前記半導体膜と接して、且つ前記複数の一対の第１の突起に重畳する一対の電極と、
   前記構造物、前記半導体膜、および前記一対の電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜に接して、且つ前記一対の電極の間に設けられるゲート電極と、を有し、
   チャネル幅方向における前記半導体膜の側端は、前記複数の一対の第１の突起のうち異なる一対の第１の突起の頂面上にあり、
   前記チャネル幅方向における前記一対の電極の側端は、前記複数の一対の第１の突起のうち異なる前記一対の第１の突起の頂面上にあることを特徴とする半導体装置。
3. 請求項１または２において、
   前記第２の突起は、前記半導体膜のチャネル長方向において、複数設けられていることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記絶縁表面を有する構造物は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記半導体膜に形成される実効上のチャネル長は、上面から見た前記一対の電極間の距離である見かけ上のチャネル長に対して３倍以上の長さを有することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記半導体膜に形成される実効上のチャネル幅は、上面から見た前記一対の電極の幅である見かけ上のチャネル幅に対して３倍以上の長さを有することを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記半導体膜は、酸化物半導体膜であることを特徴とする半導体装置。

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