JP6099368B2 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP6099368B2
JP6099368B2 JP2012254482A JP2012254482A JP6099368B2 JP 6099368 B2 JP6099368 B2 JP 6099368B2 JP 2012254482 A JP2012254482 A JP 2012254482A JP 2012254482 A JP2012254482 A JP 2012254482A JP 6099368 B2 JP6099368 B2 JP 6099368B2
Authority
JP
Japan
Prior art keywords
potential
data
effect transistor
field effect
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012254482A
Other languages
English (en)
Other versions
JP2013131286A (ja
JP2013131286A5 (ja
Inventor
拓郎 王丸
拓郎 王丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012254482A priority Critical patent/JP6099368B2/ja
Publication of JP2013131286A publication Critical patent/JP2013131286A/ja
Publication of JP2013131286A5 publication Critical patent/JP2013131286A5/ja
Application granted granted Critical
Publication of JP6099368B2 publication Critical patent/JP6099368B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明の一態様は、記憶回路に関する。また、記憶回路を備える記憶装置に関する。
近年、全てのトランジスタが同一の導電型である回路（単極性回路ともいう）を用いたデバイスの開発が進められている。
上記単極性回路としては、例えば論理回路であるインバータなどが挙げられる。
例えば、互いに同じ半導体材料からなるチャネル形成領域を有するＰチャネル型トランジスタとＮチャネル型トランジスタで移動度が極端に異なる場合、該Ｐチャネル型トランジスタと該Ｎチャネル型トランジスタを用いてインバータを構成することは難しい。しかしながら、全て同一の導電型のトランジスタを用いることにより、容易にインバータを構成できる。
さらに、上記インバータを用いたデバイスの一例として記憶回路が挙げられる（例えば特許文献１）。
例えば、特許文献１に示す記憶回路は、スタティックランダムアクセスメモリ（ＳＲＡＭともいう）のメモリセルである。特許文献１に示す記憶回路は、２つのインバータと、２つのスイッチトランジスタと、を備え、２つのインバータのそれぞれは、上記単極性回路からなるインバータである。
特開平７−２８２５８４号公報
従来の記憶回路では、消費電力が大きいといった問題があった。
例えば、特許文献１に示す記憶回路では、インバータを構成するデプレッション型トランジスタのソース及びドレインの間に、常に電流が流れ、データを保持している間もリーク電流が流れてしまうため、例えば上記ＳＲＡＭの大容量化に伴い消費電力が大きくなる。
また、特許文献１に示す記憶回路では、電源電圧の供給を停止すると保持されたデータが消失してしまう。このため、データを保持している間、常に電源電圧を供給し続けなければならず、消費電力が大きくなる。
本発明の一態様では、消費電力を低減することを課題の一つとする。
本発明の一態様では、互いに同一の導電型である２つの電界効果トランジスタを備えるインバータを用いて記憶回路を構成する。２つの電界効果トランジスタのうちの一つは、制御信号に応じてソース及びドレインの間の電流量が変化する電界効果トランジスタである。上記構成にすることにより、例えば保持期間におけるリーク電流の抑制を図る。
本発明の一態様は、第１のデータ及び第２のデータを記憶する機能を有し、制御信号に従って前記第１のデータ及び前記第２のデータの書き換え及び読み出しが行われるラッチ部と、前記制御信号に従ってオン状態又はオフ状態になることにより、前記ラッチ部に記憶される前記第１のデータの書き換え及び読み出しを制御する第１のスイッチ部と、前記制御信号に従ってオン状態又はオフ状態になることにより、前記ラッチ部に記憶される前記第２のデータの書き換え及び読み出しを制御する第２のスイッチ部と、を含み、前記ラッチ部は、入力端子の電位が前記第１のデータとなり、出力端子の電位に応じて前記第２のデータの値が維持される第１のインバータと、入力端子の電位が前記第２のデータとなり、出力端子の電位に応じて前記第１のデータの値が維持される第２のインバータと、を備え、前記第１のインバータ及び前記第２のインバータの少なくとも一つは、ゲートがインバータの入力端子となり、前記インバータの入力端子の電位に従って前記インバータの出力端子の電位を第１の電位にするか否かを制御する第１の電界効果トランジスタと、前記第１の電界効果トランジスタと同一の導電型であり、ゲートの電位が前記制御信号に従って制御され、前記制御信号に従って前記インバータの出力端子の電位を第２の電位にするか否かを制御する第２の電界効果トランジスタと、を備える記憶回路である。
また、本発明の一態様では、例えば、ラッチ部、第１のスイッチ部、及び第２のスイッチ部を構成する電界効果トランジスタの全てにオフ電流の低いトランジスタなどを用いて上記記憶回路を不揮発性記憶回路としてもよい。これにより、例えば記憶回路への電源電圧の供給を停止した場合であってもデータの保持を図る。
本発明の一態様により、記憶回路に流れる不要な電流を抑制できるため、消費電力を低減できる。
記憶回路の例を説明するための図。 記憶回路の例を説明するためのタイミングチャート。 記憶回路の例を説明するための図。 記憶回路の例を説明するための図。 記憶回路の例を説明するための図。 記憶回路の例を説明するための図。 記憶回路の例を説明するための図。 記憶回路の例を説明するためのタイミングチャート。 記憶回路の構造例を説明するための断面模式図。 記憶装置の例を説明するためのブロック図。 演算処理装置の例を説明するためのブロック図。 電子機器の例を説明するための図。 電子機器の例を説明するための図。
本発明の実施形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施形態の記載内容に限定されない。
なお、各実施形態の内容を互いに適宜組み合わせることができる。また、各実施形態の内容を互いに適宜置き換えることができる。
また、構成要素の混同を避けるために第１、第２などの序数を付しているが、各構成要素の数は、序数の数に限定されない。
（実施形態１）
本実施形態では、単極性のインバータを備える記憶回路の例について図１乃至図３を用いて説明する。
本実施形態の記憶回路は、例えば図１（Ａ）に示すように、ラッチ部Ｌａｔと、スイッチ部ＳｗＡと、スイッチ部ＳｗＢと、を含む。
ラッチ部Ｌａｔには、第１の電源線ＰＳＬ１及び第２の電源線ＰＳＬ２を介して電源電圧が供給される。また、ラッチ部Ｌａｔには、書き換え＼読み出し制御信号線ＷＲＬを介して制御信号ＷＲが入力される。ラッチ部Ｌａｔは、第１のデータＤ１及び第２のデータＤ２を記憶する機能を有し、制御信号ＷＲに従って前記第１のデータＤ１及び前記第２のデータＤ２の書き換え及び読み出しが行われる。
スイッチ部ＳｗＡ及びスイッチ部ＳｗＢには、書き換え＼読み出し制御信号線ＷＲＬを介して制御信号ＷＲが入力される。
スイッチ部ＳｗＡは、制御信号ＷＲに従って第１のデータＤ１の書き換え及び読み出しを制御する機能を有する。
スイッチ部ＳｗＢは、制御信号ＷＲに従って第２のデータＤ２の書き換え及び読み出しを制御する機能を有する。
スイッチ部ＳｗＡ及びスイッチ部ＳｗＢは、例えば制御信号ＷＲに従ってオン状態又はオフ状態が制御される電界効果トランジスタを用いて構成される。
さらに、ラッチ部Ｌａｔは、図１（Ｂ）に示すように、第１のインバータＩｎｖ１と、第２のインバータＩｎｖ２と、を備える。
第１のインバータＩｎｖ１が有する入力端子の電位は、第１のデータＤ１となる。また、第１のインバータＩｎｖ１が有する出力端子の電位に応じて第２のデータＤ２の値が維持される。
第２のインバータＩｎｖ２が有する入力端子の電位は、第２のデータＤ２となる。また、第２のインバータＩｎｖ２が有する出力端子の電位に応じて第１のデータＤ１の値が維持される。
さらに、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２の少なくとも一つであるインバータ（インバータＩｎｖともいう）は、単極性回路であり、図１（Ｃ−１）及び（Ｃ−２）に示すように、第１の電界効果トランジスタＴｒ１と、第２の電界効果トランジスタＴｒ２と、を備える。
第１の電界効果トランジスタＴｒ１が有するソース及びドレインの一方の電位は、第１の電源線ＰＳＬ１の電位に基づいて設定される。また、第１の電界効果トランジスタＴｒ１のゲートがインバータＩｎｖの入力端子（端子ＤＩｎともいう）となる。第１の電界効果トランジスタＴｒ１は、インバータＩｎｖの入力端子（端子ＤＩｎ）の電位に従ってインバータＩｎｖの出力端子（端子ＤＯｕｔともいう）の電位を第１の電位Ｖ１にするか否かを制御する機能を有する。
第２の電界効果トランジスタＴｒ２は、第１の電界効果トランジスタＴｒ１と同じ導電型である。また、第２の電界効果トランジスタＴｒ２が有するソース及びドレインの一方の電位は、第２の電源線ＰＳＬ２の電位に基づいて設定される。また、第２の電界効果トランジスタＴｒ２が有するゲートの電位は、制御信号ＷＲに従って制御される。第２の電界効果トランジスタＴｒ２は、インバータＩｎｖの出力端子（端子ＤＯｕｔ）の電位を第２の電位Ｖ２にするか否かを制御する機能を有する。
なお、第１の電位Ｖ１及び第２の電位Ｖ２の値は、第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量、及び第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量の比によって決まる。
例えば、図１（Ｃ−１）及び（Ｃ−２）に示す第１の電界効果トランジスタＴｒ１が有するソース及びドレインの他方の電位は、インバータＩｎｖの出力端子（端子ＤＯｕｔ）の電位となる。また、図１（Ｃ−１）及び（Ｃ−２）に示す第１の電界効果トランジスタＴｒ１が有するゲートの電位は、インバータＩｎｖの入力端子（端子ＤＩｎ）の電位となる。
また、図１（Ｃ−１）及び（Ｃ−２）に示す第２の電界効果トランジスタＴｒ２が有するソース及びドレインの他方は、第１の電界効果トランジスタＴｒ１が有するソース及びドレインの他方に電気的に接続される。
さらに、図１（Ｃ−１）に示す第２の電界効果トランジスタＴｒ２は、チャネル形成領域を介して互いに重畳する一対のゲートを有する。図１（Ｃ−１）に示す第２の電界効果トランジスタＴｒ２が有する一対のゲートの一方とソース及びドレインの他方は、電気的に接続される。また、図１（Ｃ−１）に示す第２の電界効果トランジスタＴｒ２が有する一対のゲートの他方（端子ＢＧともいう）の電位は、制御信号ＷＲの電位に応じて変化する。
第２の電界効果トランジスタＴｒ２の閾値電圧の値は、第２の電界効果トランジスタＴｒ２が有する一対のゲートの他方の電位に応じて変化する。例えば、第２の電界効果トランジスタＴｒ２が有する一対のゲートの他方の電位を高くすると、第２の電界効果トランジスタＴｒ２の閾値電圧の値は低くなる。よって、第２の電界効果トランジスタＴｒ２が有する一対のゲートの他方の電位を、制御信号ＷＲの電位に応じて変化させることにより、同じ制御信号ＷＲが入力されるスイッチ部ＳｗＡ及びスイッチ部ＳｗＢに同期して第２の電界効果トランジスタＴｒ２の閾値電圧を設定でき、例えば第２の電界効果トランジスタＴｒ２をノーマリオフの状態又はノーマリオンの状態に設定できる。
なお、必ずしも第２の電界効果トランジスタＴｒ２に一対のゲートを設けなくてもよい。例えば、図１（Ｃ−２）に示す第２の電界効果トランジスタＴｒ２は、通常の電界効果トランジスタであり、第２の電界効果トランジスタＴｒ２が有するゲート（端子ＦＧともいう）の電位は、制御信号ＷＲの電位に応じて変化する。
以上が本実施形態の記憶回路の構成例の説明である。
次に、本実施形態の記憶回路の駆動方法例について、図２のタイミングチャートを用いて説明する。なお、ここでは、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２のそれぞれが図１（Ｃ−１）に示す構成とする。また、本実施形態の記憶回路が備える全ての電界効果トランジスタをＮチャネル型トランジスタとする。また、ハイレベルの信号の電位を電位ＶＨとし、ローレベルの信号の電位を電位ＶＬとし、不定値（Ｄｏｎ’ｔ Ｃａｒｅ）をＸとする。また、第１の電源線ＰＳＬ１の電位を電位ＶＨとし、第２の電源線ＰＳＬ２の電位を電位ＶＬとする。また、図２の二重波線は、省略記号である。
本実施形態の記憶回路の駆動方法例では、まず書き換え期間（期間Ｔ＿ＷＴともいう）において、第１のデータ信号線ＤＬ１の電位及び第２のデータ信号線ＤＬ２の電位を設定する。このとき、第１のデータ信号線ＤＬ１の電位をＤａｔａＡとし、第２のデータ信号線ＤＬ２の電位をＤａｔａＢとする。ＤａｔａＡ及びＤａｔａＢの一方は、ハイレベルの電位であり、ＤａｔａＡ及びＤａｔａＢの他方は、ローレベルの電位である。また、制御信号ＷＲの電位を電位ＶＳＨにすることで書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＨにする。電位ＶＳＨは、接地電位より大きい電位である。電位ＶＳＨは、記憶回路の仕様に応じて適宜設定できる。また、ＤａｔａＡ及びＤａｔａＢの一方を、データ「１」とし、ＤａｔａＡ及びＤａｔａＢの他方をデータ「０」とすることにより、１ビットのデータを記憶回路に保持できる。
このとき、スイッチ部ＳｗＡ及びスイッチ部ＳｗＢがオン状態になり、ラッチ部Ｌａｔの第１のデータＤ１としてＤａｔａＡが書き込まれ、第２のデータＤ２としてＤａｔａＢが書き込まれる。
また、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２のそれぞれでは、制御信号ＷＲの電位に応じて第２の電界効果トランジスタＴｒ２が有する一対のゲートの他方（端子ＢＧ）の電位が設定される。
例えば、ＤａｔａＡの電位がハイレベルの電位（電位ＶＨ）であり、ＤａｔａＢの電位がローレベルの電位（電位ＶＬ）である場合について考える。
このとき、第１のインバータＩｎｖ１では、第１の電界効果トランジスタＴｒ１がオン状態になる。また、制御信号ＷＲに応じて第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が、第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも少なくなる。
また、第２のインバータＩｎｖ２では、第１の電界効果トランジスタＴｒ１がオフ状態になる。また、制御信号ＷＲに応じて、第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも多くなる。これにより、スイッチ部ＳｗＡ及び第２のインバータＩｎｖ２が備える電界効果トランジスタの両方により第１のデータＤ１となる電位を設定できるため、第１のデータＤ１の書き込み動作を速くできる。
さらに、保持期間（期間Ｔ＿ＨＬＤともいう）において、制御信号ＷＲの電位を電位ＶＳＬにすることで書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＬにする。電位ＶＳＬは、電位ＶＳＨより低く、接地電位以下の電位である。電位ＶＳＬの値は、記憶回路の仕様に応じて適宜設定できる。
このとき、スイッチ部ＳｗＡ及びスイッチ部ＳｗＢがオフ状態になり、ラッチ部Ｌａｔに書き込まれた第１のデータＤ１（ＤａｔａＡ）及び第２のデータＤ２（ＤａｔａＢ）は、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２により保持される。
また、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２のそれぞれでは、また、制御信号ＷＲに応じて第２の電界効果トランジスタＴｒ２がオフ状態となる。よって、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２のそれぞれにおいて、リーク電流は流れない。
さらに、読み出し期間（期間Ｔ＿ＲＤともいう）において、制御信号ＷＲの電位を電位ＶＳＨにすることで書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＨにする。
このとき、スイッチ部ＳｗＡ及びスイッチ部ＳｗＢがオン状態になり、ＤａｔａＡに応じて第１のデータ信号線ＤＬ１の電位が設定され、ＤａｔａＢに応じて第２のデータ信号線ＤＬ２の電位が設定される。よって、ラッチ部Ｌａｔに記憶された第１のデータＤ１（ＤａｔａＡ）及び第２のデータＤ２（ＤａｔａＢ）が読み出される。
例えば、ＤａｔａＡの電位がハイレベルの電位（電位ＶＨ）であり、ＤａｔａＢの電位がローレベルの電位（電位ＶＬ）である場合について考える。
このとき、第１のインバータＩｎｖ１では、第１の電界効果トランジスタＴｒ１がオン状態になる。また、制御信号ＷＲに従って第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも少なくなる。
また、第２のインバータＩｎｖ２では、第１の電界効果トランジスタＴｒ１がオフ状態になる。また、制御信号ＷＲに従って第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも多くなる。これにより、読み出し期間に第２のインバータＩｎｖ２において第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に電流が流れるため、保持期間に他の電界効果トランジスタのリーク電流などにより第１のデータＤ１の値が変動した場合であっても読み出し期間に第１のデータＤ１の値のずれを修正できる。
また、ＤａｔａＡの電位がローレベルの電位（電位ＶＬ）であり、ＤａｔａＢの電位がハイレベルの電位（電位ＶＨ）である場合についても考える。
このとき、第１のインバータＩｎｖ１では、第１の電界効果トランジスタＴｒ１がオフ状態になる。また、制御信号ＷＲに従って第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも多くなる。これにより、読み出し期間に第１のインバータＩｎｖ１の第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に電流が流れるため、保持期間に他の電界効果トランジスタのリーク電流などにより第２のデータＤ２の値が変動した場合であっても読み出し期間に第２のデータＤ２の値のずれを修正できる。
また、第２のインバータＩｎｖ２では、第１の電界効果トランジスタＴｒ１がオン状態になる。また、制御信号ＷＲに従って第２の電界効果トランジスタＴｒ２が有するソースとドレインの間に流れる電流量が第１の電界効果トランジスタＴｒ１が有するソースとドレインの間に流れる電流量よりも少なくなる。
以上が本実施形態の記憶回路の駆動方法例の説明である。
さらに、本実施形態の記憶回路を電源の供給を停止した場合であっても第１のデータＤ１及び第２のデータＤ２の保持が可能な不揮発性記憶回路としても良い。例えば、ラッチ部Ｌａｔ、スイッチ部ＳｗＡ、及びスイッチ部ＳｗＢを構成する電界効果トランジスタの全てをオフ電流の低い電界効果トランジスタとすることにより、不揮発性記憶回路を構成することができる。オフ電流の低い電界効果トランジスタとしては、例えばシリコンよりもバンドギャップの広い材料を用いた電界効果トランジスタを用いることができる。このとき、電界効果トランジスタにおいて、チャネル幅１μｍあたりのオフ電流は、１ｚＡ以下であることが好ましい。
このとき、図３（Ａ）及び図３（Ｂ）に示すように、記憶回路にスイッチ部ＳｗＣを設けてもよい。
スイッチ部ＳｗＣには、書き換え＼読み出し制御信号線ＷＲＬを介して制御信号ＷＲが入力される。スイッチ部ＳｗＣは、制御信号ＷＲに従ってオン状態又はオフ状態になることにより、ラッチ部Ｌａｔに電源電圧を供給するか否かを制御する機能を有する。
例えば、第１の電源線ＰＳＬ１よりも第２の電源線ＰＳＬ２に与えられる電位が大きい場合、図３（Ａ）に示すように、第２の電源線ＰＳＬ２とラッチ部Ｌａｔの間にスイッチ部ＳｗＣを設ける。これにより、制御信号ＷＲに従って第２の電源線ＰＳＬ２の電位をラッチ部Ｌａｔに供給するか否かを制御できる。
例えば、第２の電源線ＰＳＬ２よりも第１の電源線ＰＳＬ１に与えられる電位が大きい場合、図３（Ｂ）に示すように、第１の電源線ＰＳＬ１とラッチ部Ｌａｔの間にスイッチ部ＳｗＣを設ける。これにより、制御信号ＷＲに従って第１の電源線ＰＳＬ１の電位をラッチ部Ｌａｔに供給するか否かを制御できる。
また、これに限定されず、第１の電源線ＰＳＬ１とラッチ部Ｌａｔの間と、第２の電源線ＰＳＬ２とラッチ部Ｌａｔの間のそれぞれにスイッチ部ＳｗＣを設けてもよい。
スイッチ部ＳｗＣは、例えば電界効果トランジスタを用いて構成される。
スイッチ部ＳｗＣを設けることにより、記憶回路への電源電圧の供給を停止した場合であっても、記憶回路内で電源電圧となる電位を保持できる。
以上が本実施形態の記憶回路の構成例の説明である。
図１乃至図３を用いて説明したように、本実施形態の記憶回路の一例では、ラッチ部における単極性回路からなるインバータを、制御信号に従ってゲートの電位が制御される電界効果トランジスタを用いて構成する。これにより、保持期間などの非動作期間では、該電界効果トランジスタをノーマリオフの状態にできる。よって、非動作期間でのインバータのリーク電流を低減でき、記憶回路の消費電力を低減できる。また、第１のスイッチ部及び第２のスイッチ部の制御に用いられる制御信号により上記インバータも制御することにより、信号の種類を少なくできる。
また、本実施形態の記憶回路の一例では、記憶回路を不揮発性記憶回路とすることにより、記憶回路への電源電圧の供給を停止した場合であってもラッチ部に書き込まれたデータを保持できる。よって、例えばデータの書き換え及び読み出しを行わない場合に記憶回路への電源電圧の供給を停止して消費電力を低減できる。
（実施形態２）
本実施形態では、上記実施形態１に示す記憶回路の具体例として、全てＮチャネル型の電界効果トランジスタを用いて構成された記憶回路について図４乃至図８を用いて説明する。なお、実施形態１に示す記憶回路の説明と同じ部分については、実施形態１に示す記憶回路の説明を適宜援用できる。
本実施形態の記憶回路の一例を図４（Ａ）に示す。図４（Ａ）に示す記憶回路は、ラッチ部Ｌａｔと、スイッチ部ＳｗＡと、スイッチ部ＳｗＢと、を含む。
スイッチ部ＳｗＡは、電界効果トランジスタ２１１を備える。
電界効果トランジスタ２１１が有するソース及びドレインの一方は、第１のデータ信号線ＤＬ１に電気的に接続される。また、電界効果トランジスタ２１１が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
スイッチ部ＳｗＢは、電界効果トランジスタ２１２を備える。
電界効果トランジスタ２１２が有するソース及びドレインの一方は、第２のデータ信号線ＤＬ２に電気的に接続される。また、電界効果トランジスタ２１２が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
ラッチ部Ｌａｔは、第１のインバータＩｎｖ１と、第２のインバータＩｎｖ２と、を備える。
第１のインバータＩｎｖ１は、電界効果トランジスタ２１３と、電界効果トランジスタ２１４と、を備える。
電界効果トランジスタ２１３が有するソース及びドレインの一方は、第１の電源線ＰＳＬ１に電気的に接続される。第１の電源線ＰＳＬ１には、電位ＶＬが与えられる。また、電界効果トランジスタ２１３が有するゲートは、電界効果トランジスタ２１１が有するソース及びドレインの他方に電気的に接続される。
電界効果トランジスタ２１４が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。第２の電源線ＰＳＬ２には、電位ＶＨが与えられる。また、電界効果トランジスタ２１４が有するソース及びドレインの他方は、電界効果トランジスタ２１３が有するソース及びドレインの他方に電気的に接続される。また、電界効果トランジスタ２１４は、チャネル形成領域を介して互いに重畳する一対のゲートを有する。電界効果トランジスタ２１４が有する一対のゲートの一方とソース及びドレインの他方は、電気的に接続される。また、電界効果トランジスタ２１４が有する一対のゲートの他方は、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
第２のインバータＩｎｖ２は、電界効果トランジスタ２１５と、電界効果トランジスタ２１６と、を備える。
電界効果トランジスタ２１５が有するソース及びドレインの一方は、第１の電源線ＰＳＬ１に電気的に接続される。また、電界効果トランジスタ２１５が有するソース及びドレインの他方は、電界効果トランジスタ２１３が有するゲートに電気的に接続される。また、電界効果トランジスタ２１５が有するゲートは、電界効果トランジスタ２１２が有するソース及びドレインの他方、並びに電界効果トランジスタ２１３が有するソース及びドレインの他方に電気的に接続される。なお、電界効果トランジスタ２１５が有するソース及びドレインの他方と電界効果トランジスタ２１３が有するゲートの接続箇所の電位を第１のデータＤ１とする。また、なお、電界効果トランジスタ２１３が有するソース及びドレインの他方と電界効果トランジスタ２１５が有するゲートの接続箇所の電位を第２のデータＤ２とする。
電界効果トランジスタ２１６が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。また、電界効果トランジスタ２１６が有するソース及びドレインの他方は、電界効果トランジスタ２１５が有するソース及びドレインの他方に電気的に接続される。また、電界効果トランジスタ２１６は、チャネル形成領域を介して互いに重畳する一対のゲートを有する。電界効果トランジスタ２１６が有する一対のゲートの一方とソース及びドレインの他方は、電気的に接続される。また、電界効果トランジスタ２１６が有する一対のゲートの他方は、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
なお、電界効果トランジスタ２１１及び２１２が有するゲートのそれぞれに制御信号ＷＲを入力するタイミングを、電界効果トランジスタ２１４及び２１６が有する一対のゲートの他方のそれぞれに制御信号ＷＲを入力するタイミングよりも遅くしてもよい。これにより、例えば保持期間にラッチ部Ｌａｔの第１のデータＤ１又は第２のデータＤ２の値が変動してしまった場合であっても、読み出し期間に電界効果トランジスタ２１４及び２１６が有するソースとドレインの間に電流が流れ、第１のデータＤ１又は第２のデータＤ２の値を修正した後に電界効果トランジスタ２１１及び２１２をオン状態にして第１のデータＤ１及び第２のデータＤ２を読み出すことができる。例えば、電界効果トランジスタ２１１が有するゲートと、書き換え＼読み出し制御信号線ＷＲＬとの間、並びに電界効果トランジスタ２１２が有するゲートと、書き換え＼読み出し制御信号線ＷＲＬとの間に遅延回路を設けることにより、制御信号ＷＲを入力するタイミングを変えることができる。
また、図４（Ｂ）に示すように、図４（Ａ）に示す電界効果トランジスタ２１４の代わりに通常の電界効果トランジスタである電界効果トランジスタ３１４を用い、電界効果トランジスタ２１６の代わりに通常の電界効果トランジスタである電界効果トランジスタ３１６を用いてもよい。
このとき、電界効果トランジスタ３１４が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。また、電界効果トランジスタ３１４が有するソース及びドレインの他方は、電界効果トランジスタ２１３が有するソース及びドレインの他方に電気的に接続される。また、電界効果トランジスタ３１４が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
このとき、電界効果トランジスタ３１６が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。また、電界効果トランジスタ３１６が有するソース及びドレインの他方は、電界効果トランジスタ２１５が有するソース及びドレインの他方に電気的に接続される。また、電界効果トランジスタ３１６が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
さらに、電界効果トランジスタ２１１乃至２１６、並びに電界効果トランジスタ３１４及び３１６のそれぞれとして、オフ電流の低いトランジスタを用いることにより、不揮発性記憶回路を構成することもできる。オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い材料を用いたトランジスタを用いることができる。
このとき、本実施形態の記憶回路の構成を図５（Ａ）及び図５（Ｂ）に示す構成にすることもできる。図５（Ａ）に示す記憶回路は、図４（Ａ）に示す構成に加え、スイッチ部ＳｗＣを含む構成であり、図５（Ｂ）に示す記憶回路は、図４（Ｂ）に示す構成に加え、スイッチ部ＳｗＣを含む構成である。
スイッチ部ＳｗＣは、電界効果トランジスタ２２１を備える。
図５（Ａ）に示すスイッチ部ＳｗＣにおいて、電界効果トランジスタ２２１が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。また、電界効果トランジスタ２２１が有するソース及びドレインの他方は、電界効果トランジスタ２１４及び２１６が有するソース及びドレインの一方のそれぞれに電気的に接続される。
図５（Ｂ）に示すスイッチ部ＳｗＣにおいて、電界効果トランジスタ２２１が有するソース及びドレインの一方は、第２の電源線ＰＳＬ２に電気的に接続される。また、電界効果トランジスタ２２１が有するソース及びドレインの他方は、電界効果トランジスタ３１４及び３１６が有するソース及びドレインの一方のそれぞれに電気的に接続される。
さらに、本実施形態の記憶回路の構成を図６（Ａ）及び図６（Ｂ）に示す構成にすることもできる。図６（Ａ）に示す記憶回路は、図４（Ａ）に示す構成に加え、スイッチ部ＳｗＤ及びＳｗＥを含む構成であり、図６（Ｂ）に示す記憶回路は、図４（Ｂ）に示す構成に加え、スイッチ部ＳｗＤ及びＳｗＥを含む構成である。
スイッチ部ＳｗＤは、電界効果トランジスタ２３１を備える。電界効果トランジスタ２３１が有するソース及びドレインの一方は、電界効果トランジスタ２１３が有するゲートに電気的に接続される。また、電界効果トランジスタ２３１が有するソース及びドレインの他方は、電界効果トランジスタ２１６が有する一対のゲートの他方に電気的に接続される。また、電界効果トランジスタ２３１が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
スイッチ部ＳｗＥは、電界効果トランジスタ２３２を備える。電界効果トランジスタ２３２が有するソース及びドレインの一方は、電界効果トランジスタ２１５が有するゲートに電気的に接続される。また、電界効果トランジスタ２３２が有するソース及びドレインの他方は、電界効果トランジスタ２１４が有する一対のゲートの他方に電気的に接続される。また、電界効果トランジスタ２３２が有するゲートは、書き換え＼読み出し制御信号線ＷＲＬに電気的に接続される。
また、図７（Ａ）に示すように、図５（Ａ）に示す構成に上記スイッチ部ＳｗＤ及びＳｗＥを追加して設けることもでき、また、図７（Ｂ）に示すように、図５（Ｂ）に示す構成に追加して設けることもできる。このときのスイッチ部ＳｗＤ及びＳｗＥの説明としては、上記図６（Ａ）及び図６（Ｂ）に示すスイッチ部ＳｗＤ及びＳｗＥの説明を援用できる。
スイッチ部ＳｗＤ及びスイッチ部ＳｗＥを設けることにより、書き換え期間及び読み出し期間において、電界効果トランジスタ２３１及び２３２をオン状態にし、例えば第１のデータＤ１の電位がハイレベルの電位であり、第２のデータＤ２の電位がローレベルの電位であるときは、電界効果トランジスタ２１４が有する一対のゲートの他方の電位をローレベルの電位にすることで電界効果トランジスタ２１４をオフ状態にし、電界効果トランジスタ２１６が有する一対のゲートの他方の電位をハイレベルの電位にすることで電界効果トランジスタ２１６をオン状態にすることができる。
同様に、書き換え期間及び読み出し期間において、例えば第１のデータＤ１の電位がローレベルの電位であり、第２のデータＤ２の電位がハイレベルの電位であるときは、電界効果トランジスタ２１４をオン状態にし、電界効果トランジスタ２１６をオフ状態にすることができる。
また、書き換え期間及び読み出し期間において、例えば第１のデータＤ１の電位がハイレベルの電位であり、第２のデータＤ２の電位がローレベルの電位であるときは、電界効果トランジスタ３１４をオフ状態にし、電界効果トランジスタ３１６をオン状態にすることができる。
また、書き換え期間及び読み出し期間において、例えば第１のデータＤ１の電位がローレベルの電位であり、第２のデータＤ２の電位がハイレベルの電位であるときは、電界効果トランジスタ３１４をオン状態にし、電界効果トランジスタ３１６をオフ状態にすることができる。
このように、スイッチ部ＳｗＤ及びスイッチ部ＳｗＥを設けることにより、書き換え期間及び読み出し期間において、オン状態にする必要のない電界効果トランジスタをオフ状態にすることにより、リーク電流を抑制できる。これにより、書き換え期間に記憶されるデータ又は読み出し期間に読み出されるデータが、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２で生じるリーク電流により変動することを抑制できる。また、消費電力を低減できる。
以上が本実施形態の記憶回路の構成例の説明である。
次に、本実施形態の記憶回路の駆動方法例として図４（Ａ）に示す記憶回路の駆動方法例について、図８のタイミングチャートを用いて説明する。なお、記憶回路を不揮発性記憶回路とし、ハイレベルの信号の電位を電位ＶＨとし、ローレベルの信号の電位を電位ＶＬとし、不定値（Ｄｏｎ’ｔ Ｃａｒｅ）をＸとする。また、図８の二重波線は、省略記号である。
本実施形態の記憶回路の駆動方法例では、まず書き換え期間（期間Ｔ＿ＷＴ）において、第１のデータ信号線ＤＬ１の電位及び第２のデータ信号線ＤＬ２の電位を設定する。このとき、第１のデータ信号線ＤＬ１の電位をＤａｔａＡとし、第２のデータ信号線ＤＬ２の電位をＤａｔａＢとする。ＤａｔａＡ及びＤａｔａＢの一方は、ハイレベルの電位であり、ＤａｔａＡ及びＤａｔａＢの他方は、ローレベルの電位である。また、制御信号ＷＲの電位を電位ＶＳＨにすることで書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＨにする。
このとき、電界効果トランジスタ２１１及び２１２がオン状態になり、ラッチ部Ｌａｔの第１のデータＤ１としてＤａｔａＡが書き込まれ、第２のデータＤ２としてＤａｔａＢが書き込まれる。
また、第１のインバータＩｎｖ１では、第１のデータＤ１（ＤａｔａＡ）に応じて電界効果トランジスタ２１３がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１４がオン状態になる。なお、電界効果トランジスタ２１３がオン状態のとき、電界効果トランジスタ２１４が有するソースとドレインの間に流れる電流量は、電界効果トランジスタ２１３が有するソース及びドレインの他方に流れる電流量より少ない。
また、第２のインバータＩｎｖ２では、第２のデータＤ２（ＤａｔａＢ）に応じて電界効果トランジスタ２１５がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１６がオン状態になる。なお、電界効果トランジスタ２１５がオン状態のとき、電界効果トランジスタ２１６が有するソースとドレインの間に流れる電流量は、電界効果トランジスタ２１５が有するソース及びドレインの他方に流れる電流量より少ない。
さらに、保持期間（期間Ｔ＿ＨＬＤともいう）において、制御信号ＷＲの電位を電位ＶＳＬにし、書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＬにする。
このとき、電界効果トランジスタ２１１及び２１２がオフ状態になり、ラッチ部Ｌａｔに書き込まれた第１のデータＤ１（ＤａｔａＡ）及び第２のデータＤ２（ＤａｔａＢ）は、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２により保持される。
また、第１のインバータＩｎｖ１では、第１のデータＤ１（ＤａｔａＡ）に応じて電界効果トランジスタ２１３がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１４がオフ状態になる。
また、第２のインバータＩｎｖ２では、第２のデータＤ２（ＤａｔａＢ）に応じて電界効果トランジスタ２１５がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１６がオフ状態になる。
さらに、保持期間内の電源オフ期間（期間Ｔ＿ＯＦＦともいう）において、第１の電源線ＰＳＬ１及び第２の電源線ＰＳＬ２を介してラッチ部Ｌａｔへの電源電圧の供給を停止する。
このとき、ラッチ部Ｌａｔに書き込まれた第１のデータＤ１（ＤａｔａＡ）及び第２のデータＤ２（ＤａｔａＢ）は、第１のインバータＩｎｖ１及び第２のインバータＩｎｖ２により保持される。
その後、電源オン期間（期間Ｔ＿ＯＮともいう）において、第１の電源線ＰＳＬ１及び第２の電源線ＰＳＬ２を介してラッチ部Ｌａｔへの電源電圧の供給を再開する。
さらに、読み出し期間（期間Ｔ＿ＲＤともいう）において、制御信号ＷＲの電位を電位ＶＳＨにし、書き換え＼読み出し制御信号線ＷＲＬの電位を電位ＶＳＨにする。
このとき、電界効果トランジスタ２１１及び２１２がオン状態になり、第１のデータ信号線ＤＬ１の電位がＤａｔａＡに応じて設定され、第２のデータ信号線ＤＬ２の電位がＤａｔａＢに応じて設定される。よって、ラッチ部Ｌａｔに記憶された第１のデータＤ１（ＤａｔａＡ）及び第２のデータＤ２（ＤａｔａＢ）が読み出される。
また、第１のインバータＩｎｖ１では、第１のデータＤ１（ＤａｔａＡ）に応じて電界効果トランジスタ２１３がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１４がオン状態になる。なお、電界効果トランジスタ２１３がオン状態のとき、電界効果トランジスタ２１４が有するソースとドレインの間に流れる電流量は、電界効果トランジスタ２１３が有するソース及びドレインの他方に流れる電流量より少ない。
また、第２のインバータＩｎｖ２では、第２のデータＤ２（ＤａｔａＢ）に応じて電界効果トランジスタ２１５がオン状態又はオフ状態になる。また、制御信号ＷＲに従って電界効果トランジスタ２１６がオン状態になる。なお、電界効果トランジスタ２１５がオン状態のとき、電界効果トランジスタ２１６が有するソースとドレインの間に流れる電流量は、電界効果トランジスタ２１５が有するソース及びドレインの他方に流れる電流量より少ない。
これにより、例えば保持期間にラッチ部Ｌａｔの第１のデータＤ１及び第２のデータＤ２のうち、ハイレベルの電位であるデータの値が変動してしまった場合であっても、読み出し期間に電界効果トランジスタ２１４又は電界効果トランジスタ２１６が有するソースとドレインの間に電流が流れることにより第１のデータＤ１及び第２のデータＤ２のうち、ハイレベルの電位であるデータの値を修正できる。
以上が本実施形態の記憶回路の例の説明である。
図４乃至図８を用いて説明したように、本実施形態の記憶回路の一例では、ラッチ部Ｌａｔにおける単極性回路からなるインバータを、制御信号に従ってゲートの電位が制御される電界効果トランジスタを用いて構成する。これにより、保持期間などの非動作期間では、該電界効果トランジスタをオフ状態にすることができる。よって、インバータのリーク電流の発生を抑制できるため、記憶回路の消費電力を低減できる。また、第１のスイッチ部及び第２のスイッチ部の制御に用いられる制御信号により上記インバータも制御することにより、信号の種類を少なくできる。
また、本実施形態の記憶回路の一例では、不揮発性記憶回路により記憶回路を構成することにより、例えば電源電圧の供給を停止した場合であってもデータを保持できる。よって、例えば保持期間の間に記憶回路への電源電圧の供給を停止でき、電源電圧の供給を停止している間、消費電力を低減できる。
（実施形態３）
本実施形態では、上記実施形態２に示す記憶回路の構造例について図９を用いて説明する。図９（Ａ）乃至図９（Ｃ）のそれぞれは、断面模式図である。
本実施形態の記憶回路の一例は、図９（Ａ）乃至図９（Ｃ）に示すように、スイッチ部ＳｗＡ又はスイッチ部ＳｗＢに設けられた電界効果トランジスタ７００と、第１のインバータＩｎｖ１又は第２のインバータＩｎｖ２を構成する電界効果トランジスタ７０１及び７０２が積層された構造である。電界効果トランジスタ７００乃至７０２は、同一の導電型である。さらに、電界効果トランジスタ７０１は、一対のゲートを有する。ここでは、一対のゲートの一方を第１のゲートとし、一対のゲートの他方を第２のゲートとして説明する。なお、電界効果トランジスタ７００乃至７０２の構造は、図９に限定されない。
図９（Ａ）乃至図９（Ｃ）に示す記憶回路は、絶縁層７１１と、半導体層７１３と、絶縁層７１６と、導電層７１７と、絶縁層７１８と、絶縁層７１９ａ及び７１９ｂと、導電層７２０ａ及び７２０ｂと、絶縁層７２１と、絶縁層７２２と、導電層７５１と、絶縁層７５２と、絶縁層８１１と、半導体層８１３と、絶縁層８１６ａ及び８１６ｂと、導電層８１７ａ及び８１７ｂと、絶縁層８１８ａ及び８１８ｂと、絶縁層８１９ａ乃至８１９ｄと、導電層８２０ａ乃至８２０ｃと、絶縁層８２１と、導電層８５１ａ乃至８５１ｄと、を含む。
絶縁層７１１は、基板７１０の上に設けられる。絶縁層７１１は、下地層としての機能を有する。
半導体層７１３は、絶縁層７１１の上に設けられる。さらに、半導体層７１３は、低抵抗領域７１４ａ及び７１４ｂと、低抵抗領域７１４ａ及び７１４ｂの間に設けられたチャネル形成領域７１５と、を有する。半導体層７１３は、電界効果トランジスタ７００のチャネル形成層としての機能を有する。
絶縁層７１６は、半導体層７１３の上に設けられる。絶縁層７１６は、電界効果トランジスタ７００のゲート絶縁層としての機能を有する。
導電層７１７は、絶縁層７１６を介してチャネル形成領域７１５に重畳する。導電層７１７は、電界効果トランジスタ７００のゲートとしての機能を有する。なお、ゲートとしての機能を有する導電層７１７をゲート電極又はゲート配線としてもよい。
絶縁層７１８は、導電層７１７の上に設けられる。絶縁層７１８は、電界効果トランジスタ７００の保護絶縁層としての機能を有する。
絶縁層７１９ａは、導電層７１７が有する一対の側面の一方に接する。また、絶縁層７１９ｂは、導電層７１７が有する一対の側面の他方に接する。絶縁層７１９ａ及び７１９ｂは、サイドウォールとしての機能を有する。
導電層７２０ａは、低抵抗領域７１４ａに接し、絶縁層７１９ａに接する。導電層７２０ａは、電界効果トランジスタ７００のソース及びドレインの一方としての機能を有する。
導電層７２０ｂは、低抵抗領域７１４ｂに接し、絶縁層７１９ｂに接する。導電層７２０ｂは、電界効果トランジスタ７００のソース及びドレインの他方としての機能を有する。
絶縁層７２１は、電界効果トランジスタ７００などにより生じる凹部を埋めるように絶縁層７１１の上に設けられる。絶縁層７２１は、平坦化層としての機能を有する。
絶縁層７２２は、電界効果トランジスタ７００及び絶縁層７２１の上に設けられる。
導電層７５１は、絶縁層７２２の一部の上に設けられる。また、導電層７５１は、図９（Ｃ）に示すように、絶縁層７１８及び絶縁層７２２を貫通する第１の開口部で導電層７１７に接する。導電層７５１は、電界効果トランジスタ７０１の第２のゲートとしての機能を有する。
絶縁層７５２は、導電層７５１などにより生じる凹部を埋めるように絶縁層７２２の上に設けられる。絶縁層７５２は、平坦化層としての機能を有する。
絶縁層８１１は、導電層７５１及び絶縁層７５２の上に設けられる。絶縁層８１１は、下地層としての機能を有する。なお、絶縁層８１１は、絶縁層８１６ａ及び絶縁層８１６ｂよりも厚いが、これに限定されない。
半導体層８１３は、絶縁層８１１の上に設けられる。さらに、半導体層８１３は、低抵抗領域８１４ａ乃至８１４ｃと、低抵抗領域８１４ａ及び８１４ｃの間に設けられたチャネル形成領域８１５ａと、低抵抗領域８１４ｂ及び８１４ｃの間に設けられたチャネル形成領域８１５ｂと、を有する。また、チャネル形成領域８１５ａは、絶縁層８１１を介して導電層７５１に重畳する。半導体層８１３は、電界効果トランジスタ７０１及び７０２のチャネル形成層としての機能を有する。
絶縁層８１６ａは、半導体層８１３の一部の上に設けられ、チャネル形成領域８１５ａに重畳する。絶縁層８１６ａは、電界効果トランジスタ７０１のゲート絶縁層としての機能を有する。
絶縁層８１６ｂは、半導体層８１３の一部の上に設けられ、チャネル形成領域８１５ｂに重畳する。絶縁層８１６ｂは、電界効果トランジスタ７０２のゲート絶縁層としての機能を有する。
導電層８１７ａは、絶縁層８１６ａを介してチャネル形成領域８１５ａに重畳する。導電層８１７ａは、電界効果トランジスタ７０１の第１のゲートとしての機能を有する。
導電層８１７ｂは、絶縁層８１６ｂを介してチャネル形成領域８１５ｂに重畳する。導電層８１７ｂは、電界効果トランジスタ７０２のゲートとしての機能を有する。
絶縁層８１８ａは、導電層８１７ａの上に設けられる。絶縁層８１８ａは、電界効果トランジスタ７０１の保護絶縁層としての機能を有する。
絶縁層８１８ｂは、導電層８１７ｂの上に設けられる。絶縁層８１８ｂは、電界効果トランジスタ７０２の保護絶縁層としての機能を有する。
絶縁層８１９ａは、導電層８１７ａが有する一対の側面の一方に接する。また、絶縁層８１９ｂは、導電層８１７ａが有する一対の側面の他方に接する。また、絶縁層８１９ｃは、導電層８１７ｂが有する一対の側面の一方に接する。また、絶縁層８１９ｄは、導電層８１７ｂが有する一対の側面の他方に接する。絶縁層８１９ａ乃至８１９ｄは、サイドウォールとしての機能を有する。
導電層８２０ａは、低抵抗領域８１４ａに接し、絶縁層８１９ａに接する。導電層８２０ａは、電界効果トランジスタ７０１のソース及びドレインの一方としての機能を有する。
導電層８２０ｂは、低抵抗領域８１４ｂに接し、絶縁層８１９ｃに接する。導電層８２０ｂは、電界効果トランジスタ７０２のソース及びドレインの一方としての機能を有する。
導電層８２０ｃは、低抵抗領域８１４ｃに接し、絶縁層８１９ｂ及び８１９ｄに接する。導電層８２０ｃは、電界効果トランジスタ７０１のソース及びドレインの他方、並びに電界効果トランジスタ７０２のソース及びドレインの他方としての機能を有する。
絶縁層８２１は、電界効果トランジスタ７０１及び７０２などにより生じる凹部を埋めるように絶縁層８１１の上に設けられる。絶縁層８２１は、平坦化層としての機能を有する。
導電層８５１ａは、絶縁層７２１、絶縁層７２２、絶縁層７５２、絶縁層８１１、及び絶縁層８２１を貫通する第２の開口部で導電層７２０ａに接する。導電層８５１ａは、データ信号線ＤＬとしての機能を有する。
導電層８５１ｂは、絶縁層７２１、絶縁層７２２、絶縁層７５２、絶縁層８１１、及び絶縁層８２１を貫通する第３の開口部で導電層７２０ｂに接する。また、導電層８５１ｂは、絶縁層８１８ａを貫通する第４の開口部で導電層８１７ａに接する。また、導電層８５１ｂは、絶縁層８２１を貫通する第５の開口部で導電層８２０ｃに接する。導電層８５１ｂは、接続配線としての機能を有する。
導電層８５１ｃは、絶縁層８２１を貫通する第６の開口部で導電層８２０ｂに接する。導電層８５１ｃは、第１の電源線ＰＳＬ１としての機能を有する。
導電層８５１ｄは、絶縁層８２１を貫通する第７の開口部で導電層８２０ａに接する。導電層８５１ｄは、第２の電源線ＰＳＬ２としての機能を有する。
さらに、各構成要素について以下に説明する。
基板７１０としては、例えばガラス基板又はシリコン基板を用いることができる。
絶縁層７１１及び８１１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７１１及び８１１に適用可能な層の積層により、絶縁層７１１及び８１１を構成することもできる。
半導体層７１３及び８１３としては、バンドギャップがシリコンより広い材料の半導体層（例えば酸化物半導体層など）を用いることができる。
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの状態をとる。
半導体層７１３及び８１３に適用可能な酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
上記他の金属元素としては、例えばガリウムよりも多く酸素原子と結合が可能な金属元素を用いることができ、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の一つ又は複数などを用いることができる。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数などを用いることもできる。上記他の金属元素は、スタビライザーとしての機能を有する。なお、上記他の金属元素の添加量は、該金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多く酸素原子と結合が可能な金属元素を用い、さらに、金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わりに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
また、上記酸化物半導体層を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、金属原子および酸素原子を有する層が重なる。なお、上記金属原子および酸素原子を有する層の法線ベクトルは、ｃ軸方向である。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれる。
上記ＣＡＡＣ−ＯＳを含む酸化物半導体の層をチャネル形成層として用いた電界効果トランジスタは、可視光や紫外光の照射による電気特性の変動が小さいため、信頼性が高い。
また、半導体層７１３及び８１３として酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給することにより、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
例えば、１５０℃以上基板の歪み点未満の温度、好ましくは３５０℃以上基板の歪み点未満の温度、さらに好ましくは、３５０℃以上４５０℃以下で加熱処理を行う。さらに、その後の工程において加熱処理を行ってもよい。このとき、上記加熱処理を行う加熱処理装置としては、例えば電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にできる。また、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にできる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界効果トランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
低抵抗領域７１４ａ、７１４ｂ、８１４ａ、８１４ｂ、及び８１４ｃは、ドーパントを含む。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
絶縁層７１６、８１６ａ及び８１６ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７１６、８１６ａ及び８１６ｂに適用可能な層の積層により、絶縁層７１６、８１６ａ及び８１６ｂを構成することもできる。
導電層７１７、８１７ａ及び８１７ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を用いることができる。また、導電層７１７、８１７ａ及び８１７ｂに適用可能な材料の層の積層により、導電層７１７、８１７ａ及び８１７ｂを構成することもできる。
絶縁層７１８、８１８ａ及び８１８ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７１８、８１８ａ及び８１８ｂに適用可能な層の積層により、絶縁層７１８、８１８ａ及び８１８ｂを構成することもできる。
絶縁層７１９ａ及び７１９ｂ、並びに絶縁層８１９ａ乃至８１９ｄとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７１９ａ及び７１９ｂ、並びに絶縁層８１９ａ乃至８１９ｄに適用可能な層の積層により、絶縁層７１９ａ及び７１９ｂ、並びに絶縁層８１９ａ乃至８１９ｄを構成することもできる。
導電層７２０ａ及び７２０ｂ、並びに導電層８２０ａ乃至８２０ｃとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いることができる。また、導電層７２０ａ及び７２０ｂ、並びに導電層８２０ａ乃至８２０ｃに適用可能な材料の層の積層により、導電層７２０ａ及び７２０ｂ、並びに導電層８２０ａ乃至８２０ｃを構成することもできる。
絶縁層７２１、７２２、及び８２１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７２１、７２２、及び８２１に適用可能な層の積層により、絶縁層７２１、７２２、及び８２１を構成することもできる。
導電層７５１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いることができる。また、導電層７５１に適用可能な材料の層の積層により、導電層７５１を構成することもできる。
絶縁層７５２としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。また、絶縁層７５２に適用可能な層の積層により、絶縁層７５２を構成することもできる。
導電層８５１ａ乃至８５１ｄとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いることができる。また、導電層８５１ａ乃至８５１ｄに適用可能な材料の層の積層により、導電層８５１ａ乃至８５１ｄを構成することもできる。
以上が図９に示す記憶回路の構造例の説明である。
図９を用いて説明したように、本実施形態の記憶回路の一例では、複数の電界効果トランジスタを積層して記憶回路を構成することにより、回路面積を小さくできる。
（実施形態４）
本実施形態では、上記記憶回路を用いた記憶装置として、スタティックランダムアクセスメモリ（ＳＲＡＭ）の例について図１０を用いて説明する。
図１０に示す記憶装置は、駆動回路９０１と、駆動回路９０２と、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配列された複数のメモリセル９１０と、を備える。
駆動回路９０１には、データ信号及び列アドレス信号が入力される。駆動回路９０１は、第１のデータ信号線ＤＬ１＿１乃至ＤＬ１＿Ｙ、及び第２のデータ信号線ＤＬ２＿１乃至ＤＬ２＿Ｙの電位を制御することにより、データの書き換え又は読み出しを行うメモリセル９１０の列アドレスを選択する機能を有する。駆動回路９０１は、カラムデコーダ及びセンスアンプを備える。
駆動回路９０２には、行アドレス信号が入力される。駆動回路９０２は、入力された行アドレス信号に従って書き換え＼読み出し制御信号線ＷＲＬ＿１乃至ＷＲＬ＿Ｘのいずれかを選択し、選択した書き換え＼読み出し制御信号線ＷＲＬの電位を制御することにより、データの書き換え又は読み出しを行うメモリセル９１０の行アドレスを選択する機能を有する。駆動回路９０２は、ローデコーダを備える。
メモリセル９１０としては、例えば上記実施形態１又は実施形態２に示す記憶回路を用いることができる。このとき、Ｍ行（ＭはＸ以下の自然数）Ｎ列目（ＮはＹ以下の自然数）のメモリセル９１０に電気的に接続される第１のデータ信号線ＤＬ１は、第１のデータ信号線ＤＬ１＿Ｎとなる。また、Ｍ行Ｎ列目のメモリセル９１０に電気的に接続される第２のデータ信号線ＤＬ２は、第２のデータ信号線ＤＬ２＿Ｎとなる。また、Ｍ行Ｎ列目のメモリセル９１０に電気的に接続される書き換え＼読み出し制御信号線ＷＲＬは、書き換え＼読み出し制御信号線ＷＲＬ＿Ｍとなる。メモリセル９１０は、駆動回路９０１及び駆動回路９０２により選択され、選択されたメモリセル９１０では、データの書き換え又はデータの読み出しが行われる。
以上が本実施形態の記憶装置の例の説明である。
図１０を用いて説明したように、本実施形態の記憶装置の一例では、ＳＲＡＭのメモリセルとして上記実施形態の記憶回路を適用することにより、消費電力の低い記憶装置を提供できる。
また、本実施形態の記憶装置の一例では、ＳＲＡＭのメモリセルとして上記実施形態の不揮発性記憶回路を適用することにより、不揮発性の記憶装置を提供できる。
（実施形態５）
本実施形態では、上記実施形態４に示す記憶装置をメモリとして用いた、ＣＰＵなどの演算処理装置の例について説明する。
本実施形態における演算処理装置の例について、図１１を用いて説明する。
図１１に示す演算処理装置は、バスインターフェース９５１と、制御回路９５２と、キャッシュメモリ９５３と、第１乃至第Ｚ（Ｚは３以上の自然数）のレジスタ９５４＿１〜９５４＿Ｚと、命令デコーダ９５５と、演算論理ユニット９５６と、を具備する。
バスインターフェース９５１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
制御回路９５２は、演算処理装置内の各回路の動作を制御する機能を有する。
例えば、集積回路を用いて制御回路９５２を構成することができる。
キャッシュメモリ９５３は、制御回路９５２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ９５３を複数設けてもよい。
キャッシュメモリ９５３としては、例えば上記実施形態４における記憶装置を用いることができる。
第１乃至第Ｚのレジスタ９５４＿１〜９５４＿Ｚは、制御回路９５２により制御され、演算処理に用いられるデータを記憶する機能を有する。例えばあるレジスタを演算論理ユニット９５６用のレジスタとし、別のレジスタを命令デコーダ９５５用のレジスタとしてもよい。
命令デコーダ９５５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御回路９５２に入力され、制御回路９５２は命令信号に応じた制御信号を演算論理ユニット９５６に出力する。
演算論理ユニット９５６は、制御回路９５２により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
図１１を用いて説明したように、本実施形態における演算処理装置の一例では、キャッシュメモリとして上記実施形態４の記憶装置を用いることにより、消費電力の低い演算処理装置を提供できる。
また、本実施形態における演算処理装置の一例では、キャッシュメモリとして上記実施形態４の不揮発性の記憶装置を用いることにより、電源電圧の供給を停止した場合であっても、キャッシュメモリにおいて、電源電圧の供給を停止する直前の内部データの一部を保持することができ、電源電圧の供給を再開したときに演算処理装置の状態を電源電圧の供給を停止する直前の状態に戻すことができる。よって、電源電圧の供給を一時的に停止した場合であっても、電源電圧の供給を再開してから通常動作を開始するまでの時間を短くできる。
（実施形態６）
本実施形態では、上記実施形態５の演算処理装置を演算部に備える電子機器の例について、図１２及び図１３を用いて説明する。
まず、本実施形態における電子機器の外観図を図１２に示す。
図１２（Ａ）に示す電子機器は、携帯型情報端末の例である。
図１２（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４を具備する。
なお、筐体１０１１に外部機器に図１２（Ａ）に示す電子機器を接続するための接続端子、図１２（Ａ）に示す電子機器を操作するためのボタンのうち、一つ又は複数を設けてもよい。
パネル１０１２は、表示パネル及びタッチパネルとしての機能を有する。
ボタン１０１３は、筐体１０１１に設けられる。例えば、電源ボタンであるボタン１０１３を設けることにより、ボタン１０１３を押すことで電子機器をオン状態にするか否かを制御できる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は、音声を出力する機能を有する。
なお、筐体１０１１にマイクを設けてもよい。マイクを設けることにより、例えば図１２（Ａ）に示す電子機器を電話機として機能させることができる。
図１２（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１２（Ｂ）に示す電子機器は、折り畳み式の情報端末の例である。
図１２（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル及びタッチパネルとしての機能を有する。
図１２（Ｂ）に示す電子機器では、軸部１０２３があるため、例えば筐体１０２１ａ又は筐体１０２１ｂを動かして筐体１０２１ａを筐体１０２１ｂに重畳させ、電子機器を折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることにより、ボタン１０２４を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５を設けてもよい。また、複数の接続端子１０２５を筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に設けてもよい。接続端子１０２５は、図１２（Ｂ）に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに記録媒体挿入部１０２６を設けてもよい。また、複数の記録媒体挿入部１０２６を筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に設けてもよい。例えば記録媒体挿入部１０２６にカード型記録媒体を挿入することにより、カード型記録媒体から電子機器へのデータの読み出し、又は電子機器内データのカード型記録媒体への書き込みを行うことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する機能を有する。なお、スピーカー１０２７を筐体１０２１ｂの代わりに筐体１０２１ａに設けてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。マイクを設けることにより、例えば図１２（Ｂ）に示す電子機器を電話機として機能させることができる。
図１２（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１２（Ｃ）に示す電子機器は、設置型情報端末の例である。図１２（Ｃ）に示す設置型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネル及びタッチパネルとしての機能を有する。
なお、パネル１０３２を、筐体１０３１における甲板部１０３５に設けることもできる。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、電源ボタンとしての機能を有するボタン１０３３を設けることにより、ボタン１０３３を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する機能を有する。
図１２（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１２（Ｄ）は、設置型情報端末の例である。図１２（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子、図１２（Ｄ）に示す電子機器を操作するためのボタンのうち、一つ又は複数を設けてもよい。
パネル１０４２は、表示パネルとしての機能を有する。また、パネル１０４２がタッチパネルとしての機能を有していてもよい。
ボタン１０４４は、筐体１０４１に設けられる。例えば、電源ボタンとしての機能を有するボタン１０４４を設けることにより、ボタン１０４４を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１２（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１２（Ｄ）に示す電子機器とパーソナルコンピュータを接続することにより、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１２（Ｄ）に示す電子機器のパネル１０４２が接続する電子機器のパネルより大きければ、他の電子機器の表示画像を拡大でき、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する機能を有する。
図１２（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、又はテレビジョン装置としての機能を有する。
さらに、図１２に示す電子機器の回路ブロックの例を図１３に示す。
図１３に示す電子機器は、通信部１１０１と、電源部１１０２と、演算部１１０３と、音声部１１０４と、パネル部１１０５と、を有する。
通信部１１０１は、データの送受信を行う機能を有する。例えば、無線通信を行う場合、通信部１１０１は、アンテナ、復調回路、変調回路などを備える。このとき、アンテナによる電波の送受信を用いて外部とのデータのやりとりを行う。なお、通信部１１０１に複数のアンテナを設けてもよい。また、有線通信によりデータの送受信を行ってもよい。
また、電源部１１０２は、電子機器を動作するための電力の供給を制御する機能を有する。例えば、電源部１１０２から通信部１１０１、演算部１１０３、音声部１１０４、及びパネル部１１０５に電力が供給される。なお、電源部１１０２に蓄電装置を設けてもよい。このとき、蓄電装置は、電子機器における筐体の内部に設けられる。また、電子機器を動作するための電源電圧を生成する電源回路を電源部１１０２に設けてもよい。電源部１１０２に蓄電装置を設ける場合、蓄電装置により供給される電力を用いて電源回路において電源電圧が生成される。蓄電装置を設けることにより、例えば停電などにより商用電源から電力の供給が受けられない場合であっても、蓄電装置を電源として用いることで、電子機器を駆動させることができる。
演算部１１０３は、例えば通信部１１０１、音声部１１０４、及びパネル部１１０５から入力されるデータ信号のデータに基づく命令信号に従って演算処理を行う機能を有する。演算部１１０３は、例えば電子機器における筐体の内部に設けられる。
演算部１１０３には、上記実施形態５の演算処理装置が設けられる。
音声部１１０４は、音声データである音声の入出力を制御する機能を有する。例えば、音声部１１０４は、スピーカーによる音声の出力を制御する。また、電子機器がマイクを備える場合、音声部１１０４は、マイクによる音声の入力を制御する機能を有する。
パネル部１１０５は、電子機器のパネルの動作を制御する機能を有する。例えば、パネル部１１０５にパネルの駆動を制御する駆動回路を設け、パネルの動作を制御してもよい。
なお、通信部１１０１、電源部１１０２、演算部１１０３、音声部１１０４、及びパネル部１１０５の一つ又は複数に制御回路を設け、制御回路により各回路ブロックの動作を制御してもよい。また、演算部１１０３に制御回路を設け、演算部１１０３の制御回路により、通信部１１０１、電源部１１０２、音声部１１０４、及びパネル部１１０５の一つ又は複数の動作を制御してもよい。
また、通信部１１０１、電源部１１０２、音声部１１０４、及びパネル部１１０５の一つ又は複数に記憶回路を設け、記憶回路により動作させる際に必要なデータを記憶させてもよい。これにより、動作速度を速くできる。
Ｌａｔ ラッチ部
ＳｗＡ スイッチ部
ＳｗＢ スイッチ部
ＳｗＣ スイッチ部
ＳｗＤ スイッチ部
ＳｗＥ スイッチ部
ＤＬ１ 第１のデータ信号線
ＤＬ２ 第２のデータ信号線
ＷＲＬ 書き換え＼読み出し制御信号線
ＰＳＬ１ 第１の電源線
ＰＳＬ２ 第２の電源線
Ｉｎｖ１ 第１のインバータ
Ｉｎｖ２ 第２のインバータ
Ｔｒ１ 第１の電界効果トランジスタ
Ｔｒ２ 第２の電界効果トランジスタ
２１１ 電界効果トランジスタ
２１２ 電界効果トランジスタ
２１３ 電界効果トランジスタ
２１４ 電界効果トランジスタ
２１５ 電界効果トランジスタ
２１６ 電界効果トランジスタ
２２１ 電界効果トランジスタ
２３１ 電界効果トランジスタ
２３２ 電界効果トランジスタ
３１４ 電界効果トランジスタ
３１６ 電界効果トランジスタ
７００ 電界効果トランジスタ
７０１ 電界効果トランジスタ
７０２ 電界効果トランジスタ
７１０ 基板
７１１ 絶縁層
７１３ 半導体層
７１４ａ 低抵抗領域
７１４ｂ 低抵抗領域
７１５ チャネル形成領域
７１６ 絶縁層
７１７ 導電層
７１８ 絶縁層
７１９ａ 絶縁層
７１９ｂ 絶縁層
７２０ａ 導電層
７２０ｂ 導電層
７２１ 絶縁層
７２２ 絶縁層
７５１ 導電層
７５２ 絶縁層
８１１ 絶縁層
８１３ 半導体層
８１４ａ 低抵抗領域
８１４ｂ 低抵抗領域
８１４ｃ 低抵抗領域
８１５ａ チャネル形成領域
８１５ｂ チャネル形成領域
８１６ａ 絶縁層
８１６ｂ 絶縁層
８１７ａ 導電層
８１７ｂ 導電層
８１８ａ 絶縁層
８１８ｂ 絶縁層
８１９ａ 絶縁層
８１９ｂ 絶縁層
８１９ｃ 絶縁層
８１９ｄ 絶縁層
８２０ａ 導電層
８２０ｂ 導電層
８２０ｃ 導電層
８２１ 絶縁層
８５１ａ 導電層
８５１ｂ 導電層
８５１ｃ 導電層
８５１ｄ 導電層
９０１ 駆動回路
９０２ 駆動回路
９１０ メモリセル
９５１ バスインターフェース
９５２ 制御回路
９５３ キャッシュメモリ
９５４ レジスタ
９５５ 命令デコーダ
９５６ 演算論理ユニット
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１１０１ 通信部
１１０２ 電源部
１１０３ 演算部
１１０４ 音声部
１１０５ パネル部

Claims (5)

  1. 第１のデータ及び第２のデータを保持する機能を有するラッチ部と、
    前記ラッチ部に保持される前記第１のデータの書き換え及び読み出しを制御信号に従って制御する機能を有する第１のスイッチ部と、
    前記ラッチ部に保持される前記第２のデータの書き換え及び読み出しを前記制御信号に従って制御する機能を有する第２のスイッチ部と、を有し、
    前記ラッチ部は、
    入力端子において前記第１のデータが保持され、出力端子において前記第２のデータが保持される第１の回路と、
    入力端子において前記第２のデータが保持され、出力端子において前記第１のデータが保持される第２の回路と、を有し、
    前記第１のデータ及び前記第２のデータは、一方が第１の電位を有し、他方が第２の電位を有し、
    前記第１の回路または前記第２の回路は、
    第１のゲートが前記入力端子の機能を有する第１のトランジスタと、
    第２のゲートの電位が前記制御信号に従って制御される第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第１のゲートの電位に従って前記出力端子の電位を前記第１の電位にするか否かを制御する機能を有し、
    前記第２のトランジスタは、前記第２のゲートの電位に従って前記出力端子の電位を前記第２の電位にするか否かを制御する機能を有し、
    前記第１のトランジスタは、前記第２のトランジスタと同じ導電型を有し、
    前記第２のゲートの電位を前記制御信号に従って制御する機能を有する第３のスイッチ部を有する記憶装置。
  2. 第１のデータ及び第２のデータを保持する機能を有するラッチ部と、
    前記ラッチ部に保持される前記第１のデータの書き換え及び読み出しを制御信号に従って制御する機能を有する第１のスイッチ部と、
    前記ラッチ部に保持される前記第２のデータの書き換え及び読み出しを前記制御信号に従って制御する機能を有する第２のスイッチ部と、を有し、
    前記ラッチ部は、
    入力端子において前記第１のデータが保持され、出力端子において前記第２のデータが保持される第１の回路と、
    入力端子において前記第２のデータが保持され、出力端子において前記第１のデータが保持される第２の回路と、を有し、
    前記第１のデータ及び前記第２のデータは、一方が第１の電位を有し、他方が第２の電位を有し、
    前記第１の回路または前記第２の回路は、
    第１のゲートが前記入力端子の機能を有する第１のトランジスタと、
    第２のゲートの電位が前記制御信号に従って制御され、なおかつ、第３のゲートが前記出力端子に電気的に接続される第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第１のゲートの電位に従って前記出力端子の電位を前記第１の電位にするか否かを制御する機能を有し、
    前記第２のトランジスタは、前記第２のゲートの電位に従って前記出力端子の電位を前記第２の電位にするか否かを制御する機能を有し、
    前記第１のトランジスタは、前記第２のトランジスタと同じ導電型を有する記憶装置。
  3. 第１のデータ及び第２のデータを保持する機能を有するラッチ部と、
    前記ラッチ部に保持される前記第１のデータの書き換え及び読み出しを制御信号に従って制御する機能を有する第１のスイッチ部と、
    前記ラッチ部に保持される前記第２のデータの書き換え及び読み出しを前記制御信号に従って制御する機能を有する第２のスイッチ部と、を有し、
    前記ラッチ部は、
    入力端子において前記第１のデータが保持され、出力端子において前記第２のデータが保持される第１の回路と、
    入力端子において前記第２のデータが保持され、出力端子において前記第１のデータが保持される第２の回路と、を有し、
    前記第１のデータ及び前記第２のデータは、一方が第１の電位を有し、他方が第２の電位を有し、
    前記第１の回路または前記第２の回路は、
    第１のゲートが前記入力端子の機能を有する第１のトランジスタと、
    第２のゲートの電位が前記制御信号に従って制御され、なおかつ、第３のゲートが前記出力端子に電気的に接続される第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第１のゲートの電位に従って前記出力端子の電位を前記第１の電位にするか否かを制御する機能を有し、
    前記第２のトランジスタは、前記第２のゲートの電位に従って前記出力端子の電位を前記第２の電位にするか否かを制御する機能を有し、
    前記第１のトランジスタは、前記第２のトランジスタと同じ導電型を有し、
    前記第２のゲートの電位を前記制御信号に従って制御する機能を有する第３のスイッチ部を有する記憶装置。
  4. 請求項１乃至請求項３のいずれか１項において、
    前記ラッチ部への電源電圧の供給を前記制御信号に従って制御する機能を有する第４のスイッチ部を有する記憶装置。
  5. 請求項１乃至請求項４のいずれか１項において、
    前記第１のトランジスタの半導体層または前記第２のトランジスタの半導体層は、酸化物半導体を有する記憶装置。
JP2012254482A 2011-11-25 2012-11-20 記憶装置 Expired - Fee Related JP6099368B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012254482A JP6099368B2 (ja) 2011-11-25 2012-11-20 記憶装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011256890 2011-11-25
JP2011256890 2011-11-25
JP2012254482A JP6099368B2 (ja) 2011-11-25 2012-11-20 記憶装置

Publications (3)

Publication Number Publication Date
JP2013131286A JP2013131286A (ja) 2013-07-04
JP2013131286A5 JP2013131286A5 (ja) 2015-12-17
JP6099368B2 true JP6099368B2 (ja) 2017-03-22

Family

ID=48466779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012254482A Expired - Fee Related JP6099368B2 (ja) 2011-11-25 2012-11-20 記憶装置

Country Status (2)

Country Link
US (2) US9007816B2 (ja)
JP (1) JP6099368B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI618075B (zh) 2012-11-06 2018-03-11 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015041305A1 (ja) * 2013-09-20 2015-03-26 国立大学法人東北大学 メモリセル及び記憶装置
JP6542542B2 (ja) 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
KR102344782B1 (ko) * 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5448131A (en) * 1977-09-22 1979-04-16 Nec Corp Semiconductor memory device
JPS58122693A (ja) * 1982-01-14 1983-07-21 Nippon Telegr & Teleph Corp <Ntt> メモリ回路
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH07282584A (ja) * 1991-07-25 1995-10-27 Mitsubishi Electric Corp 半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5570312A (en) * 1994-03-21 1996-10-29 United Microelectronics Corporation SRAM cell using word line controlled pull-up NMOS transistors
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6909411B1 (en) 1999-07-23 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6693616B2 (en) 2000-02-18 2004-02-17 Semiconductor Energy Laboratory Co., Ltd. Image display device, method of driving thereof, and electronic equipment
TW522374B (en) 2000-08-08 2003-03-01 Semiconductor Energy Lab Electro-optical device and driving method of the same
TW518552B (en) 2000-08-18 2003-01-21 Semiconductor Energy Lab Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US6466470B1 (en) * 2000-11-04 2002-10-15 Virage Logic Corp. Circuitry and method for resetting memory without a write cycle
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
SG120888A1 (en) 2001-09-28 2006-04-26 Semiconductor Energy Lab A light emitting device and electronic apparatus using the same
JP2003123479A (ja) * 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
US20030076282A1 (en) 2001-10-19 2003-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
EP1388842B1 (en) 2002-08-09 2013-10-02 Semiconductor Energy Laboratory Co., Ltd. Multi-window display device and method of driving the same
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4560275B2 (ja) 2003-04-04 2010-10-13 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置とその駆動方法
US7557801B2 (en) 2003-05-16 2009-07-07 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7095255B2 (en) * 2004-06-29 2006-08-22 Intel Corporation Ultra-drowsy circuit
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP2006196124A (ja) * 2005-01-14 2006-07-27 Nec Electronics Corp メモリセル及び半導体集積回路装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5076462B2 (ja) * 2005-12-28 2012-11-21 ソニー株式会社 半導体メモリデバイス
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069277A1 (ja) * 2006-12-07 2008-06-12 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍ装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009110594A (ja) 2007-10-30 2009-05-21 Kobe Univ 半導体記憶装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8144501B2 (en) * 2008-12-29 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Read/write margin improvement in SRAM design using dual-gate transistors
CN105513644B (zh) * 2009-09-24 2019-10-15 株式会社半导体能源研究所 驱动器电路、包括驱动器电路的显示设备以及包括显示设备的电子电器
WO2011062075A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011125455A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
TWI455129B (zh) * 2010-07-16 2014-10-01 Univ Nat Chiao Tung 以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體
KR102006586B1 (ko) 2010-08-06 2019-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路

Also Published As

Publication number Publication date
JP2013131286A (ja) 2013-07-04
US20150213882A1 (en) 2015-07-30
US9293193B2 (en) 2016-03-22
US20130135943A1 (en) 2013-05-30
US9007816B2 (en) 2015-04-14

Similar Documents

Publication Publication Date Title
JP6099368B2 (ja) 記憶装置
KR102454109B1 (ko) 반도체 장치 및 전자 기기
US11934243B2 (en) Semiconductor device
JP6513768B2 (ja) 半導体装置
JP5202672B2 (ja) 半導体装置
JP5735872B2 (ja) 半導体装置
JP5681570B2 (ja) 半導体装置
KR102081457B1 (ko) 기억 회로 및 반도체 장치
JP5808580B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151027

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170131

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170221

R150 Certificate of patent or registration of utility model

Ref document number: 6099368

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees