JP6062015B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明の一形態は酸化物半導体膜又は酸化物半導体を用いる半導体装置の作製方法に関
する。
絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて構
成される薄膜トランジスタ（ＴＦＴ）は、薄膜集積回路や液晶表示装置などに応用されて
いる。特に液晶表示装置の画素に設けられるスイッチング素子として、薄膜トランジスタ
の用途が拡大している。
従来、薄膜トランジスタはシリコン半導体を用いて作製されてきたが、最近になって半
導体特性を示す金属酸化物を用いて薄膜トランジスタを製造する技術が注目を集めている
。これまで金属酸化物といえば酸化インジウムが良く知られた材料であり、導電性が高い
ことから液晶表示装置で必要とされる透明電極材料として用いられている。
一方、金属酸化物の組成を制御することで半導体特性を示すことが知られており、酸化
タングステン、酸化錫、酸化インジウム、酸化亜鉛などが代表的な材料として例示されて
いる。そして、このような半導体特性を示す金属酸化物（酸化物半導体）をチャネル形成
領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。
また、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホ
モロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを
有する多元系酸化物半導体として知られている（非特許文献２乃至４）。そして、このよ
うなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル
層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
しかしながら酸化物半導体の組成を制御することは困難であり、酸化物半導体膜の製造
過程において化学量論的組成からのずれが生じてしまう。例えば、酸素の過不足によって
酸化物半導体の電気伝導度が変化してしまう。酸化物半導体膜の製造過程で混入する水素
や水分は、酸素（Ｏ）−水素（Ｈ）結合を形成して酸化物半導体中で電子供与体となり、
電気伝導度を変化させる要因となることが問題となっている。また、ＯＨ基は極性分子で
あるため、ＯＨ基を多量に含む酸化物半導体膜で薄膜トランジスタを形成すると、特性変
動を招く要因となる。
このような問題に鑑み本発明の一形態は、安定した電気的特性を有する酸化物半導体膜
及びそれを用いた半導体装置を提供することを目的とする。
本発明の一形態は、スパッタリング法による半導体膜の作製方法であって、減圧状態に
保持された処理室内に基板を保持し、該基板を４００℃未満の温度となるように制御し、
処理室内の残留水分を除去しつつ、該処理室に水素及び水分が除去されたスパッタガスを
導入し、金属酸化物をターゲットとして用い、基板に酸化物半導体膜を形成することを要
旨とする。
酸化物半導体膜の形成に際して、処理室の排気は吸着型の真空ポンプを用いることが好
ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用い
ることが好ましい。ターボ分子ポンプのように、タービン翼を高速回転させて気体を排気
する真空ポンプは、水素などの軽い気体に対する排気速度が低下するといった特性を有す
る。そのため、スパッタリング装置の処理室内に残留する水素や水分を十分に排気して、
高純度の酸化物半導体膜を作製するために、ターボ分子ポンプを用いることは適切ではな
い。一方、吸着型の真空ポンプは、水素などの軽い気体に対しても十分な排気能力がある
ため、スパッタリング装置の処理室内に残留する水素や水分を除去して、酸化物半導体膜
中に含まれる水素濃度を５×１０１９／ｃｍ３以下にまで低減することが可能となる。
酸化物半導体膜の形成に際して、ターゲットは、酸化亜鉛を主成分として含むものを用
いることができる。また、ターゲットとして、インジウム、ガリウム、亜鉛を含む金属酸
化物を用いることができる。
本発明の一形態は、酸化物半導体膜及び該酸化物半導体膜で作製される素子の特性安定
化を図る保護膜を作製する過程を含む半導体装置の作製方法である。この作製方法の一態
様は、ゲート電極及び該ゲート電極を覆うゲート絶縁膜が形成された基板を第１の処理室
に導入し、該基板を４００℃未満の温度となるように制御し、第１の処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、第１処理室内に装着され
少なくとも酸化亜鉛を含む金属酸化物をターゲットとして基板上に酸化物半導体膜を形成
する。
そして、酸化物半導体膜上にソース電極及びドレイン電極を形成した後、該基板を第２
処理室に導入し、該基板を１００℃未満の温度になるように制御し、第２の処理室内の残
留水分を除去しつつ水素及び水分が除去された酸素を含むスパッタガスを導入し、第２処
理室内に装着されたシリコン半導体のターゲットを用い基板上に欠陥を含む酸化シリコン
膜を形成する。
さらに、酸化シリコン膜が形成された基板を第３の処理室に導入し、該基板を２００℃
から４００℃に加熱して、酸化物半導体膜中に含まれる水素若しくは水分を欠陥を含む酸
化シリコン膜側に拡散させ、該酸化シリコン膜上に窒化シリコン膜を形成する。
上記半導体装置の作製方法において、酸化物半導体膜及び／又は酸化シリコン膜を作製
する際に、第１の処理室及び／又は第２の処理室の排気は吸着型の真空ポンプを用いるこ
とが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプ
を用いることが好ましい。
上記吸着型の真空ポンプは、酸化物半導体膜及び／又は酸化シリコン膜に含まれる水素
、水酸基又は水素化物の量を低減するように作用する。
上記半導体装置の作製方法において、酸化物半導体膜を成膜するためのターゲットは、
酸化亜鉛を主成分として含むものを用いることができる。また、ターゲットとして、イン
ジウム、ガリウム、亜鉛を含む金属酸化物を用いることができる。
上記半導体装置の作製方法において、酸化シリコン膜を成膜するためのターゲットは、
シリコン半導体のターゲット又は合成石英のターゲットを用いることができる。
本発明を開示又は特定する際に用いられる「第１」、「第２」又は「第３」等の数詞の
付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するも
のではなく、特に限定されない限り配置及び段階の順序を限定するものでもない。
本発明を開示又は特定するために、ある構成要素が他の構成要素の「上」にある、或い
は「下」にあると言及されたときには、その他の構成要素に直接的に形成されている場合
もあるが、中間に他の構成要素が存在する場合もあると理解されなければならない。
本発明を開示又は特定するために用いられる用語において、単数の表現は、文脈上で明
白に相違して意味していない限り、複数の表現を含む。「含む」または「有する」などの
用語は、明細書中に記載された特徴、数字、ステップ、動作、構成要素、部分品、または
これらを組み合わせたものが存在することを指定しようとするものであり、１つまたはそ
れ以上の他の特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わ
せたものなどの存在または付加の可能性をあらかじめ排除しないものであると理解されな
ければならない。
本発明を開示又は特定するために用いられる用語において、特別に定義されない限り、
技術的あるいは科学的な用語を含んで用いられる全ての用語は、本発明が属する技術分野
において通常の知識を有する者にとって一般的に理解され得るものと同じ意味を有してい
る。一般的に用いられる辞書に定義されているものと同じ用語は、関連技術の文脈上で有
する意味と一致する意味を有するものと解釈されなければならず、本出願で明白に定義し
ない限り、理想的あるいは過度に形式的な意味として解釈されない。
酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去することで、該酸化物
半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体
膜の安定化を図ることができる。
ゲート絶縁膜上にチャネル形成領域とする酸化物半導体膜を成膜する際に、反応雰囲気
中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減す
ることができる。また、酸化物半導体膜に接して欠陥を含む酸化シリコン膜を設けること
で酸化物半導体膜中の水素、水分を酸化シリコン膜へ拡散させ酸化物半導体膜の水素及び
水素化合物の濃度を低減することができる。
さらに、欠陥を含む酸化シリコン膜上に、基板を加熱して窒化シリコン膜を成膜するこ
とで、酸化物半導体膜から該酸化シリコン膜に水素、水分を拡散させつつ、同時に外気か
ら水分の侵入を防ぐバリア膜を設けることができる。
一実施形態に係る半導体装置の構成を示す断面図。 一実施形態に係る半導体装置の作製方法を示す断面図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 クライオポンプで排気しながら作製した酸化物半導体膜中の水素濃度を二次イオン質量分析法で測定した結果を示すグラフ。
以下、開示される発明の実施の形態を説明する。但し、開示される発明は以下の説明に
限定されず、その発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更し得ることは当業者であれば容易に理解される。したがって、開示される発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用
いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のために誇張して示される場
合がある。
図１は半導体装置の構成を示す。半導体装置に含まれる薄膜トランジスタ１１０は、基
板１００上にゲート電極１０１ａ、及びゲート電極と同じ層で形成される第１配線１０１
ｂを有している。ゲート電極１０１ａ及び第１配線１０１ｂ上にはゲート絶縁層１０２が
形成されている。ゲート絶縁層１０２は酸化物絶縁材料で形成されていることが好ましい
。
図１は、ゲート絶縁層１０２が、第１のゲート絶縁層１０２ａ及び第２のゲート絶縁層
１０２ｂで形成されている場合を示している。この場合、酸化物半導体層１２３に接する
第２のゲート絶縁層１０２ｂが酸化物絶縁材料で形成されていることが好ましい。ゲート
絶縁層１０２を介してゲート電極１０１ａ上に酸化物半導体層１２３が形成されている。
ゲート電極１０１ａに端部を重畳してソース電極１０４ａ及びドレイン電極１０４ｂが
形成されている。酸化物絶縁膜１０５が、ソース電極１０４ａ及びドレイン電極１０４ｂ
の上層に設けられている。酸化物絶縁膜１０５は、ソース電極１０４ａ及びドレイン電極
１０４ｂ間において、酸化物半導体層１２３と接するように設けられている。酸化物絶縁
膜１０５上には保護絶縁膜１０６が設けられている。
第１配線１０１ｂに到達するコンタクトホール１０８がゲート絶縁層１０２に形成され
、コンタクトホール１０８を介して第１配線１０１ｂと第２配線１０４ｃが接続されてい
る。
このような薄膜トランジスタ１１０を含む半導体装置の作製方法の一例を図２（Ａ）〜
（Ｄ）を参照して説明する。
図２（Ａ）は基板１００上にゲート電極１０１ａ、第１配線１０１ｂ、ゲート絶縁層１
０２、酸化物半導体膜１０３を形成する段階を示す。
基板１００に用いるガラス基板としては、液晶パネルに用いるガラス基板を適用するこ
とが可能である。例えば、ガラス基板としてアルミノシリケートガラス、アルミノホウケ
イ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いることができる。酸化ホ
ウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることでより実用的な耐熱ガラスが
得られる。このためＢ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ工程
によりゲート電極１０１ａ、及び第１配線１０１ｂを含む第１配線層を形成する。ゲート
電極１０１ａの端部はテーパ形状であることが好ましい。レジストマスクはインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。
ゲート電極１０１ａ及び第１配線１０１ｂを形成する導電膜としては、Ａｌ、Ｃｒ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述し
た元素を組み合わせた合金を用いることができる。また、上述した金属に加え、シリコン
または銅、ネオジム、またはスカンジウムなどの金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することもできる。例えば、Ａｌ膜の上層側
及び下層側をＴｉ膜で挟んだ積層構造でゲート電極１０１ａ、及び第１配線１０１ｂを形
成することができる。
ゲート電極は、非透光性の金属膜に代えて、透光性を有する導電膜を用いてゲート電極
を形成することもできる。透光性を有する導電膜としては、透明導電性酸化物等をその例
に挙げることができる。
次いで、ゲート絶縁層１０２と、酸化物半導体膜１０３を形成する。ゲート絶縁層１０
２はプラズマＣＶＤ法又はスパッタリング法で形成することができる。ゲート絶縁層１０
２は酸化シリコン、酸化アルミニウムなどの酸化物絶縁膜で形成する。酸化シリコン膜、
酸化アルミニウム膜はスパッタリング法で作製することができる。例えば、スパッタリン
グ法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又
は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを
用いて行う。スパッタリング法で作製される酸化シリコン膜や酸化アルミニウム膜は、膜
中に含まれる水素が少ないので、酸化物半導体膜１０３と接するゲート絶縁層１０２とし
て好ましい態様となる。ゲート絶縁層１０２に水素が多量に含まれると、該水素が酸化物
半導体膜１０３に拡散して、トランジスタの特性を変動させる要因となるからである。
なお、ゲート絶縁層１０２は、ゲート電極１０１ａ側から窒化シリコン層と酸化シリコ
ン層を積層した構造とすることもできる。例えば、図２（Ａ）で示すように、第１のゲー
ト絶縁層１０２ａとしてスパッタリング法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））
を形成し、第１のゲート絶縁層１０２ａ上に第２のゲート絶縁層１０２ｂとして酸化シリ
コン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層１０２とする
。
ゲート絶縁層１０２に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極１０１ａ、及び第１
配線１０１ｂが形成された基板１００を２００℃以上の温度で加熱し、基板１００に吸着
した不純物を除去することが好ましい。
酸化物半導体膜１０３をゲート絶縁層１０２上に形成する。酸化物半導体膜１０３はス
パッタリング法により成膜する。酸化物半導体膜の例としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ
系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ
−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用
いる。また、酸化物半導体膜１０３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰
囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法
により形成することができる。スパッタリング法を用いる場合、酸化シリコンを２重量％
以上１０重量％以下含むターゲットを用いて成膜を行い、膜中に酸化シリコンを含ませる
ようにしても良い。酸化シリコンを含む酸化物半導体膜は、該酸化シリコンが酸化物半導
体膜の結晶化を阻害するので、後の工程で行う脱水化または脱水素化のための加熱処理の
際に酸化物半導体膜が結晶化してしまうのを抑制することができる。
酸化物半導体膜１０３をスパッタリング法で作製するためのターゲットとして、酸化亜
鉛を主成分とする金属酸化物のターゲットを用いることができる。金属酸化物のターゲッ
トの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比とし
て、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：０．５［ａｔ．％］）を用いることができる。酸化物半導体ターゲットの充填率は
９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸
化物半導体ターゲットを用いることにより、作製される酸化物半導体膜は緻密な膜となる
。
スパッタリング法で酸化物半導体膜１０３を作製する場合、まず減圧状態に保持された
処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。そして、処理室内の残
留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をター
ゲットとして基板上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて
排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子
を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純
物の濃度を低減できる。
酸化物半導体膜の成膜条件は、特に限定されるものでなく適宜設定されるものである。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一とな
るために好ましい。酸化物半導体膜１０３の厚さは５ｎｍ以上５０ｎｍ以下とすることが
好ましい。勿論、酸化物半導体膜の厚さは前記範囲に限定されるものではなく、トランジ
スタの特性を考慮して適宜設定されるものである。
上記のようにして酸化物半導体膜をスパッタリング法で作製することで、二次イオン質
量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ
）による水素濃度の定量結果が２×１０１９ｃｍ−３以下好ましくは５×１０１８ｃｍ−
３以下に抑制された酸化物半導体膜を得ることができる。
ここで、酸化物半導体膜に含まれる水素濃度について説明する。図５はガラス基板上に
、スパッタ法で成膜されたままの状態の酸化物半導体膜中の水素濃度を、二次イオン質量
分析法で測定した結果を示す。
図５において、実施例として示す特性は、クライオポンプで排気しながら作製した酸化
物半導体膜である。この酸化物半導体膜は、ターゲットとしてＩｎ：Ｇａ：Ｚｎの比が１
：１：０．５である金属酸化物ターゲット（高純度化学研究所製、相対密度８０％品）を
用い、スパッタガスとしてＡｒと酸素を用い（Ａｒ／Ｏ２＝３０／１５ｓｃｃｍ）、Ｔ／
Ｓ距離＝６０ｍｍ、ＤＣ電力０．５ｋＷ、成膜圧力０．４Ｐａの条件で作製した試料であ
る。
図５において、比較例として示す特性は、同じ組成で同じ製造元のターゲットを用い、
ターボ分子ポンプで排気しながら作製した酸化物半導体膜である。この酸化物半導体膜は
、スパッタガスとしてＡｒと酸素を用い（Ａｒ／Ｏ２＝１０／５ｓｃｃｍ）、Ｔ／Ｓ距離
＝１７０ｍｍ、ＤＣ電力０．５ｋＷ、成膜圧力０．４Ｐａの条件で作製した試料である。
図５の結果から明らかなように、実施例の試料（クライオポンプで排気しながら作製し
た酸化物半導体膜）は膜中において水素濃度が５×１０１９／ｃｍ３以下に低減している
のに対し、比較例の試料は水素濃度が１×１０２０／ｃｍ３以上となっている。図５の結
果は、明らかにクライオポンプのような吸着型の真空ポンプで水分を除去しながらスパッ
タ成膜した方が、酸化物半導体膜中の水素濃度を低減できることを示している。
図２（Ｂ）は酸化物半導体膜１０３を第２のフォトリソグラフィ工程により島状に加工
し、酸化物半導体層１１３を形成し、第３のフォトリソグラフィ工程によりコンタクトホ
ール１０８を形成する段階を示す。酸化物半導体層１１３を形成するためのレジストマス
クは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成す
るとフォトマスクを使用しないため、製造コストを低減できる。
ゲート絶縁層１０２に形成されるコンタクトホール１０８は、第１配線１０１ｂを露出
させるものである。
図２（Ｃ）は、薄膜トランジスタのソース電極及びドレイン電極等となる導電膜を作製
する段階を示す。導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ば
れた金属、当該金属を成分とする合金、または当該金属を組み合わせた合金等を用いる。
導電膜は、上述した金属を含む単層に限定されず、二層以上の積層構造としても良い。例
えば、チタン膜（膜厚１００ｎｍ）とアルミニウム膜（膜厚２００ｎｍ）とチタン膜（膜
厚１００ｎｍ）の３層構造の導電膜を形成する。また、チタン膜に変えて窒化チタン膜を
用いてもよい。
導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、
導電膜を選択的にエッチング除去してソース電極１０４ａ、ドレイン電極１０４ｂ、第２
配線１０４ｃを形成する。図２（Ｃ）は、第２配線１０４ｃが第１のゲート絶縁層１０２
ａ、第２のゲート絶縁層１０２ｂに形成されたコンタクトホール１０８によって、第１配
線１０１ｂと接触するように形成される構成を示している。
第４のフォトリソグラフィ工程においては、酸化物半導体層１１３に接する部分の導電
膜のみを選択的に除去する。酸化物半導体層１１３に接する部分の導電膜のみを選択的に
除去するため、アルカリ性のエッチング液としてアンモニア過水（組成の重量比として、
過酸化水素：アンモニア：水＝５：２：２）などを用いると、金属導電膜を選択的に除去
し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層１２３を残存させるこ
とができる。ソース電極１０４ａ、ドレイン電極１０４ｂ及び第２配線１０４ｃを形成す
るためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
図２（Ｄ）は、ソース電極１０４ａ、ドレイン電極１０４ｂ及び第２配線１０４ｃが形
成された酸化物半導体層１２３上に、酸化物絶縁膜１０５、保護絶縁膜１０６を形成する
段階を示す。
酸化物半導体層１２３がソース電極１０４ａ及びドレイン電極１０４ｂと重ならない領
域において、酸化物半導体層１２３と酸化物絶縁膜１０５が接するように形成する。ソー
ス電極１０４ａ、ドレイン電極１０４ｂとに挟まれる領域であって、ゲート電極に重畳し
、酸化物絶縁膜１０５とゲート絶縁層１０２に接して挟まれる酸化物半導体層の領域がチ
ャネル形成領域となる。
酸化物絶縁膜１０５はスパッタリング法で作製することが好ましい。上述のゲート絶縁
層と同様に膜中に水素が多量に含まれないようにするためである。そのため、酸化物絶縁
膜１０５をスパッタリング法で成膜する際にも、酸化物半導体層と同様に、処理室内の残
留水素、水酸基又は水分を除去しつつ成膜を行うことが好ましい。酸化物絶縁膜１０５を
形成する材料としては、酸化シリコンや酸化アルミニウムが選択される。
酸化物絶縁膜の成膜条件は、特に限定されるものでなく適宜設定されるものである。例
えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ω
ｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４
Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣス
パッタ法により酸化シリコン膜を成膜する。スパッタリング法で酸化シリコン膜を作製す
ることで、膜中に欠陥（構造欠陥によるもので、所謂未結合手によるもの）を含ませるこ
とができる。スパッタリング法は、ターゲットからスパッタされた原子又は粒子を基板に
付着させる物理的堆積法であり、基板に付着した原子又は粒子は急激に冷却されるため、
構造欠陥を含んだ薄膜が形成されやすいためである。なお、シリコンターゲットに代えて
石英（好ましくは合成石英）を酸化シリコン膜を成膜するためのターゲットとして用いる
ことができる。
次いで、保護絶縁膜１０６を酸化物絶縁膜１０５上に形成する。保護絶縁膜１０６とし
ては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。保
護絶縁膜１０６として、窒化シリコン膜を形成する。窒化シリコン膜はスパッタリング法
で成膜することができる。
保護絶縁膜１０６の成膜時に、基板１００を２００℃〜４００℃に加熱することで、酸
化物半導体膜中に含まれる水素若しくは水分を酸化物絶縁膜（欠陥を含む酸化シリコン膜
）に拡散させることができる。酸化物絶縁膜１０５は欠陥（ダングリングボンド）を多く
含むため、酸化物半導体層１２３に含まれる水素、水酸基又水分等の不純物は、酸化物半
導体層１２３と酸化物絶縁膜１０５が接する界面を介して、酸化物絶縁膜１０５に拡散す
る。具体的には、酸化物半導体層１２３に含まれる水素原子や、Ｈ２Ｏなど水素原子を含
む化合物や、炭素原子を含む化合物等が酸化物絶縁膜１０５に拡散移動し易くなる。
上記のように酸化物半導体膜を成膜する際に、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
トランジスタの特性安定化を図ることができる。
ゲート絶縁膜上にチャネル形成領域とする酸化物半導体膜を成膜する際に、反応雰囲気
中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減す
ることができる。酸化物半導体膜に接して欠陥を含む酸化シリコン膜を設けることで酸化
物半導体膜中の水素、水分を酸化シリコン膜へ拡散させ酸化物半導体膜の水素及び水素化
合物の濃度を低減することができる。
さらに、欠陥を含む酸化シリコン膜上に、基板を加熱して窒化シリコン膜を成膜するこ
とで、酸化物半導体膜から該酸化シリコン膜に水素、水分を拡散させつつ、同時に外気か
ら水分の侵入を防ぐバリア膜を設けることができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用
いた表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用い
ることができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下
で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、
４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するた
めに多大なエネルギーを消費しないで済む。
図３は酸化物半導体膜及び酸化物半導体膜を用いた半導体装置の作製に用いることので
きる成膜装置の一例を示す。
図３で示す成膜装置は、ローダー室２０７と、アンローダー室２０８を有し、処理前の
基板又は処理済みの基板を収納するカセット２１０が設置されている。ローダー室２０７
と、アンローダー室２０８の間には第１の搬送室２０１があり、基板を搬送する搬送手段
２０９が設置されている。
成膜装置は第２の搬送室２０２を有している。第２の搬送室２０２には搬送手段２０９
が設置され、ゲートバルブを介して周囲に４つの処理室（第１の処理室２０３、第２の処
理室２０４、第３の処理室２０５、及び第４の処理室２０６）が接続されている。なお、
第１の処理室２０３はゲートバルブを介して、一方が第１の搬送室２０１と接続され、他
方が第２の搬送室２０２と接続されている。
第２の搬送室２０２、第１の処理室２０３、第２の処理室２０４、第３の処理室２０５
、及び第４の処理室２０６には、それぞれ排気手段２１２が設けられている。これらの排
気手段は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特にクライオポ
ンプなどの吸着型の排気手段を備えた構成が好ましい。また、排気手段はターボポンプに
コールドトラップを備えた構成であってもよい。これらの排気手段の構成は、処理室内に
残留する水分を冷却された金属表面に吸着させる作用があるため、酸化物半導体膜の高純
度化を図る目的において有効である。
酸化物半導体膜を成膜する場合、酸化物半導体膜を成膜する処理室はもちろんのこと、
酸化物半導体膜に接する膜、及び酸化物半導体膜の成膜前後の工程において、処理室内に
残留する水分が不純物として混入しないよう、クライオポンプなどの排気手段を用いるこ
とが好ましい。
第１の処理室２０３には、基板加熱手段２１１が設けられている。また、第１の処理室
２０３は、大気圧状態の第１の搬送室２０１から減圧状態の第２の搬送室２０２に、基板
を搬送する受け渡し室の役割を有している。受け渡し室を設けることにより、第２の搬送
室２０２を大気による汚染から守ることができる。
第２の処理室２０４、第３の処理室２０５、及び第４の処理室２０６には、それぞれス
パッタリング法により窒化シリコン膜、酸化シリコン膜、酸化物半導体膜を成膜するため
の構成が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備えられ
、スパッタガスを導入するガス供給手段、グロー放電生成手段が付加されている。
成膜装置の動作の一例について説明する。ここでは、図２（Ａ）で示すように、ゲート
電極１０１ａ及び第１配線１０１ｂが形成された基板にゲート絶縁膜と酸化物半導体膜を
連続成膜する方法について説明する。
搬送手段２０９が、カセット２１０から第１の処理室２０３に、ゲート電極１０１ａ及
び第１配線１０１ｂが形成された基板１００を搬送する。次いで、ゲートバルブを閉じ第
１の処理室２０３で基板１００を予備加熱し、基板に吸着した不純物を脱離させ排気する
。不純物は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む
化合物などである。
基板１００を第２の処理室２０４に搬送して窒化シリコン膜を成膜し、その後基板１０
０を第３の処理室２０５に搬送して酸化シリコン膜を成膜してゲート絶縁層１０２を形成
する。第２の処理室２０４、及び第３の処理室２０５はクライオポンプ等により排気され
、成膜室内の不純物濃度が低減されていると好ましい。不純物が低減された処理室内で積
層された窒化シリコン膜と酸化シリコン膜は、含有する水素、水酸基又は水分等が低減さ
れたゲート絶縁層１０２として用いる。
基板１００を第３の処理室２０５に搬送する。第３の処理室２０５は、酸化物半導体用
のターゲットを備えており、排気手段としてクライオポンプを有している。第３の処理室
２０５では、酸化物半導体層を成膜する。第３の処理室２０５では室内に残留する水分が
クライオポンプにより除去され、酸化物半導体膜１０３の水素濃度を低減することができ
る。また、酸化物半導体膜１０３は基板を加熱しながら成膜する。クライオポンプにより
処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体膜１０
３を成膜する際の基板温度は４００℃以下とすることができる。
以上のようにして、成膜装置によってゲート絶縁層１０２から酸化物半導体膜１０３を
連続して形成することができる。図３では、３つ以上の処理室が搬送室を介して接続する
構成を有しているがこれに限られない。例えば、基板の搬入口と搬出口を有し、各処理室
が互いに接続する構成、所謂インライン型の構成としてもよい。
図４は、図２（Ｄ）で示すように酸化物半導体層１２３上に、酸化物絶縁膜１０５及び
保護絶縁膜１０６を形成するための成膜装置の一例を示す。
この成膜装置は、ローダー室３０７と、アンローダー室３０８を有し、それぞれ処理前
及び処理後の基板を収納するカセット３１０が設置されている。
この成膜装置は搬送室３０１を有している。搬送室３０１には搬送手段３０９が設置さ
れ、ゲートバルブを介して周囲に５つの処理室（第１の処理室３０２、第２の処理室３０
３、第３の処理室３０４、第４の処理室３０５、及び第５の処理室３０６）と接続されて
いる。
ローダー室３０７、アンローダー室３０８、搬送室３０１、第１の処理室３０２、第２
の処理室３０３、第３の処理室３０４、第４の処理室３０５、及び第５の処理室３０６に
は、それぞれ排気手段３１３が設けられており、減圧状態を実現できる。また、これらの
排気手段は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特にクライオ
ポンプを備えた排気手段が好ましい。また、ターボポンプにコールドトラップを備えた手
段であってもよい。
ローダー室３０７、及びアンローダー室３０８は搬送室３０１に、基板を搬送する受け
渡し室の役割を有している。受け渡し室を設けることにより、搬送室３０１を大気による
汚染から守ることができる。
第１の処理室３０２及び第４の処理室３０５には、それぞれ基板加熱手段３１１、及び
基板加熱手段３１１が設けられている。第２の処理室３０３、第３の処理室３０４には、
それぞれスパッタリング法により酸化シリコン膜、窒化シリコン膜を成膜するための構成
が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備えられ、スパ
ッタガスを導入するガス供給手段、グロー放電生成手段が付加されている。また、第５の
処理室３０６には冷却手段３１２が設けられている。
成膜装置の動作の一例について説明する。図２（Ｄ）で示すように、酸化物半導体層１
２３上に、酸化物絶縁膜１０５及び保護絶縁膜１０６を形成する方法について説明する。
はじめに、ローダー室３０７を排気し、ローダー室３０７の圧力が搬送室３０１の圧力
と概略等しくなったら、ゲートバルブを開き搬送室３０１を介してローダー室３０７から
第１の処理室３０２へ基板１００を搬送する。
基板１００を第１の処理室３０２の基板加熱手段３１１で予備加熱し、基板に吸着した
不純物を脱離し排気することが好ましい。不純物としては、例えば、水素原子や、Ｈ２Ｏ
など水素原子を含む化合物や、炭素原子を含む化合物などである。なお、予備加熱の温度
としては、１００℃以上４００℃以下好ましくは１５０℃以上３００℃以下である。なお
、第１の処理室３０２に設ける排気手段はクライオポンプが好ましい。基板１００に吸着
していた不純物が予備加熱により脱離し、第１の処理室３０２内に拡散するため、クライ
オポンプを用いて不純物を第１の処理室３０２から排出する必要がある。なお、この予備
加熱の処理は省略することもできる。
基板１００を第２の処理室３０３に搬送し、酸化物絶縁膜１０５を成膜する。例えば、
酸化物絶縁膜１０５として酸化シリコン膜を成膜する。第２の処理室３０３はクライオポ
ンプ等により排気され、成膜室内の不純物濃度が低減されている。不純物が低減された処
理室内で成膜された酸化物絶縁膜は、不純物濃度が抑制される。具体的には、酸化物絶縁
膜に含まれる水素濃度を低減することができる。また、酸化物絶縁膜１０５は基板１００
を加熱しながら成膜しても良いが、酸化物絶縁膜１０５に欠陥を含ませるため室温から２
００℃程度の温度で成膜することが好ましい。
スパッタリング法により酸化物絶縁膜１０５として酸化シリコン膜を成膜する場合、タ
ーゲットとして石英ターゲットまたはシリコンターゲットを用いることができる。石英タ
ーゲットまたはシリコンターゲットを用いて、酸素、及び希ガス雰囲気下でスパッタリン
グ法により成膜した酸化シリコン膜は、シリコン原子または酸素原子の未結合手（ダング
リングボンド）を含ませることができる。
未結合手を多く含む酸化物絶縁膜１０５を酸化物半導体層１２３に接して設けることに
より、酸化物半導体層１２３に含まれる水素、水酸基又は水分などの不純物は、酸化物半
導体層１２３と酸化物絶縁膜１０５が接する界面を介して、酸化物絶縁膜１０５に拡散し
易くなる。具体的には、酸化物半導体層１２３に含まれる水素原子や、Ｈ２Ｏなど水素原
子を含む化合物が酸化物絶縁膜１０５に拡散移動し易くなる。その結果、酸化物半導体層
１２３の不純物濃度が低減される。
次いで、基板１００を第３の処理室３０４に搬送し、酸化物絶縁膜１０５上に保護絶縁
膜１０６を成膜する。保護絶縁膜１０６としては、不純物元素の拡散を防止する機能があ
ればよく、例えば窒化シリコン膜、窒化酸化シリコン膜などにより形成することができる
。また、第３の処理室３０４はクライオポンプ等により排気され、処理室内の不純物濃度
が低減されている状態が好ましい。
保護絶縁膜１０６は薄膜トランジスタ１１０の外部から不純物が拡散し、侵入すること
を防止する。不純物は、水素、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合
物などである。
スパッタリング法により保護絶縁膜１０６として窒化シリコン膜を成膜する場合、例え
ば、シリコンターゲットを用い、第３の処理室３０４に窒素とアルゴンの混合ガスを導入
して、反応性スパッタリングにより成膜を行う。基板温度を、２００℃以上４００℃以下
例えば２００℃以上３５０℃以下として成膜する。加熱しながら成膜することにより、水
素、水酸基又は水分など水素原子を含む不純物を酸化物絶縁膜１０５に拡散させ、酸化物
半導体層１２３における当該不純物濃度を低減させることができる。特に、水素原子の拡
散が促進される２００℃以上３５０℃以下の温度範囲が好適である。
なお、水素、水酸基又は水分など水素原子を含む不純物を酸化物絶縁膜１０５に拡散さ
せ、酸化物半導体層１２３における当該不純物濃度を低減させるために、保護絶縁膜１０
６を成膜した後に加熱処理を行っても良い。
例えば、図４で示すように、基板１００を第４の処理室３０５に搬送し成膜後の加熱処
理を行う。成膜後の加熱処理において基板温度を２００℃以上４００℃以下とする。加熱
処理により、酸化物半導体層に含まれる不純物を酸化物半導体層１２３と酸化物絶縁膜１
０５が接する界面を介して、酸化物絶縁膜１０５に拡散し易くなる。具体的には、不純物
を酸化物半導体層１２３に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物が酸化
物絶縁膜に拡散移動し易くなる。その結果、酸化物半導体層の不純物濃度が低減される。
加熱処理の後は、基板１００を第５の処理室３０６に搬送する。成膜後の加熱処理の基
板温度Ｔから、再び水等の不純物が入らないよう、十分低い温度まで冷却する。具体的に
は基板温度Ｔよりも１００℃以上下がるまで徐冷する。冷却は、ヘリウム、ネオン、アル
ゴン等を第５の処理室３０６に導入して行ってもよい。なお、冷却に用いる窒素、または
ヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。
または、窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐ
ｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
クライオポンプを設けた排気手段を適用した成膜装置を用いることで、処理室内の不純
物を低減できる。処理室の内壁に吸着していた不純物が脱離し、成膜中の基板や、膜の中
に不純物が混入する不具合を低減できる。また、予備加熱中の雰囲気から脱離する不純物
を排気して、基板に再吸着される現象を防ぐことができる。
このようにして形成された酸化物絶縁膜１０５は未結合手を多く含む。酸化物半導体層
１２３に接して酸化物絶縁膜１０５を設けることにより、酸化物半導体層１２３に含まれ
る不純物、具体的には水素原子や、Ｈ２Ｏなど水素原子を含む化合物が酸化物半導体層１
２３から酸化物絶縁膜１０５へ拡散若しくは移動し、その結果、酸化物半導体層１２３に
含まれる不純物濃度を低減できる。
例えば、本実施の形態で例示する成膜装置を用いて形成した酸化物絶縁膜が接して設け
られた酸化物半導体層をチャネル形成領域に適用した薄膜トランジスタは、ゲート電極に
電圧を印加しない状態、所謂オフ状態において、チャネル形成領域のキャリア濃度が低減
されているため、オフ電流が少なく、良好な特性を得ることができる。
図４では、３つ以上の処理室が搬送室を介して接続する構成を例示したが、酸化物半導
体膜に含まれる水素、水分を低減するための装置の構成はこれに限られない。例えば、基
板の搬入口と搬出口を有し、各処理室が互いに接続する構成、所謂インライン型の構成と
してもよい。
上記の成膜装置を用いた工程は、液晶表示パネル、エレクトロルミネセンス表示パネル
、電子インクを用いた表示装置などのバックプレーン（薄膜トランジスタが形成された基
板）の製造に用いることができる。上記の成膜装置を用いた工程は、４００℃以下の温度
で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程
にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことがで
きるので、表示パネルを製造するために多大なエネルギーを消費しないで済む。
１００ 基板
１０１ａ ゲート電極
１０１ｂ 第１配線
１０２ ゲート絶縁層
１０２ａ 第１のゲート絶縁層
１０２ｂ 第２のゲート絶縁層
１０３ 酸化物半導体膜
１０４ａ ソース電極
１０４ｂ ドレイン電極
１０４ｃ 第２配線
１０５ 酸化物絶縁膜
１０６ 保護絶縁膜
１０８ コンタクトホール
１１０ 薄膜トランジスタ
１１３ 酸化物半導体層
１２３ 酸化物半導体層
２０１ 第１の搬送室
２０２ 第２の搬送室
２０３ 第１の処理室
２０４ 第２の処理室
２０５ 第３の処理室
２０６ 第４の処理室
２０７ ローダー室
２０８ アンローダー室
２０９ 搬送手段
２１０ カセット
２１１ 基板加熱手段
２１２ 排気手段
３０１ 搬送室
３０２ 第１の処理室
３０３ 第２の処理室
３０４ 第３の処理室
３０５ 第４の処理室
３０６ 第５の処理室
３０７ ローダー室
３０８ アンローダー室
３０９ 搬送手段
３１０ カセット
３１１ 基板加熱手段
３１２ 冷却手段
３１３ 排気手段

Claims (2)

  1. 基板上の、酸化物半導体膜と、
    前記酸化物半導体膜のチャネル形成領域と接する領域を有する、酸化シリコン膜と、を有する半導体装置の作製方法であって、
    前記酸化シリコンを形成後、前記基板の温度を２００℃以上４００℃以下として、第１の処理室で前記酸化物半導体膜を加熱する第１の工程と、
    第２の処理室で前記基板の温度が１００℃以上下がるまで冷却する、第２の工程と、を有し、
    前記第２の工程において、前記冷却に用いるガスには、水及び水素が含まれないことを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記冷却に用いるガスは、窒素、ヘリウム、ネオン、又はアルゴンを有することを特徴とする半導体装置の作製方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20120102653A (ko) 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
US9219159B2 (en) * 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
WO2013168687A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102380379B1 (ko) * 2012-05-10 2022-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014042187A1 (ja) * 2012-09-14 2014-03-20 シャープ株式会社 アクティブマトリクス基板、表示パネル及び表示装置
US20150279865A1 (en) * 2012-10-03 2015-10-01 Sharp Kabushiki Kaisha Semiconductor device and display device
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
CN104934444B (zh) * 2015-05-11 2018-01-02 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板结构及其制作方法
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
CN115181937A (zh) * 2022-08-16 2022-10-14 喀什大学 一种ito薄膜的制备装置及其制备方法

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3243258B2 (ja) * 1991-03-14 2002-01-07 株式会社東芝 プラズマｃｖｄ装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05331619A (ja) * 1992-05-29 1993-12-14 Matsushita Electric Ind Co Ltd 薄膜作製方法および薄膜作製装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000091244A (ja) * 1998-06-03 2000-03-31 Hitachi Ltd プラズマ処理装置およびプラズマ処理装置を用いて製造した半導体装置、並びに半導体装置で構成したアクティブマトリクス基板およびアクティブマトリクス基板を用いた液晶表示素子
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US7141821B1 (en) * 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7105865B2 (en) * 2001-09-19 2006-09-12 Sumitomo Electric Industries, Ltd. AlxInyGa1−x−yN mixture crystal substrate
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4016178B2 (ja) * 2001-11-06 2007-12-05 ソニー株式会社 表示装置及び反射防止用基体
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7833957B2 (en) * 2002-08-22 2010-11-16 Daikin Industries, Ltd. Removing solution
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005036250A (ja) 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd スパッタ装置
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006307274A (ja) * 2005-04-27 2006-11-09 Optrex Corp 真空装置
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4622764B2 (ja) * 2005-09-15 2011-02-02 パナソニック株式会社 プラズマ処理方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008121034A (ja) * 2006-11-08 2008-05-29 Kochi Prefecture Sangyo Shinko Center 酸化亜鉛薄膜の成膜方法及び成膜装置
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
EP2096188B1 (en) 2006-12-13 2014-01-29 Idemitsu Kosan Co., Ltd. Sputtering target
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101228160B1 (ko) * 2007-12-27 2013-01-30 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 ａ-ＩＧＺＯ 산화물 박막의 제조 방법
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
KR102054650B1 (ko) 2009-09-24 2019-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR20120093952A (ko) * 2009-11-06 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 반도체 장치 제조 방법과, 성막 장치

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