JP6030377B2 - 集積回路チップ、これを含むシステム及び動作方法、メモリ及びメモリシステム - Google Patents

Description

本発明は、集積回路チップに関し、より詳細には、集積回路チップの性能に合う最適のレイテンシを設定するための技術に関する。

各種の集積回路チップ（ｃｈｉｐ）は、それ自体で動作するものではなく、周辺の他のチップとデータ（信号）などを互いにやりとりして動作する。その例として、メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）がメモリに読み出し命令を印加すれば、メモリは、格納されたデータをメモリコントローラに伝達する。ところが、メモリは、読み出し命令を印加されると同時に直ちにデータをメモリコントローラに伝達することは不可能である。メモリの内部的にも、格納されたデータを呼び出し、出力する用意をする時間が必要なためである。

チップＡとチップＢとが相互動作をするためには、チップＡがチップＢにある動作を要請し、要請に対応してチップＢが動作をするまでは所定の待機時間が必要である。このような待機時間をレイテンシ（ｌａｔｅｎｃｙ）という。例えば、メモリとメモリコントローラの場合、ＣＡＳレイテンシ（ＣＬ：Ｃａｓ Ｌａｔｅｎｃｙ）が７に設定されたときは、メモリコントローラがメモリに読み出し命令を印加すれば、メモリは、読み出し命令の印加時点から７クロック以後にデータをメモリコントローラに伝達する。

最近の集積回路チップは、決まった１つの電源電圧下のみで動作せず、所定レンジ内の電源電圧レベル下での動作を支援する傾向に変わっている。すなわち、１つのチップが種々のレベルの電源電圧下での動作を支援することが最近の傾向である。ところが、チップの動作電源電圧が変更されるとチップの動作速度も変更されるので、チップ間のレイテンシを最適に設定するのが難しくなるという問題がある。

米国特許出願公開第２００９／０１９０４１４ 米国特許出願公開第２００３／０１３３３３１

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、スレーブチップに動作命令を印加するマスタチップがスレーブチップの動作速度と関連した情報を取得するようにし、最適のレイテンシ設定が可能なようにすることにその目的がある。

特に、マスタチップがスレーブチップに印加される電源電圧変動によるスレーブチップの動作速度の変化を把握することができるようにし、スレーブチップが動作する電源電圧別に最適のレイテンシを設定可能なようにすることにその目的がある。

そこで、上記の目的を達成するための本発明に係るシステムは、第１のチップと第２のチップとを備え、前記第１のチップが前記第２のチップにトレーニング命令を印加すれば、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を前記第１のチップに報知する（ｔｒａｎｓｆｅｒ）ことができる。ここで、前記第１のチップの前記トレーニング命令の印加と前記第２のチップの前記動作所要時間の報知とは、前記第２のチップに印加される電源電圧を変更しつつ、複数回行われることができる。

また、本発明に係るシステムは、第１のチップと第２のチップとを備え、前記第１のチップが前記第２のチップにトレーニング命令を印加すれば、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を格納することができる。ここで、前記第１のチップの前記トレーニング命令の印加と前記第２のチップの前記動作所要時間の格納とは、前記第２のチップに印加される電源電圧を変更しつつ、複数回行われることができる。そして、前記第２のチップに格納されたそれぞれの電源電圧に対応する動作所要時間は、前記第１のチップに伝達されることができる。

また、本発明に係る集積回路チップは、１つ以上の命令信号を復号化して所定の動作の実行を指示する信号を生成するデコーダと、前記所定の動作の実行を指示するトレーニング命令に対応する動作を行う内部回路と、前記内部回路の動作所要時間を格納する格納回路とを備えることができる。ここで、前記集積回路チップは、複数レベルの電源電圧下での動作を支援（サポート）し、前記格納回路には、それぞれの電源電圧での前記動作所要時間が格納され得る。そして、前記格納回路に格納された動作所要時間は、前記集積回路チップに前記１つ以上の命令信号を印加する制御チップに伝送されることができる。

また、本発明に係る集積回路チップの動作方法は、前記集積回路チップに第１の電源電圧が印加される第１のステップと、前記集積回路チップが前記第１の電源電圧で動作する状況で前記集積回路チップにトレーニング命令が印加される第１−１のステップと、前記トレーニング命令に対応する動作の第１の動作所要時間が測定される第１−２のステップと、前記第１の動作所要時間が格納される第１−３のステップと、前記集積回路チップに第２の電源電圧が印加される第２のステップと、前記集積回路チップが前記第２の電源電圧で動作する状況で前記集積回路チップに前記トレーニング命令が印加される第２−１のステップと、前記トレーニング命令に対応する動作の第２の動作所要時間が測定される第２−２のステップと、前記第２の動作所要時間が格納される第２−３のステップとを含むことができる。ここで、前記第１の動作所要時間と前記第２の動作所要時間とを前記集積回路チップを制御する制御チップに伝達するステップをさらに含むことができる。そして、前記制御チップは、前記第１の動作所要時間を用いて前記第１の電源電圧下での前記集積回路チップの前記動作に対するレイテンシを設定し、前記第２の動作所要時間を用いて前記第２の電源電圧下での前記集積回路チップの前記動作に対するレイテンシを設定することができる。

また、本発明に係るシステムは、所定の動作を行うための第１のチップと、前記第１のチップの前記所定の動作を命令する第２のチップとを備え、前記第１のチップは、動作電圧別に前記所定の動作の動作所要時間を格納する格納回路を備え、前記第２のチップに、前記格納回路に格納された情報を伝送することができる。ここで、前記第２のチップは、前記第１のチップから伝達された前記動作所要時間を用いて、前記第１のチップの前記所定の動作に対するレイテンシを設定することができる。

また、本発明に係るメモリシステムは、メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記メモリに読み出し動作の実行時間を知るためのトレーニング命令を印加し、前記メモリは、前記トレーニング命令の印加時点からデータ出力可能時点までの時間であるデータ出力所要時間を前記コントローラに報知することができる。ここで、前記メモリコントローラの前記トレーニング命令の印加と前記メモリの前記データ出力所要時間の報知とは、前記メモリに印加される電源電圧を変更しつつ、複数回行われることができる。

また、本発明に係るメモリシステムは、メモリと、メモリコントローラとを備え、前記メモリコントローラが前記メモリに読み出し動作の実行時間を知るためのトレーニング命令を印加すれば、前記メモリは、前記トレーニング命令の印加時点からデータ出力可能時点までの時間であるデータ出力所要時間を格納することができる。ここで、前記メモリコントローラのトレーニング命令の印加と前記メモリの前記データ出力所要時間の格納とは、前記メモリに印加される電源電圧を変更しつつ、複数回行われることができる。

また、本発明に係るメモリは、データを格納するセルアレイ領域と、１つ以上の命令信号を復号化して読み出し動作の実行時間を知るためのトレーニング命令を認識する命令デコーダと、前記トレーニング命令のタイミングを制御してデータ出力信号を生成する制御回路と、前記データ出力信号に応じて前記セルアレイ領域から読み出されたデータを出力するデータ出力回路と、前記トレーニング命令の印加時点から前記データ出力回路のデータ出力時点までのデータ出力所要時間を測定する測定回路と、前記データ出力所要時間を格納する格納回路とを備えることができる。ここで、測定回路は、前記トレーニング命令の活性化時点から前記データ出力信号の活性化時点までの時間を測定することができる。前記メモリに印加される電源電圧のレベルは少なくとも１回以上変更され、それぞれの電源電圧で前記メモリに前記トレーニング命令が指示され、前記格納回路にはそれぞれの電源電圧での前記データ出力所要時間が格納され得る。前記格納回路に格納されたデータ出力所要時間はメモリコントローラに伝送され、前記メモリコントローラは、前記メモリから報知された電源電圧別のデータ出力所要時間を用いて、前記メモリの電源電圧別のＣＡＳレイテンシを設定することができる。前記メモリは、１つ以上のアドレス信号と１つ以上の命令信号とのうち、少なくとも１つ以上を復号化して、現在時点でメモリに印加された電源電圧に対する情報である電源情報を知るケースデコーダをさらに備え、前記格納回路は、前記電源情報と前記データ出力所要時間とをマッチングさせて格納することができる。

本発明によれば、マスタチップの指示によりスレーブチップの特定動作に対する動作速度が電源電圧別に測定され、この結果がマスタチップに伝送されるか、スレーブチップに格納された特定動作に対する電源電圧別の動作速度がマスタチップに伝送される。

したがって、マスタチップは、スレーブチップの特定動作に対する電源電圧別の性能を把握することが可能となり、その結果、スレーブチップのレイテンシ及び動作などのより効果的な制御が可能となる。

本発明に係る第１のチップと第２のチップとを備える集積回路システムの第１の実施形態の構成図である。 図１の第２のチップ１２０の一実施形態の構成図である。 図１及び図２において説明した集積回路システムの動作を示した順序図である。 本発明に係る第１のチップと第２のチップとを備える集積回路システムの第２の実施形態の構成図である。 図４の第２のチップ４２０の一実施形態の構成図である。 図４及び図５において説明した集積回路システムの動作を示した順序図である。 本発明に係るメモリシステムの第１の実施形態の構成図である。 図７のメモリ７２０の一実施形態の構成図である。 図７及び図８において説明したメモリシステムの動作を示した順序図である。 本発明に係るメモリシステムの第２の実施形態の構成図である。 図１０のメモリ１０２０の一実施形態の構成図である。 図１０及び図１１において説明したメモリシステムの動作を示した順序図である。

以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。

図１は、本発明に係る第１のチップと第２のチップとを備える集積回路システムの第１の実施形態の構成図である。

図１に示すように、集積回路システムは、第１のチップ１１０、第２のチップ１２０、及びパワーサプライ１３０を備える。

第１のチップ１１０は、第２のチップ１２０に特定動作を命令するマスタ（ｍａｓｔｅｒ）チップであり、第２のチップ１２０は、第１のチップ１１０の命令（ｃｏｍｍａｎｄ）に対応する動作を行うスレーブ（ｓｌａｖｅ）チップである。例えば、第１のチップ１１０は、メモリコントローラであり、第２のチップ１２０は、メモリコントローラが命令する読み出し／書き込み動作などを行うメモリでありうる。

パワーサプライ１３０は、第１のチップ１１０と第２のチップ１２０に電源電圧ＶＤＤ１、ＶＤＤ２を供給する。パワーサプライ１３０が第１のチップ１１０に供給する電源電圧ＶＤＤ１のレベルと第２のチップ１２０に供給する電源電圧ＶＤＤ２のレベルとは同じこともあり、互いに異なることもある。パワーサプライ１３０が第１のチップ１１０と第２のチップ１２０とに供給する電源電圧ＶＤＤ１、ＶＤＤ２のレベルは、第１のチップ１１０により変更可能である。または、パワーサプライ１３０が第１のチップ１１０に供給する電源電圧ＶＤＤ１のレベルは固定であり、パワーサプライ１３０が第２のチップ１２０に供給する電源電圧ＶＤＤ２のレベルのみが第１のチップ１１０により変更可能でありうる。図面の「ＬＥＶＥＬ」は、パワーサプライ１３０が供給する電源のレベルが第１のチップ１１０の制御により決定されるということを意味する。

第１のチップ１１０は、第２のチップ１２０に動作Ｘ（第１のチップの命令を受けて第２のチップが行うどのような動作にもなり得る）に対するトレーニング（ｔｒａｉｎｉｎｇ）を実施しろというトレーニング命令を印加する（図面に「トレーニングＸ命令」として示される）。すると、第２のチップ１２０は、内部的に特定動作Ｘを実施し、動作Ｘにかかった時間を測定して、その結果を第１のチップ１１０に伝送する（図面に「動作Ｘ所要時間」として示される）。第１のチップ１１０と第２のチップ１２０とのこのような動作は、第２のチップに印加される電源電圧ＶＤＤ２のレベルを変更しつつ、繰り返される。すると、第１のチップ１１０は、第２のチップ１２０が動作Ｘを行うのにかかった時間が電源電圧ＶＤＤ２別にどれほど変わるかが分かるようになる。

第２のチップ１２０が第１のチップ１１０に「動作所要時間」（情報）を伝達する方法としては、次の２つがありうる。

（１）第１のチップ１１０が第２のチップ１２０に「トレーニングＸ命令」を印加する度に第２のチップ１２０が自身のＸ動作に対する所要時間を測定した後、第１のチップ１１０に「動作Ｘ所要時間」を報知することもできる。すなわち、別に第１のチップ１１０が第２のチップ１２０に「動作Ｘ所要時間」を要請せずとも、第２のチップ１２０は、「動作Ｘ所要時間」の測定が完了すれば、自動で第１のチップ１１０にこれを伝達する。

（２）第１のチップ１１０が第２のチップ１２０に「トレーニングＸ命令」を印加すれば、第２のチップは「動作Ｘの所要時間」を測定して内部的に格納しておき、第１のチップ１１０が「動作Ｘの所要時間」を要請するとき、すなわち「所要時間読み出し命令」を印加するときに、内部的に格納されている「動作Ｘ所要時間」を伝達するようにすることもできる。

次の表１は、電源電圧別に測定された「動作Ｘ所要時間」を例示する。表１において、動作Ｘ所要時間の単位は時間を表すどのような単位にもなり得る。例えば、時間を表す単位はｍｓ、μｓ、クロック数になり得る。

第１のチップ１１０が表１のような情報の伝達を受けると、第１のチップ１１０は、それぞれの動作電圧下で第２のチップ１２０のＸ動作に対する所要時間を把握することができる。したがって、第１のチップ１１０が第２のチップ１２０のＸ動作に対するレイテンシ（ｌａｔｅｎｃｙ）などの制御を一層容易にすることができる。例えば、第２のチップ１２０の動作電圧ＶＤＤ２が１．０Ｖの場合は、第１のチップ１１０が第２のチップ１２０のＸ動作に対するレイテンシ（第１のチップが第２のチップにＸ動作を命令した時点から第２のチップがＸ動作の結果値を第１のチップ伝送する時点）を９単位以上の値に設定し、第２のチップ１２０の動作電圧ＶＤＤ２が１．３Ｖの場合は、第１のチップ１１０が第２のチップ１２０のＸ動作に対するレイテンシを６単位以上の値に設定することができる。すなわち、第１のチップ１１０の動作電圧ＶＤＤ２が変動しても第２のチップ１２０は第１のチップ１１０のＸ動作に対するレイテンシ値を常に最適化することができる。

図１では、第１のチップ１１０が第２のチップ１２０のＸ動作に対する動作所要時間を知るために、第１のチップ１１０と第２のチップ１２０との間に伝送されるべき情報のみを図示した。第１のチップ１１０が第２のチップ１２０に印加する「トレーニングＸ命令」と「所要時間読み出し命令」とは、複数の信号線を含む命令チャネルまたは制御チャネルを介して伝達されることができ、第２のチップ１２０が第１のチップ１１０に伝達する「動作Ｘ所要時間」は、データチャネルまたは制御チャネルなどに伝送されることができる。どのような信号線またはチャネルを使用しても第１のチップから第２のチップには「トレーニングＸ命令」及び「所要時間読み出し命令」が伝達され、第２のチップから第１のチップには「動作Ｘ所要時間」が伝達されればよい。

図１に示された第１のチップ１１０から第２のチップ１２０に伝達される「電源電圧レベル情報」は、現在、第２のチップ１２０に印加された電源電圧ＶＤＤ２のレベルが何であるかに対する情報を意味する。

図２は、図１の第２のチップ１２０の一実施形態の構成図である。

図２に示すように、第２のチップ１２０は、バッファ２０１、２０２、２０３、命令デコーダ２１０、ケースデコーダ２２０、動作Ｘ実行回路２３０、カウンタ２４０、格納回路２５０、及び出力回路２６０を備える。

バッファ２０１、２０２、２０３は、第２のチップ１２０の外部から伝送される信号を受信する。バッファ２０１は、第１のチップ１１０から伝送される１つ以上の命令信号（ＣＭＤ、ｘＭはＭ個の信号を表す）を受信し、バッファ２０２は、第１のチップ１１０から伝送される１つ以上の制御信号（ＣＯＮＴＲＯＬ、ｘＮはＮ個の信号を表す）を受信し、バッファ２０３は、第１のチップ１１０または外部のさらに他のチップから伝送されるクロックＣＬＫを受信する。

命令デコーダ２１０は、バッファ２０１を介して入力された１つ以上の命令信号ＣＭＤを復号化して動作Ｘに対するトレーニングを実施しろという「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）を認識する。また、命令デコーダ２１０は、バッファ２０１を介して入力された１つ以上の命令信号ＣＭＤを復号化して「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）を認識する。命令デコーダ２１０は、「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）と「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）のみならず、第２のチップ１２０が行うべき動作を指示する命令（例えば、Ｘ動作の実行を指示する命令）も復号化するが、これは、本発明と直接関係した内容ではないので、ここでは、これに対する図示を省略する。

ケースデコーダ２２０は、バッファ２０２を介して入力された１つ以上の制御信号ＣＯＮＴＲＯＬを復号化して、現在、第２のチップ１２０に印加された電源電圧ＶＤＤ２のレベルが何であるかを表す「電源電圧レベル情報」（ＶＤＤ ＩＮＦＯ）を認識する。

動作Ｘ実行回路２３０は、第１のチップ１１０から命令されたＸ動作を行う回路である。命令デコーダ２１０が「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）を認識すれば、動作Ｘ実行回路２３０はＸ動作をそのまま行う。すなわち、動作Ｘ実行回路２３０は、命令デコーダ２１０が「動作Ｘを実行しろとの命令」を認識する場合と、「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）を認識する場合とに同様に動作する。動作Ｘ実行回路２３０から出力される信号ＯＵＴは、「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）により動作Ｘ実行回路２３０がＸ動作を行った後に出る結果信号である。例えば、動作Ｘ実行回路２３０が特定数式を演算する回路であれば、動作Ｘ実行回路２３０は、「トレーニングＸ命令」の指示時点から特定数式の演算を開始し、特定数式の演算が完了すれば、その結果を出力信号ＯＵＴに出力する。動作Ｘ実行回路２３０は、命令デコーダ２１０が動作Ｘを実行しろと指示する場合にもこれと同様に動作する。

カウンタ２４０は、動作Ｘ実行回路２３０の動作所要時間を測定する回路である。カウンタ２４０は、「トレーニングＸ命令」の活性化時点から動作Ｘ実行回路の出力信号ＯＵＴが出力される時点までクロックＣＬＫの活性化回数をカウントして、時間情報（ＴＩＭＥ＜０：３＞、時間情報が４ビットであるものと例示する）を生成する。

格納回路２５０は、カウンタ２４０で測定された時間情報ＴＩＭＥ＜０：３＞を格納する。格納回路２５０には、「電源電圧レベル情報」ＶＤＤ＿ＩＮＦＯも伝達されるが、これを用いて格納回路は時間情報と電源電圧レベル情報ＶＤＤ＿ＩＮＦＯとをマッチングさせて格納することができる。すなわち、格納回路２５０には、表１のように、動作所要時間ＴＩＭＥ＜０：３＞と電源電圧情報ＶＤＤ＿ＩＮＦＯとがマッチングされて格納されることができる。格納回路２５０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が伝達されれば、格納回路２５０に格納された情報は出力回路２６０に伝達され、出力回路２６０は、これを第１のチップ１１０に伝達する。ノーマル動作時（すなわち、トレーニング動作でないとき）に出力回路２６０は、動作Ｘ実行回路２３０で動作Ｘを行った結果生成された結果信号ＯＵＴを第１のチップに伝達することができる。

図３は、図１〜図２において説明した集積回路システムの動作を示した順序図である。図３を参照して、集積回路システムの全体動作を説明する。

ステップＳ３１０で、第２のチップ１２０に電源電圧ＶＤＤ２が第１のレベル（例えば、１．０Ｖ）で印加される。前述したように、第２のチップ１２０に印加される電源電圧ＶＤＤ２のレベルは、第１のチップ１１０がパワーサプライ１３０を制御することにより決定される。

次に、第２のチップ１２０が第１のレベル（例えば、１．０Ｖ）の電源電圧ＶＤＤ２で動作する状況でステップＳ３１１ないしステップＳ３１３が実行される。ステップＳ３１１で、第１のチップ１１０から第２のチップ１２０に動作Ｘに対する所要時間を測定することを指示する「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）が印加される。すると、ステップＳ３１２で、第２のチップ１２０は内部的にＸ動作を行い、Ｘ動作の実行時間が測定される。これは、図２において説明したように、「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）の印加時点から動作Ｘ実行回路２３０の結果信号ＯＵＴが出力される時点までの時間を測定すればよい。ステップＳ３１２で測定された動作Ｘに対する所要時間は、ステップＳ３１３で第２のチップ１２０内部の格納回路２５０に格納される。これにより、第１のレベル（例えば、１．０Ｖ）の電源電圧ＶＤＤ２下で第２のチップ１２０が動作Ｘを行うのにどれほどの時間がかかるかを測定する動作が仕上げられる。

ステップＳ３２０で、第２のチップ１２０に印加される電源電圧ＶＤＤ２のレベルが第１のレベル（例えば、１．０Ｖ）から第２のレベル（１．２Ｖ）に変更される。第２のチップ１２０に印加される電源電圧ＶＤＤ２のレベル変更は、第１のチップ１１０がパワーサプライ１３０を制御することによりなされ得る。

次いで、第２のチップ１２０が第２のレベル（例えば、１．２Ｖ）の電源電圧ＶＤＤ２で動作する状況でステップＳ３２１ないしステップＳ３２３が行われる。ステップＳ３２１で、第１のチップ１１０から第２のチップ１２０に動作Ｘに対する所要時間を測定することを指示する「トレーニングＸ命令」（Ｘ ＴＲＡＩＮＩＮＧ）が印加される。すると、ステップＳ３２２で、第２のチップ１２０は内部的にＸ動作を行い、Ｘ動作の実行時間が測定される。ステップＳ３２２で測定された動作Ｘに対する所要時間は、ステップＳ３２３で第２のチップ１２０内部の格納回路２５０に格納される。これにより、第２のレベル（例えば、１．２Ｖ）の電源電圧ＶＤＤ２下で第２のチップ１２０が動作Ｘを行うのにどれほどの時間がかかるかを測定する動作が仕上げられる。

ステップＳ３３０で、第１のチップ１１０から第２のチップ１２０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が印加される。そして、これに応答して、ステップＳ３４０で、第２のチップ１２０から第１のチップ１１０にそれぞれの電源電圧ＶＤＤ２レベル別の動作Ｘの所要時間が伝達される。すなわち、表１のような情報が第２のチップ１２０から第１のチップ１１０に伝達される。

ステップＳ３５０で、第１のチップ１１０は、第２のチップ１２０から伝達された情報に基づいて第２のチップ１２０のＸ動作に関するパラメータを設定する。例えば、第１のチップ１１０は、第２のチップ１２０のＸ動作に関するレイテンシを電源電圧ＶＤＤ２が１．０Ｖで動作する場合は８に設定し、電源電圧ＶＤＤ２が１．２Ｖで動作する場合は６に設定することができる。

図３では、２つのレベルの電源電圧ＶＤＤ２下で第２のチップ１２０のＸ動作に対する所要時間が測定されることを例示したが、より多くのレベルの電源電圧ＶＤＤ２下で第２のチップ１２０のＸ動作に対する所要時間が測定され得ることは当然である。また、図３の動作は、第１のチップ１１０が第２のチップ１２０の電源電圧ＶＤＤ２別の性能を把握して、第２のチップ１２０に対する制御を改善できるようにするのにその主な目的があるものであるから、図３の動作は、第１のチップ１１０と第２のチップ１２０とが相互動作を始める初期化過程でなされることが好ましい。

図４は、本発明に係る第１のチップと第２のチップとを備える集積回路システムの第２の実施形態の構成図である。

図４の実施形態では、第２のチップ４２０のＸ動作に対する所要時間が測定されず、第２のチップ４２０内部に自身のＸ動作に対する所要時間が既に格納されており、この情報が第１のチップ４１０に伝達される実施形態を図示する。

図４に示すように、集積回路システムは、第１のチップ４１０、第２のチップ４２０、及びパワーサプライ４３０を備える。

第１のチップ４１０は、第２のチップ４２０に特定動作を命令するマスタチップであり、第２のチップ４２０は、第１のチップ４１０の命令に対応する動作を行うスレーブチップである。例えば、第１のチップ４１０は、メモリコントローラであり、第２のチップ４２０は、メモリコントローラが命令する読み出し・書き込み動作などを行うメモリでありうる。

パワーサプライ４３０は、第１のチップ４１０と第２のチップ４２０に電源電圧ＶＤＤ１、ＶＤＤ２を供給する。パワーサプライが第１のチップ４１０に供給する電源電圧ＶＤＤ１のレベルと第２のチップ４２０に供給する電源電圧ＶＤＤ２のレベルとは同じこともあり、互いに異なることもある。パワーサプライ４３０が第１のチップ４１０と第２のチップ４２０とに供給する電源電圧ＶＤＤ１、ＶＤＤ２のレベルは、第１のチップ４１０により変更可能である。または、パワーサプライ４３０が第１のチップ４１０に供給する電源電圧ＶＤＤ１のレベルは固定であり、パワーサプライ４３０が第２のチップ４２０に供給する電源電圧ＶＤＤ２のレベルのみが第１のチップ４１０により変更可能でありうる。図面の「ＬＥＶＥＬ」は、パワーサプライ４３０が供給する電源のレベルが第１のチップ４１０の制御により決定されるということを意味する。

第１のチップ４１０は、第２のチップ４２０に動作Ｘ（第１のチップの命令を受けて第２のチップが行うどのような動作にもなり得る）に対する所要時間情報を要請する「所要時間読み出し命令」を伝達する。すると、第２のチップ４２０は、内部に格納されている自身の動作Ｘに対する所要時間（図面に「動作Ｘ所要時間」として示される）を第１のチップ４１０に伝達する。第２のチップ４２０が第１のチップ４１０に伝達する「動作Ｘ所要時間」は、電源電圧ＶＤＤ２とマッチングされた表１のような情報でありうる。第２のチップ４２０から「動作Ｘ所要時間」が伝達された第１のチップ４１０は、第２のチップ４２０に印加される電源電圧ＶＤＤ２のレベル別に第２のチップ４２０の性能を把握することができ、これに基づいてより効率的な第２のチップ４２０に対する制御をすることができるようになる。

第２のチップ４２０内部には、自身のＸ動作に対する所要時間が電源電圧ＶＤＤ２のレベル別に格納されるが、これは、第２のチップ４２０の製造会社によりなされ得る。集積回路チップの製造時、多くのテストを行うようになるが、製造会社は、第２のチップ４２０を製造した後に第２のチップ４２０のＸ動作に対するテスト過程を経てから、第２のチップ４２０内部に電源電圧ＶＤＤ２別に第２のチップ４２０がＸ動作を行うのにどれほどの時間がかかるかを格納しておくことができる。

図５は、図４の第２のチップ４２０の一実施形態の構成図である。

図５に示すように、第２のチップ４２０は、バッファ５０１、命令デコーダ５１０、動作Ｘ実行回路５３０、格納回路５５０、及び出力回路５６０を備える。

バッファ５０１は、第１のチップ４１０から伝送される１つ以上の命令信号（ＣＭＤ、ｘＭはＭ個の信号を表す）を受信する。

命令デコーダ５１０は、バッファ５０１を介して入力された１つ以上の命令信号ＣＭＤを復号化して、第２のチップ４２０が動作Ｘを行うのにかかる所要時間に関する情報を要請する「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）を認識する。命令デコーダ５１０は、「所要時間読み出し命令」以外に、第１のチップ４１０が第２のチップ４２０に指示する数多い命令を認識するが、これは、本発明と直接関係した内容ではないので、ここではこれに対する図示を省略する。

動作Ｘ実行回路５３０は、命令デコーダ５１０で動作Ｘの実行を指示する命令が指示された場合、Ｘ動作を行う。図面の「Ｘ ＯＰＥＲＡＴＩＯＮ」は、命令デコーダ５１０が認識したＸ動作実行命令が動作Ｘ実行回路５３０に伝達されることを表す。

格納回路５５０は、動作Ｘ実行回路５３０が動作を行うのにかかる時間に関する情報を第２のチップ４２０に印加される電源電圧ＶＤＤ２のレベル別に格納する。すなわち、格納回路５５０は、表１のような情報を格納する。そして、命令デコーダ５１０により「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が認識されれば、格納回路５５０に格納された情報が出力回路５６０を介して第１のチップに伝達される。ノーマル動作時に出力回路５６０は、動作Ｘ実行回路５３０で動作Ｘを行った結果生成された結果信号ＯＵＴを第１のチップ４１０に伝達することができる。

図６は、図４及び図５において説明した集積回路システムの動作を示した順序図である。図６を参照して、集積回路システムの全体動作を説明する。

ステップＳ６１０で、第１のチップ４１０から第２のチップ４２０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が印加される。すると、これに応答してステップＳ６２０で、第２のチップ４２０の格納回路５５０に格納された情報が伝達される。

ステップＳ６３０で、第１のチップ４１０は、第２のチップ４２０から伝達された情報に基づいて第２のチップのＸ動作に対するパラメータを設定する。例えば、第１のチップ４１０は、第２のチップ４２０のＸ動作に関するレイテンシを電源電圧ＶＤＤ２が１．０Ｖで動作する場合は８に設定し、電源電圧ＶＤＤ２が１．２Ｖで動作する場合は６に設定することができる。

図７は、本発明に係るメモリシステムの第１の実施形態の構成図である。

図７のメモリシステムの実施形態は、図１の集積回路システムの実施形態に対応する。第１のチップ１１０はメモリコントローラ７１０に対応し、第２のチップ１２０はメモリ７２０に対応する。そして、図１で測定しようとする動作Ｘの所要時間は、図７で測定しようとする読み出し動作の所要時間に対応する。

図７に示すように、メモリシステムは、メモリコントローラ７１０、メモリ７２０、及びパワーサプライ７３０を備える。

メモリコントローラ７１０は、メモリ７２０に命令、アドレス、及びデータなどを印加してメモリを制御し、メモリ７２０は、メモリコントローラ７１０の制御を受けてデータを格納し、格納されたデータをメモリコントローラ７１０に伝達する。

パワーサプライ７３０は、メモリコントローラ７１０とメモリ７２０とに電源電圧ＶＤＤ１、ＶＤＤ２を供給する。パワーサプライ７３０がメモリ７２０に供給する電源電圧ＶＤＤ２のレベルとメモリコントローラ７１０に供給する電源電圧ＶＤＤ１のレベルとは同じこともあり、互いに異なることもある。パワーサプライ７３０がメモリコントローラ７１０とメモリ７２０とに供給する電源電圧ＶＤＤ１、ＶＤＤ２のレベルは、メモリコントローラ７１０により変更可能である。または、パワーサプライ７３０がメモリコントローラ７１０に供給する電源電圧ＶＤＤ１のレベルは固定であり、パワーサプライ７３０がメモリ７２０に供給する電源電圧ＶＤＤ２のレベルのみがメモリコントローラ７１０により変更可能でありうる。図面の「ＬＥＶＥＬ」は、パワーサプライ７３０が供給する電源電圧ＶＤＤ２のレベルがメモリコントローラ７１０の制御により決定されるということを意味する。

メモリコントローラ７１０は、メモリ７２０に読み出し動作に対するトレーニングを実施しろというトレーニング命令を印加する（図面に「読み出しトレーニング命令」として示される）。すると、メモリ７２０は、内部的に読み出し動作を行い、読み出し動作にかかる時間を測定して、その結果をメモリコントローラに伝送する（図面に「読み出し所要時間」として示される）。メモリコントローラ７１０とメモリ７２０とのこのような動作は、メモリ７２０に印加される電源電圧ＶＤＤ２のレベルを変更しつつ、繰り返される。すると、メモリコントローラ７１０は、メモリ７２０が読み出し動作を行うのにかかる時間が電源電圧ＶＤＤ２別にどれほど変わるかが分かるようになる。

メモリ７２０がメモリコントローラ７１０に「読み出し所要時間」を伝達する方法には、次の２つがありうる。

（１）メモリコントローラ７１０がメモリ７２０に「読み出しトレーニング命令」を印加する度にメモリ７２０が自身の読み出し動作に対する所要時間を測定した後、メモリコントローラ７１０に「読み出し所要時間」を報知することができる。すなわち、別にメモリコントローラ７１０がメモリ７２０に「読み出し所要時間」を要請せずとも、メモリ７２０は、「読み出し所要時間」の測定が完了すれば、自動でメモリコントローラ７１０にこれを伝達する。

（２）メモリコントロールで７１０がメモリ７２０に「読み出しトレーニング命令」を印加すれば、メモリ７２０は、「読み出し所要時間」を測定して内部的に格納しておき、メモリコントローラ７１０が「読み出し所要時間」を要請するとき、すなわち、「所要時間読み出し命令」を印加するときに、内部的に格納されている「読み出し所要時間」を伝達してくれることができる。

次の表２は、電源電圧ＶＤＤ２別に測定された「読み出し所要時間」を例示する。表２において、「読み出し所要時間」の単位はクロック数である。ここでの「読み出し所要時間」とは、ｔＡＡ（アドレスアクセスタイム）をいうものであり、これは、読み出しコマンド印加時点からメモリ７２０がデータを出力できるようになる時点までの時間を意味する。

メモリコントローラ７１０が表２のような情報の伝達を受けると、メモリコントローラ７１０は、メモリ７２０がそれぞれの電源電圧ＶＤＤ２下で読み出し動作を行うのにどれほどの時間がかかるのかが分かる。したがって、メモリコントローラ７１０がメモリ７２０の読み出し動作に対するレイテンシなどの設定及び制御を一層容易にすることができる。例えば、メモリコントローラ７１０は、メモリ７２０が１．１Ｖで動作する場合は、メモリ７２０のＣＡＳレイテンシ（ＣＬ、Ｃａｓ Ｌａｔｅｎｃｙ）を１１に設定し、メモリ７２０が１．３Ｖで動作する場合は、メモリ７２０のＣＡＳレイテンシを７に設定することができる。すなわち、メモリコントローラ７１０は、それぞれの動作電圧ＶＤＤ２に対するメモリ７２０の読み出し動作実行速度を知っているので、メモリ７２０の動作電圧ＶＤＤ２が変わっても常にメモリ７２０のＣＡＳレイテンシなどを最適化することができる。

図７では、メモリコントローラ７１０がメモリ７２０の読み出し動作に対する動作所要時間を知るために、メモリコントローラ７１０とメモリ７２０との間に伝送されるべき情報のみを図示した。図７において、メモリコントローラ７１０からメモリ７２０に印加される「読み出しトレーニング命令」と「所要時間読み出し命令」とは、命令チャネルを介して伝達されることができ、メモリ７２０からメモリコントローラ７１０に伝達される「読み出し所要時間」は、データチャネルを介して伝達されることができる。図７において、メモリコントローラ７１０からメモリ７２０に伝達される「電源電圧レベル情報」は、現在、メモリ７２０に印加された電源電圧ＶＤＤ２のレベルが何であるかに対する情報であり、このような情報は、アドレスチャネルを介して伝達されることができる。

図８は、図７のメモリ７２０の一実施形態の構成図である。

図８に示すように、メモリ７２０は、バッファ８０１、８０２、８０３、命令デコーダ８１０、ケースデコーダ８２０、読み出し制御回路８３０、カウンタ８４０、格納回路８５０、出力回路８６０、セルアレイ８７０、及びパイプラッチ８８０を備える。

バッファ８０１、８０２、８０３は、メモリ７２０がメモリコントローラ７１０から伝送される信号を受信する。バッファ８０１は、メモリコントローラ７１０から伝送される１つ以上の命令信号（ＣＭＤ、ｘＭはＭ個の信号を表す）を受信し、バッファ８０２は、メモリコントローラ８１０から伝送される１つ以上のアドレス信号（ＡＤＤ、ｘＮはＮ個の信号を表す）を受信し、バッファ８０３は、メモリコントローラ８１０から伝送されるクロックＣＬＫを受信する。

命令デコーダ８１０は、バッファ８１０を介して入力された１つ以上の命令信号ＣＭＤを復号化して、読み出し動作に対するトレーニングを実施しろという「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）を認識する。また、命令デコーダ８１０は、バッファ８０１を介して入力された１つ以上の命令信号ＣＭＤを復号化して、「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）を認識する。命令デコーダ８１０は、「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）と「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）のみならず、メモリ７２０が行うべき様々な動作（例えば、ノーマル読み出し、アクティブ、書き込み等）を指示する命令も復号化するが、これは、本発明と直接関係した内容ではないので、ここでは、これに対する図示を省略する。

ケースデコーダ８２０は、バッファ８０２を介して入力された１つ以上のアドレス信号ＡＤＤを復号化して、現在、メモリ７２０に印加された電源電圧ＶＤＤ２のレベルが何であるかを表す「電源電圧レベル情報」ＶＤＤ＿ＩＮＦＯを認識する。

読み出し制御回路８３０は、メモリコントローラ８１０から読み出し動作が命令されると、読み出し命令を遅延させてセルアレイ８７０から読み出されたデータをパイプラッチ（ｐｉｐｅ ｌａｔｃｈ）８８０に入力させるためのパイプ入力信号ＰＩＮを生成するロジック回路である。すなわち、読み出し制御回路８３０は、読み出し動作と関連した制御信号を生成する回路である。読み出し制御回路８３０は、「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）が認識される場合にも読み出し命令が指示される場合と同様に動作する。すなわち、命令デコーダ８１０により読み出し動作が認識されても、「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）が認識されても、読み出し制御回路８３０は同様に動作する。

カウンタ８４０は、読み出し制御回路８３０の動作所要時間を測定する回路である。カウンタ８４０は、「読み出しトレーニング命令」の活性化時点から読み出し制御回路８３０の出力信号であるパイプ入力信号ＰＩＮが活性化される時点までクロックＣＬＫの活性化回数をカウントして時間情報（ＴＩＭＥ＜０：３＞、時間情報が４ビットであるものと例示する）を生成する。

パイプラッチ８８０は、読み出し動作時、セルアレイ８７０から読み出されたデータを格納し、データを出力可能な形態で整列する回路である。パイプラッチ８８０は、クロックＣＬＫに同期して動作するので、出力データがパイプラッチ８８０に留まる時間は常に一定である。すなわち、メモリ７２０に印加される電源電圧ＶＤＤ２のレベル変化は、パイプラッチ８８０の動作時間には影響を与えない。

格納回路８５０は、カウンタ８４０で測定された時間情報ＴＩＭＥ＜０：３＞を格納する。格納回路８５０には、「電源電圧レベル情報」ＶＤＤ＿ＩＮＦＯも伝達されるが、これを利用して格納回路は、時間情報ＴＩＭＥ＜０：３＞と電源電圧レベル情報ＶＤＤ＿ＩＮＦＯとをマッチングさせて格納することができる。すなわち、格納回路８５０には、表２のような情報が格納される。メモリ７２０の読み出し動作所要時間は、メモリ７２０が読み出し命令を認識した後から読み出し制御回路８３０とパイプラッチ８８０との動作が仕上げられる時間までである。したがって、格納回路８５０には、カウンタ８４０で測定された時間情報ＴＩＭＥ＜０：３＞（これは、読み出し制御回路の動作時間を表す）にパイプラッチ８８０の動作時間（前述したように、これは、固定された値である）を加えた値が格納されることができる。

格納回路８５０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が伝達されれば、格納回路８５０に格納された情報は出力回路８６０に伝達され、出力回路８６０は、これをメモリコントローラ７１０に伝達する。ノーマル動作時（すなわち、トレーニング動作でないとき）に出力回路８６０は、パイプラッチ８８０により整列されているセルアレイ８７０から読み出されたデータを出力する。

図９は、図７及び図８において説明したメモリシステムの動作を示した順序図である。図９を参照して、メモリシステムの全体動作を説明する。

ステップＳ９１０で、メモリ７２０に電源電圧ＶＤＤ２が第１のレベル（例えば、１．０Ｖ）に印加される。前述したように、メモリ７２０に印加される電源電圧ＶＤＤ２のレベルは、メモリコントローラ７１０がパワーサプライ７３０を制御することにより決定される。

次に、メモリ７２０が第１のレベル（例えば、１．０Ｖ）の電源電圧ＶＤＤ２で動作する状況でステップＳ９１１ないしステップＳ９１３が行われる。ステップＳ９１１でメモリコントローラ７１０からメモリ７２０に読み出し動作に対する所要時間を測定することを指示する「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）が印加される。「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）は、単一の命令で印加されることができ、メモリコントローラ７１０がメモリ７２０をトレーニングモードに進入するように制御した後に印加されることもできる。例えば、「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）は、メモリ７２０がトレーニングモードに進入した後にメモリ７２０に印加される読み出し命令でありうる。

ステップＳ９１１で印加された「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）に応答して、ステップＳ９１２でメモリ７２０は、内部的に読み出し動作を行い、読み出し動作の実行時間が測定される。これは、図８において説明したように、「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）の印加時点から読み出し制御回路８３０の出力信号であるパイプ入力信号が活性化される時点までの時間を測定すればよい。ステップＳ９１２で測定された読み出し動作の所要時間は、ステップＳ９１３でメモリ７２０内部の格納回路８５０に格納される。これにより、第１のレベル（例えば、１．０Ｖ）の電源電圧ＶＤＤ２下でメモリ７２０が読み出し動作を行うのにどれほど時間がかかるかを測定する動作が仕上げられる。

ステップＳ９２０で、メモリ７２０に印加される電源電圧ＶＤＤ２のレベルが第１のレベル（例えば、１．０Ｖ）から第２のレベル（１．２Ｖ）に変更される。メモリ７２０に印加される電源電圧ＶＤＤ２のレベル変更は、メモリコントローラ７１０がパワーサプライ７３０を制御することによりなされ得る。

次いで、メモリ７２０が第２のレベル（例えば、１．２Ｖ）の電源電圧ＶＤＤ２で動作する状況でステップＳ９２１ないしステップＳ９２３が行われる。ステップＳ９２１でメモリコントローラ７１０からメモリ７２０に読み出し動作に対する所要時間を測定することを指示する「読み出しトレーニング命令」（ＲＤ ＴＲＡＩＮＩＮＧ）が印加される。すると、ステップＳ９２２でメモリ７２０は、内部的に読み出し動作を行い、読み出し動作の実行時間が測定される。ステップＳ９２２で測定された読み出し動作に対する所要時間は、ステップＳ９２３でメモリ７２０内部の格納回路８５０に格納される。これにより、第２のレベル（例えば、１．２Ｖ）の電源電圧ＶＤＤ２下でメモリ７２０が読み出し動作を行うのにどれほどの時間がかかるかを測定する動作が仕上げられる。

ステップＳ３３０で、メモリコントローラ７１０からメモリ７２０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が印加される。そして、これに応答して、ステップＳ９４０で、メモリ７２０からメモリコントローラ７１０にそれぞれの電源電圧ＶＤＤ２レベル別の読み出し動作の所要時間が伝達される。すなわち、表２のような情報がメモリ７２０からメモリコントローラ７１０に伝達される。

ステップＳ９５０でメモリコントローラ７１０は、メモリ７２０から伝達された情報に基づいてメモリ７２０の読み出し動作に関するパラメータを設定する。例えば、メモリコントローラ７１０は、メモリ１２０の読み出し動作に関するレイテンシであるＣＡＳレイテンシを電源電圧ＶＤＤ２が１．０Ｖで動作する場合は１３に設定し、電源電圧ＶＤＤ２が１．２Ｖで動作する場合は９に設定することができる。

図９では、２つのレベルの電源電圧ＶＤＤ２下でメモリ７２０の読み出し動作に対する所要時間が測定されることを例示したが、より多くのレベルの電源電圧ＶＤＤ２下でメモリ７２０の読み出し動作に対する所要時間が測定され得ることは当然である。また、図９の動作は、メモリコントローラ７１０がメモリ７２０の電源電圧ＶＤＤ２別の読み出し動作性能を把握してメモリ７２０に対する読み出し動作の制御を改善できるようにするのにその主な目的があるものであるため、図９の動作は、メモリコントローラ７１０とメモリ７２０とが相互動作を始める初期化過程でなされることが好ましい。

図１０は、本発明に係るメモリシステムの第２の実施形態の構成図である。

図１０の実施形態では、メモリ１０２０の読み出し動作に対する所要時間が測定されず、メモリ１０２０内部に自身の読み出し動作に対する所要時間が既に格納されており、この情報がメモリコントローラ１０１０に伝達される実施形態を図示する。

図１０に示すように、メモリシステムは、メモリコントローラ１０１０、メモリ１０２０、及びパワーサプライ１０３０を備える。

メモリコントローラ１０１０は、メモリ１０２０に命令、アドレス、及びデータなどを印加してメモリを制御し、メモリ１０２０は、メモリコントローラ１０１０の制御を受けてデータを格納し、格納されたデータをメモリコントローラ１０１０に伝達する。

パワーサプライ１０３０は、メモリコントローラ１０１０とメモリ１０２０とに電源電圧ＶＤＤ１、ＶＤＤ２を供給する。パワーサプライ１０３０がメモリ１０２０に供給する電源電圧ＶＤＤ２のレベルとメモリコントローラ１０１０に供給する電源電圧ＶＤＤ１のレベルとは同じこともあり、互いに異なることもある。パワーサプライ１０３０がメモリコントローラ１０１０とメモリ１０２０とに供給する電源電圧ＶＤＤ１、ＶＤＤ２のレベルは、メモリコントローラ１０１０により変更可能である。または、パワーサプライ１０３０がメモリコントローラ１０１０に供給する電源電圧ＶＤＤ１のレベルは固定であり、パワーサプライ１０３０がメモリ１０２０に供給する電源電圧ＶＤＤ２のレベルのみがメモリコントローラ１０１０により変更可能でありうる。図面の「ＬＥＶＥＬ」は、パワーサプライ１０３０が供給する電源電圧ＶＤＤ２のレベルがメモリコントローラ１０１０の制御により決定されるということを意味する。

メモリコントローラ１０１０は、メモリ１０２０に読み出し動作に対する所要時間情報を要請する「所要時間読み出し命令」を伝達する。すると、メモリ１０２０は、内部に格納されている自身の読み出し動作所要時間（図面に「読み出し所要時間」として示される）をメモリコントローラ１０１０に伝達する。メモリ１０２０がメモリコントローラ１０１０に伝達する「読み出し所要時間」は、電源電圧ＶＤＤ２とマッチングされた表２のような情報でありうる。メモリ１０２０から「読み出し所要時間」の伝達を受けたメモリコントローラ１０１０は、メモリ１０２０に印加される電源電圧ＶＤＤ２のレベル別にメモリ１０２０の性能を把握することができ、これに基づいてより効率的なメモリ１０２０に対する読み出し動作制御をすることができる。

メモリ１０２０内部には、自身の読み出し動作に対する所要時間が電源電圧ＶＤＤ２レベル別に格納されるが、これは、メモリ１０２０製造社によりなされ得る。メモリ１０２０は、製造過程で種々の動作に対する多くのテストを行うようになるが、製造社は、メモリ１０２０を製造した後、メモリ１０２０の読み出し動作に対するテスト過程を経てから、メモリ１０２０内部に電源電圧ＶＤＤ２レベル別にメモリ１０２０が読み出し動作を行うのにどれほどの時間がかかるかを格納しておくことができる。

図１１は、図１０のメモリ１０２０の一実施形態の構成図である。

図１１では、メモリ１０２０内部の数多い構成のうち、メモリ１０２０内部に格納された「読み出し所要時間」をメモリコントローラ１０１０に伝達するために使用される構成のみを図示する。

図１１に示すように、メモリ１０２０は、バッファ１１０１、命令デコーダ１１１０、格納回路１１５０、及び出力回路１１６０を備える。

バッファ１１０１は、メモリコントローラ１０１０から伝送される１つ以上の命令信号（ＣＭＤ、ｘＭはＭ個の信号を表す）を受信する。命令デコーダ１１１０は、バッファ１１０１を介して入力された１つ以上の命令信号ＣＭＤを復号化して「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）を認識する。命令デコーダ１１１０で認識された「所要時間読み出し命令」は格納回路１１５０に伝達され、これに応答して格納回路１１５０に格納された読み出し動作の所要時間に関する情報が出力回路１１６０を介してメモリコントローラ１０１０に伝達される。

格納回路１１５０に格納される情報（表２のような情報）は、メモリ１０２０の製造過程で格納されるので、格納回路１１５０としてはヒューズ回路が用いられることが好ましい。

図１２は、図１０及び図１１において説明したメモリシステムの動作を示した順序図である。図１２を参照して、集積回路システムの全体動作を説明する。

ステップＳ１２１０で、メモリコントローラ１０１０からメモリ１０２０に「所要時間読み出し命令」（ＴＩＭＥ ＲＥＡＤ）が印加される。すると、これに応答してステップＳ１２２０で、メモリ１０２０の格納回路１１５０に格納された情報が伝達される。

ステップＳ１２３０でメモリコントローラ１０１０は、メモリ１０２０から伝達された情報に基づいてメモリ１０２０の読み出し動作に対するパラメータを設定する。例えば、メモリコントローラ１０１０は、メモリ１０２０のＣＡＳレイテンシを、電源電圧ＶＤＤ２が１．０Ｖで動作する場合は１３に設定し、電源電圧ＶＤＤ２が１．２Ｖで動作する場合は９に設定することができる。

図１２のステップＳ１２１０ないしステップＳ１２３０は、メモリコントローラ１０１０がメモリ１０２０の読み出し動作性能を知り、これに基づいて読み出し動作に対する説明をするのに主な目的があるものであるから、図１２の動作は、メモリコントローラ１０１０とメモリ１０２０との動作初期化過程でなされることが好ましい。

本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、前記した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが分かるであろう。

１１０ 第１のチップ
１２０ 第２のチップ
１３０ パワーサプライ

Claims (24)

1. 第１のチップと、
   第２のチップと、
   を備え、
   前記第１のチップが前記第２のチップにトレーニング命令を印加すると、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を前記第１のチップに報知し、
   前記第１のチップの前記トレーニング命令の印加と前記第２のチップの前記動作所要時間の報知は、前記第２のチップに印加される電源電圧を変更しつつ、複数回行われることを特徴とするシステム。
2. 前記第１のチップの前記トレーニング命令の印加と前記第２のチップの前記動作所要時間の報知は、動作所要時間測定モードで行われることを特徴とする請求項１に記載のシステム。
3. 前記第２のチップに電源電圧を供給するパワーサプライをさらに備え、
   前記パワーサプライが前記第２のチップに供給する電源電圧のレベルは、前記第１のチップにより制御されることを特徴とする請求項１に記載のシステム。
4. 前記第１のチップは、前記第２のチップから報知された前記動作所要時間を用いて、前記第２のチップの前記動作に対するレイテンシを設定することを特徴とする請求項１に記載のシステム。
5. 第１のチップと、
   第２のチップと、
   を備え、
   前記第１のチップが前記第２のチップにトレーニング命令を印加すると、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を格納し、
   前記第１のチップの前記トレーニング命令の印加と前記第２のチップの前記動作所要時間の格納は、前記第２のチップに印加される電源電圧を変更しつつ、複数回行われることを特徴とするシステム。
6. 前記第２のチップに格納されたそれぞれの電源電圧に対応する動作所要時間は、前記第１のチップに伝達されることを特徴とする請求項５に記載のシステム。
7. 前記第２のチップに前記電源電圧を供給するパワーサプライをさらに備え、
   前記パワーサプライが前記第２のチップに供給する電源電圧のレベルは、前記第１のチップにより制御されることを特徴とする請求項５に記載のシステム。
8. 前記第１のチップは、前記第２のチップから伝達された前記動作所要時間を用いて、前記第２のチップの前記動作に対するレイテンシを設定することを特徴とする請求項６に記載のシステム。
9. １つ以上の命令信号を復号化して所定の動作の実行を指示する信号を生成するデコーダと、
   前記所定の動作の実行を指示するトレーニング命令に対応する動作を行う内部回路と、
   前記内部回路の動作所要時間を格納する格納回路と、
   を備え、
   前記集積回路チップは、複数レベルの電源電圧下での動作を支援し、
   前記格納回路には、それぞれの電源電圧での前記動作所要時間が格納されることを特徴とする集積回路チップ。
10. 前記格納回路に格納された動作所要時間は、
    前記集積回路チップに前記１つ以上の命令信号を印加する制御チップに伝送されることを特徴とする請求項９に記載の集積回路チップ。
11. 集積回路チップの動作方法であって、
    前記集積回路チップに第１の電源電圧が印加される第１のステップと、
    前記集積回路チップが前記第１の電源電圧で動作する状況で前記集積回路チップにトレーニング命令が印加される第１−１のステップと、
    前記トレーニング命令に対応する動作の第１の動作所要時間が測定される第１−２のステップと、
    前記第１の動作所要時間が格納される第１−３のステップと、
    前記集積回路チップに第２の電源電圧が印加される第２のステップと、
    前記集積回路チップが前記第２の電源電圧で動作する状況で前記集積回路チップに前記トレーニング命令が印加される第２−１のステップと、
    前記トレーニング命令に対応する動作の第２の動作所要時間が測定される第２−２のステップと、
    前記第２の動作所要時間が格納される第２−３のステップと、
    を含むことを特徴とする集積回路チップの動作方法。
12. 前記第１の動作所要時間と前記第２の動作所要時間とを前記集積回路チップを制御する制御チップに伝達するステップをさらに含むことを特徴とする請求項１１に記載の集積回路チップの動作方法。
13. 前記制御チップは、
    前記第１の動作所要時間を用いて、前記第１の電源電圧下での前記集積回路チップの前記動作に対するレイテンシを設定し、
    前記第２の動作所要時間を用いて、前記第２の電源電圧下での前記集積回路チップの前記動作に対するレイテンシを設定することを特徴とする請求項１２に記載の集積回路チップの動作方法。
14. メモリと、
    メモリコントローラと、
    を備え、
    前記メモリコントローラは、前記メモリに読み出し動作の実行時間を知るためのトレーニング命令を印加し、
    前記メモリは、前記トレーニング命令の印加時点からデータ出力可能時点までの時間であるデータ出力所要時間を前記コントローラに報知し、
    前記メモリコントローラの前記トレーニング命令の印加と前記メモリの前記データ出力所要時間の報知は、前記メモリに印加される電源電圧を変更しつつ、複数回行われることを特徴とするメモリシステム。
15. 前記メモリコントローラの前記トレーニング命令の印加と前記メモリの前記データ出力所要時間の報知は、トレーニングモードで行われることを特徴とする請求項１４に記載のメモリシステム。
16. 前記メモリに電源電圧を供給するパワーサプライをさらに備え、
    前記パワーサプライが前記メモリに供給する電源電圧のレベルは、前記メモリコントローラにより制御されることを特徴とする請求項１４に記載のメモリシステム。
17. 前記メモリコントローラは、前記メモリから報知された電源電圧別のデータ出力所要時間を用いて、前記メモリの電源電圧別のＣＡＳレイテンシを設定することを特徴とする請求項１４に記載のメモリシステム。
18. メモリと、
    メモリコントローラと、
    を備え、
    前記メモリコントローラが前記メモリに読み出し動作の実行時間を知るためのトレーニング命令を印加すると、前記メモリは、前記トレーニング命令の印加時点からデータ出力可能時点までの時間であるデータ出力所要時間を格納し、
    前記メモリコントローラのトレーニング命令の印加と前記メモリの前記データ出力所要時間の格納は、前記メモリに印加される電源電圧を変更しつつ、複数回行われることを特徴とするメモリシステム。
19. 前記メモリに格納されたそれぞれの電源電圧に対応するデータ出力所要時間は前記メモリコントローラに報知され、
    前記メモリコントローラは、前記メモリから報知された電源電圧別のデータ出力所要時間を用いて、前記メモリの電源電圧別のＣＡＳレイテンシを設定することを特徴とする請求項１８に記載のメモリシステム。
20. データを格納するセルアレイ領域と、
    １つ以上の命令信号を復号化して読み出し動作の実行時間を知るためのトレーニング命令を認識する命令デコーダと、
    前記トレーニング命令のタイミングを制御してデータ出力信号を生成する制御回路と、
    前記データ出力信号に応じて前記セルアレイ領域から読み出されたデータを出力するデータ出力回路と、
    前記トレーニング命令の印加時点から前記データ出力回路のデータ出力時点までのデータ出力所要時間を測定する測定回路と、
    前記データ出力所要時間を格納する格納回路と、
    を備え、
    前記メモリに印加される電源電圧のレベルは少なくとも１回以上変更され、
    それぞれの電源電圧で前記メモリに前記トレーニング命令が指示され、
    前記格納回路には、それぞれの電源電圧での前記データ出力所要時間が格納されることを特徴とするメモリ。
21. 前記測定回路は、
    前記トレーニング命令の活性化時点から前記データ出力信号の活性化時点までの時間を測定することを特徴とする請求項２０に記載のメモリ。
22. 前記格納回路に格納されたデータ出力所要時間はメモリコントローラに伝送され、
    前記メモリコントローラは、前記メモリから報知された電源電圧別のデータ出力所要時間を用いて、前記メモリの電源電圧別のＣＡＳレイテンシを設定することを特徴とする請求項２０に記載のメモリ。
23. 前記トレーニング命令は、
    トレーニングモードで印加される読み出し命令であることを特徴とする請求項２０に記載のメモリ。
24. １つ以上のアドレス信号と１つ以上の命令信号とのうち、少なくとも１つ以上を復号化して、現在、メモリに印加された電源電圧に対する情報である電源情報を知るケースデコーダをさらに備え、
    前記格納回路は、前記電源情報と前記データ出力所要時間とをマッチングさせて格納することを特徴とする請求項２０に記載のメモリ。

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