JP2013196476A - データ処理装置およびメモリ制御装置 - Google Patents

Abstract

【課題】データをシングル転送するメモリユニットを用いて、データのバースト転送およびバースト転送されたデータの復元を実現する。
【解決手段】外部から供給される、ＤＤＲ２−ＳＤＲＡＭのプロトコルに則った各種信号・データに基づき、ブリッジ回路５１４がアドレス変換およびコマンド変換を実行し、ＤＤＲ２−ＳＤＲＡＭとは異なるプロトコルで動作するＣＰＵ−ＭＲＡＭ６２に供給する。ＣＰＵ−ＭＲＡＭ６２は、それぞれがデータをシングル転送する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４を備えており、例えばデータの読み出し時において、ブリッジ回路５１４は、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４から送られてくる第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４をシリアル化し、得られたシリアルデータに疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを対応付けて出力する。
【選択図】図５

Description

本発明は、データ処理装置およびメモリ制御装置に関する。

公報記載の従来技術として、第１のメモリ・アクセス・タイミング特性を有する第１のメモリと、第２のメモリ・アクセス・タイミング特性を有する第２のメモリとを備える処理システムにおいて、第１のメモリ・アクセス・タイミング特性をもとに修正を行うことで、第１のメモリおよび第２のメモリの両者へのアクセスを可能とするものが存在する（特許文献１参照）。

また、他の公報記載の技術として、非同期式メモリ装置からなる第１のメモリ装置と、ページモードで動作する同期式メモリ装置からなる第２のメモリ装置と、バーストモードで動作する同期式メモリ装置からなる第３のメモリ装置と、第１のメモリ装置の動作を制御する第１のメモリコントローラと、第２のメモリ装置の動作を制御する第２のメモリコントローラと、第３のメモリ装置の動作を制御する第３のメモリコントローラとを備えた複合型メモリ装置が存在する（特許文献２参照）。

特表２００６−５２０９６９号公報 特開２００４−１９９６４８号公報

本発明は、データをシングル転送するメモリユニットを用いて、データのバースト転送およびバースト転送されたデータの復元を実現することを目的とする。

請求項１記載の発明は、プログラムを実行する実行手段と、当該プログラムの実行に伴って生じるデータおよび当該プログラムの実行において使用されるデータを、１回に連続するｎアドレス（ｎは２以上の整数）分のシリアルデータとして転送するバースト転送方式にて送受信し、且つ、当該シリアルデータとともに、当該シリアルデータからｎ個のデータを復元するための復元信号を送信する送受信手段とを有する実行ユニットと、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、１回に１アドレスに相当するシングルデータを転送するシングル転送方式にて送受信するｎ個の不揮発性メモリユニットと、ｎ個の前記不揮発性メモリユニットのそれぞれから前記シングル転送方式にて転送されてくるｎ個の前記シングルデータを、１回に連続するｎアドレス分のシリアルデータに変換して前記バースト転送方式にて前記送受信手段に送信し、且つ、変換された当該シリアルデータからｎ個の当該シングルデータを復元するための他の復元信号を当該送受信手段に送信する変換ユニットとを含むデータ処理装置である。

請求項２記載の発明は、前記不揮発性メモリユニットにおける前記不揮発性メモリには、前記実行手段が実行する前記プログラムが記憶されていることを特徴とする請求項１記載のデータ処理装置である。
請求項３記載の発明は、読み書き可能であって電源を供給しないと記憶している情報を保持することができない揮発性メモリを備え、前記バースト転送方式にてデータを送受信するとともに前記復元信号を作成して送信する揮発性メモリユニットをさらに含み、前記揮発性メモリユニットは、前記変換ユニットを介さずに前記送受信手段との間でデータを送受信することを特徴とする請求項１または２記載のデータ処理装置である。
請求項４記載の発明は、前記送受信手段がＤＤＲｍ−ＳＤＲＡＭ（ｍは２以上の整数）に対応するプロトコルにてデータの送受信を制御し、前記復元信号がデータ・ストローブ（ＤＱＳ）信号であることを特徴とする請求項１乃至３のいずれか１項記載のデータ処理装置である。
請求項５記載の発明は、前記不揮発性メモリユニットにおける前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１乃至４のいずれか１項記載のデータ処理装置である。

請求項６記載の発明は、１回に１アドレスに相当するシングルデータを転送するシングル転送方式にて転送を行う、ｎ個（ｎは２以上の整数）のメモリ装置のそれぞれから当該シングルデータを取得する取得手段と、ｎ個の前記メモリ装置から取得したｎ個の前記シングルデータを、連続するｎアドレス分のシリアルデータに変換する変換手段と、変換された前記シリアルデータからｎ個の前記シングルデータを復元するための復元信号を作成する作成手段と、前記シリアルデータを出力し、且つ、前記作成手段で作成された前記復元信号を当該シリアルデータに対応付けて出力する出力手段とを含むメモリ制御装置である。

請求項１記載の発明によれば、本構成を有していない場合と比較して、データをシングル転送するメモリユニットを用いて、データのバースト転送およびバースト転送されたデータの復元を実現することができる。
請求項２記載の発明によれば、本構成を有していない場合と比較して、データ処理装置の起動に要する時間を短くすることができる。
請求項３記載の発明によれば、本構成を有していない場合と比較して、例えば安価にて記憶容量を増大させることができる。
請求項４記載の発明によれば、本構成を有していない場合と比較して、広く使用されている実行ユニット（例えばＣＰＵ）を利用することができる。
請求項５記載の発明によれば、例えば不揮発性メモリとしてＥＥＰＲＯＭあるいはフラッシュメモリを用いた場合と比較して、データの送受信をより高速に行うことができる。
請求項６記載の発明によれば、本構成を有していない場合と比較して、データをシングル転送するメモリユニットを用いて、データのバースト転送およびバースト転送されたデータの復元を実現することができる。

本実施の形態が適用される画像形成システムの構成の一例を示す図である。 画像形成装置に設けられた制御部の内部構成の一例を示すブロック図である。 動作制御部のうち、ＣＰＵ−ＲＡＭコントローラ〜ＣＰＵ−ＤＲＡＭ間、および、ＣＰＵ−ＲＡＭコントローラ〜ブリッジ回路〜ＣＰＵ−ＭＲＡＭ間、において授受される各種信号および各種データの関係を示す図である。 ＣＰＵ−ＤＲＡＭの内部構成の一例を示すブロック図である。 ブリッジ回路およびＣＰＵ−ＭＲＡＭの内部構成の一例を示すブロック図である。 ＣＰＵ−ＭＲＡＭを構成する第１ＭＲＡＭ〜第４ＭＲＡＭのそれぞれに設けられたＭＲＡＭモジュールの内部構成を示すブロック図である。 ＣＰＵ−ＤＲＡＭとＣＰＵ−ＭＲＡＭとの関係を説明するための図である。 ＣＰＵがアクセス可能なメモリマップの構成の一例を説明するための図である。 ＲＥＡＤ時におけるＭＲＡＭモジュールの動作を説明するためのタイミングチャートである。 ＷＲＩＴＥ時におけるＭＲＡＭモジュールの動作を説明するためのタイミングチャートである。 ＲＥＡＤ時におけるＣＰＵ−ＤＲＡＭの動作を説明するためのタイミングチャートである。 ＷＲＩＴＥ時におけるＣＰＵ−ＤＲＡＭの動作を説明するためのタイミングチャートである。 ＲＥＡＤ時におけるＣＰＵ−ＭＲＡＭの動作を説明するためのタイミングチャートである。 ＷＲＩＴＥ時におけるＣＰＵ−ＭＲＡＭの動作を説明するためのタイミングチャートである。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本実施の形態が適用される画像形成システムの構成の一例を示す図である。
この画像形成システムは、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を備えた所謂複合機として動作する画像形成装置１と、画像形成装置１に接続されるネットワーク２と、ネットワーク２に接続される端末装置３と、ネットワーク２に接続されるファクシミリ装置４と、ネットワーク２に接続されるサーバ装置５とを有している。

ここで、ネットワーク２は、インターネット回線や電話回線等によって構成されている。また、端末装置３は、ネットワーク２を介して、画像形成装置１に画像の形成等を指示するものであり、例えばＰＣ（Personal Computer）で構成される。さらに、ファクシミリ装置４は、ネットワーク２を介して、画像形成装置１との間でファクシミリを送受信する。さらにまた、サーバ装置５は、ネットワーク２を介して、画像形成装置１との間でデータ（プログラムを含む）を送受信する。

また、画像形成装置１は、紙等の記録材に記録された画像を読み取る画像読取部１０と、紙等の記録材に画像を形成する画像形成部２０と、ユーザから電源のオン／オフ、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を用いた動作に関連する指示を受け付けるとともに、ユーザに対してメッセージを表示するユーザインタフェース（ＵＩ）３０と、ネットワーク２を介して端末装置３、ファクシミリ装置４およびサーバ装置５との間でデータの送受信を行う送受信部４０と、これら画像読取部１０、画像形成部２０、ＵＩ３０および送受信部４０の動作を制御する制御部５０とを備えている。そして、この画像形成装置１では、画像読取部１０によってスキャン機能が実現され、画像形成部２０によってプリント機能が実現され、画像読取部１０および画像形成部２０によってコピー機能が実現され、画像読取部１０、画像形成部２０および送受信部４０によってファクシミリ機能が実現される。なお、送受信部４０は、例えばインターネット回線用のものと電話回線用のものとを、別々に設けるようにしてもかまわない。

図２は、図１に示す画像形成装置１に設けられた制御部５０の内部構成の一例を示すブロック図である。
本実施の形態の制御部５０は、画像形成装置１の各部の動作を制御する動作制御部５１と、画像読取部１０および画像形成部２０に関連する画像処理を実行する画像処理部５２と、動作制御部５１および画像処理部５２を接続するＰＣＩｅ（PCI Express）バス５３とを備えている。ここで、本実施の形態では、動作制御部５１がＵＩ３０および送受信部４０（実際には画像読取部１０および画像形成部２０にも）に接続されており、画像処理部５２が画像読取部１０および画像形成部２０に接続されている。

これらのうち、動作制御部５１は、種々の演算を実行することによって画像形成装置１の各部を制御するＣＰＵ（Central Processing Unit：中央処理装置）５１１と、ＣＰＵ−ＲＡＭ用バス５１３を介してＣＰＵ５１１に接続されるＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２と、ＣＰＵ−ＲＡＭ用バス５１３とＣＰＵ−ＭＲＡＭ６２とを接続するブリッジ回路５１４とを備えている。以下の説明においては、ＣＰＵ５１１に接続される、ＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２を、まとめてメインメモリ５１２と称することがある。

ここで、ＣＰＵ−ＤＲＡＭ６１は、メモリデバイスとしてＤＲＡＭ（Dynamic RAM）を備えており、電源を供給しないと記憶している情報を保持することができない揮発性メモリとして機能している。一方、ＣＰＵ−ＭＲＡＭ６２は、メモリデバイスとしてＭＲＡＭ（Magnetoresistive RAM）を備えており、電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリとして機能している。そして、本実施の形態では、ＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２が、ＣＰＵ−ＲＡＭ用バス５１３に設定された共通のクロック周波数（メモリクロック：本実施の形態では後述するＤＤＲクロック信号ＤＤＲＣＬＫ）にてデータの読み書きを行う。したがって、ＣＰＵ−ＭＲＡＭ６２は、ＣＰＵ−ＤＲＡＭ６１と同等の読み書き性能を有していることになる。それゆえ、ＣＰＵ−ＭＲＡＭ６２は、ＵＶ−ＥＰＲＯＭ（Ultra-Violet Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）、あるいはフラッシュメモリなどの不揮発性メモリに比べて、より高速にデータの読み書きを行う。なお、本実施の形態のＣＰＵ−ＤＲＡＭ６１は、４ビットプリフェッチのアーキテクチャを採用したＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）で構成されている。

また、画像処理部５２は、種々の演算を実行することによって、画像読取部１０から入力される画像データおよび画像形成部２０に出力する画像データに処理を施すＡＳＩＣ（Application Specific Integrated Circuit）５２１と、ＡＳＩＣ−ＲＡＭ用バス５２３を介してＡＳＩＣ５２１に接続されるメインメモリ５２２とを備えている。ここで、画像処理部５２に設けられるメインメモリ５２２は、上述したＣＰＵ−ＤＲＡＭ６１と共通の構成を有する、ＡＳＩＣ−ＤＲＡＭ９１を備えている。

さらに、動作制御部５１と画像処理部５２とを接続するＰＣＩｅバス５３は、ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠した送受信を行うことで、制御部５０において、動作制御部５１に設けられたＣＰＵ５１１と、画像処理部５２に設けられたＡＳＩＣ５２１とを接続している。この例において、ＡＳＩＣ５２１は、ＣＰＵ５１１からＰＣＩｅバス５３を介して受けた指示に基づいて、各種画像処理を実行するようになっている。

次に、動作制御部５１に設けられたＣＰＵ５１１の内部構成について説明を行う。
実行ユニットの一例としてのＣＰＵ５１１は、プログラムにしたがって種々の演算を実行する実行手段の一例としてのＣＰＵコア７１と、ＣＰＵコア７１とメインメモリ５１２（ＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２）との間でのデータの送受信を制御するＣＰＵ−ＲＡＭコントローラ７２と、ＣＰＵコア７１と外部（例えばＡＳＩＣ５２１）との間でのデータの送受信を制御するＣＰＵ／ＰＣＩｅインタフェース７３とを備えている。また、ＣＰＵ５１１は、ＣＰＵ５１１の内部において、これらＣＰＵコア７１、ＣＰＵ−ＲＡＭコントローラ７２およびＣＰＵ／ＰＣＩｅインタフェース７３を相互に接続するＣＰＵ内部バス７４を有している。

ここで、ＣＰＵ−ＲＡＭコントローラ７２とメインメモリ５１２とを接続するＣＰＵ−ＲＡＭ用バス５１３は２系統設けられており、１系統がＣＰＵ−ＤＲＡＭ６１に、また、他の１系統がブリッジ回路５１４を介してＣＰＵ−ＭＲＡＭ６２に、それぞれ接続されている。そして、ＣＰＵ−ＲＡＭコントローラ７２は、ＣＰＵ−ＤＲＡＭ６１とＣＰＵ−ＭＲＡＭ６２とに対し、それぞれ独立してデータの授受を制御するようになっている。

また、送受信手段の一例としてのＣＰＵ−ＲＡＭコントローラ７２は、ＤＤＲ２−ＳＤＲＡＭで構成されたＣＰＵ−ＤＲＡＭ６１との間において、データの授受を行うための機能を備えている。すなわち、ＣＰＵ−ＲＡＭコントローラ７２は、ＤＤＲ２−ＳＤＲＡＭに対応したプロトコル（バースト転送方式、４ビットプリフェッチ、データ・ストローブ信号ＤＱＳなどを使用）にて通信を行う。ここで、本実施の形態では、ＣＰＵ−ＤＲＡＭ６１とともにメインメモリ５１２を構成するＣＰＵ−ＭＲＡＭ６２として、ＣＰＵ−ＤＲＡＭ６１とは異なるプロトコル（General-Bus（汎用バス）のプロトコル）にてデータの授受を行うものが用いられている。そこで、本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２とＣＰＵ−ＭＲＡＭ６２との間にプロトコル変換を行うブリッジ回路５１４を設けることにより、ＤＤＲ２−ＳＤＲＡＭ用に設計されたＣＰＵ−ＲＡＭコントローラ７２を用いて、メインメモリ５１２すなわちＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２の両者に対するデータの読み書きを制御できるようになっている。

続いて、ＡＳＩＣ５２１の内部構成について説明する。
ＡＳＩＣ５２１は、プログラムにしたがって種々の演算を実行するＡＳＩＣコア８１と、ＡＳＩＣコア８１とメインメモリ５２２（ＡＳＩＣ−ＤＲＡＭ９１）との間でのデータの送受信を制御するＡＳＩＣ−ＲＡＭコントローラ８２と、ＡＳＩＣコア８１と外部（例えばＣＰＵ５１１）との間でのデータの送受信を制御するＡＳＩＣ／ＰＣＩｅインタフェース８３とを備えている。また、ＡＳＩＣ５２１は、ＡＳＩＣ５２１の内部において、これらＡＳＩＣコア８１、ＡＳＩＣ−ＲＡＭコントローラ８２およびＡＳＩＣ／ＰＣＩｅインタフェース８３を相互に接続するＡＳＩＣ内部バス８４を有している。

ここで、ＡＳＩＣ−ＲＡＭコントローラ８２とメインメモリ５２２とを接続するＡＳＩＣ−ＲＡＭ用バス５２３は１系統設けられており、その１系統がＡＳＩＣ−ＤＲＡＭ９１に接続されている。ただし、ＡＳＩＣ−ＲＡＭコントローラ８２は、ＣＰＵ−ＲＡＭコントローラ７２と同じく、さらにもう１系統のＡＳＩＣ−ＲＡＭ用バス５２３を接続することが可能であり、その先に、他のメモリ（例えばＤＤＲ２−ＳＤＲＡＭ）を接続することができるようになっている。

図３は、図２に示す動作制御部５１のうち、ＣＰＵ−ＲＡＭコントローラ７２〜ＣＰＵ−ＤＲＡＭ６１間、および、ＣＰＵ−ＲＡＭコントローラ７２〜ブリッジ回路５１４〜ＣＰＵ−ＭＲＡＭ６２間、において授受される各種信号および各種データの関係を示す図である。

最初に、ＣＰＵ−ＲＡＭコントローラ７２とＣＰＵ−ＤＲＡＭ６１と間において授受される各種信号および各種データについて説明を行う。
本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２からＣＰＵ−ＤＲＡＭ６１に対し、データの読み書きの基準となるＤＤＲクロック信号ＤＤＲＣＬＫと、バンクを指定するバンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）と、セルのアドレスを指定するアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）と、チップを指定するチップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）と、ロウ・アドレスを指定するロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）と、カラム・アドレスを指定するカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）と、データ書き込みの許可を指定するライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）と、が供給される。

また、本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２からＣＰＵ−ＤＲＡＭ６１に対しあるいはＣＰＵ−ＤＲＡＭ６１からＣＰＵ−ＲＡＭコントローラ７２に対し、データの読み書きにおいてデータを取得するタイミングの基準となるデータ・ストローブ信号ＤＱＳ（復元信号の一例）および読み書きの対象となる入出力データＤＤＲ−ＤＱ（Ｄ）が供給される。ここで、上述した各種信号および各種データは、ＤＤＲ２−ＳＤＲＡＭの規格に則ったものとなっており、この例において、入出力データＤＤＲ−ＤＱ（Ｄ）におけるバースト長は４である。

次に、ＣＰＵ−ＲＡＭコントローラ７２とブリッジ回路５１４との間において授受される各種信号および各種データについて説明を行う。
本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２からブリッジ回路５１４に対し、データの読み書きの基準となるＤＤＲクロック信号ＤＤＲＣＬＫと、バンクを指定するバンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）と、セルのアドレスを指定するアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）と、チップを指定するチップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）と、ロウ・アドレスを指定するロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）と、カラム・アドレスを指定するカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）と、データの書き込みの許可を指定するライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）と、が供給される。これらのうち、ＤＤＲクロック信号ＤＤＲＣＬＫは、ＣＰＵ−ＲＡＭコントローラ７２からＣＰＵ−ＤＲＡＭ６１に供給されるものと共通であるが、その他の信号は、ＣＰＵ−ＲＡＭコントローラ７２からＣＰＵ−ＤＲＡＭ６１に供給されるものとは異なっている。

また、本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２からブリッジ回路５１４に対し、データの書き込みにおいてデータを取得するタイミングの基準となるデータ・ストローブ信号ＤＱＳ（復元信号の一例）が供給される。一方、本実施の形態では、ブリッジ回路５１４からＣＰＵ−ＲＡＭコントローラ７２に対し、データの読み出しにおいてデータを取得するタイミングの基準となる疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳ（他の復元信号あるいは復元信号の一例）が供給される。なお、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの詳細については後述する。

さらに、本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２からブリッジ回路５１４に対しあるいはブリッジ回路５１４からＣＰＵ−ＲＡＭコントローラ７２に対し、読み書きの対象となる入出力データＤＤＲ−ＤＱ（Ｍ）が供給される。ここで、上述した各種信号（疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを含む）および各種データは、ＤＤＲ２−ＳＤＲＡＭの規格に則ったものとなっており、この例において、入出力データＤＤＲ−ＤＱ（Ｍ）におけるバースト長は、ＣＰＵ−ＤＲＡＭ６１の入出力データＤＤＲ−ＤＱ（Ｄ）と同じ４である。

続いて、ブリッジ回路５１４とＣＰＵ−ＭＲＡＭ６２との間において授受される各種信号および各種データについて説明を行う。
本実施の形態では、ブリッジ回路５１４からＣＰＵ−ＭＲＡＭ６２に対し、バースト長（＝４）に対応する４つのアドレスを指定するための第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１、第２アドレス信号ＭＲＡＭ_ＡＤＤＲ２、第３アドレス信号ＭＲＡＭ_ＡＤＤＲ３および第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４と、チップを指定するチップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎと、データの読み出しの許可を指定するアウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎと、データの読み書きの許可を指定するバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎと、データの書き込みの許可を指定するライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎと、が供給される。

また、本実施の形態では、ブリッジ回路５１４からＣＰＵ−ＭＲＡＭ６２に対しあるいはＣＰＵ−ＭＲＡＭ６２からブリッジ回路５１４に対し、バースト長（＝４）に対応する４つのデータ（第１データＭＲＡＭ_ＤＡＴＡ１、第２データＭＲＡＭ_ＤＡＴＡ２、第３データＭＲＡＭ_ＤＡＴＡ３および第４データＭＲＡＭ_ＤＡＴＡ４）が供給される。

図４は、図３に示すＣＰＵ−ＤＲＡＭ６１の内部構成の一例を示すブロック図である。
本実施の形態のＣＰＵ−ＤＲＡＭ６１は、コマンド・デコーダ６１１と、コントロール・ロジック６１２と、ロウ・アドレス・バッファ６１３と、カラム・アドレス・バッファ６１４と、ＤＲＡＭチップ６１５と、データ・コントロール・ロジック６１６と、ＤＱＳ生成回路６１７と、入出力回路６１８とを備える。

コマンド・デコーダ６１１は、外部（この例では図３に示すＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるチップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）によるコマンドをデコードする。また、コマンド・デコーダ６１１は、ＤＤＲクロック信号ＤＤＲＣＬＫに基づいて動作タイミングの制御を行う。

コントロール・ロジック６１２は、コマンド・デコーダ６１１によるデコードの結果に基づき、ロウ・アドレス・バッファ６１３、カラム・アドレス・バッファ６１４および入出力回路６１８を制御する。

ロウ・アドレス・バッファ６１３は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるバンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）に基づいて決まる、次のデータの読み書きの対象となるロウ・アドレスを一時的に記憶する。

カラム・アドレス・バッファ６１４は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）に基づいて決まる、次のデータの読み書きの対象となるカラム・アドレスを一時的に記憶する。

ＤＲＡＭチップ６１５は、それぞれが１ビット分の記憶能力を有する多数のＤＲＡＭセルにて構成されている。ここで、本実施の形態のＤＲＡＭチップ６１５は、４つのバンク、より具体的には、ＤＲＡＭ第１バンク６１５１、ＤＲＡＭ第２バンク６１５２、ＤＲＡＭ第３バンク６１５３およびＤＲＡＭ第４バンク６１５４を備えている。そして、ＤＲＡＭ第１バンク６１５１、ＤＲＡＭ第２バンク６１５２、ＤＲＡＭ第３バンク６１５３およびＤＲＡＭ第４バンク６１５４のそれぞれと、ロウ・アドレス・バッファ６１３およびカラム・アドレス・バッファ６１４とが接続されている。なお、ＣＰＵ−ＤＲＡＭ６１を構成するＤＲＡＭチップ６１５は、通常、それぞれがパッケージ化された複数個のＤＲＡＭデバイスにて構成される。ただし、ＤＲＡＭチップ６１５を構成するバンクの数およびＤＲＡＭデバイスの数は、必ずしも一致しない。

データ・コントロール・ロジック６１６は、ＤＲＡＭチップ６１５を構成するＤＲＡＭ第１バンク６１５１、ＤＲＡＭ第２バンク６１５２、ＤＲＡＭ第３バンク６１５３およびＤＲＡＭ第４バンク６１５４との間における、データの授受を制御する。より具体的に説明すると、データ・コントロール・ロジック６１６は、データの読み出し時（ＲＥＡＤ時）にはＤＲＡＭチップ６１５側からデータを受け取り、データの書き込み時（ＷＲＩＴＥ時）にはＤＲＡＭチップ６１５側にデータを受け渡す。

ＤＱＳ生成回路６１７は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるＤＤＲクロック信号ＤＤＲＣＬＫに基づき、データ・ストローブ信号ＤＱＳを生成し、外部（ＣＰＵ−ＲＡＭコントローラ７２）に出力する。

入出力回路６１８は、データ・コントロール・ロジック６１６と外部（ＣＰＵ−ＲＡＭコントローラ７２）との間における入出力データＤＤＲ_ＤＱ（Ｄ）の入出力を制御する。より具体的に説明すると、入出力回路６１８は、例えばＲＥＡＤ時において、データ・コントロール・ロジック６１６から入力されてくる入出力データＤＤＲ_ＤＱ（Ｄ）の外部への出力を制御し、例えばＷＲＩＴＥ時において、外部から入力されてくる入出力データＤＤＲ_ＤＱ（Ｄ）のデータ・コントロール・ロジック６１６への出力を制御する。また、入出力回路６１８は、外部（ＣＰＵ−ＲＡＭコントローラ７２）からデータ・ストローブ信号ＤＱＳを受け取る。

なお、詳細については説明を行わないが、図２に示す画像処理部５２に設けられるＡＳＩＣ−ＤＲＡＭ９１も、ＣＰＵ−ＤＲＡＭ６１と共通の構成を有しており、同じ種別（ただし内容は異なる）の信号が入出力されるようになっている。

図５は、図３に示すブリッジ回路５１４およびＣＰＵ−ＭＲＡＭ６２の内部構成の一例を示すブロック図である。
まず、変換ユニットあるいはメモリ制御装置の一例としてのブリッジ回路５１４は、コマンド変換回路５１４１と、ロウ・ラッチ回路５１４２と、カラム・ラッチ回路５１４３と、アドレス変換回路５１４４と、疑似ＤＱＳ生成回路５１４５と、データ選択回路５１４６とを備えている。

コマンド変換回路５１４１は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるチップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）によるコマンドを、ＣＰＵ−ＭＲＡＭ６２が動作するコマンドに対応する信号（チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ 、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ 、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎ）に変換する。そして、コマンド変換回路５１４１は、コマンド変換によって得られたチップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ 、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ 、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎを、ＣＰＵ−ＭＲＡＭ６２に向けて出力する。ここで、コマンド変換回路５１４１に対しては、コマンドを発行するタイミングすなわちこれら各信号のアサート／ネゲートするためのタイミングを調整するために用いられるコマンド制御パラメータの設定がなされる。また、コマンド変換回路５１４１は、ＤＤＲクロック信号ＤＤＲＣＬＫに基づいて動作タイミングの制御を行う。

ロウ・ラッチ回路５１４２は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるバンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）に基づいて決まる、次のデータの読み書きの対象となるロウ・アドレスを一時的に保持する。

カラム・ラッチ回路５１４３は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）に基づいて決まる、次のデータの読み書きの対象となるロウ・アドレスを一時的に保持する。

ここで、ロウ・ラッチ回路５１４２の機能は、基本的に上述したロウ・アドレス・バッファ６１３と同じであり、カラム・ラッチ回路５１４３の機能は、基本的に上述したカラム・アドレス・バッファ６１４と同じである。したがって、ロウ・ラッチ回路５１４２およびカラム・ラッチ回路５１４３には、ＤＤＲ２−ＳＤＲＡＭのプロトコルに対応したロウ・アドレスおよびカラム・アドレスが記憶されることになる。

アドレス変換回路５１４４は、次のデータの読み書きの対象となる、ロウ・ラッチ回路５１４２に保持されたロウ・アドレスと、カラム・ラッチ回路５１４３に保持されたカラム・アドレスとに基づき、ＣＰＵ−ＭＲＡＭ６２に対応したアドレスへの変換を行う。より具体的に説明すると、アドレス変換回路５１４４は、１組のロウ・アドレスおよびカラム・アドレスの組み合わせに基づき、４つのアドレス信号（第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１、第２アドレス信号ＭＲＡＭ_ＡＤＤＲ２、第３アドレス信号ＭＲＡＭ_ＡＤＤＲ３および第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４）を作成し、ＣＰＵ−ＭＲＡＭ６２に向けて出力する。ここで、アドレス変換回路５１４４に対しては、入出力データＤＤＲ_ＤＱ（Ｍ）のバースト長や、ＣＰＵ−ＭＲＡＭ６２の容量やバスのデータ幅に対応したアドレス変換を行うためのアドレス制御パラメータの設定がなされる。

本実施の形態のＣＰＵ−ＭＲＡＭ６２は、ＣＰＵ−ＤＲＡＭ６１におけるバースト長（＝４）と同じ数の第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４によって構成されており、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１は第１ＭＲＡＭ６２１に、第２アドレス信号ＭＲＡＭ_ＡＤＤＲ２は第２ＭＲＡＭ６２２に、第３アドレス信号ＭＲＡＭ_ＡＤＤＲ３は第３ＭＲＡＭ６２３に、第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４は第４ＭＲＡＭ６２４に、それぞれ供給されるようになっている。なお、ＣＰＵ−ＭＲＡＭ６２の詳細な構成については後述する。

作成手段の一例としての疑似ＤＱＳ生成回路５１４５は、外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるＤＤＲクロック信号ＤＤＲＣＬＫに基づき、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを生成し、外部（ＣＰＵ−ＲＡＭコントローラ７２）に出力する。ここで、疑似ＤＱＳ生成回路５１４５に対しては、配線長に起因する配線遅延に応じて疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの出力タイミングの調整を行うための疑似ＤＱＳ制御パラメータの設定がなされる。

また、疑似ＤＱＳ生成回路５１４５は、内部で生成した疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの位相をπ／２（９０°）だけ遅れさせたデータ切替信号ＣＨＧを、データ選択回路５１４６に向けて出力する。

取得手段、変換手段および出力手段の一例としてのデータ選択回路５１４６は、ＣＰＵ−ＭＲＡＭ６２との間におけるデータの授受、および、外部（ＣＰＵ−ＲＡＭコントローラ７２）との間におけるデータの授受を制御する。より具体的に説明すると、データ選択回路５１４６は、データのＲＥＡＤ時にはＣＰＵ−ＭＲＡＭ６２側からデータを受け取って外部に受け渡し、データのＷＲＩＴＥ時には外部からデータを受け取ってＣＰＵ−ＭＲＡＭ６２に受け渡す。

ここで、データ選択回路５１４６は、ＣＰＵ−ＭＲＡＭ６２を構成する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれとの間で、第１データＭＲＡＭ_ＤＡＴＡ１、第２データＭＲＡＭ_ＤＡＴＡ２、第３データＭＲＡＭ_ＤＡＴＡ３および第４データＭＲＡＭ_ＤＡＴＡ４を授受し、外部（ＣＰＵ−ＲＡＭコントローラ７２）との間で入出力データＤＤＲ_ＤＱ（Ｍ）を授受する。なお、この例においては、第１ＭＲＡＭ６２１との間で第１データＭＲＡＭ_ＤＡＴＡ１を授受し、第２ＭＲＡＭ６２２との間で第２データＭＲＡＭ_ＤＡＴＡ２を授受し、第３ＭＲＡＭ６２３との間で第３データＭＲＡＭ_ＤＡＴＡ３を授受し、第４ＭＲＡＭ６２４との間で第４データＭＲＡＭ_ＤＡＴＡ４を授受する。

そして、ＣＰＵ−ＭＲＡＭ６２から読み出した第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４を外部に受け渡す際、データ選択回路５１４６は、疑似ＤＱＳ生成回路５１４５より入力されてくるデータ切替信号ＣＨＧに基づいて、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４を順次選択することで、入出力データＤＤＲ_ＤＱ（Ｍ）を作成する。

一方、外部から入力されてくる入出力データＤＤＲ_ＤＱ（Ｍ）をＣＰＵ−ＭＲＡＭ６２に受け渡す際、データ選択回路５１４６は、入出力データＤＤＲ_ＤＱ（Ｍ）とともに外部（ＣＰＵ−ＲＡＭコントローラ７２）から入力されてくるデータ・ストローブ信号ＤＱＳに基づいて、入出力データＤＤＲ_ＤＱ（Ｍ）を順次ラッチすることで、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４を作成する。

また、本実施の形態のＣＰＵ−ＭＲＡＭ６２は、それぞれが独立した４つのＭＲＡＭ（第１ＭＲＡＭ６２１、第２ＭＲＡＭ６２２、第３ＭＲＡＭ６２３、第４ＭＲＡＭ６２４）を備えている。ここで、第１ＭＲＡＭ６２１には、ブリッジ回路５１４に設けられたアドレス変換回路５１４４から第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１が入力され、且つ、第１ＭＲＡＭ６２１は、ブリッジ回路５１４に設けられたデータ選択回路５１４６との間で、第１データＭＲＡＭ_ＤＡＴＡ１を授受する。また、第２ＭＲＡＭ６２２には、ブリッジ回路５１４に設けられたアドレス変換回路５１４４から第２アドレス信号ＭＲＡＭ_ＡＤＤＲ２が入力され、且つ、第２ＭＲＡＭ６２２は、ブリッジ回路５１４に設けられたデータ選択回路５１４６との間で、第２データＭＲＡＭ_ＤＡＴＡ２を授受する。さらに、第３ＭＲＡＭ６２３には、ブリッジ回路５１４に設けられたアドレス変換回路５１４４から第３アドレス信号ＭＲＡＭ_ＡＤＤＲ３が入力され、且つ、第３ＭＲＡＭ６２３は、ブリッジ回路５１４に設けられたデータ選択回路５１４６との間で、第３データＭＲＡＭ_ＤＡＴＡ３を授受する。さらにまた、第４ＭＲＡＭ６２４には、ブリッジ回路５１４に設けられたアドレス変換回路５１４４から第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４が入力され、且つ、第４ＭＲＡＭ６２４は、ブリッジ回路５１４に設けられたデータ選択回路５１４６との間で、第４データＭＲＡＭ_ＤＡＴＡ４を授受する。

なお、本実施の形態では、第１ＭＲＡＭ６２１、第２ＭＲＡＭ６２２、第３ＭＲＡＭ６２３、第４ＭＲＡＭ６２４が、ｎ（この例ではｎ＝４）個の不揮発性メモリユニットあるいはｎ個のメモリ装置として機能している。

図６は、図５に示すＣＰＵ−ＭＲＡＭ６２を構成する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれに設けられたＭＲＡＭモジュール６２０の内部構成を示すブロック図である。
本実施の形態のＭＲＡＭモジュール６２０は、それぞれが１ビット分の記憶能力を有する多数のＭＲＡＭセルにて構成されたＭＲＡＭセル群６２０１と、外部（この例では図２に示すブリッジ回路５１４）とＭＲＡＭセル群６２０１との間で、各種信号および各種データの入出力を制御するＭＲＡＭ内部コントローラ６２０２とを備えている。

本実施の形態のＭＲＡＭモジュール６２０において、ＭＲＡＭ内部コントローラ６２０２には、アドレス信号ＭＲＡＭ_ＡＤＤＲ（第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４に対応）と、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎと、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎと、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎと、ライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎと、が入力される。また、ＭＲＡＭ内部コントローラ６２０２は、外部との間で、データＭＲＡＭ_ＤＡＴＡ（第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４に対応）が入出力される。このように、本実施の形態のＭＲＡＭモジュール６２０との間でデータを送受信する際に、データ・ストローブ信号ＤＱＳは不要である。

図７は、本実施の形態におけるＣＰＵ−ＤＲＡＭ６１とＣＰＵ−ＭＲＡＭ６２との関係を説明するための図である。ここで、図７（ａ）はＣＰＵ−ＤＲＡＭ６１におけるＤＲＡＭチップ６１５の構成の一例を示している。また、図７（ｂ）は、図７（ａ）に示すＣＰＵ−ＤＲＡＭ６１に対応するＣＰＵ−ＭＲＡＭ６２の構成の一例を示しており、図７（ｃ）は、図７（ａ）に示すＣＰＵ−ＤＲＡＭ６１に対応するＣＰＵ−ＭＲＡＭ６２の他の構成の一例を示している。

本実施の形態のＣＰＵ−ＤＲＡＭ６１におけるＤＲＡＭ第１バンク６１５１〜ＤＲＡＭ第４バンク６１５４は、例えば図７（ａ）に示すように、それぞれ３２ビット（ｂｉｔ）のデータ幅にてデータを読み書きできるように構成されている。この場合、データ・コントロール・ロジック６１６においても、３２ビットのデータ幅にてデータの授受が行われる。

これに対し、図７（ｂ）に示すＣＰＵ−ＭＲＡＭ６２では、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれが、３２ビットのデータ幅を有する１つのＭＲＡＭモジュール６２０で構成されている。この場合、データ選択回路５１４６においても、３２ビットのデータ幅にてデータの授受が行われる。

一方、図７（ｃ）に示すＣＰＵ−ＭＲＡＭ６２では、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれが、１６ビットのデータ幅を有するＭＲＡＭモジュール６２０を、２つ並列に並べて配置することで構成されている。その結果、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれにおけるデータの授受が、３２ビットのデータ幅にて実現できるようになっている。この場合、データ選択回路５１４６においても、３２ビットのデータ幅にてデータの授受が行われることになる。

なお、ＣＰＵ−ＭＲＡＭ６２におけるＭＲＡＭモジュール６２０の構成（データ幅等）の違いについては、アドレス制御パラメータ（図５参照）によって調整することが可能である。

図８は、本実施の形態のＣＰＵ５１１がアクセス可能なメモリマップの構成の一例を説明するための図である。動作制御部５１に設けられたＣＰＵ５１１（図２参照）は、このメモリマップに基づいて、メインメモリ５１２に対するデータの読み書きを行う。

図８に示すメモリマップにおいて、メインメモリ５１２全体としての記憶領域Ａ０は、基本的にＲＯＭ（Read Only Memory）として使用されるＲＯＭ領域Ａ１と、基本的にＲＡＭ（Random Access Memory）として使用されるＲＡＭ領域Ａ２とを含んでいる。本実施の形態において、ＲＯＭ領域Ａ１はＣＰＵ−ＭＲＡＭ６２に配置されており、ＲＡＭ領域Ａ２はＣＰＵ−ＤＲＡＭ６１とＣＰＵ−ＭＲＡＭ６２とに跨って配置されている。

これらのうち、ＲＯＭ領域Ａ１は、リセットベクタ格納領域Ａ１１と、プログラム格納領域Ａ１２とを有している。リセットベクタ格納領域Ａ１１は、画像形成装置１を起動するにあたり、動作制御部５１においてＣＰＵ５１１（図２参照）が実行するプログラムである、ＩＰＬ（ＩＰＬ：Initial Program Loader）を格納する。また、プログラム格納領域Ａ１２は、起動処理の完了後に、ＣＰＵ５１１が実行するプログラムファイルを格納する。

一方、ＲＡＭ領域Ａ２は、ＣＰＵ−ＭＲＡＭ６２側に配置される第１ＲＡＭ領域Ａ２１と、ＣＰＵ−ＤＲＡＭ６１側に配置される第２ＲＡＭ領域Ａ２２とを有している。ＲＡＭ領域Ａ２を構成する第１ＲＡＭ領域Ａ２１および第２ＲＡＭ領域Ａ２２は、ＣＰＵ５１１によるプログラムの実行に伴って発生するデータや、ＣＰＵ５１１による処理に伴って、画像形成装置１の各構成要素に対して出力される指示に関するデータなどを、一時的に格納する作業領域として用いられる。このように、本実施の形態では、記憶方式が異なる２つのメモリ（ＣＰＵ−ＭＲＡＭ６２の一部の領域およびＣＰＵ−ＤＲＡＭ６１のすべての領域）によってＲＡＭ領域Ａ２が構成されている。そして、ＣＰＵ５１１は、ＣＰＵ−ＭＲＡＭ６２側に配置される第１ＲＡＭ領域Ａ２１およびＣＰＵ−ＤＲＡＭ６１側に配置される第２ＲＡＭ領域Ａ２２を、一まとまりのＲＡＭ領域Ａ２として扱う。

上述したように、本実施の形態では、ＩＰＬおよびプログラムファイルが、画像形成装置１の電源を切っても記憶内容が消去されないＲＯＭ領域Ａ１（ＣＰＵ−ＭＲＡＭ６２）に格納されている。また、本実施の形態では、画像形成装置１の電源を入れたときに、ＣＰＵコア７１がＣＰＵ−ＲＡＭコントローラ７２を介して、ＣＰＵ−ＭＲＡＭ６２を含むメインメモリ５１２に直ちにアクセスすることが可能である。このため、画像形成装置１の電源を入れたときに、ＲＯＭ（Read Only Memory）からＩＰＬを読み出して実行したり、ＩＰＬの実行後にＲＯＭからプログラムファイルを読み出してメインメモリ５１２に展開したりする必要がなくなる分、画像形成装置１の起動がより高速に行えるようになっている。

では、メインメモリ５１２（ＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２）におけるデータの読み書き動作を説明する前に、ＣＰＵ−ＭＲＡＭ６２を構成するＭＲＡＭモジュール６２０（図６参照）単体による、データの読み書き（ＲＥＡＤ／ＷＲＩＴＥ）動作について、ここで説明を行っておく。
図９は、ＲＥＡＤ時におけるＭＲＡＭモジュール６２０の動作を説明するためのタイミングチャートであり、図１０は、ＷＲＩＴＥ時におけるＭＲＡＭモジュール６２０の動作を説明するためのタイミングチャートである。

まず、図９を参照しつつ、ＲＥＡＤ時におけるＭＲＡＭモジュール６２０の動作を説明する。なお、初期状態において、アドレス信号ＭＲＡＭ_ＡＤＤＲは入力されておらず、データＭＲＡＭ_ＤＡＴＡは出力されていない。また、初期状態において、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎは、すべてネゲートに設定されている。

アドレス信号ＭＲＡＭ_ＡＤＤＲの入力が開始されると、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力開始に連動して、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎが、ネゲートからアサートに移行する。これに伴い、アドレス信号ＭＲＡＭ_ＡＤＤＲで指定された対象アドレスから、１ビット分のデータの読み出しが開始される。ただし、読み出されたデータは、直ちに出力されるのではなく、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎが、ネゲートからアサートに移行した後、予め決められた時間が経過した後に、データＭＲＡＭ_ＤＡＴＡとしての出力（読み出し）が開始される。

そして、データＭＲＡＭ_ＤＡＴＡの出力が完了した後、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力が終了され、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力終了に連動して、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎが、アサートからネゲートに移行する。
以上により、１ビット分のデータの読み出しが完了する。なお、ＲＥＡＤ時において、ライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎはネゲートされたままである。

続いて、図１０を参照しつつ、ＷＲＩＴＥ時におけるＭＲＡＭモジュール６２０の動作を説明する。なお、初期状態において、アドレス信号ＭＲＡＭ_ＡＤＤＲは入力されておらず、データＭＲＡＭ_ＤＡＴＡも入力されていない。また、初期状態において、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎは、すべてネゲートに設定されている。

アドレス信号ＭＲＡＭ_ＡＤＤＲの入力が開始されると、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力開始に連動して、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎが、ネゲートからアサートに移行する。また、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力開始から予め決められた時間が経過した後、データＭＲＡＭ_ＤＡＴＡの入力が開始される。

そして、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎがアサートされてから予め決められた時間が経過した後であってデータＭＲＡＭ_ＤＡＴＡの入力が開始された後、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎが、ネゲートからアサートに移行する。これに伴い、アドレス信号ＭＲＡＭ_ＡＤＤＲで指定された対象アドレスに対する、１ビット分のデータの書き込みが開始される。

そして、１ビット分のデータの書き込みが完了した後、データＭＲＡＭ_ＤＡＴＡの入力が終了され、続いて、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力が終了される。次いで、アドレス信号ＭＲＡＭ_ＡＤＤＲの入力終了に連動して、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎが、アサートからネゲートに移行する。
以上により、１ビット分のデータの書き込みが完了する。なお、ＷＲＩＴＥ時において、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎはネゲートされたままである。

このように、本実施の形態で用いたＭＲＡＭモジュール６２０は、１つのアドレス情報をもとに１ビットのデータ（シングルデータ）の転送（読み書き）が可能（シングル転送と呼ぶ）な構成を有している。これを逆の観点からみれば、このＭＲＡＭモジュール６２０は、単体では、１つのアドレス情報をもとに複数ビットのデータの転送（読み書き）が可能（バースト転送と呼ぶ）な構成を有していないことになる。

次に、動作制御部５１のメインメモリ５１２（ＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２）による、データの読み書き（ＲＥＡＤ／ＷＲＩＴＥ）動作について説明を行う。ここでは、まず、ＣＰＵ−ＤＲＡＭ６１の動作を説明し、続いて、ＣＰＵ−ＭＲＡＭ６２の動作を説明する。

図１１は、ＲＥＡＤ時におけるＣＰＵ−ＤＲＡＭ６１の動作を説明するためのタイミングチャートであり、図１２は、ＷＲＩＴＥ時におけるＣＰＵ−ＤＲＡＭ６１の動作を説明するためのタイミングチャートである。なお、以下の説明においては、ＤＤＲクロック信号ＤＤＲＣＬＫが立ち上がってから次に立ち上がるまでの期間を、『１周期』と呼ぶ。また、ＤＤＲクロック信号ＤＤＲＣＬＫが立ち上がってから次に立ち下がるまでの期間、および、ＤＤＲクロック信号ＤＤＲＣＬＫが立ち下がってから次に立ち上がるまでの期間を、それぞれ『半周期』と呼ぶ。この例において、アクティブ・コマンド発行後にリード・コマンドまたはライト・コマンドを発行可能となるまでの期間は３周期分（ＲＣＤ（Row-to-Column Delay）＝３）であり、リード・コマンドの発行からデータ出力までの期間は５周期分（ＣＬ（CAS Latency）＝５）であり、ライト・コマンドの発行からデータ入力までの期間は５周期分（ＣＷＬ（CAS Write Latency）＝５）である。

まず、図１１を参照しつつ、ＲＥＡＤ時におけるＣＰＵ−ＤＲＡＭ６１の動作を説明する。なお、初期状態において、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）、アドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）は入力されておらず、入出力データＤＤＲ_ＤＱ（Ｄ）は出力されていない。また、初期状態において、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）は、すべてネゲートに設定されている。さらに、初期状態において、データ・ストローブ信号ＤＱＳはハイ・インピーダンス（Ｈｉ−Ｚ）に設定されている。

ＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）の入力が開始されると、１周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）が、１周期だけアサートからネゲートに移行する（アクティブ・コマンドの発行）。それから、２周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、今度は、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）が１周期だけアサートからネゲートに移行する（リード・コマンドの発行）。チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）がネゲートに移行するのに伴い、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）の入力が終了する。

チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）がネゲートからアサートに移行してから、４周期半後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち下がりタイミングよりも後であって、５周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングよりも前に、入出力データＤＤＲ_ＤＱ（Ｄ）として、４つのデータ（図中には（１）〜（４）で示す）が連続して出力されてくる。

一方、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）がネゲートからアサートに移行してから、４周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、データ・ストローブ信号ＤＱＳが１周期だけハイ・インピーダンス（Ｈｉ−Ｚ）からローレベル（Ｌ）に移行する。その後、データ・ストローブ信号ＤＱＳは、次の半周期ではハイレベル（Ｈ）に、その次の半周期ではローレベル（Ｌ）に、さらに次の半周期ではハイレベル（Ｈ）に、これに続く半周期ではローレベル（Ｌ）に順次移行し、再びハイ・インピーダンス（Ｈｉ−Ｚ）に移行する。したがって、データ・ストローブ信号ＤＱＳは、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）がネゲートからアサートに移行した５周期後（ＣＬ＝５）から２周期にわたって、ハイレベル（Ｈ）とローレベル（Ｌ）とを交互に２回ずつ繰り返すことになる。

ここで、本実施の形態では、入出力データＤＤＲ_ＤＱ（Ｄ）における１つ目のデータ（１）の出力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における２つ目のデータ（２）の出力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における３つ目のデータ（３）の出力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における４つ目のデータ（４）の出力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在することになる。そして、データ・ストローブ信号ＤＱＳと入出力データＤＤＲ_ＤＱ（Ｄ）とが、ＣＰＵ−ＤＲＡＭ６１からＣＰＵ−ＲＡＭコントローラ７２に向けて送られることにより、一度のコマンドに基づく４ビット分のデータの読み出しが完了する。なお、ＲＥＡＤ時において、ライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）はネゲートされたままである。

続いて、図１２を参照しつつ、ＷＲＩＴＥ時におけるＣＰＵ−ＤＲＡＭ６１の動作を説明する。なお、初期状態において、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）、アドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）は入力されておらず、入出力データＤＤＲ_ＤＱ（Ｄ）も入力されていない。また、初期状態において、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）は、すべてネゲートに設定されている。さらに、初期状態において、データ・ストローブ信号ＤＱＳはハイ・インピーダンス（Ｈｉ−Ｚ）に設定されている。

ＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）の入力が開始されると、１周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）が１周期だけアサートからネゲートに移行する（アクティブ・コマンドの発行）。それから、２周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、今度は、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）が、１周期だけアサートからネゲートに移行する（ライト・コマンドの発行）。このとき、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｄ）はネゲートされたままである。チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）がネゲートに移行するのに伴い、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｄ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｄ）の入力が終了する。

チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）がネゲートからアサートに移行してから、４周期半後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち下がりタイミングよりも後であって、５周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングよりも前に、入出力データＤＤＲ_ＤＱ（Ｄ）として、４つのデータ（図中には（１）〜（４）で示す）が連続して入力されてくる。

一方、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｄ）がネゲートからアサートに移行してから、４周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、データ・ストローブ信号ＤＱＳが１周期だけハイ・インピーダンス（Ｈｉ−Ｚ）からローレベル（Ｌ）に移行する。その後、データ・ストローブ信号ＤＱＳは、次の半周期ではハイレベル（Ｈ）に、その次の半周期ではローレベル（Ｌ）に、さらに次の半周期ではハイレベル（Ｈ）に、これに続く半周期ではローレベル（Ｌ）に順次移行し、再びハイ・インピーダンス（Ｈｉ−Ｚ）に移行する。したがって、データ・ストローブ信号ＤＱＳは、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｄ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｄ）がネゲートからアサートに移行した５周期後（ＣＷＬ＝５）から２周期にわたって、ハイレベル（Ｈ）とローレベル（Ｌ）とを交互に２回ずつ繰り返すことになる。

ここで、本実施の形態では、入出力データＤＤＲ_ＤＱ（Ｄ）における１つ目のデータ（１）の入力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における２つ目のデータ（２）の入力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における３つ目のデータ（３）の入力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｄ）における４つ目のデータ（４）の入力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在することになる。

そして、ＣＰＵ−ＲＡＭコントローラ７２からＣＰＵ−ＤＲＡＭ６１に向けて送られたデータ・ストローブ信号ＤＱＳと入出力データＤＤＲ_ＤＱ（Ｄ）とに基づいて、４つのデータが書き込まれることで、一度のコマンドに基づく４ビット分のデータの書き込みが完了する。

このように、本実施の形態で用いたＣＰＵ−ＤＲＡＭ６１は、１つのアドレス情報をもとに複数ビット（この例では４ビット）のデータの転送すなわちバースト転送が可能な構成を有している。

図１３は、ＲＥＡＤ時におけるＣＰＵ−ＭＲＡＭ６２の動作を説明するためのタイミングチャートであり、図１４は、ＷＲＩＴＥ時におけるＣＰＵ−ＭＲＡＭ６２の動作を説明するためのタイミングチャートである。

まず、図１３を参照しつつ、ＲＥＡＤ時におけるＣＰＵ−ＭＲＡＭ６２の動作を説明する。なお、初期状態において、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）、アドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）は入力されておらず、入出力データＤＤＲ_ＤＱ（Ｍ）は出力されていない。また、初期状態において、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）は、すべてネゲートに設定されている。さらに、初期状態において、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳはハイ・インピーダンス（Ｈｉ−Ｚ）に設定されている。

一方、初期状態において、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４は入力されておらず、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４は出力されていない。また、初期状態において、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎは、すべてネゲートに設定されている。

ＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）の入力が開始されると、１周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）が、１周期だけアサートからネゲートに移行する（アクティブ・コマンドの発行）。それから、２周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、今度は、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）が１周期だけアサートからネゲートに移行する（リード・コマンドの発行）。そして、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）がネゲートに移行するのに伴い、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）の入力が終了する。

チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行するタイミングにて、ブリッジ回路５１４に設けられたロウ・ラッチ回路５１４２が、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）に基づいてロウ・アドレスをラッチする。続いて、その３周期後（ＲＣＤ＝３）に、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行するタイミングにて、ブリッジ回路５１４に設けられたカラム・ラッチ回路５１４３が、アドレス信号にＤＤＲ_ＡＤＤＲ（Ｍ）に基づいてカラム・アドレスをラッチする。

そして、ロウ・アドレスとカラム・アドレスとがラッチされることに伴い、ブリッジ回路５１４に設けられたアドレス変換回路５１４４は、ラッチしたロウ・アドレスおよびカラム・アドレスの両者に基づいて、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４への変換を行う。続いて、アドレス変換回路５１４４は、得られた第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４を、ＣＰＵ−ＭＲＡＭ６２を構成する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４に出力する。

一方、ブリッジ回路５１４に設けられたコマンド変換回路５１４１が、リード・コマンドに基づくコマンド変換を行い、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎを、ネゲートからアサートに移行させる。

これに伴い、例えば第１ＭＲＡＭ６２１では、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１で指定された対象アドレスから、１ビット分のデータの読み出しが開始される。ただし、読み出されたデータは、直ちに出力されるのではなく、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎが、ネゲートからアサートに移行した後、予め決められた時間が経過した後に、第１データＭＲＡＭ_ＤＡＴＡ１としての出力（読み出し）が開始される。この例では、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎがアサートからネゲートに移行してから、４周期半後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち下がりタイミングよりも後であって、５周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングよりも前に、第１データＭＲＡＭ_ＤＡＴＡ１が出力され始める。

なお、ここでは、第１ＭＲＡＭ６２１を例として説明を行ったが、他の第２ＭＲＡＭ６２２〜第４ＭＲＡＭ６２４のそれぞれにおいても、同じ手順によって第２データＭＲＡＭ_ＤＡＴＡ２〜第４データＭＲＡＭ_ＤＡＴＡ４が出力され始める。したがって、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４は、同期して出力され始めることになる。

一方、ブリッジ回路５１４に設けられた疑似ＤＱＳ生成回路５１４５では、次のようにして疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの生成を行う。まず、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行してから、４周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを１周期だけハイ・インピーダンス（Ｈｉ−Ｚ）からローレベル（Ｌ）に移行させる。その後、疑似ＤＱＳ生成回路５１４５は、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを、次の半周期ではハイレベル（Ｈ）に、その次の半周期ではローレベル（Ｌ）に、さらに次の半周期ではハイレベル（Ｈ）に、これに続く半周期ではローレベル（Ｌ）に順次移行させ、再びハイ・インピーダンス（Ｈｉ−Ｚ）に移行させる。したがって、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳは、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行した５周期後（ＣＬ＝５）から２周期にわたって、ハイレベル（Ｈ）とローレベル（Ｌ）とを交互に２回ずつ繰り返すことになる。

また、疑似ＤＱＳ生成回路５１４５では、上述した疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの位相を９０°だけ遅らせたデータ切替信号ＣＨＧを作成し、データ選択回路５１４６へと送る。そして、データ選択回路５１４６は、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４から並列に出力されてくる第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４を、データ切替信号ＣＨＧの立ち上がりタイミングおよび立ち下がりタイミングに合わせて、順番に切り替えながら取得することにより、入出力データＤＤＲ_ＤＱ（Ｍ）として、連続する４つのデータ（図中には（１）〜（４）で示す）を含んだものを出力する。

そして、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４の出力が完了した後、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４の入力が終了し、これに連動して、コマンド変換回路５１４１が、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎおよびバイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎを、アサートからネゲートに移行させる。また、このとき、ロウ・ラッチ回路５１４２によるロウ・アドレスの保持およびカラム・ラッチ回路５１４３によるカラム・アドレスの保持も終了する。

ここで、本実施の形態では、入出力データＤＤＲ_ＤＱ（Ｍ）における１つ目のデータ（１）の出力期間中に、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳにおける１回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における２つ目のデータ（２）の出力期間中に、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳにおける１回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における３つ目のデータ（３）の出力期間中に、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳにおける２回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における４つ目のデータ（４）の出力期間中に、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳにおける２回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在することになる。そして、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳと入出力データＤＤＲ_ＤＱ（Ｍ）とが、ブリッジ回路５１４からＣＰＵ−ＲＡＭコントローラ７２に向けて送られることにより、一度のコマンドに基づく４ビット分のデータの読み出しが完了する。なお、ＲＥＡＤ時において、ライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）はネゲートされたままである。

本実施の形態において、ＣＰＵ−ＭＲＡＭ６２を構成するＭＲＡＭモジュール６２０は、上述したようにシングル転送のみが可能であり、バースト転送はできない構成となっている。これに対し、本実施の形態では、バースト長と同数となる４つのＭＲＡＭ（第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４）でＣＰＵ−ＭＲＡＭ６２を構成するとともに、ブリッジ回路５１４において、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４から送られてくる４つの１ビットのデータ（第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４）を、データ切替信号ＣＨＧを用いて４ビット分のシリアルデータである入出力データＤＤＲ_ＤＱ（Ｍ）に変換するようにした。また、ブリッジ回路５１４において、ＤＤＲ２−ＳＤＲＡＭのプロトコルにおいて用いられるデータ・ストローブ信号ＤＱＳに対応する疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを作成し、得られた疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳを、入出力データＤＤＲ_ＤＱ（Ｍ）とともにＣＰＵ−ＲＡＭコントローラ７２に出力するようにした。ここで、本実施の形態では、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの位相をπ／２だけ遅れさせることでデータ切替信号ＣＨＧを作成しているため、入出力データＤＤＲ_ＤＱ（Ｍ）と疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳとの時間的な関係が、ＣＰＵ−ＤＲＡＭ６１における入出力データＤＤＲ_ＤＱ（Ｄ）とデータ・ストローブ信号ＤＱＳとの時間的な関係に近づくことになる。したがって、ＣＰＵ−ＲＡＭコントローラ７２では、ＣＰＵ−ＤＲＡＭ６１から入力されてくる入出力データＤＤＲ_ＤＱ（Ｄ）を、データ・ストローブ信号ＤＱＳに基づいて解釈する（４つのデータを取り込む）ことができるとともに、ＣＰＵ−ＭＲＡＭ６２から入力されてくる入出力データＤＤＲ_ＤＱ（Ｍ）を、疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳに基づいて解釈する（４つのデータを取り込む）ことが可能になる。

続いて、図１４を参照しつつ、ＷＲＩＴＥ時におけるＣＰＵ−ＭＲＡＭ６２の動作を説明する。なお、初期状態において、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）、アドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）は入力されておらず、入出力データＤＤＲ_ＤＱ（Ｍ）も入力されていない。また、初期状態において、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）は、すべてネゲートに設定されている。さらに、初期状態において、データ・ストローブ信号ＤＱＳはハイ・インピーダンス（Ｈｉ−Ｚ）に設定されている。

一方、初期状態において、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４は入力されておらず、第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４は出力されていない。また、初期状態において、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎは、すべてネゲートに設定されている。

ＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）の入力が開始されると、１周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）が１周期だけアサートからネゲートに移行する（アクティブ・コマンドの発行）。それから、２周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、今度は、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）が、１周期だけアサートからネゲートに移行する（ライト・コマンドの発行）。このとき、ロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）はネゲートされたままである。そして、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）がネゲートに移行するのに伴い、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）の入力が終了する。

チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびロウ・アドレス・ストローブ信号ＤＤＲ_ＲＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行するタイミングにて、ブリッジ回路５１４に設けられたロウ・ラッチ回路５１４２が、バンク・アドレス信号ＤＤＲ_ＢＡ（Ｍ）およびアドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）に基づいてロウ・アドレスをラッチする。続いて、その３周期後（ＲＣＤ＝３）に、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）がネゲートからアサートに移行するタイミングにて、ブリッジ回路５１４に設けられたカラム・ラッチ回路５１４３が、アドレス信号ＤＤＲ_ＡＤＤＲ（Ｍ）に基づいてカラム・アドレスをラッチする。

そして、ロウ・アドレスとカラム・アドレスとがラッチされることに伴い、ブリッジ回路５１４に設けられたアドレス変換回路５１４４は、ラッチしたロウ・アドレスおよびカラム・アドレスの両者に基づいて、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４への変換を行う。続いて、アドレス変換回路５１４４は、得られた第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４を、ＣＰＵ−ＭＲＡＭ６２を構成する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４に出力する。

一方、ブリッジ回路５１４に設けられたコマンド変換回路５１４１が、ライト・コマンドに基づくコマンド変換を行い、まず、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎを、ネゲートからアサートに移行させる。

チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）がネゲートからアサートに移行してから、４周期半後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち下がりタイミングよりも後であって、５周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングよりも前に、入出力データＤＤＲ_ＤＱ（Ｍ）として、４つのデータ（図中には（１）〜（４）で示す）が連続して入力されてくる。

一方、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）、カラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）およびライト・イネーブル信号ＤＤＲ_ＷＥ_Ｎ（Ｍ）がネゲートからアサートに移行してから、４周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、データ・ストローブ信号ＤＱＳが１周期だけハイ・インピーダンス（Ｈｉ−Ｚ）からローレベル（Ｌ）に移行する。その後、データ・ストローブ信号ＤＱＳは、次の半周期ではハイレベル（Ｈ）に、その次の半周期ではローレベル（Ｌ）に、さらに次の半周期ではハイレベル（Ｈ）に、これに続く半周期ではローレベル（Ｌ）に順次移行し、再びハイ・インピーダンス（Ｈｉ−Ｚ）に移行する。したがって、データ・ストローブ信号ＤＱＳは、チップ・セレクト信号ＤＤＲ_ＣＳ_Ｎ（Ｍ）およびカラム・アドレス・ストローブ信号ＤＤＲ_ＣＡＳ_Ｎ（Ｍ）がネゲートからアサートに移行した５周期後（ＣＷＬ＝５）から２周期にわたって、ハイレベル（Ｈ）とローレベル（Ｌ）とを交互に２回ずつ繰り返すことになる。

ここで、本実施の形態では、入出力データＤＤＲ_ＤＱ（Ｍ）における１つ目のデータ（１）の入力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における２つ目のデータ（２）の入力期間中に、データ・ストローブ信号ＤＱＳにおける１回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における３つ目のデータ（３）の入力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングが存在し、入出力データＤＤＲ_ＤＱ（Ｍ）における４つ目のデータ（４）の入力期間中に、データ・ストローブ信号ＤＱＳにおける２回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングが存在することになる。

そして、ブリッジ回路５１４に設けられたデータ選択回路５１４６は、データ・ストローブ信号ＤＱＳにおける１回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングにおいて取得した１つ目のデータ（１）を、第１データＭＲＡＭ_ＤＡＴＡ１として第１ＭＲＡＭ６２１に出力し、データ・ストローブ信号ＤＱＳにおける１回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングにおいて取得した２つ目のデータ（２）を、第２データＭＲＡＭ_ＤＡＴＡ２として第２ＭＲＡＭ６２２に出力し、データ・ストローブ信号ＤＱＳにおける２回目のローレベル（Ｌ）からハイレベル（Ｈ）への移行タイミングにおいて取得した３つ目のデータ（３）を、第３データＭＲＡＭ_ＤＡＴＡ３として第３ＭＲＡＭ６２３に出力し、データ・ストローブ信号ＤＱＳにおける２回目のハイレベル（Ｈ）からローレベル（Ｌ）への移行タイミングにおいて取得した４つ目のデータ（４）を、第４データＭＲＡＭ_ＤＡＴＡ４として第４ＭＲＡＭ６２４に出力する。

次いで、第１ＭＲＡＭ６２１には第１データＭＲＡＭ_ＤＡＴＡ１が、第２ＭＲＡＭ６２２には第２データＭＲＡＭ_ＤＡＴＡ２が、第３ＭＲＡＭ６２３には第３データＭＲＡＭ_ＤＡＴＡ３が、第４ＭＲＡＭ６２４には第４データＭＲＡＭ_ＤＡＴＡ４が、それぞれ出力されている状態で、コマンド変換回路５１４１が、ライト・コマンドに基づくコマンド変換を行った結果として、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎを、ネゲートからアサートに移行させる。これに伴い、第１ＭＲＡＭ６２１には第１データＭＲＡＭ_ＤＡＴＡ１が、第２ＭＲＡＭ６２２には第２データＭＲＡＭ_ＤＡＴＡ２が、第３ＭＲＡＭ６２３には第３データＭＲＡＭ_ＤＡＴＡ３が、第４ＭＲＡＭ６２４には第４データＭＲＡＭ_ＤＡＴＡ４が、それぞれ書き込まれる。

そして、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎがネゲートからアサートに移行してから、２周期後のＤＤＲクロック信号ＤＤＲＣＬＫの立ち上がりタイミングに同期して、第１アドレス信号ＭＲＡＭ_ＡＤＤＲ１〜第４アドレス信号ＭＲＡＭ_ＡＤＤＲ４および第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４の入力が終了し、これに連動して、コマンド変換回路５１４１が、チップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎを、アサートからネゲートに移行させる。また、このとき、ロウ・ラッチ回路５１４２によるロウ・アドレスの保持およびカラム・ラッチ回路５１４３によるカラム・アドレスの保持も終了する。

以上により、一度のコマンドに基づく４ビット分のデータの書き込みが完了する。なお、ＷＲＩＴＥ時において、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎはネゲートされたままであり、データ切替信号ＣＨＧはローレベル（Ｌ）のままである。

本実施の形態において、ＣＰＵ−ＭＲＡＭ６２を構成するＭＲＡＭモジュール６２０は、上述したようにシングル転送のみが可能であり、バースト転送はできない構成となっている。これに対し、本実施の形態では、ＣＰＵ−ＭＲＡＭ６２を、バースト長と同数となる４つのＭＲＡＭ（第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４）で構成するとともに、ブリッジ回路５１４において、ＣＰＵ−ＲＡＭコントローラ７２から送られてくる、４ビットのシリアルデータである入出力データＤＤＲ_ＤＱ（Ｍ）を、同じくＣＰＵ−ＲＡＭコントローラ７２から送られてくるデータ・ストローブ信号ＤＱＳを用いて、４つの１ビットのデータ（第１データＭＲＡＭ_ＤＡＴＡ１〜第４データＭＲＡＭ_ＤＡＴＡ４）に変換し、ＣＰＵ−ＭＲＡＭ６２を構成する第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれに出力するようにした。したがって、第１ＭＲＡＭ６２１〜第４ＭＲＡＭ６２４のそれぞれにおいては、シングル転送にて１ビットのデータの書き込みがなされることになる。

なお、図１３および図１４を用いたＣＰＵ−ＭＲＡＭ６２の動作説明（ＲＥＡＤ時およびＷＲＩＴＥ時）において、ブリッジ回路５１４におけるチップ・セレクト信号ＭＲＡＭ_ＣＳ_Ｎ、アウトプット・イネーブル信号ＭＲＡＭ_ＯＥ_Ｎ、バイト・イネーブル信号ＭＲＡＭ_ＢＥ_Ｎおよびライト・イネーブル信号ＭＲＡＭ_ＷＥ_Ｎのアサート／ネゲートのタイミングは、コマンド制御パラメータ（図５参照）によって調整することが可能である。

また、図１３を用いたＣＰＵ−ＭＲＡＭ６２の動作説明（ＲＥＡＤ時）において、ブリッジ回路５１４における疑似ＤＱＳ生成回路５１４５による疑似データ・ストローブ信号Ｐａｒａ−ＤＱＳの出力タイミングおよびデータ切替信号ＣＨＧの出力タイミングは、疑似ＤＱＳ制御パラメータ（図５参照）によって調整することが可能である。

ここで、本実施の形態では、ＣＰＵ５１１に設けられるＣＰＵ−ＲＡＭコントローラ７２が、ＤＤＲ２−ＳＤＲＡＭに対応したプロトコルにて通信を行う例について説明を行ったが、これに限られるものではない。すなわち、ＣＰＵ−ＲＡＭコントローラ７２が、データ・ストローブ信号ＤＱＳとともに、データをバースト転送するもの（例えばＤＤＲ３−ＳＤＲＡＭやＤＤＲ４−ＳＤＲＡＭなど）であってもかまわない。なお、この場合には、ＣＰＵ−ＤＲＡＭ６１として、ＤＤＲ３−ＳＤＲＡＭやＤＤＲ４−ＳＤＲＡＭ等が用いられることになる。

また、本実施の形態では、ＣＰＵ５１１（ＣＰＵ−ＲＡＭコントローラ７２）に、メインメモリ５１２としてＣＰＵ−ＤＲＡＭ６１およびＣＰＵ−ＭＲＡＭ６２の両者を接続する場合を例として説明を行ったが、これに限られるものではない。すなわち、例えばＣＰＵ５１１に、メインメモリ５１２としてＣＰＵ−ＭＲＡＭ６２のみを接続して用いてもかまわない。

さらに、本実施の形態では、ＡＳＩＣ５２１（ＡＳＩＣ−ＲＡＭコントローラ８２）に、メインメモリ５２２としてＡＳＩＣ−ＤＲＡＭ９１のみを用いた場合について説明を行ったが、これに限られるものではない。すなわち、例えばＡＳＩＣ５２１に、ＡＳＩＣ−ＤＲＡＭ９１に加えて、ＣＰＵ−ＭＲＡＭ６２と同じ構成を有するＡＳＩＣ−ＭＲＡＭを接続してもよい。ただし、この場合には、ＡＳＩＣ−ＲＡＭコントローラ８２とＡＳＩＣ−ＭＲＡＭとの間にも、ブリッジ回路５１４を設けることが必要となる。

１…画像形成装置、２…ネットワーク、３…端末装置、４…ファクシミリ装置、５…サーバ装置、１０…画像読取部、２０…画像形成部、３０…ＵＩ、４０…送受信部、５０…制御部、５１…動作制御部、５２…画像処理部、５３…ＰＣＩｅバス、６１…ＣＰＵ−ＤＲＡＭ、６２…ＣＰＵ−ＭＲＡＭ、７１…ＣＰＵコア、７２…ＣＰＵ−ＲＡＭコントローラ、７３…ＣＰＵ／ＰＣＩｅインタフェース、７４…ＣＰＵ内部バス、５１１…ＣＰＵ、５１２…メインメモリ、５１３…ＣＰＵ−ＲＡＭ用バス、５１４…ブリッジ回路

Claims (6)

1. プログラムを実行する実行手段と、当該プログラムの実行に伴って生じるデータおよび当該プログラムの実行において使用されるデータを、１回に連続するｎアドレス（ｎは２以上の整数）分のシリアルデータとして転送するバースト転送方式にて送受信し、且つ、当該シリアルデータとともに、当該シリアルデータからｎ個のデータを復元するための復元信号を送信する送受信手段とを有する実行ユニットと、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、１回に１アドレスに相当するシングルデータを転送するシングル転送方式にて送受信するｎ個の不揮発性メモリユニットと、
   ｎ個の前記不揮発性メモリユニットのそれぞれから前記シングル転送方式にて転送されてくるｎ個の前記シングルデータを、１回に連続するｎアドレス分のシリアルデータに変換して前記バースト転送方式にて前記送受信手段に送信し、且つ、変換された当該シリアルデータからｎ個の当該シングルデータを復元するための他の復元信号を当該送受信手段に送信する変換ユニットと
   を含むデータ処理装置。
2. 前記不揮発性メモリユニットにおける前記不揮発性メモリには、前記実行手段が実行する前記プログラムが記憶されていることを特徴とする請求項１記載のデータ処理装置。
3. 読み書き可能であって電源を供給しないと記憶している情報を保持することができない揮発性メモリを備え、前記バースト転送方式にてデータを送受信するとともに前記復元信号を作成して送信する揮発性メモリユニットをさらに含み、
   前記揮発性メモリユニットは、前記変換ユニットを介さずに前記送受信手段との間でデータを送受信することを特徴とする請求項１または２記載のデータ処理装置。
4. 前記送受信手段がＤＤＲｍ−ＳＤＲＡＭ（ｍは２以上の整数）に対応するプロトコルにてデータの送受信を制御し、前記復元信号がデータ・ストローブ（ＤＱＳ）信号であることを特徴とする請求項１乃至３のいずれか１項記載のデータ処理装置。
5. 前記不揮発性メモリユニットにおける前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１乃至４のいずれか１項記載のデータ処理装置。
6. １回に１アドレスに相当するシングルデータを転送するシングル転送方式にて転送を行う、ｎ個（ｎは２以上の整数）のメモリ装置のそれぞれから当該シングルデータを取得する取得手段と、
   ｎ個の前記メモリ装置から取得したｎ個の前記シングルデータを、連続するｎアドレス分のシリアルデータに変換する変換手段と、
   変換された前記シリアルデータからｎ個の前記シングルデータを復元するための復元信号を作成する作成手段と、
   前記シリアルデータを出力し、且つ、前記作成手段で作成された前記復元信号を当該シリアルデータに対応付けて出力する出力手段と
   を含むメモリ制御装置。

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