TW201926352A - 半導體記憶體 - Google Patents

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Abstract

實施形態提供一種能提高記憶體系統之動作特性之半導體記憶體。 實施形態之半導體記憶體包含：第1平面，其包含第1記憶單元陣列；第2平面，其包含第2記憶單元陣列；及控制電路，其包含保持第1優先度之第1電路、及保持第2優先度之第2電路，並控制上述第1及第2平面之動作。於並行執行針對上述第1平面之上述第1優先度之第1動作與針對上述第2平面之上述第2優先度之第2動作之情形時，於上述第2優先度高於上述第1優先度時，上述控制電路以上述第1動作內之第1處理之時序不與上述第2動作內之第2處理之時序重疊之方式，控制上述第1處理。

Description

半導體記憶體
本實施形態係關於一種半導體記憶體。
如快閃記憶體般之半導體記憶體用於各種電子機器。
[發明所欲解決之問題]
實施形態提供一種能提高記憶體系統之動作特性之半導體記憶體。
實施形態之半導體記憶體包含：第1平面，其包含第1記憶單元陣列；第2平面，其包含第2記憶單元陣列；及控制電路，其包含保持第1優先度之第1電路、及保持第2優先度之第2電路，並控制上述第1及第2平面之動作。於並行執行針對上述第1平面之上述第1優先度之第1動作與針對上述第2平面之上述第2優先度之第2動作之情形時，上述控制電路於上述第2優先度高於上述第1優先度時，上述控制電路以上述第1動作內之第1處理之時序不與上述第2動作內之第2處理之時序重疊之方式，控制上述第1處理。
參照圖1至圖25，對實施形態之半導體記憶體及記憶體系統進行說明。
以下，一面參照圖式，一面詳細地對本實施形態進行說明。於以下之說明中，對具有相同功能及構成之要素標附相同符號。
又，於以下之各實施形態中，標附著末尾帶有用以加以區分之數位/字母之參照符號之構成要素(例如，字元線WL或位元線BL、各種電壓及信號等)於無需相互加以區分之情形時，可使用末尾之數位/字母被省略後之記法(參照符號)。
(1)第1實施形態 參照圖1至圖20，對第1實施形態之半導體記憶體及記憶體系統進行說明。
(a)構成例 參照圖1至圖10C，對第1實施形態之半導體記憶體及記憶體系統之構成例進行說明。
(a-1)記憶體系統 圖1係表示包含本實施形態之半導體記憶體之記憶體系統之構成例的模式圖。
圖1係表示本實施形態之記憶體系統之圖。
如圖1所示，本實施形態之記憶體系統9包含儲存裝置500、及主機裝置600。
主機裝置600例如藉由連接器、纜線、無線通信、或網際網路等，連接於儲存裝置500。主機裝置600對儲存裝置500要求資料之寫入、資料之讀出、及資料之抹除。
儲存裝置500包含記憶體控制器5、及半導體記憶體(記憶體裝置)1。
記憶體控制器5使半導體記憶體1執行與主機裝置600之要求相對應之動作。記憶體控制器5為了使半導體記憶體1執行動作，而發佈指令。記憶體控制器5將所發佈之指令發送至半導體記憶體1。指令係表示半導體記憶體1應執行之動作之信號。
記憶體控制器5例如包含處理器(CPU(Central Processing Unit，中央處理單元))、內置記憶體(例如，DRAM(Dynamic Random Access Memory，動態隨機存取記憶體))，緩衝記憶體(例如，SRAM(Static Random Access Memory，靜態隨機存取記憶體))、及ECC(Error Check and Correction，錯誤檢測與校正)電路等。處理器控制記憶體控制器5整體之動作。內置記憶體臨時保持程式(軟體/韌體)及儲存裝置/半導體記憶體之管理資訊(管理表)。緩衝記憶體臨時保持在半導體記憶體1與主機裝置600之間收發之資料。ECC電路檢測自半導體記憶體1讀出之資料內之錯誤，並校正所檢測出之錯誤。
半導體記憶體1記憶資料。半導體記憶體1基於來自記憶體控制器5之指令(主機裝置600之要求)，執行資料之寫入、資料之讀出、及資料之抹除。
半導體記憶體1例如為NAND(Not And，與非)型快閃記憶體。包含NAND型快閃記憶體1之儲存裝置500(或者，記憶體系統9)例如為記憶卡(例如，SDTM 卡、eMMCTM )、USB(Universal Serial Bus，通用串行匯流排)記憶體、或固態驅動器(Solid State Drive，SSD)等。
例如，NAND快閃記憶體1包含複數個晶片。
於NAND型快閃記憶體1與記憶體控制器5之間，收發各種信號。例如，作為快閃記憶體1與記憶體控制器5之間之基於NAND介面規格之控制信號，晶片賦能信號CEnx、指令鎖存賦能信號CLEx、位址鎖存賦能信號ALEx、寫入賦能信號WEnx、讀出賦能信號REnx、及寫入保護信號WPnx等係用以控制複數個記憶晶片中對應之具有"x"識別編號之記憶晶片。"x"由0以上之整數表示。
信號CEnx係用以啟動快閃記憶體1之某晶片之信號。信號CLEx係用以通知如下內容之信號，即，供給至I/O端子(I/O線)IOx＜7:0＞之信號係指令。信號ALEx係用以通知如下內容之信號，即，供給至I/O端子IOx＜7:0＞之信號係位址。信號WEnx例如係指示經由I/O端子IOx＜7:0＞輸入信號之信號。信號REnx例如係指示經由I/O端子IOx＜7:0＞輸出信號之信號。信號WPnx例如係用以於電源之接通及斷開時將快閃記憶體1設定為保護狀態之信號。
再者，以下，於無需對自I/O端子輸入輸出之信號之種類加以區分之情形時，將自I/O端子輸入輸出之信號記作I/O信號。
待命/忙碌信號RBnx係基於快閃記憶體1之動作狀態而產生。待命/忙碌信號RBnx自快閃記憶體1發送至記憶體控制器5。待命/忙碌信號RBnx係通知記憶體控制器5如下內容之信號，即，快閃記憶體1是待命狀態(受理來自記憶體控制器5之命令之狀態)還是忙碌狀態(不受理來自記憶體控制器5之命令之狀態)。例如，待命/忙碌信號RBnx於資料之讀出等動作中，將快閃記憶體1設定為"L"(low，低)位準(忙碌狀態)，一旦動作完成，便將其設定為"H"(high，高)位準(待命狀態)。
(a-2)快閃記憶體 圖2係表示本實施形態之快閃記憶體之構成例之方塊圖。
如圖2所示，快閃記憶體1包含輸入輸出電路(I/O電路)10、序列控制電路15、及核心電路20等。
I/O電路10包含輸入緩衝器電路101、102、及輸出緩衝器電路103、104。
輸入緩衝器電路101、102接收來自記憶體控制器5之信號及資料。
輸入緩衝器電路101連接於複數個外部控制端子(控制線)。輸入緩衝器電路101接收上述信號CEnx、WEnx、REnx、CLEx、ALEx、WPnx。外部控制端子以與各信號CEnx、WEnx、REnx、CLEx、ALEx、WPnx對應之方式，設置於快閃記憶體1。
輸入緩衝器電路101將內部控制信號CNT輸出至序列控制電路15。內部控制信號CNT係基於各種信號CEnx、WEnx、REnx、CLEx、ALEx、WPnx而產生及控制。
輸入緩衝器電路102連接於8個I/O端子IOx＜7:0＞。輸入緩衝器電路102接收指令、位址、及資料。
輸入緩衝器電路102將信號DIN經由資料匯流排990輸出至序列控制電路15及多工器19。信號DIN與指令、位址、及資料(寫入資料)對應。
輸出緩衝器電路103、104將快閃記憶體1之信號及資料傳送至記憶體控制器5。
輸出緩衝器電路103連接於I/O端子IOx＜7:0＞。輸出緩衝器電路103經由多工器19及資料匯流排991、999，接收來自核心電路20之信號DOUT。輸出緩衝器電路103將所接收到之信號DOUT自I/O端子IOx＜7:0＞輸出至記憶體控制器5。例如，信號DOUT係自快閃記憶體1之記憶單元陣列(核心電路)讀出之資料。
輸出緩衝器電路104連接於待命/忙碌端子(待命/忙碌線)RBnx。輸出緩衝器電路104接收來自序列控制電路15之內部待命/忙碌信號RB。輸出緩衝器電路104將待命/忙碌信號RBnx輸出至記憶體控制器5。藉由待命/忙碌信號RBnx，將快閃記憶體之狀態通知記憶體控制器5。例如，待命/忙碌信號RBnx之信號位準係基於內部待命/忙碌信號RB之信號位準而控制。
核心電路20包含複數個平面200(200-0、200-1、200-2、200-3)。平面200係包含記憶單元陣列201之電路區域。關於平面之內部構成，將於下文進行敍述。
例如，於本實施形態中，4個平面200設置於核心電路20內。4個平面200分別藉由互不相同之信號CTL(CTL-P0~CTL-P3)而控制。
以下，為了區分針對各平面之信號，於針對第1平面200-0之信號之參照符號上標附"-P0"，以表示此為針對第1平面(P0)200-0之信號。與之同樣地，於針對第2平面(P1)200-1之信號之參照符號上標附"-P1"，於針對第3平面(P2)200-2之信號之參照符號上標附"-P2"，於針對第4平面(P3)200-3之信號之參照符號上標附"-P3"。
再者，於本實施形態之半導體記憶體中，表示出快閃記憶體具有4個平面200之例，但快閃記憶體之平面之數量只要為2個以上即可。
序列控制電路(亦可稱作內部控制器或狀態機器)15進行快閃記憶體1內之各電路之控制。
序列控制電路15接收內部控制信號CNT及信號(指令、位址、及資料)DIN。
序列控制電路15基於內部控制信號CNT及信號DIN，產生用以控制核心電路20之信號(以下，稱作核心控制信號)CTL(CTL-P0、CTL-P1、CTL-P2、CTL-P3)。
序列控制電路15將核心控制信號CTL輸出至核心電路20。核心控制信號CTL供給至核心電路20內之下述複數個平面200(200-0、200-1、200-2、200-3)。
序列控制電路15將內部待命/忙碌信號RB輸出至輸出緩衝器電路104。序列控制電路15根據核心電路20之動作狀況，控制內部待命/忙碌信號RB之信號位準(邏輯狀態)。
序列控制電路15基於複數個平面200之動作狀態，能輸出下述信號PRIO。
例如，序列控制電路15包含複數個平面控制電路150(150-0、150-1、150-2、150-3)。
複數個平面控制電路150中之一個與複數個平面200中之一個對應。例如，第1平面控制電路150-0控制第1平面200-0之動作。第2平面控制電路150-1控制第2平面200-1之動作。第3平面控制電路150-2控制第3平面200-2之動作。第4平面控制電路150-3控制第4平面200-3之動作。
序列控制電路15包含共通控制電路159。共通控制電路159共通控制複數個平面200及複數個平面控制電路50。
該等控制電路(內部模組)150、159渾然一體地配置於序列控制電路15內。該等控制電路150、159對每一個內部模組均具有控制對應之平面200之功能。
多工器19連接於資料匯流排990、991、999。資料匯流排999將核心電路20連接於多工器19。內部資料信號YIO係於多工器19與核心電路20之間收發之資料(信號)。
亦存在對資料匯流排999供給來自序列控制電路15之信號(例如，信號PRIO)之情況。於此種情形時，信號PRIO例如自I/O端子IOx輸出至記憶體控制器5。
多工器19藉由與快閃記憶體1之動作相對應之序列控制電路15之控制，將核心電路20連接於輸入緩衝器電路102及輸出緩衝器電路103中之任一者。藉此，於快閃記憶體1之寫入動作中，信號DIN經由資料匯流排990、999，自輸入緩衝器電路102供給至核心電路20。於快閃記憶體1之讀出動作時，信號DOUT經由資料匯流排991、999，自核心電路20供給至輸出緩衝器電路103。
例如，快閃記憶體1除了上述電路以外，進而包含電壓產生電路(未圖示)等。電壓產生電路產生用於平面200之動作之各種電壓。
於快閃記憶體1具有複數個平面200之情形時，記憶體控制器5能辨識出來自快閃記憶體1之資料為來自哪個平面200之資料。
(a-3)核心電路 圖3係表示本實施形態之快閃記憶體中之核心電路之構成例的方塊圖。
於圖3中，抽選圖示出了核心電路內之1個平面(於此處，為第1平面)。
如圖3所示，平面200-0至少包含記憶單元陣列201、列控制電路202、感測放大器電路203、資料保持電路204、及源極線驅動器205。
記憶單元陣列201包含複數個塊BK(BK0、BK1、BK2、…)。塊BK包含複數個串單元SU(SU0、SU1、SU2、…)。串單元SU包含複數個NAND串(記憶單元串)222。NAND串222包含複數個記憶單元。
於NAND型快閃記憶體中，塊BK例如為資料之抹除單位。本實施形態之快閃記憶體之抹除動作係以塊為單位而執行。但本實施形態之快閃記憶體並不限定於以塊為單位之抹除動作，亦可使用小於塊BK之單位執行抹除動作。快閃記憶體之抹除動作於例如2011年9月18日提出申請之名為“非揮發性半導體記憶體裝置”之美國專利申請13/235,389號、及2010年1月27日提出申請之名為“非揮發性半導體儲存裝置”之美國專利申請12/694,690號中有所記載。該等專利申請之全文以參照之形式被引用於本申請說明書中。
記憶單元陣列201之內部構成將於下文進行敍述。
列控制電路202控制記憶單元陣列201之列(例如，字元線)。
列控制電路12包含切換電路、及驅動電路等。切換電路將選擇之塊BK及串單元SU激活，而未將其它塊BK及串單元SU激活。驅動電路將與塊BK之激活/未激活相對應之電壓供給至塊BK及串單元SU。藉此，列控制電路12根據應執行之動作，給字元線充電。
感測放大器電路203於資料之讀出時，感測及放大輸出至記憶單元陣列201內之位元線之信號(資料)。例如，感測放大器電路203感測出位元線(或連接於位元線之某配線)中之電流之產生、或位元線之電位之變動，而將其作為來自記憶單元之信號。藉此，感測放大器電路203讀出記憶單元中所保持之資料。感測放大器電路203於資料之寫入時，根據應寫入之資料，控制位元線之電位。以此方式，感測放大器電路203根據應執行之動作，給位元線充電。
資料保持電路(例如，頁緩衝器電路)204臨時保持自記憶單元陣列201輸出之資料、或要向記憶單元陣列201輸入之資料。
源極線驅動器205控制記憶單元陣列201內之源極線之電位。
再者，亦可根據記憶單元陣列之內部構成，於平面200-0內設置阱驅動器。阱驅動器能控制記憶單元陣列201內之阱之電位。
＜記憶單元陣列＞ 圖4係用以說明本實施形態之快閃記憶體中之記憶單元陣列之構成例的圖。
於圖4中，抽選圖示出了1個塊。
如圖4所示，1個塊BK例如包含4個串單元SU(SU0~SU3)。
NAND串222包含複數個記憶單元MC、及選擇電晶體ST1、ST2。
記憶單元(記憶單元電晶體)MC包含控制閘極、及電荷累積層(記憶體膜)。於NAND串222內，複數個記憶單元MC串聯連接於選擇電晶體ST1、ST2之間。串聯連接之複數個記憶單元中，NAND串222之汲極側之記憶單元MC之一端(源極/汲極)連接於選擇電晶體ST1之一端(源極/汲極)。NAND串222之源極側之記憶單元MC之一端連接於選擇電晶體ST2之一端。
多條汲極側選擇閘極線SGD0~SGD3分別連接於複數個串單元SU0~SU3之選擇電晶體ST1之閘極。多條選擇閘極線SGD對於每一個串單元SU0~SU3各自獨立。
源極側選擇閘極線SGS(SGS0、SGS1)共通連接於複數個串單元SU之間，且共通連接於選擇電晶體ST2之閘極。
例如，1條選擇閘極線SGS為2個串單元SU所共有。於此種情形時，1個塊BK內設置有2條源極側選擇閘極線SGS0、SGS1。
再者，亦可將4條源極側選擇閘極線SGS設置於1個塊BK內。於此種情形時，對每一個串單元各自設置相互獨立之選擇閘極線。又，亦可將1條源極側選擇閘極線SGS設置於1個塊BK內。於此種情形時，1條源極側選擇閘極線SGS連接於塊BK內之所有串單元SU。
字元線WL0~WL(m-1)連接於複數個串單元SU之記憶單元MC之控制閘極。(m-1)為1以上之自然數。
不同之串單元SU之複數個記憶單元MC共通連接於多條字元線WL中之1條。
於記憶單元陣列201內，呈矩陣狀配置之NAND串222中同一行之NAND串222之選擇電晶體ST1之另一端(源極/汲極)共通連接於多條位元線BL(BL0~BL(n-1))中之任一條位元線。例如，位元線BL共通連接於複數個塊BK之間，且共通連接於NAND串222。(n-1)為1以上之自然數。
選擇電晶體ST2之另一端(源極/汲極)連接於源極線SL。
關於資料之讀出及寫入，於選擇之塊BK內之選擇之串單元SU中，對與自多條字元線WL當中選擇之1條共通連接之複數個記憶單元MC統一進行。將資料之讀出及寫入之單位稱作頁。
例如，記憶單元陣列201具有三維結構。於本實施形態中，三維結構之記憶單元陣列之結構、動作、及製造方法係引用例如2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/407,403號、2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體儲存裝置及其製造方法”之美國專利申請12/679,991號、2009年3月23日提出申請之名為“半導體記憶體及其製造方法”之美國專利申請12/532,030號中所記載之構成。
但於本實施形態之快閃記憶體中，記憶單元陣列201亦可具有二維結構。於二維結構之記憶單元陣列201中，記憶單元MC係沿著半導體基板上之表面呈矩陣狀排列。於二維結構之記憶單元陣列中，記憶單元之控制閘極及電荷累積層係於與半導體基板之表面垂直之方向上積層。
(a-4)序列控制電路 圖5係表示本實施形態之快閃記憶體中之序列控制電路之構成例的方塊圖。
如圖5所示，序列控制電路15包含複數個定序器51(51-0、51-1、51-2、51-3)、優先度控制電路52、複數個指令解碼器53(53-0、53-1、53-2、53-3、53-4)、54、55、位址緩衝器56、及多工器59等。
例如，圖2之平面共通控制電路159包含圖5之構成要素中之優先度控制電路52、指令解碼器54、55、位址緩衝器56、及多工器59。
例如，圖2之第1平面控制電路150-0包含定序器51-0、及指令解碼器53-0。第2平面控制電路150-1包含定序器51-1、及指令解碼器53-1。第3平面控制電路150-2包含定序器51-2、及指令解碼器53-2。第4平面控制電路150-3包含定序器51-3、及指令解碼器53-3。
定序器51控制對應之平面200之動作。
各定序器51為了控制平面200之動作，而輸出核心控制信號CTL(CTL-P0、CTL-P1、CTL-P2、CTL-P3)。核心控制信號CTL係使用供給至定序器51之各種信號而產生及控制。
各定序器51根據對應之平面200之動作狀況，輸出內部忙碌信號BS(BS-P0、BS-P1、BS-P2、BS-P3)。
內部忙碌信號BS輸入至優先度控制電路52。
內部忙碌信號BS係快閃記憶體1之內部狀態信號之一。
內部忙碌信號BS係表示各平面是否處於動作中之信號。於內部忙碌信號BS之信號位準(邏輯狀態)為"H"位準之情形時，藉由內部忙碌信號BS，表示平面200之動作正在執行。
於複數個定序器51中，信號PWBS(PWBS-P0、PWBS-P1、PWBS-P2、PWBS-P3)係於定序器51之間輸入輸出。
信號PWBS係表示根據動作中之平面之動作狀況，應執行平面200之動作之調停之信號(或者，表示執行平面200之動作之調停的期間之信號)。以下，將信號PWBS稱作調停信號。
於調停信號PWBS之信號位準為"H"位準之情形時，藉由信號PWBS，表示要進行平面200之間之動作之調停。
調停信號PWBS之詳細情況將於下文進行敍述。
對指令解碼器53供給指令CMD作為信號DIN。
指令解碼器53對如讀出指令及寫入指令般之指令CMD進行解析(及解碼)。例如，讀出指令係指示執行讀出動作之指令信號。寫入指令係指示執行寫入動作之指令信號。例如，指令亦可包含表示動作之對象平面之信號。
指令解碼器53將指令CMD之解析結果作為信號CMDRD，輸出至優先度控制電路52。指令解碼器53將信號CMDRD供給至優先度控制電路52(優先度框PB)及對應之定序器51。
例如，指令解碼器53基於所輸入之控制信號CNT，能識別出信號DIN是指令CMD、位址ADR還是資料DT。
指令解碼器53藉由控制信號CNT及信號(例如，指令CMD及位址ADR中之至少一者)DIN，能判斷出所供給之指令CMD是否為針對對應之平面200之指令。藉此，指令解碼器53能得當地對所供給之指令CMD進行解析，從而能產生針對位址ADR所表示之平面200之信號CMDRD。
以下，亦可將藉由指令解碼器53、54所實施之指令解析而獲得之信號CMDRD稱作解碼指令信號或解碼信號。
指令解碼器54對所供給之指令進行解析(及解碼)。指令解碼器54將指令之解析結果作為信號HPRIO，輸出至優先度控制電路52。激活狀態之信號HPRIO係表示基於指令CMD將應執行之動作之優先度設定為最高值之信號。
指令解碼器55對所供給之指令進行解析(及解碼)，指令解碼器55將指令之解析結果作為信號POUT，輸出至優先度控制電路52。激活狀態之信號POUT係表示將下述優先度信號輸出至記憶體控制器5之信號。
位址緩衝器56對位址ADR進行解析(及解碼)。位址ADR表示平面內之各選擇單位。例如，位址ADR包含平面位址、塊位址、頁位址等。位址緩衝器56將位址ADR(或位址ADR之解析結果)供給至定序器51、優先度控制電路52、及多工器59。
優先度控制電路52使用內部忙碌信號BS、指令之解析結果CMDRD、及位址(位址之解碼結果)ADR等，產生優先度信號PRIO(PRIO-P0、PRIO-P1、PRIO-P2、PRIO-P3)。
優先度控制電路52將優先度信號PRIO(PRIO-P0、PRIO-P1、PRIO-P2、PRIO-P3)輸出至定序器51。優先度信號PRIO係表示各平面200之動作之優先順位(優先度)之信號。優先度控制電路52藉由優先度信號PRIO，能控制定序器51之動作。
優先度控制電路52具有複數個優先度框PB(PB-0、PB-1、PB-2、PB-3)。例如，複數個優先度框PB與複數個平面200(及定序器51)一對一地對應。
優先度框PB能保持及控制對應之平面200之優先度信號PRIO。
多工器59係基於信號POUT而激活。
多工器59能將與各平面200對應之優先度信號PRIO-P0~PRIO-P3中與位址ADR對應之一個作為信號PRIOz而輸出。
例如，內部忙碌信號BS能輸出至控制電路15之外部。於此種情形時，與各平面200對應之內部忙碌信號BS供給至多工器59。多工器59基於位址ADR(例如，平面位址)，能選擇複數個內部忙碌信號BS中之1個。
藉此，選擇之內部忙碌信號BS自多工器59輸出。其結果，序列控制電路15能將平面200之動作狀態通知其它電路(例如，記憶體控制器5)。
內部忙碌信號BS(或者，自內部忙碌信號產生之信號)經由端子RBnx發送至控制器5。
控制器5例如藉由內部忙碌信號BS，能檢測出哪個平面正在執行讀出動作。藉此，控制器5基於內部忙碌信號BS之檢測結果，針對讀出動作已經結束之平面200，能檢測出可對哪個平面200執行資料之讀出(或者，可對哪個平面發送新指令)。
如下所述，本實施形態之快閃記憶體藉由對各平面之動作設定之優先度、及表示平面之動作狀況之調停信號，能控制(調停)複數個平面之動作之時序。
(a-5)優先度框及優先度 參照圖6至圖8，對本實施形態之快閃記憶體之優先度控制電路及優先度框進行說明。
＜基本構成＞ 圖6係對本實施形態之快閃記憶體之優先度框進行說明之概念圖。
於圖6中，表示出了1個優先度框PB。
於本實施形態之快閃記憶體中，優先度控制電路52以與4個平面200對應之方式，具有4個優先度框PB。
於本實施形態之快閃記憶體中，優先度框PB能產生及保持用以調停複數個平面200之動作之優先度(優先度信號)。優先度係表示平面200之動作之優先順位之值。
於本實施形態中，平面200之動作之優先度(優先順位)係使用與基於來自控制器5之信號等的快閃記憶體1之內部狀態(平面200之動作狀況)相關的複數個信號(以下，亦可稱作內部狀態信號)而決定。
例如，如圖6所示，對優先度框PB至少供給指令CMD(或指令之解碼結果)、高優先指令HPRIO、位址ADR、及內部忙碌信號BS。除了其等以外，對優先度框PB亦可供給其它優先度框(及自身)之優先度信號PRIOx。
優先度框PB基於上述所供給之信號及自身所保持之優先度之值，設定動作之優先度之值。
優先度框PB將所設定之值之優先度作為優先度信號PRIO，輸出至對應之定序器51及多工器59。
優先度框PB持續保持所設定之值之優先度信號PRIO，直至平面200之動作狀況發生變化為止，或直至被快閃記憶體之外部要求變更優先度為止。
例如，優先度信號之值係根據指令之輸入順序而設定。
又，優先度信號PRIO之值能基於信號HPRIO，針對與信號HPRIO相關聯之動作(動作指令)，設定為較高之值。
＜構成例＞ 圖7係用以說明本實施形態之快閃記憶體之優先度控制電路中之優先度框的構成例之圖。
於圖7中，表示出了與1個平面(例如，第1平面200-0)對應之優先度框之構成例。與各平面對應之優先度框具有與圖7之電路構成實質上相同之構成。
於圖7所示之例中，優先度框PB包含計算電路300、保持電路301、及選擇電路302。
與快閃記憶體1內之所有平面200(於此處，為4個平面)之控制(動作狀況)相關之信號CMDRD、ADR、BS供給至與某1個平面200對應之1個優先度框PB。
計算電路300例如接收基於指令、位址、及內部狀態信號之各種信號。
計算電路300接收來自指令解碼器53之信號CMDRD(CMDRD-P0~CMDRD-P3)。計算電路300接收來自位址緩衝器56之位址ADR(ADR-P0~ADR-P3)。計算電路300接收來自定序器51之內部忙碌信號BS(BS-P0、BS-P1、BS-P2、BS-P3)。又，對計算電路300，供給對應之優先度框PB0及其它優先度框PB1、PB2、PB3之優先度信號PRIO(PRIO-P0、PRIO-P1、PRIO-P2、PRIO-P3)。
例如，信號CMDRD係與讀出指令之解碼結果對應之信號。但對計算電路300供給之指令並不限定於讀出指令。可根據被要求之動作，對計算電路300供給讀出指令以外之指令(例如，寫入指令)。
於平面200-0之優先度框PB0中，計算電路300基於所供給之複數個信號CMDRD、ADR、BS、PRIO，產生信號NxPRIO-P0。信號NxPRIO-P0係表示繼而應賦予至對應之平面之優先順位之信號。與優先度框PB0對應之平面200-0之動作狀況及其它平面200-1~200-3之動作狀況反映於信號NxPRIO-P0之值中。於本實施形態中，亦可將信號NxPRIO稱作更新信號或更新值。
例如，於圖7中，與複數個平面200相關之信號供給至1個優先度框之計算電路300。亦可為僅將與對應於優先盒之平面相關之信號供給至計算電路300。又，計算電路300作為優先度控制電路52之構成要素，亦可於複數個優先度框(暫存器)之間共通。
於平面200-0之優先度框PB0中，保持電路301保持當前之優先度(優先度信號)CrPRIO-P0(PRIO-P0)。保持電路301例如為暫存器。以下，亦可將保持電路301稱作暫存器301。例如，暫存器301由觸發器構成。
暫存器301接收來自選擇電路302之信號。暫存器301臨時保持所接收到之信號。例如，對暫存器301之控制端子供給時脈信號CLK。暫存器301同步於時脈信號CLK之時序，提取所供給之信號。
選擇電路(以下，稱作選擇器)302連接於計算電路300與暫存器301之間。
選擇器302之一輸入端子(輸入端口)連接於計算電路300之輸出端子(輸出端口)。選擇器302之另一輸入端子連接於暫存器301之輸出端子。選擇器302之輸出端子連接於暫存器301之輸入端子。
對選擇器302供給在序列控制電路15內部(例如，優先度控制電路52)產生之信號(切換信號)PCHG，而將其作為控制信號。選擇器302根據信號PCHG，選擇來自計算電路300之信號NxPRIO-P0、及來自暫存器301之信號CrPRIO-P0中之任一者。信號PCHG係於變更對應之平面之動作之優先順位(優先度)時被激活之信號。信號PCHG之信號位準於常態時被設定為"L"位準("0"狀態)。信號PCHG之信號位準於激活時被設定為"H"位準("1"狀態)。
例如，於信號PCHG之信號位準為"H"位準之情形時，選擇器302選擇信號NxPRIO-P0。於信號PCHG之信號位準為"L"位準之情形時，選擇器302選擇信號CrPRIO-P0。
選擇器302將選擇之信號輸出至暫存器301。
於以上之構成中，優先度框PB將暫存器301內表示當前之優先度(平面之動作之優先順位)之值作為優先度信號PRIO-P0，輸出至複數個定序器51(及多工器59)。
再者，優先度框PB之構成並不限定於圖7之例，亦可具有其它構成。優先度框只要至少具有以下2個構成及功能即可。
優先度框PB能保持對應之平面之當前之動作之優先度(優先順位)CrPRIO。
優先度框PB於複數個平面之動作狀態發生了變更之情形時，能根據基於複數個平面之狀態所決定之更新值NxPRIO，變更對應之平面之動作之優先度(優先順位)。
＜優先度＞ 圖8係用以說明本實施形態之快閃記憶體中之對平面之動作設定的優先度(優先順位、動作狀態)之圖。
於本實施形態之快閃記憶體中，如圖8之例所示，優先度框PB根據複數個平面200之動作之優先順位，保持"0"、"1"、"2"及"3"中任一個值之優先度(優先度信號)。各平面200能根據對應之優先度框PB中所設定之優先度，採取4個動作狀態。
以"3"表示之優先度表示動作之優先順位最高之狀態(第1優先順位)。於執行複數個平面200之動作之調停之情形時，與保持"3"之優先度之優先度框對應之平面之動作始終被最優先執行。
以"2"表示之優先度表示動作之優先順位僅次於"3"之優先度地較高之狀態(第2優先順位)。於執行複數個平面之動作之調停之情形時，與保持"2"之優先度之優先度框對應之平面之動作僅次於與保持"3"之優先度之優先度框對應之平面之動作地被優先執行。
以"1"表示之優先度表示動作之優先順位為第3位之狀態。於執行複數個平面200之動作之調停之情形時，與保持"1"之優先度之優先度框對應之平面之動作僅次於與保持"2"之優先度之優先度框對應之平面之動作地被優先執行。
以"0"表示之優先度表示動作之優先順位最低之狀態(第4優先順位)。例如，"0"之優先度表示平面之動作為初始狀態(尚未開始動作之狀態)、無需調停便能執行之動作中之狀態、或動作結束後之狀態。於執行複數個平面之動作之調停之情形時，與保持"0"之優先度之優先度框對應之平面之動作以最下位之順序被執行。
例如，"3"之優先度之動作不受"0"~"2"之優先度之動作阻礙。以"2"之優先度之動作不阻礙"3"之優先度之動作之方式進行控制。"2"之優先度之動作不受"1"及"0"之優先度之動作阻礙。以"1"之優先度之動作不阻礙"3"及"2"之動作之方式進行控制。"1"之優先度之動作不受具有"0"之優先度之平面之動作阻礙。以"0"之優先度之動作不阻礙其它優先度之動作之方式進行控制。
例如，對與用於主機裝置之中斷例程處理、資料處理之包(或指令)之種類相對應之平面之動作，設定較高之優先度。
＜指令協定＞ 圖9係表示本實施形態之快閃記憶體中之指令協定(指令序列)之圖。
圖9(a)表示快閃記憶體之讀出指令之指令協定。
如圖9(a)所示，於執行針對快閃記憶體1之平面之讀出動作之情形時，"00h"之信號及"30h"之信號作為指令CMD(CMDa、CMDb)，自記憶體控制器發送至快閃記憶體。藉由"00h"及"30h"之信號，而表示應執行之動作之種類及動作之開始(執行)。
位址ADR包含5個週期之位址信號A1、A2、A3、A4、A5。位址信號A1~A5分別表示動作對象之平面位址、塊位址、行位址、及頁位址等。
指令CMD及位址ADR經由I/O端子IOx＜7:0＞，供給至快閃記憶體1內。
再者，亦可對指令CMD附加表示動作之對象平面之資訊(後綴)。
圖9(b)表示本實施形態之記憶體系統及快閃記憶體中所使用之指令協定。
如圖9(b)所示，於本實施形態中，為了使快閃記憶體1優先執行此後命令之動作，記憶體控制器5於發送表示動作之指令CMD及選擇位址ADR前，發送特殊指令(圖9(b)中之"xxh")CMDx。
特殊指令CMDx自記憶體控制器5輸出至I/O端子IOx＜7:0＞。於特殊指令CMDx之後，指令CMDa、位址ADR、及指令CMDb依序自記憶體控制器5輸出至I/O端子IOx＜7:0＞。
如此，於本實施形態中，指令信號CMDx便會於"00h"之指令信號CMDa之前發送。
特殊指令CMDx表示最優先執行隨附於指令CMDx之指令之動作。
故此，包含指令CMDx之指令協定與圖9(a)之指令協定不同，能對快閃記憶體1表示所命令之動作係優先度較高之動作(例如，應最優先執行之動作)。
以下，將指令CMDx稱作高優先指令(或高優先指令信號)CMDx。
快閃記憶體1接收高優先指令CMDx、指令CMDa、位址ADR、及指令CMDb。
高優先指令CMDx由指令解碼器54進行解析。高優先指令CMDx之解析結果(內部信號)作為信號HPRIO，供給至優先度控制電路52。計算電路300進行使用信號HPRIO之計算處理。
優先度框PB於高優先指令CMDx被激活之情形時，以優先執行針對高優先指令CMDx中所隨附之位址ADR之指令CMD(CMDa、CMDb)之動作之方式，設定優先度。
＜優先度之輸出＞ 參照圖10A及圖10B，對本實施形態之半導體記憶體及記憶體系統中之優先度之輸出動作進行說明。
圖10A係用以說明本實施形態之快閃記憶體及記憶體系統中所使用之指令協定之圖。
於圖10A中，指令(圖中之信號"ZZh")CMDz係命令輸出快閃記憶體1之各平面200之動作之優先度之指令。
於本實施形態中，記憶體控制器5例如為了檢測出快閃記憶體之各平面200之動作之優先度，而發佈指令(以下，稱作優先度輸出指令)CMDz。
於快閃記憶體1接收到指令CMDz之情形時，快閃記憶體1將平面200之動作之當前之優先度(優先度信號)PRIO作為對指令CMDz之回應，輸出至記憶體控制器5。快閃記憶體1基於指令CMDz，輸出與所有平面200之動作相關之當前之優先度。
例如，快閃記憶體1基於指令CMDz，執行如下內部處理。
於快閃記憶體1中，圖5所示之指令解碼器55對指令CMDz進行解析。基於指令CMDz之解析結果，將控制信號POUT激活。
快閃記憶體1基於被激活之控制信號POUT，將與各平面200對應之優先度信號PRIO作為信號PRIOz而輸出。
例如，於將讀出賦能信號REnx設定為"L"位準後，輸出信號PRIOz經由圖2之輸出緩衝器電路103及I/O端子IOx＜7:0＞，輸出至控制器5。
以此方式，快閃記憶體1藉由指令CMDz，將平面200正在執行之動作之優先度信號PRIOz(圖10A中之"Da")發送至記憶體控制器5。
例如，於與優先度信號PRIOz對應之I/O端子(I/O線)IOx＜7:0＞上之資料(信號)Da中，I/O端子IOx＜7:6＞之2位元之資料表示第4平面200-3之動作之優先度。又，I/O端子IOx＜5:4＞之2位元之資料表示第3平面200-2之動作之優先度。I/O端子IOx＜3:2＞之2位元之資料表示第2平面200-1之動作之優先度。I/O線IOx＜1:0＞之2位元之資料表示第1平面200-0之動作之優先度。
藉此，記憶體控制器5能取得與快閃記憶體1之內部之動作狀況相對應之平面200之優先度。
再者，該優先度信號PRIOz(信號Da)係與指令CMDz對應而輸出。但本實施形態並不限於信號物理性地同時輸出之情況。即，各I/O端子IOx之輸出時序亦可前後略微錯開。即，來自各I/O端子IOx之信號之輸出只要不重合即可。
圖10B係表示圖10A之變化例之圖。
為了檢測出與特定之平面200相關之動作之優先度，位址亦可連同優先度輸出指令一併，自記憶體控制器5發送至快閃記憶體1。
如圖10B所示，記憶體控制器5將至少1個平面200之位址ADR(圖10B中之"Ax")緊隨於優先度輸出指令CMDz之後，自記憶體控制器5發送至快閃記憶體1。
快閃記憶體1將位址ADR所示之平面200之動作之當前之優先度作為信號PRIOz(圖10B中之"Db")，經由I/O端子IOx＜7:0＞輸出至記憶體控制器5。
例如，於與優先度信號PRIOz對應之I/O端子(I/O線)IOx＜7:0＞上之資料(信號)Db中，I/O端子IOx＜1:0＞之2位元之資料表示選擇之平面200之動作之優先度。I/O線IOx＜7:2＞之6位元之資料由"6'b00_0000"資料("000000"資料)表示。
如此，與選擇之平面200相關之動作之優先度便會由快閃記憶體1通知記憶體控制器5。
圖10C表示與圖10A及圖10B不同之例之圖。
如圖10C所示，與選擇之平面200相關之動作之優先度亦可藉由每一個平面200各自不同之指令(代碼)，由快閃記憶體1通知記憶體控制器5。
例如，設定"ZAh"之信號(代碼)作為用以輸出第1平面200-0之動作之優先度之指令CMDv。設定"ZBh"之信號作為用以輸出第2平面200-1之動作之優先度之指令CMDv。設定"ZCh"之信號作為用以輸出第3平面200-2之動作之優先度之指令CMDv。設定"ZDh"之信號作為用以輸出第4平面200-3之動作之優先度之指令CMDv。
該等信號ZAh、ZBh、ZCh、ZDh互不相同。
根據信號ZAh、ZBh、ZCh、ZDh，與信號ZAh、ZBh、ZCh、ZDh對應之平面200之優先度經由I/O端子IOx＜7:0＞，由快閃記憶體1通知記憶體控制器5。
例如，對於各信號代碼ZAh、ZBh、ZCh、ZDh，於與優先度信號PRIOz對應之I/O端子IOx＜7:0＞上之資料(信號)Dc中，I/O線IOx＜1:0＞之2位元之資料表示選擇之平面200之動作之優先度。又，I/O端子IOx＜7:2＞之6位元之資料由"6'b00_0000"資料表示。
於本實施形態之快閃記憶體1中，優先度框PB內所保持之優先度之值(信號PRIO-P0~PRIO-P3)不僅會因來自外部之指令而發生變化，亦會因正在執行之讀出動作之結束而發生變化。
藉由優先度之輸出，記憶體控制器5能根據快閃記憶體1之內部之動作狀況，對與此後發佈之指令及位址對應之平面200之動作設定合適之優先度。
藉此，本實施形態之記憶體系統及快閃記憶體能對平面應執行之動作設定與快閃記憶體之平面之內部狀態相對應之靈活之優先順位。 ＜調停信號＞
如圖5所示，於複數個定序器51之間，收發調停信號PWBS(PWBS-P0、PWBS-P1、PWBS-P2、PWBS-P3)。
信號PWBS係用以調停複數個平面之動作之信號。例如，調停信號PWBS表示應執行調停之期間(時序)。
於調停信號PWBS中，在開始因應於平面200內執行之動作而產生負載(例如，某種大小以上之電流值、電流量或雜訊)之內部處理(動作)之情形時，調停信號PWBS會被激活。
被激活之調停信號PWBS之信號位準設定為"H"位準。
例如，調停信號PWBS之信號位準之控制與於平面200內產生之消耗電流(或消耗電流量)相關聯。調停信號PWBS之信號位準對應於字元線WL開始充電之時序、或位元線BL開始充電之時序，而被設定為"H"位準。
於此種情形時，調停信號PWBS之信號位準被設定為"H"位準之期間之長度與內部處理所引發之電流產生之期間對應。
例如，調停信號PWBS-P0之激活/未激活之時序係基於自平面內之動作(內部處理)開始起進行計數(未圖示)所得之值(例如，自動作開始起之時脈之累計值)而控制。
調停信號PWBS-P0之激活/未激活之時序亦可基於藉由定序器51獲得之平面200內部之電位/電流之監控結果而控制。
本實施形態之快閃記憶體藉由基於調停信號PWBS及優先度信號PRIO調停各平面200之動作，而控制各平面200之動作之順序。
複數個定序器51相互監控各定序器51之調停信號PWBS。
於複數個平面之並列動作中，複數個平面之動作中"H"位準之調停信號PWBS之產生時序重疊之情形時，在複數個定序器51中，對應之平面200之動作之優先度較低之定序器51將該平面之動作之狀態設定為等待狀態或緩行狀態。例如，於本實施形態中，等待狀態表示平面之內部處理/動作之待機狀態。又，於本實施形態中，緩行狀態表示平面之內部處理/動作之低速化狀態。
伴隨於此，對應之平面之動作之優先度較高之定序器能以優先執行該平面之動作之方式，例如，以基本設定之動作速度控制該平面之動作。
如此，於本實施形態之快閃記憶體中，定序器51各自在有可能於正在併發執行之複數個平面之動作中負載之產生時序於複數個平面重疊之情形時，根據對各平面之動作設定之優先度之高低及調停信號PWBS，以優先於優先度較低之動作地執行優先度較高之動作之方式，執行正在執行之複數個平面之動作間之調停。
按照以上所述，本實施形態之快閃記憶體於平面之動作所引發之負載(例如，過大之電流及/或雜訊)有可能於複數個平面同時產生之情形時，基於優先度及調停信號，優先執行優先度較高之平面之動作，於時間上將優先度較低之平面之動作移位後再執行。
(c)動作例 參照圖11至圖20，對本實施形態之快閃記憶體之動作例進行說明。以下，例示平面執行之動作係讀出動作之情況。但平面執行之動作亦可為寫入動作、抹除動作等讀出動作以外之動作。
[例1] 參照圖11至圖14，對本實施形態之快閃記憶體之動作例之例1進行說明。
圖11係用以說明本實施形態中之快閃記憶體之動作中的優先度框之狀態之圖。
圖11之橫軸對應於時間。於圖11中，表示出了與平面之動作狀況相對應之優先度框之狀態(優先度信號PRIO-P0~PRIO-P3)之變化。
圖12係用以說明相對於本實施形態之快閃記憶體之動作狀況而發生的各種信號之變化之時序圖。
圖12之橫軸對應於時間。於圖12中，表示出了I/O信號(I/O端子)IOx之信號位準、待命/忙碌信號(待命/忙碌端子)RBnx之信號位準、調停信號PWBS之信號位準(電位)、平面之動作狀況、及於快閃記憶體內流通之電流Ix。
於圖11及圖12所示之動作例中，表示出了僅對4個平面中之1個平面執行特定動作之例。
於圖11及圖12之例中，表示出了第2平面200-1單獨執行與指令對應之動作(例如，讀出動作)之例。於本例中，因係單獨之平面之動作，故並不執行第2平面200-1之動作與其它平面之動作之調停。
以下，更加具體地對本例中之平面之動作之控制進行說明。
＜時刻t11＞ 圖11及圖12之時刻t11之狀態STA11係開始快閃記憶體1之動作前之狀態。於狀態STA11下，快閃記憶體1內之各平面200之動作尚未執行。
因此，如圖11所示，與各平面200對應之優先度框PB之優先度信號PRIO-P0~PRIO-P3之值被設定為"0"。於快閃記憶體1內，表示出了尚未對任何平面200設定動作之優先順位之狀態。
如圖12所示，於狀態STA11下，因係於快閃記憶體之動作開始前，故待命/忙碌信號RBnx之邏輯狀態(信號位準)被設定為"H"狀態。
＜時刻t12＞ 於時刻t11之後，記憶體控制器5例如發佈指令CMD。例如，所發佈之指令CMD及位址ADR係基於圖9(a)所示之指令協定。
指令CMD及位址ADR係自記憶體控制器5發送至快閃記憶體1。
如圖12所示，記憶體控制器5將指令CMD及位址ADR作為I/O信號，輸出至I/O端子IOx＜7:0＞。
例如，於記憶體控制器5發送指令CMD及位址ADR時，待命/忙碌信號RBnx被設定為"H"位準。藉由"H"位準之待命/忙碌信號RBnx，對記憶體控制器5表示快閃記憶體1之各平面之動作尚未執行。
快閃記憶體1接收I/O端子IO＜7:0＞上之指令CMD及位址ADR資料。藉此，快閃記憶體1開始動作。
於時刻t12，快閃記憶體1對位址ADR所示之選擇區域，開始指令CMD所示之動作。
指令CMD作為信號DIN，經由輸入緩衝器電路102，輸入至序列控制電路15之指令解碼器53。指令解碼器53對指令CMD進行解碼。指令解碼器53將指令CMD之解碼結果(解碼信號)CMDRD輸出至優先度控制電路52(優先度框PB)及定序器51。
位址ADR經由輸入緩衝器電路102，輸入至序列控制電路15之位址緩衝器56。例如，位址緩衝器56對位址ADR進行緩衝(及解碼)。位址緩衝器56將位址(位址之解碼結果)ADR輸出至優先度控制電路52、定序器51、及多工器59。藉此，各定序器51能辨識出自身所對應之平面200是否為動作之對象。
又，位址ADR作為信號DIN，輸入至指令解碼器53。藉此，各指令解碼器53能辨識出自身所對應之平面200是否為動作之對象
於優先度控制電路52內，各優先度框PB使用所供給之複數個信號，執行各平面200之優先度之控制(設定)。
藉此，快閃記憶體1之各平面200之狀態自狀態STA11變成狀態STA12。
例如，如時刻t12之各優先度框PB之狀態STA12般，藉由優先度框PB所保持之值表示第2平面200-1之讀出動作之執行。
圖13係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。
於圖13中，模式性地表示出了自圖9之狀態STA11向狀態STA12變遷時之優先度框之動作及狀態之變化。
如圖13所示，於與第2平面200-1對應之優先度框PB1中，暫存器301保持"0"之優先度作為當前值(初始狀態之值)CrPRIO-P1。優先度框PB將與"0"對應之信號作為優先度信號PRIO-P1而輸出。
於將優先度信號PRIO-P1設定為"0"之狀態下，若快閃記憶體1接收到指令CMD，則信號PCHG會被激活。例如，優先度控制電路52將與第2平面200-1對應之優先度框PB之信號PCHG之信號位準自"0"("L"位準)變成"1"("H"位準)。
計算電路300使用所供給之信號CMDRD、位址ADR、內部狀態信號(例如，內部忙碌信號BS)、及優先度信號PRIO進行計算處理。
例如，與第2平面200-1對應之指令信號CMDRD-P1及位址ADR-P1被激活。
此時，若各平面200之內部忙碌信號BS-P0~BS-P3處於未激活狀態下，則計算電路300基於所供給之複數個信號，以對第2平面200-1應設定為僅次於"0"之值的優先度成為"3"之方式，決定與第2平面200-1對應之信號(更新值)NxPRIO-P1之值。
藉此，信號NxPRIO-P1之值被設定為"3"。
對選擇器302，供給信號NxPRIO-P1及信號CrPRIO-P1。
藉由"1"之信號PCHG，選擇器302選擇來自計算電路300之信號NxPRIO-P0。選擇器302將選擇之信號NxPRIO-P1輸出至暫存器301。
暫存器301在基於時脈信號CLK之時序，提取該信號NxPRIO-P1。
藉此，暫存器301內所保持之優先度之值得到更新。暫存器301保持"3"之值作為信號(當前值)CrPRIO-P1。
於暫存器301之值更新後，信號PCHG被去激活。信號PCHG之信號位準自"1"變成"0"。
暫存器301輸出“3"之優先度信號PRIO-P1，以表示動作之優先度為"3"。
以此方式，將第2平面200-1之動作之優先順位更新。第2平面200-1之優先度信號PRIO-P1自"0"變成"3"。
向各優先度框PB供給之信號係針對第2平面200-1之指令及位址。故此，關於第2平面200-1以外之平面200-0、200-2、200-3，與平面200-0、200-2、200-3對應之優先度框之優先度被維持為"0"。
例如，關於平面200-0、200-2、200-3，於更新第2平面200-1之動作之優先度時，優先度框PB0、PB2、PB3之變更信號PCHG不被激活。藉由"0"位準之信號PCHG，選擇器302選擇來自暫存器301之信號CrPRIO。
藉此，於平面200-0、200-2、200-3之優先度框PB中，暫存器301之值繼續保持當前之值(於此處，為"0")。暫存器301輸出"0"之優先度信號PRIO。
再者，於不執行動作之平面200-0、200-2、200-3之優先度框PB中，計算電路300之計算結果成為基於各平面之動作之狀態之值。故此，即便變更信號PCHG被激活，不執行動作之平面P0、P2、P3之優先度框PB之優先度亦依然被設定為與其動作狀態相對應之值(於此處，為"0")。
作為設定優先度之結果，第2平面200-1之動作基於指令CMD及位址ADR而開始。
如圖12所示，隨著第2平面200-1之讀出動作之開始，序列控制電路15將待命/忙碌信號RBnx之狀態自"H"位準變成"L"位準。
定序器51基於信號CMDRD、位址ADR、及優先度信號PRIO，控制對應之平面200之動作。定序器51為了控制平面200之動作，而將控制信號CTL供給至平面200。
第2平面200-1藉由來自定序器51-1之控制信號CTL-P1，執行讀出動作。另一方面，其它平面200-0、200-2、200-3被定序器51-0、51-2、51-3設定為停止狀態(未動作狀態)。
於第2平面200-1之讀出動作時，位元線BL得到充電，以感測位元線BL之電流(或電位)。於讀出動作時，字元線WL得到充電，以將選擇單元激活。
由於字元線WL及位元線BL之充電，平面200-1內會產生電流Ia。定序器51-1對應於開始配線之充電所引發之消耗電流量達到某閾值以上之處理/動作的時序(或者，電流之產生時序)，而將調停信號PWBS之信號位準自"L"位準變成"H"位準。
定序器51-1輸出"H"位準之調停信號PWBS。
又，定序器51-1於產生某閾值以上之電流之處理/動作結束之時序，將調停信號PWBS-P1之信號位準自"H"位準變成"L"位準。藉此，定序器51-1輸出"L"位準之調停信號PWBS-P1。
例如，於位元線BL之充電時序(例如，圖12之時刻ta)，定序器51-1使調停信號PWBS-P1之信號位準自"L"位準變遷至"H"位準。定序器51-1於位元線BL之充電完成之時序，使調停信號PWBS-P1之信號位準自"H"位準變遷至"L"位準。
於字元線WL之激活時序(例如，圖12之時刻tb)，定序器51-1使調停信號PWBS-P1之信號位準自"L"位準變遷至"H"位準。此後，於字元線WL之未激活時序，定序器51-1使調停信號PWBS-P1之信號位準自"H"位準變遷至"L"位準。
再者，亦存在如下情況，即，於1次資料之讀出中執行位元線BL之多次充電及字元線之多次激活之情形時，執行3次以上調停信號PWBS之激活。
藉由第2平面200-1之讀出動作，讀出記憶單元陣列201內之選擇位址(選擇頁)之資料。
於某個時序，讀出之資料自快閃記憶體1發送至記憶體控制器5。例如，於發送資料時，快閃記憶體1藉由內部忙碌信號BS(或者，自內部忙碌信號BS產生之信號)，可將能自複數個平面中哪個平面200讀出資料(或者，能對哪個平面200發佈指令)之訊息經由端子RBnx，通知控制器5。
＜時刻t13＞ 於時刻t13，各平面200之狀態自狀態STA12變遷至狀態STA13。狀態STA13係平面之動作已經結束之狀態。
藉由第2平面200-1之讀出動作之完成，自時刻t12至時刻t13之期間，各平面200之狀態自狀態STA12變成狀態STA13。
圖14係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。
於圖14中，模式性地表示出了自圖11之狀態STA12向狀態STA13變遷時之優先度框之動作及狀態之變化。
若第2平面200-1之讀出動作完成，則第2平面200-1之內部忙碌信號BS-P1之信號位準自"H"位準變遷至"L"位準。
計算電路300基於所供給之複數個信號，將更新信號NxPRIO-P1之值設定為"0"。
例如，優先度框PB1對激活狀態之指令CMDRD-P1及位址ADR-P1，檢測第2平面200-1之內部忙碌信號BS-P1是否已自激活狀態("1")變成未激活狀態("0")。未激活狀態之內部忙碌信號BS-P1供給至計算電路300。計算電路300使用該內部忙碌信號BS-P1，執行計算處理。
於此種情形時，基於計算電路300之計算結果，繼而應對第2平面200-1設定之優先度(更新值)NxPRIO-P1之值被決定為"0"。
如圖14所示，若優先度信號(當前之優先度)PRIO-P1為"3"之狀態之第2平面200-1之讀出動作完成，則變更信號PCHG被優先度控制電路52激活。藉此，變更信號PCHG自"0"變成"1"。
選擇器302基於"1"之信號PCHG，選擇信號NxPRIO-P1。藉此，選擇器302將"0"之信號NxPRIO-P1輸出至暫存器301。
暫存器301在基於時脈信號CLK之時序，提取選擇之信號NxPRIO-P1。藉此，暫存器301所保持之優先度之值被更新為與信號NxPRIO-P1對應之值。
其結果，第2平面之動作之優先度CrPRIO-P1之值被設定為"0"。
如此，於第2平面200-1之動作完成時，第2平面200-1之動作之優先順位得到變更。
故此，所有優先度框PB之優先度之值均成為"0"。
藉由選擇之平面之動作之完成，待命/忙碌信號RBnx之信號位準(邏輯狀態)自"L"位準變成"H"位準。
按照以上所述，於本實施形態之快閃記憶體中，針對單獨之平面之動作完成。
再者，於本實施形態中，快閃記憶體之動作中之各平面之狀態STA11~STA13之內容可採用圖10A至圖10C所示之多種方法中之至少一種而隨時輸出。
於圖11至圖14之例中，讀出動作僅於1個平面執行。因此，不執行選擇之平面之讀出動作與其它平面之動作之間之調停。但無論同時(並行)執行動作之平面之數量為多少，均要輸出與動作之調停相關之信號PWBS。
再者，於本實施形態之快閃記憶體中，亦可按照如下所述構成，即，在基於內部忙碌信號BS檢測出讀出動作僅於1個平面執行之情形時，不輸出與動作之調停相關之信號PWBS(信號PWBS之信號位準被維持為"L"位準)，在基於內部忙碌信號BS檢測出讀出動作於2個以上平面執行之情形時，輸出與動作之調停相關之信號PWBS。
[例2] 參照圖15至圖20，對本實施形態之快閃記憶體之動作例進行說明。
圖15係用以說明本實施形態之快閃記憶體之動作例之例2中的複數個平面之優先度之變化之圖。
於圖15所示之例2中，對因複數個平面之同時動作而發生平面之間之動作之調停的案例進行說明。於本例中，平面之動作係於不同時序開始。
圖16係用以說明相對於本實施形態之快閃記憶體之動作狀況而發生的各種信號之變化之時序圖。圖16之橫軸對應於時間。於圖16中，表示出了I/O信號IOx、待命/忙碌信號RBnx、調停信號PWBS、及電流Ix。
本例中之快閃記憶體之各平面之動作之大體流程如下所示。
藉由眾所周知之針對2個平面之同時讀出動作(多平面讀出)，第1平面200-0與第3平面200-2同時開始讀出動作。
此後，第2平面200-1於先行之平面200-0、200-2正在執行讀出動作之某時序，開始讀出動作。並行執行之複數個讀出動作中後開始之第2平面200-1之讀出動作以最高優先度執行。
第2平面200-1之讀出動作先行結束後，第1平面200-0之讀出動作及第3平面200-2之讀出動作結束。
以下，更加具體地對本例中之使用優先度及調停信號之複數個平面之動作之控制進行說明。
＜時刻t21＞ 如圖15所示，於時刻t21，複數個平面之狀態被設定為狀態STA21。
狀態STA21係各平面之動作開始前之狀態。優先度框PB之優先度信號PRIO之狀態於所有平面200均被設定為"0"(初始狀態)。
如此，各平面200之優先度信號PRIO之狀態表示尚未開始各平面之讀出動作之狀態。
＜時刻t22＞ 於時刻t22，各平面200之優先度框PB之狀態自狀態STA21狀態變成STA22。
各平面之優先度框之狀態(優先度)之變化係因快閃記憶體1中之指令CMD之接收而發生。
如圖16所示，於時刻t22，記憶體控制器5將指令及位址作為I/O信號，輸出至I/O端子IOx＜7:0＞。
例如，記憶體控制器5基於眾所周知之多平面動作，將針對第1平面200-0之指令及位址、以及針對第3平面200-2之指令及位址作為I/O信號，依序發送至快閃記憶體1。快閃記憶體1接收針對第1平面200-0之指令CMD及位址ADR、以及針對第3平面200-2之指令CMD及位址ADR。
藉此，平面200-0、200-2之動作開始。於多平面讀出中，讀出開始之時序於第1平面200-0與第3平面200-2中為同時。
與例1同樣地，於各優先度框PB中，計算電路300為了設定對應之平面之動作之優先度，而使用所供給之各種信號，執行計算處理。藉此，設定各平面之動作之優先度。
圖17係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。
於圖17中，模式性地表示出了自圖15之狀態STA21向狀態STA22變遷時之優先度框之動作及狀態之變化。
如圖17所示，於與第1平面200-0對應之優先度框PB0中，計算電路300基於計算結果，輸出"3"之更新信號NxPRIO-P0。
選擇器302藉由"1"之變更信號PCHG，將更新信號NxPRIO-P0輸出至暫存器301。
暫存器301對應於時脈信號CLK之時序，而提取信號NxPRIO-P0。暫存器301保持信號NxPRIO-P0作為新的當前之優先度。藉此，暫存器301所保持之值CrPRIO-P0自"0"變更成"3"。
暫存器301輸出"3"之優先度信號PRIO-P0。
第3平面200-2之動作之優先度之設定與第1平面200-0之優先度之設定實質上相同。與第3平面200-2對應之優先度框PB藉由與使用圖17所說明之動作相同之動作，保持"3"之優先度。
與第2平面200-1及第4平面200-3對應之優先度框PB基於計算結果，繼續保持"0"之優先度信號。
其結果，第1及第3平面200-0、200-2中之讀出動作開始。
於時刻t22，信號R/Bnx之信號位準自"H"位準變成"L"位準。
如此，複數個平面之動作(於此處，為2個平面之讀出動作)同時(並行)開始。
＜時刻t23＞ 如圖15所示，於時刻t23，各平面200之優先度框PB自狀態STA22變成狀態STA23。
如圖16所示，本例中，於針對某平面之動作中(待命/忙碌信號RBnx為"L"位準之期間內)，由控制器5發佈針對其它平面之指令。
於待命/忙碌信號RBnx為"L"位準之期間內之時刻t23，記憶體控制器5基於圖10(b)之指令協定，將指令CMDx、CMDa、CMDb、及位址ADR發送至快閃記憶體1。
於此處，特殊指令(高優先指令)CMDx附加於表示應執行之動作之指令CMDa、COMDb。
於快閃記憶體1中，序列控制電路15基於高優先指令信號CMDx，以對位址ADR所示之平面內之區域優先執行指令CMD之動作之方式，控制各電路之動作。
藉此，以與高優先指令CMDx對應之平面之動作之優先度提高之方式，將快閃記憶體1之優先度框PB之狀態自狀態STA22變更成狀態STA23。
除了藉由複數個信號PRIO、CMDRD、BS、ADR以外，亦藉由與高優先指令CMDx對應之信號HPRIO，將與第2平面200-1對應之優先度框PB2之優先度之值設定為表示最高優先度之"3"。
同時，關於正在以第1優先度("3"之優先度)執行動作之平面200-0、200-2，該等平面之讀出動作之優先度降低。
作為用以變更優先度之控制之具體一例，優先度框PB如下所述，改變所保持之優先度之值。
圖18係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。於圖18中，模式性地表示出了自圖15之狀態STA22向狀態STA23變遷時之優先度框之動作及狀態之變化。
於圖18所示之例中，第1平面200-0之優先度框PB0中，計算電路300藉由包含高優先指令CMDx之指令協定、及其它內部信號之供給，重新計算更新信號NxPRIO-P0。
第1平面200-0之優先度框PB0辨識出信號CMDRD-P1及位址ADR已被激活。優先度框PB0辨識出內部忙碌信號BS-P0、BS-P2已被激活。優先度框PB0辨識出信號HPRIO(高優先指令CMDx)已被激活。
又，對應之平面200-0及其它平面200-1、200-2、200-3之優先度信號(當前之優先度)PRIO供給至計算電路300。
基於優先度信號PRIO、被激活之信號CMDRD-P1、忙碌狀態之內部忙碌信號BS-P0、P2、激活狀態之信號HPRIO，於優先度框PB0中，計算電路300將更新信號NxPRIO-P0之值決定為"2"。
計算電路300將"2"之更新信號NxPRIO-P0輸出至選擇器302。
選擇器302藉由"1"之變更信號PCHG，將更新信號NxPRIO-P0輸出至暫存器301。
暫存器301保持更新信號NxPRIO-P0。藉此，暫存器301之值自"3"降至"2"。
於第1平面200-0之優先度框PB0中，暫存器301輸出與"2"之值對應之優先度信號PRIO-P0。
於第3平面200-2之優先度框PB2中，優先度信號PRIO-P2之值藉由與圖18所示之動作實質上相同之動作，自"3"降至"2"。
於與平面200-0、200-2對應之優先度框PB0、PB2中，優先度信號PRIO-P0、PRIO-PB2之值被設定為表示第2高優先度之"2"。
如此，隨著高優先指令CMDx之輸入，不與高優先指令對應之平面之優先度框PB例如將所保持之優先度之值減去1。
藉此，平面200-0、200-2之讀出動作之優先度被設定為第2優先度。
於與第2平面200-1對應之優先度框PB1中，計算電路300基於與高優先指令CMDx對應之信號HPRIO、及其它信號CMDRD-P1、ADR、BS、PRIO，將更新信號NxPRIO-P1之值決定為"3"。計算電路300將"3"之更新信號NxPRIO-P1經由選擇器302供給至暫存器301。
暫存器301所保持之值藉由與使用圖13所說明之例類似之相同之動作，自"0"變更成"3"。藉此，於優先度框PB1中，暫存器301保持反映高優先指令CMDx(信號HPRIO)之"3"之優先度信號CrPRIO-P1。
於第2平面200-1之優先度框PB1中，暫存器301輸出與"3"之值對應之優先度信號PRIO-P1。
如此，第2平面200-1之讀出動作被設定為第1優先度之動作。
按照以上所述，於本實施形態中，以能最優先執行針對第2平面200-1之動作之方式，控制針對各平面200之動作之優先度。
定序器51基於所設定之優先度，控制對應之平面200之動作。各平面200遵從定序器51之控制，執行特定動作。由於平面200之動作，平面200內會產生負載。
例如，於快閃記憶體1中，存在如下情況，即，於讀出動作中，產生消耗電流瞬間增大之期間。於讀出動作時，選擇平面200-1內之字元線WL及位元線BL會被充電。由於字元線WL之充電及位元線BL之充電，平面200內之消耗電流有可能增大。
本實施形態之快閃記憶體中，於對應之平面200之負載(消耗電流及/或雜訊)有可能增大之時序，定序器51將調停信號PWBS激活。定序器51輸出被激活之信號(例如，"H"位準之信號)PWBS。該調停信號PWBS相對於各定序器51相互輸入輸出。
各定序器51藉由複數個優先度信號PRIO、及複數個調停信號PWBS，控制對應之平面之動作。藉此，各定序器51判斷對應之平面之動作之繼續或待機。
於狀態STA23之期間(自時刻t23至時刻t24之期間)內，執行第2平面200-1之讀出動作。平面200-1之讀出動作於第1及第3平面200-0、200-2之讀出動作開始後開始。
平面200-1之讀出動作之優先度被設定為較平面200-0、200-2之動作之優先度高之值。
例如，於狀態STA23之期間內，與第2平面200-1對應之定序器51-1對應於開始用以給字元線或位元線充電之控制之時序，而將調停信號PWBS-P1激活。定序器51-1將調停信號PWBS-P1之信號位準自"L"位準變成"H"位準。
定序器51-1將"H"位準之調停信號PWBS-P1供給至與其它平面200-0、200-2、200-3對應之定序器51-0、51-2、51-3。藉此，於各定序器51中，判斷及執行第2平面200-1之動作與其它平面之動作之調停。
以下，更加具體地對基於複數個平面之並列動作中之優先度的動作之控制進行說明。
例如，於與信號PWBS-P1之激活偶然相同之時序，於第1平面200-0中，將調停信號PWBS-P0激活。藉此，"H"位準之信號PWBS-P0供給至複數個定序器51。
於動作中，關於第2平面200-1之動作，將優先度框PB1之優先度設定為"3"(第1優先度)，關於第1平面200-0之動作，將優先度框PB2之優先度設定為"2"(第2優先度)。
與第2平面200-1對應之定序器51-1檢測"H"位準之調停信號PWBS-P0。於此處，定序器51-1藉由優先度框PB之輸出，辨識出了與"H"位準之調停信號PWBS-P0對應之平面200-0之動作之優先度低於自身負責之平面200-1之動作之優先度。
藉此，定序器51-1無動作之待機或延遲地，執行第2平面200-1之讀出動作。
對應於第2平面200-1內之字元線/位元線之充電，會產生電流Ib作為快閃記憶體之消耗電流Ix。
定序器51-1於第2平面200-1內之字元線/位元線之充電完成之時序，使調停信號PWBS-P1之信號位準自"H"位準變遷至"L"位準。
另一方面，與第1平面200-0對應之定序器51-0檢測來自與優先度較高("3")之平面200-1對應之定序器51-1之已被激活之調停信號PWBS-P1。第1平面200-0之動作之優先度信號PRIO-P0之值低於第2平面200-1之動作之優先度信號PRIO-P1之值。
藉此，於定序器51-0判斷出對應之第1平面200-0中之配線之充電時序有可能與第2平面200-1中之配線之充電時序重疊之情形時，定序器51-0臨時停止第1平面200-0之讀出動作，或放慢動作速度。
定序器51-0檢測調停信號PWBS-P1自"H"位準變遷至"L"位準之動作，而執行第1平面200-0內之字元線/位元線之充電。對應於第1平面200-0內之字元線/位元線之充電，會產生電流Ic。
第1平面200-0中之電流Ic產生之時序移位至第2平面200-1中之電流Ib產生之時序之後。
其結果，於並行執行之複數個平面200之動作中，優先度較高之平面200-1之動作較優先度較低之平面200-0之動作先執行。
按照以上所述，基於優先度之調停，控制用於各平面之動作之內部處理之時序，藉此使平面內之負載(例如，電流)之產生時序得以分散。
例如，在如狀態STA22之期間(自時刻t22至時刻t23之期間)內之第1或第3平面200-0、200-2之讀出動作般，於執行第2優先度之平面200-0之動作之期間內，未激活第1優先度之讀出動作中之調停信號PWBS(未於複數個平面同時產生電流)時，定序器51-1、51-3以繼續對應之平面200-0、200-2之動作之方式，控制平面200-0、200-2之動作。
藉此，於狀態STA22之期間內，無平面200-0、200-0之動作之延遲地，於平面200-0、200-2之動作中之配線之充電時序，產生電流Ia。
再者，圖16之虛線所示之電流Iz表示電流於複數個平面內實質上同時產生之情形時之電流波形。例如，於電流Ib與電流Ic同時產生之情形時，電流Iz作為消耗電流Ix產生於快閃記憶體1內。電流Iz之峰值高於各平面之單獨之電流(例如，電流Ib)之峰值。
藉由如本實施形態般，使複數個平面內之電流之產生時序分散，能降低於快閃記憶體內產生之消耗電流之峰值。
＜時刻t24＞ 如圖15所示，若與"3"之優先度對應之平面200-1之讀出動作結束，則各平面200之優先度框PB之狀態自狀態STA23變成狀態STA24。
如下所述，自狀態STA23向狀態STA24之變化係因快閃記憶體1之內部狀態信號之變化而發生。
如上述圖14所示，例如，隨著第2平面200-1之讀出動作之結束，第2平面200-1之內部忙碌信號BS-P1之狀態自激活狀態("H"位準)變成未激活狀態("L"位準)。
對優先度框PB1，供給自身之當前之優先度信號PRIO-P1、以及來自其它優先度框PB0、PB2、PB3之優先度信號PRIO-P0、PRIO-P2、PRIO-P3。
藉此，藉由使用該等信號之計算電路300之計算處理，第2平面200-1之優先度框PB1將優先度信號PRIO-P1之值自"3"變成"0"。
如此，如優先度框PB1般，各優先度框PB能一面監控與複數個平面200之動作相關之優先度信號之設定狀況，一面靈活地設定自身應保持之優先度。
圖19係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。於圖19中，表示出了自圖15之狀態STA23向狀態STA24變遷時之優先度框之動作及狀態之變化。
如圖19所示，於第1平面200-0之優先度框PB0中，計算電路300對應於隨著平面200-1之動作之完成而發生的內部忙碌信號BS-P1自"H"位準向"L"位準之變化，輸出"3"之更新信號NxPRIO-P0。
"3"之更新信號NxPRIO-P0經由選擇器302，保持於暫存器301內。如此，於優先度框PB0中，暫存器301所保持之優先度上升。暫存器301輸出"3"之優先度信號PRIO-P0。
藉由與圖19之動作相同之動作，第1及第3平面200-0、200-2之優先度框PB2之值亦自"2"變成"3"。
以此方式，於此前一直最優先執行之平面200-1之動作結束後，第1及第3平面200-0、200-2之讀出動作自第2位優先度之動作變更成最優先之動作。
＜時刻t25＞ 若第1平面200-0及第3平面200-2之讀出動作結束，則各平面之內部狀態信號發生變化。
藉此，於時刻t25，複數個平面之狀態如下所述，自狀態STA24變成狀態STA25。
圖20係用以說明本實施形態之快閃記憶體之動作時的平面之動作之優先度的變化之圖。於圖20中，表示出了自圖15之狀態STA24向狀態STA25之變遷時之優先度框之動作及狀態之變化。
如圖20所示，於第1平面200-0之優先度框PB0中，計算電路300對應於內部忙碌信號BS-P0之自"H"位準向"L"位準之變化，而輸出"0"之更新信號NxPRIO-P0。
選擇器302藉由"1"之信號PCHG，將更新信號NxPRIO-P0輸出至暫存器301。
暫存器301保持"0"之優先度CrPRIO-P0。暫存器301輸出"0"之優先度信號CrPRIO-P0。
藉此，表示第1平面200-0之動作完成。
藉由與圖20之動作相同之動作，第3平面200-2之優先度框PB2之值亦自"3"變成"0"。
自各平面200-0、200-1、200-2讀出之資料於特定時序，自快閃記憶體1發送至記憶體控制器5。如上所述，於發送資料時，快閃記憶體1藉由內部忙碌信號BS(或者，自內部忙碌信號BS產生之信號)，可將哪個平面200能進行資料之讀出(能對哪個平面發佈指令)經由端子RBnx，通知控制器5。伴隨於此，即便於併發執行複數個平面之讀出動作之情形時，控制器5亦能識別出資料為來自哪個平面之資料。
此後，待命/忙碌信號RBnx之信號位準自"L"位準變成"H"位準。
按照以上所述，於本實施形態之快閃記憶體之動作中，複數個平面之動作完成。
再者，於本實施形態中，快閃記憶體之動作中之各平面之狀態STA21~STA25之內容可藉由圖10A至圖10C所示之複數個方法之至少一種而隨時輸出。
如上所述，於本實施形態之快閃記憶體中，複數個平面之動作係基於根據所供給之指令CMDx及快閃記憶體之動作狀況而對各平面設定之優先度(優先順位)，並行執行。
於本實施形態中，複數個平面之動作係基於優先度及調停信號，控制正在執行之動作中之平面內之內部處理之執行之時序。
＜總結＞ 於本實施形態之半導體記憶體及記憶體系統中，半導體記憶體並行執行複數個平面之動作。
於本實施形態中，對複數個平面之動作設定動作之優先度(優先順位)。本實施形態之半導體記憶體優先執行被設定為較高之優先度之動作。
於本實施形態之半導體記憶體中，在執行希望進行平面之間之動作之調停之動作時，表示調停之執行之調停信號相對於對應之平面而被激活。
於本實施形態中，基於優先度及調停信號，控制複數個平面之動作順序(時序)。
例如，存在如下案例，即，於並行執行複數個平面之動作，且每一個平面各自獨立執行動作之情形時，自因動作而產生之負載之觀點出發，於複數個平面同時執行動作並非較佳。
例如，於複數個平面同時執行讀出動作之情形時，有可能隨著較大之消耗電流之產生而導致快閃記憶體之內部電位下降。於此種情形時，快閃記憶體之動作變得不穩定。
本實施形態之快閃記憶體能藉由包含優先度框PB之優先度控制電路52，進行複數個平面200之動作之調停，以避免內部電位下降之不良狀況。
在基於調停信號檢測出執行優先度較高之動作之平面中的配線之充電時序有可能與執行優先度較低之動作之平面中的充電時序重疊之情形時，半導體記憶體將執行優先度較低之動作之平面中的配線之充電設定為等待狀態(或緩行狀態)。藉此，於本實施形態中，快閃記憶體內之控制電路優先執行執行優先度較高之動作之平面中的配線之充電。
因此，本實施形態之半導體記憶體能避免複數個平面中之電流之產生時序重疊。故此，本實施形態之半導體記憶體能降低於複數個平面之動作中產生之消耗電流之峰值。
其結果，本實施形態之半導體記憶體能抑制較大之消耗電流之產生所引發之內部電位之降低。
因此，本實施形態之半導體記憶體能謀求動作之穩定化。
本實施形態之半導體記憶體係基於優先度，而控制並行執行之複數個平面之動作之時序。又，本實施形態之半導體記憶體中，於判斷出正在執行優先度較高之動作之平面中的配線之充電(電流之產生)時序不與正在執行優先度較低之動作之平面中的充電時序重疊之情形時，優先度較低之動作能先於優先度較高之動作而執行。
藉此，本實施形態之半導體記憶體及記憶體系統能避免記憶體系統之動作之停滯，從而能謀求動作之效率化。
綜上所述，本實施形態之半導體記憶體及記憶體系統能改善動作特性。
[2]第2實施形態 參照圖21至圖25，對第2實施形態之半導體記憶體及記憶體系統進行說明。
於本實施形態之半導體記憶體及記憶體系統中，記憶體控制器能任意設定各平面應執行之動作之優先度(優先順位)。藉此，本實施形態之半導體記憶體及記憶體系統能構成對於半導體記憶體之動作之控制而言自由度更高之系統。
其結果，本實施形態之半導體記憶體及記憶體系統能提高記憶體及系統之方便性。
如下所述，本實施形態之半導體記憶體及記憶體系統設定動作之優先順位，而控制複數個平面之並行動作。
(a)構成例 參照圖21至圖23，對本實施形態之半導體記憶體(例如，快閃記憶體)之構成例進行說明。
＜序列控制電路＞ 圖21係用以說明第2實施形態之快閃記憶體之構成例之方塊圖。於圖21中，抽選圖示出了本實施形態之快閃記憶體之序列控制電路之主要部分。
如圖21所示，於本實施形態之快閃記憶體中，序列控制電路15進而包含指令解碼器57、及資料解碼器58。
對指令解碼器57及資料解碼器58，供給來自輸入緩衝器電路101之信號CNT、及來自輸入緩衝器電路102之信號DIN。
指令解碼器57輸出信號PC。信號PC供給至優先度控制電路52。
信號PC係能將特定平面之動作之優先度之值設定為被外部指示之值之控制信號。信號PC係根據來自記憶體控制器5(或主機裝置600)之指令而產生。
資料解碼器58輸出信號PDT。信號PDT供給至優先度控制電路52中之複數個優先度框PB。
信號PDT係作為I/O信號DIN自記憶體控制器5發送至快閃記憶體1之資料。信號PDT係表示被記憶體控制器5(或主機裝置600)命令之動作之優先度之信號(資料、資訊)。
以下，將信號PDT稱作優先度設定資料。
＜優先度框＞ 圖22係表示本實施形態之快閃記憶體中之優先度控制電路52內之優先度框的構成例之一例之方塊圖。於圖22中，表示出了與第1平面對應之優先度框PB0。但與其它平面對應之優先度框之內部構成與圖22所示之構成實質上相同。
如圖22所示，優先度設定資料PDT供給至優先度框PB之計算電路300。
信號PCHG對應於控制信號PC之激活，被優先度控制電路52自"0(L)"位準變遷至"1(H)"位準。
於各優先度框PB中，計算電路300進行使用優先度控制電路52中所輸入之優先度設定資料PDT之計算處理。藉此，計算電路300決定更新信號NxPRIO。
以此方式，於本實施形態之快閃記憶體中，使更新信號NxPRIO(NxPRIO-P0~NxPRIO-P3)反映優先度設定資料PDT所表示之值。
於將"1"位準之信號PCHG供給至選擇器302之情形時，計算電路300之輸出信號經由選擇器302，提取至暫存器301。
＜指令協定＞ 圖23係表示本實施形態之快閃記憶體及記憶體系統中之指令協定之圖。
圖23(a)表示讀出指令之指令協定。圖23(a)表示與圖9(a)相同之指令協定。
圖23(b)表示本實施形態之快閃記憶體及記憶體系統中所使用之指令協定。
如圖23(b)所示，優先度設定資料PDT伴有指令(圖中之"YYh")CMDy地，自記憶體控制器供給至快閃記憶體1。
為了收發優先度設定資料PDT，而對優先度設定資料PDT附加指令CMDy。
指令CMDy係用以設定此後開始執行之動作之優先度、及/或變更正在執行之動作之優先度(優先順位)之指令。以下，將指令CMDy稱作優先度設定指令。
優先度變更指令CMDy輸入至優先度控制電路52內之指令解碼器57。指令解碼器57對優先度變更指令CMDy進行解析。藉此，產生指令解碼器信號PC。其結果，於優先度框PB中，設定為能設定/變更優先度之狀態。
於優先度設定指令CMDy及優先度設定資料PDT之後緊隨著指令CMD及位址ADR。於圖23(b)之指令協定中，優先度設定資料PDT之後之指令CMD及位址ADR係設定或變更優先度之平面之動作之指令及動作對象之位址。
例如，亦可為於藉由優先度設定指令CMDy及優先度設定資料PDT，變更正在執行之動作之優先度時，重新發送指令CMD及位址ADR。
再者，亦可為優先度設定指令CMDy及優先度設定資料PDT包含與優先度之設定/變更之對象平面(及動作)相關之資訊。於此種情形時，要變更與已經發送完畢之指令對應之動作之優先度時，亦可為不重新發送動作指令及位址，而僅將優先度設定指令CMDy及優先度設定資料PDT自記憶體控制器5發送至快閃記憶體1。
與第1實施形態同樣地，本實施形態之快閃記憶體能輸出優先度。記憶體控制器5基於自快閃記憶體1輸出之優先度，能決定所要設定/變更之優先度之值。
(b)動作例 參照圖24及圖25，對本實施形態之快閃記憶體及記憶體系統之動作例進行說明。於此處，亦適當參照圖1至圖22，對本實施形態之快閃記憶體及記憶體系統進行說明。
圖24係用以說明本實施形態之快閃記憶體之動作例中的複數個平面之優先度之變化之圖。於圖24所示之例中，對因複數個平面之同時動作而發生平面之間之動作之調停的案例進行說明。
圖25係用以說明相對於本實施形態之快閃記憶體之動作狀況而發生的各種信號之變化之時序圖。圖25之橫軸對應於時間。於圖25中，表示出了I/O信號IOx、待命/忙碌信號RBnx、調停信號PWBS、及電流Ix。
於圖24及圖25所示之例中，複數個平面之讀出動作係一面藉由內部處理及來自外部(例如，記憶體控制器)之指示被變更動作之優先順位而一面並行執行。
於本實施形態中，按照以下之流程，執行複數個平面之動作。
於第1平面200-0之讀出動作開始後，藉由來自記憶體控制器5之指示，以最高優先順位執行第2平面200-1之讀出動作。此時，正在執行之第1平面200-0之讀出動作之優先順位降低。
第2平面200-1之讀出動作之優先順位藉由來自記憶體控制器5之指示，被變更成最低優先順位。
第3平面200-2之讀出動作藉由來自記憶體控制器5之指示，被以最高優先順位執行。
第1平面200-0之讀出動作先行完成。其次，第3平面200-2之讀出動作完成。最後，第2平面200-1之讀出動作完成。
以下，更加具體地對本實施形態之記憶體系統及快閃記憶體之動作例進行說明。
＜時刻t31＞ 如圖24及圖25所示，於時刻t31，快閃記憶體1之各平面200中，各優先度框PB具有狀態STA31。狀態STA31係於快閃記憶體1中開始各平面之動作(例如，讀出動作)前之狀態。
各平面200之優先度框PB之狀態被設定為初始狀態(尚未開始讀出動作之狀態)。
於各優先度框PB中，優先度信號PRIO之值被設定為"0"。
＜時刻t32＞ 於時刻t32，藉由指令(例如，讀出指令)CMD之接收，優先度框之狀態自狀態STA31變成狀態STA32。
圖23(a)所示之指令CMDa、CMDb、及位址ADR自記憶體控制器5發送至快閃記憶體1。
藉此，於時刻t32，開始第1平面200-0之讀出動作。
與上述圖17之動作實質上同樣地，於與第1平面200-0對應之優先度框PB0中，暫存器301所保持之優先度信號PRIO-P0之值自"0"變成"3"。
序列控制電路15將待命/忙碌信號RBnx之信號位準自"H"位準變成"L"位準。
＜時刻t33＞ 於快閃記憶體1接收到針對第1平面200-0之指令後，記憶體控制器5將優先度設定指令CMDy、優先度設定資料PDT、指令CMDa、CMDb、及位址ADR發送至快閃記憶體1。指令CMDy及優先度設定資料PDT於指令CMD及位址ADR之前發送。
快閃記憶體1接收優先度設定指令CMDy、優先度設定資料PDT、指令CMD、及位址ADR。
以基於優先度設定指令CMDy及優先度設定資料PDT，設定第2平面200-1之動作之優先度之方式，變更各優先度框PB之狀態。
於本例中，藉由包含優先度設定指令CMDy及優先度設定資料PDT之指令協定，將第2平面200-1之動作之優先度設定為與優先度設定資料PDT對應之值。
優先度設定指令CMDy供給至快閃記憶體1內之指令解碼器57。指令解碼器57對優先度設定指令CMDy進行解析。藉此，信號PC被激活。
優先度設定資料PDT供給至資料解碼器58。資料解碼器58對所供給之優先度設定資料PDT進行解析。優先度設定資料PDT之解析結果作為用以計算更新信號NxPRIO之信號之一，供給至複數個優先度框PB。
藉由被激活之信號PC，優先度控制電路52及優先度框PB辨識出要將與連同所供給之指令CMDy一併接收到之指令對應之動作的優先度設定(變更)為基於優先度設定資料PDT之值。
藉由使用優先度設定資料PDT之計算處理，決定更新信號NxPRIO之值。
例如，於圖24及圖25之例中，優先度設定資料PDT被設定為與"3"之優先度對應之資料(值)。
於時刻t33，除了各種信號CMDRD、BS、PRIO以外，亦將信號PC及優先度設定資料PDT供給至各優先度框PB。
各優先度框PB辨識出複數個信號CMDRD、BS、PRIO、PC、及優先度設定資料PDT係針對第2平面200-1之優先度框PB1之信號。
藉此，於優先度框PB1中，暫存器301內之優先度PRIO-P1基於信號自"0"變更成"3"。
另一方面，於第1平面200-0之優先度框PB0中，基於信號CMDRD、BS、PRIO、PC、及優先度設定資料PDT，藉由與圖18之動作類似之動作，暫存器301內之優先度信號PRIO-P0(CrPRIO-P0)自"3"降至"2"。
＜時刻t34＞ 圖24及圖25之例中，於快閃記憶體1接收到針對第2平面200-1之指令後，記憶體控制器5將針對其它平面之指令發送至快閃記憶體1。
於此處，要變更正在第2平面200-1中執行之動作之優先度之情形時，記憶體控制器5會於發送針對其它平面之指令(及位址)前，將針對正在執行動作之第2平面200-1之優先度設定指令CMDy及優先度設定資料PDT發送至快閃記憶體1。
於時刻t34，藉由包含優先度設定指令CMDy之指令協定之接收，快閃記憶體1之各平面200之動作之優先度之狀態自狀態STA33變成狀態STA34。
於本例中，基於包含優先度設定指令CMDy及優先度設定資料PDT之指令協定，變更第2平面200-1之動作之優先度。
如上所述，優先度設定指令CMDy之解析結果(信號PC)及優先度設定資料PDT之解析結果作為用以計算更新信號NxPRIO之信號，供給至複數個優先度框PB。藉由使用優先度設定資料PDT之計算處理，決定更新信號NxPRIO之值。
優先度框PB-P2基於計算處理之結果，變更成與優先度設定資料PDT對應之值，所對應之值。
例如，將優先度設定資料PDT設定為與"1"之優先度對應之資料(值)。
藉此，第2平面200-1之優先度信號PRIO-P1之值自"3"降至"1"。
於發送用以變更針對第2平面200-1之優先度之指令後，記憶體控制器5將針對第3平面200-2之指令CMD及位址ADR發送至快閃記憶體1。於此處，為了設定針對第3平面200-2之動作之優先度，而發送優先度設定指令CMDy及優先度設定資料PDT。藉由優先度設定指令CMD及優先度設定資料PDT，以將第3平面200-2之讀出動作設定為最優先順位之方式，執行各平面200之動作之優先度之設定。
藉此，第3平面200-2之優先度信號PRIO-P2之值被設定為"3"。
第1平面200-0之優先度信號PRIO-P0之值被維持為"2"。又，第2平面200-1之優先度信號PRIO-P1之值被維持為"1"。
以此方式，於時刻t34，藉由優先度設定指令CMDy及優先度設定資料PDT，將第2平面200-1之讀出動作之優先度變更成較第1及第3平面200-0、200-2之讀出動作之優先度低之優先度。
其結果，於以優先執行第3平面200-2之讀出動作之方式，將第3平面200-2之讀出動作之優先度設定為最高值之狀態下，開始第3平面200-2之讀出動作。
如第1實施形態中所說明般，基於優先度信號PRIO及調停信號PWBS，以各平面200中之負載(電流及/或雜訊)之產生時序不重疊之方式，較其它平面200之讀出動作優先地執行針對第3平面200-2之讀出動作。例如，於將優先度被設定為低於第3平面之動作之優先度之平面之動作設定為緩行狀態或等待狀態之狀態下，執行第3平面200-2之讀出動作。
藉此，以複數個平面200之負載之產生時序不重疊之方式，將執行優先度較低之動作之平面之負載之產生時序移位至執行優先度較高之動作之平面之負載之產生時序後。
再者，於記憶體控制器5發送優先度設定指令CMDy之情形時，例如，亦可為於發送優先度設定指令CMDy及優先度設定資料PDT前，藉由圖10之優先度輸出指令，將快閃記憶體1內之各平面之優先度輸出至記憶體控制器5。藉此，基於所輸出之優先度，記憶體控制器5能適當控制優先度設定資料PDT之值。
＜時刻t35＞ 於時刻t35，各平面200之動作之狀態自狀態STA34變成狀態STA35。
於未發生調停所致之內部處理之移位之情形時，優先度較低之動作有可能於優先度較高之動作之前結束。
例如，於自時刻t34至時刻t35之期間內，第1平面200-0之第2優先度之讀出動作結束。
藉此，第1平面200-0之內部忙碌信號BS-P0被去激活。"L"位準之內部忙碌信號BS-P0供給至各優先度框PB。第1平面200-0之優先度框PB0中所保持之優先度信號PRIO-P0自"2"變成"0"。
隨著第1平面200-0之動作之完成，基於"L"位準之內部忙碌信號BS-P0，第2平面200-1之動作之優先度自"1"升至"2"。再者，於本例中，第2平面200-1之動作之優先度亦可維持為"1"之值。
又，第3平面200-2之動作係與第2平面200-1之動作並行執行。
例如，藉由與第3平面200-2相關之"H"位準之調停信號PWBS-P2之檢測，定序器51-1、51-2基於優先度信號PRIO，以第2平面200-1中之電流之產生時序移位至第3平面200-2中之電流之產生時序之後之方式，控制對應之平面200-1、200-2之動作時序。
以此方式，調停複數個平面200之動作，以優先執行具有較高之優先度之平面200-2之動作。
藉此，於快閃記憶體1內，平面200之電流之產生時序得以分散。
按照以上所述，第3平面200-2之讀出動作完成。
＜時刻t36＞ 於時刻t36，各平面之動作之狀態如下所述，自狀態STA35變成狀態STA36。
若第3平面200-2之讀出動作完成，則優先度框之狀態自狀態STA35變成狀態STA36。
內部忙碌信號BS-P2被去激活。"L"位準之內部忙碌信號BS-P2被供給至各優先度框PB。
藉由讀出動作之結束，第3平面200-2之優先度框PB2內所保持之值自"3"變成"0"。
其結果，於快閃記憶體1中，成為第2平面200-1之未完成之讀出動作正在單獨執行之狀態。
因此，第2平面200-1之優先度框PB內所保持之優先度自"2"變成"3"。再者，本例中，於自複數個平面之並列動作轉變成1個平面之單獨動作之情形時，第2平面200-1之優先度框PB1內所保持之優先度之值亦可不變。
＜時刻t37＞ 於時刻t37，第2平面200-1之讀出動作完成。藉由讀出動作之結束，第2平面P1之優先度框PB內所保持之值PRIO-P1自"3"變成"0"。
藉此，各平面之動作之狀態自狀態STA36變成狀態STA37。
其結果，快閃記憶體1內之所有平面200成為未執行動作(例如，讀出動作)之狀態。
再者，如上所述，自平面200讀出之資料於合適之時序自快閃記憶體1發送至記憶體控制器5。與上述實施形態同樣地，為了將能否自平面200讀出資料(能否發佈新之指令)之訊息通知記憶體控制器5，內部忙碌信號(或自內部忙碌信號產生之信號)亦可經由端子RBnx自快閃記憶體1發送至記憶體控制器5。
按照以上所述，本實施形態之快閃記憶體中之複數個平面之並列動作結束。
再者，於本實施形態中，快閃記憶體之動作中之各平面之狀態STA31~STA37之內容可藉由圖10A至圖10C所示之多種方法中之至少一種而隨時輸出。
於本實施形態之快閃記憶體及記憶體系統中，包含高優先指令CMDx之指令協定與包含優先度設定指令CMDy之指令協定可併用。
＜總結＞ 如本實施形態般，藉由來自記憶體控制器之指令，能自快閃記憶體1之外部變更平面之動作之優先度。
藉此，本實施形態之半導體記憶體及記憶體系統能提高動作之自由度。
又，本實施形態之半導體記憶體及記憶體系統能靈活地應對連接於半導體記憶體之裝置之動作狀況及要求。
因此，本實施形態之半導體記憶體及記憶體系統能提高系統之管理/運用之自由度。
綜上所述，本實施形態之半導體記憶體及記憶體系統能改善動作特性。
[3]第3實施形態 對第3實施形態之半導體記憶體及記憶體系統進行說明。
作為上述實施形態之半導體記憶體及記憶體系統之動作例，表示出了快閃記憶體之讀出動作之執行例。
快閃記憶體執行之動作亦可為狀態讀出。
狀態讀出係將表示在快閃記憶體內執行之動作(讀出、寫入、及抹除)成功與否之狀態資訊自快閃記憶體傳輸至記憶體控制器之動作。藉此，記憶體控制器能確認快閃記憶體內之動作成功與否。
於上述實施形態中執行之各平面之動作並不限於讀出動作，亦可為寫入動作或抹除動作。
本實施形態中，於各平面並行執行之動作並不限於相同動作，亦可為讀出動作、寫入動作、及抹除動作混合存在。
[4]其它 作為本實施形態之半導體記憶體，例示出了快閃記憶體。
但本實施形態之記憶體只要為具有複數個平面(能並列動作之控制單位)之記憶體裝置即可。
例如，本實施形態之記憶體裝置(半導體記憶體)亦可為ReRAM(Resistive Random Access Memory，電阻隨機存取記憶體)、MRAM(Magnetic Random Access Memory，磁阻隨機存取記憶體)、DRAM或SRAM。
對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其它各種實施形態加以實施，可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2017-230595號(申請日：2017年11月30日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
00h‧‧‧信號
30h‧‧‧信號
1‧‧‧快閃記憶體
5‧‧‧記憶體控制器
9‧‧‧記憶體系統
10‧‧‧I/O電路
15‧‧‧序列控制電路
19‧‧‧多工器
20‧‧‧核心電路
51‧‧‧定序器
51-0‧‧‧定序器
51-1‧‧‧定序器
51-2‧‧‧定序器
51-3‧‧‧定序器
52‧‧‧優先度控制電路
53‧‧‧指令解碼器
53-0‧‧‧指令解碼器
53-1‧‧‧指令解碼器
53-2‧‧‧指令解碼器
53-3‧‧‧指令解碼器
53-4‧‧‧指令解碼器
54‧‧‧指令解碼器
55‧‧‧指令解碼器
56‧‧‧位址緩衝器
57‧‧‧指令解碼器
58‧‧‧資料解碼器
59‧‧‧多工器
101‧‧‧輸入緩衝器電路
102‧‧‧輸入緩衝器電路
103‧‧‧輸出緩衝器電路
104‧‧‧輸出緩衝器電路
150‧‧‧平面控制電路
150-0‧‧‧第1平面控制電路
150-1‧‧‧第2平面控制電路
150-2‧‧‧第3平面控制電路
150-3‧‧‧第4平面控制電路
159‧‧‧共通控制電路
200‧‧‧平面
200-0‧‧‧第1平面
200-1‧‧‧第2平面
200-2‧‧‧第3平面
200-3‧‧‧第4平面
201‧‧‧記憶單元陣列
202‧‧‧列控制電路
203‧‧‧感測放大器電路
204‧‧‧資料保持電路
205‧‧‧源極線驅動器
222‧‧‧NAND串(記憶單元串)
300‧‧‧計算電路
301‧‧‧暫存器
302‧‧‧選擇器
500‧‧‧儲存裝置
600‧‧‧主機裝置
990‧‧‧資料匯流排
991‧‧‧資料匯流排
999‧‧‧資料匯流排
A1‧‧‧位址信號
A2‧‧‧位址信號
A3‧‧‧位址信號
A4‧‧‧位址信號
A5‧‧‧位址信號
Ax‧‧‧位址信號
ADR‧‧‧位址
ADR-P0‧‧‧位址
ADR-P1‧‧‧位址
ADR-P2‧‧‧位址
ADR-P3‧‧‧位址
ALEx‧‧‧位址鎖存賦能信號
BK(BK0、BK1、BK2、…)‧‧‧塊
BL(BL0~BL(n-1))‧‧‧位元線
BS‧‧‧內部忙碌信號
BS-P0‧‧‧內部忙碌信號
BS-P1‧‧‧內部忙碌信號
BS-P2‧‧‧內部忙碌信號
BS-P3‧‧‧內部忙碌信號
CEnx‧‧‧晶片賦能信號
CLEx‧‧‧指令鎖存賦能信號
CLK‧‧‧時脈信號
CMD‧‧‧指令
CMDa‧‧‧指令
CMDb‧‧‧指令
CMDx‧‧‧指令
CMDy‧‧‧指令
CMDz‧‧‧指令
CMDv‧‧‧指令
CMDRD‧‧‧解碼指令信號(解碼信號)
CMDRD-P0‧‧‧解碼指令信號(解碼信號)
CMDRD-P1‧‧‧解碼指令信號(解碼信號)
CMDRD-P2‧‧‧解碼指令信號(解碼信號)
CMDRD-P3‧‧‧解碼指令信號(解碼信號)
CNT‧‧‧內部控制信號信號
CTL‧‧‧核心控制信號
CTL-P0‧‧‧核心控制信號
CTL-P1‧‧‧核心控制信號
CTL-P2‧‧‧核心控制信號
CTL-P3‧‧‧核心控制信號
CrPRIO-P1‧‧‧信號
Da‧‧‧信號
Db‧‧‧信號
Dc‧‧‧信號
DIN‧‧‧I/O信號信號
DOUT‧‧‧信號
HPRIO‧‧‧高優先指令信號
Ia‧‧‧電流
Ib‧‧‧電流
Ic‧‧‧電流
IOx＜1:0＞‧‧‧I/O端子(I/O線)
IOx＜3:2＞‧‧‧I/O端子(I/O線)
IOx＜5:4＞‧‧‧I/O端子(I/O線)
IOx＜7:0＞‧‧‧I/O端子(I/O線)
IOx＜7:2＞‧‧‧I/O端子(I/O線)
IOx＜7:6＞‧‧‧I/O端子(I/O線)
Ix‧‧‧電流
Iz‧‧‧電流
MC‧‧‧記憶單元
NxPRIO-P1‧‧‧信號
PB‧‧‧優先度框
PB0‧‧‧優先度框
PB1‧‧‧優先度框
PB2‧‧‧優先度框
PB3‧‧‧優先度框
PC‧‧‧指令解碼器信號
PCHG‧‧‧切換信號
PDT‧‧‧優先度設定資料
POUT‧‧‧控制信號
PRIO‧‧‧優先度信號
PRIO-P0‧‧‧優先度信號
PRIO-P1‧‧‧優先度信號
PRIO-P2‧‧‧優先度信號
PRIO-P3‧‧‧優先度信號
PRIOz‧‧‧優先度信號
PWBS‧‧‧調停信號
PWBS-P0‧‧‧調停信號
PWBS-P1‧‧‧調停信號
PWBS-P2‧‧‧調停信號
PWBS-P3‧‧‧調停信號
RB‧‧‧內部待命/忙碌信號信號
RBnx‧‧‧待命/忙碌信號
REnx‧‧‧讀出賦能信號
SGD(SGD0~SGD3)‧‧‧汲極側選擇閘極線
SGS(SGS0、SGS1)‧‧‧源極側選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STA11‧‧‧狀態
STA12‧‧‧狀態
STA13‧‧‧狀態
STA21‧‧‧狀態
STA22‧‧‧狀態
STA23‧‧‧狀態
STA24‧‧‧狀態
STA25‧‧‧狀態
STA31‧‧‧狀態
STA32‧‧‧狀態
STA33‧‧‧狀態
STA34‧‧‧狀態
STA35‧‧‧狀態
STA36‧‧‧狀態
STA37‧‧‧狀態
SU(SU0、SU1、SU2、…)‧‧‧串單元
t11‧‧‧時刻
t12‧‧‧時刻
t13‧‧‧時刻
t21‧‧‧時刻
t22‧‧‧時刻
t23‧‧‧時刻
t24‧‧‧時刻
t25‧‧‧時刻
t31‧‧‧時刻
t32‧‧‧時刻
t33‧‧‧時刻
t34‧‧‧時刻
t35‧‧‧時刻
t36‧‧‧時刻
t37‧‧‧時刻
WEnx‧‧‧寫入賦能信號
WL(WL0~WL(m-1))‧‧‧字元線
WPnx‧‧‧寫入保護信號
XXh‧‧‧信號
YIO‧‧‧內部資料信號
YYh‧‧‧信號
ZAh‧‧‧信號
ZBh‧‧‧信號
ZCh‧‧‧信號
ZDh‧‧‧信號
ZZh‧‧‧信號
圖1係表示第1實施形態之半導體記憶體及記憶體系統之一例之模式圖。 圖2係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖3係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖4係表示第1實施形態之半導體記憶體之構成例之等效電路圖。 圖5係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖6係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖7係表示第1實施形態之半導體記憶體之構成例之方塊圖。 圖8係用以說明第1實施形態之半導體記憶體之圖。 圖9(a)及(b)係表示第1實施形態之半導體記憶體之指令協定之圖。 圖10A係表示第1實施形態之半導體記憶體之指令協定之圖。 圖10B係表示第1實施形態之半導體記憶體之指令協定之圖。 圖10C係表示第1實施形態之半導體記憶體之指令協定之圖。 圖11係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖12係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖13係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖14係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖15係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖16係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖17係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖18係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖19係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖20係用以說明第1實施形態之半導體記憶體之動作例之圖。 圖21係表示第2實施形態之半導體記憶體之構成例之方塊圖。 圖22係表示第2實施形態之半導體記憶體之構成例之方塊圖。 圖23(a)及(b)係表示第2實施形態之半導體記憶體之指令協定之圖。 圖24係用以說明第2實施形態之半導體記憶體之動作例之圖。 圖25係用以說明第2實施形態之半導體記憶體之動作例之圖。

Claims (7)

  1. 一種半導體記憶體，其具備： 第1平面，其包含第1記憶單元陣列； 第2平面，其包含第2記憶單元陣列；及 控制電路，其包含保持第1優先度之第1電路、及保持第2優先度之第2電路，並控制上述第1及第2平面之動作；且 於並行執行針對上述第1平面之上述第1優先度之第1動作與針對上述第2平面之上述第2優先度之第2動作之情形時， 於上述第2優先度高於上述第1優先度時，上述控制電路以上述第1動作內之第1處理之時序不與上述第2動作內之第2處理之時序重疊之方式，控制上述第1處理。
  2. 如請求項1之半導體記憶體，其中 上述控制電路包含與上述第1平面對應之第1定序器、及與上述第2平面對應之第2定序器，且 上述第2定序器輸出表示上述第2處理之開始之第1信號， 上述第1定序器基於上述第1信號，控制上述第1處理開始之時序。
  3. 如請求項2之半導體記憶體，其中 上述第1信號係基於上述第2處理引發之電流消耗量而輸出。
  4. 如請求項1至3中任一項之半導體記憶體，其中 上述第1及第2電路基於用於上述第1及第2平面之動作之指令、表示上述第1及第2平面之選擇區域之位址、以及分別表示上述第1及第2平面之動作狀況之第2信號，分別設定上述第1及第2優先度之值。
  5. 如請求項1至3中任一項之半導體記憶體，其中 上述控制電路自控制器接收指示上述第1動作之優先度之變更之第1指令，且 上述控制電路基於上述第1指令，將上述第1動作之優先度自上述第1優先度變更成第3優先度。
  6. 如請求項1至3中任一項之半導體記憶體，其中 上述控制電路自控制器接收指示上述第1動作之優先度之發送之第2指令，且 上述控制電路基於上述第2指令，將上述第1優先度發送至上述控制器。
  7. 如請求項1至3中任一項之半導體記憶體，其中 藉由對上述第1處理之控制，於上述第2處理引發之上述第2平面內之電流之後，產生上述第1處理引發之上述第1平面內之電流。
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