TW201324533A - 積體電路、包含該積體電路之系統、及該系統之操作方法 - Google Patents

Abstract

一種系統包含：一第一晶片，其經組態以供應一訓練指令；及一第二晶片，其經組態以回應於該訓練指令將用於執行一操作的一所量測時間傳送至該第一晶片。

Description

積體電路、包含該積體電路之系統、及該系統之操作方法

本發明之例示性實施例係關於一種積體電路晶片，且更特定言之係關於一種用於設定針對積體電路晶片之效能的最佳潛時之技術。

本申請案主張2011年8月16日申請之韓國專利申請案第10-2011-0081317號之優先權，該案之全文以引用的方式併入本文中。

積體電路晶片藉由傳輸資料或信號或者接收來自相鄰晶片之資料或信號來與相鄰晶片通信。舉例而言，當記憶體控制器將讀取指令施加至記憶體時，記憶體將所儲存資料傳送至記憶體控制器。此處，記憶體可在延遲情況下將資料輸出至記憶體控制器，其中回應於讀取指令，延遲可在擷取所儲存資料及為進行輸出作準備時出現。

當晶片A與晶片B彼此互動時，晶片A請求晶片B執行所要操作。存在延遲，直至晶片B回應於來自晶片A之請求執行操作為止。此延遲稱為潛時。舉例而言，當CAS潛時CL針對記憶體與記憶體控制器之間的指令設定為7且記憶體控制器將讀取指令施加至記憶體時，記憶體在自施加讀取指令之時間起7個時脈之後將資料傳送至記憶體控制器。

根據新近趨勢，積體電路晶片可以若干電力供應電壓位準操作。然而，當積體電路晶片之操作的電力供應電壓改 變時，積體電路晶片之操作速度可改變。此處，最佳地設定晶片之間的潛時而不管操作速度之改變為有用的。

本發明之一實施例係針對一組態，其中一主控晶片將一操作指令施加至一受控晶片，且基於關於該受控晶片之操作速度的資訊設定一最佳潛時。

根據一實例，該主控晶片可偵測該受控晶片之該操作速度之一改變，該改變起源於施加至該受控晶片之電力供應電壓的一改變；且設定針對該受控晶片藉以操作之該電力供應電壓之每一位準的一最佳潛時。

根據本發明之一實施例，一種系統包含：一第一晶片，其經組態以供應一訓練指令；及一第二晶片，其經組態以回應於該訓練指令將用於執行一操作的一所量測時間傳送至該第一晶片。

根據本發明之另一實施例，一種積體電路晶片包含：一解碼器，其經組態以藉由解碼一或多個指令信號而產生一信號；一內部電路，其經組態以執行對應於一訓練指令之一操作；及一儲存電路，其經組態以儲存用於執行該操作之一所量測時間。

根據本發明之再一實施例，一種用於操作一積體電路晶片之方法包含：將一第一電力供應電壓供應至該積體電路晶片；在該積體電路晶片以該第一電力供應電壓操作之同時將一訓練指令輸出至該積體電路晶片；量測該積體電路晶片之用於執行對應於該訓練指令之一操作的一第一操作 時間；儲存該第一操作時間；將一第二電力供應電壓供應至該積體電路晶片；在該積體電路晶片以該第二電力供應電壓操作之同時將該訓練指令供應至該積體電路晶片；量測該積體電路晶片之用於執行對應於該訓練指令之一操作的一第二操作時間；及儲存該第二操作時間。

根據本發明之再一實施例，一種記憶體系統包含：一記憶體，其經組態以傳送自將一訓練指令輸出至該記憶體之一時間至回應於該訓練指令輸出資料之一時間的一所量測資料輸出時間；及一記憶體控制器，其經組態以將該訓練指令輸出至該記憶體且自該記憶體接收該資料。

根據本發明之再一實施例，一種記憶體包含：一記憶胞陣列區，其經組態以儲存資料；一指令解碼器，其經組態以藉由解碼一或多個信號而輸出一訓練指令；一控制電路，其經組態以藉由使該訓練指令延遲而產生一資料輸出信號；一資料輸出電路，其經組態以回應於該資料輸出信號而輸出自該記憶胞陣列區所讀取之該資料；一量測電路，其經組態以量測自輸出該訓練指令之一時間至自該資料輸出電路輸出該資料之一時間所花費的一資料輸出時間；及一儲存電路，其經組態以儲存該所量測資料輸出時間。

下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使 得本發明將為詳盡且完整的，且將會將本發明之範疇充分地傳達給熟習此項技術者。遍及本發明，遍及本發明之各圖及實施例，相似參考數字指代相似部分。

圖1為說明根據本發明之第一實施例的包含第一晶片及第二晶片之積體電路系統的方塊圖。

參看圖1，積體電路系統包含第一晶片110、第二晶片120，及電力供應器130。

第一晶片110為給予第二晶片120指令以執行特定操作之主控晶片，且第二晶片120為執行對應於第一晶片110之指令之操作的受控晶片。舉例而言，第一晶片110可為記憶體控制器，且第二晶片120可為在記憶體控制器之指令下執行讀取操作或寫入操作的記憶體。

電力供應器130向第一晶片110及第二晶片120提供電力供應電壓VDD1及VDD2。自電力供應器130供應至第一晶片110之第一電力供應電壓VDD1的位準與自電力供應器130供應至第二晶片120之第二電力供應電壓VDD2的位準可彼此相同或不同。藉由電力供應器130所供應之第一電力供應電壓VDD1及第二電力供應電壓VDD2的位準可回應於來自第一晶片110的控制信號而改變。根據另一實例，自電力供應器130提供至第一晶片110之第一電力供應電壓VDD1的位準可為恆定的，且第一晶片110可控制電力供應器130改變供應至第二晶片120之第二電力供應電壓VDD2的位準。在圖式中，「CONTROL」意謂在第一晶片110之控制下判定藉由電力供應器130所提供之電力供應的位 準。

第一晶片110輸出訓練指令以執行對第二晶片120之操作X的訓練操作。此處，操作X可為在接收到來自第一晶片110之指令後即藉由第二晶片120執行的任何操作。此操作係藉由X訓練指令表示於圖式中。第二晶片120接著執行操作X、量測執行操作X所花費之時間(稱為用於執行操作X的時間)，且將量測結果傳送至第一晶片110。在改變施加至第二晶片120之第二電力供應電壓VDD2的位準之同時，重複第一晶片110與第二晶片120之間的此互動。第一晶片110可接著判定根據第二電力供應電壓VDD2改變第二晶片120之用於執行操作X之時間的方式。

第二晶片120可以以下兩種方法將對應於「用於執行操作X之時間」的信號傳送至第一晶片110。

(1)無論何時第一晶片110將X訓練指令施加至第二晶片120時，第二晶片120量測用於執行操作X之時間，並將「用於執行操作X之時間」傳送至第一晶片110。換言之，甚至在無自第一晶片110至第二晶片120以傳送對應於用於執行操作X之時間的信號之個別指令的情況下，在第二晶片120結束量測其用於執行操作X之時間時，第二晶片120仍將用於執行操作X的時間自動傳送至第一晶片110。

(2)當第一晶片110將X訓練指令施加至第二晶片120時，第二晶片120量測用於執行操作X之時間且在內部儲存所量測之用於執行操作X的時間，且當第一晶片110將操作時間讀取指令傳輸至第二晶片120以傳輸用於執行操作X的時間 時，第二晶片120傳送所儲存之用於執行操作X的時間。

以下表1例示性地顯示根據第二電力供應電壓VDD2之位準所量測的用於執行操作X之時間。在表1中，用於執行操作X之時間的單位可為用於量化時間之任何相當合適之時間單位。舉例而言，單位可為ms、μs或時脈數目。

當第一晶片110接收到顯示於表1中之資訊時，第一晶片110可判定第二晶片120的用於執行操作X之時間。因此，第一晶片110可容易地控制第二晶片120之操作X的潛時。舉例而言，當第二晶片120之第二電力供應電壓VDD2為1.0 V時，第一晶片110將第二晶片120之操作X的潛時設定為9或9個以上單位之值。此處，操作X之潛時意謂第二晶片120自第一晶片110給予第二晶片120指令以執行操作X之時間起將操作X之結果值傳送至第一晶片110所花費的總時間。當第二晶片120之第二電力供應電壓VDD2為1.3 V時，第一晶片110將第二晶片120之操作X的潛時設定為6或6個以上單位之值。此處，即使改變第二晶片120之第二電力供應電壓VDD2，第一晶片110仍可一貫地使第二晶片120之操作X的潛時值最佳化。

在圖1中，說明為了藉由第一晶片110判定第二晶片120之用於執行操作X的時間之目的在第一晶片110與第二晶片120之間所傳送的資訊。自第一晶片110傳輸至第二晶片120之「X訓練指令」及「操作時間讀取指令」可經由包含複數個信號線之指令頻道或控制頻道傳送，且自第二晶片120傳送至第一晶片110之「用於執行操作X之時間」可經由資料頻道或控制頻道傳送。此處，不管資料或控制頻道之類型，「X訓練指令」及「操作時間讀取指令」自第一晶片110傳送至第二晶片120，且「用於執行操作X之時間」自第二晶片120傳送至第一晶片110。

在圖1中自第一晶片110傳送至第二晶片120之電力供應電壓位準資訊「VDD INFO」為關於當前施加至第二晶片120之第二電力供應電壓VDD2之位準的資訊。

圖2為說明顯示於圖1中之第二晶片120的方塊圖。

參看圖2，第二晶片120包含緩衝器201至203、指令解碼器210、狀況解碼器(case decoder)220、用於執行操作X之電路230、計數器240、儲存電路250，及輸出電路260。

緩衝器201至203接收傳送自第二晶片120外部之信號。第一緩衝器201接收傳送自第一晶片110之一或多個指令信號CMD。在圖式中，「X M」表示，存在M數目個指令信號。第二緩衝器202接收傳送自第一晶片110之一或多個控制信號。在圖式中，「X N」表示，存在N數目個控制信號。第三緩衝器203接收傳送自第一晶片110或另一外部晶片的時脈CLK。

指令解碼器210藉由解碼經由第一緩衝器201所輸入之一或多個指令信號CMD而輸出「X訓練指令」以執行針對操作X的訓練操作。又，指令解碼器210藉由解碼經由第一緩衝器201所輸入之一或多個指令信號CMD而輸出操作時間讀取指令「TIME RD」。指令解碼器210不僅解碼X訓練指令及操作時間讀取指令TIME RD，而且解碼指導待藉由第二晶片120執行之操作的指令，諸如指導執行操作X的指令。然而，就該等指令之進一步描述對於解釋本發明之例示性實施例為不必要的而言，在圖式中並未說明彼等指令。

狀況解碼器220藉由解碼經由第二緩衝器202所輸入之一或多個控制信號輸出電力供應電壓位準資訊「VDD INFO」，該資訊「VDD INFO」表示當前施加至第二晶片120之第二電力供應電壓VDD2的位準。

用於執行操作X之電路230為在第一晶片110之指令下執行操作X的電路。當指令解碼器210輸出X訓練指令時，用於執行操作X之電路230執行操作X。換言之，當指令解碼器210輸出指導執行操作X的指令時，且當指令解碼器210輸出X訓練指令時，用於執行操作X之電路230執行同一操作。自用於執行操作X之電路230所輸出的信號為在回應於X訓練指令執行操作X之後自用於執行操作X之電路230所獲得的結果。舉例而言，若用於執行操作X之電路230為用於執行基於特定方程式之運算的電路，則在X訓練指令被接收時，用於執行操作X之電路230起始基於特定方程式的 運算。當用於執行操作X之電路230結束操作時，用於執行操作X之電路230輸出操作的結果作為輸出信號OUT。當指令解碼器210輸出指令以執行操作X時，用於執行操作X之電路230以相同方式操作。

計數器240為用於量測用於執行操作X之電路230的用於執行操作X之時間的電路。計數器240對自啟用X訓練指令之時間至輸出用於執行操作X之電路230的輸出信號OUT之時間啟用時脈CLK的次數進行計數，且產生時間資訊TIME<0：3>。此處，根據一實例，時間資訊TIME<0：3>為4個位元。

儲存電路250儲存在計數器240中所量測之時間資訊TIME<0：3>。儲存電路250亦接收電力供應電壓位準資訊VDD INFO，且儲存電路250可使時間資訊TIME<0：3>與電力供應電壓位準資訊VDD INFO匹配並儲存兩種資訊。換言之，如表1中所顯示之用於執行操作X之時間TIME<0：3>與電力供應電壓資訊可彼此匹配並一起儲存於儲存電路250中。當操作時間讀取指令TIME RD傳送至儲存電路250時，儲存於儲存電路250中之資訊傳送至輸出電路260，且輸出電路260又將資訊傳送至第一晶片110。在正常操作(亦即，並非訓練操作)期間，輸出電路260將由於在用於執行操作X之電路230中執行操作X所產生之輸出信號OUT傳送至第一晶片110。

圖3為說明顯示於圖1及圖2中之積體電路系統之操作的流程圖。參看圖3，描述顯示於圖1及圖2中之積體電路系 統的總體操作。

在步驟S310中，將具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2施加至第二晶片120。如上文所描述，施加至第二晶片120之第二電力供應電壓VDD2的位準係藉由第一晶片110控制電力供應器130來判定。

在第二晶片120以具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2操作的同時，執行步驟S311至S313之處理程序。在步驟S311中，將指示用於執行操作X之時間之量測的X訓練指令自第一晶片110施加至第二晶片120。在步驟S312中，第二晶片120在內部執行操作X且量測用於執行操作X之時間。如參看圖2較早描述，自施加X訓練指令之時間至輸出用於執行操作X之電路230的輸出信號OUT之時間來量測用於執行操作X之時間。在步驟S313中，將在步驟S312中所量測的用於執行操作X之時間儲存於第二晶片120內部之儲存電路250中。此時，量測第二晶片120在具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2下執行操作X所花費之時間量的操作終止。

在步驟S320中，將施加至第二晶片120之第二電力供應電壓VDD2的位準自第一位準(例如，1.0 V)改變至第二位準(例如，1.2 V)。施加至第二晶片120之第二電力供應電壓VDD2的位準之改變係藉由自第一晶片110至電力供應器130之控制信號/指令來控制。

此處，當第二晶片120以具有第二位準(例如，1.2 V)之第二電力供應電壓VDD2操作時，執行步驟S321至S323之 處理程序。在步驟S321中，將指示用於執行操作X之時間之量測的X訓練指令自第一晶片110施加至第二晶片120。在步驟S322中，第二晶片120在內部執行操作X且量測用於執行操作X之時間。在步驟S323中，將在步驟S322中所量測的用於執行操作X之時間儲存於第二晶片120內部之儲存電路250中。此時，量測第二晶片120在具有第二位準(例如，1.2 V)之第二電力供應電壓VDD2下執行操作X所花費之時間量的操作終止。

在步驟S330中，將操作時間讀取指令TIME RD自第一晶片110施加至第二晶片120。在步驟S340中，回應於操作時間讀取指令TIME RD將第二電力供應電壓VDD2之每一位準下的用於執行操作X之時間自第二晶片120傳送至第一晶片110。此處，將顯示於表1中之資訊自第二晶片120傳送至第一晶片110。

在步驟S350中，基於自第二晶片120所傳送之資訊，第一晶片110設定關於第二晶片120之操作X的參數。舉例而言，當第二電力供應電壓VDD2係處於1.0 V之位準時，第一晶片110可將第二晶片120之操作X的潛時設定為8個單位。當第二電力供應電壓VDD2係處於1.2 V之位準時，第一晶片110可將第二晶片120之操作X的潛時設定為6個單位。

儘管圖3說明在具有兩個位準之第二電力供應電壓VDD2下量測第二晶片120之用於執行操作X的時間之實例，但第二晶片120之用於執行操作X的時間可在具有兩個以上位準 之第二電力供應電壓VDD2下進行量測。此處，說明於圖3中之操作可藉由在第二電力供應電壓VDD2之每一位準下判定第二晶片120的執行而改良第一晶片110對第二晶片120的控制。根據一實例，圖3之操作可在第一晶片110與第二晶片120之間的初始互動階段執行。

圖4為說明根據本發明之第二實施例的包含第一晶片410及第二晶片420之積體電路系統的方塊圖。

在顯示於圖4中之此實施例中，並不量測第二晶片420之用於執行操作X的時間，且用於執行操作X的時間已儲存於第二晶片420中，且所儲存資訊傳送至第一晶片410。

參看圖4，積體電路系統包含第一晶片410、第二晶片420，及電力供應器430。

第一晶片410為給予第二晶片420指令以執行特定操作之主控晶片，且第二晶片420為執行對應於來自第一晶片410之指令之操作的受控晶片。舉例而言，第一晶片410可為記憶體控制器，且第二晶片420可為在記憶體控制器之指令下執行讀取操作或寫入操作的記憶體。

電力供應器430向第一晶片410及第二晶片420提供電力供應電壓VDD1及VDD2。自電力供應器430供應至第一晶片410之第一電力供應電壓VDD1的位準與自電力供應器430供應至第二晶片420之第二電力供應電壓VDD2的位準可彼此相同或不同。藉由電力供應器430供應至第一晶片410及第二晶片420之第一電力供應電壓VDD1及第二電力供應電壓VDD2的位準可藉由第一晶片410來改變。根據另 一實例，自電力供應器430提供至第一晶片410之第一電力供應電壓VDD1的位準可為恆定電壓，且第一晶片410可改變自電力供應器430提供至第二晶片420之第二電力供應電壓VDD2的位準。在圖式中，「CONTROL」意謂在第一晶片410之控制下判定藉由電力供應器430所提供之電力供應的位準。

第一晶片410傳送向第二晶片420請求關於用於執行操作X所花費之時間之資訊的「操作時間讀取指令」，該操作X可為藉由第二晶片420在第一晶片410之指令下執行的任何操作。第二晶片420接著傳送其關於用於執行操作X之時間的所儲存資訊。自第二晶片420傳送至第一晶片410的用於執行操作X之時間可為如表1中所顯示與第二電力供應電壓VDD2匹配的同一資訊。第一晶片410接收用於執行操作X之時間，且針對施加至第二晶片420之第二電力供應電壓VDD2的每一位準判定第二晶片420之執行，且第一晶片410基於所判定之執行控制第二晶片420。

第二晶片420儲存針對第二電力供應電壓VDD2之每一位準的用於執行操作X之時間。根據一實例，可在製造第二晶片420之後執行測試，且測試第二晶片420之操作X，且製造商可將關於第二晶片420針對第二電力供應電壓VDD2之每一位準執行操作X所花費之時間的資訊儲存於第二晶片420中。

圖5為說明顯示於圖4中之第二晶片420的方塊圖。

參看圖5，第二晶片420包含緩衝器501、指令解碼器 510、用於執行操作X之電路530、儲存電路550，及輸出電路560。

緩衝器501接收傳送自第一晶片410之一或多個指令信號CMD。在圖式中，「X M」表示，存在M數目個指令信號。

指令解碼器510藉由解碼經由緩衝器501所輸入之一或多個指令信號CMD而輸出「操作時間讀取指令TIME RD」，該「操作時間讀取指令TIME RD」請求關於第二晶片420之執行操作X所花費之時間的資訊。指令解碼器510不僅輸出操作時間讀取指令TIME RD，而且輸出指導待藉由第二晶片420執行之操作的許多其他指令。然而，就該等指令之進一步描述對於解釋例示性實施例為不必要的而言，在圖式中並未說明彼等指令。

用於執行操作X之電路530為在指令解碼器510之指令下執行操作X的電路。圖式中之「操作X」顯示回應於正傳送至用於執行操作X之電路530之輸出自指令解碼器510的指令之操作X。

儲存電路550儲存關於根據施加至第二晶片420之第二電力供應電壓VDD2之每一位準的用於執行操作X之時間的資訊，其中(例如)該時間如上文所論述可藉由製造商來量測並儲存。此處，儲存電路550儲存顯示於表1中的資訊。當指令解碼器510輸出操作時間讀取指令TIME RD時，儲存於儲存電路550中之資訊經由輸出電路560傳送至第一晶片410。在正常操作(亦即，並非訓練操作)期間，輸出電路560可將由於在用於執行操作X之電路530中執行操作X所 產生之輸出信號OUT傳送至第一晶片410。

圖6為說明顯示於圖4及圖5中之積體電路系統之操作的流程圖。參看圖6，描述積體電路系統之總體操作。

在步驟S610中，將操作時間讀取指令TIME RD自第一晶片410施加至第二晶片420。在步驟S620中，回應於操作時間讀取指令TIME RD而將儲存於第二晶片420之儲存電路550中的資訊(其中例如，該資訊如上文所描述可藉由製造商來量測並偵測)傳送至第一晶片410。

在步驟S630中，基於自第二晶片420所傳送之資訊，第一晶片410設定針對第二晶片420之操作X的參數。舉例而言，當第二電力供應電壓VDD2係處於1.0 V之位準時，第一晶片410可將第二晶片420之操作X的潛時設定為8個單位。當第二電力供應電壓VDD2係處於1.2 V之位準時，第一晶片410可將第二晶片420之操作X的潛時設定為6個單位。

圖7為說明根據本發明之第一實施例的記憶體系統之方塊圖。

圖7之記憶體系統對應於圖1之積體電路系統。第一晶片110對應於記憶體控制器710，且第二晶片120對應於記憶體720。就不存在衝突而言，如結合圖1所描述的待量測之用於執行操作X之時間的相同描述適用於如將結合圖7描述之用於執行讀取操作的時間。

參看圖7，記憶體系統包含記憶體控制器710、記憶體720，及電力供應器730。

記憶體控制器710藉由將指令、位址及資料施加至記憶體720來控制記憶體720。記憶體720儲存資料，並在記憶體控制器710之控制下將所儲存資料傳送至記憶體控制器710。

電力供應器730向記憶體控制器710及記憶體720提供電力供應電壓VDD1及VDD2。自電力供應器730供應至記憶體控制器710之第一電力供應電壓VDD1的位準與自電力供應器730供應至記憶體720之第二電力供應電壓VDD2的位準可彼此相同或不同。藉由電力供應器730所供應之第一電力供應電壓VDD1及第二電力供應電壓VDD2的位準可藉由記憶體控制器710來改變。根據另一實例，自電力供應器730提供至記憶體控制器710之第一電力供應電壓VDD1的位準可為恆定的，且記憶體控制器710可改變自電力供應器730提供至記憶體720之第二電力供應電壓VDD2的位準。在圖式中，「CONTROL」意謂在記憶體控制器710之控制下判定藉由電力供應器730所提供之第二電力供應VDD2的位準。

記憶體控制器710將用於給予指令以執行讀取操作之訓練操作的訓練指令施加至記憶體720。此處，訓練指令在圖式中表示為「讀取訓練指令」。記憶體720接著執行讀取操作、量測用於執行讀取操作之時間，且將量測結果傳送至記憶體控制器710。在改變施加至記憶體720之第二電力供應電壓VDD2的位準之同時，重複記憶體控制器710與記憶體720之間的此互動。記憶體控制器710判定根據第二電 力供應電壓VDD2改變記憶體720之用於執行讀取操作的時間之方式。

記憶體720可以以下兩種方法來將「用於執行讀取操作之時間」傳送至記憶體控制器710。

(1)無論何時記憶體控制器710將讀取訓練指令施加至記憶體720時，記憶體720量測用於執行讀取操作之時間，並將「用於執行讀取操作之時間」傳送至記憶體控制器710。換言之，儘管記憶體控制器710並未向記憶體720個別地請求用於執行讀取操作之時間，但在記憶體720結束量測用於執行讀取操作之時間時，記憶體720將用於執行讀取操作的時間自動傳送至記憶體控制器710。

(2)當記憶體控制器710將讀取訓練指令施加至記憶體720時，記憶體720量測用於執行讀取操作之時間且在內部儲存所量測之用於執行讀取操作的時間，且當記憶體控制器710向記憶體720請求用於執行讀取操作的時間時(亦即，當記憶體控制器710將操作時間讀取指令施加至記憶體720時)，記憶體720傳送所儲存之用於執行讀取操作的時間。

以下表2例示性地顯示根據第二電力供應電壓VDD2之位準所量測的用於執行讀取操作之時間。在表2中，用於執行讀取操作之時間的單位為時脈數目。此處，用於執行讀取操作之時間意謂位址存取時間tAA，該位址存取時間tAA表示自施加讀取指令之時間至記憶體720能夠輸出對應資料之時間的時間。

當記憶體控制器710接收到顯示於表2中之資訊時，記憶體控制器710可判定記憶體720的用於執行讀取操作之時間。因此，記憶體控制器710可容易地控制記憶體720之讀取操作的潛時。舉例而言，當記憶體720之第二電力供應電壓VDD2為1.1 V時，記憶體控制器710將記憶體720之讀取操作的潛時設定為11個時脈。當記憶體720之第二電力供應電壓VDD2為1.3 V時，記憶體控制器710將記憶體720之讀取操作的潛時設定為7個時脈。此處，儘管記憶體720之第二電力供應電壓VDD2改變，但記憶體控制器710可一貫地使記憶體720之讀取操作的CAS潛時最佳化。

在圖7中，說明針對記憶體控制器710之在記憶體控制器710與記憶體720之間所傳送的資訊以在記憶體控制器710中判定記憶體720之用於執行讀取操作的時間。自記憶體控制器710施加至記憶體720之「讀取訓練指令」及「操作時間讀取指令」可經由指令頻道傳送，且自記憶體720傳送至記憶體控制器710之「用於執行讀取操作之時間」可經由資料頻道傳送。在圖7中自記憶體控制器710傳送至記憶體720之電力供應電壓位準資訊「VDD INFO」為關於當 前施加至記憶體720之第二電力供應電壓VDD2之位準的資訊。可經由位址頻道傳送電力供應電壓位準資訊。

圖8為說明顯示於圖7中之記憶體720的方塊圖。

參看圖8，記憶體720包含緩衝器801、802及803，指令解碼器810，狀況解碼器820，讀取控制電路830，計數器840，儲存電路850，輸出電路860，記憶胞陣列870，及管鎖存器(pipe latch)880。

緩衝器801、802及803接收傳送自記憶體控制器710之信號。第一緩衝器801接收傳送自記憶體控制器710之一或多個指令信號CMD。在圖式中，「X M」表示存在M數目個指令信號。第二緩衝器802接收傳送自記憶體控制器710之一或多個位址信號ADD。在圖式中，「X N」表示存在N數目個位址信號。第三緩衝器803接收傳送自記憶體控制器710的時脈CLK。

指令解碼器810藉由將經由第一緩衝器801所輸入之一或多個指令信號CMD解碼而輸出用於執行讀取操作之訓練操作的「讀取訓練指令」。又，指令解碼器810藉由將經由第一緩衝器801所輸入之一或多個指令信號CMD解碼而輸出「操作時間讀取指令TIME RD」。指令解碼器810不僅解碼讀取訓練指令及操作時間讀取指令TIME RD，而且解碼控制待藉由記憶體720執行之不同操作(諸如，正常讀取操作、主動操作、寫入操作等等)的指令。然而，基於該等指令之進一步描述對於解釋例示性實施例並無必要，故在圖式中並未說明彼等指令。

狀況解碼器820藉由解碼經由第二緩衝器802所輸入之一或多個位址信號ADD輸出電力供應電壓位準資訊「VDD INFO」，該資訊「VDD INFO」表示當前施加至記憶體720之第二電力供應電壓VDD2的位準。

讀取控制電路830為用於進行以下操作的邏輯電路：在記憶體控制器710給予指令以執行讀取操作時，藉由使讀取指令(或訓練指令)延遲來將自記憶胞陣列870所讀出之資料輸入至管鎖存器880。此處，讀取控制電路830為用於產生關於讀取操作之控制信號的電路。當讀取控制電路830輸出讀取訓練指令時，讀取控制電路830執行讀取操作。此處，當指令解碼器810輸出指導執行讀取操作之指令時且當指令解碼器810輸出讀取訓練指令時，讀取控制電路830執行同一操作。

計數器840為用於量測讀取控制電路830的用於執行讀取操作之時間的電路。計數器840對自啟用讀取訓練指令之時間至啟用讀取控制電路830的係管輸入信號PIN之輸出信號OUT之時間啟用時脈CLK的次數進行計數，且產生時間資訊TIME<0：3>。根據一實例，時間資訊TIME<0：3>為4個位元。

管鎖存器880儲存在讀取操作期間自記憶胞陣列870所讀出的資料。管鎖存器880為排列呈用於輸出之形式的資料之電路。由於管鎖存器880與時脈CLK同步地操作，因此輸出資料停留於管鎖存器880中之時間一直為恆定的。因此，施加至記憶體720之第二電力供應電壓VDD2之位準的 改變並不影響管鎖存器880之操作時間。

儲存電路850儲存在計數器840中所量測之時間資訊TIME<0：3>。儲存電路850亦接收電力供應電壓位準資訊VDD INFO，且儲存電路850可使時間資訊TIME<0：3>與電力供應電壓位準資訊VDD INFO匹配並儲存時間資訊TIME<0：3>及電力供應電壓位準資訊VDD INFO。此處，如顯示於表2中之資訊可經匹配並儲存於儲存電路850中。記憶體720的用於執行讀取操作之時間的範圍為自記憶體720接收讀取指令之時間至讀取控制電路830及管鎖存器880之操作終止的時間。儲存電路850可儲存藉由對以下兩者進行求和所獲得的值：在計數器840中所量測之時間資訊TIME<0：3>，其表示讀取控制電路830之操作時間；及管鎖存器880之操作時間，其如上文所描述為恆定值。

當操作時間讀取指令TIME RD傳送至儲存電路850時，儲存於儲存電路850中之資訊傳送至輸出電路860，且輸出電路860將資訊傳送至記憶體控制器710。在正常操作(亦即，並非訓練操作)期間，輸出電路860輸出自記憶胞陣列870所輸出且藉由管鎖存器880排列的資料。

圖9為說明顯示於圖7及圖8中之記憶體系統之操作的流程圖。參看圖9，描述顯示於圖7及圖8中之記憶體系統的總體操作。

在步驟S910中，將具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2施加至記憶體720。如上文所描述，施加至記憶體720之第二電力供應電壓VDD2的位準係基於記憶 體控制器710控制電力供應器730來判定。

在記憶體720以具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2操作的同時，執行步驟S911至S913之處理程序。在步驟S911中，將指示用於執行讀取操作之時間之量測的讀取訓練指令自記憶體控制器710施加至記憶體720。讀取訓練指令可作為單一指令被施加，或讀取訓練指令可在記憶體控制器710控制記憶體720進入訓練模式中之後被施加。舉例而言，讀取訓練指令可為在記憶體720進入訓練模式中之後施加至記憶體720的讀取指令。

在步驟S912中，記憶體720在內部執行讀取操作，且回應於在步驟S911中所施加之讀取訓練指令量測用於執行讀取操作的時間。如參看圖8較早描述，自施加讀取訓練指令之時間至輸出(例如，啟用)讀取控制電路830的係管輸入信號之輸出信號OUT之時間來量測用於執行讀取操作的時間。在步驟S913中，將在步驟S912中所量測的用於執行讀取操作之時間儲存於記憶體720內部之儲存電路850中。此時，量測記憶體720在具有第一位準(例如，1.0 V)之第二電力供應電壓VDD2下執行讀取操作所花費之時間量的操作終止。

在步驟S920中，將施加至記憶體720之第二電力供應電壓VDD2的位準自第一位準(例如，1.0 V)改變至第二位準(例如，1.2 V)。隨著記憶體控制器710控制電力供應器730，可執行施加至記憶體720之第二電力供應電壓VDD2的位準之改變。

當記憶體720以具有第二位準(例如，1.2 V)之第二電力供應電壓VDD2操作時，執行步驟S921至S923之處理程序。在步驟S921中，將指示用於執行讀取操作之時間之量測的讀取訓練指令自記憶體控制器710施加至記憶體720。在步驟S922中，記憶體720在內部執行讀取操作且量測用於執行讀取操作之時間。在步驟S923中，將在步驟S922中所量測的用於執行讀取操作之時間儲存於記憶體720內部之儲存電路850中。此時，量測記憶體720在具有第二位準(例如，1.2 V)之第二電力供應電壓VDD2下執行讀取操作所花費之時間量的操作終止。

在步驟S930中，將操作時間讀取指令TIME RD自記憶體控制器710施加至記憶體720。在步驟S940中，回應於操作時間讀取指令TIME RD將第二電力供應電壓VDD2之每一位準下的用於執行讀取操作之時間自記憶體720傳送至記憶體控制器710。此處，將顯示於表2中之資訊自記憶體720傳送至記憶體控制器710。

在步驟S950中，基於自記憶體720所傳送之資訊，記憶體控制器710設定關於記憶體720之讀取操作的參數。舉例而言，當第二電力供應電壓VDD2係處於1.0 V之位準時，記憶體控制器710可將記憶體720之讀取操作的係CAS潛時之潛時設定為13個時脈。當第二電力供應電壓VDD2係處於1.2 V之位準時，記憶體控制器710可將記憶體720之讀取操作的潛時設定為9個時脈。

儘管圖9說明在具有兩個位準之第二電力供應電壓VDD2 下量測記憶體720之用於執行讀取操作的時間之實例，但記憶體720之用於執行讀取操作的時間可在具有兩個以上位準之第二電力供應電壓VDD2下進行量測。又，說明於圖9中之操作可藉由在第二電力供應電壓VDD2之每一位準下判定記憶體720的讀取操作執行而改良記憶體控制器710對記憶體720的控制。根據一實例，圖9之操作可在記憶體控制器710與記憶體720之間的初始互動階段執行。

圖10為說明根據本發明之第二實施例的記憶體系統之方塊圖。

在顯示於圖10中之此實施例中，並不藉由記憶體1020來量測記憶體1020的用於執行讀取操作之時間，且用於執行讀取操作之時間已儲存於記憶體1020中(例如，可藉由製造商來量測並儲存)，且所儲存資訊傳送至記憶體控制器1010。

參看圖10，記憶體720包含記憶體控制器1010、記憶體1020，及電力供應器1030。

記憶體控制器1010藉由施加指令、位址及資料來控制記憶體1020。記憶體1020儲存資料，並在記憶體控制器1010之控制下將所儲存資料傳送至記憶體控制器1010。

電力供應器1030向記憶體控制器1010及記憶體1020提供電力供應電壓VDD1及VDD2。自電力供應器1030供應至記憶體控制器1010之第一電力供應電壓VDD1的位準與自電力供應器1030供應至記憶體1020之第二電力供應電壓VDD2的位準可彼此相同或不同。藉由電力供應器1030供 應至記憶體控制器1010及記憶體1020之第一電力供應電壓VDD1及第二電力供應電壓VDD2的位準可藉由記憶體控制器1010來改變。根據另一實例，自電力供應器1030提供至記憶體控制器1010之第一電力供應電壓VDD1的位準可為恆定的，且記憶體控制器1010可改變自電力供應器1030提供至記憶體1020之第二電力供應電壓VDD2的位準。在圖式中，「CONTROL」意謂在記憶體控制器1010之控制下判定藉由電力供應器1030所提供之第二電力供應VDD2的位準。

記憶體控制器1010傳送向記憶體1020請求關於用於執行讀取操作之時間之資訊的「操作時間讀取指令」。記憶體1020接著傳送關於用於執行讀取操作之時間的所儲存資訊。自記憶體1020傳送至記憶體控制器1010的用於執行讀取操作之時間可為如表2中所顯示與第二電力供應電壓VDD2匹配的同一資訊。記憶體控制器1010接收用於執行讀取操作之時間，且針對施加至記憶體1020之第二電力供應電壓VDD2之每一位準判定記憶體1020的執行，且記憶體控制器1010可基於執行結果有效地控制記憶體1020。

記憶體1020儲存針對第二電力供應電壓VDD2之每一位準的用於執行讀取操作之時間。此操作可藉由記憶體1020之製造商來執行。可在記憶體之製造期間執行不同測試，且在製造記憶體1020並測試記憶體1020之讀取操作之後，製造商可將關於記憶體1020針對第二電力供應電壓VDD2之每一位準執行讀取操作所花費之時間的資訊儲存於記憶 體1020中。

圖11為說明顯示於圖10中之記憶體1020的方塊圖。

在圖式中，在記憶體1020之許多構成元件當中，描述用於傳送儲存於記憶體1020內部之「用於執行讀取操作之時間」的彼等構成元件。

參看圖11，記憶體1020包含緩衝器1101、指令解碼器1110、儲存電路1150，及輸出電路1160。

緩衝器1101接收傳送自記憶體控制器1010之一或多個指令信號CMD。在圖式中，「X M」表示，存在M數目個指令信號。

指令解碼器1110藉由解碼經由緩衝器1101所輸入之一或多個指令信號CMD而輸出操作時間讀取指令TIME RD。藉由指令解碼器1110所輸出之操作時間讀取指令TIME RD傳送至儲存電路1150，且回應於接收到之操作時間讀取指令TIME RD，儲存於儲存電路1150中之關於用於執行讀取操作之時間的資訊經由輸出電路1160傳送至記憶體控制器1010。

由於儲存於儲存電路1150中之係如表2中所顯示之資訊的資訊在記憶體1020之製造期間被儲存，因此熔斷器電路可用作儲存電路1150。

圖12為說明顯示於圖10及圖11中之記憶體系統之操作的流程圖。參看圖12，描述記憶體系統之總體操作。

在步驟S1210中，將操作時間讀取指令TIME RD自記憶體控制器1010施加至記憶體1020。在步驟S1220中，回應 於操作時間讀取指令TIME RD而將儲存於記憶體1020之儲存電路1150中的資訊傳送至記憶體控制器1010。

在步驟S1230中，基於自記憶體1020所傳送之資訊，記憶體控制器1010設定關於記憶體1020之讀取操作的參數。舉例而言，當第二電力供應電壓VDD2係處於1.0 V之位準時，記憶體控制器1010可將記憶體1020之CAS潛時設定為13個時脈。當第二電力供應電壓VDD2係處於1.2 V之位準時，記憶體控制器1010可將記憶體1020之CAS潛時設定為9個時脈。

由於在步驟S1210至S1230之處理程序中描述讀取操作，同時記憶體控制器1010已具有關於記憶體1020之讀取操作執行的資訊，因此根據一實例，圖12之操作可在記憶體控制器1010與記憶體1020之初始操作階段執行。

根據本發明之一實施例，在來自主控晶片之指令後，即針對電力供應電壓之每一位準量測受控晶片之特定操作的操作速度，且將量測結果傳送至主控晶片，或將儲存於受控晶片中之特定操作的針對電力供應電壓之每一位準之操作速度傳送至主控晶片。

因此，主控晶片可判定受控晶片針對電力供應電壓之每一位準下之特定操作的執行，且結果，主控晶片可有效地控制受控晶片，諸如受控晶片之潛時及操作。

儘管已關於特定實施例描述了本發明，但以下情形對於熟習此項技術者將顯而易見：可在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改 變及修改。

110‧‧‧第一晶片

120‧‧‧第二晶片

130‧‧‧電力供應器

201‧‧‧第一緩衝器

202‧‧‧第二緩衝器

203‧‧‧第三緩衝器

210‧‧‧指令解碼器

220‧‧‧狀況解碼器

230‧‧‧用於執行操作X之電路

240‧‧‧計數器

250‧‧‧儲存電路

260‧‧‧輸出電路

410‧‧‧第一晶片

420‧‧‧第二晶片

430‧‧‧電力供應器

501‧‧‧緩衝器

510‧‧‧指令解碼器

530‧‧‧用於執行操作X之電路

550‧‧‧儲存電路

560‧‧‧輸出電路

710‧‧‧記憶體控制器

720‧‧‧記憶體

730‧‧‧電力供應器

801‧‧‧第一緩衝器

802‧‧‧第二緩衝器

803‧‧‧第三緩衝器

810‧‧‧指令解碼器

820‧‧‧狀況解碼器

830‧‧‧讀取控制電路

840‧‧‧計數器

850‧‧‧儲存電路

860‧‧‧輸出電路

870‧‧‧記憶胞陣列

880‧‧‧管鎖存器

1010‧‧‧記憶體控制器

1020‧‧‧記憶體

1030‧‧‧電力供應器

1101‧‧‧緩衝器

1110‧‧‧指令解碼器

1150‧‧‧儲存電路

1160‧‧‧輸出電路

ADD‧‧‧位址信號

CLK‧‧‧時脈

CMD‧‧‧指令信號

OUT‧‧‧輸出信號

PIN‧‧‧管輸入信號

TIME RD‧‧‧操作時間讀取指令

TIME<0：3>‧‧‧時間資訊

VDD INFO‧‧‧電力供應電壓位準資訊

VDD1‧‧‧電力供應電壓/第一電力供應電壓

VDD2‧‧‧電力供應電壓/第二電力供應電壓/第二電 力供應

圖1為說明根據本發明之第一實施例的包含第一晶片及第二晶片之積體電路系統的方塊圖。

圖2為說明顯示於圖1中之第二晶片120的方塊圖。

圖3為說明顯示於圖1及圖2中之積體電路系統之操作的流程圖。

圖4為說明根據本發明之第二實施例的包含第一晶片及第二晶片之積體電路系統的方塊圖。

圖5為說明顯示於圖4中之第二晶片420的方塊圖。

圖6為說明顯示於圖4及圖5中之積體電路系統之操作的流程圖。

圖7為說明根據本發明之第一實施例的記憶體系統之方塊圖。

圖8為說明顯示於圖7中之記憶體720的方塊圖。

圖9為說明顯示於圖7及圖8中之記憶體系統之操作的流程圖。

圖10為說明根據本發明之第二實施例的記憶體系統之方塊圖。

圖11為說明顯示於圖10中之記憶體1020的方塊圖。

圖12為說明顯示於圖10及圖11中之記憶體系統之操作的流程圖。

110‧‧‧第一晶片

120‧‧‧第二晶片

130‧‧‧電力供應器

VDD1‧‧‧電力供應電壓/第一電力供應電壓

VDD2‧‧‧電力供應電壓/第二電力供應電壓/第二電力供應

Claims (30)

1. 一種系統，其包括：一第一晶片，其經組態以供應一訓練指令；及一第二晶片，其經組態以回應於該訓練指令將用於執行一操作之一所量測時間傳送至該第一晶片。
2. 如請求項1之系統，其中該第一晶片經進一步組態以控制該第二晶片，使得該訓練指令自該第一晶片之該輸出及該所量測時間之該傳送針對供應至該第二晶片之一電力供應電壓的不同電壓位準分別重複地執行。
3. 如請求項1之系統，其中該訓練指令自該第一晶片之該輸出及該所量測時間之該傳送係在一操作時間量測模式下執行。
4. 如請求項2之系統，其進一步包括：一電力供應器，其經組態以將該電力供應電壓供應至該第二晶片，其中該第一晶片經進一步組態以控制該電力供應電壓自該電力供應器至該第二晶片之該供應。
5. 如請求項1之系統，其中該第一晶片經進一步組態以回應於該所量測時間而設定該第二晶片之該操作的一潛時。
6. 一種系統，其包括：一第一晶片，其經組態以供應一訓練指令；及一第二晶片，其經組態以儲存對應於該訓練指令之一操作的一所需操作時間。
7. 如請求項6之系統，其中該訓練指令自該第一晶片之該供應及該所需操作時間藉由該第二晶片之該儲存係針對供應至該第二晶片之一電力供應電壓的不同電壓位準分別重複地執行。
8. 如請求項7之系統，其中儲存於該第二晶片中之根據該電力供應電壓之每一位準的該所需操作時間係傳送至該第一晶片。
9. 如請求項7之系統，其進一步包括：一電力供應器，其經組態以將該電力供應電壓供應至該第二晶片。
10. 如請求項8之系統，其中該第一晶片基於自該第二晶片所傳送之該所需操作時間而設定該第二晶片之該對應操作的一潛時。
11. 一種積體電路晶片，其包括：一解碼器，其經組態以藉由解碼一或多個指令信號而產生一訓練指令；一內部電路，其經組態以執行對應於該訓練指令之一操作；及一儲存電路，其經組態以儲存用於執行該操作之一所量測時間。
12. 如請求項11之積體電路晶片，其中該積體電路晶片經組態以藉由具有不同電壓位準之一電力供應電壓支援一操作，且該儲存電路經進一步組態以儲存針對該電力供應電壓 之該等不同電壓位準中之各者的一個別量測時間。
13. 如請求項12之積體電路晶片，其中該儲存電路經進一步組態以將該所量測時間傳送至一控制晶片，該控制晶片將一或多個指令信號施加至該積體電路晶片。
14. 一種用於操作一積體電路晶片之方法，其包括：將一第一電力供應電壓供應至該積體電路晶片；在該積體電路晶片以該第一電源電壓操作之同時將一訓練指令輸出至該積體電路晶片；量測該積體電路晶片之用於執行對應於該訓練指令之一操作的一第一操作時間；儲存該第一操作時間；將一第二電力供應電壓供應至該積體電路晶片；在該積體電路晶片以該第二電力供應電壓操作之同時將該訓練指令供應至該積體電路晶片；量測該積體電路晶片之用於執行對應於該訓練指令之一操作的一第二操作時間；及儲存該第二操作時間。
15. 如請求項14之方法，其進一步包括：將該第一操作時間及該第二操作時間傳送至控制該積體電路晶片之一控制晶片。
16. 如請求項15之方法，其中該控制晶片在該積體電路晶片經供應有該第一電力供應電壓之同時基於該第一操作時間設定該積體電路晶片之該操作的一潛時，且該控制晶片在該積體電路晶片經供應有該第二電力供 應電壓之同時基於該第二操作時間設定該積體電路晶片之該操作的一潛時。
17. 一種系統，其包括：一第一晶片，其經組態以執行一預定操作；及一第二晶片，其經組態以指令該第一晶片之該預定操作，其中該第一晶片包括一儲存電路，該儲存電路經組態以儲存在具有不同電壓位準之一電力供應電壓下該預定操作的一所需操作時間，且該第一晶片將儲存於該儲存電路中之資訊傳送至該第二晶片。
18. 如請求項17之系統，其中該第二晶片基於自該第一晶片所傳輸之該所需時間而設定該第一晶片之該預定操作的一潛時。
19. 一種記憶體系統，其包括：一記憶體，其經組態以傳送自將一訓練指令施加至該記憶體之一時間至回應於該訓練指令而輸出資料之一時間的一所量測資料輸出時間；及一記憶體控制器，其經組態以將該訓練指令輸出至該記憶體且自該記憶體接收該所量測資料輸出時間。
20. 如請求項19之記憶體系統，其中該記憶體控制器經進一步組態以控制該記憶體，使得該訓練指令自該記憶體控制器之該輸出及該所量測資料輸出時間之該傳送係針對供應至該記憶體之一電力供應電壓的不同電壓位準分別重複地執行。
21. 如請求項19之記憶體系統，其中該訓練指令自該記憶體控制器之該輸出及該所量測資料輸出時間自該記憶體之該傳送係在一訓練模式下執行。
22. 如請求項20之記憶體系統，其進一步包括：一電力供應器，其經組態以將該電力供應電壓供應至該記憶體，其中該記憶體控制器經進一步組態以控制該電力供應電壓之一電壓位準。
23. 如請求項20之記憶體系統，其中該記憶體控制器經組態以回應於分別針對該電力供應電壓之不同電壓位準的所量測資料輸出時間而設定該記憶體之針對該電力供應電壓之該等不同電壓位準的行位址選通(CAS)潛時。
24. 一種記憶體系統，其包括：一記憶體，其經組態以儲存自將一訓練指令施加至該記憶體之一時間至資料可用於輸出之一時間的一所量測資料輸出時間；及一記憶體控制器，其經組態以將該訓練指令輸出至該記憶體。
25. 如請求項24之記憶體系統，其中該訓練指令自該記憶體控制器之該施加及該所量測資料輸出時間藉由該記憶體之該儲存係針對供應至該記憶體之一電力供應電壓的不同電壓位準分別重複地執行。
26. 如請求項25之記憶體系統，其中儲存於該記憶體中之對應於該電力供應電壓之每一位準的該所量測資料輸出時 間係傳送至該記憶體控制器，且該記憶體控制器基於自該記憶體所傳送之在該電源電壓之每一位準下的該所量測資料輸出時間而設定該記憶體之在該電力供應電壓之每一位準下的一行位址選通(CAS)潛時。
27. 一種記憶體，其包括：一記憶胞陣列區，其經組態以儲存資料；一指令解碼器，其經組態以藉由解碼一或多個信號而輸出一訓練指令；一控制電路，其經組態以藉由使該訓練指令延遲而產生一資料輸出信號；一資料輸出電路，其經組態以回應於該資料輸出信號而輸出自該記憶胞陣列區所讀取之該資料；一量測電路，其經組態以量測自輸出該訓練指令之一時間至自該資料輸出電路輸出該資料之一時間所花費的一資料輸出時間；及一儲存電路，其經組態以儲存該所量測資料輸出時間。
28. 如請求項27之記憶體，其中該量測電路經進一步組態以量測自啟用該訓練指令之一時間至啟用該資料輸出信號之一時間的一時間。
29. 如請求項27之記憶體，其中該儲存電路經組態以儲存針對供應至該記憶體之一電力供應電壓之不同電壓位準的所量測資料輸出時間。
30. 如請求項27之記憶體，其進一步包括：一狀況解碼器，其經組態以藉由將來自由一或多個位址信號及一或多個指令信號組成之群的至少一信號解碼而判定電力供應電壓資訊，該電力供應電壓資訊顯示施加至該記憶體之電力供應電壓的一電壓位準，其中該儲存電路經組態以使該電力供應電壓資訊與該所量測資料輸出時間匹配，且儲存該電力供應電壓資訊及該所量測資料輸出時間。