JP6021386B2 - 配線基板の製造方法、並びに半導体装置の製造方法 - Google Patents
配線基板の製造方法、並びに半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6021386B2 JP6021386B2 JP2012082931A JP2012082931A JP6021386B2 JP 6021386 B2 JP6021386 B2 JP 6021386B2 JP 2012082931 A JP2012082931 A JP 2012082931A JP 2012082931 A JP2012082931 A JP 2012082931A JP 6021386 B2 JP6021386 B2 JP 6021386B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- wiring board
- resin layer
- electrode
- electrode portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 title claims description 19
- 239000011347 resin Substances 0.000 claims description 80
- 229920005989 resin Polymers 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 22
- 238000005304 joining Methods 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 238000001994 activation Methods 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000011282 treatment Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 14
- 238000005530 etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
本発明は、配線基板の製造方法、より詳しくは、基材上に多数の電極が突出して形成された配線基板の製造方法、ならびに当該配線基板を用いた半導体装置の製造方法に関する。
システムの高機能化・小型化のために、より小型で高性能な半導体装置が要請され、電極として機能する微小なバンプが多数形成されたウエハ同士を接合する「シリコンウエハ直接接合」という手法が検討されている。
シリコンウエハ直接接合において、バンプ同士が電気的に接続された後は、バンプ保護の目的でウエハ間のバンプの周囲に樹脂等を注入して封止することが行われているが、微小バンプが高密度に形成されたウエハ同士の接合を行うと、このような樹脂封止が困難になるという課題がある。すなわち、バンプ径が小さくなると、それにともないバンプの高さも低くなる。その結果、ウエハ間のギャップは狭くなり、樹脂が流れ込み難くなる。このような状態で無理に樹脂の注入を行うと、部分的に樹脂が流れこまない結果、局所的にボイドが発生してしまう恐れがある。
この問題に関連して、特許文献１には、バンプ形成時に使用される樹脂を残存させて接合を行う方法が提案されている。すなわち、ウエハ上に感光性樹脂を準備し、電極形成部分を開口し、その後バンプを形成する。その後バンプ表面と感光性樹脂表面を一括で研磨し、バンプ表面と感光性樹脂表面とを平滑な同一面にしてから接合するというものである。
この方法では、接合後に樹脂を注入する必要がないため、樹脂の注入不良を考慮する必要がない。
この方法では、接合後に樹脂を注入する必要がないため、樹脂の注入不良を考慮する必要がない。
ところで、シリコンウエハ直接接合においては、接合時にウエハが加熱されることが少なくないが、特許文献１に記載の方法では、バンプの熱膨張係数よりも感光性樹脂の熱膨張係数の方が大きいため、加熱されると感光性樹脂が膨張してバンプよりも高くなることがある。このような状態で接合を行うと、バンプの一部が充分に接合されず、不良品発生の原因となるという問題がある。
本発明は、上記事情に鑑みてなされたものであって、接合後に樹脂を注入しなくても接合した電極部が好適に保護される配線基板およびその製造方法を提供することを目的とする。
本発明の他の目的は、バンプ同士が好適に接合され、かつ好適に樹脂で保護された半導体装置およびその製造方法を提供することである。
本発明の他の目的は、バンプ同士が好適に接合され、かつ好適に樹脂で保護された半導体装置およびその製造方法を提供することである。
本発明の第一の態様である配線基板の製造方法は、所定の厚さを有する基材の厚さ方向の一方の面に突出するように複数の電極部を形成し、前記電極部と電気的に接続される配線を前記基材に設け、前記複数の電極部間を埋めるように前記基材上に樹脂層を形成し、前記樹脂層の上面は、前記電極部の最大高さよりも低い凹状に形成され、前記電極部の上面と前記樹脂層の上面とが連続する曲面を形成し、前記樹脂層が所定の温度で加熱されて膨張したときに、前記樹脂層の上面は、前記電極部の最大高さと略同一の高さの面を形成することを特徴とする。
前記基材は、半導体または絶縁体で形成されてもよい。
また、前記電極部は、金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金のいずれかで形成されてもよい。
また、前記電極部は、金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金のいずれかで形成されてもよい。
また、前記電極部の形成ピッチは１０マイクロメートル以下であってもよい。
本発明の第二の態様である半導体装置の製造方法は、上記態様の配線基板の前記基材に半導体素子を設けることを特徴とする。
本発明の他の半導体装置の製造方法は、上記態様の配線基板の前記基材に半導体チップまたは半導体パッケージを設けることを特徴とする。
本発明の他の半導体装置の製造方法は、上記態様の配線基板の前記基材に半導体チップまたは半導体パッケージを設けることを特徴とする。
本発明の第三の態様は、所定の厚さを有する基材と、前記基材の厚さ方向の一方の面に突出するように形成された複数の電極部と、前記基材に設けられ、前記電極部と電気的に接続された配線とを備える配線基板の製造方法であって、前記基材の一方の面に前記複数の電極部を形成し、前記複数の電極部の間を埋めるように前記基材上に樹脂層を形成し、前記電極部の上面が露出するように前記電極部および前記樹脂層の上面に平坦化処理を行い、平坦化処理後の前記電極部および前記樹脂層の上面に、前記電極部よりも前記樹脂層がより多く除去されるように上面加工処理を行うことを特徴とする。
前記平坦化処理は、化学機械研磨であってもよい。
前記平坦化処理は、化学機械研磨であってもよい。
本発明の第四の態様は、電極部が形成された配線基板を少なくとも２枚接合して形成される半導体装置の製造方法であって、前記配線基板の少なくとも一方は、本発明の配線基板の製造方法により製造された配線基板または本発明の半導体装置の製造方法における配線基板であり、前記配線基板は、前記所定の温度に加熱されて接合されることを特徴とする。
本発明の半導体装置の製造方法においては、前記配線基板が接合される前に、前記電極部の表面に活性化処理が施されてもよい。
本発明の半導体装置の製造方法においては、前記配線基板が接合される前に、前記電極部の表面に活性化処理が施されてもよい。
本発明の配線基板および半導体装置によれば、接合後に樹脂を注入しなくても接合した電極を好適に保護することができる。
また、本発明の配線基板の製造方法によれば、電極部の上面と連続した曲面を構成する樹脂層を容易に形成することができる。
また、本発明の半導体装置の製造方法によれば、電極部を樹脂で好適に保護しつつ、電極部どうしを確実に接合することができる。
また、本発明の配線基板の製造方法によれば、電極部の上面と連続した曲面を構成する樹脂層を容易に形成することができる。
また、本発明の半導体装置の製造方法によれば、電極部を樹脂で好適に保護しつつ、電極部どうしを確実に接合することができる。
本発明の一実施形態について、図１から図１０を参照して説明する。
図１は、本実施形態の配線基板１を示す斜視図である。配線基板１は、板状またはシート状の基材１０と、基材１０の面上に形成された複数の電極部２０とを備えている。
図１は、本実施形態の配線基板１を示す斜視図である。配線基板１は、板状またはシート状の基材１０と、基材１０の面上に形成された複数の電極部２０とを備えている。
基材１０は、絶縁体あるいは半導体で所定の厚さを有する板状またはシート状に形成されている。基材１０を構成する絶縁体および半導体としては、例えばシリコン、樹脂、セラミクス、ガラス等が挙げられる。本実施形態では、基材１０として、シリコンウエハを用いている。
また、図示を省略しているが、基材１０には、電極部２０と電気的に接続された配線が形成されている。配線の態様は、印刷やエッチング等により基材１０の厚さ方向の一方または両方の面に形成されてもよいし、ビア等のように、基材を貫通するように形成されてもよいし、さらには、積層技術を用いた立体配線であってもよく、これらが適宜組み合わされてもよい。
また、図示を省略しているが、基材１０には、電極部２０と電気的に接続された配線が形成されている。配線の態様は、印刷やエッチング等により基材１０の厚さ方向の一方または両方の面に形成されてもよいし、ビア等のように、基材を貫通するように形成されてもよいし、さらには、積層技術を用いた立体配線であってもよく、これらが適宜組み合わされてもよい。
図２は、電極部２０およびその周辺を示す配線基板１の拡大断面図である。各々の電極部２０は、略円柱状に形成されたいわゆるバンプとして基材１０の面上に突出するように形成されている。
各電極部２０は、金属等の導電性物質で形成されている。電極部２０を形成する金属としては、例えば金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等を挙げることができる。
各電極部２０は、金属等の導電性物質で形成されている。電極部２０を形成する金属としては、例えば金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等を挙げることができる。
各電極部２０の間には、絶縁性の樹脂からなる樹脂層２１が形成されている。すなわち、基材１０の面上の所定領域には、配線と電気的に接続された電極部２０が複数突出し、電極部２０間の間隙を埋めるように樹脂層２１が配置されている。
図３に示すように、樹脂層２１は、上面２１Ａが緩やかな凹状に形成され、電極部２０の最大高さｈ１（図２参照）よりも低く形成されている。また、電極部２０の上面２０Ａと樹脂層２１の上面２１Ａとは、滑らかに接続されて連続した曲面を形成している。本発明において、「連続した曲面」とは、段差を有さない面を意味する。すなわち、連続した曲面において、上面２０Ａと上面２１Ａとの境界には、略円柱状の電極部２０の外周面が露出していない。
図２に示す樹脂層２１の最小高さｈ２は、接合時の加熱による樹脂層の膨張量と、電極部２０の形成ピッチｐ１や最大高さｈ１等を考慮して適宜設定されてよく、樹脂層の膨張時の推定最大高さがｈ１と略同一となるように設定されるのが好ましい。
上記のように構成された配線基板１の製造方法の一例について、説明する。
まず、基材１０上にレジスト層を形成し、レジスト層に電極部を形成するパターンに応じた複数の開口を形成する。次に、メッキ等により、各開口内に導電性物質を充填し、レジスト層を除去すると、図４に示すように、複数の電極部２０が基材１０上に形成される。
まず、基材１０上にレジスト層を形成し、レジスト層に電極部を形成するパターンに応じた複数の開口を形成する。次に、メッキ等により、各開口内に導電性物質を充填し、レジスト層を除去すると、図４に示すように、複数の電極部２０が基材１０上に形成される。
次に、基材１０の電極部２０が形成された面に樹脂を塗布し、電極部２０間を埋める樹脂層２１を形成する。樹脂層２１を形成する樹脂材料には特に制限はなく、例えば、ポリイミド等の絶縁性樹脂や、通常ウエハ接合後に注入される半硬化状態の樹脂、あるいは特許文献１に記載のような感光性樹脂等を用いることができる。
形成直後の樹脂層２１は、図５に示すように、電極部２０上面の全部または一部を覆っているため、電極部２０の上面２０Ａが露出するように電極部２０および樹脂層２１に対して平坦化処理を行う。平坦化処理の方法には特に制限はなく、化学機械研磨（ＣＭＰ）や切削、研削等を用いることができる。この平坦化処理により、上面２０Ａと樹脂層２１の上面２１Ａとは、図６に示すように、滑らかに接続されて連続した略平坦な面となる。
次に、電極部２０および樹脂層２１に対しエッチングにより上面加工処理を行うが、電極部２０よりも樹脂層２１がより浸食されるよう、エッチングの条件を調整して行う。また、エッチングをしすぎると、略円柱状の電極部２０の外周面が露出して段差が生じてしまうため、注意する。
上述の点に注意しながら上面加工処理を行うと、樹脂層２１がエッチングにより所定量除去される。その結果、樹脂層２１の上面２１Ａは、図７に示すように、電極部２０の上面２０Ａと連続する曲面をなすように加工され、配線基板１が完成する。
上述の点に注意しながら上面加工処理を行うと、樹脂層２１がエッチングにより所定量除去される。その結果、樹脂層２１の上面２１Ａは、図７に示すように、電極部２０の上面２０Ａと連続する曲面をなすように加工され、配線基板１が完成する。
本実施形態の配線基板１どうしを、電極部２０が形成された面を対向させ、互いの電極部を位置合わせして２枚の基板を一体に接合すると、電極部どうしが電気的に接合されることにより、半導体装置を構成することができる。以下に、図８から図１０を参照してこのような接合時における配線基板１の作用および効果について説明する。
まず、図８に示すように、配線基板１どうしを、位置決めした状態で対向させる。位置決めには公知のウエハ接合装置等を用いることができる。なお、接合前に、各配線基板１の基材１０表面および電極部２０をプラズマクリーニングや逆スパッタ等により清浄化してもよい。これらの処理は、電極部の表面を活性化する処理であるため、電極部どうしをいわゆる表面活性化により接合することができる。
次に、各配線基板１を加熱しつつ加圧すると、図９に示すように、対向する電極部２０が接近する。このとき、樹脂層２１は、加熱により膨張してその高さが増加するが、上述のように、接合前において電極部２０よりも低く形成されているため、電極部２０の上面２０Ａよりも大きく突出することはなく、上面２０Ａ上にせり出すこともない。
さらに各配線基板１を加圧すると、図１０に示すように、対向する電極部２０どうしが接合されて電気的に接続される。樹脂層２１は、上述のように、上面２０Ａ上にせり出さないため、各電極部２０が確実に接続される。また、樹脂層２１は、電極部間の間隙をほぼ隙間なく埋める程度に適度に膨張し、電極部の接合状態を好適に保護する。
２枚の配線基板１の接合後、必要に応じて単位ごとにダイシング等により分割すると、配線基板１を用いた半導体装置が完成する。
以上説明したように、本実施形態の配線基板１によれば、複数の電極部２０間に樹脂層２１が形成されているため、ウエハ直接接合後に樹脂注入を行わなくても、接合された電極部２０が好適に保護される。また、樹脂層２１の上面は、電極部２０の最大高さよりも低い凹状に形成されているため、接合時に配線基板が加熱されることにより膨張しても、電極部どうしの接合に干渉しない。したがって、ウエハ直接接合に用いても、信頼性高く電極部どうしを接合させることができる。
また、電極部２０の上面２０Ａと樹脂層２１の上面２１Ａとが連続する曲面を形成しているため、加熱により膨張した樹脂層の高さが、膨張した電極部２０の最大高さと略同一となり、接合後の電極部間の間隙にほぼ過不足なく配置される。したがって、単に樹脂層を電極部よりも低く形成するのと異なり、電極部の上面どうしが接触して電気的に接続されている部位およびその周辺も樹脂層により好適に保護することができる。
また、本実施形態の配線基板１の製造方法によれば、複数の電極部２０間を埋めるように形成した樹脂層２１の上面２１Ａと電極部の上面２０Ａとが略平坦となるように平坦化工程を行ってから、電極部よりも樹脂層がより多く削られるように電極部および樹脂層の上面に対して上面加工処理を行うため、「連続する曲面」を容易に形成することができる。
上述の説明では、電極部形成に用いたレジスト層を除去した後に樹脂を塗布して樹脂層を形成する例を説明したが、これに代えて、レジスト層をそのまま樹脂層として用いてもよい。
また、平坦化処理後の電極部および樹脂層に対する上面加工処理の方法は、上述のエッチングには限定されない。例えば、樹脂層を半硬化状態の樹脂等で形成し、電極部との剛性の差を大きくした状態でスキージ等により樹脂層のみを一部除去しても、上面が電極部の上面と連続する曲面を形成する樹脂層を形成することが可能である。
また、平坦化処理後の電極部および樹脂層に対する上面加工処理の方法は、上述のエッチングには限定されない。例えば、樹脂層を半硬化状態の樹脂等で形成し、電極部との剛性の差を大きくした状態でスキージ等により樹脂層のみを一部除去しても、上面が電極部の上面と連続する曲面を形成する樹脂層を形成することが可能である。
以上、本発明の一実施形態について説明したが、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において構成要素の組み合わせを変えたり、各構成要素に種々の変更を加えたり、削除したりすることが可能である。
例えば、電極部および樹脂層は、基材の厚さ方向両面に形成されてもよい。電極部が両面に形成された本発明の配線基板は、いわゆるインターポーザとしても利用可能である。
また、本発明の配線基板には、半導体素子や、半導体素子を形成した半導体チップ、半導体チップを内蔵した半導体パッケージ等が搭載あるいは内蔵されてもよい。このような場合、本発明の配線基板は、接合前の状態において半導体装置として機能しうる。
本発明の配線基板、半導体装置等を単独または接合して構成する半導体装置の種類は特に限定されないが、例えば多数の画素を有する固体撮像装置等においては、非常に多数の電極が狭ピッチ（例えば１０μｍ以下）で形成される必要があるため、本発明を適用することにより得られるメリットが非常に大きく、本発明の構造を適用するのにきわめて好適である。
本発明の配線基板、半導体装置等を単独または接合して構成する半導体装置の種類は特に限定されないが、例えば多数の画素を有する固体撮像装置等においては、非常に多数の電極が狭ピッチ（例えば１０μｍ以下）で形成される必要があるため、本発明を適用することにより得られるメリットが非常に大きく、本発明の構造を適用するのにきわめて好適である。
１ 配線基板
１０ 基材
２０ 電極部
２０Ａ 上面
２１ 樹脂層
２１Ａ 上面
ｈ１ 最大高さ
ｐ１ 形成ピッチ
１０ 基材
２０ 電極部
２０Ａ 上面
２１ 樹脂層
２１Ａ 上面
ｈ１ 最大高さ
ｐ１ 形成ピッチ
Claims (10)
- 所定の厚さを有する基材の厚さ方向の一方の面に突出するように複数の電極部を形成し、
前記電極部と電気的に接続される配線を前記基材に設け、
前記複数の電極部間を埋めるように前記基材上に樹脂層を形成し、
前記樹脂層の上面は、前記電極部の最大高さよりも低い凹状に形成され、前記電極部の上面と前記樹脂層の上面とが連続する曲面を形成し、
前記樹脂層が所定の温度で加熱されて膨張したときに、前記樹脂層の上面は、前記電極部の最大高さと略同一の高さの面を形成することを特徴とする配線基板の製造方法。 - 前記基材は、半導体または絶縁体で形成されていることを特徴とする請求項１に記載の配線基板の製造方法。
- 前記電極部は、金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金のいずれかで形成されていることを特徴とする請求項１または２に記載の配線基板の製造方法。
- 前記電極部の形成ピッチが１０マイクロメートル以下であることを特徴とする請求項１から３のいずれか一項に記載の配線基板の製造方法。
- 請求項１に記載の配線基板の前記基材に半導体素子を設けることを特徴とする半導体装置の製造方法。
- 請求項１に記載の配線基板の前記基材に半導体チップまたは半導体パッケージを設けることを特徴とする半導体装置の製造方法。
- 所定の厚さを有する基材と、前記基材の厚さ方向の一方の面に突出するように形成された複数の電極部と、前記基材に設けられ、前記電極部と電気的に接続された配線とを備える配線基板の製造方法であって、
前記基材の一方の面に前記複数の電極部を形成し、
前記複数の電極部の間を埋めるように前記基材上に樹脂層を形成し、
前記電極部の上面が露出するように前記電極部および前記樹脂層の上面に平坦化処理を行い、
平坦化処理後の前記電極部および前記樹脂層の上面に、前記電極部よりも前記樹脂層がより多く除去されるように上面加工処理を行う
ことを特徴とする配線基板の製造方法。 - 前記平坦化処理が、化学機械研磨であることを特徴とする請求項７に記載の配線基板の製造方法。
- 電極部が形成された配線基板を少なくとも２枚接合して形成される半導体装置の製造方法であって、前記配線基板の少なくとも一方は、請求項１から４のいずれか一項に記載の配線基板の製造方法により製造された配線基板または請求項５または６に記載の半導体装置の製造方法における配線基板であり、
前記配線基板は、前記所定の温度に加熱されて接合されることを特徴とする半導体装置の製造方法。 - 前記配線基板が接合される前に、前記電極部の表面に活性化処理が施されることを特徴とする請求項９に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012082931A JP6021386B2 (ja) | 2012-03-30 | 2012-03-30 | 配線基板の製造方法、並びに半導体装置の製造方法 |
| US13/835,891 US9111923B2 (en) | 2012-03-30 | 2013-03-15 | Wiring substrate having conductive bumps with resin sealing between bumps and method of making |
| US14/795,410 US20150311146A1 (en) | 2012-03-30 | 2015-07-09 | Wiring substrate and method of manufacturing the same, and semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012082931A JP6021386B2 (ja) | 2012-03-30 | 2012-03-30 | 配線基板の製造方法、並びに半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013214558A JP2013214558A (ja) | 2013-10-17 |
| JP6021386B2 true JP6021386B2 (ja) | 2016-11-09 |
Family
ID=49233801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012082931A Active JP6021386B2 (ja) | 2012-03-30 | 2012-03-30 | 配線基板の製造方法、並びに半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9111923B2 (ja) |
| JP (1) | JP6021386B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9449933B2 (en) | 2012-03-29 | 2016-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Packaging device and method of making the same |
| WO2016139794A1 (ja) * | 2015-03-05 | 2016-09-09 | オリンパス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016184612A (ja) * | 2015-03-25 | 2016-10-20 | 富士通株式会社 | 半導体装置の実装方法 |
| US11037706B2 (en) * | 2018-05-15 | 2021-06-15 | Aptiv Technologies Limited | Apparatus and method for manufacturing assembly having multiple separated conductors embedded within a substrate |
| US11257694B2 (en) | 2020-02-04 | 2022-02-22 | Nanya Technology Corporation | Semiconductor device having hybrid bonding interface, method of manufacturing the semiconductor device, and method of manufacturing semiconductor device assembly |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04258125A (ja) * | 1991-02-13 | 1992-09-14 | Nec Corp | 半導体装置 |
| JP3383329B2 (ja) * | 1992-08-27 | 2003-03-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH1174312A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置およびはんだバンプの形成方法 |
| US6260264B1 (en) * | 1997-12-08 | 2001-07-17 | 3M Innovative Properties Company | Methods for making z-axis electrical connections |
| JP4239310B2 (ja) * | 1998-09-01 | 2009-03-18 | ソニー株式会社 | 半導体装置の製造方法 |
| US6352881B1 (en) * | 1999-07-22 | 2002-03-05 | National Semiconductor Corporation | Method and apparatus for forming an underfill adhesive layer |
| US6717245B1 (en) * | 2000-06-02 | 2004-04-06 | Micron Technology, Inc. | Chip scale packages performed by wafer level processing |
| US6794751B2 (en) * | 2001-06-29 | 2004-09-21 | Intel Corporation | Multi-purpose planarizing/back-grind/pre-underfill arrangements for bumped wafers and dies |
| US6806118B2 (en) * | 2002-02-07 | 2004-10-19 | Fujitsu Limited | Electrode connection method, electrode surface activation apparatus, electrode connection apparatus, connection method of electronic components and connected structure |
| US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
| CN100477139C (zh) | 2002-12-27 | 2009-04-08 | 富士通株式会社 | 凸块形成方法、半导体器件及其制造方法、基板处理装置和半导体制造装置 |
| JP4203435B2 (ja) * | 2003-05-16 | 2009-01-07 | 日本特殊陶業株式会社 | 多層樹脂配線基板 |
| JP4353845B2 (ja) * | 2004-03-31 | 2009-10-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4130668B2 (ja) * | 2004-08-05 | 2008-08-06 | 富士通株式会社 | 基体の加工方法 |
| JP4493442B2 (ja) * | 2004-08-24 | 2010-06-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法及び当該製造方法に使用される製造装置 |
| JP2006114656A (ja) * | 2004-10-14 | 2006-04-27 | Seiko Epson Corp | 半導体装置、半導体装置の実装構造、及び半導体装置の実装方法 |
| JP2008218926A (ja) * | 2007-03-07 | 2008-09-18 | Spansion Llc | 半導体装置及びその製造方法 |
| JP5540533B2 (ja) * | 2009-03-12 | 2014-07-02 | 株式会社ニコン | 半導体装置を製造する製造装置、基板接合方法及び半導体装置を製造する製造方法 |
| JP5149881B2 (ja) * | 2009-09-30 | 2013-02-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5183708B2 (ja) * | 2010-09-21 | 2013-04-17 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
2012
- 2012-03-30 JP JP2012082931A patent/JP6021386B2/ja active Active
-
2013
- 2013-03-15 US US13/835,891 patent/US9111923B2/en active Active
-
2015
- 2015-07-09 US US14/795,410 patent/US20150311146A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20130256879A1 (en) | 2013-10-03 |
| US9111923B2 (en) | 2015-08-18 |
| US20150311146A1 (en) | 2015-10-29 |
| JP2013214558A (ja) | 2013-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6911982B2 (ja) | 半導体装置及びその製造方法 | |
| JP4345808B2 (ja) | 半導体装置の製造方法 | |
| US9013037B2 (en) | Semiconductor package with improved pillar bump process and structure | |
| CN102969305B (zh) | 用于半导体结构的管芯对管芯间隙控制及其方法 | |
| JP6021386B2 (ja) | 配線基板の製造方法、並びに半導体装置の製造方法 | |
| TWI399843B (zh) | 半導體裝置與其製造方法 | |
| JP2008218926A (ja) | 半導体装置及びその製造方法 | |
| JPWO2018047861A1 (ja) | 配線基板及び配線基板の製造方法 | |
| TW202040764A (zh) | 貫通電極基板及其製造方法、以及安裝基板 | |
| JP2008130704A (ja) | 半導体装置の製造方法 | |
| EP2754169A1 (en) | Soldering relief method and semiconductor device employing same | |
| US20140103481A1 (en) | Semiconductor substrate, semiconductor device, solid-state imaging device, and method of manufacturing semiconductor sustrate | |
| WO2011083524A1 (ja) | 半導体装置及びその製造方法 | |
| JP5559773B2 (ja) | 積層半導体装置の製造方法 | |
| TWI555142B (zh) | 半導體封裝結構及其製造方法 | |
| JP6473897B2 (ja) | 半導体デバイスの製造方法 | |
| TWI415222B (zh) | 半導體裝置及其製造方法 | |
| US20140091472A1 (en) | Semiconductor device and manufacturing method of the same | |
| TWI574597B (zh) | 無核心層封裝基板與其製造方法 | |
| CN109346419B (zh) | 半导体器件及其制造方法 | |
| JP6210533B2 (ja) | プリント基板およびその製造方法 | |
| JP2004266016A (ja) | 半導体装置、半導体装置の製造方法、及び半導体基板 | |
| JP2010245288A (ja) | 半導体装置の製造方法 | |
| JP6076114B2 (ja) | 半導体装置、固体撮像装置、および半導体装置の製造方法 | |
| KR101023950B1 (ko) | 전도성 폴리머 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150319 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160628 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160819 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161004 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6021386 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |