JP6005280B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP6005280B2
JP6005280B2 JP2015524555A JP2015524555A JP6005280B2 JP 6005280 B2 JP6005280 B2 JP 6005280B2 JP 2015524555 A JP2015524555 A JP 2015524555A JP 2015524555 A JP2015524555 A JP 2015524555A JP 6005280 B2 JP6005280 B2 JP 6005280B2
Authority
JP
Japan
Prior art keywords
semiconductor package
forming
cavity
layer
adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015524555A
Other languages
English (en)
Other versions
JPWO2015189903A1 (ja
Inventor
政範 二村
政範 二村
滋紀 竹田
滋紀 竹田
芳直 立井
芳直 立井
勢 杉浦
勢 杉浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6005280B2 publication Critical patent/JP6005280B2/ja
Publication of JPWO2015189903A1 publication Critical patent/JPWO2015189903A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4817Conductive parts for containers, e.g. caps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/06Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、半導体パッケージの製造方法に関する。
従来、一般的に半導体パッケージは、半導体素子を収納するための凹部(以下半導体素子収納用キャビティあるいはキャビティと呼ぶこともある)と各電極層を導通させる貫通孔すなわちスルーホールとを備えている。
一般的な工程は以下のとおりである。
工程0.絶縁材質からなる板体(以下絶縁シート)に、キャビティ用の穴形成、回路形成
工程1.工程0で形成した絶縁シートと接着層とを積層
工程2.スルーホールの穴開け加工
工程3.スルーホール、積層体底面および天面へのめっき施工
工程4.積層体底面および天面のめっき不要部をエッチングで除去
工程5.ソルダーレジスト塗布、パターニング
工程6.金めっき
工程7.ダイシングにより個片化
しかしながら、スルーホールめっき時に半導体素子収納用キャビティ全体にめっき層が付着し、半導体素子を搭載するダイボンド用電極とワイヤボンディング用電極など、電極間を短絡させてしまうという課題がある。
そこで、特許文献1には、以下の技術が開示されている。上記工程3におけるスルーホール、積層体底面、天面へのめっき施工を行うに際し、半導体素子収納用キャビティにめっきが付着するのを避けるため、半導体素子収納用キャビティを絶縁シートにより密閉しておき、めっき工程終了後に、工程4として絶縁シートの一部を除去加工し半導体素子収納用キャビティを形成する技術が提案されている。このダイシングにより個片化が実施される。
特公平2−5014号公報
しかしながら、上記特許文献1に記載の技術によれば、キャビティ形成のための絶縁シート除去加工に工数がかかり、高コストであるという問題がある。また、絶縁シート除去工程で製品が汚れてしまうという問題がある。たとえば、絶縁シートを機械加工で除去する場合は粉塵が発生する。また、絶縁シートをレーザー加工で除去する場合はデブリと呼ばれる再凝固付着物が発生する。いずれも半導体素子のダイボンディング、ワイヤボンディングの接合信頼性が低下する。さらにまた、キャビティ開口部にレンズなど光学部品を配置する場合、切削によるバリあるいはレーザー加工によるデブリにより、半導体パッケージと光学部品の接合信頼性が低下するという問題があった。
本発明は、上記に鑑みてなされたものであって、キャビティ内へのめっきの付着による短絡のおそれがなく、信頼性の高い積層型半導体パッケージを工数の増大なしに容易に製造する方法を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、第1および第2主面を有する第1の絶縁性樹脂板と、第2主面に積層され少なくともひとつの第1のキャビティを構成する開口部を有する第1中間層とを有する第1の積層体を形成する工程と、第1および第2主面を有する第2の絶縁性樹脂板と、第2主面に積層され少なくともひとつの第2のキャビティを構成する開口部を有する第2中間層とを有する、第2の積層体を形成する工程と、第1および第2中間層の少なくとも一方の周縁領域に選択的に接着剤を形成して、第1および第2のキャビティを互いに塞ぐように第1および第2中間層を接合する工程と、周縁領域よりも内側に、第1および第2の積層体をその接合面を含む一部を残して貫通する貫通孔を形成する工程と、貫通孔にめっき層を形成する工程と、貫通孔を含み第1および第2の積層体を貫通するダイシングラインに沿って、第1および第2の積層体を分断する工程とを含み、第1のキャビティを有する第1のパッケージおよび第2のキャビティを有する第2のパッケージを形成することを特徴とする。
本発明によれば、第1および第2のキャビティは塞がれた状態でめっきがなされるため、キャビティ内へのめっきの付着による短絡のおそれはない。また、周縁領域よりも内側にある貫通孔を含み第1および第2の積層体を貫通するダイシングラインに沿って、第1および第2の積層体を分断するため、周縁領域が切除され、第1および第2の積層体の接合面は汚染もなく開放される。従って、製造が容易で信頼性の高い積層型パッケージを得ることができるという効果を奏する。
図1(a)〜(e)は、実施の形態1の半導体パッケージの製造工程を示す説明図である。 図2は、図1(b)のA−B−C線で切断した状態を示す断面図である。 図3は、図2の分解斜視図であり、(a)は第1の積層体、(b)は剥離シート、(c)は第2の積層体を示す図である。 図4は、実施の形態1の半導体パッケージの製造工程を示すフローチャートである。 図5は、実施の形態1の半導体パッケージの製造工程の一部を示す工程断面図である。 図6は、実施の形態1の半導体パッケージの製造工程で製造された半導体パッケージを示す斜視図である。 図7は、実施の形態1の半導体パッケージの製造工程で製造された半導体パッケージを示す図であり、(a)は上面図、(b)は(a)のA1−A1断面図、(c)は(a)のB1−B1断面図である。 図8は、実施の形態1の半導体パッケージを用いて実装された光モジュールを示す斜視図である。 図9は、実施の形態2の半導体パッケージの製造工程を示す説明図であり、図1(a)および(b)のA−B−C線で切断した状態を示す断面図である。 図10(a)〜(e)は、実施の形態3の半導体パッケージの製造工程を示す説明図である。 図11は、図10(a)および(b)のA−B−C線で切断した状態を示す断面図である。 図12は、実施の形態3の半導体パッケージの製造工程を示すフローチャートである。 図13は、実施の形態3の半導体パッケージの製造工程で製造された個別ダイシング前の半導体パッケージを示す斜視図である。 図14(a)〜(e)は、実施の形態4の半導体パッケージの製造工程を示す説明図である。 図15は、実施の形態4の半導体パッケージの製造工程で製造された半導体パッケージを示す斜視図である。
以下に、本発明にかかる積層型半導体パッケージの製造方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため各層あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
実施の形態1.
図1は、実施の形態1による積層型半導体パッケージの製造方法を示す図であり、図2は、図1(a)および(b)のA−B−C線で切断した状態を示す断面図である。図3(a)から(c)は、実施の形態1の半導体パッケージの分解斜視図である。図4は、実施の形態1の半導体パッケージの製造工程を示すフローチャートである。
本実施の形態の方法では、半導体パッケージの貫通孔すなわちスルーホールへのめっき層の形成に際し、キャビティを内側にして積層板である第1および第2の積層体を重ね合わせて周縁領域に接着剤を用いて接合し、積層板のキャビティを密閉空間にして、スルーホールめっきを行い、接着剤を用いて接合された周縁領域R0は切り代すなわち切除領域として切除するとともに、複数に分断し、半導体パッケージを形成するものである。以下、貫通孔すなわちスルーホールをTHと略して称することもある。
図2に断面図、図3(a)から(c)に積層体の分解斜視図を示すように第1の絶縁性樹脂板11上に2層構造の第1中間層12a,12bが接着層13を介して積層された第1の積層体10と、第2の絶縁性樹脂板21上に第2中間層22a,22bが接着層23を介して積層された第2の積層体20を用意する。そしてこれら第1および第2の積層体10,20を、剥離シート50をはさんで第1および第2のキャビティ15a,15b,25a,25bが内側にくるように、接着剤14を介して接合し、キャビティを密閉空間とする。このようにキャビティを密閉空間にした状態で接合面を含む一部を残して両面からスルーホールすなわち貫通孔30(図2では図示せず)を形成し、スルーホールめっきを施工する。なお、本実施の形態では、貫通孔30は接合面を貫通することなく残して形成されるが、便宜上貫通孔と称する。貫通孔30の形成に際しては、エッチング方法を用い、エッチング液の温度およびエッチング時間を制御することで、一部を残すことができる。この際第1および第2のキャビティ15a,15b,25a,25bは積層体内の閉空間となっており、めっきが付着することは無い。そしてめっきを行った後、切り代としての周縁領域R0を除去し、接着剤が無くなる部分を境界として積層体を分割する。分割された積層体をダイシング加工などによりダイシングラインDLに沿って個片化することで、キャビティを有する半導体パッケージを製造する。なお、第1および第2の積層体10,20の間は、剥離シート50を除去することで、水平方向の分割線DLHで分割される。
次に、本実施の形態1の半導体パッケージの製造工程について図4に示すフローチャートとともに詳細に説明する。ここで第1および第2の絶縁性樹脂板11,21としてガラスエポキシ板(日立化成 MCL−E679FG)を用いる。また第1および第2中間層12a,12b,22a,22bには第1および第2の絶縁性樹脂板11,21と同様、ガラスエポキシ板(日立化成 MCL−E679FG)を用いる。接着層(図2中の13,23)にはエポキシ接着フィルム(日立化成 AS−2600W)を用いる。またここでは第1および第2の積層体10,20を接合するための接着剤14についても絶縁性樹脂板と中間層とを接合する接着層と同様エポキシ接着フィルム(日立化成 AS−2600W)を用いる。
まず、第1の絶縁性樹脂板11および第1中間層12a,12bとしてのガラスエポキシ板の片面、もしくは両面に配線パターンを形成する(ステップS101)。ここでは銅配線層のパターンからなるパッド41,43(図2では省略、図7(b)および(c)参照)を設ける。また、図示はしていないが、第1中間層12a,12bには、貫通孔が設けられ配線層間の接続がなされている。また積層後にキャビティを構成するため、第1中間層12a,12bを構成するガラスエポキシ板には、あらかじめ開口部Oが開けられている。下層側の第1中間層12aは、1ユニットに1個、上層側の第1中間層12bは1ユニットに大小2個の開口部Oを有している。これらは、2層の第1中間層の形状加工のための切断工程において同時に打ち抜きパンチにより容易に形成される。分割後の1つの半導体パッケージ100(図6参照)に2個の第1のキャビティ15a,15bが設けられており、第1のキャビティの一方15aは小さくて深く、もう一方の15bは大きくて浅くなっており、キャビティの深さは互いに異なる。深い方の第1のキャビティ15aは上層および下層の第1中間層12a,12bの両方に開口部Oを形成することで得られ、浅い方の第1のキャビティ15bは上層側の第1中間層12bにのみ開口部Oを形成することで得られる。従って、第1中間層の形状加工時にキャビティの形状が確定されるため、容易にかつ高精度で再現性よく安定した形状を得ることができ、切削時の残渣などによる汚染のおそれもない。
このようにして形成された第1の絶縁性樹脂板11および第1中間層12a,12bを接着層13としてのエポキシ接着フィルムを用いて積層し、第1の積層体10を形成する(図5(a),(b):ステップS102)。
第2の積層体20の形成についても第1の積層体10の形成工程とまったく同様にして第2の絶縁性樹脂板21および第2中間層22a,22bとしてのガラスエポキシ板の片面、もしくは両面に配線パターンを形成する(ステップS201)。ここでは、銅配線層のパターンからなるパッド41,43(図2では省略、図7(b)および(c)参照)を設ける。
そして第2の絶縁性樹脂板21および第2中間層22a,22bを接着層3としてのエポキシ接着フィルムを用いて積層し、第2の積層体20を形成する(図5(c),(d):ステップS202)。
こののち、第1および第2の積層体10,20の表面にメラミン樹脂皮膜が形成された剥離シート50を、第1および第2のキャビティ15a,15b(25a,25b)の開口部Oが剥離シート50に対向するように配置する。剥離シート50と第1および第2の積層体10,20の周縁部との間に接着剤14としてのエポキシ接着フィルムを設ける。積層工程においては第1および第2の積層体10,20に5MPaの圧力をかけ、160℃に加熱して90分間保持し、図5(e)に示すように、第1および第2の積層体10,20を接合する(ステップS103)。積層工程で接着層としてのエポキシ接着フィルムから湧出する接着剤14は、剥離シート50によって堰き止められ、第1および第2のキャビティ15a,15b(25a,25b)内部へは侵入しない。また剥離シート50を設けることで、積層工程における積層体にかかる圧力を均等にし、積層体の反りあるいは凹みを防ぐことができる。この状態が図1(a)である。
次に、図1(b)に示すように、第1の積層体10から第2の積層体20をこれらの接合面を残して貫通する貫通孔30を形成する(ステップS104)。この貫通孔30は各半導体パッケージユニットの外周部に位置し、この貫通孔30はダイシングラインDLに沿って設けられている。従って切断を容易にする作用に加え位置決めを容易にするという作用も有する。またこの貫通孔30の内壁にめっき層を形成したのちにダイシングを行うことにより、側壁に複数の導体層の形成された半導体パッケージを得ることができる。
このようにして、貫通孔30を形成した後、図1(c)に示すように、貫通孔30内、第1の積層体10と第2の積層体20との積層体の天面、側面および底面に銅めっきを行い、めっき層40を形成する(ステップS105)。この時積層体の外表面全体にめっき層40が形成されるが、積層体の周囲にめっきホルダ(図示せず)を装着した状態でめっき槽に浸漬するようにすれば、積層体側面へのめっき層の形成は免れるようにすることができる。本実施の形態でいう積層体は、第1および第2の積層体10,20を積層したものとする。
こののち図1(d)に示すように、第1および第2の積層体10,20天面、底面の銅めっきは不要部分をエッチングで除去し、電極パターンを形成する(ステップS106)。ここで底面には貫通孔30の周りにパッド40RP(図7(b)参照)が形成されている。
さらに、図1(e)に示すように、第1および第2の積層体10,20を圧縮するように天面と底面を固定しておき、積層体の切り代となる周縁領域Rを機械加工で除去する。その後底面、天面の固定を解除することで、第1および第2の積層体10,20を水平方向の分割線DLHに沿って分割して分離することができる(ステップS107)。
分割後に、ソルダーレジストを塗布し、パターニングする(ステップS108)。ここでは、感光性のソルダーレジストフィルムを第1および第2の積層体10,20の底面、天面に貼り、露光・現像・エッチング工程を経てソルダーレジストをパターニングする。その後銅配線からなるパッド41,43などを酸化から保護するため金めっきを施工する(ステップS109)。なおソルダーレジスト工程と金めっき工程は順番が逆でもよい。
第1および第2の積層体10,20をダイシングにより分断して個片化(ステップS110)し、図6および図7に示す半導体パッケージ100を得る。図6は斜視図、図7(a)は上面図、(b)は(a)のA1−A1断面図、(c)は(a)のB1−B1断面図である。
このようにして形成された半導体パッケージは、深くて小さく、LEDからなる発光素子を搭載するための第1のキャビティ15a,第2のキャビティ25aと、浅くて大きい、フォトダイオードからなる受光素子を搭載するための第1のキャビティ15b,第2のキャビティ25bとを有している。第1のキャビティ15a,第2のキャビティ25a内には、銅配線からなるパッド41,第1のキャビティ15b,第2のキャビティ25b内には、銅配線からなるパッド43が設けられている。なお第1および第2の絶縁性樹脂板11,21には、あらかじめ銅配線層からなる配線42が形成されている。
また、貫通孔としての貫通孔30内壁には銅めっきによるめっき層40が形成されており、第1および第2の絶縁性樹脂板11,21の裏面11Bまで回り込み、外部接続用のパッド40RPを形成している(図7(b))。この外部接続用のパッド40RPの表面も前述した金めっきステップS109によって金めっき層で被覆されており、半田接続が容易となっている。第1および第2の絶縁性樹脂板11,21および第1および第2中間層12a,12b,22a,22bに形成された配線および回路素子は、この貫通孔側壁のめっき層40を介して、相互接続され、外部接続用のパッド40RPによって外部接続可能となっている。なお上記構成によれば、半導体パッケージ各層の電極パターンを導通させる電極が非貫通となっており、半導体パッケージ天面にはめっき液が侵入しにくい構造となっている。このため、本実施の形態の半導体パッケージの天面には電極パターン無しの構造となっており、半導体パッケージ天面のキャビティ開口部周囲が平坦かつ清浄となっている。ここで第1および第2の積層体10,20の接合面の一部を残すように貫通孔30を形成することが重要であるが、この一部とは、中間層の厚さの2分の1以上中間層の厚さ程度とするのが望ましい。これにより、接合面すなわち半導体パッケージ天面へのめっき層の周り込みを抑制するとともに、中間層からの配線取り出しも効率よく有効化することができる。
図8は、本実施の形態の半導体パッケージを用いた光送受信モジュールを示す図である。この光送受信モジュール1は、図6および図7(a)から(c)に示した半導体パッケージ100に発光素子61および受光素子62を搭載し、発光素子61を収納したキャビティの開口部にはレンズ64を接合する。レンズ64は、成形品を接着剤で接合している。あるいは、樹脂で、発光素子を収納したキャビティを覆うように成形してもよい。第1のキャビティ15a内に設けられたパッド41にLEDからなる発光素子61を搭載するとともにワイヤ63によってワイヤボンディングがなされている。浅くて大きい方の第1のキャビティ15b内に設けられたパッド43にフォトダイオードからなる受光素子62を搭載するとともにワイヤ63によってワイヤボンディングがなされている。そして受光素子62を搭載した第1のキャビティ15bには透光性樹脂(図示せず)を満たし、ボンディングワイヤを保護している。
このようにして形成された光送受信モジュール1は外部接続用のパッド40RPによって配線基板上に面実装により回路接続を行うとともに実装することができる。本実施の形態の光送受信モジュール1は、発光素子61からの光を対象物体に照射し、反射光を受光素子62で検出することで、サーボモータの回転角度を検出するセンサをはじめとし、対象物体の有無、表面状態など、状態を判断するセンサなどとして用いられる。なお第1および第2のキャビティの内壁に反射膜を形成したり、キャビティの天面にレンズなど光学素子を形成したりすることも可能である。
本実施の形態の半導体パッケージの製造方法によれば、第1および第2の積層体の周縁領域R0にのみ接着剤14を塗布して接着層を形成し、第1および第2の積層体を接合し、キャビティを密閉空間とした状態でめっき工程を行い、めっき工程終了後分断しているため、製造が極めて容易で、キャビティ内へのめっき層の付着は確実に回避される。また接合部である周縁領域R0は切り代すなわち切除領域となるため、分断による表面の荒れもなく、信頼性の高い半導体パッケージを得ることができる。さらにまた、特許文献1では、キャビティ作成のための除去加工をする必要があるが、本実施の形態では積層体の形成時に中間層の開口を行うのみで、一括して高精度のキャビティを形成することができる。また切削による粉塵が残留することもないため、キャビティ表面の平滑度も向上し、半導体パッケージのダイボンディング、ワイヤボンディングの接合信頼性を向上することができる。このため製造コストを大幅に削減し、安価に半導体パッケージを製造することができる。また、深さの異なる複数のキャビティを形成する場合にも、中間層への開口部の形成の有無のみで深さを調整することができるため、高精度で信頼性の高い半導体パッケージの形成が容易に可能となる。
また、本実施の形態の半導体パッケージによれば、第1および第2の積層体に貫通孔を形成する際、接合面を残して貫通孔を形成し、接合面すなわち、キャビティ形成面には、めっき層が形成されないようにしている。従って半導体パッケージ各層の電極パターンを導通させる電極が非貫通となっており、パッケージ天面には電極パターン無しの構造となっている。従って、パッケージ天面のキャビティ開口部周囲が平坦かつ清浄であるため、パッケージ天面にレンズなどの光学素子を接合する際、高い信頼性を得ることができる。
実施の形態2.
図9は、本発明にかかる積層型半導体パッケージの製造工程を示す要部断面図である。本実施の形態と前記実施の形態1との異なる点は、本実施の形態では第1および第2の積層体の形成に際し、剥離シートを介することなく、周縁領域R0にのみ接着剤24を塗布して接着層を形成して第1および第2の積層体を接合した点である。従って製造に際しても、あらかじめ第1および第2の積層体を形成するのではなく、第1および第2の絶縁性樹脂板および第1および第2中間層を順次積層していくことで第1および第2の積層体を積層した状態を形成する。他の工程については、実施の形態1と同様に形成する。同一部位には同一符号を付した。
本実施の形態では第1および第2の絶縁性樹脂板11,21としては実施の形態1と同様ガラスエポキシ板を用いているが、接着剤24として熱硬化性エポキシ接着剤を用いる。本実施の形態においても、積層後に第1および第2のキャビティ15a,15b,25a,25bを構成するように、第1および第2中間層12a,12b,22a,22bにはあらかじめ開口部Oが開けられている。第1および第2の積層体10,20間は、積層体外周部にのみ接着剤24が設けられており、接着剤24より内側は空隙Vである(剥離シート無し)。貫通孔は図示していないが、前記実施の形態1と同様、積層体の天面すなわち、キャビティ形成面の一部を残して貫通するように底面から天面に向けて形成される、貫通孔である。
剥離シート50を設けていないが、接着剤24の塗布量を調整することで接着剤24が流出したりすることもない。本実施の形態においても切り代としての周縁領域R0にのみ接着剤24を塗布して形成した接着層が形成されており、周縁領域R0が切除されると同時に、第1および第2の積層体10,20は水平方向に分離され、しかも接着剤24の残留もない。そして実施の形態1と同様、第1および第2の積層体10,20は、それぞれダイシングラインDLに沿って3行3列にダイシングされ、図6に斜視図を示したのと同様の、半導体パッケージ100が得られる。従って本実施の形態によっても、極めて容易に、信頼性の高い半導体パッケージを得ることができる。
実施の形態3.
図10は、実施の形態3による積層型半導体パッケージの製造方法を示す図であり、図11は、図10(a)および(b)のA−B−C線で切断した状態を示す断面図である。図12は、実施の形態3の半導体パッケージの製造工程を示すフローチャートである。図13は、実施の形態3の半導体パッケージの製造工程で製造された半導体パッケージの個別ダイシング前の積層体を示す図である。本実施の形態では、第1の積層板10に形成された2つの第1のキャビティ15a,15bを塞ぐように、蓋板80を用いたことを特徴とするもので、他については前記実施の形態1と同様である。同一部位には同一符号を付した。
図11に断面図を示すように、実施の形態1と同様、第1の絶縁性樹脂板11上に第1中間層12a,12bが接着層13を介して積層された第1の積層体10を積層体とし、1段構造とする。ここでは、第1の積層体10を、第1のキャビティ15a,15bを塞ぐように、接着剤24を介して蓋板80を接合し、キャビティを密閉空間にした状態でスルーホールすなわち貫通孔30(図11では図示せず)を形成し、スルーホールめっきを施工するものである。この際第1のキャビティ15a,15bは積層体内の閉空間となっており、めっきが付着することは無い。切り代としての周縁領域R0を除去し、接着剤が無くなる部分を境界として積層体を分割する。分割されて蓋板の剥離された積層体をダイシング加工などによりダイシングラインDLに沿って個片化することで、キャビティを有する半導体パッケージを製造する。なお、第1の積層体10は、蓋板80を剥離除去することで、第1のキャビティ15a,15bが露呈する。なお、本実施の形態においても、貫通孔30は接合面を貫通することなく残して形成されるが、便宜上貫通孔と称する。
次に、本実施の形態3の半導体パッケージの製造工程について図12に示すフローチャートとともに詳細に説明する。ここで絶縁性樹脂板としては実施の形態1で用いたのと同様、ガラスエポキシ板(日立化成 MCL−E679FG)(第1の絶縁性樹脂板11)を用いる。また第1および第2中間層12a,12bには第1の絶縁性樹脂板11と同様、ガラスエポキシ板(日立化成 MCL−E679FG)を用いる。接着層(図11中の13)にはエポキシ接着フィルム(日立化成 AS−2600W)を用いる。またここでは積層体10と蓋板80とを接合するための接着剤24についても絶縁性樹脂板と中間層とを接合する接着層と同様エポキシ接着フィルム(日立化成 AS−2600W)を用いる。
まず、第1の絶縁性樹脂板11および第1中間層12a,12bとしてのガラスエポキシ板の片面、もしくは両面に銅配線層のパターンであるパッド41,43など(図11では省略)を設け、配線パターンを形成する(ステップS301)。また、図示はしていないが、第1中間層12a,12bには、貫通孔が設けられ配線層間の接続がなされている。また積層後にキャビティを構成するため、第1中間層12a,12bを構成するガラスエポキシ板には、あらかじめ開口部Oが開けられている。下層側の第1中間層12aは、1ユニットに1個、上層側の第1中間層12bは1ユニットに大小2個の開口部Oを有している。これらは、第1中間層12aの形状加工のための切断工程において同時に打ち抜きパンチにより容易に形成される。分割後の1つの半導体パッケージ100に2個の第1のキャビティ15a,15bが設けられており、第1のキャビティ15aは小さくて深く、第1のキャビティ15bは大きくて浅くなっており、キャビティの深さはそれぞれ異なる。
このようにして形成された第1の絶縁性樹脂板11および第1中間層12a,12bを接着層13としてのエポキシ接着フィルムを用いて積層し、積層体である第1の積層体10を形成する(ステップS302)。
こののち、積層体である第1の積層体10に対し、第1の絶縁性樹脂板11と同一材料からなる蓋板80を、第1のキャビティ15a,15bの開口部が蓋板80に対向するように配置する。蓋板80と積層体の周縁部との間に接着剤24としてのエポキシ接着フィルムを設ける。積層工程においては第1および第2の積層体10,20に5MPaの圧力をかけ、160℃に加熱して90分間保持し、第1の積層体10に蓋板80を接合する(ステップS303)。この状態が図10(a)である。
次に、図10(b)に示すように、第1の積層体10から蓋板80を貫通する貫通孔30を形成する(ステップS304)。ここでは接着剤24の形成された周縁領域よりも内側に蓋板80との接合面を含む中間層の一部を残して、貫通する貫通孔30を形成する。中間層の一部とは、中間層の厚さの2分の1以上中間層の厚さ程度とするのが望ましい。これにより、接合面すなわち半導体パッケージ天面へのめっき層の周り込みを抑制するとともに、中間層からの配線取り出しも効率よく有効化することができる。
このようにして、貫通孔30を形成した後、図10(c)に示すように、貫通孔30内、第1および第2の積層体天面、および底面に銅めっきによるめっき層40を形成する(ステップS305)。この時積層体の外表面全体にめっき層40が形成されるが、積層体の周囲にめっきホルダ(図示せず)を装着した状態でめっき槽に浸漬するようにすれば、側面へのめっき層の形成は免れるようにすることができる。
こののち図10(d)に示すように、第1の積層体10天面、底面の銅めっきは不要部分を除去し、電極パターンを形成する(ステップS306)。ここで底面には貫通孔30の周りにパッドが形成されている。
さらに、図10(e)に示すように、第1の積層体10を圧縮するように積層体の天面と底面を固定しておき、積層体の切り代となる周縁領域R0を機械加工で除去する。その後底面、天面の固定を解除することで、第1の積層体10を蓋板80から水平方向の分割線DLHに沿って分割することができ第1の積層体から蓋体が剥離される(ステップS307)。
分割後に、ソルダーレジストを塗布して、パターニングする(ステップS308)。ここでは感光性のソルダーレジストフィルムを第1の積層体10の底面、天面に貼り、露光・現像・エッチング工程を経てソルダーレジストをパターニングする。その後銅配線からなるパッド41,43などを酸化から保護するため金めっきを施工する(ステップS309)。なおソルダーレジスト工程と金めっき工程は順番が逆でもよい。
この様にして得られた第1の積層体10を図13に示す。第1の積層体10をダイシングにより個片化(ステップS310)し、図6および図7に示したのと同様の半導体パッケージ100を得る。
本実施の形態によれば、積層体1段のスルーホールめっきも容易に信頼性良く施工することができる。
なお、積層体1段に限定されることなく、3段以上の奇数段の積層も可能であり、この場合は、キャビティが露呈しなければよく、キャビティが向かい合わない部分が存在していてもよい。
実施の形態4.
図14は、実施の形態4による積層型半導体パッケージの製造方法を示す図であり、図15は、同方法で形成された半導体パッケージを示す斜視図である。
前記実施の形態1では、半導体パッケージのスルーホールすなわち貫通孔30を、第1および第2の積層体10,20の接合面を含む一部を残して設けたが、これに対し、本実施の形態の方法では、半導体パッケージの貫通孔30を、第1および第2の積層体10,20を貫通するように設けた。この点が異なるのみであり、他は、実施の形態1と同様である。本実施の形態においても、めっき層の形成に際し、キャビティを内側にして積層板(第1および第2の積層体)を重ね合わせて周縁領域に接着剤を用いて接合し、積層板のキャビティを密閉空間にして、スルーホールめっきを行う点は同様である。この場合は第1および第2の積層体10,20の厚さ方向全体に連続して形成された貫通孔30にめっき層40が形成される。そして分割に際し、接着剤を用いて接合された周縁領域R0は切り代すなわち切除領域として切除する。このようにして第1および第2の積層体10,20に分割するとともに、複数に分断し、半導体パッケージを形成する。
第1および第2の積層体10,20を分割する工程では、貫通孔30に連続して形成されためっき層40が分割しにくい場合がある。そこで、第1および第2の積層体10,20の接合面に剥離シートを介在させ、剥離シートにめっき層40が形成されないようにしたり、あるいは第1および第2の積層体を昇温などにより剥離し易い接着剤で接合するなどの方法をとることで、半導体パッケージ各層の電極パターンを導通させる電極を貫通電極とし、半導体パッケージ天面に電極パターンを有する構造とすることも可能である。これにより、半導体パッケージとしては、第1および第2のキャビティ形成面側での接続配線を容易にし、配線長の低減を図ることも可能である。
なお、前記実施の形態1から4において、絶縁性樹脂板および中間層の接合は、エポキシ系樹脂に限定されることなく、プリプレグ(繊維含浸樹脂)を用いて接着してもよい。また、絶縁性樹脂板および中間層自体をプリプレグで構成し、中間層のキャビティ形成領域をレーザーで切断することによってキャビティを形成することも可能である。
また、絶縁性樹脂板としては、従来知られているいずれの基板も使用することができ、形状保持性を有するものであればよい。基板の材料は特に限定されず、例えば、高分子材料(例えば、二酢酸セルロース、三酢酸セルロース、プロピオン酸セルロース、酪酸セルロース、酢酸セルロース、硝酸セルロース、ポリエチレンテレフタレート、ポリエチレン、ポリスチレン、ポリプロピレン、ポリビニルアセタール、ポリイミド、エポキシ、ビスマレインイミド樹脂、ポリフェニレンオキサイド、液晶ポリマー、ポリテトラフルオロエチレン等)、その他の材料(例えば、紙、プラスチックがラミネートされた紙)、これらの組み合わせ、またはこれらに類似したものなどが挙げられる。
また、実施の形態1から4の半導体パッケージは、光送受信モジュールなどの光モジュールの他、高周波モジュールなど、各種の半導体素子のパッケージに適用することができる。このような用途に用いる場合は、以下に示す、絶縁性樹脂を含んだ基板、具体的には、絶縁性樹脂からなる基板(絶縁性基板)、または、絶縁性樹脂の層(絶縁性樹脂層)を表面に有する基板(絶縁性樹脂層付き基板)を用いることが好ましい。なお、絶縁性樹脂板は、その表面に金属配線層と絶縁性樹脂層とを交互に有し、最表層に絶縁性樹脂層が配置された基板であってもよい。
絶縁性樹脂の具体例としては、例えば、熱硬化性樹脂でも熱可塑性樹脂でもまたそれらの混合物でもよく、例えば、熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン樹脂、イソシアネート樹脂、ABS樹脂等が挙げられる。エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、2種以上併用してもよい。
接着層としては、エポキシ樹脂などの熱硬化性樹脂の他、熱可塑性樹脂を用いることも可能である。熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン、ポリスルフォン、ポリフェニレンスルフォン、ポリフェニレンサルファイド、ポリフェニルエーテル、ポリエーテルイミド等が挙げられる。
また、前記実施の形態1から4において、絶縁性樹脂板と中間層との接合に用いられる接着層と、積層体同士あるいは積層体と蓋板との接合に用いられる接着剤とは同一材料を用いても良いため、接合作業性が良好である。そして、絶縁性樹脂板と中間層との接合に用いられる接着層と、積層体同士あるいは積層体と蓋板との接合に用いられる接着剤とは同一材料を用いて強固に接合しておいた場合にも、周縁領域の接合部を切り代として切除するため、容易に作業性良く分断し得、平滑で汚染のない表面を持つ半導体パッケージを得ることができる。
また、実施の形態1から4において、絶縁性樹脂板と中間層との接合に用いられる接着層と、積層体同士あるいは積層体と蓋板との接合に用いられる接着剤とは同一材料を用いても良いが、別の材料を用いてもよい。例えば溶融温度の異なる接着剤を用いて、第1および第2の積層体間あるいは積層体および蓋板間を接合する接着剤の溶融温度が層間の接着層の溶融温度よりも低くなるようにしておき、加熱により分割線で分割できるようにしてもよい。あるいは、レーザー加工、ワイヤソーなどで機械的に分割するようにしてもよい。
さらにまた、実施の形態1から4において、貫通孔をめっきした後、最外層にビルドアップ層を形成したものも有効である。
なお、前記実施の形態1から3では、第1および第2の積層体に貫通孔を形成する際、接合面を含む一部を残して貫通孔を形成し、接合面すなわち、キャビティ形成面には、めっき層が形成されないようにしている。従って半導体パッケージ各層の電極パターンを導通させる電極が非貫通となっており、半導体パッケージ天面には電極パターン無しの構造となっている。これに対し実施の形態4の方法では、接合面の剥離シートにめっき層が形成されないようにしたり、あるいは第1および第2の積層体を昇温などにより剥離し易い接着剤で接合するなどの方法をとることで、半導体パッケージ各層の電極パターンを導通させる電極を貫通電極とし、半導体パッケージ天面に電極パターンを有する構造とすることも可能である。これにより、表面側での接続配線を容易にし、配線長の低減を図ることも可能である。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態あるいはその変形は、発明の範囲および要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上説明してきたように、本実施の形態の半導体パッケージの製造方法によれば、高精度でかつめっき付着汚れのないキャビティを有する半導体パッケージを形成することができることから、光送受信モジュール、高周波モジュールなど種々の半導体素子の実装に用いられる。
10 第1の積層体、11 第1の絶縁性樹脂板、12a,12b 第1中間層、13 接着層、14 接着剤、15a,15b 第1のキャビティ、20 第2の積層体、21 第2の絶縁性樹脂板、22a,22b 第2中間層、23 接着層、25a,25b 第2のキャビティ、30 貫通孔、40 めっき層、50 剥離シート、61 発光素子、62 受光素子、63 ワイヤ、80 蓋板、DL ダイシングライン、DLH 水平方向の分割線。

Claims (10)

  1. 第1および第2主面を有する第1の絶縁性樹脂板と、
    前記第2主面に積層され少なくともひとつの第1のキャビティを構成する開口部を有する第1中間層とを有する、第1の積層体を形成する工程と、
    第1および第2主面を有する第2の絶縁性樹脂板と、
    前記第2主面に積層され少なくともひとつの第2のキャビティを構成する開口部を有する第2中間層とを有する、第2の積層体を形成する工程と、
    前記第1および第2中間層の少なくとも一方の周縁領域に選択的に接着剤を形成して、前記第1および第2のキャビティを互いに塞ぐように前記第1および第2中間層を接合する工程と、
    前記周縁領域よりも内側に前記第1および第2の積層体の接合面を含む一部を残して貫通する貫通孔を形成する工程と、
    前記貫通孔にめっき層を形成する工程と、
    前記貫通孔を含み前記第1および第2の積層体を貫通するダイシングラインに沿って、前記第1および第2の積層体を分断する工程とを含み、
    前記第1のキャビティを有する第1のパッケージおよび第2のキャビティを有する第2のパッケージを形成する半導体パッケージの製造方法。
  2. 前記第1および第2中間層は、前記接着剤の形成されていない領域は、剥離シートを介して接合される請求項1に記載の半導体パッケージの製造方法。
  3. 前記第1および第2の積層体を形成する工程は、
    各層を貫通する開口部を有する前記第1および第2中間層を形状加工する工程と、
    前記第1および第2の絶縁性樹脂板のそれぞれに、接着層を介して前記第1および第2中間層を、積層する工程とを有する請求項1または2に記載の半導体パッケージの製造方法。
  4. 前記接着層は熱硬化性樹脂である請求項3に記載の半導体パッケージの製造方法。
  5. 前記第1および第2の絶縁性樹脂板は、ガラスエポキシ基板である請求項4に記載の半導体パッケージの製造方法。
  6. 前記分断する工程は、前記第1および第2の積層体をそれぞれ複数の半導体パッケージに分断する工程である請求項1から5のいずれか1項に記載の半導体パッケージの製造方法。
  7. 前記第1中間層は、前記ダイシングラインに沿って分断される、1つの領域内に、複数の開口部を有する請求項1から6のいずれか1項に記載の半導体パッケージの製造方法。
  8. 前記第1中間層は、複数層で構成されており、
    前記ダイシングラインに沿って分断される、1つの領域内に、前記複数層のうち最外層で貫通しない第1の開口部と、最外層まで貫通する第2の開口部とを有し、
    深さの異なる複数のキャビティを有する半導体パッケージを形成する請求項7に記載の半導体パッケージの製造方法。
  9. 第1および第2主面を有する、絶縁性樹脂板と、
    前記第2主面に積層され、少なくともひとつのキャビティを構成する開口部を有する絶縁性樹脂からなる中間層とを、
    有する、積層体を形成する工程と、
    前記中間層の周縁領域に選択的に接着剤を形成して、前記キャビティを塞ぐように前記中間層に、蓋板を接合する工程と、
    前記接着剤の形成された前記周縁領域よりも内側に、前記蓋板との接合面を含む前記中間層の一部を残して、貫通する貫通孔を形成する工程と、
    前記貫通孔内にめっき層を形成する工程と、
    前記貫通孔を含むダイシングラインに沿って、前記積層体を分断するとともに、前記蓋板を除去する工程と、
    を含み、第2主面側にキャビティを有する半導体パッケージを形成する半導体パッケージの製造方法。
  10. 第1および第2主面を有する第1の絶縁性樹脂板と、
    前記第2主面に積層され少なくともひとつの第1のキャビティを構成する開口部を有する第1中間層とを有する、第1の積層体を形成する工程と、
    第1および第2主面を有する第2の絶縁性樹脂板と、
    前記第2主面に積層され少なくともひとつの第2のキャビティを構成する開口部を有する第2中間層とを有する、第2の積層体を形成する工程と、
    前記第1および第2中間層の少なくとも一方の周縁領域に選択的に接着剤を形成して、前記第1および第2のキャビティを互いに塞ぐように前記第1および第2中間層を接合する工程と、
    前記周縁領域よりも内側に前記第1および第2の積層体を貫通する貫通孔を形成する工程と、
    前記貫通孔にめっき層を形成する工程と、
    前記貫通孔を含み前記第1および第2の積層体を貫通するダイシングラインに沿って、前記第1および第2の積層体を分断する工程とを含み、
    前記第1のキャビティを有する第1のパッケージおよび第2のキャビティを有する第2のパッケージを形成する半導体パッケージの製造方法。
JP2015524555A 2014-06-09 2014-06-09 半導体パッケージの製造方法 Active JP6005280B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/065267 WO2015189903A1 (ja) 2014-06-09 2014-06-09 半導体パッケージの製造方法および半導体パッケージ

Publications (2)

Publication Number Publication Date
JP6005280B2 true JP6005280B2 (ja) 2016-10-12
JPWO2015189903A1 JPWO2015189903A1 (ja) 2017-04-20

Family

ID=54833035

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015524555A Active JP6005280B2 (ja) 2014-06-09 2014-06-09 半導体パッケージの製造方法

Country Status (7)

Country Link
US (1) US9953844B2 (ja)
JP (1) JP6005280B2 (ja)
KR (1) KR101729882B1 (ja)
CN (1) CN105378912B (ja)
DE (1) DE112014003071T5 (ja)
TW (1) TWI567909B (ja)
WO (1) WO2015189903A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016100809A1 (de) * 2015-04-14 2016-10-20 Samsung Electronics Co. Ltd. Nahfeldkommunikationsbaugruppe und tragbare Vorrichtung, welche dieselbe enthält
TWI823371B (zh) * 2020-01-31 2023-11-21 日商日亞化學工業股份有限公司 面狀光源

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148602A (ja) * 1994-11-21 1996-06-07 Hitachi Chem Co Ltd 半導体搭載用多層配線板の製造方法
JP2008124348A (ja) * 2006-11-15 2008-05-29 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
JP2013115325A (ja) * 2011-11-30 2013-06-10 Kyocera Corp 焼結構造体の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025014A (ja) 1988-06-24 1990-01-09 Konica Corp 自動焦点調節装置
JP3301896B2 (ja) 1995-09-07 2002-07-15 新光電気工業株式会社 チップキャリア用基板及びその製造方法
US5888630A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Apparatus and method for unit area composition control to minimize warp in an integrated circuit chip package assembly
US5888631A (en) * 1996-11-08 1999-03-30 W. L. Gore & Associates, Inc. Method for minimizing warp in the production of electronic assemblies
US5778523A (en) * 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
US5868887A (en) * 1996-11-08 1999-02-09 W. L. Gore & Associates, Inc. Method for minimizing warp and die stress in the production of an electronic assembly
US5838063A (en) * 1996-11-08 1998-11-17 W. L. Gore & Associates Method of increasing package reliability using package lids with plane CTE gradients
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
SG76530A1 (en) * 1997-03-03 2000-11-21 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers
US6268648B1 (en) 1997-04-30 2001-07-31 Hitachi Chemical Co., Ltd. Board for mounting semiconductor element, method for manufacturing the same, and semiconductor device
EP1244152A3 (en) * 2001-01-26 2008-12-03 Toyoda Gosei Co., Ltd. Reflective light emitting diode, reflective optical device and its manufacturing method
JP2003179180A (ja) 2002-12-24 2003-06-27 Nippon Micron Kk 電子部品パッケージ用内層回路削り出し装置および内層回路削り出し方法
KR100786488B1 (ko) * 2004-01-10 2007-12-18 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치
TW200824058A (en) * 2005-02-23 2008-06-01 Almt Corp Semiconductor element mounting member, semiconductor device, imaging device, light emitting diode constituting member, and light emitting diode
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP4487271B2 (ja) * 2007-07-25 2010-06-23 Tdk株式会社 集合基板及びその製造方法
JP2009049218A (ja) * 2007-08-21 2009-03-05 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
JP5215786B2 (ja) 2008-09-10 2013-06-19 日本特殊陶業株式会社 セラミックパッケージの製造方法
TWI419797B (zh) * 2009-01-16 2013-12-21 Hon Hai Prec Ind Co Ltd 熱列印頭與熱列印系統
JP5218087B2 (ja) * 2009-01-19 2013-06-26 三菱電機株式会社 半導体装置
JP2010219367A (ja) 2009-03-18 2010-09-30 Sharp Corp 有機プリント基板の製造方法及び有機プリント基板、並びに、有機プリント基板を用いた高周波モジュール
US9570648B2 (en) * 2012-06-15 2017-02-14 Intersil Americas LLC Wafer level optical proximity sensors and systems including wafer level optical proximity sensors
CN103517584A (zh) * 2012-06-27 2014-01-15 富葵精密组件(深圳)有限公司 多层电路板的制作方法
JP6005462B2 (ja) * 2012-09-26 2016-10-12 Ngkエレクトロデバイス株式会社 セラミック部品およびその製造方法
GB2507542B (en) * 2012-11-02 2016-01-13 M Solv Ltd Apparatus and Method for forming fine scale structures in the surface of a substrate to different depths

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148602A (ja) * 1994-11-21 1996-06-07 Hitachi Chem Co Ltd 半導体搭載用多層配線板の製造方法
JP2008124348A (ja) * 2006-11-15 2008-05-29 Matsushita Electric Ind Co Ltd 電子デバイスおよびその製造方法
JP2013115325A (ja) * 2011-11-30 2013-06-10 Kyocera Corp 焼結構造体の製造方法

Also Published As

Publication number Publication date
CN105378912B (zh) 2018-12-28
KR20160012127A (ko) 2016-02-02
KR101729882B1 (ko) 2017-04-24
TW201546988A (zh) 2015-12-16
JPWO2015189903A1 (ja) 2017-04-20
US20160163565A1 (en) 2016-06-09
WO2015189903A1 (ja) 2015-12-17
US9953844B2 (en) 2018-04-24
CN105378912A (zh) 2016-03-02
TWI567909B (zh) 2017-01-21
DE112014003071T5 (de) 2016-03-10

Similar Documents

Publication Publication Date Title
KR101319808B1 (ko) 경연성 인쇄회로기판 제조 방법
JP3993211B2 (ja) 多層プリント配線板およびその製造方法
US7935891B2 (en) Wiring board manufacturing method
KR20070081422A (ko) 배선 기판의 제조 방법
JP5464760B2 (ja) 多層回路基板の製造方法
US10477682B2 (en) Printed wiring board and method for manufacturing the same
JP2011199077A (ja) 多層配線基板の製造方法
KR100897668B1 (ko) 캐리어를 이용한 인쇄회로기판의 제조 방법
TW201401942A (zh) 多層電路板及其製作方法
US20130220691A1 (en) Multilayer wiring substrate and method of manufacturing the same
JP2016162977A (ja) 配線基板およびその製造方法
US20150014849A1 (en) Coreless package structure and method for manufacturing same
JP6005280B2 (ja) 半導体パッケージの製造方法
JP2007173727A (ja) 配線基板の製造方法
TWI785795B (zh) 光源用基板、光源基板陣列、光源用基板陣列下板以及其製造方法
JP5302927B2 (ja) 多層配線基板の製造方法
JP2010238828A (ja) 補強材付き配線基板
CN107231757B (zh) 软性电路板及其制作方法
TWI461135B (zh) 製作電路板之方法
JP6072332B2 (ja) 半導体パッケージ基板
JP5933996B2 (ja) 多層フレキシブル配線板の製造方法
JP2018164021A (ja) キャビティ付き配線板
CN112492777B (zh) 电路板及其制作方法
CN211047371U (zh) 电路板
JP2013098433A (ja) プリント基板の製造方法及びその製造方法によって製造されたプリント基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160906

R150 Certificate of patent or registration of utility model

Ref document number: 6005280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250