JP5814272B2 - 組み込まれたダイを有する集積回路パッケージの熱ビア - Google Patents

組み込まれたダイを有する集積回路パッケージの熱ビア Download PDF

Info

Publication number
JP5814272B2
JP5814272B2 JP2012556143A JP2012556143A JP5814272B2 JP 5814272 B2 JP5814272 B2 JP 5814272B2 JP 2012556143 A JP2012556143 A JP 2012556143A JP 2012556143 A JP2012556143 A JP 2012556143A JP 5814272 B2 JP5814272 B2 JP 5814272B2
Authority
JP
Japan
Prior art keywords
die
thermal
substrate
hot spot
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012556143A
Other languages
English (en)
Other versions
JP2013521654A (ja
Inventor
フィフィン・スウィーニー
ミリンド・ピー・シャア
マリオ・フランシスコ・ヴェレズ
ダミオン・ビー・ガステルム
Original Assignee
クアルコム,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム,インコーポレイテッド filed Critical クアルコム,インコーポレイテッド
Publication of JP2013521654A publication Critical patent/JP2013521654A/ja
Application granted granted Critical
Publication of JP5814272B2 publication Critical patent/JP5814272B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、集積回路パッケージに関連し、特に集積回路パッケージからの熱の除去に関連する。
電子システム−イン−パッケージ(又はパッケージ−イン−パッケージ)技術において、単一のパッケージは、1つ又は複数のダイスを備え、これらのダイスの1つ又は複数は、それら自体の個々のパッケージの中にある。図1に一例が与えられる。図1は、単純化された、フリップチップ積層モジュールパッケージの平面図(等寸ではない)の図示である。ダイ102は、フリップチップ化されており、そのアクティブ面がパッケージ基板104に面している。正式にはC4工法(Controlled Collapse Chip Connection)の蒸着バンププロセスと呼ばれるフリップチッププロセスにおいて、導電バンプ106は、ダイ102のアクティブ面に形成され、パッドに半田付けされる。次いで、半田バンプが付けられたダイ102は、パッケージ基板104に接続パッドを適合するように表を下にして配置され、パッケージ基板104は、多層の有機基板であり得る。ダイ102のアクティブ面とパッケージ基板104との間に電気接続を提供するように導電バンプ106がパッケージ基板104にパッドを半田付けされるように、組立体はリフローされる。導電バンプ106はまた、ダイ102とパッケージ基板104との間に耐荷重性接続を与える。通常、導電バンプは半田を含む。導電バンプ106が複数のパッケージコンタクト108の少なくとも幾つかに電気的に接続されるように、パッケージ基板104は電気接続を含む。
パッケージ110は、ダイ102の背面に取り付けられる。これは、ワイヤボンドパッケージであり、ダイ112は、パッケージ基板114に取り付けられ、電気接続は、ダイ112のアクティブ面からパッケージ基板114のパッドまでのワイヤボンドを用いて提供される。一例として、符号116が付されたこのようなワイヤボンドの1つが示される。基板パッケージ114の外面のパッドからのワイヤボンドは、パッケージ基板104に対する電気接続を与える。例えば、符号118が付されたこのようなワイヤボンドが示される。ダイ120は、パッケージ110に取り付けられ、ダイ120は、パッケージ基板104にワイヤボンドされる。例えば、符号122が付されたこのようなワイヤボンドの1つが示される。
場合によってはアンダーフィルと称されるエポキシ樹脂は、ダイ102とパッケージ基板104との間の熱膨張係数(CTE)の差を補償するのを助け、湿害を避けるために付けられる。組立体は、さらなる保護のために液体のエポキシで封止され得、最終的なシステム−イン−パッケージ124をもたらす。
ある用途において、ダイ102は、デジタル論理回路を含み得、パッケージ110は、メモリモジュールであり得、ダイ120は、アナログ回路を含み得る。
システム−イン−パッケージ技術においてより多くの集積が行なわれるので、熱管理は、努力目標を与え得る。通常の熱管理は、パッケージ基板104の熱ビア及び放熱器の使用を含む。しかしながら、熱がダイ120からパッケージコンタクト108に逃げるために、熱は、パッケージ110の様々な材料、フリップチップダイ102、アンダーフィル及びパッケージ基板104を通って、且つシステム−イン−パッケージ124を回避する前にパッケージコンタクト108を通って、ダイ120から流れる。熱を逃がすための効率的な熱通路を有するシステム−イン−パッケージを与えることが望まれるだろう。
一実施形態において、ダイは、パッケージ基板内に組み込まれる。パッケージ基板は、パッケージコンタクトを有する。パッケージ基板の熱ビアは、パッケージコンタクトの少なくとも幾つかにダイを接続する。熱ビアの少なくとも1つは、少なくとも2つの重畳する円の結合に実質的に同様の断面形状を有する。
他の実施形態において、ホールは、パッケージ基板コアに形成される。ここで、パッケージ基板コアは、第1の金属層を有する第1の面と、第2の金属層を有する第2の面とを有する。テープは、パッケージ基板コアの第2の面に配置される。次いで、ダイは、ホールに配置される。ダイは、第1の面と、テープの近位にある第2の面とを有する。基板は、ダイの第1の面、第1の金属層及びパッケージ基板コアの第1の面に形成される。熱ビアは、ダイの熱ホットスポットにあるダイの第1の面に接続されるように第1の基板に形成される。
他の実施形態において、ホールがパッケージ基板コアに形成され、ここでパッケージ基板コアは、第1の金属層を有する第1の面と、第2の金属層を有する第2の面とを有する。テープは、パッケージ基板コアの第2の面に配置される。ダイは、ホールに配置され、ここで、ダイは、第1の面と、テープの近位にある第2の面とを有する。第1の基板は、ダイの第1の面、第1の金属層及びパッケージ基板コアの第1の面に形成される。テープは、除去される。第2の基板は、ダイの第2の面、第2の金属層及びパッケージ基板コアの第2の面に形成される。熱ビアは、ダイの熱ホットスポットにあるダイの第2の面に接続されるように第2の基板に形成される。
図1は、従来の多層モジュール積層回路パッケージの平面図である。 図2Aは、埋め込まれたダイ及び熱ビアを有する集積回路パッケージを示す。 図2Bは、埋め込まれたダイ及び熱ビアを有する集積回路パッケージを示す。 図3は、埋め込まれたダイ及び熱ビアを有する集積回路パッケージの一部の平面図を示す。 図4は、熱ビアを有する集積回路パッケージにダイを組み込むための手順を示す平面図である。 図5は、熱ホットスポットを覆う熱ビアの平面断面図を示す。
以下に続く詳細な説明において、“ある実施形態”という用語の範囲は、一を超える実施形態を意味するものに限定されない。むしろ、その範囲は、一実施形態、一を超える実施形態、又はおそらく全ての実施形態を含み得る。
図2Aは、システム−イン−パッケージ200の単純化した平面図(等寸で描かれていない)を示し、ダイ202は、パッケージ基板208に組み込まれる。図1のように、システム−イン−パッケージ200は、フリップチップダイ102及びそれ自体のパッケージ110内のダイ112を備える。図2Aの特定の実施形態において、ダイ202のアクティブ面は、パッケージコンタクト108に接続されるパッケージ基板208の面から離れている。ダイ202のアクティブ面の銅めっき(またはコンタクト)は、図2Aに示されており、銅めっきのこのような一例は、符号204で示される。明確に示されていないが、銅めっき204は、パッケージコンタクト108の少なくとも幾つかに電気的に接続されるようにパッケージ基板208のトレースに電気的に接続されている。
図2Aの図示において、効率的な熱通路がダイ202とパッケージコンタクト108の幾つかとの間に提供され得るように、パッケージ基板208の熱ビアは、ダイ202の背面に接続され、パッケージコンタクト108の少なくとも幾つかに接続される。このような熱ビアの1つは、符号206で示される。熱ビアは、それらが導電性であり得るように、例えば銅を含み得る。
パッケージコンタクト上に直接位置しない熱ビアに対して、トレースは、パッケージコンタクトの1つに熱通路を繋げるためにパッケージ内に形成され得る。これは、図2Bに示されており、ここでトレース210は、熱ビア206の直下に位置するパッケージコンタクトがないと仮定して、熱ビア206からパッケージコンタクト108への伝熱通路を提供する。図2Bに示される図の向きは、図2Aに示される図に直交し、ここで、図2Bは、パッケージ基板208の面に平行なダイ202に沿った実施形態の一部である。図示の容易化のために、図2Bは、等寸で描かれておらず、また図2Aの図に等寸で描かれていない。図2Bにおいて、破線202は、図2Aのダイの外郭を表し、破線208は、図2Aのパッケージ基板208の外郭を表す。これらの外郭は、図2Bの図を提供するダイ202を通る断面の上下にそれらが位置することを示すように破線で描かれる。
ある実施形態においては、ダイ202は、パッケージ基板208に組み込まれ得、そのアクティブ面が、パッケージコンタクト108に付けられるパッケージ基板208の面に面するようになる。このような実施形態において、熱ビアの幾つかはまた、熱通路を提供することに加えて、1つ又はそれ以上のパッケージコンタクト108へのダイ202のアクティブ面の能動部品の幾つかに対する電気接続を提供する。
図3は、組み込まれたダイ202を有するパッケージ基板208の一部の平面図(等寸ではない)であるが、図2Aの図示より詳細なものである。図3のパッケージ基板は、金属層302、基板304、金属層306、コア308、金属層310、基板312及び金属層314を含んで積層されるように示される。金属層は、銅を含み得る。様々な材料及び積層体が基板及びコアに使用され得る。コア308は、基板に使用される材料と同一の材料を含み得る。ある実施形態において、FR−4(難燃剤−4:Flame Retardant-4)は、コア308又は基板に使用され得、または例えばポリイミドが使用され得る。
図3に示される平面図は単純化されている。ダイ202に対する開口を除いて金属層の開口をそれが示さないからである。すなわち、図示における視野方向に垂直な方向における実施形態の断面である金属層の平面図が、金属層を長方形として示している点において、図示は単純化されている。実際、電気接続が様々な部品に対してなされ得るように、エッチングは金属上で行なわれる。
ダイ202の背面の銅めっきは、熱ビア206に様々なホットスポットを熱的に接続する。銅めっきのこのような一例は、図3において符号316が付される。ある実施形態において、銅めっき316が、ホットスポット上に堆積され、又はホットスポットの少なくとも一部に堆積されるように、熱解析がダイ202において行なわれ得る。これは、熱管理の微調整を可能にする。
ある実施形態において、銅めっき316の幾つかが、熱結合と同様にアクティブ面の様々な装置に電気接続を与える場合に、ダイ202のアクティブ面は、金属層306に面し得る。アクティブ面が金属層306に面するこのような実施形態において、符号204で表される銅めっきは、必ずしも必要とされない。
図4は、ダイ202をコア308に組み込むための手順を示す様々な平面図を示し、ここで、この手順は、文字“A”から“E”によって示される。“A”におけるコア308から開始して、“B”においてコア308にホールが開けられる。“B”において、金属層306及び310は、コア308の両面に堆積されており、トレースを提供するためにこれらの金属層にエッチングが行なわれる。“C”において、テープ402がコア308の底部に取り付けられ、“D”において、ダイ202がコア308に開けられたホールに下ろされる。ダイ202は、銅めっき204及び316を含む。FR−4などの基板312は、組立体の上に積層される。この基板の材料は、クロスハッチングによって示される。“E”において、テープ402は除去されており、基板304が下部に積層され、同様にクロスハッチングされている。熱ビア206は、銅めっき316に接触するように基板304に形成される。
図示の容易化のために、以前の図面は、ダイ202の底面に沿って均一に位置するように熱ビア206を示したが、実際には、熱ビア206は、ダイ202のホットスポットに接続されるので、熱ビア206の位置合わせは、均一ではないかもしれない。また、熱ビア206が様々なホットスポットに関して集中しているので、熱ビア206の幾つかにおける形状は、電力又は信号ビアの場合におけるように実質的に円筒状であることが期待されない。熱ビア206の幾つかは、互いに重畳する2つ又はそれ以上の円筒体の結合であり得る。
図5は、複数の別個のビアを含む熱ビアの平面断面図(必ずしも等寸で描かれていない)を示す。この断面図は、ダイ202の下部面に平行で熱ビア206に実質的に垂直に切られた断面である。熱ビアが覆う測定されたホットスポットの平面断面図は、符号502が付された外形を有する不規則な形状によって示される。熱ビアの形状は、図示において円形で現れる、重畳する多くの円筒形状の結合で形成される。これらの円形の結合の外郭は、符号504を用いた実線で示される。外郭の部分ではない円形の部分は、破線で示される。
図5の図示において、熱ビアは、熱スポット502を完全に覆わない。しかし、ある実施形態においては、熱ビアの形状は、熱ホットスポットを完全に覆うように、より多くの円形の結合を形成することによって統合され得る。実際には、熱ビアの断面形状が、重畳する円形の結合によって形成された幾何学的形状に実質的に同一であり得るので、完全な円形は実現し得ない。
以下の特許請求の範囲に記載の発明の範囲から逸脱することなく、記載された実施形態に対して様々な修正が行われ得る。例えば、図4の“E”において、熱ビアは、基板304の代わりに基板312に形成され得る。すなわち、テープ402が除去される前に付けられた基板312は、熱ビアを含み得る。
102 ダイ
104 パッケージ基板
106 導電バンプ
108 パッケージコンタクト
110 パッケージ
112 ダイ
114 パッケージ基板
116 ワイヤボンド
118 ワイヤボンド
120 ダイ
122 ワイヤボンド
200 システム−イン−パッケージ
202 ダイ
204 銅めっき
206 熱ビア
208 パッケージ基板
210 トレース
302 金属層
304 基板
306 金属層
308 コア
310 金属層
312 基板
314 金属層
316 銅めっき
402 テープ
502 熱ホットスポット

Claims (28)

  1. 複数のパッケージコンタクトに接続される基板と、
    前記基板内に組み込まれるダイと、
    前記ダイの熱ホットスポットにおいて前記ダイに接続され、前記複数のパッケージコンタクトの少なくとも1つに前記ダイの熱ホットスポットを接続する、前記基板内に形成される複数の熱ビアであって、前記複数の熱ビアに属する1つの熱ビアが、前記ダイの熱ホットスポットに属する1つの熱ホットスポットを実質的に覆うように、少なくとも2つの重畳する円の結合と実質的に同一の断面形状を有する複数の熱ビアと、
    を備える製品。
  2. 前記ダイがアクティブ面と背面とを有し、前記複数の熱ビアが前記ダイの背面に接続され、前記ダイのホットスポットと前記複数のパッケージコンタクトの少なくとも1つとの間に熱通路を提供する、請求項1に記載の製品。
  3. 前記ダイのホットスポットにおいて前記ダイの背面に堆積される銅めっきをさらに備え、前記銅めっきが、前記複数の熱ビアに前記ダイのホットスポットを熱的に接続する、請求項2に記載の製品。
  4. 前記基板が第1の面と第2の面とを有し、前記第1の面が複数のパッケージコンタクトに接触し、前記製品が、前記第2の面に接続されるフリップチップダイをさらに備える、請求項1に記載の製品。
  5. 前記基板が第1の基板部分、コア及び第2の基板部分を備え、前記ダイが前記コア内に組み込まれる、請求項1に記載の製品。
  6. 前記複数の熱ビアが、前記第1の基板部分内にのみ組み込まれる、請求項5に記載の製品。
  7. 前記基板が、前記複数のパッケージコンタクト及び前記第1の基板部分に接触する金属層をさらに備える、請求項5に記載の製品。
  8. 前記複数の熱ビアが、前記金属層の少なくとも一部に接触する、請求項7に記載の製品。
  9. コア、第1基板、第2基板、複数のパッケージコンタクト、並びに前記複数のパッケージコンタクト及び前記第1基板に接触する金属層を備えるパッケージ基板と、
    前記パッケージ基板のコアに組み込まれるダイと、
    少なくとも前記金属層の一部に接触する前記パッケージ基板内の複数の熱ビアであって、前記複数の熱ビアが、前記ダイの熱ホットスポットにおいて前記ダイに接続され、前記複数のパッケージコンタクトの少なくとも1つに前記ダイの熱ホットスポットを接続し、前記複数の熱ビアに属する1つの熱ビアが、前記ダイの熱ホットスポットに属する1つの熱ホットスポットを実質的に覆うように、少なくとも2つの重畳する円の結合と実質的に同一の断面形状を有する複数の熱ビアと、
    前記複数の熱ビアに接触し、前記ダイの熱ホットスポットにおいて前記ダイに堆積される銅めっきであって、前記複数の熱ビアに前記ダイの熱ホットスポットを熱的に接続し、前記ダイのアクティブ面の1つ又はそれ以上の装置に電気接続を与える銅めっきと、
    を備える製品。
  10. 前記複数の熱ビアが導電性である、請求項1に記載の製品。
  11. 前記複数の熱ビアの少なくとも1つから前記複数のパッケージコンタクトの少なくとも1つまでの伝熱通路を提供するために前記基板内に形成されるトレースをさらに備える、請求項1に記載の製品。
  12. 前記複数の熱ビアが、前記ダイの熱ホットスポットに関して実質的に集中するように前記ダイの底面に沿って位置する、請求項1に記載の製品。
  13. 前記複数の熱ビアに属する前記熱ビアに関連する断面形状が、前記ダイの熱ホットスポットを完全に覆うように形成される外郭を有する、請求項1に記載の製品。
  14. 組み込まれたダイを有する基板と、
    前記組み込まれたダイからの熱を分散するように構成された複数のパッケージコンタクトと、
    前記組み込まれたダイのホットスポットを前記複数のパッケージコンタクトに熱的に接続するように構成された複数の熱ビアであって、前記複数の熱ビアが、前記熱ホットスポットにおいて前記組み込まれたダイに接続され、前記組み込まれたダイの熱ホットスポットを実質的に覆うように少なくとも2つの重畳する円の結合と実質的に同一の断面形状を有する、熱的に接続するように構成された複数の熱ビアと、
    を備える装置。
  15. 前記組み込まれたダイが、アクティブ面と背面とを有し、前記熱を分散する複数のパッケージコンタクトに前記ホットスポットを熱的に接続する複数の熱ビアが、前記ホットスポットと前記熱を分散する複数のパッケージコンタクトとの間に熱通路を提供するために前記組み込まれたダイの背面に接続される、請求項14に記載の装置。
  16. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアが、前記組み込まれたダイの背面に堆積される銅めっきを含む、請求項15に記載の装置。
  17. フリップチップダイをさらに備え、前記基板が、前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに接触する第1の面と、前記フリップチップダイに接続される第2の面とを有する、請求項14に記載の装置。
  18. 前記基板が、第1の基板部分、第2の基板部分及びコアを含み、前記ダイが、前記基板のコアに組み込まれる、請求項14に記載の装置。
  19. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアが、前記第1の基板部分にのみ組み込まれる、請求項18に記載の装置。
  20. 前記基板が、前記第1の基板部分及び前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに接触する金属層をさらに備える、請求項18に記載の装置。
  21. 前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトが、前記金属層の少なくとも一部と接触する、請求項20に記載の装置。
  22. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアが、前記ダイのアクティブ面の1つ又はそれ以上の装置に電気接続を与える手段を含み、前記電気接続を与える手段が、前記ホットスポットにおいて前記組み込まれたダイに堆積される、請求項21に記載の装置。
  23. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアが、導電性である、請求項14に記載の装置。
  24. 前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトと、前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアとの間に、伝熱通路を提供する手段をさらに備え、前記伝熱通路を提供する手段が、前記基板内に形成される、請求項14に記載の装置。
  25. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアが、前記組み込まれたダイの底面に沿って位置し、前記組み込まれたダイの熱ホットスポットに関して実質的に集中する複数の熱ビアを含む、請求項14に記載の装置。
  26. 前記組み込まれたダイのホットスポットを前記組み込まれたダイからの熱を分散する複数のパッケージコンタクトに熱的に接続する複数の熱ビアに関連する断面形状が、前記組み込まれたダイの熱ホットスポットを完全に覆うように形成される外郭を有する、請求項14に記載の装置。
  27. 前記組み込まれたダイを有する基板を収納する第1の基板及び第2の基板をさらに備える、請求項14に記載の装置。
  28. 集積回路パッケージをさらに備え、そこに組み込まれる前記ダイ及びそこに形成される前記複数の熱ビアを有する前記基板が、前記集積回路パッケージ内に収納される、請求項1に記載の製品。
JP2012556143A 2010-03-01 2011-02-28 組み込まれたダイを有する集積回路パッケージの熱ビア Active JP5814272B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/714,918 US8633597B2 (en) 2010-03-01 2010-03-01 Thermal vias in an integrated circuit package with an embedded die
US12/714,918 2010-03-01
PCT/US2011/026539 WO2011109310A2 (en) 2010-03-01 2011-02-28 Thermal vias in an integrated circuit package with an embedded die

Publications (2)

Publication Number Publication Date
JP2013521654A JP2013521654A (ja) 2013-06-10
JP5814272B2 true JP5814272B2 (ja) 2015-11-17

Family

ID=44025253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012556143A Active JP5814272B2 (ja) 2010-03-01 2011-02-28 組み込まれたダイを有する集積回路パッケージの熱ビア

Country Status (7)

Country Link
US (1) US8633597B2 (ja)
EP (1) EP2543066B1 (ja)
JP (1) JP5814272B2 (ja)
KR (2) KR101551279B1 (ja)
CN (1) CN102822965B (ja)
BR (1) BR112012022063A2 (ja)
WO (1) WO2011109310A2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102254104B1 (ko) 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
KR101712837B1 (ko) * 2015-11-09 2017-03-07 주식회사 에스에프에이반도체 Pip 구조를 갖는 반도체 패키지 제조 방법
KR102556052B1 (ko) * 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US10790257B2 (en) 2016-09-30 2020-09-29 Intel Corporation Active package substrate having anisotropic conductive layer

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5842275A (en) * 1995-09-05 1998-12-01 Ford Motor Company Reflow soldering to mounting pads with vent channels to avoid skewing
KR100209267B1 (ko) * 1997-03-20 1999-07-15 이해규 비.지.에이 패키지의 열방출부 형성방법
US6134110A (en) * 1998-10-13 2000-10-17 Conexnant Systems, Inc. Cooling system for power amplifier and communication system employing the same
US6265771B1 (en) 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US7259448B2 (en) 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
JP4468609B2 (ja) 2001-05-21 2010-05-26 株式会社ルネサステクノロジ 半導体装置
JP2004079736A (ja) * 2002-08-15 2004-03-11 Sony Corp チップ内蔵基板装置及びその製造方法
US6909169B2 (en) 2002-12-20 2005-06-21 Nokia Corporation Grounded embedded flip chip RF integrated circuit
JP2004214249A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4403821B2 (ja) * 2004-02-17 2010-01-27 ソニー株式会社 パッケージ基板とその製造方法、及び半導体装置とその製造方法、ならびに積層構造体
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US20060270106A1 (en) * 2005-05-31 2006-11-30 Tz-Cheng Chiu System and method for polymer encapsulated solder lid attach
US8664759B2 (en) * 2005-06-22 2014-03-04 Agere Systems Llc Integrated circuit with heat conducting structures for localized thermal control
KR100698526B1 (ko) 2005-07-20 2007-03-22 삼성전자주식회사 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP2007188916A (ja) 2006-01-11 2007-07-26 Renesas Technology Corp 半導体装置
US7414316B2 (en) * 2006-03-01 2008-08-19 Freescale Semiconductor, Inc. Methods and apparatus for thermal isolation in vertically-integrated semiconductor devices
US9299634B2 (en) * 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
US9013035B2 (en) * 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages
KR100889512B1 (ko) * 2007-05-28 2009-03-19 한국광기술원 열전달 비아홀을 구비한 발광 다이오드 패키지 및 그의제조방법
US7539019B2 (en) * 2007-07-31 2009-05-26 Adc Telecommunications, Inc. Apparatus for transferring heat from a heat spreader
JP2009252894A (ja) 2008-04-03 2009-10-29 Nec Electronics Corp 半導体装置
US8021907B2 (en) * 2008-06-09 2011-09-20 Stats Chippac, Ltd. Method and apparatus for thermally enhanced semiconductor package
KR20090130727A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US7838988B1 (en) * 2009-05-28 2010-11-23 Texas Instruments Incorporated Stud bumps as local heat sinks during transient power operations

Also Published As

Publication number Publication date
KR20120132511A (ko) 2012-12-05
CN102822965B (zh) 2016-03-30
KR101697684B1 (ko) 2017-01-18
KR20140107661A (ko) 2014-09-04
CN102822965A (zh) 2012-12-12
WO2011109310A3 (en) 2011-10-27
BR112012022063A2 (pt) 2016-08-30
JP2013521654A (ja) 2013-06-10
US8633597B2 (en) 2014-01-21
EP2543066B1 (en) 2018-08-22
KR101551279B1 (ko) 2015-09-08
EP2543066A2 (en) 2013-01-09
US20110210438A1 (en) 2011-09-01
WO2011109310A2 (en) 2011-09-09

Similar Documents

Publication Publication Date Title
TWI628778B (zh) 半導體封裝結構及其形成方法
JP5639368B2 (ja) スタック式ダイ埋め込み型チップビルドアップのためのシステム及び方法
US7656015B2 (en) Packaging substrate having heat-dissipating structure
US9173299B2 (en) Collective printed circuit board
JP4830120B2 (ja) 電子パッケージ及びその製造方法
TWI616990B (zh) 一種高密度立體封裝的積體電路系統
US20130026650A1 (en) Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof
US8780572B2 (en) Printed circuit board having electronic component
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
TWI698966B (zh) 電子封裝件及其製法
US8623707B2 (en) Method of fabricating a semiconductor package with integrated substrate thermal slug
JP2007535156A (ja) 埋込み構成要素からの熱伝導
WO2006132151A1 (ja) インタポーザおよび半導体装置
US20140061951A1 (en) Package on package structure and method for manufacturing same
JP2009117767A (ja) 半導体装置の製造方法及びそれにより製造した半導体装置
JP5814272B2 (ja) 組み込まれたダイを有する集積回路パッケージの熱ビア
JP2005129663A (ja) 多層配線基板
TWI495078B (zh) 連接基板及層疊封裝結構
TW201501249A (zh) 半導體裝置
JP2006128712A (ja) 半導体装置
JP2011035163A (ja) 半導体パッケージ内蔵配線板、及び半導体パッケージ内蔵配線板の製造方法
WO2014171403A1 (ja) 半導体装置
KR20120031817A (ko) 반도체 칩 내장 기판 및 이를 포함하는 적층 반도체 패키지
US20230063542A1 (en) Semiconductor package and manufacturing method thereof
JP2008311508A (ja) 電子部品パッケージおよびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140310

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140317

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140410

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141027

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150824

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150917

R150 Certificate of patent or registration of utility model

Ref document number: 5814272

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250