JP5713808B2 - プラズマ処理方法及び半導体装置の製造方法 - Google Patents

プラズマ処理方法及び半導体装置の製造方法 Download PDF

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Description

本発明は、プラズマ処理方法及び半導体装置の製造方法に関する。
従来から、半導体装置の製造工程においては、プラズマを用いて半導体ウエハ等の基板にエッチング処理等のプラズマ処理を施すことが行われており、例えば、チタン（Ｔｉ）やタングステン（Ｗ）等の金属を含む層を有する積層したパターン構造を、プラズマエッチングにより形成することが行われている。なお、タングステン（Ｗ）をエッチングする技術としては、例えば、フッ素原子を含むガスと塩素原子を含むガスと酸素ガスとを混合したガス等を用いることが知られている（例えば、特許文献１参照。）。
上記のようにチタン（Ｔｉ）やタングステン（Ｗ）等の金属を含むパターン構造をプラズマエッチングにより形成すると、金属を含む堆積物（デポ物）がパターンの側壁に残留することがある。この金属を含む堆積物が残留したまま後工程でＣＶＤ膜の形成を行うと、金属を含む堆積物が異常成長の原因（核）となる場合がある。このため金属を含む堆積物を除去する必要がある。
金属膜をエッチングする際に発生した金属を含む堆積物を除去する方法としては、ウエット洗浄による方法が知られている。また、加熱処理又はフッ素含有ガスによるガス処理によって金属を含む堆積物を除去する方法が知られている（例えば、特許文献２参照。）。
特開平１０−１７８０１４号公報 特開２０００−８２６９３号公報
上記の金属膜をエッチングする際に発生した金属を含む堆積物を除去する方法のうち、ウエット洗浄による方法では、パターン倒れが発生する恐れがあるという問題がある。
一方、加熱処理又はフッ素含有ガスによるガス処理による方法では、除去することのできる堆積物が限定され、堆積物によっては除去することができないという問題がある。また、加熱処理又はフッ素含有ガスによるガス処理による方法では除去することのできない堆積物を、プラズマによって除去しようとすると、パターン構造中に含まれる金属層がエッチング（サイドエッチング）され、パターンが細くなってしまうという問題がある。
本発明は、上記従来の事情に対処してなされたもので、サイドエッチングによるパターン細りを抑制しつつ、ドライ処理によってパターン側壁に堆積した金属を含む堆積物を効率良く除去することのできるプラズマ処理方法及び半導体装置の製造方法を提供しようとするものである。
本発明のプラズマ処理方法の一態様は、基板に形成された金属層をプラズマエッチングする工程を経て積層構造中に前記金属層を有するパターンを形成した後、前記金属層を構成する金属を含み前記パターンの側壁部に堆積した堆積物を除去するプラズマ処理方法であって、前記金属層の側壁部に、前記金属の酸化物又は塩化物を形成する保護層形成工程と、フッ素原子を含むガスのプラズマを作用させて前記堆積物を除去する堆積物除去工程と、前記保護層形成工程及び前記堆積物除去工程の後、水素を含むプラズマを作用させて前記金属の酸化物又は塩化物を還元する還元工程とを具備したことを特徴とする。
本発明の半導体装置の製造方法の一態様は、基板に形成された金属層をプラズマエッチングする工程を経て積層構造中に前記金属層を有するパターンを形成した後、前記金属層を構成する金属を含み前記パターンの側壁部に堆積した堆積物を除去する堆積物の除去プロセスを有する半導体装置の製造方法であって、前記堆積物の除去プロセスは、前記金属層の側壁部に、前記金属の酸化物又は塩化物を形成する保護層形成工程と、フッ素原子を含むガスのプラズマを作用させて前記堆積物を除去する堆積物除去工程と、前記保護層形成工程及び前記堆積物除去工程の後、水素を含むプラズマを作用させて前記金属の酸化物又は塩化物を還元する還元工程とを具備したことを特徴とする。
本発明によれば、サイドエッチングによるパターン細りを抑制しつつ、ドライ処理によってパターン側壁に堆積した金属を含む堆積物を効率良く除去することのできるプラズマ処理方法及び半導体装置の製造方法を提供することができる。
本発明のプラズマ処理方法の実施形態に係る半導体ウエハの断面構成を示す図。 本発明の実施形態に使用するプラズマエッチング装置の一例の概略構成を示す図。
以下、本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るプラズマ処理方法における被処理基板としての半導体ウエハの断面構成を拡大して示すものである。また、図２は、本実施形態に使用するプラズマ処理装置としてのプラズマエッチング装置の断面概略構成を模式的に示す図である。まず、図２を参照してプラズマエッチング装置の構成について説明する。
プラズマエッチング装置１は、電極板が上下平行に対向し、プラズマ形成用電源が接続された容量結合型平行平板エッチング装置として構成されている。
プラズマエッチング装置１は、例えば表面が陽極酸化処理されたアルミニウム等からなり円筒形状に成形された真空処理チャンバ２を有しており、この真空処理チャンバ２は接地されている。真空処理チャンバ２内の底部にはセラミックなどの絶縁板３を介して、被処理基板、例えば半導体ウエハＷを載置するための略円柱状のサセプタ支持台４が設けられている。さらに、このサセプタ支持台４の上には、下部電極を構成するサセプタ（載置台）５が設けられている。このサセプタ５には、ハイパスフィルター（ＨＰＦ）６が接続されている。
サセプタ支持台４の内部には、冷媒室７が設けられており、この冷媒室７には、冷媒が冷媒導入管８を介して導入されて循環し冷媒排出管９から排出される。そして、その冷熱がサセプタ５を介して半導体ウエハＷに対して伝熱され、これにより半導体ウエハＷが所望の温度に制御される。
サセプタ５は、その上側中央部が凸状の円板状に成形され、その上に半導体ウエハＷと同様に円形とされ、半導体ウエハＷと略同じ径の静電チャック１１が設けられている。静電チャック１１は、絶縁材の間に電極１２を配置して構成されている。そして、電極１２に接続された直流電源１３から例えば１．５ｋＶの直流電圧が印加されることにより、例えばクーロン力によって半導体ウエハＷを静電吸着する。
絶縁板３、サセプタ支持台４、サセプタ５、静電チャック１１には、半導体ウエハＷの裏面に、伝熱媒体（例えばＨｅガス等）を供給するためのガス通路１４が形成されており、この伝熱媒体を介してサセプタ５の冷熱が半導体ウエハＷに伝達され半導体ウエハＷが所定の温度に維持されるようになっている。
サセプタ５の上端周縁部には、静電チャック１１上に載置された半導体ウエハＷを囲むように、環状のフォーカスリング１５が配置されている。このフォーカスリング１５は、エッチングの面内均一性を向上させる作用を有する。
サセプタ５の上方には、このサセプタ５と平行に対向して上部電極２１が設けられている。この上部電極２１は、絶縁材２２を介して、真空処理チャンバ２の上部に支持されている。上部電極２１は、電極板２４と、この電極板２４を支持する導電性材料からなる電極支持体２５とによって構成されている。電極板２４は、例えば、導電体または半導体で構成され、多数の吐出孔２３を有する。この電極板２４は、サセプタ５との対向面を形成する。
上部電極２１における電極支持体２５の中央にはガス導入口２６が設けられ、このガス導入口２６には、ガス供給管２７が接続されている。さらにこのガス供給管２７には、バルブ２８、並びにマスフローコントローラ２９を介して、処理ガス供給源３０が接続されている。処理ガス供給源３０から、プラズマ処理のための処理ガスが供給される。
真空処理チャンバ２の底部には排気管３１が接続されており、この排気管３１には排気装置３５が接続されている。排気装置３５はターボ分子ポンプなどの真空ポンプを備えており、真空処理チャンバ２内を所定の減圧雰囲気、例えば１Ｐａ以下の所定の圧力まで真空引き可能なように構成されている。また、真空処理チャンバ２の側壁にはゲートバルブ３２が設けられており、このゲートバルブ３２を開いた状態で半導体ウエハＷが隣接するロードロック室（図示せず）との間で搬送されるようになっている。
上部電極２１には、第１の高周波電源４０が接続されており、その給電線には整合器４１が介挿されている。また、上部電極２１にはローパスフィルター（ＬＰＦ）４２が接続されている。この第１の高周波電源４０は、例えば、５０〜１５０ＭＨｚの範囲の周波数の高周波電力を供給するよう構成されている。このように周波数の高い高周波電力を印加することにより、真空処理チャンバ２内に好ましい解離状態でかつ高密度のプラズマを形成することができる。
下部電極としてのサセプタ５には、第２の高周波電源５０が接続されており、その給電線には整合器５１が介挿されている。この第２の高周波電源５０は、第１の高周波電源４０より低い周波数の範囲の高周波電力を供給するよう構成されている。このような範囲の周波数の高周波電力を印加することにより、被処理基板である半導体ウエハＷに対してダメージを与えることなく適切なイオン作用を与えることができるようになっている。第２の高周波電源５０の周波数としては、例えば２０ＭＨｚ以下程度の周波数が用いられる。
上記構成のプラズマエッチング装置１は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマエッチング装置１の各部を制御するプロセスコントローラ６１と、ユーザインターフェース部６２と、記憶部６３とが設けられている。
ユーザインターフェース部６２は、工程管理者がプラズマエッチング装置１を管理するためにコマンドの入力操作を行うキーボードや、プラズマエッチング装置１の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部６３には、プラズマエッチング装置１で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース部６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマエッチング装置１での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）に格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
上記構成のプラズマエッチング装置１によって、半導体ウエハＷのプラズマエッチングを行う場合、まず、半導体ウエハＷは、ゲートバルブ３２が開放された後、図示しないロードロック室から真空処理チャンバ２内へと搬入され、静電チャック１１上に載置される。そして、直流電源１３から直流電圧が印加されることによって、半導体ウエハＷが静電チャック１１上に静電吸着される。次いで、ゲートバルブ３２が閉じられ、排気装置３５によって、真空処理チャンバ２内が所定の真空度まで真空引きされる。
その後、バルブ２８が開放されて、処理ガス供給源３０から所定の処理ガスが、マスフローコントローラ２９によってその流量を調整されつつ、処理ガス供給管２７、ガス導入口２６を通って上部電極２１の中空部へと導入され、さらに電極板２４の吐出孔２３を通って、図２の矢印に示すように、半導体ウエハＷに対して均一に吐出される。
そして、真空処理チャンバ２内の圧力が、所定の圧力に維持される。その後、第１の高周波電源４０から所定の周波数の高周波電力が上部電極２１に印加される。これにより、上部電極２１と下部電極としてのサセプタ５との間に高周波電界が生じ、処理ガスが解離してプラズマ化する。
他方、必要に応じて第２の高周波電源５０から、上記の第１の高周波電源４０より低い周波数の高周波電力が下部電極であるサセプタ５に印加される。これにより、プラズマ中のイオンがサセプタ５側へ引き込まれ、イオンアシストによりエッチングの異方性が高められる。なお、後述するプラズマ処理の各実施例では、この第２の高周波電源５０からの高周波電力の印加は行わない。
そして、所定のプラズマエッチング処理が終了すると、高周波電力の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハＷが真空処理チャンバ２内から搬出される。
次に、図１を参照して本実施形態に係る半導体ウエハＷの断面構成について説明する。図１に示すように、半導体ウエハＷには、上側から順に、二酸化シリコン（ＳｉＯ２）層１０１、タングステン（Ｗ）層１０２、窒化チタン（ＴｉＮ）層１０３、ポリシリコン（Ｐｏｌｙ−Ｓｉ）層１０４、窒化チタン（ＴｉＮ）層１０５、タングステン（Ｗ）層１０６、二酸化シリコン（ＳｉＯ２）層１０７が、この順で積層されるように形成されている。
上記二酸化シリコン（ＳｉＯ２）層１０１、タングステン（Ｗ）層１０２、窒化チタン（ＴｉＮ）層１０３、ポリシリコン（Ｐｏｌｙ−Ｓｉ）層１０４、窒化チタン（ＴｉＮ）層１０５、タングステン（Ｗ）層１０６は、プラズマエッチングにより、所定のパターンにパターニングされており、このパターンの側壁部には、堆積物（デポ物）１１０が堆積している。このようなパターニングのためのプラズマエッチングは、例えば、図２に示したプラズマエッチング装置１によって行うことができる。
堆積物１１０は、二酸化シリコン（ＳｉＯ２）層１０１、タングステン（Ｗ）層１０２、窒化チタン（ＴｉＮ）層１０３、ポリシリコン（Ｐｏｌｙ−Ｓｉ）層１０４、窒化チタン（ＴｉＮ）層１０５、タングステン（Ｗ）層１０６をプラズマエッチングする際の残渣を含んでいる。すなわち、堆積物１１０は、金属であるタングステンとチタンとを含んでおり、その主成分はタングステン（酸化物）である。
上記の堆積物１１０が残ったまま、後工程でＣＶＤを行うと、堆積物１１０が異常成長の原因（核）となる。このため、堆積物１１０を除去する必要がある。この堆積物１１０の除去の際に、ウエット洗浄を用いるとパターン倒れが発生する恐れがある。また、加熱処理又はフッ素含有ガスによるガス処理による方法では、上記の積層構造をプラズマエッチングした際に生成された堆積物１１０を除去することができない。
一方、フッ素を含有するガス、例えば、ＮＦ３、ＣＨＦ３、ＣＨ２Ｆ２等のガスを用いたプラズマに晒すと、堆積物１１０は除去できるが、パターン中の各層、特に金属層であるタングステン（Ｗ）層１０２、タングステン（Ｗ）層１０６がサイドエッチングされてパターンが細くなってしまう。
実際に、比較例１として、図２に示した平行平板型のプラズマ処理装置を用い、以下の条件で処理チャンバー内にプラズマを発生させて堆積物１１０の除去を行った。
処理ガス：ＮＦ３／Ｏ２／Ａｒ＝２０／３０／１８０ ｓｃｃｍ
圧力：１．３３Ｐａ（１０ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：４０／４０／３０℃
時間：３０秒
上記のプラズマ処理の結果、堆積物１１０は減少したが、パターン中の構造物であるポリシリコン（Ｐｏｌｙ−Ｓｉ）層１０４、二酸化シリコン（ＳｉＯ２）層１０１、特にタングステン（Ｗ）層１０２、タングステン（Ｗ）層１０６がサイドエッチングされてパターンが細くなってしまった。
そこで、本実施形態では、パターンの側壁部、特に金属層（タングステン（Ｗ）層１０２、タングステン（Ｗ）層１０６）の側壁部に、当該金属層を構成する金属（Ｗ）の酸化物又は塩化物からなる保護層を形成する保護層形成工程と、フッ素原子を含むガスのプラズマを作用させて堆積物１１０を除去する堆積物除去工程とを行う。これにより、サイドエッチングによってパターンが細くなってしまうことを防止しつつ堆積物１１０を除去する。また、上記保護層形成工程及び堆積物除去工程の後、水素を含むプラズマを作用させて、パターンの側壁部に形成された酸化物又は塩化物を還元する還元工程を行う。
保護層形成工程と、堆積物除去工程は、これらの工程を交互に繰り返して複数回行う方法（サイクル処理）、同時に行う方法、保護層形成工程を最初に１回行った後、堆積物除去工程を行う方法のいずれかによって行うことができる。
保護層形成工程と、堆積物除去工程とを交互に繰り返して複数回行うサイクル処理では、保護層形成工程に、酸素ガスのプラズマを作用させて金属層を構成する金属の酸化物を生成するプラズマ処理を用いることができる。また、サイクル処理における保護層形成工程には、塩素ガス等の塩素原子を含むガスのプラズマを作用させて金属層を構成する金属の塩化物を生成するプラズマ処理を用いることもできる。
保護層形成工程と、堆積物除去工程とを同時に行う場合は、堆積物除去工程をプラズマ処理によって行うことから、保護層形成工程もプラズマ処理によって行うことになる。したがって、保護層形成工程は、酸素ガスのプラズマを作用させて金属層を構成する金属の酸化物を生成するプラズマ処理、または、塩素ガス等の塩素原子を含むガスのプラズマを作用させて金属層を構成する金属の塩化物を生成するプラズマ処理を用いることになる。
保護層形成工程を１回のみ行った後堆積物除去工程を行う方法を用いる場合、保護層形成工程は、上記したようなプラズマ処理によって行ってもよく、またプラズマ処理に限らず、例えば、酸素ガス雰囲気下で半導体ウエハＷを所定温度、例えば２５０℃に加熱して熱酸化により金属層を構成する金属の酸化物を生成する方法によって行ってもよい。
堆積物除去工程では、フッ素原子を含むガスとして、例えば、ＮＦ３、ＣＨＦ３、ＣＨ２Ｆ２等の少なくともいずれか１種を用いることができる。また、パターンに含まれる金属としては、上記したタングステン（Ｗ）やチタン（Ｔｉ）がある。
実施例１として、以下の条件で、保護層形成工程と堆積物除去工程とを交互に繰り返して複数回行うサイクル処理を行った。
（保護層形成工程）
処理ガス：Ｏ２／Ａｒ＝２００／８００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：１０秒
（堆積物除去工程）
処理ガス：ＮＦ３／Ｏ２／Ａｒ＝８／２００／８００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：５秒
上記のサイクル処理を、堆積物除去工程の合計時間が２０秒となるように４回繰り返して行った。
また、比較例２として、上記の堆積物除去工程のみを続けて２０秒行った。
上記の実施例１と比較例２とを比較すると、堆積物の残存する最大膜厚はどちらも７ｎｍとなり、堆積物の除去速度は略同一であることが分かった。
また、図１に示したパターン構造のタングステン部分のパターン幅（ＣＤ）は、実施例１では、２０．３ｎｍ、比較例２では、１８．５ｎｍとなり、実施例１では比較例２に比べて明らかにタングステン部分のサイドエッチングによるパターン細りを抑制できた。
上記の実施例１のように、酸素プラズマによる保護層形成工程を、フッ素プラズマによる堆積物除去工程の間に挟むことによって、パターン構造のＣＤを保ちながら、堆積物除去の速度については、堆積物除去工程のみを行った場合と同等とすることができ、場合によっては加速することができることもあった。なお、加速できる部分に関しては堆積物中に有機物を含む可能性がある。また、堆積物は最初から酸化されているため、酸化処理による保護層形成工程を加えても、堆積物除去工程における堆積物除去の速度が落ちないと考えられる。
次に、保護層形成工程と堆積物除去工程とを同時に行う実施例２として、以下の条件でプラズマ処理を行った。
処理ガス：ＣＨＦ３／Ｏ２／Ｎ２＝４／２００／５００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：１４４秒
上記の実施例２では、Ｏ２／ＣＨＦ３の流量比を５０とした。この実施例２に対する比較例３として、
処理ガス：ＣＨＦ３／Ｏ２／Ｎ２＝４／１００／５００ ｓｃｃｍ
とし、Ｏ２／ＣＨＦ３の流量比を２５としてプラズマ処理を行った。これらの実施例２と比較例３とを比較すると、比較例３では、堆積物は除去できたが、図１に示した構造のタングステン部分のパターン幅が細くなり、パターンの倒れが生じた。これに対して、実施例２では、堆積物を除去することができ、かつ、パターンの倒れが生じるようなことはなかった。
上記の実施例２及び比較例３から明らかなように、保護層形成工程と堆積物除去工程とを同時に行う場合、酸素ガスとフッ素原子を含むガスの流量比（酸素ガスの流量／フッ素原子を含むガスの流量）は、２５より大きくすることが好ましく、５０程度とすることがさらに好ましい。
実施例３として、以下の条件で保護層形成工程と堆積物除去工程とを交互に繰り返して複数回行うサイクル処理を行った。
（保護層形成工程）
処理ガス：Ｃｌ２／Ｎ２＝１６０／５００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：５秒
（堆積物除去工程）
処理ガス：ＮＦ３／Ｏ２／Ｎ２＝４／２００／５００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：５秒
上記のサイクル処理を、堆積物除去工程の合計時間が２０秒となるように４回繰り返して行ったところ、前述した比較例１と同様な速度で堆積物を除去することができた。また、図１に示した構造のタングステン部分のパターン幅（ＣＤ）は、１９．８ｎｍとなり、前述した実施例１と略同等となった。したがって、実施例３では、サイドエッチングによるタングステン部分のパターン細りを有効に抑制しつつ、堆積物を効率良く除去することができることが分かった。
上記のように、保護層形成工程においてＣｌ２ガスのプラズマを用いて金属の塩化物の保護層を形成する場合も、酸素ガスのプラズマを用いて金属の酸化物の保護層を形成する場合と同様に、Ｃｌ２ガスの流量とＮＦ３ガス等のフッ素原子を含むガスの流量比（Ｃｌ２のガス流量／ＮＦ３のガス流量）を高く、例えば２５より大きくし、例えば５０程度とすることにより、保護層形成工程と堆積物除去工程とを同時に行うことができる。
実施例４として、堆積物除去工程の前に、熱酸化による保護層形成工程を１回行った場合の効果を確認するための実験を以下の条件で実施した。
（保護層形成工程）
処理ガス：Ｏ２／Ｎ２＝３０００／６００ ｓｃｃｍ
圧力：１７２．９Ｐａ（１３００ｍTorr）
温度：２５０℃
時間：２５秒
（堆積物除去工程）
処理ガス（１）：ＣＨＦ３／Ｎ２／Ｏ２＝４／２００／５００ ｓｃｃｍ
処理ガス（２）：Ｎ２／Ｃｌ２＝５００／１６０ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／３０℃
時間：処理ガス（１）８秒＋処理ガス（２）５秒を１８サイクル
上記実施例４の保護層形成工程は、酸素雰囲気で半導体ウエハを加熱することによる熱酸化によって保護層を形成するものである。また、比較例４として、上記保護層形成工程を行わずに、上記実施例４と同一の堆積物除去工程のみを行った。これらの実施例４と比較例４とを比較したところ、実施例４では、比較例４に比べて、特にパターンが密に形成されている部分において、図１に示した構造のタングステン部分のパターン幅（ＣＤ）の減少を抑制しつつ堆積物を効率良く除去できていることが分かった。
なお、上記の実施例１〜４では、フッ素原子を含むガスとして、ＣＨＦ３ガス、ＮＦ３ガスを使用したが、他のフッ素原子を含むガス、例えばＣＨ２Ｆ２ガスを使用した場合も同様な結果となった。
また、上記の実施例１〜４では、希釈ガスとしてＡｒあるいはＮ２を使用したが、他の不活性ガス、例えばＨｅを使用しても良い。
次に、還元処理についての実施例５について説明する。上記の実施例４における堆積物除去工程と同一の処理を行った後の半導体ウエハ（表面にタングステン層を形成したブランケットウエハ）の状態をＸＰＳで測定したところ、タングステンが酸化されたため、タングステン（Ｗ）と酸素（Ｏ）の存在比（Ｗ／Ｏ）が、０．７２となっていた。また、ハロゲンが残留し、Ｃｌが５．２％、Ｆが１．９％存在していた。これに希フッ酸（ＤＨＦ）０．５％によるウエット洗浄（希フッ酸による１分間の洗浄の後、蒸留水（ＤＩＷ）による１分間の洗浄）を行ったところ、タングステン（Ｗ）と酸素（Ｏ）の存在比（Ｗ／Ｏ）が、１．６１、Ｃｌ及びＦが０％となった。
実施例５では、以下の条件で、上記の実施例４における堆積物除去工程と同一の処理を行った後の半導体ウエハ（表面にタングステン層を形成したブランケットウエハ）にＨ２プラズマによる還元処理を行った。
処理ガス：Ｈ２／Ａｒ＝４０／９６０ ｓｃｃｍ
圧力：１０６．４Ｐａ（８００ｍTorr）
高周波電力（上部／下部）：３００／０Ｗ
温度：６０℃
時間：１分
上記のＨ２プラズマによる還元処理を行った後の半導体ウエハは、タングステン（Ｗ）と酸素（Ｏ）の存在比（Ｗ／Ｏ）が、１．５８、Ｃｌ及びＦが０％となり、希フッ酸（ＤＨＦ）によるウエット洗浄を行った場合と略同様な状態に回復させることができた。
実施例６として、以下の条件で保護層形成工程と堆積物除去工程とを交互に繰り返して複数回行うサイクル処理を行った。
（保護層形成工程）
処理ガス：Ｃｌ２／Ａｒ／Ｏ２＝２５０／５００／５０ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：１５０／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／２０℃
時間：５秒
（堆積物除去工程）
処理ガス：ＣＨＦ３／Ｏ２／Ａｒ＝４／３００／５００ ｓｃｃｍ
圧力：１３．３Ｐａ（１００ｍTorr）
高周波電力（上部／下部）：１５０／０Ｗ
温度（中央部／周縁部／冷媒）：６０／６０／２０℃
時間：８秒
上記のサイクル処理を、３０回繰り返して行った。上記の保護層形成工程では、タングステンの表面にＷＯＣｌ４を保護層として形成する。この実施例６においても、堆積物を除去することができた。また、図１に示した構造のタングステン部分のパターン幅（ＣＤ）は、２１．８ｎｍとなり、サイドエッチングによるタングステン部分のパターン細りを有効に抑制することができた。また、実施例６では、処理ガスにＮ２ガスを使用しないので、潮解性のあるＮＨ４ＦやＮＨ４Ｃｌに起因するパーティクル（時間と共に増加する。）の発生を防止することができる。
以上説明したとおり、本実施形態及び実施例によれば、サイドエッチングによるパターン細りを抑制しつつ、ドライ処理によってパターン側壁に堆積した金属を含む堆積物を効率良く除去することができる。なお、本発明は上記の実施形態及び実施例に限定されるものではなく、各種の変形が可能である。
Ｗ……半導体ウエハ、１０１……二酸化シリコン（ＳｉＯ２）層、１０２……タングステン（Ｗ）層、１０３……窒化チタン（ＴｉＮ）層、１０４……ポリシリコン（Ｐｏｌｙ−Ｓｉ）層、１０５……窒化チタン（ＴｉＮ）層、１０６……タングステン（Ｗ）層、１０７……二酸化シリコン（ＳｉＯ２）層、１１０……堆積物。

Claims (8)

  1. 基板に形成された金属層をプラズマエッチングする工程を経て積層構造中に前記金属層を有するパターンを形成した後、前記金属層を構成する金属を含み前記パターンの側壁部に堆積した堆積物を除去するプラズマ処理方法であって、
    前記金属層の側壁部に、前記金属の酸化物又は塩化物を形成する保護層形成工程と、
    フッ素原子を含むガスのプラズマを作用させて前記堆積物を除去する堆積物除去工程と、
    前記保護層形成工程及び前記堆積物除去工程の後、水素を含むプラズマを作用させて前記金属の酸化物又は塩化物を還元する還元工程と
    を具備したことを特徴とするプラズマ処理方法。
  2. 請求項１記載のプラズマ処理方法であって、
    前記保護層形成工程では、酸素ガスのプラズマを作用させて前記金属の酸化物を形成、又は塩素プラズマを作用させて前記金属の塩化物を形成し、当該保護層形成工程と前記堆積物除去工程を、交互に複数回繰り返して行い、この後前記還元工程を行う
    ことを特徴とするプラズマ処理方法。
  3. 請求項１記載のプラズマ処理方法であって、
    前記保護層形成工程では、酸素ガスのプラズマを作用させて前記金属の酸化物を形成、又は塩素ガスのプラズマを作用させて前記金属の塩化物を形成し、当該保護層形成工程と前記堆積物除去工程を同時に行い、酸素ガス又は塩素ガスの流量と、フッ素原子を含むガスの流量との比（酸素ガス又は塩素ガスの流量／フッ素原子を含むガスの流量）を２５より大きくする
    ことを特徴とするプラズマ処理方法。
  4. 請求項１記載のプラズマ処理方法であって、
    前記保護層形成工程では、酸素ガス雰囲気で前記基板を加熱して前記金属の酸化物を形成し、当該保護層形成工程を前記堆積物除去工程の前に１回のみ行う
    ことを特徴とするプラズマ処理方法。
  5. 請求項１〜４いずれか１項記載のプラズマ処理方法であって、
    前記フッ素原子を含むガスが、ＮＦ３、ＣＨＦ３、ＣＨ２Ｆ２の少なくともいずれか１種である
    ことを特徴とするプラズマ処理方法。
  6. 請求項１〜５いずれか１項記載のプラズマ処理方法であって、
    前記金属層が、タングステンを含む層である
    ことを特徴とするプラズマ処理方法。
  7. 請求項１〜６いずれか１項記載のプラズマ処理方法であって、
    前記金属層が、チタンを含む層である
    ことを特徴とするプラズマ処理方法。
  8. 基板に形成された金属層をプラズマエッチングする工程を経て積層構造中に前記金属層を有するパターンを形成した後、前記金属層を構成する金属を含み前記パターンの側壁部に堆積した堆積物を除去する堆積物の除去プロセスを有する半導体装置の製造方法であって、
    前記堆積物の除去プロセスは、
    前記金属層の側壁部に、前記金属の酸化物又は塩化物を形成する保護層形成工程と、
    フッ素原子を含むガスのプラズマを作用させて前記堆積物を除去する堆積物除去工程と、
    前記保護層形成工程及び前記堆積物除去工程の後、水素を含むプラズマを作用させて前記金属の酸化物又は塩化物を還元する還元工程と
    を具備したことを特徴とする半導体装置の製造方法。
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CN201110194328.8A CN102315095B (zh) 2010-07-09 2011-07-08 等离子体处理方法以及半导体装置的制造方法
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230825B2 (en) * 2012-10-29 2016-01-05 Lam Research Corporation Method of tungsten etching
CN105097700B (zh) * 2014-04-24 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
JP6502160B2 (ja) * 2015-05-11 2019-04-17 東京エレクトロン株式会社 被処理体を処理する方法
KR102355875B1 (ko) * 2017-12-18 2022-02-08 세키스이가가쿠 고교가부시키가이샤 표면 처리 방법 및 장치
CN110326089B (zh) * 2018-01-31 2023-07-04 株式会社日立高新技术 等离子处理方法以及等离子处理装置
CN113053744B (zh) * 2019-12-27 2024-03-22 株式会社日立高新技术 半导体装置的制造方法
CN114141631A (zh) * 2020-09-03 2022-03-04 长鑫存储技术有限公司 金属连线的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326644B2 (ja) * 1993-11-16 2002-09-24 ソニー株式会社 シリコン系材料層の加工方法
US5575888A (en) 1995-04-14 1996-11-19 The United States Of America As Represented By The Secretary Of The Navy Sidewall passivation by oxidation during refractory-metal plasma etching
JP2891952B2 (ja) 1996-12-17 1999-05-17 芝浦メカトロニクス株式会社 半導体装置の製造方法
KR100268926B1 (ko) * 1996-12-31 2000-10-16 김영환 반도체소자의 배선 형성방법
JPH11186237A (ja) * 1997-12-25 1999-07-09 Sony Corp 半導体装置の製造方法
US6297147B1 (en) * 1998-06-05 2001-10-02 Applied Materials, Inc. Plasma treatment for ex-situ contact fill
US6207583B1 (en) * 1998-09-04 2001-03-27 Alliedsignal Inc. Photoresist ashing process for organic and inorganic polymer dielectric materials
JP2000082693A (ja) 1998-09-04 2000-03-21 Fujitsu Ltd 半導体装置の製造方法
JP2000311885A (ja) * 1999-04-26 2000-11-07 Mitsubishi Electric Corp 金属積層配線を有する半導体装置およびその製造方法
JP2001085411A (ja) * 1999-09-16 2001-03-30 Matsushita Electric Ind Co Ltd 真空処理方法
KR100338768B1 (ko) * 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
US6431182B1 (en) * 1999-10-27 2002-08-13 Advanced Micro Devices, Inc. Plasma treatment for polymer removal after via etch
KR100366623B1 (ko) * 2000-07-18 2003-01-09 삼성전자 주식회사 반도체 기판 또는 ｌｃｄ 기판의 세정방법
US20040118697A1 (en) * 2002-10-01 2004-06-24 Applied Materials, Inc. Metal deposition process with pre-cleaning before electrochemical deposition
CN100392825C (zh) * 2005-05-18 2008-06-04 联华电子股份有限公司 一种去除晶片表面上蚀刻残留物的方法
JP2007067336A (ja) * 2005-09-02 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US8323521B2 (en) * 2009-08-12 2012-12-04 Tokyo Electron Limited Plasma generation controlled by gravity-induced gas-diffusion separation (GIGDS) techniques

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