JP5478037B2 - 表示装置の作製方法 - Google Patents

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Description

本発明は、表示装置の作製方法に関し、特に画素部に薄膜トランジスタを用いた表示装置及びその作製方法に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。薄膜トランジスタには、チャネル領域を形成する半導体が非晶質シリコンで形成されるものと、多結晶シリコンで形成されるものがある。
また、上記２種類の半導体の他にも、微結晶シリコン半導体でチャネル領域を形成するＴＦＴが知られている（特許文献１及び特許文献２参照）。微結晶シリコンは、非晶質シリコンと同様にプラズマＣＶＤ法により作製される。例えば、プラズマＣＶＤ法による微結晶シリコン膜の作製方法として、３０ＭＨｚ以上のＶＨＦ（Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）帯の高周波を利用する発明が開示されている（特許文献３参照）。
一般的に、微結晶半導体膜をチャネル形成領域とするボトムゲート型の薄膜トランジスタを形成する場合、ゲート絶縁膜界面には非晶質構造を有する半導体膜が薄く形成され、薄膜トランジスタの電気特性に影響を及ぼすおそれがある。この問題を解決するため、例えば、特許文献４では、半導体膜の成膜速度を異ならせ成膜初期において成長速度を遅くし、その後成膜速度を高くする方法が提案されている。
ところで液晶パネルは、マザーガラスと呼ばれる大面積ガラス基板上で複数枚のパネルを加工した後、最終的にテレビやパーソナルコンピュータの画面に合わせた寸法に分断して製造されている。１枚のマザーガラスから複数枚のパネルを取り出すようにして、パネル１枚当たりのコストを低減するためである。液晶テレビの市場では、画面サイズ（パネルサイズ）の大型化と販売価格の低下が急激に進んでいる。大画面化と低価格化に対応して生産性を向上するために、ここ数年、マザーガラスの大型化が進められている。
第１世代と呼ばれる１９９１年頃の代表的なガラス基板のサイズは３００ｍｍ×４００ｍｍであった。その後、マザーガラスのサイズは、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（７３０ｍｍ×９２０ｍｍ）第５世代（１０００ｍｍ×１２００ｍｍ）、第６世代（２４５０ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２０００ｍｍ×２４００ｍｍ）、第９世代（２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）と一途に大型化が図られている。
特開平４−２４２７２４号公報 米国特許５，５９１，９８７号 特許第３２０１４９２号公報 特開平７−９４７４９
しかしながら、成膜速度を低下させて微結晶半導体膜を形成する場合には、成膜速度の低下により反応室中に存在する酸素（Ｏ）等の不純物元素等が成膜される膜中に取り込まれやすく、酸素等が取り込まれることによって結晶化が阻害され、そのような微結晶半導体膜で形成された薄膜トランジスタの電気特性が低下するという問題がある。
マザーガラス、即ちガラス基板が大面積化すると、そのガラス基板に微結晶シリコン膜を形成するためにプラズマＣＶＤ装置の電極面積も大型化することとなる。この場合、反応室の内壁の面積も大きくなるため、微結晶シリコン膜の成膜中に不純物元素が膜中に取り込まれやすくなる。
また、ガラス基板の大きさが第６世代を超える当たりから、プラズマＣＶＤ装置の電極の大きさが、高周波電源の周波数の波長に近くなってくる。例えば、２７ＭＨｚの電源周波数の場合、波長は１１００ｍｍであり、６０ＭＨｚでは５００ｍｍ、１２０ＭＨｚでは２５０ｍｍとなる。このような場合、表面定在波の影響が顕著に現れるようになり、プラズマＣＶＤ装置の反応室内のプラズマ密度分布が不均一になり、ガラス基板に形成される薄膜の膜質や厚さの面内均一性が損なわれるといったことが問題となる。
上述した問題に鑑み、本発明は、大面積の基板を用いた場合でも電気特性が高く信頼性のよい薄膜トランジスタ及び当該薄膜トランジスタを有する表示装置を提供することを課題とする。
本発明の表示装置の作製方法の一は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にプラズマＣＶＤ法を用いて微結晶半導体膜を形成する工程と、微結晶半導体膜上に非晶質半導体膜を形成する工程とを有し、微結晶半導体膜を形成する工程は、反応室内でプラズマを生成し、基板上に形成されたゲート絶縁膜上に反応生成物を堆積して微結晶半導体膜を形成するものであって、反応室の圧力を一旦１０−５Ｐａ以下とした後、基板の温度を１００℃以上２００℃以下として水素及び珪素気体を導入し、ゲート絶縁膜表面に形成される反応生成物に水素プラズマを作用させてエッチング（除去）を行いながら成膜を行うことによって、微結晶半導体膜を形成する。
また、本発明の表示装置の作製方法の一は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にプラズマＣＶＤ法を用いて微結晶半導体膜を形成する工程と、微結晶半導体膜上に非晶質半導体膜を形成する工程とを有し、微結晶半導体膜を形成する工程は、反応室内でプラズマを生成し、基板上に形成されたゲート絶縁膜上に反応生成物を堆積して微結晶半導体膜を形成する工程であって、反応室の圧力を一旦１０−５Ｐａ以下とした後、基板の温度を１００℃以上２００℃以下として水素及び希ガスを導入し、ゲート絶縁膜の表面に水素プラズマ及び希ガスプラズマを作用させた後、珪素気体を導入し、ゲート絶縁膜表面に形成される反応生成物に水素プラズマを作用させてエッチング（除去）を行いながら成膜を行うことによって、微結晶半導体膜を形成する。
また、本発明の表示装置の作製方法の一は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にプラズマＣＶＤ法を用いて微結晶半導体膜を形成する工程と、微結晶半導体膜上に非晶質半導体膜を形成する工程とを有し、微結晶半導体膜を形成する工程は、反応室内でプラズマを生成し、基板上に形成されたゲート絶縁膜上に反応生成物を堆積して微結晶半導体膜を形成する工程であって、反応室の圧力を一旦１０−５Ｐａ以下とした後、基板の温度を１００℃以上２００℃以下として水素及び珪素気体を導入し、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ）の第１の高周波電力と、ＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ程度まで）の第２の高周波電力を重畳して印加することによりプラズマの生成を行い、ゲート絶縁膜表面に形成される反応生成物に水素プラズマを作用させて除去しつつ成膜を行うことによって、微結晶半導体膜を形成する。
また、本発明の表示装置の作製方法の一は、基板上にゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にプラズマＣＶＤ法を用いて微結晶半導体膜を形成する工程と、微結晶半導体膜上に非晶質半導体膜を形成する工程とを有し、微結晶半導体膜を形成する工程は、反応室内でプラズマを生成し、基板上に形成されたゲート絶縁膜上に反応生成物を堆積して微結晶半導体膜を形成する工程であって、反応室の圧力を一旦１０−５Ｐａ以下とした後、基板の温度を１００℃以上２００℃以下として水素及び希ガスを導入し、ＨＦ帯の第１の高周波電力と、ＶＨＦ帯の第２の高周波電力を重畳して印加することによりプラズマの生成を行い、ゲート絶縁膜の表面に水素プラズマ及び希ガスプラズマを作用させた後、珪素気体を導入し、ゲート絶縁膜表面に形成される反応生成物に水素プラズマを作用させて除去しつつ成膜を行うことによって、微結晶半導体膜を形成する。
また、本発明の表示装置の作製方法の一は、珪素気体を導入する前に希ガスの導入を停止又は希ガスの流量比を低減することを特徴とする。
また、本発明の表示装置の作製方法の一は、珪素気体の導入後、所定の期間経過後に希ガスの導入を停止又は希ガスの流量比を低減することを特徴とする。
また、本発明の表示装置の作製方法の一は、微結晶半導体膜の膜中の酸素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３以下にすることを特徴とする。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
本発明により、電気特性が高く信頼性の高い薄膜トランジスタ及び当該薄膜トランジスタを有する表示装置を作製することができる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、ボトムゲート型の薄膜トランジスタ（ＴＦＴ）を有する表示装置の作製方法に関して図面を参照して説明する。以下の説明では、ｎチャネル型の薄膜トランジスタについて説明する。
まず、基板１００上にゲート電極１０１を形成し、当該ゲート電極１０１上にゲート絶縁膜を形成する（図１（Ａ）、図５（Ａ）参照）。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。
ゲート電極１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属またはその合金を用いて形成する。ゲート電極１０１は、スパッタリング法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりレジストマスクを形成し、当該マスクを用いて導電膜をエッチングすることで形成することができる。なお、ゲート電極１０１の密着性向上と下地への不純物元素の拡散を防ぐバリアメタルとして、上記金属の窒化物膜を、基板１００及びゲート電極１０１の間に設けてもよい。
ゲート絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜１０２として、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に積層して形成する。なお、ゲート絶縁膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成してもよい。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成してもよい。
なお、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
次に、ゲート絶縁膜１０２上に微結晶構造を有する微結晶半導体膜１０３（例えば、微結晶シリコン膜）を形成する（図１（Ｂ）参照）。
微結晶半導体膜１０３は、プラズマＣＶＤ法により反応生成物を堆積させることにより形成する。以下に、図４を参照して微結晶シリコン膜を成膜する工程の一例に関して説明する。なお、図４の説明は反応室を大気圧から真空排気２００する段階から示されており、その後に行われるプレコート２０１、基板搬入２０２、下地前処理２０３、成膜処理２０４、基板搬出２０５、クリーニング２０６の各処理が時系列的に示されている。
まず、反応室内を所定の真空度まで真空排気する。本実施の形態では、一旦超高真空（１０−５Ｐａ以下）とし反応室内の酸素（Ｏ）等の不純物元素を極力低減する。真空度として１０−５Ｐａよりも低い圧力の超高真空排気する場合には、ターボ分子ポンプによる排気を行い、さらにクライオポンプを使って真空排気する。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００℃以上３００℃以下、好ましくは１００℃以上２００℃以下で行う。
プレコート２０１は、反応室の内壁に吸着した気体（酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス）を除去するためにアルゴンなどの希ガスを導入してプラズマ処理をすることが好ましい。この処理により到達真空度を上げることができる。反応室の内壁を基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。本形態は微結晶シリコン膜を形成する工程を示し、内壁被覆膜としてシリコン膜を形成する処理が行われる。プレコート２０１はシランガスが導入された後、高周波電力を印加してプラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さらにシランプラズマを生成することで反応室内の酸素、水分を除去することができる。
プレコート２０１の後、基板搬入２０２を行う。微結晶シリコン膜が堆積されるべき基板は、真空排気されたロード室に保管されているので、基板を搬入したとしても真空度が著しく悪化することはない。
下地前処理２０３は、微結晶シリコン膜を形成する場合において、特に有効な処理であり行うことが好ましい。すなわち、ガラス基板上に設けられたゲート絶縁膜の表面上に微結晶シリコン膜をプラズマＣＶＤ法で成膜する場合には、不純物や格子不整合などの要因により堆積初期段階において堆積された反応生成物（半導体膜）には非晶質層が形成されてしまう。この非晶質層の厚さを極力低減し、可能であれば無くすために下地前処理２０３を行うことが好ましい。
下地前処理２０３としては希ガスプラズマ処理、水素プラズマ処理若しくはこの両者の併用により行うことが好ましい。希ガスプラズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素を用いることが好ましい。表面に付着した酸素、水分、有機物、金属元素などをスパッタリングの効果で除去するためである。水素プラズマ処理は、水素ラジカルにより、表面に吸着した前記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄表面を形成するのに有効である。また、希ガスプラズマ処理と水素プラズマ処理を併用することにより微結晶核生成を促進する作用も実現される。
微結晶シリコン膜を形成する成膜処理２０４は、下地前処理２０３に続いて行われる処理である。微結晶シリコン膜は、水素及び珪素気体（水素化珪素気体又はハロゲン化珪素気体）を混合してプラズマにより成膜する。珪素気体は水素で１０倍から２０００倍に希釈される。
ここでは、成膜の初期段階にゲート絶縁膜１０２表面に形成される半導体膜に水素プラズマを作用させて除去（エッチング）しつつ成膜を行い、微結晶半導体膜を形成する。つまり、ＳｉＨ３ラジカルの堆積による膜成長反応と、水素ラジカルによるエッチング反応とを競争的に起こさせて微結晶構造を含む半導体膜を形成する。
また、微結晶半導体膜の結晶性を向上させるため、微結晶半導体膜の膜中の酸素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３以下とするように形成を行うことが好ましい。膜中の酸素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定することができる。
本実施の形態では、成膜の初期段階にゲート絶縁膜１０２に堆積される半導体膜を水素プラズマ処理で除去（エッチング）しつつ成膜を行うことにより、ゲート絶縁膜１０２上に形成される結晶核生成を促進させ、当該結晶核を利用して微結晶半導体膜を形成する。そのため、不純物や格子不整合などの要因により堆積初期段階において堆積された半導体膜に非晶質層が形成された場合であっても、この非晶質層の厚さを極力低減し、ゲート絶縁膜１０２により近く微結晶半導体膜を形成することが可能となる。
また、本実施の形態では、ゲート絶縁膜１０２表面に形成された半導体膜を除去しつつ成膜を行うので成膜速度が遅くなるが、成膜前に反応室の圧力を一旦超高真空（１０−５Ｐａ以下）とし反応室内の水分や酸素（Ｏ）等の吸着不純物の不純物元素を低減した後に成膜を行うことによって、成膜速度を遅くした場合であっても膜中への酸素（Ｏ）等の不純物元素の取り込み（半導体膜の酸化等）を低減し、結晶化の阻害を抑制することができる。その結果、ゲート絶縁膜１０２により近く結晶性が高い半導体膜を形成することができる。
なお、水素プラズマ処理は、珪素気体の流量に対する水素の流量比を調整することによって行う。例えば、成膜が進につれ、珪素気体の流量に対する水素の流量比が小さくなるように珪素気体の流量を増加させる。成膜開始時には水素の流量：珪素気体の流量を２０００：１程度にしておき、成膜終了時には５０：１程度になるまで徐々に珪素気体の流量を増加（水素の流量を減少）させ微結晶半導体膜を形成することができる。
また、珪素気体の流量に対する水素の流量比の増減を繰り返して、水素プラズマ処理を繰り返して行ってもよい。この場合、半導体膜の堆積と半導体膜の除去（エッチング）を繰り返し行うことによって、ゲート絶縁膜１０２上に形成される結晶核生成を促進させることができる。
また、図４中の破線２０７で示すように、微結晶シリコン膜の成膜初期段階においてアルゴンなどの希ガスを供給し続ける期間を設けてもよい。成膜の初期段階にゲート絶縁膜１０２表面に堆積される半導体膜に、アルゴンプラズマを作用させて表面の改質を行い、表面に吸着した水分や不純物の除去を行うことによって、微結晶核の生成を促進させることができる。
また、基板の加熱温度は１００℃以上３００℃以下、好ましくは１００℃以上２００℃以下で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１００℃以上２００℃以下で成膜を行うことが好ましい。
微結晶半導体膜１０３は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ装置、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。
他にも、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ）とＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ程度まで）の高周波電力を重畳印加して生成されるプラズマを利用して成膜やプラズマ処理をしてもよい。表面定在波を引き起こさない第１の高周波電力を供給してプラズマを生成するとともに、ＶＨＦ帯に属する第２の高周波電力を供給してプラズマの高密度化を図ることで長辺が２０００ｍｍを超える大面積基板に均質で膜質の良い薄膜を形成することが可能となる。
プラズマ処理を行う際に、プレコート２０１の処理をしておくことで、微結晶シリコン膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をシリコンで被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、微結晶シリコン膜中に含まれる不純物濃度を低減することができる。
成膜処理２０４においては、反応ガスにヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
微結晶シリコンの成膜が終了した後、シラン、水素などの反応ガス及び高周波電力の供給を止めて基板搬出２０５を行う。引き続き別基板に対して成膜処理を行う場合には、基板搬入２０２の段階に戻り同じ処理が行われる。反応室内に付着した被膜や粉末を除去するには、クリーニング２０６を行う。
クリーニング２０６はＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング２０６においては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニング２０６の終了後はプレコート２０１に戻り、以下同様の処理を行えば良い。
また、本実施の形態で成膜する微結晶半導体膜１０３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．６ｃｍ−１よりも低波数側に、シフトしている。即ち、４８１ｃｍ−１以上５２０．６ｃｍ−１以下の間に微結晶シリコンのラマンスペクトルのピークがある。
また、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的にはホウ素であり、トリメチルボロン（ＣＨ３）３Ｂ、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。トリメチルボロンは、反応室の内壁等に付着した場合であってもクリーニングにより容易に除去できるためトリメチルボロンを用いることが好ましい。ボロンの濃度を制御することによって、ｉ型又はｐ型の微結晶半導体膜を形成することができる。
また、微結晶半導体膜１０３は、０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下で形成する。微結晶半導体膜１０３は、後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜の厚さを上記の範囲内とすることで、後に形成される薄膜トランジスタは、完全空乏型とすることができる。
また、微結晶半導体膜１０３は成膜速度が非晶質半導体の成膜速度の１／１０〜１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。
次に、微結晶半導体膜１０３上に、バッファー層として機能する非晶質半導体膜１０４（例えば、非晶質シリコン膜）、一導電型を付与する不純物が添加された半導体膜１０５を順に形成する（図１（Ｃ）参照）。
なお、ゲート絶縁膜１０２、微結晶半導体膜１０３及び非晶質半導体膜１０４は連続的に形成することが好ましい。さらには、ゲート絶縁膜１０２、微結晶半導体膜１０３、非晶質半導体膜１０４、及び一導電型を付与する不純物が添加された半導体膜１０５を連続的に形成することが好ましい。ゲート絶縁膜１０２、微結晶半導体膜１０３、及び非晶質半導体膜１０４を大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
また、非晶質半導体膜１０４は、微結晶半導体膜１０３を形成した後、水素及び珪素気体の流量をさらに制御し、水素を減少、珪素気体を増加させ、珪素気体の流量に対する水素の流量比を小さくすることで微結晶半導体膜上に連続的に形成してもよい。非晶質半導体膜１０４を形成する工程は、より水素の流量を減少させ、珪素気体（水素化珪素気体、又はハロゲン化珪素気体）のみで行ってもよい。この場合、微結晶半導体膜１０３の成長表面を大気に触れさせることなく、微結晶半導体膜１０３上に非晶質半導体膜１０４を形成することができる。
バッファー層として機能する非晶質半導体膜１０４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体を形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、非晶質半導体膜１０４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体を形成することができる。
非晶質半導体膜１０４は、結晶粒を含まない非晶質半導体で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体となるように、成膜条件を制御することが好ましい。また、非晶質半導体膜１０４は、ｎ型の電気伝導性を示す非晶質半導体（例えば、非晶質シリコン膜）で形成してもよい。
非晶質半導体膜１０４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、非晶質半導体膜１０４の一部が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタに高い電圧（例えば１５Ｖ程度）を印加する表示装置、代表的には液晶表示装置において、バッファー層として機能する非晶質半導体膜１０４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。非晶質半導体膜１０４を上記の膜厚の範囲で形成することにより、非晶質半導体膜１０４は微結晶半導体膜１０３より厚く形成される。
微結晶半導体膜１０３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜１０３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、結晶格子の歪に由来し、亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、微結晶半導体膜１０３の表面にバッファー層として機能する非晶質半導体膜１０４を形成することで、微結晶半導体膜１０３に含まれる微結晶粒の酸化を防ぐことができる。また、バッファー層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体に混入することを防ぐことができる。
また、非晶質半導体膜１０４は、非晶質半導体を用いて形成するため、または、水素、窒素、若しくはハロゲンを含む非晶質半導体で形成するため、非晶質半導体のエネルギーギャップが微結晶半導体に比べて大きく（非晶質半導体のエネルギーギャップは１．６〜１．８ｅＶ、微結晶半導体のエネルギーギャップは１．１〜１．５ｅＶ）、抵抗が高く、移動度が低くなる。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜１０３との間に形成される非晶質半導体膜１０４は高抵抗領域として機能し、微結晶半導体膜１０３を構成する微結晶半導体がチャネル形成領域として機能する。
一導電型を付与する不純物が添加された半導体膜１０５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にトリメチルボロン（ＣＨ３）３Ｂ、Ｂ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜１０５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜１０５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
次に、一導電型を付与する不純物が添加された半導体膜１０５上にマスク１２１を形成し、当該マスク１２１を用いて微結晶半導体膜１０３、非晶質半導体膜１０４及び導電型を付与する不純物が添加された半導体膜１０５をエッチングする（図１（Ｄ）、図５（Ｂ）参照）。この後、マスク１２１を除去する。
マスク１２１は、フォトリソグラフィ技術又はインクジェット法により形成する。
次に、エッチングにより残存した半導体膜１０５及びゲート絶縁膜１０２上に導電膜１０６を形成し、当該導電膜１０６上にマスク１２２を形成する（図２（Ａ）参照）。
導電膜１０６は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、半導体膜１０５と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電膜１０６として、モリブデン膜とアルミニウム膜とモリブデン膜を順に３層積層した構造とすることができる。また、導電膜１０６として、チタン膜とアルミニウム膜とチタン膜を順に３層積層した構造とすることができる。
導電膜１０６は、スパッタリング法や真空蒸着法で形成する。また、導電膜１０６は、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
マスク１２２は、マスク１２１と同様に形成することができる。
なお、本実施の形態では、図１（Ｃ）において、微結晶半導体膜１０３、非晶質半導体膜１０４及び半導体膜１０５をパターニングした後に導電膜１０６を形成する場合を示しているが、図１（Ｃ）の工程を省略し、微結晶半導体膜１０３、非晶質半導体膜１０４、半導体膜１０５及び導電膜１０６を連続して順に積層させた後にマスク１２２を形成してもよい。この場合、マスク１２１を形成しなくてよいため、工程を簡略化することができる。
次に、マスク１２２を用いて導電膜１０６をエッチングして分離することにより、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図２（Ｂ）、図５（Ｃ）参照）。
次に、マスク１２２を用いて導電型を付与する不純物が添加された半導体膜１０５及びバッファー層として機能する非晶質半導体膜１０４をエッチングして、ソース領域１０５ａ及びドレイン領域１０５ｂ、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図２（Ｃ）、図６（Ａ）参照）。なお、バッファー層として機能する非晶質半導体膜１０４は一部のみがエッチングされたものであり、微結晶半導体膜１０３の表面を覆っている。ここでは、ソース領域１０５ａとドレイン領域１０５ｂの間に位置する非晶質半導体膜１０４の表面に凹部が形成される。また、このとき、ソース領域１０５ａ及びドレイン領域１０５ｂの端部とソース電極１０６ａ及びドレイン電極１０６ｂの端部はほぼ一致している。
次に、ソース電極１０６ａ及びドレイン電極１０６ｂの一部をエッチングする（図３（Ａ）、図６（Ｂ）参照）。
ここでは、マスク１２２を用いて、ウエットエッチングすると、ソース電極１０６ａ及びドレイン電極１０６ｂの端部が選択的にエッチングされる。その結果、ソース電極１０６ａ及びドレイン電極１０６ｂの端部と、ソース領域１０５ａ及びドレイン領域１０５ｂの端部はそれぞれ一致せずずれており、ソース電極１０６ａ及びドレイン電極１０６ｂの端部の外側に、ソース領域１０５ａ及びドレイン領域１０５ｂの端部が形成される。
この後、マスク１２２を除去する。また、ソース電極１０６ａ又はドレイン電極１０６ｂは、それぞれソース配線またはドレイン配線としても機能する。
ソース領域１０５ａとソース電極１０６ａの端部、ドレイン領域１０５ｂとドレイン電極１０６ｂの端部がそれぞれ一致せずずれた形状となることで、ソース電極１０６ａとドレイン電極１０６ｂとの端部の距離が離れるため、ソース電極１０６ａとドレイン電極１０６ｂ間のリーク電流やショートを防止することができる。また、ソース領域１０５ａとソース電極１０６ａの端部、ドレイン領域１０５ｂとドレイン電極１０６ｂの端部がそれぞれ一致せずずれた形状となることで、ソース電極１０６ａ及びドレイン電極１０６ｂ、ソース領域１０５ａ及びドレイン領域１０５ｂの端部に電界が集中せず、ゲート電極１０１と、ソース電極１０６ａ及びドレイン電極１０６ｂとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ１１０を形成することができる。
本実施の形態で示す薄膜トランジスタは、非晶質半導体膜１０４の一部には凹部（溝）が形成されており、当該凹部以外の領域がソース領域１０５ａ及びドレイン領域で覆われる。即ち、非晶質半導体膜１０４に形成される凹部１２３により、ソース領域１０５ａ及びドレイン領域１０５ｂの距離が離れているため、ソース領域１０５ａ及びドレイン領域１０５ｂの間でのリーク電流を低減することができる。また、非晶質半導体膜１０４の一部をエッチングすることにより凹部１２３を形成するため、ソース領域１０５ａ及びドレイン領域１０５ｂの形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域１０５ａ及びドレイン領域１０５ｂにリーク電流（寄生チャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体とソース領域１０５ａ及びドレイン領域１０５ｂとの間に、バッファー層が形成されている。また、微結晶半導体の表面がバッファー層で覆われている。高抵抗で形成されたバッファー層は、微結晶半導体と、ソース領域１０５ａ及びドレイン領域１０５ｂとの間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体の表面に水素で表面が終端された非晶質半導体がバッファー層として形成されているため、微結晶半導体の酸化を防止することが可能であると共に、ソース領域１０５ａ及びドレイン領域１０５ｂの形成工程に発生するエッチング残渣が微結晶半導体に混入することを防ぐことができる。
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
次に、ソース電極１０６ａ及びドレイン電極１０６ｂ、ソース領域１０５ａ及びドレイン領域１０５ｂ、非晶質半導体膜１０４及びゲート絶縁膜１０２上に絶縁膜１０７を形成する（図３（Ｂ）参照）。絶縁膜１０７は、ゲート絶縁膜１０２と同様に形成することができる。なお、絶縁膜１０７は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
次に、絶縁膜１０７にコンタクトホールを形成し、当該コンタクトホールにおいてドレイン電極１０６ｂに接する画素電極１０８を形成する（図３（Ｃ）、図７参照）。
画素電極１０８は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極１０８として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上の工程により、薄膜トランジスタ１１０を画素部に有する表示装置を形成することができる。なお、本実施の形態では、ｎチャネル型の薄膜トランジスタを形成する場合を示したが、これに限られず、ｐチャネル型の薄膜トランジスタも一導電型を付与する不純物が添加された半導体膜１０５をｐ型とすることによって同様に形成することができる。
本実施の形態で示した薄膜トランジスタ１１０は、作製工程数が少なく、コスト削減が可能である。また、チャネル形成領域として機能する微結晶半導体膜１０３を微結晶半導体で構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、本実施の形態では、薄膜トランジスタ１１０を画素部の画素のスイッチング用素子として適用する例を示したが、これに限られず走査線（ゲート線）側の駆動回路等を形成する素子として利用することができる。
本実施の形態は、他の実施の形態に記載した構成や作製方法と組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態１において微結晶半導体膜の成膜に用いたプラズマＣＶＤ装置の一構成例に関して図１１を参照して説明する。具体的に、本実施の形態では、複数の高周波電力が印加されるプラズマＣＶＤ装置の一構成例に関して説明する。
反応室３００はアルミニウム又はステンレスなど剛性のある素材で形成され、内部を真空排気できるように構成されている。反応室３００には第１の電極３０１と第２の電極３０２が備えられている。
第１の電極３０１には高周波電力供給手段３０３が連結され、第２の電極３０２は接地電位が与えられ、基板を載置できるように構成されている。第１の電極３０１は絶縁材３１６により反応室３００の内壁と絶縁分離され、高周波電力が漏洩しないように構成されている。なお、図１１では、第１の電極３０１と第２の電極３０２について容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して反応室３００の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用することもできる。
高周波電力供給手段３０３は、第１の高周波電源３０４と第２の高周波電源３０５、及びそれらに対応して第１の整合器３０６と第２の整合器３０７が含まれている。第１の高周波電源３０４と第２の高周波電源３０５から出力される高周波電力は、共に第１の電極３０１に供給される。第１の整合器３０６又は第２の整合器３０７の出力側には、一方の高周波電力が流入しないように帯域通過フィルタを設けても良い。
第１の高周波電源３０４が供給する高周波電力は、概ね波長として１０ｍ以上の高周波が適用され、ＨＦ帯である３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚの周波数が適用される。第２の高周波電源３０５が供給する高周波電力は、ＶＨＦ帯の周波数であり概ね波長が１０ｍ未満の高周波が適用され、３０ＭＨｚ〜３００ＭＨｚの高周波電力が適用される。
すなわち、第１の高周波電源３０４が供給する高周波電力の波長は、第１の電極３０１の１辺の長さの３倍以上を有し、第２の高周波電源３０５が供給する高周波電力の波長は、それよりも短い波長を適用する。表面定在波を引き起こさない高周波電力を第１の電極３０１に供給してプラズマを生成するとともに、ＶＨＦ帯に属する高周波電力を供給してプラズマの高密度化を図ることで長辺が２０００ｍｍを超える大面積基板に均質で膜質の良い薄膜を形成することが可能となる。
第１の電極３０１はガス供給手段３０８にも連結されている。ガス供給手段３０８は、反応ガスが充填されるシリンダ３１０、圧力調整弁３１１、ストップバルブ３１２、マスフローコントローラ３１３などで構成されている。反応室３００内において、第１の電極３０１は基板と対抗する面がシャワー板状に加工され、複数の細孔が設けられている。反応ガスは、第１の電極３０１の内部の中空構造からこの細孔を通って反応室３００に供給される。
図１２は第１の電極３０１の他の構成を示す。第１の電極３０１は、第１の高周波電源３０４から高周波電力が供給される第１の電極３０１ａと、第２の高周波電源３０５から高周波電力が供給される第１の電極３０１ｂに分離されている。第１の電極３０１ａと第１の電極３０２ｂは基板と対抗する面は細孔が設けられると共に、櫛歯状にかみ合うように構成され、隣接するもの同士は接触しないように絶縁材３１６で分離されている。図１２に示す構成は、図１１で示す第１の電極３０１と置き換えることが可能であり、同様な効果を得ることができる。
反応室３００に接続される排気手段３０９は真空排気と、反応ガスを流す場合において反応室３００内を所定の圧力に保持するように制御する機能が含まれている。排気手段３０９の構成としては、バタフライバルブ３１７、コンダクタンスバルブ３１８、ターボ分子ポンプ３１９、ドライポンプ３２０などが含まれる。バタフライバルブ３１７とコンダクタンスバルブ３１８を並列に配置する場合には、バタフライバルブ３１７を閉じてコンダクタンスバルブ３１８を動作させることで、反応ガスの排気速度を制御して反応室３００の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ３１７を開くことで高真空排気が可能となる。
真空度として１０−５Ｐａよりも低い圧力の超高真空排気する場合には、クライオポンプ３２１を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、反応室３００の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。
ヒータコントローラ３１５により温度制御される基板加熱ヒータ３１４は第２の電極３０２に設けられている。基板加熱ヒータ３１４は第２の電極３０２内に設けられる場合、熱伝導加熱方式が採用され、シースヒータなどで構成される。第１の電極３０１と第２の電極３０２の間隔は適宜変更できるように、第２の電極３０２の高さ調節ができるように可動式となる構成が含まれる。
本形態に係るプラズマＣＶＤ装置の反応室を用いることで、酸化シリコン膜、窒化シリコン膜に代表される絶縁膜、微結晶シリコン膜、非晶質シリコン膜に代表される半導体膜、その他ＴＦＴ及び光電変換装置などで使用される各種薄膜の形成が可能となる。特に長辺が２０００ｍｍを超える大面積基板に前記薄膜を形成する場合において有用である。
なお、上記実施の形態１においては、微結晶半導体膜１０３の形成に本実施の形態で示したプラズマＣＶＤ装置を用いる場合について説明したが、これに限られず、反応ガスを替えれば各種薄膜を形成することができる。半導体膜としては、非晶質シリコン膜、非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜、微結晶シリコンゲルマニウム膜、微結晶シリコンカーバイト膜などの成膜に本実施の形態で示したプラズマ装置を適用することができる。絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などの成膜に本実施の形態で示したプラズマ装置を適用することができる。
本実施の形態は、他の実施の形態に記載した構成や作製方法と組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態２で示される反応室が適用されるプラズマＣＶＤ装置の一例として、複数の膜（ここでは、ＴＦＴを構成するゲート絶縁膜及び半導体膜）の成膜に適した構成の一例に関して、図１８を参照して説明する。
図１８は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室３２３と、ロード／アンロード室３２２、第１反応室３００ａ、第２反応室３００ｂ、第３反応室３００ｃを備えた構成となっている。ロード／アンロード室３２２のカセット３２４に装填される基板は、共通室３２３の搬送機構３２６によって各反応室に搬出入される枚葉式の構成である。共通室３２３と各室の間にはゲートバルブ３２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室３００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室３００ｂはチャネルを形成する微結晶半導体層を成膜し、第３反応室３００ｃはソース及びドレインを形成する一導電型の不純物半導体層を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。
各反応室には排気手段としてターボ分子ポンプ３１９とドライポンプ３２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。また、微結晶半導体膜を形成する第２反応室３００ｂは超高真空まで真空排気するものとして、クライオポンプ３２１が連結されている。排気手段と各反応室との間にはバタフライバルブ３１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ３１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
ガス供給手段３０８は半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ３１０、ストップバルブ３１２、マスフローコントローラ３１３などで構成されている。ガス供給手段３０８ｇは第１反応室３００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段３０８ｉは第２反応室３００ｂに接続され、微結晶半導体膜用のガスを供給する。ガス供給手段３０８ｎは第３反応室３００ｃに接続され、例えば、ｎ型半導体膜用のガスを供給する。ガス供給手段３０８ａはアルゴンを供給し、ガス供給手段３０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
各反応室にはプラズマを形成するための高周波電力供給手段が連結されている。高周波電力供給手段３０３は高周波電源と整合器が含まれる。この場合、実施の形態２と同様に、第１の高周波電源３０４と第２の高周波電源３０５、第１の整合器３０６と第２の整合器３０７で構成することにより、均一性の良い薄膜を形成することができる。プラズマＣＶＤ装置の構成を、各種ガラス基板のサイズ（第１世代と呼ばれる３００ｍｍ×４００ｍｍ、第３世代の５５０ｍｍ×６５０ｍｍ、第４世代の７３０ｍｍ×９２０ｍｍ、第５世代の１０００ｍｍ×１２００ｍｍ、第６世代の２４５００ｍｍ×１８５０ｍｍ、第７世代の１８７０ｍｍ×２２００ｍｍ、第８世代の２０００ｍｍ×２４００ｍｍ、第９世代の２４５０×３０５０ｍｍ、第１０世代の２８５０ｍｍ×３０５０ｍｍなど）に合わせれば、どのようなサイズの基板に対しても均一性の良い薄膜を形成することができる。
本形態で示すように、図１８で示す反応室を複数個用い、共通室で連結することにより複数の異なる層を大気に触れさせることなく連続して積層することが可能となる。
本実施の形態は、他の実施の形態に記載した構成や作製方法と組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施と異なる薄膜トランジスタを有する表示装置の作製方法に関して図面を参照して説明する。具体的には、多階調マスクを用いた作製方法に関して説明する。
まず、基板１００上に、ゲート電極１０１、ゲート絶縁膜１０２、微結晶構造を有する微結晶半導体膜１０３、バッファー層として機能する非晶質半導体膜１０４、一導電型を付与する不純物が添加された第３の半導体膜１０５及び導電膜１０６を順に積層して形成した後、導電膜１０６上にレジスト１３１を形成する。続いて、多階調マスク１３２を用いてレジスト１３１に光を照射し、当該レジスト１３１を露光する（図８（Ａ）参照）。
レジスト１３１は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
ここで、多階調マスク１３２を用いた露光について、図１５を参照して説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図１５（Ａ）に示すようなグレートーンマスク１３２ａ、図１５（Ｃ）に示すようなハーフトーンマスク１３２ｂがある。
グレートーンマスク１３２ａは、図１５（Ａ）に示すように、透光性を有する基板１３３及びその上に形成される遮光部１３４並びに回折格子１３５で構成される。遮光部１３４においては、光の透過率が０％である。一方、回折格子１３５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過量を制御することができる。なお、回折格子１３５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１３３は、石英等の透光性を有する基板を用いることができる。遮光部１３４及び回折格子１３５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク１３２ａに露光光を照射した場合、図１５（Ｂ）に示すように、遮光部１３４においては、光透過率１３６は０％であり、遮光部１３４及び回折格子１３５が設けられていない領域では光透過率１３６は１００％である。また、回折格子１３５においては、１０〜７０％の範囲で調整可能である。回折格子１３５における光の透過量の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
ハーフトーンマスク１３２ｂは、図１５（Ｃ）に示すように、透光性を有する基板１３３及びその上に形成される半透過部１３７並びに遮光部１３８で構成される。半透過部１３７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１３８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク１３２ｂに露光光を照射した場合、図１５（Ｄ）に示すように、遮光部１３８においては、光透過率１３９は０％であり、遮光部１３８及び半透過部１３７が設けられていない領域では光透過率１３９は１００％である。また、半透過部１３７においては、１０〜７０％の範囲で調整可能である。半透過部１３７に於ける光の透過率の調整は、半透過部１３７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図８（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク１４１を形成することができる。
次に、レジストマスク１４１により、微結晶半導体膜１０３、バッファー層として機能する非晶質半導体膜１０４、一導電型を付与する不純物が添加された第３の半導体膜１０５及び導電膜１０６をエッチングし分離する（図９（Ａ）参照）。
次に、レジストマスク１４１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極１０１の一部と重畳する領域）は除去され、図９（Ｂ）に示すように、分離されたレジストマスク１４２を形成することができる。
次に、レジストマスク１４１を用いて、一導電型を付与する不純物が添加された半導体膜１０５及びバッファー層として機能する非晶質半導体膜１０４をエッチングして、ソース領域１０５ａ及びドレイン領域１０５ｂ、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図９（Ｃ）参照）。なお、バッファー層として機能する非晶質半導体膜１０４は一部のみがエッチングされたものであり、微結晶半導体膜１０３の表面を覆っている。ここでは、ソース領域１０５ａとドレイン領域１０５ｂの間に位置する非晶質半導体膜１０４の表面に凹部が形成される。
次に、ソース電極１０６ａ及びドレイン電極１０６ｂ、ソース領域１０５ａ及びドレイン領域１０５ｂ、非晶質半導体膜１０４及びゲート絶縁膜１０２上に絶縁膜１０７を形成する。続けて、絶縁膜１０７にコンタクトホールを形成し、当該コンタクトホールにおいてドレイン電極１０６ｂに接する画素電極１０８を形成する（図１０参照）。
以上の工程により、薄膜トランジスタ１１０を画素部に有する表示装置を形成することができる。
本実施の形態は、他の実施の形態に記載した構成や作製方法と組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上記実施の形態で示した表示装置の一形態として液晶表示パネルに関して図１６を参照して説明する。図１６（Ａ）は、第１の基板４００１上に形成された薄膜トランジスタ４０１０及び液晶素子４０１３を第２の基板４００６との間にシール材４００５によって封止したパネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＣ−Ｄにおける断面を示している。
本実施の形態で示す液晶表示パネルは、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４を囲むようにして、シール材４００５が設けられている。また、画素部４００２と走査線駆動回路４００４の上に第２の基板４００６が設けられている。そのため、画素部４００２と走査線駆動回路４００４は、第１の基板４００１とシール材４００５と第２の基板４００６によって、液晶４００８と共に封止されている。
また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された薄膜トランジスタ４００９を具備する信号線駆動回路４００３が実装されている。なお、本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタ４００９を有する信号線駆動回路４００３を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路４００３を形成し、貼り合わせるようにしても良い。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は、上記実施の形態１、２で示した薄膜トランジスタに相当する。また、走査線駆動回路４００４を構成するトランジスタを薄膜トランジスタ４０１０と同様の構成で設けることができる。
また、画素電極４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３を構成する対向電極４０３１は、第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また、球状のスペーサ４０３５は、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお、球場のスペーサ４０３５の代わりに絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、画素電極４０３０と同じ導電膜により形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０１０のソース電極及びドレイン電極と同じ導電膜で形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
また、図１６では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態で説明した液晶表示装置は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型又は横電界方式の液晶表示装置とすることができる。
ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。
横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上記実施の形態で示した表示装置の一形態として発光表示パネルに関して図１７を参照して説明する。図１７（Ａ）は、第１の基板４００１上に形成された薄膜トランジスタ４０１０及び発光素子４０１１を第２の基板４００６との間にシール材４００５によって封止したパネルの上面図であり、図１７（Ｂ）は、図１７（Ａ）のＥ−Ｆにおける断面を示している。
本実施の形態では、エレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
本実施の形態で示す発光表示パネルは、第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４を囲むようにして、シール材４００５が設けられている。また、画素部４００２と走査線駆動回路４００４の上に第２の基板４００６が設けられている。そのため、画素部４００２と走査線駆動回路４００４は、第１の基板４００１とシール材４００５と第２の基板４００６によって、充填材４００７と共に密封されている。
また、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された薄膜トランジスタ４００９を具備する信号線駆動回路４００３が実装されている。なお、本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタ４００９を有する信号線駆動回路４００３を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１７（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は、上記実施の形態１、２で示した薄膜トランジスタに相当する。また、走査線駆動回路４００４を構成するトランジスタを薄膜トランジスタ４０１０と同様の構成で設けることができる。
発光素子４０１１を構成する画素電極４０１７は、薄膜トランジスタ４０１０のソース電極またはドレイン電極と電気的に接続されている。発光素子４０１１の構成は、発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、適宜変えることができる。
また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図１７（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、発光素子４０１１を構成する画素電極４０１７と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０１０のソース電極及びドレイン電極と同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
発光素子４０１１からの光の取り出し方向に位置する基板は、透光性を有する材料で設ける。本実施の形態では、第２の基板４００６側から光を取り出すため、第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料で形成する。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
なお、図１７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
（実施の形態７）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１３に示す。
図１３（Ａ）はテレビジョン装置である。表示モジュールを、図１３（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図１３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面２００８を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
図１４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカー９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
図１３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
また、図１３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
図１３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の作製に用いるプラズマＣＶＤ装置の一例を示す図。 本発明の表示装置の作製に用いるプラズマＣＶＤ装置の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の作製方法の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の使用形態の一例を示す図。 本発明の表示装置の作製に用いるプラズマＣＶＤ装置の一例を示す図。
符号の説明
１００ 基板
１０１ ゲート電極
１０２ ゲート絶縁膜
１０３ 微結晶半導体膜
１０４ 非晶質半導体膜
１０５ 半導体膜
１０６ 導電膜
１０７ 絶縁膜
１０８ 画素電極
１１０ 薄膜トランジスタ
１２１ マスク
１２２ マスク
１２３ 凹部
１３１ レジスト
１３２ 多階調マスク
１３３ 基板
１３４ 遮光部
１３５ 回折格子
１３６ 光透過率
１３７ 半透過部
１３８ 遮光部
１３９ 光透過率
１４１ レジストマスク
１４２ レジストマスク
２００ 真空排気
２０１ プレコート
２０２ 基板搬入
２０３ 下地前処理
２０４ 成膜処理
２０５ 基板搬出
２０６ クリーニング
２０７ 破線
３００ 反応室
３０１ 電極
３０２ 電極
３０３ 高周波電力供給手段
３０４ 高周波電源
３０５ 高周波電源
３０６ 整合器
３０７ 整合器
３０８ ガス供給手段
３０９ 排気手段
３１０ シリンダ
３１１ 圧力調整弁
３１２ ストップバルブ
３１３ マスフローコントローラ
３１４ 基板加熱ヒータ
３１５ ヒータコントローラ
３１６ 絶縁材
３１７ バタフライバルブ
３１８ コンダクタンスバルブ
３１９ ターボ分子ポンプ
３２０ ドライポンプ
３２１ クライオポンプ
３２２ ロード／アンロード室
３２３ 共通室
３２４ カセット
３２５ ゲートバルブ
３２６ 搬送機構
９００ 表示パネル
９２１ 画素部
９２２ 信号線駆動回路
９２３ 走査線駆動回路
９２４ チューナ
９２５ 映像信号増幅回路
９２６ 映像信号処理回路
９２７ コントロール回路
９２８ 信号分割回路
９２９ 音声信号増幅回路
９３０ 音声信号処理回路
９３１ 制御回路
９３２ 入力部
９３３ スピーカー
１０５ａ ソース領域
１０５ｂ ドレイン領域
１０６ａ ソース電極
１０６ｂ ドレイン電極
１３２ａ グレートーンマスク
１３２ｂ ハーフトーンマスク
２００１ 筐体
２００２ 表示用パネル
２００３ 主画面
２００４ モデム
２００５ 受信機
２００６ リモコン操作機
２００７ 表示部
２００８ サブ画面
２００９ スピーカー部
２３０１ 携帯電話機
２３０２ 表示部
２３０３ 操作部
２４０１ 本体
２４０２ 表示部
２５０１ 照明部
２５０２ 傘
２５０３ 可変アーム
２５０４ 支柱
２５０５ 台
２５０６ 電源
３００ａ 反応室
３００ｂ 反応室
３００ｃ 反応室
３０１ａ 電極
３０１ｂ 電極
３０２ｂ 電極
３０８ａ ガス供給手段
３０８ｆ ガス供給手段
３０８ｇ ガス供給手段
３０８ｉ ガス供給手段
３０８ｎ ガス供給手段
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００７ 充填材
４００８ 液晶
４００９ 薄膜トランジスタ
４０１０ 薄膜トランジスタ
４０１１ 発光素子
４０１３ 液晶素子
４０１４ 配線
４０１６ 接続端子
４０１７ 画素電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０３０ 画素電極
４０３１ 対向電極
４０３５ スペーサ
４０４１ 薄膜トランジスタ

Claims (2)

  1. 基板上にゲート電極を形成する第１の工程と、
    前記ゲート電極上にゲート絶縁膜を形成する第２の工程と、
    前記ゲート絶縁膜上に微結晶半導体膜を形成する第３の工程と、を有する表示装置の作製方法であって、
    前記第３の工程は、
    反応室内を真空排気し、
    前記真空排気が行われた前記反応室内においてプレコートを行い、
    前記プレコートが行われた前記反応室内に前記基板を搬入し、
    前記基板を搬入した後に、プラズマＣＶＤ法を用いて前記微結晶半導体膜を形成することによって行われ、
    前記プレコートは、前記反応室内に希ガスを導入してプラズマ処理を行った後に、シランガスを導入し、且つ、シランプラズマを生成することにより行われ、
    前記微結晶半導体膜の形成は、珪素気体の流量に対する水素の流量比の増減を繰り返すことによって行われ、
    前記微結晶半導体膜の成膜処理は、第１の期間と第２の期間からなり、
    前記第２の期間は、第１の期間の後の期間であり、
    前記第１の期間において、アルゴン及びヘリウムが供給され、
    前記第２の期間において、アルゴンが供給されず、ヘリウムが供給されることを特徴とする表示装置の作製方法。
  2. 基板上にゲート電極を形成する第１の工程と、
    前記ゲート電極上にゲート絶縁膜を形成する第２の工程と、
    前記ゲート絶縁膜上に微結晶半導体膜を形成する第３の工程と、を有する表示装置の作製方法であって、
    前記第３の工程は、
    反応室内を真空排気し、
    真空排気が行なわれた前記反応室内に前記基板を搬入し、
    前記基板を搬入した後に、プラズマＣＶＤ法を用いて前記微結晶半導体膜を形成することによって行われ、
    前記微結晶半導体膜の形成は、珪素気体の流量に対する水素の流量比の増減を繰り返すことによって行われ、
    前記微結晶半導体膜の成膜処理は、第１の期間と第２の期間からなり、
    前記第２の期間は、第１の期間の後の期間であり、
    前記第１の期間において、アルゴン及びヘリウムが供給され、
    前記第２の期間において、アルゴンが供給されず、ヘリウムが供給されることを特徴とする表示装置の作製方法。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575293B (zh) 2007-07-20 2017-03-21 半導體能源研究所股份有限公司 液晶顯示裝置
US8101444B2 (en) * 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
EP2421030B1 (en) 2008-09-19 2020-10-21 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20100067612A (ko) * 2008-12-11 2010-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 표시 장치
KR101667622B1 (ko) * 2008-12-11 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 표시 장치
US8114720B2 (en) 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7989325B2 (en) * 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US9312156B2 (en) * 2009-03-27 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
KR101803554B1 (ko) * 2009-10-21 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP5698950B2 (ja) 2009-10-23 2015-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
US8431496B2 (en) * 2010-03-05 2013-04-30 Semiconductor Energy Labortory Co., Ltd. Semiconductor device and manufacturing method thereof
US8487306B2 (en) * 2010-06-18 2013-07-16 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion element, display device, electronic device, and method for manufacturing photoelectric conversion element
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8440548B2 (en) 2010-08-06 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of microcrystalline silicon film and manufacturing method of thin film transistor
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8647919B2 (en) * 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US8338240B2 (en) * 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US8895116B2 (en) 2010-11-04 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of crystalline semiconductor film and manufacturing method of semiconductor device
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
US9111775B2 (en) 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
US8828859B2 (en) * 2011-02-11 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor film and method for manufacturing semiconductor device
CN102646634B (zh) * 2011-04-29 2013-06-12 京东方科技集团股份有限公司 Tft-lcd阵列基板制造方法
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
DE112015002491T5 (de) * 2014-05-27 2017-03-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren dafür
CN104532192B (zh) * 2014-12-19 2018-01-30 深圳市华星光电技术有限公司 蒸镀装置
JP6861479B2 (ja) * 2016-06-24 2021-04-21 東京エレクトロン株式会社 プラズマ成膜方法およびプラズマ成膜装置
CN107658267B (zh) 2017-09-15 2020-11-06 惠科股份有限公司 阵列基板的制造方法
CN108417583B (zh) * 2018-03-09 2021-10-29 惠科股份有限公司 一种阵列基板的制造方法和阵列基板
KR20200083813A (ko) * 2018-12-28 2020-07-09 삼성디스플레이 주식회사 표시 장치
CN110634390A (zh) * 2019-09-20 2019-12-31 武汉天马微电子有限公司 一种显示面板及显示装置
US11674222B2 (en) * 2020-09-29 2023-06-13 Applied Materials, Inc. Method of in situ ceramic coating deposition

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS6092475A (ja) * 1983-10-25 1985-05-24 Anelva Corp 光化学的薄膜製造方法および装置
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JP2726414B2 (ja) * 1987-03-04 1998-03-11 株式会社東芝 ケイ素系薄膜の製造方法
JPH01321625A (ja) * 1988-06-23 1989-12-27 Hitachi Ltd 薄膜形成方法及び薄膜形成装置
JP2708569B2 (ja) * 1989-09-20 1998-02-04 株式会社日立製作所 真空装置の脱ガス方法及び脱ガス装置
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2561572B2 (ja) * 1991-05-11 1996-12-11 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果トランジスタの作製方法
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3025789B2 (ja) * 1991-06-28 2000-03-27 東京エレクトロン株式会社 排気方法
JP3201492B2 (ja) 1992-03-27 2001-08-20 キヤノン株式会社 非晶質シリコン膜の製造方法、非晶質窒化シリコン膜の製造方法、微結晶シリコン膜の製造方法、及び非単結晶半導体装置
US5582880A (en) 1992-03-27 1996-12-10 Canon Kabushiki Kaisha Method of manufacturing non-single crystal film and non-single crystal semiconductor device
JPH05335256A (ja) * 1992-06-03 1993-12-17 Fujitsu Ltd 半導体製造装置及びその清掃方法
EP0632144B1 (en) * 1993-06-30 1999-09-08 Applied Materials, Inc. Method of purging and pumping vacuum chamber to ultra-high vacuum
JPH0794749A (ja) 1993-09-22 1995-04-07 Toshiba Corp 薄膜トランジスタの製造方法
JP3152829B2 (ja) 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
JPH0897436A (ja) * 1994-07-27 1996-04-12 Sharp Corp 薄膜半導体素子とその製造方法
US6699530B2 (en) * 1995-07-06 2004-03-02 Applied Materials, Inc. Method for constructing a film on a semiconductor wafer
JPH08148690A (ja) * 1994-11-25 1996-06-07 Sharp Corp 薄膜トランジスタおよび半導体膜の製造方法
JPH09232235A (ja) * 1995-02-24 1997-09-05 Mitsui Toatsu Chem Inc 光電変換素子
JPH10229213A (ja) * 1996-12-12 1998-08-25 Canon Inc 半導体薄膜の形成方法
JP3581546B2 (ja) * 1997-11-27 2004-10-27 キヤノン株式会社 微結晶シリコン膜形成方法および光起電力素子の製造方法
JP2002083773A (ja) * 2000-09-06 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002329878A (ja) * 2001-04-27 2002-11-15 Sharp Corp 薄膜太陽電池および薄膜太陽電池の作製方法
EP1609884B1 (en) * 2003-03-31 2013-08-28 Konica Minolta Holdings, Inc. Thin film forming apparatus and method for forming thin film
CN100474084C (zh) * 2003-07-14 2009-04-01 株式会社半导体能源研究所 液晶显示器件
US8319219B2 (en) * 2003-07-14 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP4393812B2 (ja) * 2003-07-18 2010-01-06 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2007049171A (ja) * 2006-08-30 2007-02-22 Chi Mei Electronics Corp 微結晶薄膜トランジスタを用いた画像表示装置

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