JP5410475B2

JP5410475B2 - 薄膜トランジスタ（ｔｆｔ）アレーの製造方法

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Publication number: JP5410475B2
Application number: JP2011137193A
Authority: JP
Inventors: バーンズシェーマス; シリンガスヘニング
Original assignee: プラスティックロジックリミテッド
Priority date: 2003-02-04
Filing date: 2011-06-21
Publication date: 2014-02-05
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Description

本発明は、１つの側面において、トランジスタ制御表示装置およびその生産に使う技術に関し、１つの実施態様では、開口率および画素保存コンデンサが改善されたアクティブマトリックスポリマーＴＦＴディスプレイに関し、より具体的には、溶液処理および直接印刷を用いる技術を使って高解像度アクティブマトリックスディスプレイを形成することに関する。

もっとも一般的なアクティブマトリックスディスプレイテクノロジーは薄膜トランジスタ液晶ディスプレイ（ＬＣＤ）であり、用途は手のひらサイズの携帯用情報端末およびノートブック装置からフラットスクリーンテレビに至る。アクティブマトリックスディスプレイはまた、有機発光ダイオード（ＯＬＥＤ）および電子ペーパーなどの出現しつつある表示効果と組み合わせても使用される。

ＴＦＴ装置の構成は、特許文献１に記載されている。

半導体共役ポリマー薄膜トランジスタ（ＴＦＴｓ）は、主に溶液可処理性およびその結果として得られる印刷性のおかげで近年アクティブマトリックスディスプレイへの適用が関心の的となってきている。このようなポリマーは２５６個の中間レベルを持つ４０９６アクティブマトリックス画素ディスプレイを形成するためのアクティブ材料として使用されていた（非特許文献１）。溶液を用いる印刷処理で半導体ポリマーはもっと近年では印刷ポリマー薄膜トランジスタを持つアクティブマトリックスディスプレイを作成するのに使用されてきた（非特許文献２）。

問題の１つとしては表示領域が限られていることが挙げられ、このことは特に高解像度ディスプレイについてあてはまる。かかるディスプレイでは、薄膜トランジスタ、特にドレイン（画素）電極、およびデータおよびアドレスラインといったその他の構成部材、および画素コンデンサが空間をめぐって互いに競合する。これにより開口率が低下しその結果表示品質が低下することがある。高い開口率を得るには、画素電極の領域はできるだけ広くなければならない。このことは、画素電極がゲートまたはアドレスラインのいずれか、またはＴＦＴの電極のいずれかと同じレベルに設定されている場合、従来のアーキテクチャでは実現が特に困難である。

溶液を用いる印刷処理によってアクティブマトリックスディスプレイを製造すると従来の製造法に比べて多くの利点を見込むことができる。原則的に、溶液を用いる印刷処理は環境にやさしく、低温で、柔軟性のある基板と適合性があり、費用効率がよく、短いランレングスおよび大型の表示サイズに有利である。しかしながら、印刷処理によって高解像度のディスプレイを製造することは難題である。インクジェット印刷、スクリーン印刷、およびオフセット印刷のような印刷処理を使用する場合、少量の液体の配送には困難が伴うため幅が５０から１００μｍ未満の金属製相互接続ラインを製造することは困難である。この問題は、特許文献２に開示されているようにあらかじめ定義されている表面エネルギーパターンを基板上に印刷することによっていくらかは緩和することができる。しかしながら、たとえこのような技術を使っても１０から２０μｍ未満のライン幅を達成することは難題である。さらに導電性ポリマーまたはコロイド性金属のような多くの印刷可能なコンダクタはバルク銅または銀よりも導電性が著しく低いため、大型のアクティブマトリックス全体にわたって適切なコンダクタンスを実現するには厚みが大きく幅の広い相互接続ラインが必要である。従って、従来のディスプレイアーキテクチャを使うと印刷された構成部材は大型となりその結果アクティブマトリックスディスプレイの開口率が低くなる傾向がある。

ＷＯ０１／４７０４５号ＰＣＴ／ＧＢ００／０４９３４号

E. A. Huitema et al., Nature 414, 599 (2001) S. Burns et al., SID 2002 symposium, Digest of Technical Papers 33, 1193（2002）

従って、本発明の１つの目的は、あるアーキテクチャを組み込んだことで高い開口率となり、好ましくは良好な画素静電容量を見込んだ薄膜トランジスタ装置を提供することにある。

本発明によると、表示媒体、少なくとも部分的に印刷されたトランジスタのアレー、トランジスタのアレーを制御するためのアドレスライン、およびトランジスタのアレーと表示媒体との間に少なくとも部分的に位置している画素電極のアレーであってこれを介して表示媒体のそれぞれの部分がトランジスタによって制御可能となるアレーを備える画素化表示装置であって、それぞれの画素電極はそれぞれのトランジスタを通じて前記アドレスラインのうち１つを介して制御可能であり、また前記アドレスラインの別のものおよび／または画素電極が接続されているカウンタ電極と重なり合ってともに静電結合を作り出していることを特徴とする画素化表示装置を提供する。

本発明はまた、少なくとも部分的に印刷されたトランジスタのアレー、トランジスタのアレーを制御するためのアドレスライン、および電位がトランジスタに応じるものでありまた少なくとも部分的にトランジスタの上に配置されている画素電極のアレーを備える電子装置であって、それぞれの画素電極はそれぞれのトランジスタを通じて前記アドレスラインのうち１つを介して制御可能であり、また前記アドレスラインの別のものおよび／または画素電極が接続されているカウンタ電極と重なり合ってともに静電結合を作り出していることを特徴とする電子装置を提供する。

本発明はまた、表示媒体、トランジスタのアレー、トランジスタを制御するためのアドレスライン、およびトランジスタのアレーと表示媒体との間に少なくとも部分的に位置している画素電極のアレーであってこれを介して表示媒体のそれぞれの部分がトランジスタによって制御可能となるアレーを備え、それぞれの画素電極はそれぞれのトランジスタを通じて前記アドレスラインのうち１つを介して制御可能であり、また前記アドレスラインの別のものおよび／または画素電極が接続されているカウンタ電極と重なり合ってともに静電結合を作り出している画素化表示装置を製造する方法であって、印刷技術によってトランジスタのアレーの少なくとも１つの素子を形成する工程を含むことを特徴とする方法を提供する。

本発明はまた、溶液処理によって形成される下側導電性層と、前記下側導電性層の上に設けられかつそれと導電性相互接続を介して１つ以上の絶縁層を通じて電気的に接続されている上側導電性層とを備える電子装置を製造する方法であって、前記相互接続の作成は、下側導電性層と前記１つ以上の絶縁層とを区別する光溶発技術を使って少なくとも下側導電性層の一部へと下向きに延びる孔を前記少なくとも１つの絶縁層に定義する工程、およびその後前記孔に導電性材料を堆積する工程を含むことを特徴とする方法を提供する。

本発明はまた、溶液処理によって形成される下側導電性層と、前記下側導電性層の上に設けられかつそれと導電性相互接続を介して１つ以上の絶縁層を通じて電気的に接続されている上側導電性層とを備える電子装置を製造する方法であって、前記相互接続の作成は、エンボス技術を使って少なくとも下側導電性層の一部へと下向きに延びる孔を前記少なくとも１つの絶縁層に定義する工程、およびその後前記孔に導電性材料を堆積する工程を含むことを特徴とする方法を提供する。

本発明はまた、印刷技術によって基板上に少なくとも部分的に薄膜トランジスタ（ＴＦＴ）装置のアレーを形成する工程、ＴＦＴ装置のアレー上に１つ以上のパターン形成絶縁層を設けてそれぞれのＴＦＴ装置のドレインまたはソース電極への接続を上から隔離する工程、およびその後１つ以上のパターン形成絶縁層上にパターン形成導電性層を形成することで、それぞれのＴＦＴ装置に対しそのドレインまたはソース電極からそのゲート電極の上にまたは隣接するＴＦＴのゲート電極の上に上向きに延びるそれぞれの画素電極を設けることにより開口率を高める工程を含むことを特徴とする電子装置を製造する方法を提供する。

本発明の１つの実施態様によると、装置の第１の金属レベル上に形成されたＴＦＴソースアドレスラインおよびＴＦＴドレイン電極を備える装置アーキテクチャが開示されている。画素電極は第２の独立した金属レベルに形成されており、ＴＦＴゲート電極およびゲートアドレスレインは、少なくとも１つの誘電体層によって第１のレベルおよび第２のレベル両方から独立している第３の金属レベル上に形成されている。第２のレベル上にある画素電極はヴィアホール相互接続によって第１のレベル上にあるドレイン電極と電気的に接続されており、第２のレベル上にある画素電極の一部と、第３のレベル上にある画素の隣接するラインのゲートアドレスラインの一部とを重ね合わせることによって画素コンデンサが形成されている。

本発明の他の実施態様によると、装置の第１の金属レベル上に形成されたＴＦＴソースアドレスラインおよびＴＦＴドレイン電極を備える装置アーキテクチャが開示されている。画素電極は第２の独立した金属レベルに部分的に形成されておりまた第１の金属レベル上に部分的に形成されており、ＴＦＴゲート電極およびゲートアドレスレインは、少なくとも１つの誘電体層によって第１のレベルおよび第２のレベル両方から独立している第３の金属レベル上に形成されている。第１のレベル上にある画素電極の一部は第１のレベル上にあるドレイン電極と電気的に接続されており、第１および第２のレベル上にある画素電極の一部は少なくとも１つのパターン形成誘電体層の側壁全体にわたって形成されている相互接続によって電気的に接続されている。第２のレベル上にある画素電極の一部と第３のレベル上にある画素の隣接するラインのゲートアドレスラインの一部とを重ね合わせることによって画素コンデンサが形成されている。

本発明の他の実施態様は、底部ゲートトランジスタ構成を使うことで開口率および画素静電容量を最適化することを見込んでいる。底部ゲート構成を備えたトランジスタは複数の誘電体層のうちの１つだけヴィアホールを形成すればよいというさらなる利点を持っている。溶媒噴射によりヴィアホールを作成する場合は選んだ溶媒がより下側にある誘電体も溶解させるようなことが絶対ないようにする必要がある。

アクティブマトリックスディスプレイ画素の一般的な構成を示す。ドレイン電極が画素電極である場合におけるトランジスタ制御表示装置への画素コンデンサの組み込みを説明している。本発明の第１の実施態様による装置を示している。本発明の第２の実施態様による装置を示している。本発明の第３の実施態様による底部ゲート装置を示している。

本発明の理解を手助けするために、その具体的な実施態様を実施例によりまた添付の図面を参照してここで説明する。

図１は液晶または電子ペーパーのような、表示媒体が電圧制御されている場合のアクティブマトリックスを示している。図１（ａ）は１つのトランジスタおよび１つの画素の側面図である。これは基板１、連続的な層であるかまたはパターン形成されている半導体２（図１では、半導体はトランジスタチャネルを覆うためにパターン形成されている）、データライン３、画素電極４、トランジスタ誘電体５、ゲート電極／ゲート相互接続６、および表示媒体７（例えば液晶または電子ペーパー）および表示媒体のカウンタ電極８からなっている。かかるシステムでは表示媒体の状態は媒体にわたる電界によって決定され、かかる電界は画素電極４とカウンタ電極８との間の電圧差によるものである。装置の切り替え可能領域９は画素４と最上部電極８との間の電圧差によって切り替えることができる。この領域は装置の開口率を決定する。

図１（ｂ）は装置の上面図であり、３列に配列された６つのトランジスタおよび６つの画素を示している（図１（ｂ）では表示媒体は示されていない）。

アクティブマトリックスアレーでは、ラインは順次書き込まれる。画像を維持するために、１つのラインに書き込まれた電圧は他のラインのアドレス中は相対的に一定のままでなければならない。このことは特に中間色装置にあてはまる。電圧制御された装置では、画素は電荷の貯蔵庫を提供する平行プレートコンデンサとして機能する。この容量は保存コンデンサを内蔵させることによって増大させることができる。保存コンデンサは画素を隣接するトランジスタのゲートラインに重ね合わせることによって形成することができる。図２は、ドレイン電極が画素電極である場合における画素コンデンサのトランジスタ制御表示装置への組み込みを説明しており、最上部ゲート装置の３つの隣接する画素、Ｎ−１、Ｎ、およびＮ＋１の概略図である。図２（ａ）は装置の側面図を示す。複数／単数のゲート相互接続６が延長されて隣接する画素の一部と重なり合っている。コンデンサ１０は画素Ｎと画素Ｎ−１のゲートとの間に形成されている。その結果得られる保存コンデンサはサイクル全体にわたって画素が一定の電圧を維持するのに役立つ。しかしながらこの場合、隣接するゲート相互接続がより低いドレイン（画素）電極とこのように重なり合うことで装置の切り替え可能な領域９が縮小することとなり、それにより開口率が小さくなる。

図２（ｃ）はこの配置の回路図を示しており、保存コンデンサＣ_{ｓｔｏｒａｇｅ}が画素電極４と隣接する画素のゲートとの間に形成されている。このコンデンサは電荷の貯蔵庫として作用するため画素の画像保持能力を向上させる。

本発明の第１の実施態様を図３に示す。このアーキテクチャは高い開口率を見込んだ画素コンデンサを内蔵している。図３（ａ）は３つの隣接するトランジスタおよび画素の側面図を示している。図３（ｂ）は６つの画素の上面図を描いている。これらの画素電極のうち３つは理解しやすいように半透明であるとして示されている。

ディスプレイ全体にわたって走っているデータアドレスライン２０、ＴＦＴソース電極３、およびＴＦＴドレイン電極４は装置の第１の金属レベル上に形成されている。金属レベルは導電性相互接続および／または導電性電極を備える装置の層として定義されている。表示素子１４との接続のうちの１つを形成しているパターン形成された画素電極１３が装置の独立した第２の金属レベル上に形成されている。ＴＦＴゲート電極２４、ゲートアドレス列相互接続２２、および画素コンデンサ６のカウンタ電極は装置の第３の金属レベル上に形成されている。第１および第３の金属レベル、および第２および第３の金属レベルの間には少なくとも１つの誘電体層５、１１があり、これらは電極と相互接続との間に異なるレベルで電気絶縁を提供する。図３に示す実施態様では、第１および第３のレベルの間の誘電体はＴＦＴのゲート誘電体５である。

第２のレベルにある画素電極１３は第１のレベルにあるドレイン電極４に電気的に接続されている。図３に示す構成では、後者はヴィアホール相互接続を形成することによって実現される。この相互接続は第２および第３のレベルの間にある誘電体層１１、および第１および第３のレベルの間の誘電体層５の両方に形成される。

ソースおよびドレイン電極３、４は以下のように形成できる。疎水性および親水性領域のアレーからなる基板上に表面エネルギーパターンを定義する。この表面エネルギーパターンはポリイミド（ＰＩ）のような疎水性ポリマーを親水性ガラス基板上に堆積しパターン化することで形成される。ソースおよびドレイン電極は親水性井戸の中にＰＥＤＯＴ／ＰＳＳといった液体材料からインクジェット印刷により堆積される。疎水性隆起はＴＦＴチャネルを定義する。

特に高い開口率を実現するために、第２の金属レベル上にある隣接する画素の画素電極１３は互いの間が典型的には約１５−２０μｍという小さい距離で印刷される。隣接する画素電極間のこのような小さい間隔は非常に信頼性高く定義して１つの画素から隣接する画素への電気的短絡を回避する必要がある。表面エネルギーパターン１６は画素電極１３を堆積する前に第２の金属レベル上にあらかじめ定義して導電性画素電極材料のインクをはじくようにし、画素電極の寸法を正確に定義するようにできる。表面エネルギーパターンはレーザーフォワード転写印刷、フォトリソグラフィーパターンニング、レーザー直接書込みパターンニング、ソフトリソグラフィー型押し、エンボス加工、インクジェット堆積といった技術、または他の直接書込み堆積およびパターンニング技術によって定義できる。

本発明の第２の実施態様およびその製造方法を図４に示す。本実施態様では、誘電体層５、１１のいずれか一方または両方がパターン形成され、パターン形成された（単数または複数の）誘電体の側壁にわたって金属相互接続が形成されている状態で画素電極１３が第１のレベルに部分的に形成され第２のレベルに部分的に形成されている。本実施態様の１つの好ましい側面によると、（単数または複数の）誘電体層は、例えばインクジェット印刷またはスクリーン印刷といった直接書込み堆積によってパターン形成されている。好ましくは、画素電極１３もまた直接書込み印刷によって堆積され、例えば誘電体パターンの側壁全体にわたって導電性材料を印刷することによって堆積されて、画素電極１３とドレイン電極４との間に電気的接続を形成する。誘電体層５、１１のパターンは、第３のレベル上のゲート電極／相互接続２２、２４と第１および第２のレベル上の他の電極３、４、１３との間が適切に隔離されるように定義される。図４に描かれる構成の１つの利点は、ヴィアホール相互接続を形成する必要がないことである。ただし、第１および第３のレベル上で電極および相互接続が得られる領域は図３に示される構成に比べると小さくなる。

画素の（Ｎ−１）または（Ｎ＋１）番目の列のゲートアドレスラインに接続されている画素コンデンサカウンタ電極６と、第３のレベル上にある画素電極１３との間に画素コンデンサが形成される。本発明の他の実施態様によると、第３のレベル上にある画素コンデンサカウンタ電極６と第１のレベル上にあるドレイン電極４の延長部との間にさらに別のコンデンサ１０を形成することも可能である（図３も参照のこと）。これにより画素コンデンサカウンタ電極６の所定の領域における画素コンデンサの全容量が増加する。

それぞれのレベルにおいて、電極および相互接続は画素領域の重要な部分を占める可能性がある。本実施態様では、それぞれの画素電極は、隣接する画素との間に寸法ｄのほんのわずかな間隔しか残っていない状態で第２のレベルのそれぞれの画素領域をほぼ完全にカバーする。これによりほぼ１００パーセントの開口率が実現される。この構成には次のようなさらなる利点がある。第１のレベル上では、データアドレスライン２０の幅を比較的広くとってより良い導電率を実現するようにできる。ＴＦＴのチャネルの幅は、例えばソースおよびドレイン電極３、４をすだれ状の構成に形成するか、または画素のすべての４つの側面にソース電極３を形成することによって大きくすることができる。ソースおよびドレイン電極３、４は第１のレベルの領域の重要な部分をカバーすることができる。第３のレベル上では、ゲートアドレス相互接続の幅を広くしてより良い導電率を実現するようにできる。画素コンデンサカウンタ電極６の大きさおよびその側面の画素電極１３との重なり合いは調整して第３のレベルの領域の重要な部分を占めるようにできる。

本発明は図３および図４に示す最上部ゲートトランジスタの構成に限られるわけではない。本発明の第３の実施態様を図５に示す。この図面は開口率および画素容量の最適化を見込むために底部ゲートトランジスタ構成をこのように使うこともできる、ということを描いている。図５は第１の金属レベル上に設けられた画素コンデンサカウンタ電極６上に堆積された第１の誘電体５を示している。ソースおよびドレイン電極３、４は上側の画素電極１３が半導体誘電体層２、１１の上に設けられた状態で第２の金属レベル上に示されている。底部ゲート構成にはヴィアホールを複数の誘電体層のうちの１つに形成するだけでよいというさらなる利点がある。ヴィアホールが複数の誘電体層の両方を貫通しないようにするために、エッチング停止メカニズムが必要である。例えば、ヴィアを溶媒の噴射によって形成する場合は、下側の誘電体層５およびドレイン電極４は上側の誘電体層１１が溶融する溶媒に可溶性であってはならない。ヴィアをレーザー溶発によって形成する場合は、そのレーザー波長では非吸収性の下側層およびそのレーザー波長では吸収性の上側層を組み合わせて使って一方の層から選択的に材料を除去し他方を所定の位置に残すようにできる。

好ましくは、それぞれの上述の実施態様のすべての装置構成部材（相互接続、電極、変動耐、および絶縁素子）は溶液処理および／または直接印刷によって堆積される。これは例えばインクジェット印刷、エアゾール印刷、オフセット印刷、溶液またはブレードコーティングによって行うことができる。かかる溶液堆積工程で高い解像度を達成するために、それぞれのレベル上に電極および相互接続を堆積する前に表面エネルギーパターンを形成してよい。表面エネルギーパターンは、フォトリソグラフィーに限られず、マイクロコンタクト印刷または集束させた電磁放射への露光などの類の技術によって実現できる（ＷＯ０２／０９５８０５号を参照のこと）。表面エネルギーパターンは、導電性材料のインクをはじく導電性材料が無い状態にされる表面領域を形成する。これにより狭い相互接続ラインおよび電極の印刷が可能とされ、また距離ｄのような同じ金属レベル上の異なる電極間に必要とされるいかなる間隔の大きさも最小とすることも可能とされる。表面エネルギーパターンニングは導電性材料を堆積する前にどの金属レベル上にでも行うことができる。

ヴィアホール形成は好ましくはレーザー溶発または溶媒のインクジェットといった直接書込みを基にする方法によって行われる。しかしながら、ヴィアホールはまた機械的手段またはフォトリソグラフィーといった他の方法で作成してもよい。ヴィアホールが形成された後、これに導電性材料を好ましくはインクジェットのような印刷を基にした方法を使って充填できる。

画素電極自身が銀または金のような高い反射性金属から形成されて光が第１および第３の金属レベルを透過しないようになっている反射性ディスプレイでは、上述の３つの金属レベル構成は高い値の画素コンデンサ容量を達成しつつ、原則としてほぼ１００パーセントに近い高い開口率を維持することを可能とする。このことは電極および相互接続が光学的に透明な導電性材料から形成されているいないにかかわらず言えることである。

透過性ディスプレイ、または反射鏡がアクティブマトリックスの背後に形成されて光がアクティブマトリックスアレーの層を透過するようになっている反射性ディスプレイでは、広い面積を占めるすべての電極にＰＥＤＯＴ／ＰＳＳまたはＩＴＯといった透明な導電性材料を使用することによって高い開口率を実現できる。ディスプレイ全体にわたって走る長いゲートアドレス相互接続およびデータアドレス相互接続のように相互接続がバルク銅または銀に近い高い導電率を必要とする場合は、透明でないコンダクタの使用はインクジェット印刷またはエアゾール印刷されたコロイド製金属などに制限できる。画素電極、画素コンデンサカウンタ電極、ヴィアホール相互接続、およびソース／ドレイン／ゲート電極はすべて、印刷可能で透明なスズ酸化物またはＰＥＤＯＴ／ＰＳＳといった透明なコンダクタから形成してよい。

図３に描いた構成では、ゲートレベルの上にさらに絶縁層１１がある。導電ヴィアホール相互接続１２はトランジスタのドレイン電極４から誘電体および絶縁層を通って拡大画素電極１３へと走っている。表示媒体１４の切替え可能な領域そして開口率は拡大され１００パーセントに近くできる。同様に、保存コンデンサ１０を大きくすることができる。

この装置構成ではまた画素コンデンサを両面性にすることもできる。例えば、コンデンサをａ）中間および下側レベルとｂ）中間および上側レベルとの間に形成する。これによりほぼ１００パーセントの開口率を維持しつつ非常に大きな画素コンデンサを作成することが可能となる。

図３の構成と同じ効果を実現する他の方法としては、隔離を必要とする金属層の一部のみを覆うように誘電体層にパターン形成することが挙げられる。図４（ａ）は上述のようにゲートが延びている状態でゲートレベルに設けられているディスプレイ構成を示している。絶縁層５および１１は金属層の必要な構成部材を隔離するようにだけパターン形成されている。図４（ｂ）では、導電相互接続１２がドレイン電極４と上側の画素電極１３との間に形成されている。この構成の利点は、ヴィアホールを形成する必要が無いため導電相互接続を溶媒または機械的方法によって堆積するだけでよいということである。同様に、上側絶縁層も下側の誘電体層にヴィアホールを形成する必要があるだけでパターン形成できるであろう。

上述の方法について、画素電極を短絡せずに電極と接触するようパターンニングできる可能性の１つとしては、下側誘電体材料が画素電極材料をそれが印刷されると同時にはじくように下側誘電体５および画素電極材料１３を選択することが挙げられる。画素電極材料が良好に付着するように上側誘電体材料１１を選択する。下側電極への接触が必要とされる画素の領域では上側誘電体材料が下側誘電体材料を覆う。画素の他の領域では上側電極は下側誘電体材料と重なり合わない。これにより画素電極材料をそれが印刷されるのと同時にはじくチャネルが形成され、高い印刷精度の必要性を小さくすることができる。

これまで説明した構成はすべて最上部ゲートトランジスタに基づいている。これらの構成ではゲートがソースおよびドレインの上に形成される。図５は底部ゲートトランジスタを用いる構成を示しており、この構成は上述と同じ利点をもっている、すなわち、高い画素容量および高い開口率である。このアーキテクチャでは、ゲート電極２４、画素コンデンサカウンタ電極６、およびゲート相互接続２２は基板上に印刷または他の方法で形成され、引き続いて誘電体層５が形成される。その後、半導体層２、データライン２２、ソース３およびドレイン４が誘電体の上に形成される。第２の絶縁層１１がこの構成の上に設けられ、引き続いてヴィアホール相互接続１２および画素電極１３が形成される。このアーキテクチャは、２つの誘電体層ではなく１つの誘電体層にだけヴィアホールを形成するだけでよいという点で最上部ゲート構成よりも有利である。あるいは、上側誘電体層は図４で説明したようにヴィアホール形成工程を不要としてパターン形成してもよい。

本発明の装置は液晶または電子ペーパーのような電圧制御された表示媒体とともに使用できるが、有機発光ダイオードディスプレイのような電圧駆動ディスプレイとともに使用してもよい。反射性および透過性ディスプレイの両方に使用できる。ディスプレイの効果およびディスプレイの性質はアクティブマトリックスの設計に影響を及ぼす。

好ましくは、アクティブマトリックスＴＦＲアレーのすべての層は溶液から堆積され、直接印刷技術によってパターン形成される。相互接続ラインのように高い導電率を必要とするいくつかの層は真空蒸着技術によって堆積しフォトリソグラフィーによってパターン形成してよい。

ゲートラインおよびデータラインの導電率はディスプレイが完全に機能できるよう高くなければならない。もしこれらのラインが表面エネルギーパターンニングによって精密に印刷されおよび／または範囲付けされていれば、ディスプレイ全体の透明度をさほど損なうことなく使うことのできるコロイド性金属などの導電率が非常に高く透明度の低い材料から作成することができる。あるいは、もし導電率が十分に高ければ透明なコンダクタを使ってもよい。

いずれの画素電極の材料も導電率がゲートラインおよびデータラインほど高くあってはならない。透過性ディスプレイの場合、ＰＥＤＯＴ、ＩＴＯまたは他の透明なコンダクタを使ってよい。反射性ディスプレイの場合は、上側画素電極に金属を使って必要な反射性を与えるようにできる。

ディスプレイ構成は、ガラス、プラスチック、ステンレス鋼または他の材料から作成されているであろう基板上に形成される。データラインは導電材料から形成される。これらは印刷によって優先的に形成されるが、蒸発およびフォトリソグラフィーもまた使ってよい。データラインを印刷する場合、精密な印刷のみを使うかまたは表面エネルギーに手助けされたパターンニングを使うかのいずれによっても印刷できる。印刷方法の例としては、インクジェット印刷、エアゾール印刷、オフセット印刷、スクリーン印刷、リソグラフィーおよびグラビア印刷が挙げられる。印刷される材料はコロイド性金属またはＰＥＤＯＴのような導電ポリマーであり得る。ディスプレイ効果が透過性である場合は、精密な印刷または他の堆積方法によって非常に細密なラインを形成することができるか、またはＰＥＤＯＴまたはＩＴＯのような透明なコンダクタを堆積してもよい。これらのラインはディスプレイが機能できるよう十分に導電していなければならない。

半導体層は溶液から優先的に堆積されるが、蒸着によって堆積してもよい。半導体材料は小さな有機分子または共役ポリマーであるか、または無機ナノ粒子の分散物のような溶液処理可能な無機半導体である。好ましくは、半導体層をアクティブ層島にパターン形成して隣接する画素と装置との間の寄生漏えい電流を小さくできるようにする。半導体材料はインクジェット印刷によって堆積できる。さらに、表面エネルギーパターンニングを使って印刷解像度を高めてもよい。

ゲートおよび相互接続は導電材料から形成される。これらは印刷によって優先的に形成されるが、蒸着およびフォトリソグラフィー技術を使ってもよい。ゲートおよび相互接続は精密な印刷だけを使うかまたは表面エネルギーパターンニングを使うかのいずれによって印刷してもよい。使用できる印刷方法の例としては、インクジェット印刷、エアゾール印刷、オフセット印刷、スクリーン印刷、およびグラビア印刷が挙げられる。印刷される材料はコロイド性金属またはＰＥＤＯＴのような導電ポリマーであり得る。ディスプレイ効果が透過性の場合、精密な印刷または他の堆積方法によって非常に細密なラインを形成するか、またはＰＥＤＯＴまたはＩＴＯのような透明なコンダクタを使うことができる。ラインはまたは十分に導電してゲートに沿ったＲＣ遅延を最小限とするようにしなければならない。使用される堆積プロセスはすでに堆積されている層に適合しなければならない。

画素電極は好ましくは印刷によって形成されるが、蒸発およびフォトリソグラフィーのような他の方法によって形成してもよい。使用できる印刷方法の例としては、インクジェット印刷、エアゾール印刷、オフセット印刷、スクリーン印刷、およびグラビア印刷が挙げられる。印刷される材料はコロイド性金属またはＰＥＤＯＴのような導電ポリマーであり得る。ディスプレイ効果が透過性の場合、ＰＥＤＯＴのような透明なコンダクタを使うことができる。両方の層に使用される堆積プロセスはすでに堆積されている層、ヴィアホールおよび二重誘電体層の形成に適合しなければならない。

上側画素電極１３は開口率を決定する。寸法ｄ（図３を参照のこと）を最小とすることで開口率が高まる。これはフォトリソグラフィーのようなどのようなパターンニング方法によっても達成できるが、精密な印刷だけまたは表面エネルギーパターンニングと組み合わせた印刷のいずれかの印刷技術によって優先的に達成される。好ましくは、表面エネルギーに手助けされた印刷を使って距離ｄを最小としまた隣接する画素間に欠陥および短絡が生じる危険性を小さくする。表面エネルギーパターンニングは誘電体層１１の表面に、フォトリソグラフィーに限られずマイクロコンタクト印刷または集束させた電磁放射への露光などの類の技術によって実現できる（ＷＯ０２／０９５８０５号を参照のこと）。表面エネルギーパターンにより幅ｄの表面領域が導電画素電極のインクをはじけるようになり最小のｄで正確な印刷ができるようになる。

誘電体層は溶液から優先的に堆積されるが、蒸着などの他の方法を使用してもよい。溶媒から堆積する場合は、底部層が最上部誘電体層の溶媒に溶けるように配慮する必要がある。上側誘電体層はインクジェット印刷、エアゾール印刷、または他の方法によってパターン形成した形態に堆積して、ゲートおよびゲートラインを覆って画素コンデンサ領域を定義するようにしてよい。誘電体層をパターン形成する場合は、上側の画素電極は下側画素電極と直接接触した状態で上述のいずれの方法によってでも堆積でき、これにより以下に述べるようにヴィアホールを形成する必要がなくなる。

透過性効果ディスプレイの場合、誘電体層をパターンニングしてディスプレイの最小限の領域を覆うようにするおよび／または誘電体層の屈折率を周辺に合わせるいずれかの方法によって望ましくない光の散乱を回避することができる。

ヴィアホール接続構成の場合、ヴィアホールは必ずしもこれらに限られるわけではないがレーザー溶発、フォトリソグラフィー、または機械的方法などの広範囲の技術によって形成することができる。好ましい方法はＷＯ０１／４７０４５号に記載されているように溶媒を印刷し引き続き導電性材料を充填する方法である。ヴィアホールを溶媒の印刷によって形成する場合、それは２つの誘電体層を貫通しなければならず場合によっては半導体層を貫通しなければならない。このためには、一連の異なる溶媒または２つ以上の溶媒の混合物を使うことができる。ヴィアホールはトランジスタを妨害することなく画素領域内に適合するくらいに十分小さくなければならない。好ましくは、ヴィアホールは直径が１００ミクロン未満でなければならずもっとも好ましくは直径が５０マイクロ未満である。画素全体にわたって光学的コントラストのいかなる不均一性も緩和するために、ヴィアホール付近およびヴィアホール上の画素電極の表面は平滑でなければならない。表示媒体が透過性である場合、ヴィアホールはＰＥＤＯＴなどの透明な材料から形成することができる。好ましくは、誘電体層と同じ屈折率を持つ導電材料をヴィアホールに充填していかなる光の散乱も緩和するようにする。あるいは、もしヴィアホール周りの光学的不均一性があまりに大きい場合は、ヴィアホールの領域を黒色マトリックスによって見る人からさえぎることができる。ヴィアホールを形成するための他の好ましい方法はレーザー溶発である。ここで、誘電体材料はエネルギーの迅速な吸収によって走査レーザービームから選択的に除去されてヴィアホールを形成する。使用する誘電体層は本質的に吸収性であってもよくまたは染料と混合してレーザービームの波長での吸収性を高めることもできる。レーザー溶発を組み込んだ他の方法としては、誘電体層を堆積する前に解放層を堆積する方法が挙げられる。この解放層はレーザービームの波長で高い吸収性を示し、吸収時には上に堆積されている誘電体層を除去する。形成後、ヴィアホールには好ましくはインクジェットのような印刷を基にした方法を使って導電材料が充填される。

図３に示す実施態様は両面コンデンサおよび大きな開口率を組み込んだ３レベル装置アーキテクチャである。ヴィアホールは第１および第３のレベルの間および第３および第２のレベルの間に形成され、レベル間で確実に通電するようになっている。

ＰＥＤＯＴ／ＰＳＳのような導電材料からなるソースおよびドレイン電極３、４をインクジェット印刷のような技術によって第１の金属レベル上に堆積してよい。インクジェット印刷されたコロイド性銀を表面エネルギーパターンニングによって範囲付けしてデータライン２０を形成してよい。キシレン溶液中のポリ（ジオクチルフルオレン−コ−ビチオフェン）（Ｆ８Ｔ２）のような材料からなる半導体２をインクジェット印刷のような技術によってアクティブ層島に堆積して、隣接する画素と装置との間の寄生漏えい電流を緩和するようにしてよい。連続的な誘電体層５をスピンコーティングのような技術によって堆積してレベルの異なる電極と接続との間が電気的絶縁するようにしてよい。このような絶縁層のための適切な材料はポリメチルメタクリレート（ＰＭＭＡ）であろう。装置の第２のレベル上には、コロイド性銀またはＰＥＤＯＴ／ＰＳＳのような導電性材料の堆積によってゲート電極２４、およびゲートアドレスライン２２が形成される。第３の金属レベル上にはまた、画素コンデンサカウンタ電極６も形成される。これに引き続き、スピンコーティング、ブレードコーティング、または他の溶液処理技術によって装置の第３および第２の金属層の間に堆積されるポリスチレンからなる第２の連続的な誘電体層が形成される。表示素子１３との接触の１つを形成するパターン形成された画素電極が装置の隔離された第２の金属レベル上に形成される。金属レベル６、１３上の画素電極はインクジェット印刷されたＰＥＤＯＴまたはＩＴＯまたは他の透明なコンダクタ（透過性ディスプレイ）またはコロイド性銀（反射性ディスプレイ）によって形成できる。

上で述べたように、画素コンデンサは第３のレベル上のゲートアドレスライン２２に接続された画素コンデンサカウンタ電極６と画素電極１３との間に形成される。本発明の上述の実施態様のさらなる実施態様によると、第３のレベル上にある画素コンデンサカウンタ１３と第１のレベル上にあるドレイン電極４の延長部との間にさらに別のコンデンサを形成することも可能である。この両面コンデンサを形成するとカウンタ電極の所定の領域における画素コンデンサの全静電容量が増加することがわかった。

装置の３つのレベル間を確実に電通させるためにヴィアホールを形成する。このヴィアホールは装置のそれぞれの金属レベル上にある画素間に形成される。ヴィアホールは印刷技術によるかまたはレーザー溶発の方法によるかのいずれかによって形成してよい。

これに限られるわけではないがインクジェット印刷のような印刷技術を使って上述の装置にヴィアホールを作成してよい。第１および第２の誘電体材料の両方を溶解できる溶媒、または溶媒の混合物を堆積するが、下側画素間は差別化する。上述のＰＭＭＡ誘電体層の場合、適切な溶媒としてエチルアセテートを使用できる。そして得られたヴィアホールにＰＥＤＯＴのような導電性材料を充填することで２つの画素間に接続を形成する。

あるいは、レーザー溶発技術を使ってもよい。ヴィアチャネルはレーザーの波長が誘電体材料によって吸収される場合か吸収染料を誘電体層に添加する場合のいずれかにラスタリングレーザーを使って形成してよい。ヴィアチャネルを形成した後、インクジェット印刷のような技術を使って導電性材料を充填してよい。このようなシステムでは誘電体層がヴィアホール溶媒に非可溶性であるおかげで良好にヴィアホールを形成できる。

図４に示す別の実施態様では、３レベル装置のアーキテクチャがゲート誘電体５としてポリビニルフェノール（ＰＶＰ）を組み込んでおり、引き続き第２の誘電体層１１としてポリスチレンが組み込まれている。イソプロパノールおよびキシレンまたはキサンがこれらの層へのヴィアホール形成にあたって考え得る溶媒であるが、上述のように、本実施態様はヴィアホールを形成せずとも実行できる。

ＰＥＤＯＴ／ＰＳＳのような導電性材料からなるソースおよびドレイン電極３、４がインクジェット印刷のような技術によって第１の金属レベル上に堆積される。インクジェット印刷されたコロイド性銀は表面エネルギーパターンニングによって範囲付けしてデータライン３を形成できる。キシレンのような溶液中のポリ（ジオクチルフルオレン−コ−ビチオフェン）（Ｆ８Ｔ２）のような材料からなる半導体２をインクジェット印刷のような技術によってアクティブ層島に堆積し、隣接する画素と装置との間の寄生漏えい電流を緩和するようにしてよい。ポリビニルフェノール（ＰＶＰ）のパターン形成された誘電体層５は、上述のように表面エネルギーパターン上へのインクジェット印刷のような技術または他のパターンニング技術によって堆積して第３のレベル上にあるゲート電極と相互接続との間、および第１および第２のレベル上にある電極間に適切な隔離を設けるようにできる。装置の第３のレベル上には、コロイド性銀またはＰＥＤＯＴ／ＰＳＳのような導電性材料の堆積によってゲート電極２４およびゲートアドレスライン２が形成されている。第３の金属レベルにはまた、画素コンデンサカウンタ電極６もある。これに引き続き、ポリビニルアルコール（ＰＶＡ）からなる第２のパターン形成された誘電体層がインクジェット印刷のような技術によって装置の第３および第２の金属層の間に堆積され、またはスピンコーティング、ブレードコーティングまたはスプレーコーティングのような技術のあとレーザー溶発のようなパターンニング技術によって堆積されて連続した膜となる。表示素子１３への接触の１つを形成するパターン形成された画素電極１３が、金属接続がパターン形成された（複数または単数の）誘電体の側壁にわたって形成された状態で装置の第１のレベル上に部分的に形成されまた第２のレベル上に部分的に形成される。画素電極１３はインクジェット印刷されたＰＥＤＯＴまたはＩＴＯまたは他の透明なコンダクタ（透過性ディスプレイ）またはコロイド性銀（反射性ディスプレイ）によって形成してよい。

上で述べたように、両面コンデンサがふたたび形成されたことによりカウンタ電極の所定の領域について画素コンデンサの全静電容量を増加させることができる。

この装置アーキテクチャ内に組み込むためのヴィアホール相互接続を形成する必要はない。

本発明を製造するのに使われる材料とプロセスとの組み合わせは装置のエンドユーズ向けに理想的に仕立てられている。反射性ディスプレイについては、アクティブマトリックスバックプレーン構成部材が透明である必要はない。しかしながら透過性ディスプレイについては、アレンジメントの１つとして導電率が高く厳密に範囲付けられた不透明な導電材料と導電率のより低い透明なコンダクタとの組み合わせを取り入れている。表面エネルギーに手助けされた印刷またはエアゾールをはじめとする多くの方法で堆積できる、導電性が高く良好に範囲付けられた材料、例えばコロイド性銀をデータラインおよび相互接続ラインとして使用できる。これらの特徴の限られた性質は、ディスプレイの透過性が著しく損なわれることはないことを意味する。印刷または他の方法を使ってやはり堆積することのできる透明で導電率のより低い素子、例えばＩＴＯまたはＰＥＤＯＴが画素および保存静電容量電極に使われる。高い導電率と、導電率の低い透明な層と組み合わされた高い解像度のパターン形成された層とを組み合わせることにより、高い開口率および高い画素静電容量を持つ印刷を用いる透明なディスプレイの製造が可能となる。

表示装置のＴＦＴおよび／または接続の導電電極のうちいくつかは、例えばあらかじめパターン形成されている基板上にコロイド性懸濁液の印刷によりまたは電気めっきにより堆積され得る無機コンダクタから形成できる。すべての層を溶液から堆積する必要は無い装置では、装置の導電性構成部材の１つ以上を真空蒸着コンダクタのような非可溶な導電性材料から形成してよい。

半導体層の形成には１０^−３ｃｍ^２／Ｖｓを超える、好ましくは１０^−２ｃｍ^２／Ｖｓを超える適切な電界効果移動度を示すどのような溶液処理可能な共役ポリマー性またはオリゴマー性材料を使ってもよい。適切な材料はH. E. Katz, J. Mater. Chem. 7, 369 (1997)、またはZ. Bao, Advanced Materials 12, 227 (2000)に掲載されている。他の可能性としては、可溶性側鎖を持つ小さな共役分子（J. G. Laquindanum et. al., J. Am.Chem. Soc. 120, 664 (1998)）、溶液から自己集合した半導体有機−無機ハイブリッド材料（C. R. Kagan, et al., Science 286, 946 (1999)）、またはＣｄＳｅナノ粒子のような溶液堆積された無機半導体（B. A. Ridley, et al., Science 286, 746 (1999)）が挙げられる。電極はインクジェット印刷以外の技術によって粗くパターン形成してよい。適切な技術としては、ソフトリソグラフィック印刷（J. A. Rogers et al., Appl. Phys. Lett. 75, 1010 (1999); S. Brittain et al., Physics World May 1998, p. 31）、スクリーン印刷（Z. Bao, et al., Chem. Mat. 9, 12999 (1997)）、およびフォトリソグラフィーパターンニング（ＷＯ９９／１０９３９を参照のこと）、オフセット印刷、フレキソグラフィック印刷、または他のグラフィックアート印刷技術が挙げられる。良好に位置合わせした状態で大面積をパターンニングするには、特に柔軟なプラスチック基板にはインクジェット印刷が特に適していると思われる。

溶液処理および印刷技術によって装置および回路のすべての層および構成部材を堆積してパターン形成することが好ましいが、１つ以上の構成部材を真空蒸着技術により堆積しおよび／またはフォトリソグラフィープロセスによってパターン形成してもよい。

本発明は上述の実施例に制限されるものではない。本発明の側面は本願で説明する概念のすべての新規のおよび／または進歩的な側面、および本願で説明した特徴のすべての新規のおよび／進歩的な組み合わせを備えている。

出願人は、本願で説明した個々の特徴および２つ以上のかかる特徴のどのような組み合わせもかかる特徴または特徴の組み合わせが本願で開示される問題を解決するしないにかかわらずそして特許請求の範囲を制限することなく、かかる特徴または組み合わせが本明細書を全体的にみてこれに基づき当業者の一般的な知識に照らし合わせて実施可能な程度に別々にここに開示する。出願人は、本発明の側面はどのようなかかる個々の特徴または特徴の組み合わせからも成り立つことを表明する。上述の説明を考慮すれば、本発明の範囲内でさまざまな改変をなしうることは当業者にとって明らかであろう。

Claims

薄膜トランジスタ（ＴＦＴ）アレーの製造方法であって、
第１のパターン形成された導電層を形成して、ＴＦＴアレーのためのソースおよびドレイン電極を提供すること、
前記第１のパターン形成された導電層の上に、パターン形成された下側誘電体層を形成すること、
前記下側誘電体層の上に第２の導電層を形成して、ＴＦＴアレーのためのゲート電極を提供すること、
前記第２の導電層の上に、パターン形成された上側誘電体層を形成すること、及び
前記上側誘電体層の上に、画素電極材料のパターン形成された層を印刷して、前記第１のパターン形成された導電層と接続された画素電極を提供することを含み、
前記下側誘電体層と上側誘電体層が、前記ゲート電極を、前記ソースおよびドレイン電極並びに画素電極から隔離しており、
前記下側誘電体層が前記画素電極材料をはじき、
前記上側誘電体層が、前記画素電極が前記第１のパターン形成された導電層と接触する領域において、前記下側誘電体層を覆っており、その他の領域では、前記下側誘電体層は、印刷されると同時に画素電極をはじくチャンネルを提供する、
薄膜トランジスタ（ＴＦＴ）アレーの製造方法。
複数のアドレスラインを含み、
それぞれのアドレスラインが前記ＴＦＴアレーのＴＦＴのぞれぞれの列を制御するゲート電極を形成し、
それぞれの画素電極は、前記画素電極と接続されているＴＦＴを制御するために用いられるアドレスラインとは別のアドレスラインと重なり合っている、請求項１記載の方法。