KR20070100167A - 트랜지스터, 화소 전극 기판, 전기 광학 장치, 전자 기기및 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 오프 전류가 낮고, 온오프비가 큰 유기 반도체 트랜지스터를 비교적으로 낮은 비용으로 제공한다.
본 발명의 반도체 장치는, 기판 상에 배치된 복수의 전극(105)과, 상기 전극의 상호간에 배치된 유기 반도체층(108)과, 상기 유기 반도체층의 양측에 각각 배치된 제 1 및 제 2 게이트 전극(102, 110)과, 상기 유기 반도체층과 상기 제 1 및 제 2 게이트 전극과의 상호간에 배치되는 게이트 절연층(103, 109)을 포함하며, 상기 제 1 및 제 2 게이트 전극은 서로 접속되고, 양 게이트 전극 중 적어도 한쪽의 전극이 인쇄법에 의해서 형성되어 있다.
Description
도 1은 실시예 1의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 2는 실시예 1의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 3은 유기 반도체 트랜지스터를 화소 전극의 구동 트랜지스터로서 사용하는 예를 설명하는 평면도,
도 4는 도 3의 유기 반도체 트랜지스터 부분을 확대한 부분 확대도,
도 5는 실시예 2의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 6은 실시예 2의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 7은 유기 반도체 트랜지스터를 화소 전극의 구동 트랜지스터로서 사용하는 예를 설명하는 평면도,
도 8은 도 7의 유기 반도체 트랜지스터 부분을 확대한 부분 확대도,
도 9는 본 발명의 유기 반도체 트랜지스터를 사용한 전자 기기의 예를 설명하는 설명도.
도면의 주요 부분에 대한 부호의 설명
101 : 기판 102 : 게이트선
103 : 게이트 절연층 104 : 콘택트 홀
105 : 소스 전극 105' : 드레인 전극
106 : 화소 전극 107 : 데이터선
108 : 반도체막 109 : 게이트 절연막
110 : 게이트선
본 발명은 유기 반도체 재료를 사용한 반도체 장치, 화소 전극 기판, 반도체 장치의 제조 방법, 전기 광학 장치, 전자 기기의 개량에 관한 것이다.
유기 반도체에 있어서의 전하의 이동도는 단결정 실리콘 또는 폴리실리콘과 비교하여 작다. 예컨대, 단결정 실리콘이 1350㎠/Vs, 폴리실리콘이 수백 ㎠/Vs인 데 반하여, 유기 반도체는 수 ㎠/Vs 정도가 상한이다. 이 때문에, 유기 반도체를 이용한 유기 트랜지스터는 온 전류가 작고, 온오프비도 작다. 또한, 특히 대기 중에서의 동작을 고려하면, 펜타센, P3HT(폴리헥실티오펜)로 대표되는 비교적 이온화 포텐셜이 작은 유기 반도체를 이용한 유기 트랜지스터는 대기 중의 산소 또는 수분에 의해 도프됨으로써 유기 반도체 중의 캐리어 농도가 상승한다. 그 결과, 오프 전류가 상승하게 되어, 온오프비가 저하되어 버린다고 하는 과제를 갖고 있었다.
상기의 과제를 해결하기 위해서, 예컨대, 특허 문헌에 기재된 전계 효과형 트랜지스터에서는 유기 반도체 트랜지스터에 듀얼 게이트(Dual gate) 구조를 이용하여 온오프비, 드레인 전류, 임계값 전압의 제어 등의 특성 향상을 도모하고 있다.
[특허 문헌 1]
일본 특허 공개 제 2005-166713 호 공보
그러나, 반도체층을 단순히 유기 반도체 재료로 대체하고 있을 뿐인 구조라서 실리콘을 이용한 트랜지스터와 비교하여 비용의 관점에서 우위성이 적다.
따라서, 본 발명은 오프 전류가 낮고, 온오프비가 큰 유기 반도체 트랜지스터를 비교적으로 낮은 비용으로 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 트랜지스터는, 트랜지스터로서, 기체(基體)의 위쪽에 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 제 2 게이트 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 소스 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 드레인 전극과, 상기 소스 전극의 적어도 일부 및 상기 드레인 전극의 적어도 일부를 덮고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 배치된 반도체막을 포함하되, 상기 소스 전극은 제 1 기부와 상기 제 1 기부가 연장되는 방향으로 교차하는 방향으로 돌출된 적어도 하나의 제 1 돌출부를 구비하고, 상기 드레인 전극은 제 2 기부로부터 상기 제 1 기부의 방향으로 돌출된 적어도 하나의 제 2 돌출부를 구비하고 있다.
이러한 구성으로 함으로써, 온오프비가 큰 트랜지스터를 얻는 것이 가능해진다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 중 한쪽의 게이트 전극은 다른쪽의 게이트 전극보다 저저항인 것이 바람직하다. 그것에 의해, 다른쪽의 게이트 전극에 상대적으로 저항률이 높은 재료를 이용했다고 해도 게이트 전극 전체의 저항을 낮게 억제하는 것이 가능해진다. 또한, 저저항이라면 게이트 전극 부분의 배선을 (배선 길이가 긴) 기판 배선의 일부로서 이용하는 것이 가능해진다.
상기 한쪽의 게이트 전극은 증착법 또는 스퍼터법에 의해서 성막된 금속막을 포함한다. 그것에 의하여, 저저항의 게이트 전극을 얻을 수 있다.
상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 전기적으로 접속되어 소위 더블 게이트 구조를 구성한다. 반도체층의 양단에서 각각 제 1 게이트 전극과 상기 제 2 게이트 전극이 접속됨으로써 전위 분포를 균등하게 갖는 것이 가능해진다.
또한, 본 발명의 화소 전극 기판은 기체와, 트랜지스터와, 화소 전극을 포함하며, 상기 트랜지스터는, 상기 기체의 위쪽에 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 제 2 게이트 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 소스 전극과, 상기 제 1 게이트 전극의 위쪽에 형성된 드레인 전극과, 상기 소스 전극의 적어도 일부 및 상기 드레인 전극의 적어도 일부를 덮고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 배치된 반도체막을 포함하되, 상기 소스 전극은 제 1 기부와 상기 제 1 기부가 연장되는 방향에 교차하는 방향으로 돌출된 적어도 하나의 제 1 돌출부를 구비하며, 상기 드레인 전극은 상기 화소 전극으로부터 상기 제 1 기부의 방향으로 돌출된 적어도 하나의 제 2 돌출부를 구비하고 있다.
이러한 구성으로 함으로써, 온오프비가 큰 트랜지스터를 구비한 화소 전극 기판을 얻는 것이 가능해진다.
상기 제 1 게이트 전극은 제 1 게이트 배선의 일부로서 형성되고, 상기 제 2 게이트 전극은 제 2 게이트 배선의 적어도 일부로서 형성되며, 상기 제 1 게이트 배선과 상기 제 2 게이트 배선은 전기적으로 접속되어 있는 것이 바람직하다. 그것에 의해, 기판 배선과 트랜지스터 전극을 동시에 형성 가능해진다.
또한, 본 발명의 전기 광학 장치는 상기 트랜지스터 또는 상기 화소 전극 기판을 구성요소로서 포함하는 것을 특징으로 한다.
또한, 본 발명의 전자 기기는 상기 트랜지스터를 장치의 구성요소로서 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자를 형성하는 제조 방법에 있어서, 기체의 위쪽에 제 1 게이트 전극을 형성하는 제 1 공정과, 상기 제 1 게이트 전극의 위쪽에 제 1 게이트 절연막을 형성하는 제 2 공정과, 상기 제 1 게이트 전극의 위쪽에 반도체막을 형성하는 제 3 공정과, 상기 반도체막의 위쪽에 제 2 게이트 절연막을 형성하는 제 4 공정과, 상기 제 2 게이트 절연막의 위쪽에 제 2 게이트 전극을 형성하는 제 5 공정을 포함하되, 상기 제 1 게이트 전극의 형성과 상기 제 2 게이트 전극의 형성은 다른 방법에 의해 이루어진다.
이러한 구성으로 함으로써, 제 1 및 제 2 게이트 전극의 재료가 다른 더블 게이트 구조의 반도체 소자를 형성하는 것이 가능해진다.
상기 제 1 공정에서, 상기 제 1 게이트 전극의 형성은 금속 재료를 증착법 또는 스퍼터법에 의해 행하여지는 것이 바람직하다. 그것에 의해, 저저항의 게이트 전극을 얻는 것이 가능해진다.
상기 제 5 공정에서, 상기 제 2 게이트 전극의 형성은 인쇄법에 의해 이루어지는 것이 바람직하다. 비교적 저온의 프로세스이고, 또한, 비에칭 프로세스에 의해서 패터닝을 행하는 것에 의해, 열이나 에칭액 등에 의한 반도체막으로의 영향을 회피 가능해진다.
또한, 본 발명의 반도체 장치는, 기판 상에 배치된 복수의 전극과, 상기 전극의 상호간에 배치된 유기 반도체층과, 상기 유기 반도체층의 양측에 각각 배치된 제 1 및 제 2 게이트 전극과, 상기 유기 반도체층과 상기 제 1 및 제 2 게이트 전극과의 상호간에 배치되는 게이트 절연층을 포함하며, 상기 제 1 및 제 2 게이트 전극은 서로 접속되고, 양 게이트 전극 중 적어도 한쪽의 전극이 인쇄법에 의해서 형성되어 있다.
이러한 구성으로 함으로써, 유기 반도체층을 둘러싸는 한쪽의 게이트 전극이 비교적 저온의 프로세스로서 에칭이 필요없는 인쇄법으로 형성되기 때문에, 유기 반도체층의 열이나 에칭에 의한 열화를 회피하면서, 비교적 낮은 비용으로 유기 반도체 트랜지스터의 반도체 장치를 제공하는 것이 가능해진다.
상기 게이트 전극 중 다른쪽의 게이트 전극(비인쇄법에 의한 게이트 전극)은 상기 한쪽의 게이트 전극(인쇄법에 의한 게이트 전극)보다도 저항률이 작은 것이 바람직하다. 그것에 의해, 게이트 전극부를 전파하는 게이트 신호의 감쇠나 지연을 감소시키는 것이 가능해진다.
상기 다른쪽의 게이트 전극은 증착법 또는 스퍼터법에 의해서 성막된 금속막인 것이 바람직하다. 그것에 의해, 저항률이 작은 게이트 전극을 얻는 것이 가능해진다.
상기 다른쪽의 게이트 전극은 상기 기판 상에 연장되는 게이트선에 의해서 구성되는 것이 바람직하다. 본 반도체 장치가 액티브 매트릭스 방식 표시기의 화소 기판의 화소 구동 트랜지스터로서 사용되는 경우, 기판 상의 화소 영역을 복수의 데이터선와 함께 구획하는 복수의 게이트선의 각각이 게이트 전극을 겸할 수 있다. 게이트 전극을 저저항화함으로써 게이트선에 있어서의 신호 지연을 줄이는 것이 가능해진다.
또한, 상기 반도체층, 상기 게이트 절연층이 인쇄법으로 형성되는 것이 바람직하다. 에칭이나 고온 프로세스를 회피할 수 있기 때문에, 유기 반도체층의 제조 프로세스에 있어서의 열화를 회피하는 것이 가능해진다.
바람직하게는, 상기 인쇄법이 액적(液滴) 토출법이다. 이에 따라, 기판과 비접촉으로 막 패턴을 형성할 수 있어 상태가 좋다.
또, 인쇄법에는, 스크린 인쇄법, 후레키소 인쇄법, 오프셋법, 잉크젯(액적 토출)법, 마이크로콘택트 프린팅법 등이 있다.
상술한 반도체 장치는 액정 장치, 유기 EL 장치, 전기 영동 표시 장치 등의 전기 광학 장치나 전자 기기에 사용된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 기판 상에 한 방향으로 연장되는 게이트선을 형성하는 제 1 공정과, 상기 기판의 상기 게이트선 위이고 능동 소자를 형성해야 할 영역에 제 1 게이트 절연층을 형성하는 제 2 공정과, 상기 게이트 절연층 상에 복수의 전극을 형성하는 제 3 공정과, 상기 게이트 절연층 상의 전극 상호간에 유기 반도체층을 형성하는 제 4 공정과, 상기 유기 반도체층을 덮도록 제 2 게이트 절연층을 형성하는 제 5 공정과, 상기 제 2 게이트 절연층 상에 상기 게이트선을 따라 해당 게이트선에 접속되는 제 2 게이트 전극을 인쇄법에 의해서 형성하는 제 6 공정을 포함한다.
이러한 구성으로 함으로써, 2개의 게이트 전극이 유기 반도체층을 사이에 유지하는 더블 게이트 구조의 트랜지스터를 제작할 때에, 유기 반도체층을 사이에 두는 게이트 전극을 인쇄법으로 제작하는 것에 의해, 열이나 에칭에 의한 유기 반도체층의 열화를 회피하면서, 비교적 낮은 비용으로 유기 반도체 트랜지스터(반도체 장치)를 제조하는 것이 가능해진다.
상기 제 1 공정은 금속 재료를 증착법 또는 스퍼터법에 의해서 성막하여 게이트선을 형성하는 공정인 것이 바람직하다. 그것에 의해, 저저항의 게이트선(게 이트 전극)을 얻는 것이 가능해진다.
또한, 상기 제 4 및 5의 공정은 인쇄법에 의한 성막 공정인 것이 바람직하다. 그것에 의해, 유기 반도체층이 열이나 에칭에 의해서 열화되는 것을 회피하는 것이 가능해진다.
발명을 실시하기
위한 최선의 형태
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
(실시예 1)
도 1 내지 도 4는 본 발명의 유기 반도체 트랜지스터를 표시기의 화소의 구동 회로에 사용한 예를 나타내고 있다. 도 1 및 도 2는 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 3은 화소 구동 회로의 평면도, 도 4는 도 3의 유기 반도체 트랜지스터 부분을 확대한 부분 확대도이다.
우선, 도 1(a)에 도시하는 바와 같이, 절연 기판(101) 위에 게이트선(102)을 형성한다. 절연 기판(101)으로서는, 예컨대, PET(폴리에틸렌테레프탈레이트) 등의 플라스틱 기판이나 유리 기판을 사용할 수 있다. 다른 기판 재료로서, 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES), 폴리카보네이트(PC), 방향족 폴리에스테르(액정 폴리머), 폴리이미드(PI) 등으로 구성되는 플라스틱 기판(수지 기판) 외, 가요성이 있는 것이면, 유리 기판, 실리콘 기판, 금속 기판, 갈륨 비소 기판 등을 채용할 수 있다.
제 1 게이트선(102)은 알루미늄, 니켈, 구리, 티탄, 은, 금, 백금 등의 금속을 증착법이나 스퍼터법으로 퇴적하여, 포토리소그래피 프로세스를 이용하여 퇴적한 금속막을 패터닝해서 형성할 수 있다. 또한, 잉크젯(액적 토출)법으로 대표되는 패터닝법을 이용하여, 금속 미립자를 포함하는 용액을 토출(또는 도포)하여, 건조 가열해서 형성하여도 좋다. 용액 도포 후, 용매를 제거하여, 금속 미립자를 이용하는 경우에는, 금속 미립자간의 전기적 접촉을 향상시킬 목적으로, 열 처리를 행할 수도 있다. 열 처리는 통상 대기 중에서 행하여지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행할 수도 있다. 금속 미립자로서는, 예컨대, 은, 알루미늄, 금 등을 들 수 있다.
또, 실시예에서는 잉크젯법을 사용했지만, 스크린 인쇄법, 프레키소 인쇄법, 오프셋법, 잉크젯(액적 토출)법, 마이크로콘택트 프린팅법 등의 다른 패터닝법을 절연 기판(101)의 재질, 게이트선(102)에 이용하는 재료 등 여러 가지의 요소를 고려하여 적절히 선택할 수 있다.
동 도면 (b)에 도시하는 바와 같이, 제 1 게이트 절연층(103)을 형성한다. 게이트 절연층(103)은 아크릴계 수지, 에폭시계 수지, 에스테르계 수지를 스핀 코트법 또는 디핑(dipping)법 등의 성막법을 이용하여 형성한다. 제 1 게이트 절연층을 패터닝할 필요가 있을 때는, 잉크젯법이나 포토리소그래피 등의 패터닝 성막법을 이용하여 형성할 수 있다.
동 도면 (c)에 도시하는 바와 같이, 게이트 절연층(103)에 콘택트 홀(104)을 형성한다. 콘택트 홀(104)의 형성은, 예컨대, 게이트 절연층(103) 상에 포토레지 스트를 도포하고, 콘택트 홀의 마스크를 사용하여 노광·현상해서, 레지스트 마스크를 형성하고, 이 레지스트 마스크를 사용하여 게이트 절연층(103)을 에칭함으로써 할 수 있다(포토리소그래피법).
또, 게이트 절연층(103)으로서 감광성 폴리머(포토레지스트)를 이용하여, 콘택트 홀의 마스크를 이용해서 노광·현상하여 게이트 절연층(103)에 직접 콘택트 홀을 형성함으로써 콘택트 홀(104)을 미세화하는 것이 가능해진다. 또한, 게이트 절연층(103)을 수지로 형성하는 경우에, 폴리머가 가용(可溶)인 용제를 잉크젯법 등으로 소망하는 장소에 토출(또는 도포)함으로써 게이트 절연층(103)의 일부를 제거하여, 콘택트 홀(104)을 갖는 게이트 절연층(103)을 형성함으로써 간편하게 콘택트 홀(104)을 형성하는 것이 가능해진다.
또, 콘택트 홀(104)은 후술하는 제 2 게이트선(110)과 제 1 게이트선(102)이 하나의 트랜지스터에 대하여 2개소에서 접촉할 수 있도록 마련되어 있다.
상기의 2개소의 콘택트 홀(104) 중 한쪽의 콘택트 홀은 당해 한쪽의 콘택트 홀과 후술하는 소스 전극(105)이 데이터선(107)을 사이에 두도록 마련되고, 다른쪽의 콘택트 홀은 당해 다른쪽의 콘택트 홀과 데이터선(107)이 소스 전극(105)을 사이에 두도록 배치되어 있다.
동 도면 (d)에 도시하는 바와 같이, 게이트 절연층(103) 상에 제 1 게이트선(102)과 동일한 방법으로, 그 상세에 대하여 후술하는 소스 전극(105) 및 드레인 전극(105'), 화소 전극(106), 데이터선(107) 등을 형성한다(후술하는 도 4 참조). 또, 여기서, 트랜지스터의 소스 및 드레인은, 엄밀하게는 당해 트랜지스터의 반도 체막의 도전형 및 전위 관계를 고려하여 규정되지만, 여기서는 편의적으로 데이터선(107)에 접속하는 전극을 소스 전극(105)으로 하고, 화소 전극(106)에 접속하는 전극을 드레인 전극(105')으로 하고 있다.
다음에, 기판에 대하여 산소 플라즈마 처리 등을 행하고, 클리닝 처리를 행한다. 그 후, 도 2(a)에 도시하는 바와 같이, F8T2(폴리플루오렌-티오펜 공중합체)를 포함하는 액체 재료를 잉크젯법으로 적하한 후, 당해 액체 재료의 용매 등의 휘발 성분을 제거하는 것에 의해 적어도 소스 전극(105) 및 드레인 전극(105')을 덮도록 반도체막(108)을 형성한다. 여기서 반도체막(108)의 막 두께는 50㎚ 정도로 한다.
또, 상술한 바와 같이 잉크젯법을 이용하여 반도체막(108)을 형성하는 경우는, 기본적으로, 용매에 분산 또는 용해할 수 있는 유기 반도체 재료이면 이용할 수 있다. 용매에 분산할 수 있는 유기 반도체 재료로서는, 예컨대, 폴리(3-알킬티오펜)(폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2, 5-디에닐렌비닐렌)(PTV), 폴리(파라-페닐렌비닐렌)(PPV), 폴리(9, 9-디옥틸플루오렌-코비스-N, N'-(4-메톡시페닐)-비스-N, N'-페닐-1, 4-페닐렌디아민)(PFMO), 폴리(9, 9 디옥틸플루오렌-코벤조티아디아졸)(BT), 플루오렌-트리알릴아민 공중합체, 트리알릴아민계 폴리머, 플루오렌비티오펜 공중합체 등의 폴리머 유기 반도체 재료를 들 수 있다.
또한, 예컨대, C60, 혹은, 금속 프탈로시아닌, 혹은, 그들의 치환 유도체, 혹은, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센 분자 재료, 혹은, α-올리고 티오펜류, 구체적으로는 쿼터티오펜(4T), 세키시티오펜(6T), 옥티티오펜(8T), 디헥실궈터티오펜(DH4T), 디로킬루세키시티오펜(DH6T) 등의 저분자계 유기 반도체 재료도 상술한 잉크젯법에 이용하는 것이 가능하다.
상술의 저분자계 유기 반도체 재료는, 복수의 방향환(aromatic rings)을 갖기 때문에, 대체로 강직하고 견고한 분자 구조를 갖고 있다. 이 때문에, 용해성이 낮으므로, 합성 화학적 수단에 의해 장쇄(長鎖) 알킬 등의 치환기를 모체에 도입함으로써 용매에 대한 용해성을 더욱 향상시키는 것이 가능해진다.
잉크젯법 대신에 마스크 증착법 등의 증착 프로세스를 이용하는 경우는, 용매에 대한 용해성을 고려할 필요는 특별히는 없기 때문에, 상술한 저분자계 유기 반도체 재료를 이용할 수 있다.
동 도면 (b)에 도시하는 바와 같이, 반도체막(108)을 덮도록 제 2 게이트 절연층(109)을 형성한다. 게이트 절연층(109)은 제 1 게이트 절연층(103)과 동일한 공정으로 형성하여도 좋다.
또, 잉크젯법을 이용하여 게이트 절연층(109)을 형성하는 경우는, 반도체막(108)을 가능한 한 용해하지 않도록 게이트 절연층(109)의 형성에 이용하는 액체 재료의 용매를 선택하는 것이 바람직하다.
동 도면 (c)에 도시하는 바와 같이, 게이트 절연층(109) 위에 반도체막(108) 및 데이터선(107)을 덮도록 제 2 게이트선(110)을 형성한다. 제 2 게이트선(110)은 콘택트 홀(104)을 거쳐서 제 1 게이트선(102)과 접촉한다.
이에 따라, 제 1 게이트선(102)을 거쳐서 공급되는 주사 신호는 제 2 게이트 배선(110)에도 공급되어, 반도체막(108)에 있어서의 소스 전극(105)과 드레인 전극(105') 사이에 도통 상태는 제 1 게이트 배선(102) 및 제 2 게이트 배선(110)에 의해 제어되게 되어, 제 1 게이트선(102)의 일부와 제 2 게이트선(110)의 적어도 일부는 모두 트랜지스터의 게이트 전극으로서 기능한다.
제 2 게이트선(110)은, 예컨대, 금속 입자의 분산액, 혹은 PEDOT(폴리에틸렌디옥시티오펜) 등의 도전성 고분자 등을 잉크젯법이나 그 외의 다른 인쇄법에 의해서 토출 또는 도포하여, 적절한 온도에 의한 어닐 처리나 건조 처리를 실시함으로써 형성된다. 제 1 게이트선(102) 및 제 2 게이트선(110)은 반도체층(108)을 사이에 두는 일종의 더블 게이트 구조를 구성한다.
이렇게 하여 제작된 화소 전극의 기판은 보호층 등이 더욱 적당히 형성되어(도시하지 않음), 액정 장치, 전기 영동 장치 등의 전기 광학 장치의 화소 전극 기판(액티브 매트릭스 기판)으로서 이용할 수 있다.
도 3은, 상술한 도 2(c)까지의 공정에 의해, 제작된 화소 전극 기판의 평면도를 나타내고 있다. 도 4는 화소의 구동 트랜지스터인 유기 반도체 트랜지스터 부분을 확대하여 나타내고 있다.
양 도면에 도시되는 바와 같이, 제 1 게이트선(102)과 데이터선(107)이 교차하도록 배치되고, 게이트선(102)과 데이터선(107)에 의해서 구획된 영역에 화소 전극(106)이 배치되어 있다. 제 1 게이트선(102)과 데이터선(107)의 교차부에 대응하여 화소를 구동하는 구동 트랜지스터가 배치되어 있다. 데이터선(107)과 화소 전극(106)은 각각 소스 전극 및 드레인 전극(105')에 접속되어 있다.
도 4에 도시하는 바와 같이, 소스 전극(105)은 데이터선(107)에 접속되며, 데이터선(107)이 연장되는 방향과 교차하는 방향으로 연장되는 기부(105a)와 기부(105a)로부터 기부(105a)가 연장되는 방향과 교차하는 방향으로 돌출된 복수의 제 1 돌출부(105b)로 구성된다.
드레인 전극(105')은 화소 전극(106)으로부터 돌출된 복수의 제 2 돌출부(105b')로 구성된다. 상기 복수의 제 1 돌출부(105b)는 그 기부(105a)로부터 화소 전극(106)의 방향으로 돌출되어 있으며, 복수의 제 2 돌출부(105b')는 화소 전극(106)으로부터 기부(105a)의 방향으로 돌출되어 있다.
복수의 제 1 돌출부(105b) 중 인접하는 2개의 제 1 돌출부(105b)의 사이에 복수의 제 2 돌출부(105b') 중의 하나인 제 2 돌출부(105b')가 삽입되어 있고, 소스 전극(105) 및 드레인 전극(105')은 소위 톱니 형상을 갖고 있다.
또한, 복수의 제 2 돌출부(105b') 중 데이터선(107)에 가장 가까운 위치에 배치된 하나의 제 2 돌출부(105b')는 데이터선(107)과 복수의 제 1 돌출부(105b) 중 가장 데이터선(107)에 가까운 위치에 배치된 하나의 제 1 돌출부(105b)와의 사이에 배치되어 있다.
상술한 바와 같이 본 발명에 따른 트랜지스터는 톱니 형상을 갖는 소스 전극 및 드레인 전극을 구비하고 있기 때문에, 반도체막(108)에 있어서의 채널로서 기능하는 영역의 비율을 크게 하는 것이 가능해진다. 이 때문에, 반도체막(108)의 이동도 자체가 낮은 경우에도, 비교적 큰 전류를 소스 전극(105)과 드레인 전극(105') 사이에 흘릴 수 있다.
상술한 실시예에 있어서는, 반도체막(108)은 반도체막(108)의 두께 방향에서, 제 1 게이트 배선(102)과 제 2 게이트 배선(110) 사이에 배치되어 있기 때문에, 반도체막(108)의 상하 양측으로부터 게이트 전압을 이용하여 반도체막(108)의 공지층(depletion layer)의 제어가 가능하게 된다. 이 때문에, 오프시의 공지층이 보다 크게 넓어져 오프 전류가 저하한다. 또한, 반도체층(108)의 양측의 게이트선에 의해서 캐리어가 통과하는 채널 영역이 반도체막(108)의 막 두께 방향으로도 넓어져 온 전류가 상승한다.
또, 제 1 게이트선(102)과 제 2 게이트선(110)에서 저항을 다르게 하여도 좋다. 예컨대, 제 1 게이트선(102)을 스퍼터나 증착법을 이용하여 저저항의 금속막으로 하고, 제 2 게이트선(110)을 금속 미립자의 분산 용액을 이용한 잉크젯법에 의해 형성하여, 제 1 게이트선(102)보다 고저항의 금속막으로 할 수 있다.
잉크젯법에 의해 제 2 게이트선(110)을 형성함으로써, 제 2 게이트선(110)을 형성할 때의 게이트 절연막(109) 또는 반도체막(108)에 대한 손상을 스퍼터법 등의 증착 프로세스로부터 억제하는 것이 가능해진다.
(실시예 2)
도 5 내지 도 8은 본 발명의 유기 반도체 트랜지스터를 전기 광학 장치의 화소의 구동 회로에 사용한 다른 예를 나타내고 있다. 도 5 및 도 6은 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 7은 화소 구동 회로의 평면도, 도 8은 도 7의 유기 반도체 트랜지스터 부분을 확대한 부분 확대도이다. 각 도면에 있어, 기술한 도 1 내지 도 4와 대응하는 부분에는 동일 부호를 부여하고 있다.
우선, 도 5(a)에 도시하는 바와 같이, 기술한 실시예 1과 마찬가지로, 절연 기판(101) 상에 게이트선(102)을 형성한다. 절연 기판(101)으로서는, 예컨대, PET(폴리에틸렌테레프탈레이트) 등의 플라스틱 기판이나 유리 기판을 사용할 수 있다. 게이트선(102)은 알루미늄, 니켈, 구리, 티탄, 은, 금, 백금 등의 금속을 증착법이나 스퍼터법으로 퇴적하여, 포토리소그래픽법을 이용해서 당해 금속막을 패터닝하여 형성할 수 있다. 또한, 잉크젯법 등으로 대표되는 인쇄법을 이용하여, 금속 미립자를 포함하는 액을 토출(또는 도포)하여, 건조 가열해서 형성하여도 좋다. 금속 미립자로서는, 예컨대, 은, 알루미늄, 금 등을 들 수 있다.
동 도면 (b)에 도시하는 바와 같이, 제 1 게이트 절연층(103)을 형성한다. 게이트 절연층(103)은 아크릴계 수지, 에폭시계 수지, 에스테르계 수지를 스핀 코트법, 디핑법, 또는 잉크젯법 등의 인쇄법을 이용하여 형성한다.
동 도면 (c)에 도시하는 바와 같이, 기판 상의 유기 반도체 트랜지스터의 형성 영역에 상당하는 부분의 게이트 절연층(103)(아일랜드(섬 영역))을 남기고, 다른 부분을 제거하여 게이트선(102)을 노출시킨다. 아일랜드의 형성은, 예컨대, 게이트 절연층(103) 상에 포토레지스트를 도포하고, 아일랜드의 마스크를 사용하여 노광·현상하고, 레지스트 마스크를 형성하여, 이 레지스트 마스크를 사용하여 게이트 절연층(103)을 에칭함으로써 할 수 있다(포토리소그래피법).
또, 게이트 절연층(103)으로서 감광성 폴리머(포토레지스트)를 이용하여, 아일랜드의 마스크를 이용해서 노광·현상하여 게이트 절연층(103)의 아일랜드를 형 성(직접 감광)하여도 좋다. 또한, 게이트 절연층(103)을 수지로 형성하는 경우에, 폴리머가 가용인 용제를 잉크젯법 등으로 소망하는 장소에 토출(또는 도포)함으로써 게이트 절연층(103)의 아일랜드를 형성하여도 좋다.
동 도면 (d)에 도시하는 바와 같이, 게이트 절연층(103) 상에 게이트선(102)과 동일한 방법으로 복수의 소스 전극(105), 드레인 전극(105'), 복수의 화소 전극(106), 복수의 데이터선(107) 등(후술하는 도 8 참조)을 형성한다. 상술한 바와 같이, 트랜지스터의 소스 및 드레인은, 엄밀하게는 당해 트랜지스터의 반도체막의 도전형 및 전위 관계를 고려하여 규정되지만, 여기서는 편의적으로 데이터선(107)에 접속하는 전극을 소스 전극(105)으로 하고, 화소 전극(106)에 접속하는 전극을 드레인 전극(105')으로 하고 있다. 소스 전극(105) 및 드레인 전극(105')은 톱니 모양으로 형성되어 있다.
다음에, 도 6(a)에 도시하는 바와 같이, 기판에 대하여 산소 플라즈마 처리를 행하고, 클리닝 처리를 한다. 그 후, 유기 반도체인 F8T2(폴리플루오렌-티오펜 공중합체)를 잉크젯법으로 적하한 후, 당해 액체 재료의 용매 등의 휘발 성분을 제거함으로써 적어도 소스 전극(105) 및 드레인 전극(105')을 덮도록 반도체막(108)을 형성한다. 여기서 반도체막(108)의 막 두께는 50㎚ 정도로 한다. 또, 유기 반도체층으로서는, 기술한 고분자, 저분자의 각종 유기 반도체 재료를 사용하는 것이 가능하다.
동 도면 (b)에 도시하는 바와 같이, 유기 반도체층(108) 및 데이터선(107)을 덮도록 제 2 게이트 절연층(109)을 형성한다. 게이트 절연층(109)은 제 1 게이트 절연층(103)과 동일한 공정으로 형성하여도 좋지만, 필요한 부분에만 형성하고 또한 유기 반도체층(108)에 영향을 미치게 하지 않는 것이 필요로 되기 때문에, 본 실시예에서는 보다 바람직한 잉크젯법이나 전사법 등의 인쇄법(패터닝법)으로 형성하고 있다.
동 도면 (c)에 도시하는 바와 같이, 게이트 절연층(109) 위에, 반도체막(108) 및 데이터선(107)을 덮도록 제 2 게이트선(110)을 형성한다. 게이트선(110)의 양단부는 게이트 절연층(109)의 양단부 외주에서 노출되어 있는 게이트선(102)과 접속된다.
이에 따라, 제 1 게이트선(102)을 거쳐서 공급되는 주사 신호는 제 2 게이트 배선(110)에도 공급되어, 반도체막(108)에 있어서의 소스 전극(105)과 드레인 전극(105') 사이의 도통 상태는 제 1 게이트 배선(102) 및 제 2 게이트 배선(110)에 의해 제어되게 되어, 제 1 게이트선(102)의 일부와 제 2 게이트선(110)의 적어도 일부는 모두 트랜지스터의 게이트 전극으로서 기능한다.
게이트선(110)은, 예컨대, 금속 입자의 분산액, 또는 PEDOT(폴리에틸렌디옥시티오펜) 등의 도전성 고분자 등을 잉크젯법이나 전사법 등의 인쇄법에 의해서 토출 또는 도포하여, 어닐 처리나 건조 처리를 실시함으로써 형성된다. 제 1 게이트 배선(102) 및 제 2 게이트 배선(110)은 유기 반도체층을 상하 방향에서 사이에 두는 일종의 더블 게이트 구조를 구성한다.
이렇게 하여 제작된 화소 전극의 기판은 보호층 등이 적당히 더 형성되어(도시하지 않음), 액정 장치, 전기 영동 표시 장치 등의 전기 광학 장치의 화소 전극 기판(액티브 매트릭스 기판)으로서 이용할 수 있다.
도 7은, 상술한 도 6(c)까지의 공정에 의해, 제작된 표시기의 화소 전극 기판의 평면도를 나타내고 있다. 도 8은 화소의 구동 트랜지스터인 유기 반도체 트랜지스터 부분을 확대하여 나타내고 있다.
양 도면에 도시되는 바와 같이, 제 1 게이트선(102)과 데이터선(107)이 교차하도록 배치되고, 게이트선(102)과 데이터선(107)에 의해서 구획된 영역에 화소 전극(106)이 배치되어 있다. 제 1 게이트선(102)과 데이터선(107)의 교차부에 대응하여 화소를 구동하는 구동 트랜지스터가 배치되어 있다. 데이터선(107)과 화소 전극(106)은 각각 소스 전극 및 드레인 전극(105')에 접속되어 있다.
도 8에 도시하는 바와 같이, 소스 전극(105)은 데이터선(107)에 접속되고, 데이터선(107)이 연장되는 방향과 교차하는 방향으로 연장되는 기부(105a)와 기부(105a)로부터 기부(105a)가 연장되는 방향과 교차하는 방향으로 돌출된 복수의 제 1 돌출부(105b)로 구성된다.
드레인 전극(105')은 화소 전극(106)으로부터 돌출된 복수의 제 2 돌출부(105b')에 의해서 구성된다. 상기 복수의 제 1 돌출부(105b)는 그 기부(105a)로부터 화소 전극(106)의 방향으로 돌출되어 있고, 복수의 제 2 돌출부(105b')는 화소 전극(106)으로부터 기부(105a)의 방향으로 돌출되어 있다.
복수의 제 1 돌출부(105b) 중 인접하는 2개의 제 1 돌출부(105b) 사이에 복수의 제 2 돌출부(105b') 중의 하나인 제 2 돌출부(105b')가 삽입되어 있고, 소스 전극(105) 및 드레인 전극(105')은 소위 톱니 형상을 갖고 있다.
또한, 복수의 제 2 돌출부(105b') 중 데이터선(107)에 가장 가까운 위치에 배치된 하나의 제 2 돌출부(105b')는 데이터선(107)과 복수의 제 1 돌출부(105b) 중 가장 데이터선(107)에 가까운 위치에 배치된 하나의 제 1 돌출부(105b)와의 사이에 배치되어 있다.
상술한 바와 같이 본 발명에 따른 트랜지스터는 톱니 형상을 갖는 소스 전극(105) 및 드레인 전극(105')을 구비하고 있기 때문에, 반도체막(108)에 있어서의 채널로서 기능하는 영역의 비율을 크게 하는 것이 가능해진다. 이 때문에, 반도체막(108)의 이동도 자체가 낮은 경우에도, 비교적 큰 전류를 소스 전극(105)과 드레인 전극(105') 사이에 흘릴 수 있다.
상술한 실시예에 있어서도, 반도체막(108)은 반도체막(108)의 두께 방향에서, 제 1 게이트 배선(102)과 제 2 게이트 배선(110) 사이에 배치되어 있기 때문에, 반도체막(108)의 상하 양측에서 게이트 전압을 이용하여 반도체막(108)의 공지층의 제어가 가능하게 된다. 이 때문에, 오프시의 공지층이 보다 크게 넓어져 오프 전류가 저하된다. 또한, 반도체층(108)의 양측의 게이트선에 의해서 캐리어가 통과하는 채널 영역이 반도체막(108)의 막 두께 방향으로도 넓어져 온 전류가 상승한다.
또한, 본 실시예에서는 잉크젯법으로 대표되는 인쇄법을 이용하여, 게이트 절연층, 또는 게이트선, 데이터선을 형성하기 때문에, 유기 반도체층에 손상을 주지 않고, 저비용으로 제작하는 것이 가능해진다.
또, 본 실시예에 있어서도, 제 1 게이트선 게이트(102)와 제 2 게이트 선(110)에서 저항을 다르게 하여도 좋다. 예컨대, 제 1 게이트선(102)을 스퍼터나 증착법을 이용하여 저저항의 금속막으로 하고, 제 2 게이트선(110)을 금속 미립자의 분산 용액을 이용한 잉크젯법에 의해 형성하여, 제 1 게이트선(102)보다 고저항의 금속막으로 할 수 있다.
잉크젯법에 의해 제 2 게이트선(110)을 형성함으로써, 제 2 게이트선(110)을 형성할 때의 게이트 절연막(109) 또는 반도체막(108)에 대한 손상을 스퍼터법 등의 증착 프로세스로부터 억제하는 것이 가능해진다.
또한, 더블 게이트 구조를 구성하는 아래측의 게이트선(게이트 전극)을 저저항을 얻을 수 있는 스퍼터나 증착에 의한 금속막, 또는 적당한 온도(비교적 고온)에 의한 어닐 처리와 조합한 잉크젯법에 의한 금속막으로 형성하고, 더블 게이트 구조를 구성하는 윗측의 게이트선(게이트 전극)을 필요 한도의 온도(비교적 저온)로 억제한 어닐 처리 또는 건조 처리와 조합한 잉크젯법에 의한 금속막으로 형성할 수 있다.
그것에 의해, 기판 상에 연장되는 게이트선의 신호 지연이나 감쇠를 방지함과 아울러 유기 반도체층의 열 열화나 에칭에 의한 열화를 방지하는 것이 가능해지는 이점이 있다.
또, 상술한 각 실시예에 있어서, 유기 반도체층(108)과 소스·드레인 전극(105)의 형성을 반대의 순서로 행하여도 좋다. 이 경우, 유기 반도체층(108)에 영향을 미치게 하지 않도록 소스·드레인 전극(105)을 형성해야 하므로 잉크젯법으로 대표되는 인쇄법을 사용하는 것이 바람직하다.
이상 설명한 바와 같이 본 발명의 각 실시예에서는, 유기 반도체층의 양측으로부터 게이트 전압을 이용하여 제어를 행하기 때문에, 오프시의 공지층이 보다 크게 넓어져 오프 전류가 저하된다. 또한, 채널이 2개소에서 형성되기 때문에, 온 전류가 상승하여, 그 결과, 온오프비가 향상된다.
또한, 잉크젯법으로 대표되는 인쇄법을 이용하여 게이트 절연층, 또는 게이트선, 데이터선을 형성함으로써, 저비용으로 유기 반도체 TFT 회로를 제작하는 것이 가능해진다.
(전자 기기)
다음에, 상술한 제조 방법에 의해서 제조되는 유기 반도체 TFT를 구비하는 전자 기기의 예에 대하여 설명한다. 본 실시예에 따른 유기 반도체 TFT는 각종 전자 기기에 있어서, 표시부를 구성하는 액정 표시 패널, 전계 발광 표시 패널, 전기 영동 표시 패널 등의 제조나, 회로부의 제조 등에 적용할 수 있다.
도 9는 전자 기기가 예를 나타내는 개략 사시도이다. 동 도면 (a)은 휴대 전화로의 적용예이며, 당해 휴대 전화(530)는 안테나부(531), 음성 출력부(532), 음성 입력부(533), 조작부(534), 표시부(535)를 구비하고 있다.
도 9(b)는 비디오 카메라로의 적용예이며, 당해 비디오 카메라(540)는 수상부(541), 조작부(542), 음성 입력부(543), 표시부(544)를 구비하고 있다.
도 9(c)는 텔레비전 장치로의 적용예이며, 당해 텔레비젼 장치(550)는 표시부(551)를 구비하고 있다.
도 9(d)는 롤업식 텔레비전 장치로의 적용예이며, 당해 롤업 방식 텔레비전 장치(560)는 표시부(561)를 구비하고 있다. 또한, 본 발명에 따른 유기 반도체 TFT는 상술한 예에 한정되지 않고 각종 전자 기기에 적용 가능하다. 예컨대 이들 외에, 표시 기능 부가 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자수첩, 전광(번개)게시반, 선전 공고용 디스플레이 등에도 활용할 수 있다.
또, 본 발명은 상술한 실시예의 내용에 한정되는 일없이, 본 발명의 요지의 범위 내에서 잡다하게 변형 실시가 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 오프 전류가 낮고, 온오프비가 큰 유기 반도체 트랜지스터를 비교적으로 낮은 비용으로 제공할 수 있다.
Claims (11)
- 트랜지스터로서,기체(基體)의 위쪽에 형성된 제 1 게이트 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 제 2 게이트 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 소스 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 드레인 전극과,상기 소스 전극의 적어도 일부 및 상기 드레인 전극의 적어도 일부를 덮고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 배치된 반도체막을 구비하되,상기 소스 전극은 제 1 기부(基部)와 상기 제 1 기부가 연장되는 방향으로 교차하는 방향으로 돌출된 적어도 하나의 제 1 돌출부를 구비하고,상기 드레인 전극은 제 2 기부로부터 상기 제 1 기부의 방향으로 돌출된 적어도 하나의 제 2 돌출부를 구비하고 있는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 중 한쪽의 게이트 전극은 다른쪽의 게이트 전극보다 낮은 저항인 것을 특징으로 하는 트랜지스터.
- 제 2 항에 있어서,상기 한쪽의 게이트 전극은 증착법 또는 스퍼터법에 의해서 성막된 금속막을 포함하는 트랜지스터.
- 제 1 항에 있어서,상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 전기적으로 접속되어 있는 것을 특징으로 하는 트랜지스터.
- 기체(基體)와,트랜지스터와,화소 전극을 구비하되,상기 트랜지스터는,상기 기체의 위쪽에 형성된 제 1 게이트 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 제 2 게이트 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 소스 전극과,상기 제 1 게이트 전극의 위쪽에 형성된 드레인 전극과,상기 소스 전극의 적어도 일부 및 상기 드레인 전극의 적어도 일부를 덮고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 배치된 반도체막을 포함하며,상기 소스 전극은 제 1 기부와 상기 제 1 기부가 연장되는 방향으로 교차하는 방향으로 돌출된 적어도 하나의 제 1 돌출부를 구비하고,상기 드레인 전극은 상기 화소 전극으로부터 상기 제 1 기부의 방향으로 돌출된 적어도 하나의 제 2 돌출부를 구비하고 있는 것을 특징으로 하는 화소 전극 기판.
- 제 5 항에 있어서,상기 제 1 게이트 전극은 제 1 게이트 배선의 일부로서 형성되고,상기 제 2 게이트 전극은 제 2 게이트 배선의 적어도 일부로서 형성되며,상기 제 1 게이트 배선과 상기 제 2 게이트 배선은 전기적으로 접속되어 있는 것을 특징으로 하는 화소 전극 기판.
- 청구항 1 내지 4 중 어느 한 항에 기재된 상기 트랜지스터 또는 청구항 5 또는 6에 기재된 화소 전극 기판을 구성 요소로서 포함하는 전기 광학 장치.
- 청구항 1 내지 4 중 어느 한 항에 기재된 상기 트랜지스터를 장치의 구성요소로서 포함하는 전자 기기.
- 반도체 소자를 형성하는 제조 방법으로서,기체의 위쪽에 제 1 게이트 전극을 형성하는 제 1 공정과,상기 제 1 게이트 전극의 위쪽에 제 1 게이트 절연막을 형성하는 제 2 공정과,상기 제 1 게이트 전극의 위쪽에 반도체막을 형성하는 제 3 공정과,상기 반도체막의 위쪽에 제 2 게이트 절연막을 형성하는 제 4 공정과,상기 제 2 게이트 절연막의 위쪽에 제 2 게이트 전극을 형성하는 제 5 공정을 포함하되,상기 제 1 게이트 전극의 형성과 상기 제 2 게이트 전극의 형성은 상이한 방법에 의해 이루어지는 것을 포함하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 제 1 공정에서, 상기 제 1 게이트 전극의 형성은 금속 재료를 증착법 또는 스퍼터법에 의해 행해지는 반도체 소자의 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 5 공정에서, 상기 제 2 게이트 전극의 형성은 인쇄법에 의해 이루어지는 반도체 소자의 제조 방법.
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