KR100637207B1 - 박막 트랜지스터의 제조 방법 및 평판 표시 소자의 제조방법 - Google Patents

Abstract

본 발명은 전기도금 공정으로 간단하게 전극을 형성할 수 있는 수평으로 적층된 박막 트랜지스터의 제조방법을 제공하는 데 목적이 있다. 이를 위하여, 본 발명은 기판을 도전처리하는 단계와, 상기 기판 상에 상기 기판의 소정 부분이 노출되도록 절연막을 형성하는 단계와, 전기도금의 방법으로 상기 노출된 기판의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계와, 상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법 및 평판 표시소자의 제조방법을 제공한다.

Description

박막 트랜지스터의 제조 방법 및 평판 표시 소자의 제조방법{Manufacturing method of thin film transistor and manufacturing method of flat panel display device}

도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 기판 상에 도전막을 형성하는 공정의 사시도,

도 2는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 도 1의 도전막 상에 시드층들을 형성하는 공정의 사시도,

도 3은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 제1시드층과 제2시드층 사이의 도전막을 제거하는 공정의 사시도,

도 4는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 기판 상에 절연막을 형성하는 공정의 사시도,

도 5는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 전기도금의 방법으로 게이트 전극과 소오스/드레인 전극을 형성하는 공정의 사시도,

도 6은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 절연막을 제거하는 공정의 사시도,

도 7은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 도전막을 제거하는 공정의 사시도,

도 8은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 제조방법의 일 공정을 나타내는 것으로, 반도체층을 형성하는 공정의 사시도,

도 9는 본 발명의 바람직한 일 실시예에 따른 유기 전계 발광 소자의 제조방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

10: 기판 11: 도전막

12: 제1시드층 13: 제2시드층

14: 절연막 14a: 제1개구

14b: 제2개구 15: 평탄화 절연막

16: 화소 정의막 21: 게이트 전극

22: 소오스/드레인 전극 23: 게이트 절연막

24: 반도체층 31: 제1전극

32: 유기막층 33: 제2전극

본 발명은 박막 트랜지스터의 제조방법 및 평판 표시 소자의 제조방법 에 관 한 것으로, 보다 상세하게는 적층 구조를 달리한 새로운 구조의 박막 트랜지스터를 간단한 방법으로 제조할 수 있고, 이에 따라 평판 표시 소자를 제조할 수 있는 방법에 관한 것이다.

액정 표시장치나 유기 전계 발광 표시장치 또는 무기 전계 발광 표시장치 등 평판 표시장치는 그 구동방식에 따라, 수동 구동방식의 패시브 매트릭스(Passive Matrix: PM)형과, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형으로 구분된다.

상기 패시브 매트릭스형은 단순히 양극과 음극이 각각 컬럼(column)과 로우(row)로 배열되어 음극에는 로우 구동회로로부터 스캐닝 신호가 공급되고, 이 때, 복수의 로우 중 하나의 로우만이 선택된다. 또한, 컬럼 구동회로에는 각 화소로 데이터 신호가 입력된다.

한편, 상기 액티브 매트릭스형은 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)를 이용해 각 화소 당 입력되는 신호를 제어하는 것으로 방대한 양의 신호를 처리하기에 적합하여 동영상을 구현하기 위한 디스플레이 장치로서 많이 사용되고 있다.

이처럼 액티브 매트릭스형 평판 표시장치의 TFT들은 소오스/드레인 영역 및 채널 영역을 갖는 반도체 활성층과, 이 반도체 활성층의 채널 영역에 대향된 게이트 전극과, 반도체 활성층과 게이트 전극 사이에 개재되는 게이트 절연막과, 반도체 활성층의 소오스/드레인 영역에 각각 접촉되는 소오스/드레인 전극을 갖는다.

이러한 TFT들의 각 층들은 모두 기판으로부터 상향 적층되도록 구성되며, 이 들은 CVD 또는 스퍼터링 등의 방법에 의해 제조된다.

그런데, CVD 또는 스퍼터링 장치 등은 고가의 장치여서, 설비를 갖추는 데에 많은 경제적 곤란성이 있으며, 여러 단계의 공정을 순차적으로 실시해야 하고, 각 단계별로 많은 시간과 제조 비용이 소요되는 단점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 전기도금 공정으로 간단하게 전극을 형성할 수 있는 수평으로 적층된 박막 트랜지스터의 제조방법 및 평판 표시 소자의 제조방법을 제공하는 데 목적이 있다.

상술한 목적을 달성하기 위하여, 본 발명은 기판을 도전처리하는 단계와, 상기 기판 상에 상기 기판의 소정 부분이 노출되도록 절연막을 형성하는 단계와, 전기도금의 방법으로 상기 노출된 기판의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계와, 상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.

본 발명은 또한 전술한 목적을 달성하기 위하여, 기판 상에 도전막을 형성하는 단계와, 상기 도전막 상에 상기 도전막의 소정 부분이 노출되도록 절연막을 형성하는 단계와, 전기도금의 방법으로 상기 노출된 도전막의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계와, 상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.

본 발명은 또한 전술한 목적을 달성하기 위하여, 기판 상에 도전막을 형성하는 단계와, 상기 도전막 상에 소정 패턴의 시드층을 형성하는 단계와, 상기 시드층이 노출되도록 상기 도전막 상에 절연막을 형성하는 단계와, 전기도금의 방법으로 상기 노출된 시드층의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계와, 상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계와, 상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.

본 발명은 또한, 상기와 같이 제조된 박막 트랜지스터를 덮도록 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막 상에 상기 소오스/드레인 전극 중 어느 한 전극에 연통되는 비아홀을 형성하는 단계와, 상기 평탄화 절연막 상에 상기 비아홀을 통해 상기 소오스/드레인 전극 중 어느 한 전극과 콘택되는 화소전극을 형성하는 단계와, 상기 화소 전극 상에 발광 소자를 형성하는 단계를 더 포함하는 평판 표시 소자의 제조방법을 제공한다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 1 내지 도 8은 본 발명에 따른 박막트랜지스터를 제조하는 공정을 도시한 것들로, 먼저, 도 1은 기판 상에 전기 도금을 위한 도전막을 형성하는 공정의 사시도이다. 도 1에서 보는 바와 같이, 플라스틱 또는 유리와 같은 투명한 기판(10)상에 도전막(11)을 형성한다.

기판(10)을 플라스틱재로 형성할 경우에는, 아크릴, 폴리에틸렌, 폴리프로필렌, 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리우레탄, 폴리스티렌, 폴리아세틸, 미라르(mylar) 기타 플라스틱 재료가 사용될 수 있는 데, 그 표면에 무기층 및/또는 유기층이 단일 또는 복합으로 적층된 베리어층이 코팅될 수 있고, 산화방지제가 코팅될 수도 있다.

다음으로, 상기 기판(10) 상에 도전막(11)이 형성되는 데, 이 도전막(11)은 이 기판(10) 상에 전기도금의 방법으로 전극을 형성하기 위한 것으로, 기판(10)이 만일 SUS와 같은 금속재일 경우에는 별도의 도전막(11)을 형성할 필요가 없다. 도전막(11)으로는 어떠한 금속재건 사용 가능하며, 바람직하게는 구리(Cu), 은(Ag), 니켈(Ni), 및 철(Fe) 등이 가능하다.

상기 도전막(11) 상에 도 2에서 볼 수 있듯이, 소정 패턴의 시드층(12)(13)이 형성된다. 이 시드층(12)(13)은 전기도금으로 성장될 전극층의 베이스가 되는 것으로, 전극이 형성될 자리에 형성된다.

즉, 게이트 전극이 형성될 자리에 제1시드층(12)이 형성되고, 소오스/드레인 전극이 형성될 자리에 제2시드층(13)이 형성된다. 이러한 시드층들(12)(13)은 물론, 상기 도전막(11)이 전기도금에 유리한 물질로 형성된 경우에는 형성하지 않아 도 무방하다.

다음으로는, 도 3에서 볼 수 있듯이, 제1시드층(12)과 제2시드층(13)들 사이의 도전막(11)의 부분(11a)을 제거한다. 이 부분(11a)은 게이트 절연막이 형성될 부분으로, 게이트 전극과 소오스/드레인 전극을 절연시켜야 하기 때문에 도전막(11)이 없도록 한 것이다.

도 4는 이러한 기판(10) 상에 절연막(14)을 형성한다. 그리고, 이 절연막(14)에는 제1시드층(12)이 노출되도록 제1개구(14a)가 형성되고, 제2시드층들(13)이 노출되도록 제2개구(14b)가 형성된다.

이렇게 형성된 기판을 이용하여 전기도금을 시행하면, 도 5와 같이, 제1개구(14a) 및 제2개구(14b)를 통해 노출된 제1시드층(12)과 제2시드층(13) 상에 각각 게이트 전극(21) 및 소오스/드레인 전극(22)이 형성된다. 이처럼, 전기도금에 의해 형성되는 게이트 전극(21) 및 소오스/드레인 전극(22)은 구리(Cu), 은(Ag), 니켈(Ni), 및 철(Fe) 등으로 형성될 수 있을 것이다.

다음으로는, 도 6에서 볼 수 있듯이, 절연막(14)을 제거한다. 이 때, 절연막(14)의 부분 중 게이트 전극(21)과 소오스/드레인 전극(22)의 사이에 위치한 부분은 제거하지 않도록 하는 것이 바람직하다. 이 부분은 게이트 전극(21)과 소오스/드레인 전극(22)의 절연 및 후술하는 바와 같이, 게이트 전극과 채널의 절연을 확보하기 위한 게이트 절연막(23)이 된다.

이렇게 절연막(14)을 제거한 후에는 도 7에서 볼 수 있듯이, 기판(10) 상부에 전기도금을 위해 존재하던 도전막(11)을 제거한다. 이 때, 소오스/드레인 전극 (22)의 하층의 제2시드층(13) 아래부분의 도전막(11)의 부분은 그대로 존재하게 된다. 물론, 게이트 전극(21) 하층에도 도전막(11)이 여전히 존재하게 된다.

이러한 도전막(11)의 패턴 시에는, 반드시 도 7에서 볼 수 있듯이, 게이트 전극(21)이나 소오스/드레인 전극(22)에 해당하는 패턴만 할 필요는 없으며, 이 외에도 각종 배선 패턴으로 패터닝할 수도 있다.

도전막(11)의 패턴 후에는 도 8에서 볼 수 있듯이, 반도체층(24)을 형성해 TFT를 완성한다. 반도체층(24)은 소오스/드레인 전극(22) 사이에 형성된 빈 공간에 형성한다.

이때, 상기 반도체층(24)은 상기 게이트 절연막(23)과 반드시 접촉하여야 하나, 반드시 두껍게 형성할 필요는 없다. 이는 이미 알려진 바와 같이 게이트 절연막(23)과 반도체층(24)의 채널 영역의 계면의 특성이 박막트랜지스터의 특성에 많은 영향을 주기 때문일 뿐만 아니라, 상기 계면에서 채널 영역 방향으로 아주 얇은 영역에서의 채널 영역의 특성이 박막트랜지스터의 특성에 영향을 주기 때문이다.

이 반도체층(24)은 유기 반도체 또는 무기 반도체가 사용될 수 있다.

상기 유기반도체는 반도체성 유기물질로 구비될 수 있는 데, 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시 아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.

유기 반도체를 사용할 경우, 잉크젯 등의 방법에 의해 소오스/드레인 전극(22)의 사이에 반도체층(24)이 개재되어 있을 수 있도록 형성할 수 있다. 물론, 이 외에도 유기 반도체에 사용되는 다양한 패터닝법이 그대로 사용될 수 있음은 물론이고, 반드시 도 8과 같은 영역으로 패터닝될 필요도 없다.

상기 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다.

이처럼 본 발명은 박막 트랜지스터를 수평으로 적층 형성하고, 그 전극을 전기 도금 방법에 의해 형성하기 때문에 간단한 방법에 의해 박막 트랜지스터 형성이 가능하다.

이렇게 형성된 박막 트랜지스터는 액정 디스플레이 장치나, 유기 전계 발광 표시장치 등 다양한 평판 표시장치에 적용 가능하다.

즉, 도 9에서 볼 수 있는 바와 같이, 상기 박막 트랜지스터(TFT)를 덮도록 평탄화 절연막(15)을 더 형성한 후, 이 평탄화 절연막(15)에 비아홀(15a)을 형성한다. 비아홀(15a)은 상기 박막 트랜지스터(TFT)의 소오스/드레인 전극(22) 중 어느 한 전극이 노출되도록 형성된다. 상기 평탄화 절연막(15) 무기물 및/또는 유기물로 단일 또는 복합층으로 형성될 수 있다.

평탄화 절연막(15) 상에는 화소 전극인 제1전극(31)이 형성된다. 이 제1전극 (31)은 전술한 비아홀(15a)을 통해 상기 소오스/드레인 전극(22) 중 어느 한 전극에 콘택된다.

다음으론, 제1전극(31)이 형성된 평탄화 절연막(15)을 덮도록 화소정의막(16)이 형성되고, 화소정의막(16)에 제1전극(31)이 노출되도록 개구부(16a)가 패터닝된다.

개구부(16a)에 의해 노출된 제1전극(31) 상에는 적어도 유기 발광층을 포함하는 유기막층(32)이 형성되고, 이 유기막층(32)을 덮도록 제2전극(33)이 형성한다.

도 9에는 박막 트랜지스터(TFT)외에 스캔, 데이터 라인이나, 전원 라인 등 각종 배선 구조 및 커패시터의 구조는 생략하였으나, 이는 전술한 바와 같이, 상기 게이트 전극, 소오스/드레인 전극의 제조 시 병행하여 형성될 수 있다.

한편, 도 9에서는 유기 전계 발광 소자를 일 예로 나타내었으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 상기 제1전극 상으로 액정 표시 소자등을 구현할 수 있다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

전술한 바와 같은 본 발명에 따르면, 박막 트랜지스터를 수평으로 적층되도 록 함으로써, 간단한 방법으로 박막 트랜지스터를 형성할 수 있고, 전기 도금의 방법으로, 손쉽게 박막 트랜지스터의 전극들을 형성할 수 있으며, 이에 따라, 간단하게 AM타입 평판 표시 소자를 제조할 수 있다.

Claims (13)

1. 기판을 도전처리하는 단계;

   상기 기판 상에 상기 기판의 소정 부분이 노출되도록 절연막을 형성하는 단계;

   전기도금의 방법으로 상기 노출된 기판의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계;

   상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계; 및

   상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
2. 제1항에 있어서,

   상기 절연막을 형성하는 단계는,

   상기 기판의 도전처리된 부분 중 적어도 상기 게이트 전극과 소오스/드레인 전극에 대응되는 영역이 노출되도록 절연막을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
3. 제2항에 있어서,

   상기 절연막을 형성하는 단계 이전에,

   상기 기판의 도전처리된 부분 중 상기 게이트 전극과 소오스/드레인 전극에 대응되는 영역의 사이에 대응되는 영역의 부분을 제거하는 단계가 더 구비된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
4. 제1항에 있어서,

   상기 절연막을 제거하는 단계는,

   적어도 상기 게이트 전극과 소오스/드레인 전극의 사이에 위치하는 절연막의 부분은 제거되지 않도록 하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
5. 기판 상에 도전막을 형성하는 단계;

   상기 도전막 상에 상기 도전막의 소정 부분이 노출되도록 절연막을 형성하는 단계;

   전기도금의 방법으로 상기 노출된 도전막의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계;

   상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계; 및

   상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
6. 제5항에 있어서,

   상기 절연막을 형성하는 단계는,

   상기 도전막 중 적어도 상기 게이트 전극과 소오스/드레인 전극에 대응되는 영역이 노출되도록 절연막을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
7. 제6항에 있어서,

   상기 절연막을 형성하는 단계 이전에,

   상기 도전막의 부분 중 상기 게이트 전극과 소오스/드레인 전극에 대응되는 영역의 사이에 대응되는 영역의 도전막의 부분을 제거하는 단계가 더 구비된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
8. 제5항에 있어서,

   상기 절연막을 제거하는 단계는,

   적어도 상기 게이트 전극과 소오스/드레인 전극의 사이에 위치하는 절연막의 부분은 제거되지 않도록 하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
9. 기판 상에 도전막을 형성하는 단계;

   상기 도전막 상에 소정 패턴의 시드층을 형성하는 단계;

   상기 시드층이 노출되도록 상기 도전막 상에 절연막을 형성하는 단계;

   전기도금의 방법으로 상기 노출된 시드층의 부분에 게이트 전극 및 소오스/드레인 전극을 형성하는 단계;

   상기 게이트 전극과 소오스/드레인 전극 사이는 절연된 채로 상기 절연막을 제거하는 단계; 및

   상기 소오스/드레인 전극에 접하는 반도체층을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
10. 제9항에 있어서,

    상기 시드층은 적어도 상기 게이트 전극과 소오스/드레인 전극의 패턴으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
11. 제10항에 있어서,

    상기 절연막을 형성하는 단계 이전에,

    상기 게이트 전극에 대응되는 패턴으로 형성된 시드층과 상기 소오스/드레인 전극에 대응되는 패턴으로 형성된 시드층 사이에 위치하는 도전막의 부분을 제거하는 단계가 더 구비된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
12. 제9항에 있어서,

    상기 절연막을 제거하는 단계는,

    적어도 상기 게이트 전극과 소오스/드레인 전극의 사이에 위치하는 절연막의 부분은 제거되지 않도록 하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
13. 제1항 내지 제12항 중 어느 한 항에 따라 제조된 박막 트랜지스터를 덮도록 평탄화 절연막을 형성하는 단계;

    상기 평탄화 절연막 상에 상기 소오스/드레인 전극 중 어느 한 전극에 연통되는 비아홀을 형성하는 단계;

    상기 평탄화 절연막 상에 상기 비아홀을 통해 상기 소오스/드레인 전극 중 어느 한 전극과 콘택되는 화소 전극을 형성하는 단계; 및

    상기 화소 전극 상에 발광 소자를 형성하는 단계; 를 더 포함하는 평판 표시 소자의 제조방법.

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