KR20070118018A - 반도체 장치, 전기 광학 장치, 전자기기 및 반도체 장치의제조 방법 - Google Patents

반도체 장치, 전기 광학 장치, 전자기기 및 반도체 장치의제조 방법 Download PDF

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KR20070118018A
KR20070118018A KR1020070055497A KR20070055497A KR20070118018A KR 20070118018 A KR20070118018 A KR 20070118018A KR 1020070055497 A KR1020070055497 A KR 1020070055497A KR 20070055497 A KR20070055497 A KR 20070055497A KR 20070118018 A KR20070118018 A KR 20070118018A
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gate line
line
organic semiconductor
gate electrode
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KR1020070055497A
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소이치 모리야
다케오 가와세
Original Assignee
세이코 엡슨 가부시키가이샤
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Abstract

본 발명은, 사용하는 액티브 매트릭스 방식의 표시기에 사용되는 유기 반도체 장치에 있어서, 게이트 구동 신호를 전파하는 게이트선(게이트 신호선)의 저항값을 낮추는 것을 가능하게 한 반도체 장치, 전기 광학 장치 및 전자기기를 제공한다. 기판(101)상에 형성된 유기 반도체 트랜지스터와, 유기 반도체 트랜지스터의 소스 또는 드레인 전극(105)과 접속되는 데이터선(107)과, 데이터선과 교차하도록 배치되어 유기 반도체 트랜지스터의 게이트 전극(110)에 접속되는 게이트선을 구비하고, 게이트선은 게이트 전극(110a), 게이트 전극에 신호를 전파하는 제 1 게이트선(102) 및 데이터선과 층간 절연층(109)을 거쳐 교차하는 제 2 게이트선(110b)을 포함하고, 상기 게이트 전극, 상기 제 1 및 제 2 게이트선은 상호 직렬로 접속되고, 제 1 게이트선(102)의 도전율이 게이트 전극(110a) 및 제 2 게이트선(110b)의 도전율보다 높은 것을 특징으로 한다.

Description

반도체 장치, 전기 광학 장치, 전자기기 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, ELECTRO-OPTICAL DEVICE, ELECTRONIC APPARATUS, AND METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
도 1은 실시예 1의 유기 반도체 트랜지스터(반도체 장치)의 제조 공정을 설명하는 공정도,
도 2는 실시예 1의 유기 반도체 트랜지스터의 구조를 설명하는 평면도,
도 3은 실시예 2의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 4는 실시예 2의 유기 반도체 트랜지스터의 구조를 설명하는 평면도,
도 5는 실시예 3의 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 6은 실시예 3의 유기 반도체 트랜지스터의 구조를 설명하는 평면도,
도 7은 제 4 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도,
도 8은 제 4 유기 반도체 트랜지스터의 구조를 설명하는 평면도,
도 9는 본 발명의 유기 반도체 트랜지스터를 사용하는 액티브 매트릭스 기판의 예를 설명하는 평면도,
도 10은 실시예 5를 설명하는 유기 반도체 트랜지스터의 평면도,
도 11은 본 발명의 유기 반도체 트랜지스터를 사용한 전자기기의 예를 설명하는 설명도이다.
도면의 주요 부분에 대한 부호의 설명
101 : 기판 102 : 제 1 게이트선
104 : 콘택트 홀 105 : 소스·드레인 전극
106 : 화소 전극 107 : 데이터선
108 : 유기 반도체 영역 109 : 게이트 절연층
109a : 게이트 절연층 109b : 층간 절연층
110a : 게이트 전극 110b : 제 2 게이트선
110c : 게이트 전극 배선
본 발명은 반도체 장치, 반도체 장치의 제조 방법의 개량, 그 반도체 장치를 사용한 전기 광학 장치 및 전자기기에 관한 것이다.
유기 반도체 재료를 이용하여 유기 반도체 트랜지스터 등의 반도체 장치를 제작하는 것이 제안되어 있다. 예컨대, 일본 공개 특허 공보 제2005-215616호에는 화소, 데이터 배선, 주변부의 배선을 하나의 포토리소그래피 프로세스로 제작하고, 그 후, 액체 재료를 이용하는 액상 프로세스로 각종 기능막을 성막하는 것에 의해 액티브 매트릭스 기판을 제작하는 예가 기재되어 있다. 예컨대, 액체 재료에 의한 성막에는 잉크젯법 등의 인쇄법을 이용하여, PEDOT(폴리에틸렌디옥시티오펜) 등의 도전성 유기물을 기판에 도포하고, 건조하여 회로 배선을 형성하고 있다.
(특허 문헌 1) 일본 공개 특허 공보 제2005-215616호
그러나, 인쇄법에 이용되는 PEDOT 등으로 대표되는 도전성 유기물은 저항율이 높다. 또한, 금속의 분산액을 인쇄하여 건조시킨 배선에 있어서도, 재료 자신의 도전율, 또는 유기 반도체의 어닐링에 의한 특성 열화, 또는 플라스틱 기판의 유리 전이점 온도가 낮다는 제한으로부터, 도포 건조된 금속층의 어닐링 온도를 상승시킬 수 없어, 높은 전도율을 얻을 수 없다. 이 때문에, 예컨대, 고선명, 대화면의 액티브 매트릭스 방식 표시 패널의 게이트 배선군을 인쇄법에 의해 형성하면, 화소 구동 트랜지스터를 동작시키는 구동 신호의 게이트 배선 저항에 의한 지연 시간이 커진다.
또한, 유기 반도체 트랜지스터의 게이트 절연막의 제조 공정에 있어서, 스핀 코팅법 등에 의해 게이트 절연막을 기판 전면에 형성한 경우, 그 후에 인쇄법으로 게이트 전극이나 게이트 배선 등을 형성하고자 하면, 게이트 배선과 주변부의 배선과 도통시키기 위해, 게이트 절연막에 콘택트 홀을 형성해야 한다. 기판 상에 유기 반도체층을 형성한 후에 콘택트 홀을 형성하는 경우, 유기 반도체와 같은 유기물의 레지스트를 이용한 포트리소그래피 프로세스를 사용하면 유기 반도체에 손상을 주기 쉽다. 이것을 회피하는 수단으로서, 게이트 절연층에 침 등에 의한 물리적인 방법으로 콘택트 홀을 개구하는 것도 가능하지만, 손이 많이 들어 양산에 바 람직하지 않다.
따라서, 본 발명에 따른 일 형태는, 사용하는 액티브 매트릭스 방식의 표시기에 사용되는 유기 반도체 장치에 있어서 게이트 구동 신호를 전파하는 게이트선(게이트 배선)의 저항값을 낮추는 것을 가능하게 한 반도체 장치, 전기 광학 장치 및 전자기기를 제공하는 것을 목적으로 한다.
또한, 본 발명에 따른 다른 일 형태는, 콘택트 홀을 개구하지 않고 게이트선의 저항값을 낮춰 응답 특성을 개량한 반도체 장치, 전기 광학 장치 및 전자기기를 제공하는 것을 목적으로 한다.
또한, 본 발명에 따른 또 다른 일 형태는, 사용하는 액티브 매트릭스 방식의 표시기에 사용되는 유기 반도체 장치의 게이트선(게이트 배선)의 저항값을 낮추는 것을 가능하게 하는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 장치는, 기판 상에 형성된 유기 반도체 트랜지스터와, 상기 유기 반도체 트랜지스터의 소스 또는 드레인 전극과 접속되는 데이터선과, 상기 데이터선과 교차하도록 배치되어 상기 유기 반도체 트랜지스터의 게이트 전극에 접속되는 게이트선을 구비하고, 상기 게이트선은 상기 게이트 전극, 상기 게이트 전극에 신호를 전파하는 제 1 게이트선 및 상기 데이터선과 층간 절연층을 거쳐 교차하는 제 2 게이트선을 포함하고, 상기 게이트 전극, 상기 제 1 및 제 2 게이트선은 서로 직렬로 접속되고, 상기 제 1 게이트선의 도전율이 상기 게이트 전극 및 상기 제 2 게이트선의 도전율보다 높은 것을 특징으로 한다.
이러한 구성으로 하는 것에 의해 게이트선(게이트 신호선)에 있어서의 신호 지연이 감소한다.
상기 제 2 게이트선 및 상기 게이트 전극이 상기 유기 반도체 트랜지스터의 유기 반도체층보다 상층에 존재하는 동일한 막인 것이 바람직하다. 또한, 상기 제 2 게이트선 및 상기 게이트 전극이 일체로 형성되어 있는 것이 바람직하다. 또한, 상기 유기 반도체 트랜지스터의 게이트 절연층 및 상기 층간 절연막이 상기 유기 반도체 트랜지스터의 유기 반도체층보다 상층에 존재하는 동일한 막인 것이 바람직하다.
이에 따라, 잉크젯법 등의 인쇄법에 의해 해당 성막·패터닝을 할 수 있어, 유기 반도체층에 에칭이나 열 프로세스에 의한 손상을 회피하는 것이 가능해진다.
바람직하게는, 상기 유기 반도체 트랜지스터의 게이트 절연층과 상기 데이터선 및 상기 제 2 게이트선 사이에 존재하는 층간 절연막이 일체로 형성되어 있다. 그것에 의하여, 인쇄법에 있어서의 도포(토출) 회수를 감소시키는 것이 가능해진다.
바람직하게는, 상기 제 1 게이트선의 선 폭이 상기 게이트 전극 및 상기 제 2 게이트선의 선 폭보다 작아지도록 이루어진다. 이에 따라, 액티브 매트릭스 방식의 표시기에 있어서의 화소의 개구 효율을 높이는 것이 가능해진다.
상기 제 2 게이트선 및 상기 게이트 전극이 인쇄법에 의해 형성되는 것이 바 람직하다. 상기 유기 반도체 트랜지스터의 게이트 절연층 및 상기 층간 절연막이 인쇄법에 의해 형성되는 것이 바람직하다. 그것에 의해, 유기 반도체층에의 에칭이나 열 프로세스에 의한 손상을 회피하는 것이 가능해진다. 또한, 직접 패터닝을 행하므로 제조에 있어서의 공정수를 감소시키는 것이 가능해진다.
상술한 반도체 장치는 유기 EL 장치, 액정 표시 장치, 전기 영동 표시 장치 등의 전기 광학 장치나 전자기기에 사용되는 것에 의해 해당 장치의 성능을 개선하는 것이 가능해진다.
또한, 본 발명의 전기 광학 장치는, 일 방향으로 연장하는 복수의 데이터선과, 상기 복수의 데이터선과 교차하도록 배치되는 복수의 게이트선과, 상기 복수의 데이터선과 상기 복수의 게이트선에 의해 구획되는 영역에 배치되는 복수의 화소 전극과, 상기 데이터선과 상기 게이트선의 교차점 근방에 배치된 복수의 유기 반도체 트랜지스터를 포함하는 화소 전극 기판을 구비하고, 상기 게이트선은 상기 유기 반도체 트랜지스터의 게이트 전극, 상기 게이트 전극에 신호를 전파하는 제 1 게이트선 및 상기 데이터선과 층간 절연층을 거쳐 교차하는 제 2 게이트선을 포함하고, 상기 게이트 전극, 상기 제 1 및 제 2 게이트선은 상호 직렬로 접속되며, 상기 제 1 게이트선의 도전율이 상기 게이트 전극 및 상기 제 2 게이트선의 도전율보다 높은 것을 특징으로 한다.
이러한 구성으로 하는 것에 의해, 게이트선 전체를 인쇄법에 의해 형성한 경우보다 저항값이 감소하고, 게이트선에 있어서의 신호 지연이 감소한다.
본 발명의 반도체 장치의 제조 방법은, 절연 기판 상에 제 1 게이트선, 적어 도 2개의 소스·드레인 전극, 데이터선을 형성하는 제 1 공정과, 상기 소스·드레인 전극 사이에 유기 반도체를 성막하는 제 2 공정과, 상기 유기 반도체층 및 상기 데이터선 상에 각각 게이트 절연막 및 층간 절연막을 인쇄법에 의해 형성하는 제 3 공정과, 상기 게이트 절연막 및 상기 층간 절연막 상에 각각 상기 제 1 게이트선에 접속되는 게이트 전극 및 제 2 게이트선을 인쇄법에 의해 형성하는 제 4 공정을 포함한다.
이러한 구성으로 하는 것에 의해, 게이트선(게이트 신호선)에 있어서의 신호 지연을 감소하는 것이 가능해진다. 또한, 유기 반도체층에 에칭이나 열 프로세스에 의한 손상을 회피하는 것이 가능해진다.
바람직하게는, 상기 제 1 공정은 비인쇄법, 또는 상기 유기 반도체가 열화하는 온도보다 고온으로 도전 재료의 열 처리를 행하여 상기 제 1 게이트선을 저저항화한다. 그것에 의해, 제 1 게이트선의 저항을 저저항화하는 것이 가능해진다. 비인쇄법으로는, 예컨대, 금속 재료를 증착법 또는 스퍼터링법에 의해 성막하여 게이트선을 형성하는 공정인 것이 바람직하다. 이에 따라, 저저항의 게이트선(게이트 전극)을 얻는 것이 가능해진다.
상기 제 3 공정은 상기 게이트 절연막 및 층간 절연막을 일체로 형성하는 것이 바람직하다. 상기 제 4 게이트 전극 및 제 2 게이트선을 일체로 형성하는 것이 바람직하다. 이에 따라, 프로세스가 간략화된다.
상기 제 1 게이트선의 폭이 상기 게이트 전극 및 상기 제 2 게이트선의 폭보다 작게 형성되는 것이 바람직하다. 이에 따라, 게이트선의 면적이 감소하고, 상 대적으로 화소 전극의 면적을 넓게 하는 것이 가능해져, 액티브 매트릭스 방식의 화소 기판에 있어서의 화소의 개구 효율이 향상된다.
이하, 본 발명이 바람직한 복수의 실시예에 대하여 도면을 참조하여 설명한다. 각 도면에 있어, 대응하는 부분에는 동일한 부호를 부여하고 있다.
(실시예 1)
도 1 내지 도 4는 본 발명의 유기 반도체 트랜지스터를 표시기의 화소의 구동 회로에 사용한 예를 나타내고 있다. 도 1은 반도체 장치인 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 2는 화소 구동 회로의 평면도이다.
본 실시예에서는, 기판 상에 저저항의 게이트선(배선)을 형성하고, 게이트선 끼리의 접속이나 게이트 전극의 형성을 인쇄법에 의한 동일 공정에 의해 행하고 있다.
우선, 도 1(a)에 나타내는 바와 같이, 절연 기판 상(101)에 제 1 게이트선(102), 데이터선(107), 소스·드레인 전극(105), 화소 전극(106)(도 2 참조), 외부 구동 장치와 접속하기 위한 단자, 외부 배선(도시하지 않음) 등을 일괄해서 형성한다.
절연 기판(101)으로는, 예컨대, PET(폴리에틸렌 텔레프탈레이트) 등의 플라스틱 기판이나 유리 기판을 사용할 수 있다. 다른 기판 재료로서, 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 술폰(PES), 폴리카보네이트(PC), 방향족 폴리에스테 르(액정 폴리머), 폴리이미드(PI) 등으로 구성되는 플래스틱 기판(수지 기판) 외에, 가요성이 있는 것이면, 유리 기판, 실리콘 기판, 금속 기판, 갈륨 비소 기판 등을 채용할 수 있다.
제 1 게이트선(102), 데이터선(107), 소스·드레인 전극(105), 화소 전극(106) 등은 알루미늄, 니켈, 구리, 티탄, 은, 금, 백금 등의 금속을 증착법이나 스퍼터법으로 퇴적하고, 포토리소그래피 프로세스를 이용하여 퇴적한 금속막을 패터닝하여 형성할 수 있다.
또한, 잉크젯(액적 토출)법으로 대표되는 인쇄법을 이용하여, 금속 미립자를 포함하는 용액을 토출(혹은 도포)하고, 건조 가열해서 형성하여도 좋다. 용액 도포 후, 용매를 제거하고, 금속 미립자를 이용하는 경우에는, 금속 미립자간의 전기적 접촉을 향상시킬 목적으로, 열 처리를 행하는 것으로 할 수도 있다. 열 처리는 통상 대기 중에서 행해지지만, 필요에 따라, 질소, 아르곤, 헬륨 등의 불활성 가스 분위기 중에서 행하는 것도 가능하다. 금속 미립자로는, 예컨대, 은, 알루미늄, 금 등을 들 수 있다.
또, 실시예에서는, 비접촉의 이점이 있는 잉크젯법을 사용했지만, 스크린 인쇄법, 플렉소그래픽 인쇄법, 오프셋법, 잉크젯(액적 토출)법, 마이크로 콘택트 프린팅법 등의 다른 인쇄법을 사용하여도 좋다.
이 단계에서의 열 처리는, 후술하는 유기 반도체 재료의 내열 온도를 고려할 필요가 없으므로 기판의 내열을 고려한 비교적 높은 온도로 실행하는 것이 가능하다. 그에 따라, 저저항(고도전율)의 게이트선(102) 등을 얻을 수 있다.
다음에, 도 1(b)에 나타내는 바와 같이, 기판에 대하여 산소 플라즈마 처리를 행하여, 클리닝 처리를 행한다. 그 후, 유기 반도체인 F8T2(폴리플루오렌-티오펜 공중합체)를 잉크젯법으로 적하하고, 어닐링 처리하여, 복수의 소스·드레인 전극(105) 상호간의 트랜지스터의 채널부를 덮도록 유기 반도체층(108)을 50㎜ 정도의 막 두께로 형성한다.
또, 유기 반도체 재료로는, 저분자계 유기 반도체 재료, 폴리머 유기 반도체재료를 모두 사용할 수 있다.
폴리머 유기 반도체 재료로는, 폴리(3-알킬티오펜)(폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2,5-티에틸렌비닐렌)(PTV), 폴리(파라-페닐렌비닐렌)(PPV), 폴리(9,9-디옥틸플루오렌-코-비스-N, N'-(4-메톡시페닐)-비스-N, N'-페닐-1,4-페닐렌디아민)(PFMO), 폴리(9,9디옥틸플루오렌-코-벤조티아디아졸)(BT), 플루오렌-트리아릴아민 공중합체, 트리아릴아민계 폴리머, 플루오렌 비 티오핀 공중합체 등을 들 수 있다.
저분자계 유기 반도체로는, 예컨대, C60, 혹은, 금속 프탈로시아닌, 혹은 그들의 치환 유도체, 혹은, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센 분자 재료, 혹은, α-올리고티오펜류, 구체적으로는 쿼터티오펜(4T), 세키시티오펜(6T),옥티티오펜(8T), 디헥실쿼터티오펜(DH4T), 디헥실섹시티오펜(DH6T) 등을 들 수 있다.
동 도(c)에 나타내는 바와 같이, 유기 반도체층(108)을 덮도록 게이트 절연층(109)을 형성한다. 게이트 절연층(109)은 아크릴계 수지, 에폭시계 수지, 에스테르계 수지를 스핀 코팅법, 디핑(dipping)법, 또는 잉크젯법 등의 인쇄법을 이용 하여 형성하는 것이 가능하다. 실시예에서는, 스핀 코팅법에 의해 기판전면에 형성했다. 게이트 절연층은 트랜지스터 영역 이외에서는 층간 절연막으로서 기능한다.
또, 게이트 절연층(109)은 후술하는 실시예 2와 같이 인쇄법에 의해 필요한 부분에만 형성할 수 있다.
동 도(d)에 나타내는 바와 같이, 게이트 절연층(109)의, 트랜지스터 영역 양쪽의 게이트선(102)상, 데이터선(107) 양쪽의 게이트선(102)상에, 각각 콘택트 홀(104)을 형성한다.
콘택트 홀(104)의 형성은, 예컨대, 게이트 절연층(109)상에 포토 레지스트를 도포하고, 콘택트 홀(104)의 마스크를 사용하여 노광·현상하여, 레지스트 마스크를 형성하고, 이 레지스트 마스크를 사용하여 게이트 절연층(109)을 에칭함으로써 실행할 수 있다(포토리소그래피법).
또, 게이트 절연층(109)으로서 감광성 폴리머(포토 레지스트)를 이용하고, 콘택트 홀의 마스크를 이용하여 노광·현상하여 게이트 절연층(109)에 직접 콘택트 홀을 형성(직접 감광)하여도 좋다.
또한, 게이트 절연층(109)을 수지로 형성하는 경우에, 폴리머가 가용인 용제를 잉크젯법 등에 의해 소망의 장소로 토출(또는 도포)하는 것에 의해 게이트 절연층(109)의 일부를 제거하고, 콘택트 홀(104)을 갖는 게이트 절연층(109)을 형성하여도 좋다.
동 도(e)에 나타내는 바와 같이, 게이트 절연층(109) 위에 트랜지스터의 채 널부를 덮도록, 또는 가로지르도록, 트랜지스터 영역 양쪽의 콘택트 홀(104) 상호간에 게이트 전극(110a)을 형성한다. 또한, 데이터선(107) 양쪽의 콘택트 홀(104) 상호간에 제 2 게이트선(110b)을 형성한다.
게이트 전극(110a) 및 제 2 게이트선(110b)은, 예컨대, 금속 입자의 분산액, 또는 PEDOT(폴리에틸렌디옥시티오펜) 등의 도전성 고분자 등을 잉크젯법이나 그 외의 인쇄법에 의해 토출 또는 도포하고, 유기 반도체층에 나쁜 영향을 미치지 않는 적절한 온도에 의한 어닐링 처리나 건조 처리를 실시하는 것에 의해 형성된다.
그 결과, 도시하는 바와 같이, 제 1 게이트선(102), 제 2 게이트선(110b), 제 1 게이트선(102), 게이트 전극(110a), 제 1 게이트선(102)이 상호 직렬로 접속되고, 게이트 구동 신호를 다음단 트랜지스터에 전파하는 신호선(게이트선)이 형성된다.
이와 같이 하여 제작된 화소 전극의 기판은, 또한, 보호층 등이 적절히 형성되고(도시하지 않음), 도 2나 후술하는 도 9에 나타내는 바와 같이, 액정 표시기, 전기 영동 표시 장치 등의 화소 전극 기판(액티브 매트릭스 기판)으로서 사용된다.
(실시예 2)
도 3 및 도 4는 실시예 2를 나타내고 있다. 도 3은 반도체 장치인 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 4는 화소 구동 회로의 평면도이다. 도 3 및 도 4에서 도 1 및 도 2와 대응하는 부분에는 동일 부호를 부여하 고, 이러한 부분의 설명은 생략한다.
우선, 도 3(a)에 나타내는 바와 같이, 절연 기판 상(101)에 제 1 게이트선(102), 데이터선(107), 소스·드레인 전극(105), 화소 전극(106)(도 4 참조), 외부 구동 장치와 접속하기 위한 단자, 외부 배선 등(도시하지 않음)을 일괄하여 형성한다.
동 도(b)에 나타내는 바와 같이, 기판에 대하여 산소 플라즈마 처리를 행하고, 클리닝 처리를 행한다. 그 후, 유기 반도체인 F8T2(폴리플루오렌-티오펜 공중합체)를 잉크젯법으로 적하하고, 어닐링 처리를 해서, 복수의 소스·드레인 전극(105) 상호간의 트랜지스터의 채널부를 덮도록 유기 반도체층(108)을 50㎚정도의 막 두께로 형성한다.
동 도(c)에 나타내는 바와 같이, 유기 반도체층(108) 및 데이터선(107)을 각각 덮도록 게이트 절연층(109a) 및 층간 절연층(109b)를 형성한다. 게이트 절연층(109a) 및 층간 절연층(109b)은 아크릴계 수지, 에폭시계 수지, 에스테르계 수지를 잉크젯법 등의 인쇄법을 이용하여 형성하는 것이 가능하다. 실시예에서는, 잉크젯법에 의해 기판의 모서리부에 형성했다. 또, 기술한 게이트 절연층(109)은 트랜지스터 영역 이외에서는 층간 절연층으로서 기능하고 있다.
동 도(d)에 나타내는 바와 같이, 게이트 절연층(109a) 위에 트랜지스터의 채널부를 덮도록, 또는 가로지르도록, 트랜지스터 영역 양쪽의 콘택트 홀(104) 상호간에 게이트 전극(110a)을 형성한다. 또한, 데이터선(107) 양쪽의 콘택트 홀(104) 상호간에 층간 절연층(109b)을 거쳐 제 2 게이트선(110b)을 형성한다. 게이트 전 극(110a) 및 층간 절연층(109b)은 잉크젯법 등의 인쇄법에 의해 형성된다. 상술한 프로세스에서의 재료 등의 파라미터는 기술한 실시예 1의 대응하는 부분과 마찬가지다.
상술한 실시예 2에서는, 실시예 1에서 형성한 콘택트 홀(104)은 사용하지 않는다. 이 때문에, 실시예 2에서는, 도 3(c)에 나타내는 바와 같이, 게이트 절연층(109a)을 기판 전면에 형성하는 것이 아니라, 게이트 절연층(109a), 층간 절연층(109b)을 잉크젯법 등의 인쇄법에 의해 부분적으로 형성(패터닝)하고, 게이트선(102)을 표면에 노출시키고 있다. 실시예에서는, 게이트 절연층(109a) 및 층간 절연층(109b)을 동일한 인쇄법 공정에서 형성하고 있다. 기술한 바와 같이, 게이트 절연층(109a) 등으로서, 아크릴계 수지, 에폭시계 수지, 에스테르계 수지를 사용할 수 있다.
또, 게이트 절연층(109a), 층간 절연층(109b)을 각각 다른 공정에서 제작하는 것도 가능하지만, 동시 제작의 공정이 스루풋의 관점에서 바람직하다. 게이트 절연층(109a), 층간 절연층(109b)의 형성은 종래의 포토리소그래피법에서도 가능하지만, 이미 유기 반도체층(108)이 형성되어 있으므로, 상술한 인쇄법이 바람직하다.
또한, 도 4에 나타내는 바와 같이, 주위와의 절연성의 확보의 점에서 게이트 절연층(109a)의 폭은 제 1 게이트선(102), 제 2 게이트선(110b) 및 게이트 전극(110a)의 폭보다 넓은 것이 바람직하다.
(실시예 3)
도 5 및 도 6은 실시예 3을 나타내고 있다. 도 5는 반도체 장치인 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 6은 화소 구동 회로의 평면도이다. 도 5 및 도 6에서 도 1 및 도 2와 대응하는 부분에는 동일 부호를 부여하고, 관련 부분의 설명은 생략한다.
실시예 3에서는, 실시예 1(도 1(e))에 나타낸, 제 2 게이트선(110b), 제 1 게이트선(102), 게이트 전극(110a)이, 도 5(e)에 나타내는 바와 같이, 하나의 게이트 전극 배선(110c)에 의해 구성되어 있다. 이렇게 함으로써 패턴의 수가 줄어, 잉크젯법에 의한 도포의 회수가 줄어 효과적이다.
(실시예 4)
도 7 내지 도 9는 실시예 4를 나타내고 있다. 도 7은 반도체 장치인 유기 반도체 트랜지스터의 제조 공정을 설명하는 공정도, 도 8은 화소 구동 회로의 평면도, 도 9는 복수(4개)의 화소 구동 회로를 배치한 액티브 매트릭스 기판의 예를 나타내는 평면도이다. 도 7 내지 도 9에서 도 2 및 도 3과 대응하는 부분에는 동일 부호를 부여하고, 관련 부분의 설명은 생략한다.
이 실시예 4는 상술한 콘택트 홀을 불필요로 하는 실시예 2와 상술한 게이트 전극(110a)을 연장한 게이트 전극 배선(110c)으로 함으로써, 제 1 게이트선(102), 게이트선(107)과 교차하는 제 2 게이트선(110b)을 불필요로 하는 실시예 3를 조합한 것이다.
이러한 구성에 의하면, 상술한 이점에 부가하여, 게이트 절연층(109a) 및 게이트선(107) 상의 층간 절연층(109b)이 연속적으로 동일층의 게이트 절연층(109c)에서 형성된다. 이것은 인쇄법에 바람직하다.
(실시예 5)
도 10은 실시예 5를 나타내는 화소 구동 회로의 평면도이다. 동 도면에서 도 8과 대응하는 부분에는 동일 부호를 부여하고 있고, 이러한 부분의 설명은 생략한다.
본 실시예 5에서는, 저저항인 제 1 게이트선(102)의 선 폭이 게이트 전극 배선(110c)의 선 폭보다 작게 형성되어 있다. 이에 따라, 게이트선의 배선 면적이 줄어, 화소 전극(106)의 면적을 늘리는 것이 가능해진다. 표시 패널의 개구 효율을 향상시킬 수 있다.
또한, 화소 전극(106)의 패턴을 제 1 게이트선(102)보다 선 폭이 넓은 게이트 전극 배선(110c)(또는 게이트 전극(110a), 제 2 게이트선(110b))에 대응하여 게이트선(102)과 화소 전극(106)의 간격이 확대되어 있다. 그렇게 하는 것에 의해, 게이트 전극 배선(110c)(또는 게이트 전극(110a), 제 2 게이트선(110b))과 화소 전극(106)이 겹쳐 기생 용량이 생기는 것을 방지한다.
이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 제 1 게이트선(102)에 저항율이 작은 재료를 이용하는 것에 의해 게이트선 전체의 저항이 작아지고, 게이트 배선에 의한 지연 시간이 감소한다. 또한, 제 1 게이트선(102)을 보다 정밀하 게 제작할 수 있다. 게이트 전극(110a), 제 2 게이트선(110b) 및 게이트 전극 배선(110c)은 인쇄법을 이용하고 있기 때문에, 저비용으로 매우 정밀한 기판의 제작도 가능하다.
또한, 게이트 전극(110a), 트랜지스터의 채널부에 접속되고 있는 게이트 전극 배선(110c), 데이터선(107)의 양쪽에 존재하는 제 1 게이트선(102)을 접속하기 위한 제 2 게이트선(110b)을, 동일의 연속한 배선으로 형성한다. 이에 따라, 프로세스가 간략화된다.
또한, 패터닝된 게이트 절연층(109a), 층간 절연층(109b)이 동일 재료로 형성되고, 동일 프로세스로 형성되어 있는 것에 의해 제조 프로세스가 간략화된다.
또한, 제 1 게이트선(102)의 선 폭이 게이트 전극(110a), 제 2 게이트선(110b), 게이트 전극 배선(110c)의 선 폭보다 작은 것에 의해, 보다 정밀한 패널을 제작할 수 있다.
(전자기기)
다음에, 상술한 제조 방법에 의해 제조되는 유기 반도체 TFT를 구비하는 전자기기의 예에 대하여 설명한다. 본 실시예에 따른 유기 반도체 TFT는, 각종 전자기기에 있어서, 표시부를 구성하는 액정 표시 패널, 전계 발광 표시 패널, 전기 영동 표시 패널 등의 제조나, 회로부의 제조 등에 적용할 수 있다.
도 11은 전자기기의 예를 나타내는 개략 사시도이다. 동 도(a)는 휴대 전화에의 적용예이며, 해당 휴대 전화(530)는 안테나부(531), 음성 출력부(532), 음성 입력부(533), 조작부(534), 표시부(535)를 구비하고 있다.
동 도(b)는 비디오 카메라에의 적용예이며, 해당 비디오 카메라(540)는 수상부(541), 조작부(542), 음성 입력부(543), 표시부(544)를 구비하고 있다.
동 도(c)는 텔레비전 장치에의 적용예이며, 해당 텔레비전 장치(550)는 표시부(551)를 구비하고 있다.
동 도(d)는 롤업식 텔레비전 장치에의 적용예이며, 해당 롤업식 텔레비전 장치(560)는 표시부(561)를 구비하고 있다. 또한, 본 발명에 따른 유기 반도체 TFT는 상술한 예에 한정되지 않고 각종 전자기기에 적용할 수 있다. 예컨대, 이들 외에, 표시 기능부가 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자 수첩, 전광(번개) 게시판, 선전 공고용 디스플레이 등에도 활용할 수 있다.
또, 본 발명은 상술한 실시예의 내용에 한정되지 않고, 본 발명의 요지의 범위 내에서 다양하게 변형 실시가 가능하다.
상기한 본 발명에 의하면, 사용하는 액티브 매트릭스 방식의 표시기에 사용되는 유기 반도체 장치에 있어서 게이트 구동 신호를 전파하는 게이트선(게이트 배선)의 저항값을 낮추는 것을 가능하게 한 반도체 장치, 전기 광학 장치 및 전자기기를 제공할 수 있고, 콘택트 홀을 개구하지 않고 게이트선의 저항값을 낮춰 응답 특성을 개량한 반도체 장치, 전기 광학 장치 및 전자기기를 제공할 수 있고, 또한 사용하는 액티브 매트릭스 방식의 표시기에 사용되는 유기 반도체 장치의 게이트 선(게이트 배선)의 저항값을 낮추는 것을 가능하게 하는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (15)

  1. 기판 상에 형성된 유기 반도체 트랜지스터와,
    상기 유기 반도체 트랜지스터의 소스 또는 드레인 전극과 접속되는 데이터선과,
    상기 데이터선과 교차하도록 배치되어 상기 유기 반도체 트랜지스터의 게이트 전극에 접속되는 게이트선
    을 구비하고,
    상기 게이트선은 상기 게이트 전극, 상기 게이트 전극에 신호를 전달하는 제 1 게이트선, 및 상기 데이터선과 층간 절연막을 사이에 두고 교차하는 제 2 게이트선을 포함하고,
    상기 게이트 전극, 상기 제 1 및 제 2 게이트선은 서로 직렬로 접속되고,
    상기 제 1 게이트선의 도전율은 상기 게이트 전극 및 상기 제 2 게이트선의 도전율보다 높은
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 게이트선 및 상기 게이트 전극은 상기 유기 반도체 트랜지스터의 유기 반도체층보다 상층에 존재하는 동일한 막인 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 게이트선 및 상기 게이트 전극은 일체로 형성되어 있는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체 트랜지스터의 게이트 절연막 및 상기 층간 절연막은 상기 유기 반도체 트랜지스터의 유기 반도체층보다 상층에 존재하는 동일한 막인 반도체 장치
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체 트랜지스터의 게이트 절연막과 상기 데이터선 및 상기 제 2 게이트선 사이에 존재하는 층간 절연막은 일체로 형성되어 있는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트선의 선 폭은 상기 게이트 전극 및 상기 제 2 게이트선의 선 폭보다 작은 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 게이트선 및 상기 게이트 전극은 인쇄법에 의해 형성되는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체 트랜지스터의 게이트 절연막 및 상기 층간 절연막은 인쇄법에 의해 형성되는 반도체 장치.
  9. 청구항 1 또는 2에 기재된 반도체 장치를 포함하는 전기 광학 장치.
  10. 청구항 1 또는 2에 기재된 반도체 장치를 포함하는 전자기기.
  11. 절연 기판 상에 저저항의 제 1 게이트선, 적어도 2개의 소스·드레인 전극, 데이터선을 형성하는 제 1 공정과,
    상기 소스·드레인 전극 사이에 유기 반도체를 성막하는 제 2 공정과,
    상기 유기 반도체층 및 상기 데이터선 상에 각각 게이트 절연막 및 층간 절연막을 인쇄법에 의해 형성하는 제 3 공정과,
    상기 게이트 절연막 및 상기 층간 절연막 상에 각각 상기 제 1 게이트선에 접속되는 게이트 전극 및 제 2 게이트선을 인쇄법에 의해 형성하는 제 4 공정
    포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 공정은, 비인쇄법, 또는 상기 유기 반도체가 열화하는 온도보다 고온으로 도전 재료의 열처리를 행하여 상기 제 1 게이트선을 저저항화하는 반도체 장치의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 3 공정은, 상기 게이트 절연막 및 상기 층간 절연막을 일체로 형성하는 반도체 장치의 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 제 4 공정은, 상기 게이트 전극 및 상기 제 2 게이트선을 일체로 형성 하는 반도체 장치의 제조 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 게이트선의 폭은 상기 게이트 전극 및 상기 제 2 게이트선의 폭보다 작게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20090083197A (ko) * 2008-01-29 2009-08-03 삼성전자주식회사 컬러필터기판의 제조 방법
JP2009283667A (ja) * 2008-05-22 2009-12-03 Kuraray Co Ltd 導電性回路基板の製造方法
KR20150112288A (ko) * 2014-03-27 2015-10-07 삼성전자주식회사 스트레처블 소자와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치
CN107665896B (zh) * 2017-10-27 2021-02-23 北京京东方显示技术有限公司 显示基板及其制作方法、显示面板和显示装置
CN112885850B (zh) * 2021-01-29 2024-04-05 合肥京东方卓印科技有限公司 显示面板、显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100538790C (zh) * 1997-02-17 2009-09-09 精工爱普生株式会社 显示装置
GB2388709A (en) * 2002-05-17 2003-11-19 Seiko Epson Corp Circuit fabrication method
JP4266842B2 (ja) * 2004-02-02 2009-05-20 セイコーエプソン株式会社 電気光学装置用基板の製造方法及び電気光学装置の製造方法

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