JP5398842B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。

従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。

特許文献１には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。

図４２は、特許文献１に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図４２に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。

特許文献２には、図４３に示す単位受光部を備えた固体撮像装置が記載されている。図４３に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。

日本国特許第４０７２７３２号公報 日本国特許第３５２１１８７号公報

一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。

特許文献１記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。

また、バックライト点灯期間で受光素子が光を検知する期間（図４２に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図４２に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション入力に対する追従性が、入力方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。

また、この入出力装置は、バックライト点灯期間の光量とバックライト消灯期間の光量を同じ受光素子で検出する。このため、ある受光素子においてバックライト点灯期間の光量を検出したときには、当該受光素子から検出した光量を読み出すまでは、当該受光素子においてバックライト消灯期間の光量の検出を開始できない。

それ故に、本発明は、上記の課題を解決し、光環境に依存しない入力機能を有する表示装置を提供することを目的とする。

本発明の第１の局面は、画素領域に複数の光センサを配置した表示装置であって、
複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、
前記センサ画素回路に対して、光源点灯時の検知期間と光源消灯時の検知期間とを示す制御信号を出力する駆動回路とを備え、
前記センサ画素回路には、
前記制御信号に従い、光源点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、
前記制御信号に従い、光源消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とが含まれていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１および第２センサ画素回路は、
１個の光センサと、
検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
前記光センサを流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含み、
前記第１センサ画素回路に含まれる保持用スイッチング素子は光源点灯時の検知期間でオンし、前記第２センサ画素回路に含まれる保持用スイッチング素子は光源消灯時の検知期間でオンすることを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記第１および第２センサ画素回路では、
前記保持用スイッチング素子は前記蓄積ノードと前記光センサの一端との間に設けられ、
前記光センサの他端はリセット線に接続されていることを特徴とする。

本発明の第４の局面は、本発明の第２の局面において、
前記第１および第２センサ画素回路は、前記保持用スイッチング素子として、
前記蓄積ノードと前記光センサの一端との間に設けられた第１保持用スイッチング素子と、
リセット線と前記光センサの他端との間に設けられた第２保持用スイッチング素子とを含む。

本発明の第５の局面は、本発明の第３の局面において、
前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されていることを特徴とする。

本発明の第６の局面は、本発明の第４の局面において、
前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる第１保持用スイッチング素子の一端に接続され、他端は前記第１および第２センサ画素回路にそれぞれ含まれる第２保持用スイッチング素子の一端に接続されていることを特徴とする。

本発明の第７の局面は、本発明の第５の局面において、
前記第１および第２センサ画素回路は、２種類の回路間で１個の読み出しトランジスタを共有し、
前記共有された読み出しトランジスタの制御端子は、前記共有された光センサの一端と、前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端とに接続されていることを特徴とする。

本発明の第８の局面は、本発明の第２の局面において、
前記第１および第２センサ画素回路では、
前記光センサは前記蓄積ノードと前記保持用スイッチング素子の一端との間に設けられ、
前記保持用スイッチング素子の他端はリセット線に接続されていることを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記第１および第２センサ画素回路は、
一端が前記光センサの前記保持用スイッチング素子側の端子に接続され、前記制御信号に従いオン／オフする第１スイッチング素子と、
前記第１スイッチング素子の他端に前記蓄積ノードの電位に応じた電位を与える第２スイッチング素子とをさらに含み、
前記第１センサ画素回路に含まれる第１スイッチング素子は光源点灯時の検知期間以外でオンし、前記第２センサ画素回路に含まれる第１スイッチング素子は光源消灯時の検知期間以外でオンすることを特徴とする。

本発明の第１０の局面は、本発明の第２の局面において、
前記センサ画素回路は、前記蓄積ノードと読み出し線との間に設けられたコンデンサをさらに含む。

本発明の第１１の局面は、本発明の第２の局面において、
前記表示パネルは、前記第１および第２センサ画素回路の出力信号を伝搬する複数の出力線をさらに含み、
前記第１および第２センサ画素回路は、種類ごとに異なる出力線に接続されていることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記第１センサ画素回路の出力信号と前記第２センサ画素回路の出力信号との差を求める差分回路をさらに備える。

本発明の第１３の局面は、本発明の第２の局面において、
前記駆動回路は、前記制御信号として、１フレーム期間に１回、光源点灯時の検知期間を示す信号と、１フレーム期間に１回、光源消灯時の検知期間を示す信号とを別個に出力することを特徴とする。

本発明の第１４の局面は、本発明の第２の局面において、
前記駆動回路は、前記制御信号として、１フレーム期間に複数回ずつ光源点灯時の検知期間と光源消灯時の検知期間とを示す信号を出力することを特徴とする。

本発明の第１５の局面は、表示装置の画素領域に配置されるセンサ画素回路であって、
１個の光センサと、
検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
前記光センサを流れる電流の経路上に設けられ、光源点灯時の検知期間および光源消灯時の検知期間のいずれか一方でオンする保持用スイッチング素子とを備える。

本発明の第１の局面によれば、２種類のセンサ画素回路を用いて光源点灯時の光量と光源消灯時の光量を別個に検知し、センサ画素回路の外部で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、光源の点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度が大きくなる。また、好適な駆動方法を用いれば、光源点灯時の検知期間と光源消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。また、センサ画素回路の外部で暗電流の差を求めることにより、温度補償を行うこともできる。

本発明の第２の局面によれば、光センサを流れる電流の経路上に、指定された検知期間でオンする保持用スイッチング素子を設けることにより、光源点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、光源消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とを構成することができる。これらセンサ画素回路の出力信号に基づきセンサ画素回路の外部で、光源点灯時の光量と光源消灯時の光量の差を求めることができる。

本発明の第３の局面によれば、光センサと蓄積ノードの間に保持用スイッチング素子を設けることにより、指定された検知期間では光を検知し、それ以外では検知した光量を保持するセンサ画素回路を構成し、これを用いて光源点灯時の光量を検知する第１センサ画素回路と、光源消灯時の光量を検知する第２センサ画素回路とを構成することができる。

本発明の第４の局面によれば、光センサの両側に保持用スイッチング素子を設けることにより、指定された検知期間では光を検知し、それ以外では検知した光量を保持するセンサ画素回路を構成し、これを用いて光源点灯時の光量を検知する第１センサ画素回路と、光源消灯時の光量を検知する第２センサ画素回路とを構成することができる。また、検知期間以外では、光センサとリセット線の間に設けられた第２保持用スイッチング素子がオフする。このため、光センサを流れる電流による、光センサの第１保持用スイッチング素子側の端子の電位の変動は小さくなり、第１保持用スイッチング素子の両端に印加される電位差は小さくなる。これにより、第１保持用スイッチング素子を流れるリーク電流を削減し、蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。

本発明の第５または第６の局面によれば、２種類のセンサ画素回路間で１個の光センサを共有することにより、光センサの感度特性のばらつきの影響をキャンセルして、光源点灯時の光量と光源消灯時の光量の差を正確に求めることができる。また、光センサの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。

本発明の第７の局面によれば、２種類のセンサ画素回路間で１個の読み出しトランジスタを共有することにより、読み出しトランジスタの閾値特性のばらつきの影響をキャンセルして、光源点灯時の光量と光源消灯時の光量の差を正確に求めることができる。

本発明の第８の局面によれば、光センサとリセット線の間に保持用スイッチング素子を設けることにより、指定された検知期間では光を検知し、それ以外では検知した光量を保持するセンサ画素回路を構成し、これを用いて光源点灯時の光量を検知する第１センサ画素回路と、光源消灯時の光量を検知する第２センサ画素回路とを構成することができる。

本発明の第９の局面によれば、制御信号が変化したときに、光センサの蓄積ノードと反対側の端子に蓄積ノードの電位に応じた電位を印加することにより、光センサに流れる電流を直ちに遮断し、検出精度を高くすることができる。

本発明の第１０の局面によれば、読み出し線に読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号をセンサ画素回路から読み出すことができる。

本発明の第１１の局面によれば、第１および第２センサ画素回路を種類ごとに異なる出力線に接続することにより、２種類のセンサ画素回路からの読み出しを並列に行うことができる。また、読み出しを並列に行うことにより、読み出し速度を遅くして、装置の消費電力を削減することができる。また、２種類の光量を並列に読み出し、その差を直ちに求めれば、２種類の光量を順に検知した場合に必要となる、先に検知した光量を記憶するためのメモリは不要となる。

本発明の第１２の局面によれば、第１センサ画素回路の出力信号と第２センサ画素回路の出力信号との差を求める差分回路を設けることにより、光源点灯時に入射した光量と光源消灯時に入射した光量の差を直ちに求め、先に検知した光量を記憶するためのメモリを不要とすることができる。

本発明の第１３の局面によれば、第１および第２センサ画素回路を用いて、光源点灯時の光を検知する動作と光源消灯時の光を検知する動作を１フレーム期間に１回ずつ行うことにより、光源の点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度を大きくすることができる。また、光源点灯時の検知期間と光源消灯時の検知期間を接近して設定すれば、光源点灯時の検知期間と光源消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。

本発明の第１４の局面によれば、第１および第２センサ画素回路を用いて、光源点灯時の光を検知する動作と光源消灯時の光を検知する動作を１フレーム期間に複数回ずつ行うことにより、光源点灯時の検知期間と光源消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。

本発明の第１５の局面によれば、上記第１の局面に係る表示装置に含まれるセンサ画素回路を構成し、光環境に依存しない入力機能を有する表示装置を提供することができる。

本発明の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図１に示す表示装置において１回駆動を行う場合のバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図１に示す表示装置において１回駆動を行う場合の表示パネルの信号波形図である。 図１に示す表示装置において連続駆動を行う場合のバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図１に示す表示装置において連続駆動を行う場合の表示パネルの信号波形図である。 図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 本発明の第１の実施形態に係るセンサ画素回路の回路図である。 図８に示すセンサ画素回路のレイアウト図である。 図８に示すセンサ画素回路の動作を示す図である。 図８に示すセンサ画素回路の信号波形図である。 本発明の第２の実施形態に係るセンサ画素回路の回路図である。 図１２に示すセンサ画素回路のレイアウト図である。 図１２に示すセンサ画素回路の動作を示す図である。 本発明の第３の実施形態に係るセンサ画素回路の回路図である。 図１５に示すセンサ画素回路のレイアウト図である。 図１５に示すセンサ画素回路の動作を示す図である。 図１５に示すセンサ画素回路の信号波形図である。 本発明の第４の実施形態に係るセンサ画素回路の回路図である。 図１９に示すセンサ画素回路の動作を示す図である。 本発明の第５の実施形態に係るセンサ画素回路の回路図である。 図２１に示すセンサ画素回路の動作を示す図である。 図２１に示すセンサ画素回路の信号波形図である。 本発明の第６の実施形態に係るセンサ画素回路の回路図である。 図２４に示すセンサ画素回路のレイアウト図である。 図２４に示すセンサ画素回路の動作を示す図である。 図２４に示すセンサ画素回路の信号波形図である。 本発明の第７の実施形態に係るセンサ画素回路の回路図である。 図２８に示すセンサ画素回路のレイアウト図である。 図２８に示すセンサ画素回路の他のレイアウト図である。 図２８に示すセンサ画素回路の動作を示す図である。 第１の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第８変形例に係るセンサ画素回路の回路図である。 図３１Ｅに示すセンサ画素回路の動作を示す図である。 図３１Ｅに示すセンサ画素回路の信号波形図である。 図３１Ｆに示すセンサ画素回路の動作を示す図である。 図３１Ｇに示すセンサ画素回路の動作を示す図である。 第２の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第８変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第９変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第８変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第９変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第１０変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第４の実施形態の第８変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第５の実施形態の第８変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第６の実施形態の第８変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第７の実施形態の第８変形例に係るセンサ画素回路の回路図である。 従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。 従来の固体撮像装置に含まれる単位受光部の回路図である。

図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。

図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。

バックライト３は、表示パネル２に光を照射する光源である。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。

表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８と（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１〜ＧＬｘとｙ本のソース線ＳＬ１〜ＳＬｙが設けられる。ゲート線ＧＬ１〜ＧＬｘは互いに平行に配置され、ソース線ＳＬ１〜ＳＬｙはゲート線ＧＬ１〜ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘとソース線ＳＬ１〜ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。

画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１〜ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１〜ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１〜ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１〜ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１〜ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１〜ＯＵＴｍとして使用される。

図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１と奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎと偶数番目の出力線ＯＵＴ２〜ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。

ゲートドライバ回路５は、ゲート線ＧＬ１〜ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１〜ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。

ソースドライバ回路６は、ソース線ＳＬ１〜ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１〜ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１〜ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。

センサロウドライバ回路７は、クロック線ＣＬＫ１〜ＣＬＫｎ、リセット線ＲＳＴ１〜ＲＳＴｎ、および、読み出し線ＲＷＳ１〜ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１〜ＣＬＫｎに対して、図４または図６に示すタイミングで（詳細は後述）ハイレベル電位とローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１〜ＲＳＴｎの中から（ｎ／２）本または２本のリセット線を選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続された（ｎ×ｍ／４）個またはｍ個のセンサ画素回路９が、一括してリセットされる。

また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１〜ＲＷＳｎの中から隣接する２本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された２本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１〜ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１〜ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。

ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求める差分回路（図示せず）を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。図１に示す表示装置は、表示パネル２に入射した光を検知するために、以下に示す１回駆動および連続駆動のいずれかを行う。

図３は、１回駆動を行う場合のバックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。１回駆動を行う場合、バックライト３は、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。具体的には、バックライト３は、１フレーム期間内の時刻ｔｂにおいて点灯し、時刻ｔｃにおいて消灯する。また、時刻ｔｂにおいてすべての第１センサ画素回路９ａに対するリセットが行われ、時刻ｔａにおいてすべての第２センサ画素回路９ｂに対するリセットが行われる。

第１センサ画素回路９ａは、時刻ｔｂから時刻ｔｃまでの期間Ａ１（バックライト３の点灯期間）に入射した光を検知する。第２センサ画素回路９ｂは、時刻ｔａから時刻ｔｂまでの期間Ａ２（バックライト３の消灯期間）に入射した光を検知する。期間Ａ１と期間Ａ２は同じ長さである。第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第２センサ画素回路９ｂに対するリセットを行うまでに完了すればよい。

図４は、１回駆動を行う場合の表示パネル２の信号波形図である。図４に示すように、ゲート線ＧＬ１〜ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間ずつハイレベルになる。奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１の電位は、１フレーム期間に１回、期間Ａ１において（より詳細には、時刻ｔｂから時刻ｔｃの少し前まで）ハイレベルになる。偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎの電位は、１フレーム期間に１回、期間Ａ２において（より詳細には、時刻ｔａから時刻ｔｂの少し前まで）ハイレベルになる。奇数番目のリセット線ＲＳＴ１〜ＲＳＴｎ−１の電位は、１フレーム期間に１回、期間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２〜ＲＳＴｎの電位は、１フレーム期間に１回、期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１〜ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔｃ以降に順に所定時間ずつハイレベルになる。

図５は、連続駆動を行う場合のバックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。図５に示すように、バックライト３は、１フレーム期間に複数回点灯し、複数回消灯する。以下の説明では、バックライト３は、１フレーム期間に４回点灯し、４回消灯するものとする。点灯期間の長さと消灯期間の長さは同じである。センサ画素回路９に対するリセットは、線順次で１フレーム期間かけて行われる（実線矢印）。センサ画素回路９からの読み出しは、リセットからほぼ１フレーム期間後に（より詳細には、１フレーム期間よりも少し短い時間経過後に）行われる（破線矢印）。

図６は、連続駆動を行う場合の表示パネル２の信号波形図である。図６に示すように、ゲート線ＧＬ１〜ＧＬｘの電位は、１回駆動の場合と同様に変化する。クロック線ＣＬＫ１〜ＣＬＫｎの電位は、同じタイミングで変化し、１フレーム期間に４回ずつハイレベルとローレベルになる。クロック線ＣＬＫ１〜ＣＬＫｎの電位のハイレベル期間の長さとローレベル期間の長さは同じである。リセット線ＲＳＴ１〜ＲＳＴｎは２本ずつ対にされ、（ｎ／２）対のリセット線の電位は１フレーム期間に１回ずつ順に所定時間だけハイレベルになる。読み出し線ＲＷＳ１〜ＲＷＳｎも２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は１フレーム期間に順に所定時間ずつハイレベルになる。読み出し線ＲＷＳ１の電位がハイレベルからローレベルに変化したすぐ後に、リセット線ＲＳＴ１の電位がローレベルからハイレベルに変化する。リセット線ＲＳＴ２〜ＲＳＴｎの電位も、これと同様である。このため、センサ画素回路９が光を検知する期間（リセットから読み出しまでの期間：図５に示すＡ０）の長さは、ほぼ１フレーム期間に等しくなる。

図７は、センサ画素回路９の概略構成を示す図である。図７に示すように、第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａと１個の蓄積ノードＮＤａを含んでいる。フォトダイオードＤ１ａは、バックライト３が点灯している間に入射した光の量（信号＋ノイズ）に応じた電荷を蓄積ノードＮＤａから引き抜く。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に、１個のフォトダイオードＤ１ｂと１個の蓄積ノードＮＤｂを含んでいる。フォトダイオードＤ１ｂは、バックライト３が消灯している間に入射した光の量（ノイズ）に応じた電荷を蓄積ノードＮＤｂから引き抜く。第１センサ画素回路９ａからは、バックライト３の点灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。第２センサ画素回路９ｂからは、バックライト３の消灯時の検知期間に入射した光の量に応じたセンサ信号が読み出される。ソースドライバ回路６に含まれる差分回路を用いて、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求めることにより、バックライト点灯時の光量とバックライト消灯時の光量の差を求めることができる。

なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。ただし、第１センサ画素回路９ａと第２センサ画素回路９ｂを異なる出力線に接続することが好ましい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設ける場合には、奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１のそれぞれにｎ個の第１センサ画素回路９ａを接続し、偶数番目の出力線ＯＵＴ２〜ＯＵＴｍのそれぞれにｎ個の第２センサ画素回路９ｂを接続すればよい。この場合、センサ画素回路９からの読み出しは行ごとに行われる。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１〜数１０分の１の）センサ画素回路９を設けてもよい。

このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対して、バックライト点灯時の検知期間とバックライト消灯時の検知期間とを示すクロック信号ＣＬＫ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。以下、この表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、センサ画素回路を画素回路と略称し、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫａ上の信号をクロック信号ＣＬＫａという）。

第１、第２、第６および第７の実施形態では、第１センサ画素回路９ａは、クロック線ＣＬＫａ、リセット線ＲＳＴａ、読み出し線ＲＷＳａ、電源線ＶＤＤａおよび出力線ＯＵＴａに接続される。第２センサ画素回路９ｂは、クロック線ＣＬＫｂ、リセット線ＲＳＴｂ、読み出し線ＲＷＳｂ、電源線ＶＤＤｂおよび出力線ＯＵＴｂに接続される。これらの実施形態では、第２センサ画素回路９ｂは第１センサ画素回路９ａと同じ構成を有し同様に動作するので、第２センサ画素回路９ｂに関する説明を適宜省略する。第３〜第５の実施形態では、第１センサ画素回路９ａと第２センサ画素回路９ｂは、一部の構成要素を共有し、１個の画素回路として構成される。第３および第４の実施形態に係る画素回路は、共通のリセット線ＲＳＴおよび読み出し線ＲＷＳに接続され、第５の実施形態に係る画素回路は共通のリセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤおよび出力線ＯＵＴに接続される。

本発明の実施形態に係る表示装置は、図３および図４に示す１回駆動を行ってもよく、図５および図６に示す連続駆動を行ってもよい。以下では、第１〜第５の実施形態に係る表示装置は１回駆動を行い、第６および第７の実施形態に係る表示装置は連続駆動を行うものとする。

（第１の実施形態）
図８は、本発明の第１の実施形態に係る画素回路の回路図である。図８に示すように、第１画素回路１０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路１０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。

第１画素回路１０ａでは、フォトダイオードＤ１ａのアノードはリセット線ＲＳＴａに接続され、カソードはトランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路１０ａでは、トランジスタＭ１ａのゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路１０ｂは、第１画素回路１０ａと同じ構成を有する。

図９は、第１画素回路１０ａのレイアウト図である。図９に示すように、第１画素回路１０ａは、ガラス基板上に遮光膜ＬＳ、半導体層（斜線部）、ゲート配線層（点模様部）およびソース配線層（白塗り部）を順に形成することにより構成される。半導体層とソース配線層を接続する箇所、および、ゲート配線層とソース配線層を接続する箇所には、コンタクト（白円で示す）が設けられる。トランジスタＴ１ａ、Ｍ１ａは、半導体層とゲート配線層を交差して配置することにより形成される。フォトダイオードＤ１ａは、Ｐ層、Ｉ層およびＮ層の半導体層を並べて配置することにより形成される。コンデンサＣ１ａは、半導体層とゲート配線層を重ねて配置することにより形成される。遮光膜ＬＳは、金属製であり、基板の裏側から入った光がフォトダイオードＤ１ａに入射することを防止する。第２画素回路１０ｂは、第１画素回路１０ａと同様の形態にレイアウトされる。なお、第１および第２画素回路１０ａ、１０ｂを上記以外の形態にレイアウトしてもよい。

図１０は、１回駆動を行う場合の第１画素回路１０ａの動作を示す図である。１回駆動を行う場合、第１画素回路１０ａは、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。

図１１は、１回駆動を行う場合の第１画素回路１０ａと第２画素回路１０ｂの信号波形図である。図１１において、ＢＬはバックライト３の輝度を表し、Ｖｉｎｔａは第１画素回路１０ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２画素回路１０ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。第１画素回路１０ａについては、時刻ｔ４〜時刻ｔ５がリセット期間、時刻ｔ５〜時刻ｔ６が蓄積期間、時刻ｔ６〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８が読み出し期間となる。第２画素回路１０ｂについては、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８が読み出し期間となる。

第１画素回路１０ａのリセット期間では、クロック信号ＣＬＫａはハイレベル、読み出し信号ＲＷＳａはローレベル、リセット信号ＲＳＴａはリセット用のハイレベルになる。このとき、トランジスタＴ１ａはオンする。したがって、リセット線ＲＳＴａからフォトダイオードＤ１ａとトランジスタＴ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ（図１０（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。

第１画素回路１０ａの蓄積期間では、クロック信号ＣＬＫａはハイレベル、リセット信号ＲＳＴａと読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオンする。このときにフォトダイオードＤ１ａに光が入射すると、蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図１０（ｂ））。したがって、電位Ｖｉｎｔａは、クロック信号ＣＬＫａがハイレベルである期間（バックライト３の点灯期間）に入射した光の量に応じて下降する。

第１画素回路１０ａの保持期間では、クロック信号ＣＬＫａ、リセット信号ＲＳＴａおよび読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１ａに光が入射しても、トランジスタＴ１ａはオフしており、フォトダイオードＤ１ａとトランジスタＭ１のゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａは変化しない（図１０（ｃ））。

第１画素回路１０ａの読み出し期間では、クロック信号ＣＬＫａとリセット信号ＲＳＴａはローレベル、読み出し信号ＲＷＳａは読み出し用のハイレベルになる。このとき、トランジスタＴ１ａはオフする。このとき電位Ｖｉｎｔａは、読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路１０ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇する。トランジスタＭ１ａは、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する（図１０（ｄ））。

第２画素回路１０ｂは、第１画素回路１０ａと同様に動作する。電位Ｖｉｎｔｂは、リセット期間において所定レベルにリセットされ、蓄積期間ではクロック信号ＣＬＫｂがハイレベルである期間（バックライト３の消灯期間）に入射した光の量に応じて下降し、保持期間では変化しない。読み出し期間では、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路１０ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する。

以上に示すように、本実施形態に係る第１画素回路１０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、フォトダイオードＤ１ａを流れる電流の経路上に設けられ、クロック信号ＣＬＫに従いオン／オフするトランジスタＴ１ａ（保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、フォトダイオードＤ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２画素回路１０ｂは第１画素回路１０ａと同様の構成を有し、第２画素回路１０ｂに含まれるトランジスタＴ１ｂはバックライト消灯時の検知期間でオンする。

このようにフォトダイオードＤ１ａを流れる電流の経路上にバックライト点灯時の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂを設けることにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路１０ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路１０ｂとを構成することができる。

したがって、第１および第２画素回路１０ａ、１０ｂを用いてバックライト点灯時の光量とバックライト消灯時の光量を別個に検知し、画素回路の外部で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、バックライト点灯時の光を検知する動作とバックライト消灯時の光を検知する動作を１フレーム期間に１回ずつ行うことにより、バックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度を大きくすることができる。また、バックライト点灯時の検知期間とバックライト消灯時の検知期間を接近して設定することにより、バックライト点灯時の検知期間とバックライト消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。また、センサ画素回路の外部で暗電流の差を求めることにより、温度補償を行うこともできる。

また、第１および第２画素回路１０ａ、１０ｂは、それぞれ、蓄積ノードと読み出し線ＲＷＳａ、ＲＷＳｂとの間に設けられたコンデンサＣ１ａ、Ｃ１ｂをさらに含んでいる。したがって、読み出し線ＲＷＳａ、ＲＷＳｂに読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号を第１および第２画素回路１０ａ、１０ｂから読み出すことができる。

また、表示パネル４は第１および第２画素回路１０ａ、１０ｂの出力信号を伝搬する複数の出力線ＯＵＴ１〜ＯＵＴｍをさらに含み、第１画素回路１０ａと第２画素回路１０ｂは種類ごとに異なる出力線に接続されている。したがって、第１および第２画素回路１０ａ、１０ｂからの読み出しを並列に行い、読み出し速度を遅くして、装置の消費電力を削減することができる。また、ソースドライバ回路６は、第１画素回路１０ａの出力信号と第２画素回路１０ｂの出力信号との差を求める差分回路を含んでいる。したがって、並列に読み出した２種類の光量の差を直ちに求め、２種類の光量を順に検知した場合に必要となる、先に検知した光量を記憶するためのメモリは不要とすることができる。

（第２の実施形態）
図１２は、本発明の第２の実施形態に係る画素回路の回路図である。図１２に示すように、第１画素回路２０ａは、トランジスタＴ１ａ、Ｔ２ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路２０ｂは、トランジスタＴ１ｂ、Ｔ２ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ２ａ、Ｍ１ａ、Ｔ１ｂ、Ｔ２ｂ、Ｍ１ｂは、Ｎ型ＴＦＴである。

第１画素回路２０ａでは、トランジスタＴ１ａ、Ｔ２ａのゲートは、クロック線ＣＬＫａに接続される。トランジスタＴ２ａのソースはリセット線ＲＳＴａに接続され、ドレインはフォトダイオードＤ１ａのアノードに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのドレインは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路２０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路２０ｂは、第１画素回路２０ａと同じ構成を有する。図１３は、第１画素回路２０ａのレイアウト図である。図１３の説明は、第１の実施形態と同様である。

図１４は、１回駆動を行う場合の第１画素回路２０ａの動作を示す図である。１回駆動を行う場合、第１画素回路２０ａは、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。１回駆動を行う場合の第１および第２画素回路２０ａ、２０ｂの信号波形図は、第１の実施形態と同じである（図１１）。第１画素回路２０ａは、トランジスタＴ２ａがトランジスタＴ１ａと同じタイミングでオン／オフする点を除き、第１の実施形態に係る第１画素回路１０ａと同様に動作する。第２画素回路２０ｂも、これと同様である。

以上に示すように、本実施形態に係る第１画素回路２０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、トランジスタＴ１ａ、Ｔ２ａ（２個の保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、トランジスタＴ２ａはリセット線ＲＳＴａとフォトダイオードＤ１ａの他端との間に設けられる。トランジスタＴ１ａ、Ｔ２ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２画素回路２０ｂは第１画素回路２０ａと同様の構成を有し、第２画素回路２０ｂに含まれるトランジスタＴ１ｂ、Ｔ２ｂはバックライト消灯時の検知期間でオンする。

このようにフォトダイオードＤ１ａの両側にバックライト点灯時の検知期間でオンするトランジスタＴ１ａ、Ｔ２ａを設け、フォトダイオードＤ１ｂの両側にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂ、Ｔ２ｂを設けることにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路２０ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路２０ｂとを構成することができる。これにより、第１の実施形態と同様の効果が得られる。

また、第１画素回路２０ａでは、バックライト点灯時の検知期間以外では、フォトダイオードＤ１ａとリセット線ＲＳＴａの間に設けられたトランジスタＴ２ａがオフする。このため、フォトダイオードＤ１ａを流れる電流による、フォトダイオードＤ１ａのカソード電位の変動は小さくなり、トランジスタＴ１ａの両端に印加される電位差は小さくなる。これにより、トランジスタＴ１ａを流れるリーク電流を削減し、蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。第２画素回路２０ｂについても、同様の効果が得られる。

（第３の実施形態）
図１５は、本発明の第３の実施形態に係る画素回路の回路図である。図１５に示す画素回路３０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１５では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路３０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。

図１５に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路３０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。図１６は、画素回路３０のレイアウト図である。図１６の説明は、第１の実施形態と同じである。

図１７は、１回駆動を行う場合の画素回路３０の動作を示す図である。１回駆動を行う場合、画素回路３０は、１フレーム期間に（ａ）バックライト消灯時のリセット、（ｂ）バックライト消灯時の蓄積、（ｃ）バックライト点灯時のリセット、（ｄ）バックライト点灯時の蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。

図１８は、１回駆動を行う場合の画素回路３０の信号波形図である。図１８において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。図１８では、時刻ｔ１〜時刻ｔ２がバックライト消灯時のリセット期間、時刻ｔ２〜時刻ｔ３がバックライト消灯時の蓄積期間、時刻ｔ４〜時刻ｔ５がバックライト点灯時のリセット期間、時刻ｔ５〜時刻ｔ６がバックライト点灯時の蓄積期間、時刻ｔ３〜時刻ｔ４と時刻ｔ６〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８が読み出し期間となる。

バックライト消灯時のリセット期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ｂを経由して第２蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１７（ａ））、電位Ｖｉｎｔｂは所定レベルにリセットされる。

バックライト消灯時の蓄積期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときにフォトダイオードＤ１に光が入射すると、第２蓄積ノードからトランジスタＴ１ｂとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第２蓄積ノードから電荷が引き抜かれる（図１７（ｂ））。したがって、電位Ｖｉｎｔｂは、この期間（バックライト３の消灯期間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔａは変化しない。

バックライト点灯時のリセット期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ａを経由して第１蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１７（ｃ））、電位Ｖｉｎｔａは所定レベルにリセットされる。

バックライト点灯時の蓄積期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときにフォトダイオードＤ１に光が入射すると、第１蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第１蓄積ノードから電荷が引き抜かれる（図１７（ｄ））。したがって、電位Ｖｉｎｔａは、この期間（バックライト３の点灯期間）に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔｂは変化しない。

保持期間では、クロック信号ＣＬＫａ、ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。このときにフォトダイオードＤ１に光が入射しても、トランジスタＴ１ａ、Ｔ１ｂはオフしており、フォトダイオードＤ１とトランジスタＭ１ａ、Ｍ１ｂのゲートの間は電気的に遮断されているので、電位Ｖｉｎｔａ、Ｖｉｎｔｂは変化しない（図１７（ｅ））。

読み出し期間では、クロック信号ＣＬＫａ、ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオフする。このときに電位Ｖｉｎｔａ、Ｖｉｎｔｂは、読み出し信号ＲＷＳの電位の上昇分だけ上昇し、トランジスタＭ１ａのドレイン−ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れ、トランジスタＭ１ｂのドレイン−ソース間に電位Ｖｉｎｔｂに応じた量の電流Ｉｂが流れる（図１７（ｆ））。電流Ｉａは出力線ＯＵＴａを経由してソースドライバ回路６に入力され、電流Ｉｂは出力線ＯＵＴｂを経由してソースドライバ回路６に入力される。

以上に示すように、本実施形態に係る画素回路３０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。

画素回路３０によれば、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂと同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響をキャンセルして、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。

（第４の実施形態）
図１９は、本発明の第４の実施形態に係る画素回路の回路図である。図１９に示す画素回路４０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ａ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１９では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路４０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。

図１９に示すように、トランジスタＴ１ａ、Ｔ２ａのゲートはクロック線ＣＬＫａに接続され、トランジスタＴ２ａ、Ｔ２ｂのゲートはクロック線ＣＬＫｂに接続される。トランジスタＴ２ａ、Ｔ２ｂのソースはリセット線ＲＳＴに接続され、ドレインはフォトダイオードＤ１のアノードに接続される。フォトダイオードＤ１のカソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路４０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。

図２０は、１回駆動を行う場合の画素回路４０の動作を示す図である。１回駆動を行う場合、画素回路４０は、１フレーム期間に（ａ）バックライト消灯時のリセット、（ｂ）バックライト消灯時の蓄積、（ｃ）バックライト点灯時のリセット、（ｄ）バックライト点灯時の蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。１回駆動を行う場合の画素回路４０の信号波形図は、第３の実施形態と同じである（図１８）。画素回路４０は、トランジスタＴ２ａ、Ｔ２ｂがそれぞれトランジスタＴ１ａ、Ｔ２ａと同じタイミングでオン／オフする点を除き、第３の実施形態に係る画素回路３０と同様に動作する。

以上に示すように、本実施形態に係る画素回路４０は、第２の実施形態に係る第１および第２画素回路２０ａ、２０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。フォトダイオードＤ１のアノードは、第１画素回路相当部分に含まれるトランジスタＴ２ａのドレインと、第２画素回路相当部分に含まれるトランジスタＴ２ｂのドレインに接続される。

画素回路４０によれば、第２の実施形態に係る第１および第２画素回路２０ａ、２０ｂと同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、第２の実施形態と同様に、トランジスタＴ１ａ、Ｔ１ｂを流れるリーク電流を削減し、第１および第２蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響をキャンセルして、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。

（第５の実施形態）
図２１は、本発明の第５の実施形態に係る画素回路の回路図である。図２１に示す画素回路５０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１は、Ｎ型ＴＦＴである。図２１では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路５０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤ、および、出力線ＯＵＴに接続される。

図２１に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースとトランジスタＭ１のゲートに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続される。コンデンサＣ１ａは、トランジスタＴ１ａのドレインと読み出し線ＲＷＳの間に設けられる。コンデンサＣ１ｂは、トランジスタＴ１ｂのドレインと読み出し線ＲＷＳの間に設けられる。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。画素回路５０では、トランジスタＴ１ａのドレインに接続されたノードが第１蓄積ノードとなり、トランジスタＴ１ｂのドレインに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１は読み出しトランジスタとして機能する。

図２２は、１回駆動を行う場合の画素回路５０の動作を示す図である。１回駆動を行う場合、画素回路５０は、１フレーム期間に（ａ）バックライト消灯時のリセット、（ｂ）バックライト消灯時の蓄積、（ｃ）バックライト点灯時のリセット、（ｄ）バックライト点灯時の蓄積、（ｅ）保持、（ｆ）読み出し直前の初期化、（ｇ）バックライト消灯時光量の読み出し、および、（ｈ）バックライト点灯時光量の読み出しを行う。読み出し直前の初期化は、バックライト消灯時光量の読み出しの前と、バックライト点灯時光量の読み出しの前に合わせて２回行われる。

図２３は、１回駆動を行う場合の画素回路５０の信号波形図である。図２３において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＴ１ａのドレイン電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＴ１ｂのドレイン電位）を表す。図２３では、時刻ｔ１〜時刻ｔ２がバックライト消灯時のリセット期間、時刻ｔ２〜時刻ｔ３がバックライト消灯時の蓄積期間、時刻ｔ４〜時刻ｔ５がバックライト点灯時のリセット期間、時刻ｔ５〜時刻ｔ６がバックライト点灯時の蓄積期間、時刻ｔ３〜時刻ｔ４と時刻ｔ６〜時刻ｔ７が保持期間、時刻ｔ７〜時刻ｔ８と時刻ｔ１１〜時刻ｔ１２が読み出し直前の初期化期間、時刻ｔ９〜時刻ｔ１０がバックライト消灯時光量の読み出し期間、時刻ｔ１３〜時刻ｔ１４がバックライト点灯時光量の読み出し期間となる。

バックライト消灯時のリセット期間、バックライト消灯時の蓄積期間、バックライト点灯時のリセット期間、バックライト点灯時の蓄積期間、および、保持期間では、画素回路５０は、第３の実施形態に係る画素回路３０と同様に動作する（図２２（ａ）〜（ｅ））。

読み出し直前の初期化期間では、クロック信号ＣＬＫａ、ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１を経由して、フォトダイオードＤ１のカソードに接続されたノードＮ１に電流（フォトダイオードＤ１の順方向電流）が流れ（図２２（ｆ））、ノードＮ１の電位は所定レベルにリセットされる。

バックライト消灯時光量の読み出し期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときに電位Ｖｉｎｔｂは読み出し信号ＲＷＳの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路に相当する部分の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴを駆動する（図２２（ｇ））。

バックライト点灯時光量の読み出し期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときに電位Ｖｉｎｔａは読み出し信号ＲＷＳの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路に相当する部分の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇し、トランジスタＭ１ａは電位Ｖｉｎｔａに応じて出力線ＯＵＴを駆動する（図２２（ｈ））。

以上に示すように、本実施形態に係る画素回路５０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間でフォトダイオードＤ１とトランジスタＭ１（読み出しトランジスタ）を共有した構成を有する。共有されたトランジスタＭ１のゲート（制御端子）は、共有されたフォトダイオードＤ１の一端と、第１画素回路相当部分に含まれるトランジスタＴ１ａの一端と、第２画素回路相当部分に含まれるトランジスタＴ１ｂの一端とに接続される。このようにトランジスタＭ１のゲートは、トランジスタＴ１ａ、Ｔ１ｂを介して第１および第２の蓄積ノードに電気的に接続可能に構成される。

画素回路５０によれば、第３の実施形態に係る画素回路３０と同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、第３の実施形態と同様の効果が得られる。また、２種類の画素回路間でトランジスタＭ１を共有することにより、トランジスタＭ１の閾値特性のばらつきの影響をキャンセルして、バックライト点灯時の光量とバックライト消灯時の光量の差を正確に求めることができる。

（第６の実施形態）
図２４は、本発明の第６の実施形態に係る画素回路の回路図である。図２４に示すように、第１画素回路６０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路６０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴである。

第１画素回路６０ａでは、トランジスタＴ１ａのソースはリセット線ＲＳＴａに接続され、ゲートはクロック線ＣＬＫａに接続され、ドレインはフォトダイオードＤ１ａのアノードに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路６０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路６０ｂは、第１画素回路６０ａと同じ構成を有する。図２５は、第１画素回路６０ａのレイアウト図である。図２５の説明は、第１の実施形態と同じである。

図２６は、連続駆動を行う場合の第１および第２画素回路６０ａ、６０ｂの動作を示す図である。連続駆動を行う場合、第１および第２画素回路６０ａ、６０ｂは、１フレーム期間に（ａ）リセット、（ｂ）バックライト点灯時の蓄積と保持、（ｃ）バックライト消灯時の蓄積と保持、および、（ｄ）読み出しを行う。バックライト点灯時の蓄積と保持、および、バックライト消灯時の蓄積と保持は、１フレーム期間に４回ずつ行われる。

図２７は、連続駆動を行う場合の第１および第２画素回路６０ａ、６０ｂの信号波形図である。図２７において、Ｖｉｎｔａは第１画素回路６０ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２画素回路６０ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。図２７では、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積および保持期間、時刻ｔ３〜時刻ｔ４が読み出し期間となる。

リセット期間では、クロック信号ＣＬＫａ、ＣＬＫｂはハイレベル、読み出し信号ＲＷＳａ、ＲＷＳｂはローレベル、リセット信号ＲＳＴａ、ＲＳＴｂはリセット用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオンする。したがって、第１画素回路６０ａではリセット線ＲＳＴａからトランジスタＴ１ａとフォトダイオードＤ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ、第２画素回路６０ｂではリセット線ＲＳＴｂからトランジスタＴ１ｂとフォトダイオードＤ１ｂを経由して蓄積ノードに電流（フォトダイオードＤ１ｂの順方向電流）が流れる（図２６（ａ））。これにより、電位Ｖｉｎｔａ、Ｖｉｎｔｂは所定レベルにリセットされる。

蓄積および保持期間では、リセット信号ＲＳＴａ、ＲＳＴｂと読み出し信号ＲＷＳａ、ＲＷＳｂはローレベルになり、クロック信号ＣＬＫａ、ＣＬＫｂは４回ずつハイレベルとローレベルになる。クロック信号ＣＬＫａがハイレベルで、クロック信号ＣＬＫｂがローレベルである間、トランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときにフォトダイオードＤ１ａに光が入射すると、第１画素回路６０ａの蓄積ノードからフォトダイオードＤ１ａとトランジスタＴ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる。また、このときにフォトダイオードＤ１ｂに光が入射しても、第２画素回路６０ｂではフォトダイオードＤ１ｂのフォト電流は流れない（図２６（ｂ））。したがって、電位Ｖｉｎｔａはこの期間（バックライト３の点灯期間）に入射した光の量に応じて下降し、電位Ｖｉｎｔｂは変化しない。

一方、クロック信号ＣＬＫａがローレベルで、クロック信号ＣＬＫｂがハイレベルである間、トランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときにフォトダイオードＤ１ｂに光が入射すると、第２画素回路６０ｂの蓄積ノードからフォトダイオードＤ１ｂとトランジスタＴ１ｂを経由してリセット線ＲＳＴｂに電流（フォトダイオードＤ１ｂのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる。また、このときにフォトダイオードＤ１ａに光が入射しても、第１画素回路６０ａではフォトダイオードＤ１ａのフォト電流は流れない（図２６（ｃ））。したがって、電位Ｖｉｎｔｂはこの期間（バックライト３の消灯期間）に入射した光の量に応じて下降し、電位Ｖｉｎｔａは変化しない。

読み出し期間では、クロック信号ＣＬＫａ、ＣＬＫｂとリセット信号ＲＳＴａ、ＲＳＴｂはローレベル、読み出し信号ＲＷＳａ、ＲＷＳｂは読み出し用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオフする。このときに電位Ｖｉｎｔａは読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路６０ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇し、トランジスタＭ１ａは電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する。同様に、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路６０ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する（図２６（ｄ））。

以上に示すように、本実施形態に係る第１画素回路６０ａは、第１の実施形態に係る第１画素回路１０ａと同じ構成要素を含んでいる。ただし、第１画素回路６０ａでは、フォトダイオードＤ１ａは蓄積ノードとトランジスタＴ１ａの一端との間に設けられ、トランジスタＴ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、バックライト点灯時の検知期間でオンする。第２画素回路６０ｂは第１画素回路６０ａと同様の構成を有し、第２画素回路６０ｂに含まれるトランジスタＴ１ｂはバックライト消灯時の検知期間でオンする。

このようにフォトダイオードＤ１ａを流れる電流の経路上にバックライト点灯時の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上にバックライト消灯時の検知期間でオンするトランジスタＴ１ｂを設けることにより、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路６０ａと、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路６０ｂとを構成することができる。これにより、第１の実施形態と同様の効果が得られる。

（第７の実施形態）
図２８は、本発明の第７の実施形態に係る画素回路の回路図である。図２８に示すように、第１画素回路７０ａは、トランジスタＴ１ａ、Ｔ２ａ、Ｔ３ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路７０ｂは、トランジスタＴ１ｂ、Ｔ２ｂ、Ｔ３ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ３ａ、Ｍ１ａ、Ｔ１ｂ、Ｔ３ｂ、Ｍ１ｂはＮ型ＴＦＴ、トランジスタＴ２ａ、Ｔ２ｂはＰ型ＴＦＴである。第１画素回路７０ａと第２画素回路７０ｂには、ハイレベル電位ＶＤＤＰが供給される。

第１画素回路７０ａでは、トランジスタＴ１ａ、Ｔ２ａのゲートは、クロック線ＣＬＫａに接続される。トランジスタＴ１ａのソースはリセット線ＲＳＴａに接続され、ドレインはフォトダイオードＤ１ａのアノードとトランジスタＴ２ａのドレインに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。トランジスタＴ３ａのドレインには電位ＶＤＤＰが印加され、ゲートはトランジスタＭ１ａのゲートに接続され、ソースはトランジスタＴ２ａのソースに接続される。第１画素回路７０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路７０ｂは、第１画素回路７０ａと同じ構成を有する。

図２９Ａおよび図２９Ｂは、第１画素回路７０ａのレイアウト図である。これらの図面の説明は、以下の点を除き、第１の実施形態と同じである。図２９Ｂに示すレイアウトでは、レイアウト面を覆うシールドＳＨ（透明電極：太破線で示す）に電位ＶＤＤＰが印加され、シールドＳＨとソース配線層を接続する箇所にコンタクト（黒円で示す）が設けられる。

図３０は、連続駆動を行う場合の第１および第２画素回路７０ａ、７０ｂの動作を示す図である。連続駆動を行う場合、第１および第２画素回路７０ａ、７０ｂは、１フレーム期間に（ａ）リセット、（ｂ）バックライト点灯時の蓄積と保持、（ｃ）バックライト消灯時の蓄積と保持、および、（ｄ）読み出しを行う。バックライト点灯時の蓄積と保持、および、バックライト消灯時の蓄積と保持は、１フレーム期間に４回ずつ行われる。連続駆動を行う場合の第１および第２画素回路７０ａ、７０ｂの信号波形図は、第６の実施形態と同じである（図２７）。

第１および第２画素回路７０ａ、７０ｂは、以下の点を除き、第６の実施形態に係る第１および第２画素回路６０ａ、６０ｂと同様に動作する。トランジスタＴ２ａは、クロック信号ＣＬＫａがハイレベルのときにはオフし、クロック信号ＣＬＫａがローレベルのときにはオンする。トランジスタＴ２ｂは、クロック信号ＣＬＫｂがハイレベルのときにはオフし、クロック信号ＣＬＫｂがローレベルのときにはオンする。

蓄積および保持期間において、クロック信号ＣＬＫｂがハイレベルからローレベルに変化すると、トランジスタＴ２ｂはオフからオンに変化する。この瞬間に、フォトダイオードＤ１ｂのアノードに接続されたノードＮｂは、トランジスタＴ２ｂ、Ｔ３ｂを介して、トランジスタＭ１ｂのゲート電位Ｖｉｎｔｂに応じた電位で充電される（図３０（ｂ）の白矢印）。このため、クロック信号ＣＬＫｂがハイレベルからローレベルに変化したときに、フォトダイオードＤ１ｂを流れる電流は直ちに遮断される。

一方、蓄積および保持期間において、クロック信号ＣＬＫａがハイレベルからローレベルに変化すると、トランジスタＴ２ａはオフからオンに変化する。この瞬間に、フォトダイオードＤ１ａのアノードに接続されたノードＮａは、トランジスタＴ２ａ、Ｔ３ａを介して、トランジスタＭ１ａのゲート電位Ｖｉｎｔａに応じた電位で充電される（図３０（ｃ）の白矢印）。このため、クロック信号ＣＬＫａがハイレベルからローレベルに変化したときに、フォトダイオードＤ１ａを流れる電流は直ちに遮断される。

以上に示すように、本実施形態に係る第１画素回路７０ａは、第６の実施形態に係る第１画素回路６０ａに、一端がフォトダイオードＤ１ａのアノード（トランジスタＴ１ａ側の端子）に接続され、クロック信号ＣＬＫａに従いオン／オフするトランジスタＴ２ａ（第１スイッチング素子）と、トランジスタＴ２ａのソースに蓄積ノードの電位に応じた電位を与えるトランジスタＴ３ａ（第２スイッチング素子）とを追加したものである。トランジスタＴ２ａは、クロック信号ＣＬＫａがローレベルのときに（バックライト点灯時の検知期間以外で）オンする。第２画素回路６０ｂは第１画素回路６０ａと同様の構成を有し、第２画素回路７０ｂに含まれるトランジスタＴ２ｂはクロック信号ＣＬＫｂがローレベルのときに（バックライト消灯時の検知期間以外で）オンする。

第１および第２画素回路７０ａ、７０ｂによれば、第６の実施形態に係る第１および第２画素回路６０ａ、６０ｂと同様に、バックライト点灯時の光量とバックライト消灯時の光量を検知することができる。これにより、第１の実施形態と同様の効果が得られる。また、クロック信号ＣＬＫａが変化したときに、フォトダイオードＤ１ａの蓄積ノードと反対側の端子に蓄積ノードの電位に応じた電位を印加することにより、フォトダイオードＤ１ａに流れる電流を直ちに遮断し、検出精度を高くすることができる。第２画素回路７０ｂについても、同様の効果が得られる。

（実施形態の変形例）
本発明の各実施形態については、以下に示す変形例を構成することができる。図３１Ａ〜図３１Ｈは、それぞれ、第１の実施形態の第１〜第８変形例に係る画素回路の回路図である。図３１Ａ〜図３１Ｈに示す第１画素回路１１ａ〜１８ａは、第１の実施形態に係る第１画素回路１０ａに対して以下の変形を行うことにより得られる。第２画素回路１１ｂ〜１８ｂは、第１の実施形態に係る第２画素回路１０ｂに対して同じ変形を行うことにより得られる。

図３１Ａに示す第１画素回路１１ａは、第１画素回路１０ａに含まれるコンデンサＣ１をＰ型ＴＦＴであるトランジスタＴＣａに置換したものである。第１画素回路１１ａでは、トランジスタＴＣａのドレインはトランジスタＴ１ａのドレインに接続され、ソースはトランジスタＭ１ａのゲートに接続され、ゲートは読み出し線ＲＷＳａに接続される。このように接続されたトランジスタＴＣａは、読み出し線ＲＷＳａに読み出し用のハイレベルが印加されたときに、元の画素回路よりも蓄積ノードの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードの電位と弱い光が入射したときの蓄積ノードの電位との差を増幅して、画素回路１１ａの感度を向上させることができる。第２〜第７の実施形態について同様の変形を行うと、図３６Ａに示す画素回路２１ａ、２１ｂ、図３７Ａに示す画素回路３１、図３８Ａに示す画素回路４１、図３９Ａに示す画素回路５１、図４０Ａに示す画素回路６１ａ、６１ｂ、および、図４１Ａに示す画素回路７１ａ、７１ｂが得られる。

図３１Ｂに示す第１画素回路１２ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１をフォトトランジスタＴＤａに置換したものである。これにより、第１画素回路１２ａに含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、第１画素回路１２ａを製造することができる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｂに示す画素回路２２ａ、２２ｂ、図３７Ｂに示す画素回路３２、図３８Ｂに示す画素回路４２、図３９Ｂに示す画素回路５２、図４０Ｂに示す画素回路６２ａ、６２ｂ、および、図４１Ｂに示す画素回路７２ａ、７２ｂが得られる。なお、図４１Ｂに示す画素回路７２ａでは、Ｐ型トランジスタＴ２ａをＮ型トランジスタＴ７ａに置換し、トランジスタＴ７ａのゲートをクロック信号ＣＬＫａの否定信号を伝搬するクロック線ＣＬＫＢａに接続する必要がある。

図３１Ｃに示す第１画素回路１３ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１ａを逆に接続したものである。第１画素回路１３ａには、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴａが供給される。フォトダイオードＤ１ａのカソードはリセット線ＲＳＴａに接続され、アノードはトランジスタＴ１ａのドレインに接続される。これにより、画素回路のバリエーションが得られる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｃに示す画素回路２３ａ、２３ｂ、図３７Ｃに示す画素回路３３、図３８Ｃに示す画素回路４３、図３９Ｃに示す画素回路５３、図４０Ｃに示す画素回路６３ａ、６３ｂ、および、図４１Ｃに示す画素回路７３ａ、７３ｂが得られる。

図３１Ｄに示す第１画素回路１４ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１ａを逆に接続し、コンデンサＣ１ａを削除したものである。第１画素回路１４ａには、第１画素回路１３ａと同様のリセット信号ＲＳＴａが供給される。ただし、リセット信号ＲＳＴａは、読み出し時には読み出し用のハイレベルになる。リセット信号ＲＳＴａが読み出し用のハイレベルになると、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）が上昇し、トランジスタＭ１ａには蓄積ノードの電位に応じた電流が流れる。このように第１画素回路１４ａは、コンデンサＣ１ａを備えていない。したがって、コンデンサＣ１ａの分だけ開口率を大きくして、画素回路の感度を向上させることができる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｄに示す画素回路２４ａ、２４ｂ、図３７Ｄに示す画素回路３４、図３８Ｄに示す画素回路４４、図３９Ｄに示す画素回路５４、図４０Ｄに示す画素回路６４ａ、６４ｂ、および、図４１Ｄに示す画素回路７４ａ、７４ｂが得られる。

図３１Ｅに示す第１画素回路１５ａは、第１画素回路１０ａにトランジスタＴＳａを追加したものである。トランジスタＴＳａは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。第１画素回路１５ａでは、トランジスタＭ１ａのソースは、トランジスタＴＳａのドレインに接続される。トランジスタＴＳａのソースは出力線ＯＵＴａに接続され、ゲートは選択線ＳＥＬａに接続される。選択信号ＳＥＬａは、第１画素回路１５ａから読み出しを行うときにハイレベルになる。これにより、画素回路のバリエーションが得られる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｅに示す画素回路２５ａ、２５ｂ、図３７Ｅに示す画素回路３５、図３８Ｅに示す画素回路４５、図３９Ｅに示す画素回路５５、図４０Ｅに示す画素回路６５ａ、６５ｂ、図４１Ｅに示す画素回路７５ａ、７５ｂが得られる。

図３２は、１回駆動を行う場合の第１画素回路１５ａの動作を示す図である。図３３は、１回駆動を行う場合の第１画素回路１５ａの信号波形図である。読み出し以外のときには、選択信号ＳＥＬａはローレベルになり、トランジスタＴＳａはオフし、第１画素回路１５ａは第１画素回路１０ａと同様に動作する（図３２（ａ）〜（ｃ））。読み出し時には、選択信号ＳＥＬａはハイレベルになり、トランジスタＴＳａはオンする。このとき、トランジスタＭ１ａのドレイン−ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れる（図３２（ｄ））。

図３１Ｆに示す第１画素回路１６ａは、第１画素回路１０ａにトランジスタＴＲａを追加したものである。トランジスタＴＲａは、Ｎ型ＴＦＴであり、リセット用スイッチング素子として機能する。第１画素回路１６ａでは、トランジスタＴＲａのソースにはローレベル電位ＶＳＳが印加され、ドレインはトランジスタＭ１ａのゲートに接続され、ゲートはリセット線ＲＳＴａに接続される。また、フォトダイオードＤ１ａのアノードにはローレベル電位ＣＯＭが印加される。これにより、画素回路のバリエーションが得られる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｆに示す画素回路２６ａ、２６ｂ、図３７Ｆに示す画素回路３６、図３８Ｆに示す画素回路４６、図３９Ｆに示す画素回路５６、図４０Ｆに示す画素回路６６ａ、６６ｂ、図４１Ｆに示す画素回路７６ａ、７６ｂが得られる。

図３４は、１回駆動を行う場合の第１画素回路１６ａの動作を示す図である。リセット時には、リセット信号ＲＳＴａはハイレベルになり、トランジスタＴＲａはオンし、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）はローレベル電位ＶＳＳにリセットされる（図３４（ａ））。リセット以外のときには、リセット信号ＲＳＴａはローレベルになり、トランジスタＴＲａはオフする（図３４（ｂ）〜（ｄ））。

図３１Ｇに示す第１画素回路１７ａは、第１画素回路１０ａに上記トランジスタＴＳａ、ＴＲａを追加したものである。トランジスタＴＳａ、ＴＲａの接続形態は、第１画素回路１５ａ、１６ａと同じである。ただし、第１画素回路１７ａでは、トランジスタＴＲａのドレインにハイレベル電位ＶＤＤが印加される。これにより、画素回路のバリエーションが得られる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｇに示す画素回路２７ａ、２７ｂ、図３７Ｇに示す画素回路３７、図３８Ｇに示す画素回路４７、図３９Ｇに示す画素回路５７、図４０Ｇに示す画素回路６７ａ、６７ｂ、図４１Ｇに示す画素回路７７ａ、７７ｂが得られる。

図３５は、１回駆動を行う場合の第１画素回路１７ａの動作を示す図である。リセット時には、リセット信号ＲＳＴａはハイレベルになり、トランジスタＴＲａはオンし、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）はハイレベル電位ＶＤＤにリセットされる（図３５（ａ））。読み出し時には、選択信号ＳＥＬａはハイレベルになり、トランジスタＴＳａはオンする。このとき、トランジスタＭ１ａのドレイン−ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れる（図３５（ｄ））。リセットおよび読み出し以外のときには、リセット信号ＲＳＴａと選択信号ＳＥＬａは、ローレベルになる（図３５（ｂ）および（ｃ））。

図３１Ｈに示す第１画素回路１８ａは、第１画素回路１０ａにフォトダイオードＤ２ａを追加したものである。フォトダイオードＤ２ａは、遮光され、参照用光センサとして機能する。フォトダイオードＤ２ａのアノードは、フォトダイオードＤ１ａのカソード、および、トランジスタＴ１ａのソースに接続され、カソードには所定の電位ＶＣが印加される。電位ＶＣは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＤ２ａには暗電流が流れるので、フォトダイオードの温度補償を行うことができる。第２〜第７の実施形態について同様の変形を行うと、図３６Ｈに示す画素回路２８ａ、２８ｂ、図３７Ｈに示す画素回路３８ｐ、図３８Ｈに示す画素回路４８、図３９Ｈに示す画素回路５８、図４０Ｈに示す画素回路６８ａ、６８ｂ、図４１Ｈに示す画素回路７８ａ、７８ｂが得られる。

また、図３６Ｈに示す画素回路２８ａ、２８ｂにおいて、電位ＶＣを有する配線とフォトダイオードＤ２ａ、Ｄ２ｂのカソードの間にそれぞれトランジスタＴ３ａ、Ｔ３ｂを追加することにより、図３６Ｉに示す画素回路２８ｃ、２８ｄを構成することができる。また、図３７Ｈに示す画素回路３８ｐに対して、リセット線ＲＳＴとフォトダイオードＤ１のアノードの間、および、電位ＶＣを有する配線とフォトダイオードＤ２のカソードの間にそれぞれトランジスタＴ２、Ｔ３を追加することにより、図３７Ｉに示す画素回路３８ｑを構成することができる。トランジスタＴ２、Ｔ３のゲートは、クロック信号ＣＬＫａ、ＣＬＫｂの少なくとも一方がハイレベルのときにハイレベルになる信号を伝搬するクロック線ＣＬＫＸに接続される。

図３７Ｊに示す画素回路３９は、画素回路３０にトランジスタＴ２を追加したものである。トランジスタＴ２は、Ｎ型ＴＦＴで、保持トランジスタとして機能する。トランジスタＴ２のゲートは、クロック信号ＣＬＫａ、ＣＬＫｂの少なくとも一方がハイレベルのときにハイレベルになる信号を伝搬するクロック線ＣＬＫＸに接続される。画素回路３９は、図３８Ａに示す画素回路４１において、トランジスタＴ２ａ、Ｔ２ｂをトランジスタＴ２に置換することによっても得られ、画素回路４１と同様に動作する。

また、第１〜第７の実施形態については、上述した変形をその性質に反しない限り任意に組み合わせて、各種の変形例を構成することができる。

以上に示すように、本発明の実施形態およびその変形例に係る表示装置によれば、バックライト点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、バックライト消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とを別個に設けることにより、センサ画素回路の外部で２種類の光量の差を求め、バックライト点灯時の光量とバックライト消灯時の光量の差を検知できるので、従来の課題を解決し、光環境に依存しない入力機能を提供することができる。

なお、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを１フレーム期間に１回あるいは複数回、点灯および消灯させてもよい。あるいは、表示用の可視光バックライトとは別に、光検知用の赤外光バックライトを表示装置に設けてもよい。このような表示装置では、可視光バックライトを常に点灯させて、赤外光バックライトだけを１フレーム期間に１回あるいは複数回、点灯および消灯させてもよい。

本発明の表示装置は、光環境に依存しない入力機能を有するという特徴を有するので、表示パネルに複数の光センサを設けた各種の表示装置に利用することができる。

１…表示制御回路
２…表示パネル
３…バックライト
４…画素領域
５…ゲートドライバ回路
６…ソースドライバ回路
７…センサロウドライバ回路
８…表示画素回路
９…センサ画素回路
１０〜１８、２０〜２８、３０〜４８、５０〜５８、６０〜６８、７０〜７８…画素回路

Claims (15)

1. 画素領域に複数の光センサを配置した表示装置であって、
   複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、
   前記センサ画素回路に対して、光源点灯時の検知期間と光源消灯時の検知期間とを示す制御信号を出力する駆動回路とを備え、
   前記センサ画素回路には、
   前記制御信号に従い、光源点灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路と、
   前記制御信号に従い、光源消灯時の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路とが含まれていることを特徴とする、表示装置。
2. 前記第１および第２センサ画素回路は、
   １個の光センサと、
   検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
   前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
   前記光センサを流れる電流の経路上に設けられ、前記制御信号に従いオン／オフする保持用スイッチング素子とを含み、
   前記第１センサ画素回路に含まれる保持用スイッチング素子は光源点灯時の検知期間でオンし、前記第２センサ画素回路に含まれる保持用スイッチング素子は光源消灯時の検知期間でオンすることを特徴とする、請求項１に記載の表示装置。
3. 前記第１および第２センサ画素回路では、
   前記保持用スイッチング素子は前記蓄積ノードと前記光センサの一端との間に設けられ、
   前記光センサの他端はリセット線に接続されていることを特徴とする、請求項２に記載の表示装置。
4. 前記第１および第２センサ画素回路は、前記保持用スイッチング素子として、
   前記蓄積ノードと前記光センサの一端との間に設けられた第１保持用スイッチング素子と、
   リセット線と前記光センサの他端との間に設けられた第２保持用スイッチング素子とを含む、請求項２に記載の表示装置。
5. 前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
   前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されていることを特徴とする、請求項３に記載の表示装置。
6. 前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
   前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる第１保持用スイッチング素子の一端に接続され、他端は前記第１および第２センサ画素回路にそれぞれ含まれる第２保持用スイッチング素子の一端に接続されていることを特徴とする、請求項４に記載の表示装置。
7. 前記第１および第２センサ画素回路は、２種類の回路間で１個の読み出しトランジスタを共有し、
   前記共有された読み出しトランジスタの制御端子は、前記共有された光センサの一端と、前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端とに接続されていることを特徴とする、請求項５に記載の表示装置。
8. 前記第１および第２センサ画素回路では、
   前記光センサは前記蓄積ノードと前記保持用スイッチング素子の一端との間に設けられ、
   前記保持用スイッチング素子の他端はリセット線に接続されていることを特徴とする、請求項２に記載の表示装置。
9. 前記第１および第２センサ画素回路は、
   一端が前記光センサの前記保持用スイッチング素子側の端子に接続され、前記制御信号に従いオン／オフする第１スイッチング素子と、
   前記第１スイッチング素子の他端に前記蓄積ノードの電位に応じた電位を与える第２スイッチング素子とをさらに含み、
   前記第１センサ画素回路に含まれる第１スイッチング素子は光源点灯時の検知期間以外でオンし、前記第２センサ画素回路に含まれる第１スイッチング素子は光源消灯時の検知期間以外でオンすることを特徴とする、請求項８に記載の表示装置。
   
10. 前記センサ画素回路は、前記蓄積ノードと読み出し線との間に設けられたコンデンサをさらに含む、請求項２に記載の表示装置。
11. 前記表示パネルは、前記第１および第２センサ画素回路の出力信号を伝搬する複数の出力線をさらに含み、
    前記第１および第２センサ画素回路は、種類ごとに異なる出力線に接続されていることを特徴とする、請求項２に記載の表示装置。
12. 前記第１センサ画素回路の出力信号と前記第２センサ画素回路の出力信号との差を求める差分回路をさらに備えた、請求項１１に記載の表示装置。
13. 前記駆動回路は、前記制御信号として、１フレーム期間に１回、光源点灯時の検知期間を示す信号と、１フレーム期間に１回、光源消灯時の検知期間を示す信号とを別個に出力することを特徴とする、請求項２に記載の表示装置。
14. 前記駆動回路は、前記制御信号として、１フレーム期間に複数回ずつ光源点灯時の検知期間と光源消灯時の検知期間とを示す信号を出力することを特徴とする、請求項２に記載の表示装置。
15. 表示装置の画素領域に配置されるセンサ画素回路であって、
    １個の光センサと、
    検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
    前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
    前記光センサを流れる電流の経路上に設けられ、光源点灯時の検知期間および光源消灯時の検知期間のいずれか一方でオンする保持用スイッチング素子とを備えた、センサ画素回路。

Images