WO2011065555A1 - 表示装置 - Google Patents

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WO2011065555A1
WO2011065555A1 PCT/JP2010/071319 JP2010071319W WO2011065555A1 WO 2011065555 A1 WO2011065555 A1 WO 2011065555A1 JP 2010071319 W JP2010071319 W JP 2010071319W WO 2011065555 A1 WO2011065555 A1 WO 2011065555A1
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sensor pixel
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period
light
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PCT/JP2010/071319
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奈留 臼倉
加藤　浩巳
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シャープ株式会社
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Definitions

  • the present invention relates to a display device, and more particularly to a display device in which a plurality of photosensors are arranged in a pixel region.
  • a method of providing a plurality of optical sensors on a display panel and providing an input function such as a touch panel, a pen input, and a scanner is known for display devices.
  • an input function such as a touch panel, a pen input, and a scanner.
  • a method is also known in which a component that depends on the light environment is removed from a signal detected by an optical sensor and a signal to be originally input is obtained.
  • the backlight blinks once in one frame period, and the amount of light in the backlight lighting period in one frame period. It is described that the light receiving elements are reset and read out in a line-sequential manner so that the amount of light in the backlight off period is obtained from all the light receiving elements.
  • FIG. 24 is a diagram showing the lighting and extinguishing timings of the backlight described in Japanese Patent No. 4072732 and the resetting and reading timings of the light receiving elements.
  • the backlight is turned on in the first half of one frame period and turned off in the second half.
  • the light receiving elements are reset line-sequentially (solid line arrows), and then reading from the light-receiving elements is line-sequentially (dashed line arrows). Even during the backlight off period, the light receiving element is reset and read out in the same manner.
  • Japanese Patent No. 3521187 describes a solid-state imaging device having a unit light receiving section shown in FIG.
  • the unit light receiving unit shown in FIG. 25 includes one photoelectric conversion unit PD and two charge storage units C1 and C2.
  • the first sample gate SG1 is turned on, and the charge generated by the photoelectric conversion unit PD is stored in the first charge storage unit C1.
  • the second sample gate SG2 is turned on, and the charges generated by the photoelectric conversion unit PD are accumulated in the second charge accumulation unit C2.
  • a display device in which a plurality of photosensors are provided on a display panel, readout from the photosensors is performed in a line sequential manner.
  • the backlight for the mobile device is turned on at the same time as the entire screen and turned off at the same time.
  • the input / output device described in Japanese Patent No. 4072732 blinks the backlight once in one frame period, performs reset and readout in a period that does not overlap in the backlight lighting period, and overlaps reset and readout in the backlight off period. Do it in a period not to be. For this reason, it is necessary to perform reading from the light receiving element within a 1 ⁇ 4 frame period (for example, within 1/240 seconds when the frame rate is 60 frames / second). However, it is actually quite difficult to perform such high-speed reading.
  • an object of the present invention is to solve the above-mentioned problems and to provide a display device having an input function that does not depend on the light environment.
  • a display device disclosed herein is a display device in which a plurality of photosensors are arranged in a display region, and a display panel including a plurality of display pixel circuits and a plurality of sensor pixel circuits; A sensor signal processing circuit for processing an output from the sensor pixel circuit, a light source provided on a back surface of the display panel, a light shielding film provided between the sensor pixel circuit and the light source, and the photosensor.
  • a light source controller that provides a period during which the light source is turned on and a period during which the light source is turned off, and a period during which the light source is turned on for the sensor pixel circuit are included.
  • a first control signal indicating a first detection period and a second control signal indicating a second detection period not including a period during which the light source is lit are output, and a reset signal for the sensor pixel circuit is output.
  • Drive circuit for reading and reading, output from the sensor pixel circuit based on the charge accumulated according to the incident light in the first detection period, and accumulation according to the incident light in the second detection period
  • a difference circuit for obtaining a difference from the output from the sensor pixel circuit based on the generated charge.
  • the length of the first detection period is equal to the length of the second detection period, the light source is turned off at the beginning of the first detection period, and the light source is turned on in the middle of the first detection period.
  • the difference circuit in the difference circuit, the output from the sensor pixel circuit based on the charge accumulated according to the incident light in the first detection period including the period in which the light source is lit, and the light source is lit.
  • the difference from the output from the sensor pixel circuit based on the charge accumulated in accordance with the incident light in the second detection period that does not include the period is calculated.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an arrangement of sensor pixel circuits in a display panel included in the display device shown in FIG.
  • FIG. 3 is a diagram showing the timing of turning on and off the backlight and the reset and readout timing for the sensor pixel circuit in the display device shown in FIG.
  • FIG. 4 is a signal waveform diagram of the display panel included in the display device shown in FIG.
  • FIG. 5 is a diagram showing a schematic configuration of a sensor pixel circuit included in the display device shown in FIG.
  • FIG. 6 is a circuit diagram of the sensor pixel circuit according to the first embodiment of the present invention.
  • FIG. 7 is a diagram illustrating the operation of the sensor pixel circuit shown in FIG.
  • FIG. 8 is a signal waveform diagram of the sensor pixel circuit shown in FIG.
  • FIG. 9 is a diagram showing one of the operating states of the photodiode included in the display device shown in FIG.
  • FIG. 10 is a diagram showing one of the operating states of the photodiode included in the display device shown in FIG.
  • FIG. 11 is a circuit diagram of a sensor pixel circuit according to the second embodiment of the present invention.
  • FIG. 12 is a diagram illustrating the operation of the sensor pixel circuit illustrated in FIG.
  • FIG. 13 is a circuit diagram of a sensor pixel circuit according to the third embodiment of the present invention.
  • FIG. 14 is a diagram illustrating the operation of the sensor pixel circuit shown in FIG.
  • FIG. 15 is a signal waveform diagram of the sensor pixel circuit shown in FIG. FIG.
  • FIG. 16 is a circuit diagram of a sensor pixel circuit according to the fourth embodiment of the present invention.
  • FIG. 17 is a diagram illustrating the operation of the sensor pixel circuit shown in FIG.
  • FIG. 18 is a circuit diagram of a sensor pixel circuit according to the fifth embodiment of the present invention.
  • FIG. 19 is a diagram illustrating the operation of the sensor pixel circuit shown in FIG.
  • FIG. 20 is a signal waveform diagram of the sensor pixel circuit shown in FIG.
  • FIG. 21 is a circuit diagram of a sensor pixel circuit according to the sixth embodiment of the present invention.
  • FIG. 23 is a circuit diagram of a sensor pixel circuit according to the seventh embodiment of the present invention.
  • FIG. 23A is a circuit diagram of a sensor pixel circuit according to a first modification example of the first embodiment.
  • FIG. 23A is a circuit diagram of a sensor pixel circuit according to a first modification example of the first embodiment.
  • FIG. 23A is a circuit diagram of a sensor pixel circuit according to
  • FIG. 23B is a circuit diagram of a sensor pixel circuit according to a second modification example of the first embodiment.
  • FIG. 23C is a circuit diagram of a sensor pixel circuit according to a third modification example of the first embodiment.
  • FIG. 23D is a circuit diagram of a sensor pixel circuit according to a fourth modification example of the first embodiment.
  • FIG. 23E is a circuit diagram of a sensor pixel circuit according to a fifth modification example of the first embodiment.
  • FIG. 23F is a circuit diagram of a sensor pixel circuit according to a sixth modification example of the first embodiment.
  • FIG. 23G is a circuit diagram of a sensor pixel circuit according to a seventh modification example of the first embodiment.
  • FIG. 23G is a circuit diagram of a sensor pixel circuit according to a seventh modification example of the first embodiment.
  • FIG. 23H is a circuit diagram of a sensor pixel circuit according to an eighth modification example of the first embodiment.
  • FIG. 24 is a diagram showing the lighting and extinguishing timing of the backlight and the resetting and reading timing for the light receiving element in the conventional input / output device.
  • FIG. 25 is a circuit diagram of a unit light receiving unit included in a conventional solid-state imaging device.
  • a first configuration is a display device in which a plurality of photosensors are arranged in a display region, and includes a plurality of display pixel circuits and a plurality of sensor pixel circuits.
  • a display panel Including a display panel, a sensor signal processing circuit for processing an output from the sensor pixel circuit, a light source provided on a back surface of the display panel, and a light-shielding film provided between the sensor pixel circuit and the light source.
  • a light source controller that provides a period during which the light source is turned on and a period during which the light source is turned off, and the light source is turned on for the sensor pixel circuit.
  • a first control signal indicating a first detection period including a period during which the light source is on and a second control signal indicating a second detection period not including a period during which the light source is lit are output to the sensor pixel circuit.
  • a drive circuit that performs reset and readout, an output from the sensor pixel circuit based on charges accumulated according to incident light in the first detection period, and an incident light in the second detection period A difference circuit for obtaining a difference from an output from the sensor pixel circuit based on the accumulated charge.
  • the length of the first detection period is equal to the length of the second detection period, the light source is turned off at the beginning of the first detection period, and the light source is turned on from the middle of the first detection period. Illuminated.
  • the difference circuit in the difference circuit, the output from the sensor pixel circuit based on the charge accumulated according to the incident light in the first detection period including the period in which the light source is turned on, and the light source A difference from the output from the sensor pixel circuit based on the charge accumulated according to the incident light in the second detection period not including the lighting period is obtained.
  • an input function independent of the light environment can be provided.
  • a light shielding film is provided between the sensor pixel circuit and the light source, thereby improving the input accuracy.
  • the light-shielding film prevents the direct light from the light source from entering the sensor pixel circuit, thereby detecting the change in brightness more accurately when an object contacts or approaches the surface of the display panel. Is possible.
  • the linearity of the sensor output can be improved by turning on the light source at the later stage of the first detection period. That is, as described above, when the light shielding film is provided in the vicinity of the sensor pixel circuit, there may occur an event that the linearity of the sensor output is deteriorated due to capacitive coupling between the sensor pixel circuit and the light shielding film. .
  • the light source is turned off at the beginning of the first detection period, and the light source is turned on in the middle of the first detection period.
  • the detection by the sensor is started with the light source turned off, thereby reducing the influence of capacitive coupling immediately after the reset. Time to relax can be secured. As a result, it is possible to reduce the influence of capacitive coupling between the light shielding film and the sensor pixel circuit and obtain a sensor output with high linearity.
  • the sensor pixel circuit includes a first sensor pixel circuit to which the first control signal is applied and a second sensor pixel circuit to which the second control signal is applied
  • the drive circuit includes: It is preferable to perform readout from the first and second sensor pixel circuits in a line-sequential manner other than the first detection period and the second detection period (second configuration).
  • the number of times of reading from the sensor pixel circuit is compared to the case where one sensor pixel circuit sequentially detects two types of light amounts. Can be reduced, the reading speed can be reduced, and the power consumption of the apparatus can be reduced.
  • the degree of freedom in determining the lighting and extinguishing timing of the light source and the reset and reading timing for the sensor pixel circuit is increased.
  • the light source is turned on for a predetermined time once in one frame period, and the first detection period and the second detection period are set once in one frame period.
  • the second configuration if the first detection period is set immediately after the second detection period, the difference between the two types of detection periods is eliminated, and the followability to the motion input varies depending on the input direction. Can be prevented. Further, in this case, even when a light source that takes longer to turn on than to turn off is used, the light source is turned on during the entire first detection period, so that the detection accuracy can be increased.
  • the second configuration even if the second detection period is set immediately after the first detection period, the difference between the two types of detection periods is eliminated, and the followability to the motion input depends on the input direction. Fluctuation can be prevented. In this case, detection errors due to light leakage in the switching elements included in the sensor pixel circuit can be suppressed.
  • the drive circuit resets the first sensor pixel circuit at the beginning of the first detection period, and resets the second sensor pixel circuit at the beginning of the second detection period. It is preferable (fourth configuration).
  • the fourth configuration it is possible to accurately detect the amount of light in each sensor pixel circuit by resetting the sensor pixel circuit at the beginning of each detection period. Further, by collectively resetting the same type of sensor pixel circuits, the same type of sensor pixel circuits can detect light in the same period. In addition, the time required for reset can be shortened, and the degree of freedom in determining the read timing can be increased.
  • the display panel further includes a plurality of output lines for propagating output signals of the first and second sensor pixel circuits, and the first and second sensor pixel circuits are provided for each type. It is preferable that the drive circuit is connected to different output lines, and the drive circuit performs readout from the first and second sensor pixel circuits in parallel (fifth configuration).
  • the first and second sensor pixel circuits are connected to different output lines for each type, and reading from the two types of sensor pixel circuits is performed in parallel, thereby reducing the reading speed.
  • the power consumption of the device can be reduced. If two types of light amounts are read in parallel and the difference is immediately obtained, a memory for storing the previously detected light amounts, which is necessary when the two types of light amounts are sequentially detected, is not necessary.
  • the first and second sensor pixel circuits include one photosensor, one accumulation node for accumulating charges according to the detected light amount, and electric power to the accumulation node.
  • the first sensor pixel circuit comprising: a readout transistor having an electrically connectable control terminal; and a holding switching element provided on a path of a current flowing through the photosensor and turned on / off according to a given control signal
  • the holding switching element included in is turned on in the first detection period according to the first control signal
  • the holding switching element included in the second sensor pixel circuit is turned on in the second detection period according to the second control signal.
  • (sixth configuration) Preferably (sixth configuration).
  • the holding switching element is provided between the storage node and one end of the photosensor, and the other end of the photosensor is a reset line. It is preferable that it is connected to (7th structure).
  • the first and second sensor pixel circuits include, as the holding switching element, a first holding switching element provided between the storage node and one end of the photosensor, It is preferable that a second holding switching element provided between a reset line and the other end of the photosensor is included (eighth configuration).
  • the second holding switching element provided between the photosensor and the reset line is turned off outside the detection period. For this reason, the fluctuation of the potential of the terminal on the first holding switching element side of the photosensor due to the current flowing through the photosensor becomes small, and the potential difference applied to both ends of the first holding switching element becomes small. Thereby, the leakage current flowing through the first holding switching element can be reduced, the fluctuation of the potential of the storage node can be prevented, and the detection accuracy can be increased.
  • the first and second sensor pixel circuits share one photosensor between two types of circuits, and one end of the shared photosensor is the first and second sensors. It is preferable that one of the holding switching elements included in each pixel circuit is connected to one end, and the other end is connected to the reset line (ninth configuration).
  • the first and second sensor pixel circuits share one photosensor between two types of circuits, and one end of the shared photosensor is the first and second sensors.
  • the first holding switching element included in each pixel circuit is connected to one end, and the other end is connected to one end of a second holding switching element included in each of the first and second sensor pixel circuits.
  • the ninth or tenth configuration by sharing one photosensor between two types of sensor pixel circuits, the influence of variations in sensitivity characteristics of the photosensor is canceled, and the first detection period It is possible to accurately obtain the difference between the amount of light and the amount of light in the second detection period.
  • the number of photosensors can be reduced, the aperture ratio can be increased, and the sensitivity of the sensor pixel circuit can be increased.
  • the first and second sensor pixel circuits share one readout transistor between two types of circuits, and a control terminal of the shared readout transistor is the shared light It is preferable that the sensor is connected to one end of the sensor and one end of a holding switching element included in each of the first and second sensor pixel circuits (an eleventh configuration).
  • the eleventh configuration by sharing one readout transistor between the two types of sensor pixel circuits, the influence of variations in threshold characteristics of the readout transistor is canceled, and the amount of light in the first detection period can be reduced. The difference from the light amount in the second detection period can be accurately obtained.
  • FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention.
  • the display device shown in FIG. 1 includes a display control circuit 1, a display panel 2, and a backlight 3.
  • the display panel 2 includes a pixel region 4, a gate driver circuit 5, a source driver circuit 6, and a sensor row driver circuit 7.
  • the pixel region 4 includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • This display device has a function of displaying an image on the display panel 2 and a function of detecting light incident on the display panel 2.
  • x is an integer of 2 or more
  • y is a multiple of 3
  • m and n are even numbers
  • the frame rate of the display device is 60 frames / second.
  • the video signal Vin and the timing control signal Cin are supplied from the outside to the display device shown in FIG. Based on these signals, the display control circuit 1 outputs a video signal VS and control signals CSg, CSs, and CSr to the display panel 2 and outputs a control signal CSb to the backlight 3.
  • the video signal VS may be the same as the video signal Vin, or may be a signal obtained by performing signal processing on the video signal Vin.
  • the backlight 3 is a light source that irradiates the display panel 2 with light. More specifically, the backlight 3 is provided on the back side of the display panel 2 and irradiates the back surface of the display panel 2 with light.
  • the backlight 3 includes a white LED for display and an infrared LED for sensing.
  • the white LED is lit while an image is displayed, and is also lit while sensing by the sensor pixel circuit.
  • the white LED may be turned off during sensing.
  • the sensing infrared LED is turned on when the control signal CSb is at a high level, and is turned off when the control signal CSb is at a low level.
  • the display device of the present embodiment display of an image on the display panel 2 and input (sensing) by the sensor pixel circuit 9 are performed in the same frame.
  • the image display and sensing need only be executed in synchronization and do not necessarily have the same cycle.
  • sensing may be performed at 120 Hz and display may be performed at 60 Hz.
  • the infrared signal of the backlight 3 is turned on in one frame period by switching the control signal CSb between the high level and the low level at least once in one frame period. A period during which the light is off and a period during which the light is off are provided.
  • (x ⁇ y) display pixel circuits 8 and (n ⁇ m / 2) sensor pixel circuits 9 are two-dimensionally arranged. More specifically, the pixel region 4 is provided with x gate lines GL1 to GLx and y source lines SL1 to SLy.
  • the gate lines GL1 to GLx are arranged in parallel to each other, and the source lines SL1 to SLy are arranged in parallel to each other so as to be orthogonal to the gate lines GL1 to GLx.
  • the (x ⁇ y) display pixel circuits 8 are arranged in the vicinity of the intersections of the gate lines GL1 to GLx and the source lines SL1 to SLy.
  • Each display pixel circuit 8 is connected to one gate line GL and one source line SL.
  • the display pixel circuit 8 is classified into red display, green display, and blue display. These three types of display pixel circuits 8 are arranged side by side in the extending direction of the gate lines GL1 to GLx, and constitute one color pixel.
  • n clock lines CLK1 to CLKn, n reset lines RST1 to RSTn, and n read lines RWS1 to RWSn are provided in parallel with the gate lines GL1 to GLx. Further, other signal lines and power supply lines (not shown) may be provided in the pixel region 4 in parallel with the gate lines GL1 to GLx.
  • m selected from the source lines SL1 to SLy are used as the power supply lines VDD1 to VDDm, and another m are used as the output lines OUT1 to OUTm.
  • FIG. 2 is a diagram showing the arrangement of the sensor pixel circuit 9 in the pixel region 4.
  • the (n ⁇ m / 2) sensor pixel circuits 9 include a first sensor pixel circuit 9a that detects light incident during the lighting period of the infrared LED of the backlight 3, and a non-lighting period of the infrared LED of the backlight 3. And a second sensor pixel circuit 9b for detecting incident light.
  • the number of first sensor pixel circuits 9a and the number of second sensor pixel circuits 9b is the same.
  • first sensor pixel circuits 9a are arranged in the vicinity of intersections of odd-numbered clock lines CLK1 to CLKn-1 and odd-numbered output lines OUT1 to OUTm-1.
  • the (n ⁇ m / 4) second sensor pixel circuits 9b are arranged in the vicinity of the intersections of the even-numbered clock lines CLK2 to CLKn and the even-numbered output lines OUT2 to OUTm.
  • the display panel 2 includes the plurality of output lines OUT1 to OUTm that propagate the output signal of the first sensor pixel circuit 9a and the output signal of the second sensor pixel circuit 9b, and includes the first sensor pixel circuit 9a and the second sensor.
  • the pixel circuit 9b is connected to a different output line for each type.
  • a light-shielding film (not shown in FIG. 2) that prevents direct light from the backlight 3 from entering the sensor is provided on the back surface of each of the first sensor pixel circuit 9a and the second sensor pixel circuit 9b. It has been. This makes it possible to detect the change in brightness when an object comes into contact with or approaches the surface of the display panel with higher accuracy.
  • the gate driver circuit 5 drives the gate lines GL1 to GLx. More specifically, the gate driver circuit 5 sequentially selects one gate line from the gate lines GL1 to GLx based on the control signal CSg, sets a high level potential to the selected gate line, and applies to the remaining gate lines. Apply a low level potential. As a result, the y display pixel circuits 8 connected to the selected gate line are collectively selected.
  • the source driver circuit 6 drives the source lines SL1 to SLy. More specifically, the source driver circuit 6 applies potentials corresponding to the video signal VS to the source lines SL1 to SLy based on the control signal CSs. At this time, the source driver circuit 6 may perform line sequential driving or dot sequential driving.
  • the potentials applied to the source lines SL1 to SLy are written into y display pixel circuits 8 selected by the gate driver circuit 5. Thus, by writing the potential according to the video signal VS to all the display pixel circuits 8 using the gate driver circuit 5 and the source driver circuit 6, a desired image can be displayed on the display panel 2.
  • the sensor row driver circuit 7 drives the clock lines CLK1 to CLKn, the reset lines RST1 to RSTn, the read lines RWS1 to RWSn, and the like. More specifically, in the display device according to the present embodiment, by controlling the potentials of the clock lines CLK1 to CLKn, a detection period (first detection period) including when the backlight is turned on once per frame period. And a detection period (second detection period) that is the same length as the first detection time and does not include when the backlight is lit (details will be described later).
  • the sensor row driver circuit 7 applies a high level potential to the odd-numbered clock lines CLK1 to CLKn-1 in the first detection period including the time when the backlight is turned on, and performs the second detection that does not include the time when the backlight is turned on. In the period, a high level potential is applied to the even-numbered clock lines CLK2 to CLKn.
  • the sensor row driver circuit 7 applies a high-level potential to the odd-numbered reset lines RST1 to RSTn-1 at the beginning of the first detection period, and even-numbered reset lines at the beginning of the second detection period. A high level potential is applied to RST2 to RSTn. Thereby, the (n ⁇ m / 4) sensor pixel circuits 9 connected to the reset line to which the high level potential is applied are collectively reset.
  • the sensor row driver circuit 7 sequentially selects two adjacent read lines from the read lines RWS1 to RWSn based on the control signal CSr, and sets the read high level potential to the selected read lines. A low level potential is applied to the readout line. As a result, the m sensor pixel circuits 9 connected to the two selected readout lines become ready for readout collectively. At this time, the source driver circuit 6 applies a high level potential to the power supply lines VDD1 to VDDm. As a result, signals corresponding to the amount of light detected by each sensor pixel circuit 9 (hereinafter referred to as sensor signals) are output from the m sensor pixel circuits 9 in a readable state to the output lines OUT1 to OUTm.
  • sensor signals signals corresponding to the amount of light detected by each sensor pixel circuit 9
  • the source driver circuit 6 includes a difference circuit for obtaining a difference between the output signal of the first sensor pixel circuit 9a and the output signal of the second sensor pixel circuit 9b.
  • the source driver circuit 6 amplifies the light amount difference obtained by the difference circuit, and outputs the amplified signal to the outside of the display panel 2 as the sensor output Sout.
  • the display device shown in FIG. 1 performs the following driving once in a frame in which input is performed by the sensor pixel circuit 9 in order to detect light incident on the display panel 2.
  • FIG. 3 is a diagram showing lighting and extinguishing timings of the infrared LED of the backlight 3 and resetting and reading timings for the sensor pixel circuit 9 in a frame in which input by the sensor pixel circuit 9 is performed.
  • a hatched period (time tBL to tc) is a lighting period of the infrared LED of the backlight 3.
  • the infrared LED of the backlight 3 is turned on once every frame period for a predetermined time, and is turned off in other periods. More specifically, the infrared LED of the backlight 3 is turned on at time tBL within one frame period and turned off at time tc. Further, all the first sensor pixel circuits 9a are reset at time tb, and all the second sensor pixel circuits 9b are reset at time ta.
  • the first sensor pixel circuit 9a responds to incident light within a first detection period (time tb to time tc) including a lighting period of the infrared LED of the backlight 3 (time tBL to time tc shown in FIG. 3). Accumulate charge.
  • the first detection period is shown as “A1” in FIG.
  • the first detection period is a period in which the clock line CLK connected to the first sensor pixel circuit 9a is kept at a high level potential. In other words, the first detection period can be appropriately set by controlling the timing and length of keeping the clock line CLK connected to the first sensor pixel circuit 9a at the high level potential.
  • the second sensor pixel circuit 9b accumulates charges according to incident light within a second detection period (time ta to time tb) that does not include the lighting period of the infrared LED of the backlight 3.
  • the second detection period is shown as “A2” in FIG.
  • the second detection period is a period during which the clock line CLK is kept at a high level potential. That is, the second detection period can be set as appropriate by controlling the timing and length of keeping the clock line CLK connected to the second sensor pixel circuit 9b at the high level potential.
  • the first detection period and the second detection period are the same length.
  • the lighting period of the infrared LED of the backlight 3 starts from the middle of the first detection period A1.
  • the ratio of the lighting period (time tBL to time tc) of the infrared LED of the backlight 3 to the first detection period A1 is not particularly limited.
  • the readout from the first sensor pixel circuit 9a and the readout from the second sensor pixel circuit 9b are performed line-sequentially in parallel after time tc.
  • the reading from the sensor pixel circuit 9 is completed within one frame period, but it may be completed until the first sensor pixel circuit 9 a is reset in the next frame period.
  • FIG. 4 is a signal waveform diagram of the display panel 2.
  • the potentials of the gate lines GL1 to GLx are set to the high level for a predetermined time in order once every frame period.
  • the potentials of the odd-numbered clock lines CLK1 to CLKn ⁇ 1 connected to the first sensor pixel circuit 9a are once a frame period from time tb slightly earlier than time tBL when the infrared LED of the backlight 3 is turned on.
  • the level of the infrared LED of the backlight 3 becomes high until slightly before the time tc when the infrared LED is turned off.
  • the period in which the potentials of the odd-numbered clock lines CLK1 to CLKn ⁇ 1 are at the high level is the first detection period A1 described above.
  • the period (time tBL to time tc) during which the infrared LED of the backlight 3 is lit starts in the middle of the first detection period A1.
  • the potentials of the even-numbered clock lines CLK2 to CLKn are set to the high level once every frame period until a little before time tb.
  • the period in which the potentials of the even-numbered clock lines CLK2 to CLKn are at the high level is the above-described second detection period A2.
  • the length of the first detection period A1 is the same as the length of the second detection period A2.
  • the potentials of the odd-numbered reset lines RST1 to RSTn-1 become high level for a predetermined time at the beginning of the first detection period A1 once in one frame period.
  • the potentials of the even-numbered reset lines RST2 to RSTn are set to the high level once every frame period and for a predetermined time at the beginning of the second detection period A2.
  • the read lines RWS1 to RWSn are paired in pairs, and the potentials of the (n / 2) pairs of read lines sequentially become high for a predetermined time after the time tc.
  • FIG. 5 is a diagram showing a schematic configuration of the sensor pixel circuit 9.
  • the first sensor pixel circuit 9a includes one photodiode D1a and one storage node NDa.
  • the photodiode D1a extracts charges from the storage node NDa according to the amount of light (signal + noise) incident during the first detection period (A1 in FIG. 3).
  • the second sensor pixel circuit 9b includes one photodiode D1b and one storage node NDb.
  • the photodiode D1b extracts charges from the storage node NDb according to the amount of light (noise) incident during the second detection period (A2 in FIG. 3).
  • the first sensor pixel circuit 9a and the second sensor pixel circuit 9b hold the detected light amount except for the first detection period and the second detection period.
  • a sensor signal corresponding to the amount of light incident during the first detection period is read from the first sensor pixel circuit 9a.
  • a sensor signal corresponding to the amount of light incident during the second detection period is read out.
  • the number of sensor pixel circuits 9 provided in the pixel region 4 may be arbitrary. However, it is preferable to connect the first sensor pixel circuit 9a and the second sensor pixel circuit 9b to different output lines. For example, when (n ⁇ m) sensor pixel circuits 9 are provided in the pixel region 4, n first sensor pixel circuits 9a are connected to the odd-numbered output lines OUT1 to OUTm-1, respectively, It is only necessary to connect n second sensor pixel circuits 9b to the respective output lines OUT2 to OUTm. In this case, reading from the sensor pixel circuit 9 is performed for each row.
  • the same number of sensor pixel circuits 9 as the color pixels may be provided in the pixel region 4.
  • a smaller number of sensor pixel circuits 9 than the color pixels may be provided in the pixel region 4.
  • the display device is a display device in which a plurality of photodiodes (photosensors) are arranged in the pixel region 4, and includes a plurality of display pixel circuits 8 and a plurality of sensor pixel circuits 9.
  • the display panel 2 including the infrared LED of the backlight 3 that is turned on once in one frame period for a predetermined time, and the odd-numbered clock signals CLK1 to CLKn ⁇ 1 indicating the first detection period for the sensor pixel circuit 9. (First control signal) and even-numbered clock signals CLK2 to CLKn (second control signal) indicating the second detection period are output, and the sensor row driver circuit 7 (drive) that resets and reads out the sensor pixel circuit 9 Circuit).
  • the sensor pixel circuit 9 includes a first sensor pixel circuit 9a that detects light in the first detection period and holds the detected light quantity in accordance with the odd-numbered clock signals CLK1 to CLKn-1, and an even-numbered clock signal CLK1 to CLKn-1. In accordance with the clock signals CLK2 to CLKn, a second sensor pixel circuit 9b that detects light in the second detection period and holds the detected light amount otherwise.
  • the sensor row driver circuit 7 performs line-sequential readout from the first sensor pixel circuit 9a and readout from the second sensor pixel circuit 9b in the periods other than the first detection period and the second detection period.
  • the amount of light in the first detection period including the backlight lighting period and the second detection period not including the backlight lighting period using two types of sensor pixel circuits can be detected separately, and the difference between the two can be obtained by a difference circuit.
  • an input function independent of the light environment can be provided.
  • the number of readings from the sensor pixel circuit can be reduced, the reading speed can be reduced, and the power consumption of the apparatus can be reduced. Further, by performing reading from the sensor pixel circuit outside the detection period, the degree of freedom in determining the backlight lighting and extinguishing timing and the resetting and reading timing for the sensor pixel circuit is increased.
  • the sensor row driver circuit 7 resets the first sensor pixel circuit 9a at the beginning of the first detection period, and resets the second sensor pixel circuit 9b at the beginning of the second detection period.
  • the amount of light can be accurately detected in each sensor pixel circuit.
  • the same type of sensor pixel circuits can detect light in the same period.
  • the time required for reset can be shortened, and the degree of freedom in determining the read timing can be increased.
  • the first detection period is set immediately after the second detection period.
  • the two types of detection periods close to each other, it is possible to eliminate the difference between the two types of detection periods and to prevent the followability to the motion input from fluctuating according to the input direction.
  • the first detection period immediately after the second detection period and turning on the infrared LED of the backlight 3 in the middle of the first detection period it takes a longer time to turn on than turning off. Even when a light is used, the detection accuracy can be increased.
  • the lengths of the first detection period and the second detection period the same, the light amount of the first detection period including the backlight lighting period and the backlight lighting time for the same length period. It is possible to accurately obtain the difference from the light amount in the second detection period that does not include.
  • the display panel 2 further includes a plurality of output lines OUT1 to OUTm that propagate the output signals of the first and second sensor pixel circuits 9a and 9b, and the first sensor pixel circuit 9a and the second sensor pixel circuit 9b have different outputs.
  • the sensor row driver circuit 7 is connected to the line, and performs readout from the first sensor pixel circuit 9a and readout from the second sensor pixel circuit 9b in parallel.
  • the source driver circuit 6 includes a difference circuit that obtains a difference between the output signal of the first sensor pixel circuit 9a and the output signal of the second sensor pixel circuit 9b.
  • the first and second sensor pixel circuits 9a and 9b are connected to different output lines for each type, and reading from the two types of sensor pixel circuits is performed in parallel, thereby reducing the reading speed and Power consumption can be reduced. Also, by providing the difference circuit, the difference between the light amount in the first detection period including the backlight lighting period and the light amount in the second detection period not including the backlight lighting time can be obtained. A memory for storing the detected light amount can be eliminated.
  • the influence of capacitive coupling between the sensor pixel circuit and the light shielding film provided on the back surface thereof is alleviated, and the linearity of the sensor output is obtained. Can be improved. This will be described in detail later.
  • the sensor pixel circuit 9 included in the display device is abbreviated as a pixel circuit, and the same name as the signal line is used to identify a signal on the signal line (for example, a signal on the clock line CLKa is referred to as a clock signal CLKa).
  • the first sensor pixel circuit 9a is connected to the clock line CLKa, the reset line RSTa, the readout line RWSa, the power supply line VDDa, and the output line OUTa.
  • the second sensor pixel circuit 9b is connected to the clock line CLKb, the reset line RSTb, the readout line RWSb, the power supply line VDDb, and the output line OUTb.
  • the second sensor pixel circuit 9b has the same configuration as that of the first sensor pixel circuit 9a and operates in the same manner, and thus the description regarding the second sensor pixel circuit 9b is appropriately omitted.
  • the first sensor pixel circuit 9a and the second sensor pixel circuit 9b share some components and are configured as one pixel circuit.
  • the pixel circuits according to the third and fourth embodiments are connected to a common reset line RST and readout line RWS, and the pixel circuits according to the fifth embodiment are provided with a common reset line RST, readout line RWS, and power supply line VDD. And the output line OUT.
  • FIG. 6 is a circuit diagram of the pixel circuit according to the first embodiment of the present invention.
  • the first pixel circuit 10a includes transistors T1a and M1a, a photodiode D1a, and a capacitor C1a.
  • the second pixel circuit 10b includes transistors T1b and M1b, a photodiode D1b, and a capacitor C1b.
  • the transistors T1a, M1a, T1b, and M1b are N-type TFTs (Thin Film Transistor).
  • the photodiodes D1a and D1b are lateral structure PIN diodes.
  • the anode of the photodiode D1a is connected to the reset line RSTa, and the cathode is connected to the source of the transistor T1a.
  • the gate of the transistor T1a is connected to the clock line CLKa, and the drain is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWSa.
  • a node connected to the gate of the transistor M1a serves as an accumulation node for accumulating charges according to the detected light amount, and the transistor M1a functions as a readout transistor.
  • the second pixel circuit 10b has the same configuration as the first pixel circuit 10a.
  • the first pixel circuit 10a has a light shielding film LS on the back surface (backlight 3 side) of the photodiode D1a.
  • the light shielding film LS is formed of a metal thin film such as molybdenum, for example, and prevents direct light from the backlight 3 from entering the photodiode D1a.
  • the potential of the light shielding film LS is maintained at the constant potential Vls at least during the operation of the first pixel circuit 10a.
  • the second pixel circuit 10b includes a light shielding film LS that is maintained at a constant potential Vls at least during the operation of the second pixel circuit 10b.
  • the illustration of the light shielding film LS is omitted in FIG. 7 and subsequent figures, the light shielding film LS is provided on the back surface (backlight 3 side) of the photodiode also in the following embodiments.
  • FIG. 7 is a diagram illustrating the operation of the first pixel circuit 10a.
  • the first pixel circuit 10a includes (a) reset, (b) accumulation, (c) holding, and (d) in one frame period in a frame in which the sensor pixel circuit 9 performs input. Read.
  • FIG. 8 is a signal waveform diagram of the first pixel circuit 10a and the second pixel circuit 10b.
  • BL represents the luminance of the infrared LED of the backlight 3
  • Vinta represents the potential of the storage node of the first pixel circuit 10a (gate potential of the transistor M1a)
  • Vintb represents the storage node of the second pixel circuit 10b. This represents a potential (gate potential of the transistor M1b).
  • the reset period is from time t4 to time t5
  • the accumulation period is from time t5 to time t7
  • the holding period is from time t7 to time t8
  • the readout period is from time t8 to time t9.
  • time t6 to time t7 is a period in which the infrared LED of the backlight 3 is lit during the first detection period.
  • the time t1 to time t2 is a reset period
  • the time t2 to time t3 is an accumulation period
  • the time t3 to time t8 is a holding period
  • the time t8 to time t9 is a reading period.
  • the clock signal CLKa is at a high level
  • the readout signal RWSa is at a low level
  • the reset signal RSTa is at a reset high level.
  • the transistor T1a is turned on. Therefore, a current (forward current of the photodiode D1a) flows from the reset line RSTa to the storage node via the photodiode D1a and the transistor T1a (FIG. 7A), and the potential Vanta is reset to a predetermined level.
  • the clock signal CLKa is at a high level, and the reset signal RSTa and the readout signal RWSa are at a low level.
  • the transistor T1a is turned on.
  • a current photocurrent of the photodiode D1a flows from the accumulation node to the reset line RSTa via the transistor T1a and the photodiode D1a, and charges are extracted from the accumulation node (FIG. 7 (b)). Accordingly, the potential Vanta drops according to the amount of light incident during the period when the clock signal CLKa is at the high level.
  • the infrared LED of the backlight 3 is turned on at time t6, which is in the middle of the accumulation period (time t5 to time t7) of the first pixel circuit 10a. That is, at the beginning of the accumulation period of the first pixel circuit 10a, the infrared LED of the backlight 3 is turned off.
  • the linearity of the sensor output can be improved by turning on the infrared LED of the backlight 3 during the accumulation period of the first pixel circuit 10a.
  • FIG. 9 is a schematic diagram showing the state of the photodiode D1a when operating in the mode B (details will be described later), and FIG.
  • Vc represents a potential in the n layer 11a of the photodiode D1a
  • Va represents a potential in the p layer 11c of the photodiode D1a.
  • Vth_n represents a threshold voltage in the case of assuming an n-channel MOS transistor in which the n layer 11a is a source / drain region and the light shielding film LS is a gate electrode.
  • Vth_p indicates a threshold voltage in the case of assuming a p-channel MOS transistor in which the p layer 11c is a source / drain region and the light shielding film LS is a gate electrode.
  • E C represents the energy levels in the conduction band
  • E F denotes an energy level in the forbidden band
  • E V represents the energy level in the valence band.
  • the potential Vls of the light shielding film LS provided on the back surface of the photodiode D1a and the other potential satisfy the following expression (1).
  • Vls ⁇ (Va + Vth_p) ⁇ (Vc + Vth_n) (1)
  • mode B In this state, as shown in the uppermost stage and the middle stage of FIG. 9, in the diode D1a, only free electrons (e ⁇ ) and holes (h + ) Is likely to move (this is referred to as “mode B”). Thereby, as shown in the lowermost stage of FIG. 9, in this mode B, the current flow is blocked by the i layer 11b.
  • the potential Vls of the light shielding film LS provided on the back surface of the photodiode D1a and other potentials satisfy the following formula (2).
  • mode A a mode in which free electrons (e ⁇ ) and holes (h + ) are likely to move near the interfaces on both sides of the i layer 11b of the photodiode D1a (This is referred to as “mode A”.) As shown in the lowermost stage of FIG. 10, in this mode A, current can flow smoothly through the photodiode D1a.
  • the infrared LED of the backlight 3 is turned off while the operation of the diode D1a is in the mode B, and the infrared LED of the backlight 3 is turned off during the first detection period.
  • the infrared LED of the backlight 3 is turned off during the first detection period.
  • the clock signal CLKa, the reset signal RSTa, and the readout signal RWSa are at a low level.
  • the transistor T1a is turned off. Even if light is incident on the photodiode D1a at this time, the transistor T1a is off and the gate of the photodiode D1a and the transistor M1 is electrically cut off, so that the potential Vanta does not change (FIG. 7C )).
  • the clock signal CLKa and the reset signal RSTa are at a low level, and the readout signal RWSa is at a readout high level.
  • the transistor T1a is turned off.
  • the potential Vanta increases by (Cqa / Cpa) times the increase amount of the potential of the readout signal RWSa (where Cpa is the overall capacitance value of the first pixel circuit 10a and Cqa is the capacitance value of the capacitor C1a).
  • the transistor M1a constitutes a source follower amplifier circuit using a transistor (not shown) included in the source driver circuit 6 as a load, and drives the output line OUTa according to the potential Vanta (FIG. 7 (d)).
  • the second pixel circuit 10b operates in the same manner as the first pixel circuit 10a.
  • the potential Vintb is reset to a predetermined level in the reset period, falls in accordance with the amount of light incident in the period (second detection period) in which the clock signal CLKb is high in the accumulation period, and does not change in the holding period.
  • the potential Vintb increases by (Cqb / Cpb) times the amount of increase in the potential of the readout signal RWSb (where Cpb is the overall capacitance value of the second pixel circuit 10b, and Cqb is the capacitance value of the capacitor C1b).
  • the transistor M1b drives the output line OUTb according to the potential Vintb.
  • the first pixel circuit 10a includes one photodiode D1a (photosensor), one accumulation node that accumulates charges according to the detected light amount, and an accumulation node. It includes a transistor M1a (readout transistor) having a connected control terminal, and a transistor T1a (holding switching element) provided on the path of a current flowing through the photodiode D1a and turned on / off in accordance with the clock signal CLK.
  • the transistor T1a is provided between the storage node and one end of the photodiode D1a, and the other end of the photodiode D1a is connected to the reset line RSTa.
  • the transistor T1a is turned on in the first detection period in accordance with the clock signal CLKa.
  • the second pixel circuit 10b has the same configuration as that of the first pixel circuit 10a, and the transistor T1b included in the second pixel circuit 10b is turned on in the second detection period.
  • the transistor T1a that is turned on in the first detection period on the path of the current flowing through the photodiode D1a
  • the transistor T1b that is turned on in the second detection period on the path of the current flowing through the photodiode D1b.
  • the first pixel circuit 10a that detects light in the first detection period and holds the detected light quantity otherwise
  • the second pixel circuit 10a that detects light in the second detection period and holds the detected light quantity in other periods.
  • the pixel circuit 10b can be configured.
  • FIG. 11 is a circuit diagram of a pixel circuit according to the second embodiment of the present invention.
  • the first pixel circuit 20a includes transistors T1a, T2a, M1a, a photodiode D1a, and a capacitor C1a.
  • the second pixel circuit 20b includes transistors T1b, T2b, M1b, a photodiode D1b, and a capacitor C1b.
  • the transistors T1a, T2a, M1a, T1b, T2b, and M1b are N-type TFTs.
  • the gates of the transistors T1a and T2a are connected to the clock line CLKa.
  • the source of the transistor T2a is connected to the reset line RSTa, and the drain is connected to the anode of the photodiode D1a.
  • the cathode of the photodiode D1a is connected to the source of the transistor T1a.
  • the drain of the transistor T1a is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWSa.
  • a node connected to the gate of the transistor M1a serves as a storage node, and the transistor M1a functions as a reading transistor.
  • the second pixel circuit 20b has the same configuration as the first pixel circuit 20a.
  • FIG. 12 is a diagram illustrating the operation of the first pixel circuit 20a.
  • the first pixel circuit 20a includes (a) reset, (b) accumulation, (c) holding, and (d) in one frame period in a frame in which the sensor pixel circuit 9 performs input.
  • Signal waveform diagrams of the first and second pixel circuits 20a and 20b are the same as those in the first embodiment (FIG. 8).
  • the first pixel circuit 20a operates in the same manner as the first pixel circuit 10a according to the first embodiment except that the transistor T2a is turned on / off at the same timing as the transistor T1a. The same applies to the second pixel circuit 20b.
  • the first pixel circuit 20a includes one photodiode D1a (photosensor), one accumulation node that accumulates charges according to the detected light amount, and an accumulation node. It includes a transistor M1a (readout transistor) having a connected control terminal, and transistors T1a and T2a (two holding switching elements).
  • the transistor T1a is provided between the storage node and one end of the photodiode D1a
  • the transistor T2a is provided between the reset line RSTa and the other end of the photodiode D1a.
  • Transistors T1a and T2a are turned on in the first detection period in accordance with the clock signal CLKa.
  • the second pixel circuit 20b has the same configuration as that of the first pixel circuit 20a, and the transistors T1b and T2b included in the second pixel circuit 20b are turned on in the second detection period.
  • the transistors T1a and T2a that are turned on in the first detection period are provided on both sides of the photodiode D1a, and the transistors T1b and T2b that are turned on in the second detection period are provided on both sides of the photodiode D1b.
  • the transistor T2a provided between the photodiode D1a and the reset line RSTa is turned off except during the first detection period. For this reason, the fluctuation of the cathode potential of the photodiode D1a due to the current flowing through the photodiode D1a is reduced, and the potential difference applied to both ends of the transistor T1a is reduced. Thereby, the leakage current flowing through the transistor T1a can be reduced, the fluctuation of the potential of the storage node can be prevented, and the detection accuracy can be increased. The same effect can be obtained for the second pixel circuit 20b.
  • FIG. 13 is a circuit diagram of a pixel circuit according to the third embodiment of the present invention.
  • a pixel circuit 30 shown in FIG. 13 includes transistors T1a, T1b, M1a, M1b, a photodiode D1, and capacitors C1a, C1b.
  • the transistors T1a, T1b, M1a, and M1b are N-type TFTs.
  • the left half corresponds to the first pixel circuit
  • the right half corresponds to the second pixel circuit.
  • the pixel circuit 30 is connected to clock lines CLKa and CLKb, a reset line RST, a readout line RWS, power supply lines VDDa and VDDb, and output lines OUTa and OUTb.
  • the anode of the photodiode D1 is connected to the reset line RST, and the cathode is connected to the sources of the transistors T1a and T1b.
  • the gate of the transistor T1a is connected to the clock line CLKa, and the drain is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWS.
  • the gate of the transistor T1b is connected to the clock line CLKb, and the drain is connected to the gate of the transistor M1b.
  • the drain of the transistor M1b is connected to the power supply line VDDb, and the source is connected to the output line OUTb.
  • the capacitor C1b is provided between the gate of the transistor M1b and the read line RWS.
  • a node connected to the gate of the transistor M1a is a first storage node
  • a node connected to the gate of the transistor M1b is a second storage node
  • the transistors M1a and M1b function as readout transistors.
  • FIG. 14 is a diagram illustrating the operation of the pixel circuit 30.
  • the pixel circuit 30 includes (a) reset in the second detection period and (b) accumulation in the second detection period in one frame period in a frame in which the sensor pixel circuit 9 performs input. (C) Reset in the first detection period, (d) Accumulation in the first detection period, (e) Holding, and (f) Reading.
  • FIG. 15 is a signal waveform diagram of the pixel circuit 30.
  • Vanta represents the potential of the first storage node (gate potential of the transistor M1a)
  • Vintb represents the potential of the second storage node (gate potential of the transistor M1b).
  • time t1 to time t2 is the reset period in the second detection period
  • time t2 to time t3 is the accumulation period in the second detection period
  • time t4 to time t5 is the reset period in the first detection period
  • time The accumulation period in the first detection period is from t5 to time t7
  • the holding period is from time t3 to time t4 and from time t7 to time t8, and the reading period is from time t8 to time t9.
  • the clock signal CLKb is at a high level
  • the clock signal CLKa and the read signal RWS are at a low level
  • the reset signal RST is at a reset high level.
  • the transistor T1a is turned off and the transistor T1b is turned on. Therefore, a current (forward current of the photodiode D1) flows from the reset line RST to the second storage node via the photodiode D1 and the transistor T1b (FIG. 14A), and the potential Vintb is reset to a predetermined level. .
  • the clock signal CLKb is at a high level, and the clock signal CLKa, the reset signal RST, and the read signal RWS are at a low level.
  • the transistor T1a is turned off and the transistor T1b is turned on.
  • a current photocurrent of the photodiode D1 flows from the second storage node to the reset line RST via the transistor T1b and the photodiode D1, and the charge is transferred from the second storage node. It is pulled out (FIG. 14 (b)). Therefore, the potential Vintb falls according to the amount of light incident during the second detection period. Note that the potential Vanta does not change during this period.
  • the clock signal CLKa is at a high level
  • the clock signal CLKb and the readout signal RWS are at a low level
  • the reset signal RST is at a high level for reset.
  • the transistor T1a is turned on and the transistor T1b is turned off. Therefore, a current (forward current of the photodiode D1) flows from the reset line RST to the first accumulation node via the photodiode D1 and the transistor T1a (FIG. 14C), and the potential Vanta is reset to a predetermined level. .
  • the clock signal CLKa is at a high level
  • the clock signal CLKb, the reset signal RST, and the read signal RWS are at a low level.
  • the transistor T1a is turned off and the transistor T1a is turned off.
  • a current photocurrent of the photodiode D1 flows from the first storage node to the reset line RST via the transistor T1a and the photodiode D1, and the charge is transferred from the first storage node. It is pulled out (FIG. 14 (d)). Therefore, the potential Vanta falls according to the amount of light incident during the first detection period. Note that the potential Vintb does not change during this period.
  • the clock signals CLKa and CLKb, the reset signal RST, and the read signal RWS are at a low level.
  • the transistors T1a and T1b are turned off. Even if light is incident on the photodiode D1 at this time, the transistors T1a and T1b are off, and the gates of the photodiode D1 and the transistors M1a and M1b are electrically cut off, so that the potentials Vanta and Vintb change. Not (FIG. 14 (e)).
  • the clock signals CLKa and CLKb and the reset signal RST are at a low level, and the read signal RWS is at a high level for reading.
  • the transistors T1a and T1b are turned off.
  • the potentials Vinta and Vintb increase by the increase in the potential of the read signal RWS, a current Ia corresponding to the potential Vinta flows between the drain and source of the transistor M1a, and the potential between the drain and source of the transistor M1b.
  • An amount of current Ib corresponding to Vintb flows (FIG. 14 (f)).
  • the current Ia is input to the source driver circuit 6 via the output line OUTa
  • the current Ib is input to the source driver circuit 6 via the output line OUTb.
  • the pixel circuit 30 has a configuration in which one photodiode D1 (photosensor) is shared between the first and second pixel circuits 10a and 10b according to the first embodiment.
  • the cathode of the shared photodiode D1 is connected to the source of the transistor T1a included in the portion corresponding to the first pixel circuit and the source of the transistor T1b included in the portion corresponding to the second pixel circuit.
  • the light amount in the first detection period and the light amount in the second detection period can be detected.
  • the influence of variation in sensitivity characteristics of the photodiode is canceled, and the light amount in the first detection period and the light amount in the second detection period. Can be accurately obtained.
  • the number of photodiodes can be reduced, the aperture ratio can be increased, and the sensitivity of the sensor pixel circuit can be increased.
  • FIG. 16 is a circuit diagram of a pixel circuit according to the fourth embodiment of the present invention.
  • a pixel circuit 40 shown in FIG. 16 includes transistors T1a, T1b, T2a, T2a, M1a, M1b, a photodiode D1, and capacitors C1a, C1b.
  • the transistors T1a, T1b, T2a, T2b, M1a, and M1b are N-type TFTs.
  • the left half corresponds to the first pixel circuit
  • the right half corresponds to the second pixel circuit.
  • the pixel circuit 40 is connected to clock lines CLKa and CLKb, a reset line RST, a readout line RWS, power supply lines VDDa and VDDb, and output lines OUTa and OUTb.
  • the gates of the transistors T1a and T2a are connected to the clock line CLKa, and the gates of the transistors T2a and T2b are connected to the clock line CLKb.
  • the sources of the transistors T2a and T2b are connected to the reset line, and the drains are connected to the anode of the photodiode D1.
  • the cathode of the photodiode D1 is connected to the sources of the transistors T1a and T1b.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWS.
  • the gate of the transistor T1b is connected to the clock line CLKb, and the drain is connected to the gate of the transistor M1b.
  • the drain of the transistor M1b is connected to the power supply line VDDb, and the source is connected to the output line OUTb.
  • the capacitor C1b is provided between the gate of the transistor M1b and the read line RWS.
  • a node connected to the gate of the transistor M1a is a first storage node
  • a node connected to the gate of the transistor M1b is a second storage node
  • the transistors M1a and M1b function as readout transistors.
  • FIG. 17 is a diagram illustrating the operation of the pixel circuit 40.
  • the pixel circuit 40 includes (a) reset in the second detection period and (b) accumulation in the second detection period in one frame period in a frame in which the sensor pixel circuit 9 performs input. (C) Reset in the first detection period, (d) Accumulation in the first detection period, (e) Holding, and (f) Reading.
  • the signal waveform diagram of the pixel circuit 40 is the same as that of the fourth embodiment (FIG. 15).
  • the pixel circuit 40 operates in the same manner as the pixel circuit 30 according to the third embodiment except that the transistors T2a and T2b are turned on / off at the same timing as the transistors T1a and T2a, respectively.
  • the pixel circuit 40 has a configuration in which one photodiode D1 (photosensor) is shared between the first and second pixel circuits 20a and 20b according to the second embodiment.
  • the cathode of the shared photodiode D1 is connected to the source of the transistor T1a included in the portion corresponding to the first pixel circuit and the source of the transistor T1b included in the portion corresponding to the second pixel circuit.
  • the anode of the photodiode D1 is connected to the drain of the transistor T2a included in the portion corresponding to the first pixel circuit and the drain of the transistor T2b included in the portion corresponding to the second sensor pixel circuit.
  • the pixel circuit 40 similarly to the first and second pixel circuits 20a and 20b according to the second embodiment, the light amount in the first detection period and the light amount in the second detection period can be detected. Further, similarly to the second embodiment, the leakage current flowing through the transistors T1a and T1b can be reduced, the fluctuation of the potentials of the first and second storage nodes can be prevented, and the detection accuracy can be increased. Further, by sharing one photodiode D1 between the two types of pixel circuits, the influence of variation in sensitivity characteristics of the photodiode is canceled, and the light amount in the first detection period and the light amount in the second detection period. Can be accurately obtained. In addition, the number of photodiodes can be reduced, the aperture ratio can be increased, and the sensitivity of the sensor pixel circuit can be increased.
  • FIG. 18 is a circuit diagram of a pixel circuit according to the fifth embodiment of the present invention.
  • a pixel circuit 50 shown in FIG. 18 includes transistors T1a, T1b, M1, a photodiode D1, and capacitors C1a, C1b.
  • the transistors T1a, T1b, and M1 are N-type TFTs.
  • the left half corresponds to the first pixel circuit
  • the right half corresponds to the second pixel circuit.
  • the pixel circuit 50 is connected to the clock lines CLKa and CLKb, the reset line RST, the readout line RWS, the power supply line VDD, and the output line OUT.
  • the anode of the photodiode D1 is connected to the reset line RST, and the cathode is connected to the sources of the transistors T1a and T1b and the gate of the transistor M1.
  • the gate of the transistor T1a is connected to the clock line CLKa
  • the gate of the transistor T1b is connected to the clock line CLKb.
  • the capacitor C1a is provided between the drain of the transistor T1a and the read line RWS.
  • the capacitor C1b is provided between the drain of the transistor T1b and the read line RWS.
  • the drain of the transistor M1 is connected to the power supply line VDD, and the source is connected to the output line OUT.
  • a node connected to the drain of the transistor T1a is a first storage node
  • a node connected to the drain of the transistor T1b is a second storage node
  • the transistor M1 functions as a reading transistor.
  • FIG. 19 is a diagram illustrating the operation of the pixel circuit 50.
  • the pixel circuit 50 includes (a) reset in the second detection period, (b) accumulation when the backlight is turned off, in one frame period in the frame in which the sensor pixel circuit 9 performs input. c) Reset in the first detection period, (d) Accumulation in the first detection period, (e) Holding, (f) Initialization immediately before reading, (g) Reading the light amount when the backlight is turned off, and (h) ) Reads the amount of light when the backlight is lit. Initialization immediately before reading is performed twice before reading the light amount when the backlight is turned off and before reading the light amount when the backlight is turned on.
  • FIG. 20 is a signal waveform diagram of the pixel circuit 50.
  • Vanta represents the potential of the first accumulation node (the drain potential of the transistor T1a)
  • Vintb represents the potential of the second accumulation node (the drain potential of the transistor T1b).
  • time t1 to time t2 is a reset period in the second detection period
  • time t2 to time t3 is an accumulation period in the second detection period
  • time t4 to time t5 is a reset period in the first detection period
  • time t5 to time t6 are the accumulation period in the first detection period
  • time t3 to time t4 and time t6 to time t7 are the holding period
  • time t7 to time t8 and time t11 to time t12 are the initialization period immediately before reading
  • the time t10 is a reading period of the light amount when the backlight is turned off
  • the time t13 to the time t14 are reading periods of the light amount when the backlight is turned on.
  • the pixel circuit 50 performs the third implementation. Operation is similar to that of the pixel circuit 30 according to the embodiment (FIGS. 20A to 20E).
  • the clock signals CLKa and CLKb and the reading signal RWS are at a low level, and the reset signal RST is at a reset high level.
  • the transistors T1a and T1b are turned off. Therefore, a current (forward current of the photodiode D1) flows from the reset line RST to the node N1 connected to the cathode of the photodiode D1 via the photodiode D1 (FIG. 19 (f)), and the potential of the node N1. Is reset to a predetermined level.
  • the clock signal CLKb is at a high level
  • the clock signal CLKa and the reset signal RST are at a low level
  • the readout signal RWS is at a high level for reading.
  • the transistor T1a is turned off and the transistor T1b is turned on.
  • the potential Vintb increases by (Cqb / Cpb) times the amount of increase in the potential of the readout signal RWS (where Cpb is the capacitance value of the portion corresponding to the second pixel circuit, and Cqb is the capacitance value of the capacitor C1b)
  • the transistor M1b drives the output line OUT according to the potential Vintb (FIG. 19 (g)).
  • the clock signal CLKa is at a high level
  • the clock signal CLKb and the reset signal RST are at a low level
  • the readout signal RWS is at a high level for reading.
  • the transistor T1a is turned on and the transistor T1b is turned off.
  • the potential Vanta increases by (Cqa / Cpa) times the increase in the potential of the readout signal RWS (where Cpa is the capacitance value of the portion corresponding to the first pixel circuit, and Cqa is the capacitance value of the capacitor C1a).
  • the transistor M1a drives the output line OUT in accordance with the potential Vanta (FIG. 19 (h)).
  • the pixel circuit 50 has a configuration in which the photodiode D1 and the transistor M1 (readout transistor) are shared between the first and second pixel circuits 10a and 10b according to the first embodiment.
  • the gate (control terminal) of the shared transistor M1 includes one end of the shared photodiode D1, one end of the transistor T1a included in the portion corresponding to the first pixel circuit, and the one of the transistor T1b included in the portion corresponding to the second pixel circuit. Connected to one end.
  • the gate of the transistor M1 is configured to be electrically connectable to the first and second storage nodes via the transistors T1a and T1b.
  • the pixel circuit 50 similarly to the pixel circuit 30 according to the third embodiment, it is possible to detect the light amount in the first detection period and the light amount in the second detection period. Further, by sharing one photodiode D1 between two types of pixel circuits, the same effect as in the third embodiment can be obtained. In addition, by sharing the transistor M1 between the two types of pixel circuits, the influence of variations in threshold characteristics of the transistor M1 is canceled, and the difference between the light amount in the first detection period and the light amount in the second detection period is accurately determined. Can be requested.
  • FIG. 21 is a circuit diagram of a pixel circuit according to the sixth embodiment of the present invention.
  • the first pixel circuit 60a includes transistors T1a and M1a, a photodiode D1a, and a capacitor C1a.
  • the second pixel circuit 60b includes transistors T1b and M1b, a photodiode D1b, and a capacitor C1b.
  • the transistors T1a, M1a, T1b, and M1b are N-type TFTs.
  • the source of the transistor T1a is connected to the reset line RSTa, the gate is connected to the clock line CLKa, and the drain is connected to the anode of the photodiode D1a.
  • the cathode of the photodiode D1a is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWSa.
  • a node connected to the gate of the transistor M1a serves as a storage node, and the transistor M1a functions as a reading transistor.
  • the second pixel circuit 60b has the same configuration as the first pixel circuit 60a.
  • the first and second pixel circuits 60a and 60b operate in the same manner as the first and second pixel circuits 10a and 10b according to the first embodiment (see FIG. 7).
  • Signal waveform diagrams of the first and second pixel circuits 20a and 20b are the same as those in the first embodiment (FIG. 8).
  • the first pixel circuit 60a includes the same components as the first pixel circuit 10a according to the first embodiment.
  • the photodiode D1a is provided between the storage node and one end of the transistor T1a, and the other end of the transistor T1a is connected to the reset line RSTa.
  • the transistor T1a is turned on in the first detection period in accordance with the clock signal CLKa.
  • the second pixel circuit 60b has the same configuration as that of the first pixel circuit 60a, and the transistor T1b included in the second pixel circuit 60b is turned on in the second detection period.
  • the transistor T1a that is turned on in the detection period in the first detection period is provided on the path of the current flowing through the photodiode D1a
  • the transistor T1b that is turned on in the second detection period is provided on the path of the current flowing in the photodiode D1b.
  • FIG. 22 is a circuit diagram of a pixel circuit according to the seventh embodiment of the present invention.
  • the first pixel circuit 70a includes transistors T1a, T2a, T3a, M1a, a photodiode D1a, and a capacitor C1a.
  • the second pixel circuit 70b includes transistors T1b, T2b, T3b, M1b, a photodiode D1b, and a capacitor C1b.
  • the transistors T1a, T3a, M1a, T1b, T3b, and M3b are N-type TFTs, and the transistors T2a and T2b are P-type TFTs.
  • a high level potential VDDP is supplied to the first pixel circuit 70a and the second pixel circuit 70b.
  • the gates of the transistors T1a and T2a are connected to the clock line CLKa.
  • the source of the transistor T1a is connected to the reset line RSTa, and the drain is connected to the anode of the photodiode D1a and the drain of the transistor T2a.
  • the cathode of the photodiode D1a is connected to the gate of the transistor M1a.
  • the drain of the transistor M1a is connected to the power supply line VDDa, and the source is connected to the output line OUTa.
  • the capacitor C1a is provided between the gate of the transistor M1a and the read line RWSa.
  • the potential VDDP is applied to the drain of the transistor T3a, the gate is connected to the gate of the transistor M1a, and the source is connected to the source of the transistor T2a.
  • a node connected to the gate of the transistor M1a serves as a storage node, and the transistor M1a functions as a reading transistor.
  • the second pixel circuit 70b has the same configuration as the first pixel circuit 70a.
  • the first and second pixel circuits 70a and 70b operate in the same manner as the first and second pixel circuits 60a and 60b according to the sixth embodiment except for the following points.
  • the transistor T2a is turned off when the clock signal CLKa is at a high level, and turned on when the clock signal CLKa is at a low level.
  • the transistor T2b is turned off when the clock signal CLKb is at a high level, and turned on when the clock signal CLKb is at a low level.
  • the transistor T2a changes from off to on.
  • the node connected to the anode of the photodiode D1a is charged with a potential corresponding to the gate potential Vanta of the transistor M1a via the transistors T2a and T3a. For this reason, at the end of the first detection period, the current flowing through the photodiode D1a is immediately cut off.
  • the transistor T2b changes from off to on.
  • the node connected to the anode of the photodiode D1b is charged with a potential corresponding to the gate potential Vintb of the transistor M1b via the transistors T2b and T3b. For this reason, at the end of the second detection period, the current flowing through the photodiode D1b is immediately cut off.
  • the first pixel circuit 70a has one end connected to the first pixel circuit 60a according to the sixth embodiment and the anode of the photodiode D1a (terminal on the transistor T1a side).
  • a transistor T2a first switching element that is turned on / off according to the clock signal CLKa and a transistor T3a (second switching element) that applies a potential corresponding to the potential of the storage node to the source of the transistor T2a are added.
  • the transistor T2a is turned on when the clock signal CLKa is at a low level (outside the detection period when the backlight is lit).
  • the second pixel circuit 10b has the same configuration as the first pixel circuit 10a, and the transistor T2a included in the second pixel circuit 70b is turned on when the clock signal CLKb is at a low level (except during the second detection period). .
  • the light amount in the first detection period and the light amount in the second detection period. can be detected. Further, when the clock signal CLKa changes, by applying a potential according to the potential of the storage node to the terminal opposite to the storage node of the photodiode D1a, the current flowing through the photodiode D1a is immediately cut off, thereby detecting accuracy. Can be high. The same effect can be obtained for the second pixel circuit 70b.
  • 23A to 23H are circuit diagrams of pixel circuits according to first to eighth modifications of the first embodiment, respectively.
  • the first pixel circuits 11a to 18a shown in FIGS. 23A to 23H are obtained by performing the following modifications to the first pixel circuit 10a according to the first embodiment.
  • the second pixel circuits 11b to 18b are obtained by performing the same modification on the second pixel circuit 10b according to the first embodiment.
  • the first pixel circuit 11a shown in FIG. 23A is obtained by replacing the capacitor C1 included in the first pixel circuit 10a with a transistor TCa that is a P-type TFT.
  • the drain of the transistor TCa is connected to the drain of the transistor T1a
  • the source is connected to the gate of the transistor M1a
  • the gate is connected to the readout line RWSa.
  • the transistor TCa connected in this way changes the potential of the storage node more than the original pixel circuit when a high level for reading is applied to the reading line RWSa. Therefore, the difference between the potential of the storage node when the strong light is incident and the potential of the storage node when the weak light is incident can be amplified to improve the sensitivity of the pixel circuit 11a.
  • the first pixel circuit 12a shown in FIG. 23B is obtained by replacing the photodiode D1 included in the first pixel circuit 10a with a phototransistor TDa. Thereby, all the transistors included in the first pixel circuit 12a are N-type. Therefore, the first pixel circuit 12a can be manufactured using a single channel process that can manufacture only N-type transistors.
  • the first pixel circuit 13a according to FIG. 23C is obtained by connecting the photodiode D1a included in the first pixel circuit 10a in reverse.
  • the first pixel circuit 13a is supplied with a reset signal RSTa that is normally at a high level and at a resetting low level at the time of reset.
  • the cathode of the photodiode D1a is connected to the reset line RSTa, and the anode is connected to the drain of the transistor T1a.
  • the first pixel circuit 14a shown in FIG. 23D is obtained by reversely connecting the photodiode D1a included in the first pixel circuit 10a and omitting the capacitor C1a.
  • a reset signal RSTa similar to that of the first pixel circuit 13a is supplied to the first pixel circuit 14a.
  • the reset signal RSTa becomes a high level for reading at the time of reading.
  • the potential of the storage node the gate potential of the transistor M1a
  • the first pixel circuit 14a does not include the capacitor C1a. Therefore, the sensitivity of the pixel circuit can be improved by increasing the aperture ratio by the amount of the capacitor C1a.
  • the first pixel circuit 15a shown in FIG. 23E is obtained by adding a transistor TSa to the first pixel circuit 10a.
  • the transistor TSa is an N-type TFT and functions as a selection switching element.
  • the source of the transistor M1a is connected to the drain of the transistor TSa.
  • the source of the transistor TSa is connected to the output line OUTa, and the gate is connected to the selection line SELa.
  • the selection signal SELa is at a high level when reading from the first pixel circuit 15a. Thereby, variations of the pixel circuit can be obtained.
  • the first pixel circuit 16a shown in FIG. 23F is obtained by adding a transistor TRa to the first pixel circuit 10a.
  • the transistor TRa is an N-type TFT and functions as a reset switching element.
  • the low-level potential VSS is applied to the source of the transistor TRa, the drain is connected to the gate of the transistor M1a, and the gate is connected to the reset line RSTa.
  • the low level potential COM is applied to the anode of the photodiode D1a. Thereby, variations of the pixel circuit can be obtained.
  • a first pixel circuit 17a shown in FIG. 23G is obtained by adding the transistors TSa and TRa to the first pixel circuit 10a.
  • the connection form of the transistors TSa and TRa is the same as that of the first pixel circuits 15a and 16a. Thereby, variations of the pixel circuit can be obtained.
  • the first pixel circuit 18a shown in FIG. 23H is obtained by adding a photodiode D2a to the first pixel circuit 10a.
  • the photodiode D2a is shielded from light and functions as a reference light sensor.
  • the anode of the photodiode D2a is connected to the cathode of the photodiode D1a and the source of the transistor T1a, and a predetermined potential VC is applied to the cathode.
  • the potential VC is higher than the reset high level potential. Since a dark current flows through the photodiode D2a, temperature compensation of the photodiode can be performed.
  • the first sensor pixel circuit and the second sensor pixel that detect light in the designated detection period and hold the detected light amount in other cases.
  • a plurality of circuits are arranged in the pixel region.
  • the backlight is turned on for a predetermined time once in one frame period, and the first detection period and the second detection period are set once in one frame period.
  • the first sensor pixel circuit is reset at the beginning of the detection period when the backlight is lit, and detects light in the detection period.
  • the second sensor pixel circuit is reset at the beginning of the second detection period and detects light in the detection period.
  • Reading from the two types of sensor pixel circuits is performed line-sequentially in parallel outside the two types of detection periods.
  • a difference circuit provided outside the sensor pixel circuit obtains a difference between the light amount in the first detection period and the light amount when the backlight is turned off. Thereby, the conventional problem can be solved and an input function independent of the light environment can be provided.
  • the first sensor pixel circuit for detecting the light amount in the first detection period including the time when the backlight is turned on, and the first time not including the time when the backlight is turned on is illustrated, for example, as in the conventional configuration illustrated in FIG. 24, one frame period is divided into the first half and the second half. Separately, the light quantity when the backlight is turned on and when the backlight is turned off may be obtained by the same sensor pixel circuit.
  • the first detection period is provided in the first half of one frame period, the light amount at the time of lighting the backlight is obtained, line-sequential readout is performed, and after resetting, the second detection period is set in the second half of the same frame period. May be provided so as to obtain the amount of light when the backlight is extinguished and read out line-sequentially. Even in this case, as described in the above-described embodiment, the linearity of the sensor output can be improved by starting the backlight lighting in the middle of the first detection period.
  • the type of light source provided in the display device is not particularly limited. Therefore, for example, a visible light backlight provided for display may be lit for a predetermined time once in one frame period.
  • the sensing backlight may be turned on for a predetermined time a plurality of times in one frame period.
  • the first detection period may be set over a plurality of periods in which the backlight is lit, and the second detection period may be set in other periods. Also in this case, it is preferable that the first detection period and the second detection period have the same length. Further, the second detection period may be set immediately after the detection period in the first detection period. This eliminates the difference between the two types of detection periods, prevents the followability with respect to the motion input from fluctuating according to the input direction, and also detects a detection error caused by light leakage in the switching element included in the sensor pixel circuit. Can be suppressed.
  • the light amount when the sensing backlight is turned off is first detected in one frame period, and then the sensing backlight is turned on to detect the light amount (FIG. 3).
  • a modification in which the amount of light when the sensing backlight is turned on is detected first, and then the amount of light when the sensing backlight is turned off is detected is also an embodiment of the present invention. It is. According to this modification, there is an advantage that the backlight for sensing does not enter the TFT holding the electric charge.
  • the present invention can be industrially used as a display device that includes an optical sensor in a display area and can capture an image.

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Abstract

　光環境に依存しない入力機能を有する表示装置を提供するために、指定された検知期間では光を検知し、それ以外では検知した光量を保持するセンサ画素回路を画素領域に複数個ずつ配置する。センサ画素回路を用いた入力を行うフレームでは、バックライトを１フレーム期間に１回所定時間だけ点灯させて、１フレーム期間に１回ずつ第１の検知期間Ａ１と第２の検知期間Ａ２を設定する。差分回路を用いて、第１の検知期間Ａ１における光量と第２の検知期間Ａ２における光量との差を求める。第１の検知期間Ａ１の最初はバックライトを消灯した状態とし、第１の検知期間Ａ１の途中の時刻ｔＢＬにおいて、バックライトの点灯を開始する。

Description

表示装置
本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。
　従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。
　特許第４０７２７３２号公報には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。
　図２４は、特許第４０７２７３２号公報に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図２４に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。
　特許第３５２１１８７号公報には、図２５に示す単位受光部を備えた固体撮像装置が記載されている。図２５に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。
　一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。
　特許第４０７２７３２号公報記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。
　また、バックライト点灯期間で受光素子が光を検知する期間（図２４に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図２４に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション（motion）入力に対する追従性が、モーション方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。
　それ故に、本発明は、上記の課題を解決し、光環境に依存しない入力機能を有する表示装置を提供することを目的とする。
　上記の目的を達成するために、ここに開示する表示装置は、表示領域に複数の光センサを配置した表示装置であって、複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、前記センサ画素回路からの出力を処理するセンサ信号処理回路と、前記表示パネルの背面に設けられた光源と、前記センサ画素回路と前記光源との間に設けられた遮光膜と、前記光センサによる入力を行う場合の１フレーム期間において、光源が点灯している期間と光源が消灯している期間とを設ける光源制御部と、前記センサ画素回路に対して、光源が点灯している期間を含む第１の検知期間を示す第１制御信号と光源が点灯している期間を含まない第２の検知期間を示す第２制御信号とを出力すると共に、前記センサ画素回路に対するリセットおよび読み出しを行う駆動回路と、前記第１の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力と、前記第２の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力との差分を求める差分回路とを備えた構成である。前記第１の検知期間の長さと第２の検知期間の長さとが等しく、前記第１の検知期間の最初においては前記光源が消灯され、前記第１の検知期間の途中から前記光源が点灯される。
　上記の構成によれば、差分回路において、光源が点灯している期間を含む第１の検知期間での入射光に応じて蓄積された電荷に基づくセンサ画素回路からの出力と、光源が点灯している期間を含まない第２の検知期間での入射光に応じて蓄積された電荷に基づくセンサ画素回路からの出力との差分が求められる。これにより、光環境に依存しない入力機能を提供することができる。
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。 図２は、図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図３は、図１に示す表示装置におけるバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図４は、図１に示す表示装置に含まれる表示パネルの信号波形図である。 図５は、図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 図６は、本発明の第１の実施形態に係るセンサ画素回路の回路図である。 図７は、図６に示すセンサ画素回路の動作を示す図である。 図８は、図６に示すセンサ画素回路の信号波形図である。 図９は、図１に示す表示装置に含まれるフォトダイオードの動作状態の一つを示す図である。 図１０は、図１に示す表示装置に含まれるフォトダイオードの動作状態の一つを示す図である。 図１１は、本発明の第２の実施形態に係るセンサ画素回路の回路図である。 図１２は、図１１に示すセンサ画素回路の動作を示す図である。 図１３は、本発明の第３の実施形態に係るセンサ画素回路の回路図である。 図１４は、図１３に示すセンサ画素回路の動作を示す図である。 図１５は、図１３に示すセンサ画素回路の信号波形図である。 図１６は、本発明の第４の実施形態に係るセンサ画素回路の回路図である。 図１７は、図１６に示すセンサ画素回路の動作を示す図である。 図１８は、本発明の第５の実施形態に係るセンサ画素回路の回路図である。 図１９は、図１８に示すセンサ画素回路の動作を示す図である。 図２０は、図１８に示すセンサ画素回路の信号波形図である。 図２１は、本発明の第６の実施形態に係るセンサ画素回路の回路図である。 図２３は、本発明の第７の実施形態に係るセンサ画素回路の回路図である。 図２３Ａは、第１の実施形態の第１変形例に係るセンサ画素回路の回路図である。 図２３Ｂは、第１の実施形態の第２変形例に係るセンサ画素回路の回路図である。 図２３Ｃは、第１の実施形態の第３変形例に係るセンサ画素回路の回路図である。 図２３Ｄは、第１の実施形態の第４変形例に係るセンサ画素回路の回路図である。 図２３Ｅは、第１の実施形態の第５変形例に係るセンサ画素回路の回路図である。 図２３Ｆは、第１の実施形態の第６変形例に係るセンサ画素回路の回路図である。 図２３Ｇは、第１の実施形態の第７変形例に係るセンサ画素回路の回路図である。 図２３Ｈは、第１の実施形態の第８変形例に係るセンサ画素回路の回路図である。 図２４は、従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。 図２５は、従来の固体撮像装置に含まれる単位受光部の回路図である。
　上記の目的を達成するために、本発明の実施形態にかかる第１の構成は、表示領域に複数の光センサを配置した表示装置であって、複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、前記センサ画素回路からの出力を処理するセンサ信号処理回路と、前記表示パネルの背面に設けられた光源と、前記センサ画素回路と前記光源との間に設けられた遮光膜と、前記光センサによる入力を行う場合の１フレーム期間において、光源が点灯している期間と光源が消灯している期間とを設ける光源制御部と、前記センサ画素回路に対して、光源が点灯している期間を含む第１の検知期間を示す第１制御信号と光源が点灯している期間を含まない第２の検知期間を示す第２制御信号とを出力すると共に、前記センサ画素回路に対するリセットおよび読み出しを行う駆動回路と、前記第１の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力と、前記第２の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力との差分を求める差分回路とを備える。なお、前記第１の検知期間の長さと第２の検知期間の長さとが等しく、前記第１の検知期間の最初においては前記光源が消灯され、前記第１の検知期間の途中から前記光源が点灯される。
　この第１の構成によれば、差分回路において、光源が点灯している期間を含む第１の検知期間での入射光に応じて蓄積された電荷に基づくセンサ画素回路からの出力と、光源が点灯している期間を含まない第２の検知期間での入射光に応じて蓄積された電荷に基づくセンサ画素回路からの出力との差分が求められる。これにより、光環境に依存しない入力機能を提供することができる。また、第１の構成は、センサ画素回路と光源との間に遮光膜を備えたことにより、入力精度を向上させている。すなわち、遮光膜は、光源からの直接光がセンサ画素回路へ入射することを防止することにより、表示パネルの表面に物体が接触または近接したときの明るさの変化を、より精度良く検出することを可能とする。また、光センサによる入力を行う場合は、第１の検知期間の後期に光源を点灯させることにより、センサ出力の線形性を向上させることができるという利点もある。すなわち、前述のように、遮光膜をセンサ画素回路の近傍に設けた場合、センサ画素回路と遮光膜との間に容量結合が生じてセンサ出力の線形性が劣化するという事象が生じることがある。これに対して、上記の第１の構成では、第１の検知期間の最初においては前記光源が消灯され、前記第１の検知期間の途中から前記光源が点灯される。これにより、第１の検知期間において、光源を点灯した状態での明るさの検知を開始する前に、光源を消灯した状態でセンサによる検知を開始することにより、リセット直後における容量結合の影響を緩和する時間を確保することができる。この結果、遮光膜とセンサ画素回路との間の容量結合の影響を緩和し、線形性の高いセンサ出力を得ることが可能となる。
　前記第１の構成において、前記センサ画素回路が、前記第１制御信号が与えられる第１センサ画素回路と、前記第２制御信号が与えられる第２センサ画素回路とを含み、前記駆動回路は、第１の検知期間および第２の検知期間以外において、前記第１および第２センサ画素回路からの読み出しを線順次で行うことが好ましい（第２の構成）。
　このように、第１センサ画素回路と第２センサ画素回路とを別個に設けることにより、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、センサ画素回路からの読み出しを検知期間以外で行うことにより、光源の点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度が大きくなる。
　前記の第２の構成において、前記光源は１フレーム期間に１回所定時間だけ点灯し、前記第１の検知期間および第２の検知期間は、１フレーム期間に１回ずつ設定されていることが好ましい（第３の構成）。
　また、第２の構成において、第１の検知期間を第２の検知期間の直後に設定すれば、２種類の検知期間の間のずれをなくし、モーション入力に対する追随性が入力方向に応じて変動することを防止することができる。また、この場合、消灯よりも点灯に時間がかかる光源を用いた場合でも、第１の検知期間の全体で光源を点灯させて、検出精度を高くすることができる。あるいは、第２の構成において、第２の検知期間を第１の検知期間の直後に設定しても、２種類の検知期間の間のずれをなくし、モーション入力に対する追随性が入力方向に応じて変動することを防止することができる。また、この場合、センサ画素回路に含まれるスイッチング素子における光リークに起因する検出誤差を抑制することができる。
　前記の第３の構成において、前記駆動回路は、第１の検知期間の先頭で前記第１センサ画素回路に対するリセットを行い、第２の検知期間の先頭で前記第２センサ画素回路に対するリセットを行うことが好ましい（第４の構成）。
　この第４の構成によれば、それぞれの検知期間の先頭でセンサ画素回路に対するリセットを行うことにより、各センサ画素回路において光量を正確に検知することができる。また、同じ種類のセンサ画素回路に対するリセットを一括して行うことにより、同じ種類のセンサ画素回路が同じ期間で光を検知するようにすることができる。また、リセットに要する時間を短くして、読み出しタイミングを決定するときの自由度を大きくすることができる。
　前記の第２の構成において、前記表示パネルは、前記第１および第２センサ画素回路の出力信号を伝搬する複数の出力線をさらに含み、前記第１および第２センサ画素回路は、種類ごとに異なる出力線に接続され、前記駆動回路は、前記第１および第２センサ画素回路からの読み出しを並列に行うことが好ましい（第５の構成）。
　この第５の構成によれば、第１および第２センサ画素回路を種類ごとに異なる出力線に接続し、２種類のセンサ画素回路からの読み出しを並列に行うことにより、読み出し速度を遅くして、装置の消費電力を削減することができる。また、２種類の光量を並列に読み出し、その差を直ちに求めれば、２種類の光量を順に検知した場合に必要となる、先に検知した光量を記憶するためのメモリは不要となる。
　また、前記の第２の構成において、前記第１および第２センサ画素回路は、１個の光センサと、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、前記光センサを流れる電流の経路上に設けられ、与えられた制御信号に従いオン／オフする保持用スイッチング素子とを含み、前記第１センサ画素回路に含まれる保持用スイッチング素子は前記第１制御信号に従い第１の検知期間でオンし、前記第２センサ画素回路に含まれる保持用スイッチング素子は前記第２制御信号に従い第２の検知期間でオンすることが好ましい（第６の構成）。
　前記の第６の構成において、前記第１および第２センサ画素回路では、前記保持用スイッチング素子は前記蓄積ノードと前記光センサの一端との間に設けられ、前記光センサの他端はリセット線に接続されていることが好ましい（第７の構成）。
　前記の第６の構成において、前記第１および第２センサ画素回路は、前記保持用スイッチング素子として、前記蓄積ノードと前記光センサの一端との間に設けられた第１保持用スイッチング素子と、リセット線と前記光センサの他端との間に設けられた第２保持用スイッチング素子とを含むことが好ましい（第８の構成）。この構成によれば、検知期間以外では、光センサとリセット線の間に設けられた第２保持用スイッチング素子がオフする。このため、光センサを流れる電流による、光センサの第１保持用スイッチング素子側の端子の電位の変動は小さくなり、第１保持用スイッチング素子の両端に印加される電位差は小さくなる。これにより、第１保持用スイッチング素子を流れるリーク電流を削減し、蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。
　前記の第７の構成において、前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されていることが好ましい（第９の構成）。
　前記の第８の構成において、前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる第１保持用スイッチング素子の一端に接続され、他端は前記第１および第２センサ画素回路にそれぞれ含まれる第２保持用スイッチング素子の一端に接続されていることが好ましい（第１０の構成）。
　前記第９または第１０の構成によれば、２種類のセンサ画素回路間で１個の光センサを共有することにより、光センサの感度特性のばらつきの影響をキャンセルして、第１の検知期間の光量と第２の検知期間の光量との差を正確に求めることができる。また、光センサの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
　前記の第９の構成において、前記第１および第２センサ画素回路は、２種類の回路間で１個の読み出しトランジスタを共有し、前記共有された読み出しトランジスタの制御端子は、前記共有された光センサの一端と、前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端とに接続されていることが好ましい（第１１の構成）。
　この第１１の構成によれば、２種類のセンサ画素回路間で１個の読み出しトランジスタを共有することにより、読み出しトランジスタの閾値特性のばらつきの影響をキャンセルして、第１の検知期間の光量と第２の検知期間の光量との差を正確に求めることができる。
　（実施形態）
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。
　図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。
　図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。
　バックライト３は、表示パネル２に光を照射する光源である。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、本実施形態においては、表示用の白色ＬＥＤとセンシング用の赤外線ＬＥＤとを含んでいる。白色ＬＥＤは、画像の表示中は点灯状態であり、センサ画素回路によるセンシング中も点灯状態である。ただし、センシング中は白色ＬＥＤを消灯状態としても良い。センシング用の赤外線ＬＥＤは、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。本実施形態の表示装置においては、表示パネル２への画像の表示と、センサ画素回路９による入力（センシング）とが、同一フレームで行われる。なお、画像の表示とセンシングとは、同期をとって実行されれば良く、必ずしも同周期でなくても良い。例えば、センシングを１２０Ｈｚで行い、表示を６０Ｈｚで行っても良い。本実施形態においては、センシングに関しては、１フレーム期間において制御信号ＣＳｂがハイレベルとローレベルとの間で少なくとも１回切り替えられることにより、１フレーム期間内に、バックライト３の赤外線ＬＥＤが点灯している期間と消灯している期間とが設けられる。
　表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８、（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１～ＧＬｘとｙ本のソース線ＳＬ１～ＳＬｙが設けられる。ゲート線ＧＬ１～ＧＬｘは互いに平行に配置され、ソース線ＳＬ１～ＳＬｙはゲート線ＧＬ１～ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘとソース線ＳＬ１～ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１～ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。
　画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１～ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１～ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１～ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１～ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられることがある。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１～ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１～ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１～ＯＵＴｍとして使用される。
　図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。（ｎ×ｍ／２）個のセンサ画素回路９には、バックライト３の赤外線ＬＥＤの点灯期間に入射した光を検知する第１センサ画素回路９ａと、バックライト３の赤外線ＬＥＤの消灯期間に入射した光を検知する第２センサ画素回路９ｂとが含まれる。第１センサ画素回路９ａと第２センサ画素回路９ｂは同数である。
　図２では、（ｎ×ｍ／４）個の第１センサ画素回路９ａは、奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１と奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１の交点近傍に配置される。（ｎ×ｍ／４）個の第２センサ画素回路９ｂは、偶数番目のクロック線ＣＬＫ２～ＣＬＫｎと偶数番目の出力線ＯＵＴ２～ＯＵＴｍの交点近傍に配置される。このように表示パネル２は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍを含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは種類ごとに異なる出力線に接続される。
　なお、個々の第１センサ画素回路９ａと第２センサ画素回路９ｂとの背面には、バックライト３からの直接光がセンサへ入射することを妨げる遮光膜（図２においては図示省略）が設けられている。これにより、表示パネルの表面に物体が接触または近接したときの明るさの変化を、より精度良く検出することが可能となる。
　ゲートドライバ回路５は、ゲート線ＧＬ１～ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１～ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。
　ソースドライバ回路６は、ソース線ＳＬ１～ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１～ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１～ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。
　センサロウドライバ回路７は、クロック線ＣＬＫ１～ＣＬＫｎ、リセット線ＲＳＴ１～ＲＳＴｎ、および、読み出し線ＲＷＳ１～ＲＷＳｎなどを駆動する。より詳細には、本実施形態に係る表示装置では、クロック線ＣＬＫ１～ＣＬＫｎの電位を制御することにより、１フレーム期間に１回ずつ、バックライト点灯時を含む検知期間（第１の検知期間）と、第１の検知時間と同じ長さで、かつ、バックライト点灯時を含まない検知期間（第２の検知期間）とが設定される（詳細は後述）。
　センサロウドライバ回路７は、バックライト点灯時を含む第１の検知期間では奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１に対してハイレベル電位を印加し、バックライト点灯時を含まない第２の検知期間では偶数番目のクロック線ＣＬＫ２～ＣＬＫｎに対してハイレベル電位を印加する。また、センサロウドライバ回路７は、第１の検知期間の先頭において奇数番目のリセット線ＲＳＴ１～ＲＳＴｎ－１に対してハイレベル電位を印加し、第２の検知期間の先頭において偶数番目のリセット線ＲＳＴ２～ＲＳＴｎに対してハイレベル電位を印加する。これにより、ハイレベル電位が印加されたリセット線に接続された（ｎ×ｍ／４）個のセンサ画素回路９が、一括してリセットされる。
　また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１～ＲＷＳｎの中から隣接する２本の読み出し線を順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された２本の読み出し線に接続されたｍ個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１～ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にあるｍ個のセンサ画素回路９から出力線ＯＵＴ１～ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。
　ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求める差分回路を含んでいる。ソースドライバ回路６は、差分回路で求めた光量の差を増幅し、増幅後の信号をセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。図１に示す表示装置は、表示パネル２に入射した光を検知するために、センサ画素回路９による入力を行うフレームにおいては、以下に示す１回駆動を行う。
　図３は、センサ画素回路９による入力を行うフレームにおける、バックライト３の赤外線ＬＥＤの点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。図３においてハッチングを付した期間（時刻ｔＢＬ～ｔｃ）が、バックライト３の赤外線ＬＥＤの点灯期間である。図３に示すように、バックライト３の赤外線ＬＥＤは、１フレーム期間に１回、所定時間だけ点灯し、それ以外の期間では消灯する。より詳細には、バックライト３の赤外線ＬＥＤは、１フレーム期間内の時刻ｔＢＬにおいて点灯し、時刻ｔｃにおいて消灯する。また、時刻ｔｂにおいてすべての第１センサ画素回路９ａに対するリセットが行われ、時刻ｔａにおいてすべての第２センサ画素回路９ｂに対するリセットが行われる。
　第１センサ画素回路９ａは、バックライト３の赤外線ＬＥＤの点灯期間（図３に示す時刻ｔＢＬ～時刻ｔｃ）を含む第１の検知期間（時刻ｔｂ～時刻ｔｃ）内に、入射光に応じた電荷を蓄積する。第１の検知期間を、図３において「Ａ１」として示す。第１の検知期間は、詳しくは後述するが、第１センサ画素回路９ａに接続されているクロック線ＣＬＫがハイレベル電位に保たれている期間である。すなわち、第１センサ画素回路９ａに接続されているクロック線ＣＬＫをハイレベル電位に保つタイミングと長さを制御することにより、第１の検知期間を適宜に設定することができる。第２センサ画素回路９ｂは、バックライト３の赤外線ＬＥＤの点灯期間を含まない第２の検知期間（時刻ｔａ～時刻ｔｂ）内に、入射光に応じた電荷を蓄積する。第２の検知期間を、図３において「Ａ２」として示す。第２の検知期間は、クロック線ＣＬＫがハイレベル電位に保たれている間の期間である。すなわち、第２センサ画素回路９ｂに接続されているクロック線ＣＬＫをハイレベル電位に保つタイミングと長さを制御することにより、第２の検知期間を適宜に設定することができる。第１の検知期間と第２の検知期間とは同じ長さである。なお、バックライト３の赤外線ＬＥＤの点灯期間は、第１の検知期間Ａ１の途中から開始する。バックライト３の赤外線ＬＥＤの点灯は、第１の検知期間の最後まで継続することが好ましい。なお、バックライト３の赤外線ＬＥＤの点灯期間（時刻ｔＢＬ～時刻ｔｃ）が第１の検知期間Ａ１に占める割合は特に限定されない。
　第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しは、時刻ｔｃ以降に並列に線順次で行われる。なお、図３では、センサ画素回路９からの読み出しは、１フレーム期間内に完了しているが、次のフレーム期間で第１センサ画素回路９ａに対するリセットを行うまでに完了すればよい。
　図４は、表示パネル２の信号波形図である。図４に示すように、ゲート線ＧＬ１～ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間ずつハイレベルになる。第１センサ画素回路９ａに接続している奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位は、１フレーム期間に１回、バックライト３の赤外線ＬＥＤが点灯する時刻ｔＢＬよりも少し早い時刻ｔｂから、バックライト３の赤外線ＬＥＤが消灯する時刻ｔｃの少し前までハイレベルになる。奇数番目のクロック線ＣＬＫ１～ＣＬＫｎ－１の電位がハイレベルになっている期間が、前述の第１の検知期間Ａ１である。バックライト３の赤外線ＬＥＤが点灯している期間（時刻ｔＢＬ～時刻ｔｃ）は、第１の検知期間Ａ１の途中に開始する。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位は、１フレーム期間に１回、時刻ｔｂの少し前までハイレベルになる。偶数番目のクロック線ＣＬＫ２～ＣＬＫｎの電位がハイレベルになっている期間が、前述の第２の検知期間Ａ２である。第１の検知期間Ａ１の長さと、第２の検知期間Ａ２の長さとは、同じである。
　奇数番目のリセット線ＲＳＴ１～ＲＳＴｎ－１の電位は、１フレーム期間に１回、第１の検知期間Ａ１の始めに所定時間だけハイレベルになる。偶数番目のリセット線ＲＳＴ２～ＲＳＴｎの電位は、１フレーム期間に１回、第２の検知期間Ａ２の始めに所定時間だけハイレベルになる。読み出し線ＲＷＳ１～ＲＷＳｎは２本ずつ対にされ、（ｎ／２）対の読み出し線の電位は時刻ｔｃ以降に順に所定時間ずつハイレベルになる。
　図５は、センサ画素回路９の概略構成を示す図である。図５に示すように、第１センサ画素回路９ａは、１個のフォトダイオードＤ１ａと１個の蓄積ノードＮＤａを含んでいる。フォトダイオードＤ１ａは、第１の検知期間（図３のＡ１）に入射した光の量（信号＋ノイズ）に応じた電荷を蓄積ノードＮＤａから引き抜く。第２センサ画素回路９ｂは、第１センサ画素回路９ａと同様に、１個のフォトダイオードＤ１ｂと１個の蓄積ノードＮＤｂを含んでいる。フォトダイオードＤ１ｂは、第２の検知期間（図３のＡ２）に入射した光の量（ノイズ）に応じた電荷を蓄積ノードＮＤｂから引き抜く。第１センサ画素回路９ａと第２センサ画素回路９ｂは、第１の検知期間および第２の検知期間以外では、検知した光量を保持する。第１センサ画素回路９ａからは、第１の検知期間に入射した光の量に応じたセンサ信号が読み出される。第２センサ画素回路９ｂからは、第２の検知期間に入射した光の量に応じたセンサ信号が読み出される。ソースドライバ回路６に含まれる差分回路を用いて、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号の差を求めることにより、バックライト点灯期間を含む第１の検知期間の光量と、バックライト点灯時を含まない第２の検知期間の光量との差を求めることができる。
　なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。ただし、第１センサ画素回路９ａと第２センサ画素回路９ｂを異なる出力線に接続することが好ましい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設ける場合には、奇数番目の出力線ＯＵＴ１～ＯＵＴｍ－１のそれぞれにｎ個の第１センサ画素回路９ａを接続し、偶数番目の出力線ＯＵＴ２～ＯＵＴｍのそれぞれにｎ個の第２センサ画素回路９ｂを接続すればよい。この場合、センサ画素回路９からの読み出しは行ごとに行われる。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１～数１０分の１の）センサ画素回路９を設けてもよい。
　以上に示すように、本実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、１フレーム期間に１回所定時間だけ点灯するバックライト３の赤外線ＬＥＤと、センサ画素回路９に対して、第１の検知期間を示す奇数番目のクロック信号ＣＬＫ１～ＣＬＫｎ－１（第１制御信号）と第２の検知期間を示す偶数番目のクロック信号ＣＬＫ２～ＣＬＫｎ（第２制御信号）を出力すると共に、センサ画素回路９に対するリセットおよび読み出しを行うセンサロウドライバ回路７（駆動回路）とを備えている。センサ画素回路９には、奇数番目のクロック信号ＣＬＫ１～ＣＬＫｎ－１に従い、第１の検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路９ａと、偶数番目のクロック信号ＣＬＫ２～ＣＬＫｎに従い、第２の検知期間では光を検知し、それ以外では検知した光量を保持する第２センサ画素回路９ｂとが含まれる。センサロウドライバ回路７は、第１の検知期間および第２の検知期間以外において、第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しを線順次で行う。
　したがって、本実施形態に係る表示装置によれば、２種類のセンサ画素回路を用いてバックライト点灯期間を含む第１の検知期間の光量と、バックライト点灯期間を含まない第２の検知期間の光量とを別個に検知し、差分回路で両者の差を求めることができる。これにより、光環境に依存しない入力機能を提供することができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、センサ画素回路からの読み出しを検知期間以外で行うことにより、バックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度が大きくなる。
　また、センサロウドライバ回路７は、第１の検知期間の先頭で第１センサ画素回路９ａに対するリセットを行い、第２の検知期間の先頭で第２センサ画素回路９ｂに対するリセットを行う。このように、それぞれの検知期間の先頭でセンサ画素回路に対するリセットを行うことにより、各センサ画素回路において光量を正確に検知することができる。また、同じ種類のセンサ画素回路に対するリセットを一括して行うことにより、同じ種類のセンサ画素回路が同じ期間で光を検知するようにすることができる。また、リセットに要する時間を短くして、読み出しタイミングを決定するときの自由度を大きくすることができる。
　また、第１の検知期間は、第２の検知期間の直後に設定されている。このように２種類の検知期間を接近して設定することにより、２種類の検知期間の間のずれをなくし、モーション入力に対する追随性が入力方向に応じて変動することを防止することができる。また、第１の検知期間を第２の検知期間の直後に設定し、かつ、バックライト３の赤外線ＬＥＤを第１の検知期間の途中から点灯させることにより、消灯よりも点灯に時間がかかるバックライトを用いた場合でも、検出精度を高くすることができる。また、第１の検知期間と第２の検知期間との長さを同じにすることにより、同じ長さの期間について、バックライト点灯期間を含む第１の検知期間の光量と、バックライト点灯時を含まない第２の検知期間の光量との差を正確に求めることができる。
　また、表示パネル２は第１および第２センサ画素回路９ａ、９ｂの出力信号を伝搬する複数の出力線ＯＵＴ１～ＯＵＴｍをさらに含み、第１センサ画素回路９ａと第２センサ画素回路９ｂは異なる出力線に接続されており、センサロウドライバ回路７は第１センサ画素回路９ａからの読み出しと第２センサ画素回路９ｂからの読み出しを並列に行う。ソースドライバ回路６は、第１センサ画素回路９ａの出力信号と第２センサ画素回路９ｂの出力信号との差を求める差分回路を含んでいる。このように、第１および第２センサ画素回路９ａ、９ｂを種類ごとに異なる出力線に接続し、２種類のセンサ画素回路からの読み出しを並列に行うことにより、読み出し速度を遅くして、装置の消費電力を削減することができる。また、上記差分回路を設けることにより、バックライト点灯期間を含む第１の検知期間の光量と、バックライト点灯時を含まない第２の検知期間の光量との差を求めることができ、先に検知した光量を記憶するためのメモリを不要とすることができる。
　さらに、バックライト３の赤外線ＬＥＤを第１の検知期間の途中から点灯させることにより、センサ画素回路とその背面に設けられた遮光膜との間の容量結合の影響を緩和させ、センサ出力の線形性を向上させることができる。これについては、後ほど詳述する。
　以下、本実施形態に係る表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、センサ画素回路を画素回路と略称し、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫａ上の信号をクロック信号ＣＬＫａという）。第１、第２、第６および第７の実施形態では、第１センサ画素回路９ａは、クロック線ＣＬＫａ、リセット線ＲＳＴａ、読み出し線ＲＷＳａ、電源線ＶＤＤａおよび出力線ＯＵＴａに接続される。第２センサ画素回路９ｂは、クロック線ＣＬＫｂ、リセット線ＲＳＴｂ、読み出し線ＲＷＳｂ、電源線ＶＤＤｂおよび出力線ＯＵＴｂに接続される。
　これらの実施形態では、第２センサ画素回路９ｂは第１センサ画素回路９ａと同じ構成を有し同様に動作するので、第２センサ画素回路９ｂに関する説明を適宜省略する。第３～第５の実施形態では、第１センサ画素回路９ａと第２センサ画素回路９ｂは、一部の構成要素を共有し、１個の画素回路として構成される。第３および第４の実施形態に係る画素回路は、共通のリセット線ＲＳＴおよび読み出し線ＲＷＳに接続され、第５の実施形態に係る画素回路は共通のリセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤおよび出力線ＯＵＴに接続される。
　（第１の実施形態）
　図６は、本発明の第１の実施形態に係る画素回路の回路図である。図６に示すように、第１画素回路１０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路１０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）である。本実施形態においては、フォトダイオードＤ１ａ，Ｄ１ｂは、ラテラル構造のＰＩＮダイオードである。
　第１画素回路１０ａでは、フォトダイオードＤ１ａのアノードはリセット線ＲＳＴａに接続され、カソードはトランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路１０ａでは、トランジスタＭ１ａのゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路１０ｂは、第１画素回路１０ａと同じ構成を有する。
　第１画素回路１０ａは、フォトダイオードＤ１ａの背面（バックライト３側）に、遮光膜ＬＳを有している。遮光膜ＬＳは、例えばモリブデン等の金属薄膜によって形成されており、バックライト３からの直接光がフォトダイオードＤ１ａへ入射することを妨げる。遮光膜ＬＳの電位は、少なくとも第１画素回路１０ａの動作中は定電位Ｖｌｓに維持されている。第２画素回路１０ｂも、第１画素回路１０ａと同様に、少なくとも第２画素回路１０ｂの動作中は定電位Ｖｌｓに維持される遮光膜ＬＳを備えている。なお、図７以降においては遮光膜ＬＳの図示を省略するが、以降の実施形態においても、フォトダイオードの背面（バックライト３側）には遮光膜ＬＳが設けられている。
　図７は、第１画素回路１０ａの動作を示す図である。図７に示すように、第１画素回路１０ａは、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。
　図８は、第１画素回路１０ａと第２画素回路１０ｂの信号波形図である。図８において、ＢＬはバックライト３の赤外線ＬＥＤの輝度を表し、Ｖｉｎｔａは第１画素回路１０ａの蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２画素回路１０ｂの蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。第１画素回路１０ａについては、時刻ｔ４～時刻ｔ５がリセット期間、時刻ｔ５～時刻ｔ７が蓄積期間、時刻ｔ７～時刻ｔ８が保持期間、時刻ｔ８～時刻ｔ９が読み出し期間となる。なお、時刻ｔ６～時刻ｔ７が、第１の検知期間においてバックライト３の赤外線ＬＥＤが点灯している期間である。第２画素回路１０ｂについては、時刻ｔ１～時刻ｔ２がリセット期間、時刻ｔ２～時刻ｔ３が蓄積期間、時刻ｔ３～時刻ｔ８が保持期間、時刻ｔ８～時刻ｔ９が読み出し期間となる。
　第１画素回路１０ａのリセット期間では、クロック信号ＣＬＫａはハイレベル、読み出し信号ＲＷＳａはローレベル、リセット信号ＲＳＴａはリセット用のハイレベルになる。このとき、トランジスタＴ１ａはオンする。したがって、リセット線ＲＳＴａからフォトダイオードＤ１ａとトランジスタＴ１ａを経由して蓄積ノードに電流（フォトダイオードＤ１ａの順方向電流）が流れ（図７（ａ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
　第１画素回路１０ａの蓄積期間では、クロック信号ＣＬＫａはハイレベル、リセット信号ＲＳＴａと読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオンする。このときにフォトダイオードＤ１ａに光が入射すると、蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１ａを経由してリセット線ＲＳＴａに電流（フォトダイオードＤ１ａのフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図７（ｂ））。したがって、電位Ｖｉｎｔａは、クロック信号ＣＬＫａがハイレベルである期間に入射した光の量に応じて下降する。
　なお、本実施形態においては、第１画素回路１０ａの蓄積期間（時刻ｔ５～時刻ｔ７）の途中である時刻ｔ６においてバックライト３の赤外線ＬＥＤが点灯する。すなわち、第１画素回路１０ａの蓄積期間の最初においては、バックライト３の赤外線ＬＥＤは消灯された状態である。このように、第１画素回路１０ａの蓄積期間の途中においてバックライト３の赤外線ＬＥＤを点灯することにより、センサ出力の線形性を向上させることができる。その理由を、図９および図１０を参照しながら、以下に説明する。
　図９はモードＢ（詳細は後述）で動作する際、図１０はモードＡ（詳細は後述）で動作する際の、フォトダイオードＤ１ａの状態をそれぞれ示す模式図である。図９および図１０において、最上段は、フォトダイオードＤ１ａにおける自由電子および正孔の流れを示し、中段は、フォトダイオードＤ１ａにおけるエネルギーバンドを示し、最下段は、フォトダイオードＤ１ａの等価回路を示している。
　なお、以下の説明並びに図９および図１０において、Ｖｃは、フォトダイオードＤ１ａのｎ層１１ａにおける電位を示し、Ｖａは、フォトダイオードＤ１ａのｐ層１１ｃにおける電位を示す。また、Ｖｔｈ＿ｎは、ｎ層１１ａをソース・ドレイン領域、遮光膜ＬＳをゲート電極とするｎチャンネルＭＯＳトランジスタを想定した場合の閾値電圧を示している。同様に、Ｖｔｈ＿ｐは、ｐ層１１ｃをソース・ドレイン領域、遮光膜ＬＳをゲート電極とするｐチャンネルＭＯＳトランジスタを想定した場合の閾値電圧を示している。また、ＥＣは伝導帯におけるエネルギー準位を示し、ＥＦは禁制帯におけるエネルギー準位を示し、ＥＶは価電子帯におけるエネルギー準位を示している。
　リセットの直後においては、フォトダイオードＤ１ａの背面に設けられた遮光膜ＬＳの電位Ｖｌｓと他の電位とが、下記の式（１）を満たす。
　　　Ｖｌｓ＜（Ｖａ＋Ｖｔｈ＿ｐ）＜（Ｖｃ＋Ｖｔｈ＿ｎ）・・・（１）
　したがって、この状態においては、図９の最上段および中段に示すように、ダイオードＤ１ａにおいては、ｉ層１１ｂのｎ層１１ａ側の界面付近においてのみ、自由電子（ｅ－）および正孔（ｈ＋）の移動が生じやすいモード（これを「モードＢと称する」。）となる。これにより、図９の最下段に示すように、このモードＢでは、電流の流れはｉ層１１ｂによって妨げられる。
　しかし、蓄積期間が開始してしばらく経つと、フォトダイオードＤ１ａの背面に設けられた遮光膜ＬＳの電位Ｖｌｓと他の電位とが、下記の式（２）を満たすようになる。
　　　（Ｖａ＋Ｖｔｈ＿ｐ）＜Ｖｌｓ＜（Ｖｃ＋Ｖｔｈ＿ｎ）・・・（２）
　この状態においては、図１０の最上段および中段に示すように、フォトダイオードＤ１ａのｉ層１１ｂの両側の界面付近において、自由電子（ｅ－）および正孔（ｈ＋）の移動が生じやすいモード（これを「モードＡと称する」。）となる。図１０の最下段に示すように、このモードＡでは、電流はフォトダイオードＤ１ａ内をスムーズに流れることができる。
　すなわち、ダイオードＤ１ａの動作がモードＢであるときよりも、モードＡであるときの方が、フォト電流がスムーズに流れるので、受光量に対する線形性に優れたセンサ出力を得ることができる。
　したがって、第１の検知期間の最初において、ダイオードＤ１ａの動作がモードＢである間にはバックライト３の赤外線ＬＥＤを消灯した状態とし、第１の検知期間の途中でバックライト３の赤外線ＬＥＤを点灯させることにより、バックライト３の赤外線ＬＥＤの反射光を利用した物体の検知を、モードＢではなくモードＡにて行うことができる。これにより、線形性に優れたセンサ出力を得ることが可能となる。
　第１画素回路１０ａの保持期間では、クロック信号ＣＬＫａ、リセット信号ＲＳＴａおよび読み出し信号ＲＷＳａはローレベルになる。このとき、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１ａに光が入射しても、トランジスタＴ１ａはオフしており、フォトダイオードＤ１ａとトランジスタＭ１のゲートは電気的に遮断されているので、電位Ｖｉｎｔａは変化しない（図７（ｃ））。
　第１画素回路１０ａの読み出し期間では、クロック信号ＣＬＫａとリセット信号ＲＳＴａはローレベル、読み出し信号ＲＷＳａは読み出し用のハイレベルになる。このとき、トランジスタＴ１ａはオフする。このとき電位Ｖｉｎｔａは、読み出し信号ＲＷＳａの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路１０ａの全体の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇する。トランジスタＭ１ａは、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔａに応じて出力線ＯＵＴａを駆動する（図７（ｄ））。
　第２画素回路１０ｂは、第１画素回路１０ａと同様に動作する。電位Ｖｉｎｔｂは、リセット期間において所定レベルにリセットされ、蓄積期間ではクロック信号ＣＬＫｂがハイレベルである期間（第２の検知期間）に入射した光の量に応じて下降し、保持期間では変化しない。読み出し期間では、電位Ｖｉｎｔｂは読み出し信号ＲＷＳｂの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路１０ｂの全体の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴｂを駆動する。
　以上に示すように、本実施形態に係る第１画素回路１０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、フォトダイオードＤ１ａを流れる電流の経路上に設けられ、クロック信号ＣＬＫに従いオン／オフするトランジスタＴ１ａ（保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、フォトダイオードＤ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、第１の検知期間でオンする。第２画素回路１０ｂは第１画素回路１０ａと同様の構成を有し、第２画素回路１０ｂに含まれるトランジスタＴ１ｂは第２の検知期間でオンする。
　このようにフォトダイオードＤ１ａを流れる電流の経路上に第１の検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上に第２の検知期間でオンするトランジスタＴ１ｂを設けることにより、第１の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路１０ａと、第２の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路１０ｂとを構成することができる。
　（第２の実施形態）
　図１１は、本発明の第２の実施形態に係る画素回路の回路図である。図１１に示すように、第１画素回路２０ａは、トランジスタＴ１ａ、Ｔ２ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路２０ｂは、トランジスタＴ１ｂ、Ｔ２ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ２ａ、Ｍ１ａ、Ｔ１ｂ、Ｔ２ｂ、Ｍ１ｂは、Ｎ型ＴＦＴである。
　第１画素回路２０ａでは、トランジスタＴ１ａ、Ｔ２ａのゲートは、クロック線ＣＬＫａに接続される。トランジスタＴ２ａのソースはリセット線ＲＳＴａに接続され、ドレインはフォトダイオードＤ１ａのアノードに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＴ１ａのソースに接続される。トランジスタＴ１ａのドレインは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路２０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路２０ｂは、第１画素回路２０ａと同じ構成を有する。
　図１２は、第１画素回路２０ａの動作を示す図である。図１２に示すように、第１画素回路２０ａは、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に（ａ）リセット、（ｂ）蓄積、（ｃ）保持、および、（ｄ）読み出しを行う。第１および第２画素回路２０ａ、２０ｂの信号波形図は、第１の実施形態と同じである（図８）。第１画素回路２０ａは、トランジスタＴ２ａがトランジスタＴ１ａと同じタイミングでオン／オフする点を除き、第１の実施形態に係る第１画素回路１０ａと同様に動作する。第２画素回路２０ｂも、これと同様である。
　以上に示すように、本実施形態に係る第１画素回路２０ａは、１個のフォトダイオードＤ１ａ（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１ａ（読み出しトランジスタ）と、トランジスタＴ１ａ、Ｔ２ａ（２個の保持用スイッチング素子）とを含んでいる。トランジスタＴ１ａは蓄積ノードとフォトダイオードＤ１ａの一端との間に設けられ、トランジスタＴ２ａはリセット線ＲＳＴａとフォトダイオードＤ１ａの他端との間に設けられる。
　トランジスタＴ１ａ、Ｔ２ａは、クロック信号ＣＬＫａに従い、第１の検知期間でオンする。第２画素回路２０ｂは第１画素回路２０ａと同様の構成を有し、第２画素回路２０ｂに含まれるトランジスタＴ１ｂ、Ｔ２ｂは第２の検知期間でオンする。
　このようにフォトダイオードＤ１ａの両側に第１の検知期間でオンするトランジスタＴ１ａ、Ｔ２ａを設け、フォトダイオードＤ１ｂの両側に第２の検知期間でオンするトランジスタＴ１ｂ、Ｔ２ｂを設けることにより、第１の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路２０ａと、第２の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路２０ｂとを構成することができる。
　また、第１画素回路２０ａでは、第１の検知期間以外では、フォトダイオードＤ１ａとリセット線ＲＳＴａの間に設けられたトランジスタＴ２ａがオフする。このため、フォトダイオードＤ１ａを流れる電流による、フォトダイオードＤ１ａのカソード電位の変動は小さくなり、トランジスタＴ１ａの両端に印加される電位差は小さくなる。これにより、トランジスタＴ１ａを流れるリーク電流を削減し、蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。第２画素回路２０ｂについても、同様の効果が得られる。
　（第３の実施形態）
　図１３は、本発明の第３の実施形態に係る画素回路の回路図である。図１３に示す画素回路３０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１３では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路３０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。
　図１３に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、ドレインはトランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路３０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。
　図１４は、画素回路３０の動作を示す図である。図１４に示すように、画素回路３０は、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に（ａ）第２の検知期間におけるリセット、（ｂ）第２の検知期間における蓄積、（ｃ）第１の検知期間におけるリセット、（ｄ）第１の検知期間における蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。
　図１５は、画素回路３０の信号波形図である。図１５において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＭ１ａのゲート電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＭ１ｂのゲート電位）を表す。図１５では、時刻ｔ１～時刻ｔ２が第２の検知期間におけるリセット期間、時刻ｔ２～時刻ｔ３が第２の検知期間における蓄積期間、時刻ｔ４～時刻ｔ５が第１の検知期間におけるリセット期間、時刻ｔ５～時刻ｔ７が第１の検知期間における蓄積期間、時刻ｔ３～時刻ｔ４と時刻ｔ７～時刻ｔ８が保持期間、時刻ｔ８～時刻ｔ９が読み出し期間となる。
　第２の検知期間におけるリセット期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ｂを経由して第２蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１４（ａ））、電位Ｖｉｎｔｂは所定レベルにリセットされる。
　第２の検知期間における蓄積期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときにフォトダイオードＤ１に光が入射すると、第２蓄積ノードからトランジスタＴ１ｂとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第２蓄積ノードから電荷が引き抜かれる（図１４（ｂ））。したがって、電位Ｖｉｎｔｂは、第２の検知期間に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔａは変化しない。
　第１の検知期間におけるリセット期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１とトランジスタＴ１ａを経由して第１蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１４（ｃ））、電位Ｖｉｎｔａは所定レベルにリセットされる。
　第１の検知期間における蓄積期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ａはオフする。このときにフォトダイオードＤ１に光が入射すると、第１蓄積ノードからトランジスタＴ１ａとフォトダイオードＤ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、第１蓄積ノードから電荷が引き抜かれる（図１４（ｄ））。したがって、電位Ｖｉｎｔａは、第１の検知期間に入射した光の量に応じて下降する。なお、この期間では電位Ｖｉｎｔｂは変化しない。
　保持期間では、クロック信号ＣＬＫａ、ＣＬＫｂ、リセット信号ＲＳＴおよび読み出し信号ＲＷＳはローレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。このときにフォトダイオードＤ１に光が入射しても、トランジスタＴ１ａ、Ｔ１ｂはオフしており、フォトダイオードＤ１とトランジスタＭ１ａ、Ｍ１ｂのゲートは電気的に遮断されているので、電位Ｖｉｎｔａ、Ｖｉｎｔｂは変化しない（図１４（ｅ））。
　読み出し期間では、クロック信号ＣＬＫａ、ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａ、Ｔ１ｂはオフする。このときに電位Ｖｉｎｔａ、Ｖｉｎｔｂは、読み出し信号ＲＷＳの電位の上昇分だけ上昇し、トランジスタＭ１ａのドレイン－ソース間に電位Ｖｉｎｔａに応じた量の電流Ｉａが流れ、トランジスタＭ１ｂのドレイン－ソース間に電位Ｖｉｎｔｂに応じた量の電流Ｉｂが流れる（図１４（ｆ））。電流Ｉａは出力線ＯＵＴａを経由してソースドライバ回路６に入力され、電流Ｉｂは出力線ＯＵＴｂを経由してソースドライバ回路６に入力される。
　以上に示すように、本実施形態に係る画素回路３０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。
　画素回路３０によれば、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂと同様に、第１の検知期間における光量と第２の検知期間における光量とを検知することができる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響をキャンセルして、第１の検知期間の光量と第２の検知期間の光量との差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
　（第４の実施形態）
　図１６は、本発明の第４の実施形態に係る画素回路の回路図である。図１６に示す画素回路４０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ａ、Ｍ１ａ、Ｍ１ｂ、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂ、Ｍ１ａ、Ｍ１ｂは、Ｎ型ＴＦＴである。図１６では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路４０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤａ、ＶＤＤｂ、および、出力線ＯＵＴａ、ＯＵＴｂに接続される。
　図１６に示すように、トランジスタＴ１ａ、Ｔ２ａのゲートはクロック線ＣＬＫａに接続され、トランジスタＴ２ａ、Ｔ２ｂのゲートはクロック線ＣＬＫｂに接続される。トランジスタＴ２ａ、Ｔ２ｂのソースはリセット線に接続され、ドレインはフォトダイオードＤ１のアノードに接続される。フォトダイオードＤ１のカソードはトランジスタＴ１ａ、Ｔ１ｂのソースに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳの間に設けられる。トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続され、ドレインはトランジスタＭ１ｂのゲートに接続される。トランジスタＭ１ｂのドレインは電源線ＶＤＤｂに接続され、ソースは出力線ＯＵＴｂに接続される。コンデンサＣ１ｂは、トランジスタＭ１ｂのゲートと読み出し線ＲＷＳの間に設けられる。画素回路４０では、トランジスタＭ１ａのゲートに接続されたノードが第１蓄積ノードとなり、トランジスタＭ１ｂのゲートに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１ａ、Ｍ１ｂは読み出しトランジスタとして機能する。
　図１７は、画素回路４０の動作を示す図である。図１７に示すように、画素回路４０は、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に（ａ）第２の検知期間におけるリセット、（ｂ）第２の検知期間における蓄積、（ｃ）第１の検知期間におけるリセット、（ｄ）第１の検知期間における蓄積、（ｅ）保持、および、（ｆ）読み出しを行う。画素回路４０の信号波形図は、第４の実施形態と同じである（図１５）。画素回路４０は、トランジスタＴ２ａ、Ｔ２ｂがそれぞれトランジスタＴ１ａ、Ｔ２ａと同じタイミングでオン／オフする点を除き、第３の実施形態に係る画素回路３０と同様に動作する。
　以上に示すように、本実施形態に係る画素回路４０は、第２の実施形態に係る第１および第２画素回路２０ａ、２０ｂの間で１個のフォトダイオードＤ１（光センサ）を共有した構成を有する。共有されたフォトダイオードＤ１のカソードは、第１画素回路相当部分に含まれるトランジスタＴ１ａのソースと、第２画素回路相当部分に含まれるトランジスタＴ１ｂのソースに接続される。フォトダイオードＤ１のアノードは、第１画素回路相当部分に含まれるトランジスタＴ２ａのドレインと、第２センサ画素回路相当部分に含まれるトランジスタＴ２ｂのドレインに接続される。
　画素回路４０によれば、第２の実施形態に係る第１および第２画素回路２０ａ、２０ｂと同様に、第１の検知期間における光量と第２の検知期間における光量を検知することができる。また、第２の実施形態と同様に、トランジスタＴ１ａ、Ｔ１ｂを流れるリーク電流を削減し、第１および第２蓄積ノードの電位の変動を防止して、検出精度を高くすることができる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、フォトダイオードの感度特性のばらつきの影響をキャンセルして、第１の検知期間における光量と第２の検知期間における光量の差を正確に求めることができる。また、フォトダイオードの個数を減らし、開口率を高くして、センサ画素回路の感度を高くすることができる。
　（第５の実施形態）
　図１８は、本発明の第５の実施形態に係る画素回路の回路図である。図１８に示す画素回路５０は、トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１、フォトダイオードＤ１、および、コンデンサＣ１ａ、Ｃ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｍ１は、Ｎ型ＴＦＴである。図１８では、左半分が第１画素回路に相当し、右半分が第２画素回路に相当する。画素回路５０は、クロック線ＣＬＫａ、ＣＬＫｂ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤ、および、出力線ＯＵＴに接続される。
　図１８に示すように、フォトダイオードＤ１のアノードはリセット線ＲＳＴに接続され、カソードはトランジスタＴ１ａ、Ｔ１ｂのソースとトランジスタＭ１のゲートに接続される。トランジスタＴ１ａのゲートはクロック線ＣＬＫａに接続され、トランジスタＴ１ｂのゲートはクロック線ＣＬＫｂに接続される。コンデンサＣ１ａは、トランジスタＴ１ａのドレインと読み出し線ＲＷＳの間に設けられる。コンデンサＣ１ｂは、トランジスタＴ１ｂのドレインと読み出し線ＲＷＳの間に設けられる。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。画素回路５０では、トランジスタＴ１ａのドレインに接続されたノードが第１蓄積ノードとなり、トランジスタＴ１ｂのドレインに接続されたノードが第２蓄積ノードとなり、トランジスタＭ１は読み出しトランジスタとして機能する。
　図１９は、画素回路５０の動作を示す図である。図１９に示すように、画素回路５０は、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に（ａ）第２の検知期間におけるリセット、（ｂ）バックライト消灯時の蓄積、（ｃ）第１の検知期間におけるリセット、（ｄ）第１の検知期間における蓄積、（ｅ）保持、（ｆ）読み出し直前の初期化、（ｇ）バックライト消灯時光量の読み出し、および、（ｈ）バックライト点灯時光量の読み出しを行う。読み出し直前の初期化は、バックライト消灯時光量の読み出しの前と、バックライト点灯時光量の読み出しの前に合わせて２回行われる。
　図２０は、画素回路５０の信号波形図である。図２０において、Ｖｉｎｔａは第１蓄積ノードの電位（トランジスタＴ１ａのドレイン電位）を表し、Ｖｉｎｔｂは第２蓄積ノードの電位（トランジスタＴ１ｂのドレイン電位）を表す。図２０では、時刻ｔ１～時刻ｔ２が第２の検知期間におけるリセット期間、時刻ｔ２～時刻ｔ３が第２の検知期間における蓄積期間、時刻ｔ４～時刻ｔ５が第１の検知期間におけるリセット期間、時刻ｔ５～時刻ｔ６が第１の検知期間における蓄積期間、時刻ｔ３～時刻ｔ４と時刻ｔ６～時刻ｔ７が保持期間、時刻ｔ７～時刻ｔ８と時刻ｔ１１～時刻ｔ１２が読み出し直前の初期化期間、時刻ｔ９～時刻ｔ１０がバックライト消灯時光量の読み出し期間、時刻ｔ１３～時刻ｔ１４がバックライト点灯時光量の読み出し期間となる。
　第２の検知期間におけるリセット期間、第２の検知期間における蓄積期間、バックライト消灯時のリセット期間、第１の検知期間における蓄積期間、および、保持期間では、画素回路５０は、第３の実施形態に係る画素回路３０と同様に動作する（図２０（ａ）～（ｅ））。
　読み出し直前の初期化期間では、クロック信号ＣＬＫａ、ＣＬＫｂと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１ａ、Ｔ１ｂはオフする。したがって、リセット線ＲＳＴからフォトダイオードＤ１を経由して、フォトダイオードＤ１のカソードに接続されたノードＮ１に電流（フォトダイオードＤ１の順方向電流）が流れ（図１９（ｆ））、ノードＮ１の電位は所定レベルにリセットされる。
　バックライト消灯時光量の読み出し期間では、クロック信号ＣＬＫｂはハイレベル、クロック信号ＣＬＫａとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａはオフし、トランジスタＴ１ｂはオンする。このときに電位Ｖｉｎｔｂは読み出し信号ＲＷＳの電位の上昇量の（Ｃｑｂ／Ｃｐｂ）倍（ただし、Ｃｐｂは第２画素回路に相当する部分の容量値、ＣｑｂはコンデンサＣ１ｂの容量値）だけ上昇し、トランジスタＭ１ｂは電位Ｖｉｎｔｂに応じて出力線ＯＵＴを駆動する（図１９（ｇ））。
　バックライト点灯時光量の読み出し期間では、クロック信号ＣＬＫａはハイレベル、クロック信号ＣＬＫｂとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このときトランジスタＴ１ａはオンし、トランジスタＴ１ｂはオフする。このときに電位Ｖｉｎｔａは読み出し信号ＲＷＳの電位の上昇量の（Ｃｑａ／Ｃｐａ）倍（ただし、Ｃｐａは第１画素回路に相当する部分の容量値、ＣｑａはコンデンサＣ１ａの容量値）だけ上昇し、トランジスタＭ１ａは電位Ｖｉｎｔａに応じて出力線ＯＵＴを駆動する（図１９（ｈ））。
　以上に示すように、本実施形態に係る画素回路５０は、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂの間でフォトダイオードＤ１とトランジスタＭ１（読み出しトランジスタ）を共有した構成を有する。共有されたトランジスタＭ１のゲート（制御端子）は、共有されたフォトダイオードＤ１の一端と、第１画素回路相当部分に含まれるトランジスタＴ１ａの一端と、第２画素回路相当部分に含まれるトランジスタＴ１ｂの一端とに接続される。このようにトランジスタＭ１のゲートは、トランジスタＴ１ａ、Ｔ１ｂを介して第１および第２の蓄積ノードに電気的に接続可能に構成される。
　画素回路５０によれば、第３の実施形態に係る画素回路３０と同様に、第１の検知期間における光量と第２の検知期間における光量を検知することができる。また、２種類の画素回路間で１個のフォトダイオードＤ１を共有することにより、第３の実施形態と同様の効果が得られる。また、２種類の画素回路間でトランジスタＭ１を共有することにより、トランジスタＭ１の閾値特性のばらつきの影響をキャンセルして、第１の検知期間における光量と第２の検知期間における光量の差を正確に求めることができる。
　（第６の実施形態）
　図２１は、本発明の第６の実施形態に係る画素回路の回路図である。図２１に示すように、第１画素回路６０ａは、トランジスタＴ１ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路６０ｂは、トランジスタＴ１ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｍ１ａ、Ｔ１ｂ、Ｍ１ｂは、Ｎ型ＴＦＴである。
　第１画素回路６０ａでは、トランジスタＴ１ａのソースはリセット線ＲＳＴａに接続され、ゲートはクロック線ＣＬＫａに接続され、ドレインはフォトダイオードＤ１ａのアノードに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。第１画素回路６０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路６０ｂは、第１画素回路６０ａと同じ構成を有する。
　第１および第２画素回路６０ａ、６０ｂは、第１の実施形態に係る第１および第２画素回路１０ａ、１０ｂと同様に動作する（図７を参照）。第１および第２画素回路２０ａ、２０ｂの信号波形図は、第１の実施形態と同じである（図８）。
　以上に示すように、本実施形態に係る第１画素回路６０ａは、第１の実施形態に係る第１画素回路１０ａと同じ構成要素を含んでいる。ただし、第１画素回路６０ａでは、フォトダイオードＤ１ａは蓄積ノードとトランジスタＴ１ａの一端との間に設けられ、トランジスタＴ１ａの他端はリセット線ＲＳＴａに接続される。トランジスタＴ１ａは、クロック信号ＣＬＫａに従い、第１の検知期間でオンする。第２画素回路６０ｂは第１画素回路６０ａと同様の構成を有し、第２画素回路６０ｂに含まれるトランジスタＴ１ｂは第２の検知期間でオンする。
　このようにフォトダイオードＤ１ａを流れる電流の経路上に第１の検知期間における検知期間でオンするトランジスタＴ１ａを設け、フォトダイオードＤ１ｂを流れる電流の経路上に第２の検知期間でオンするトランジスタＴ１ｂを設けることにより、第１の検知期間では光を検知し、それ以外では検知した光量を保持する第１画素回路６０ａと、第２の検知期間では光を検知し、それ以外では検知した光量を保持する第２画素回路６０ｂとを構成することができる。
　（第７の実施形態）
　図２２は、本発明の第７の実施形態に係る画素回路の回路図である。図２２に示すように、第１画素回路７０ａは、トランジスタＴ１ａ、Ｔ２ａ、Ｔ３ａ、Ｍ１ａ、フォトダイオードＤ１ａ、および、コンデンサＣ１ａを含んでいる。第２画素回路７０ｂは、トランジスタＴ１ｂ、Ｔ２ｂ、Ｔ３ｂ、Ｍ１ｂ、フォトダイオードＤ１ｂ、および、コンデンサＣ１ｂを含んでいる。トランジスタＴ１ａ、Ｔ３ａ、Ｍ１ａ、Ｔ１ｂ、Ｔ３ｂ、Ｍ３ｂはＮ型ＴＦＴ、トランジスタＴ２ａ、Ｔ２ｂはＰ型ＴＦＴである。第１画素回路７０ａと第２画素回路７０ｂには、ハイレベル電位ＶＤＤＰが供給される。
　第１画素回路７０ａでは、トランジスタＴ１ａ、Ｔ２ａのゲートは、クロック線ＣＬＫａに接続される。トランジスタＴ１ａのソースはリセット線ＲＳＴａに接続され、ドレインはフォトダイオードＤ１ａのアノードとトランジスタＴ２ａのドレインに接続される。フォトダイオードＤ１ａのカソードは、トランジスタＭ１ａのゲートに接続される。トランジスタＭ１ａのドレインは電源線ＶＤＤａに接続され、ソースは出力線ＯＵＴａに接続される。コンデンサＣ１ａは、トランジスタＭ１ａのゲートと読み出し線ＲＷＳａの間に設けられる。トランジスタＴ３ａのドレインには電位ＶＤＤＰが印加され、ゲートはトランジスタＭ１ａのゲートに接続され、ソースはトランジスタＴ２ａのソースに接続される。第１画素回路７０ａでは、トランジスタＭ１ａのゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１ａは読み出しトランジスタとして機能する。第２画素回路７０ｂは、第１画素回路７０ａと同じ構成を有する。
　第１および第２画素回路７０ａ、７０ｂは、以下の点を除き、第６の実施形態に係る第１および第２画素回路６０ａ、６０ｂと同様に動作する。トランジスタＴ２ａは、クロック信号ＣＬＫａがハイレベルのときにはオフし、クロック信号ＣＬＫａがローレベルのときにはオンする。トランジスタＴ２ｂは、クロック信号ＣＬＫｂがハイレベルのときにはオフし、クロック信号ＣＬＫｂがローレベルのときにはオンする。
　第１の検知期間の終了時にクロック信号ＣＬＫａがハイレベルからローレベルに変化すると、トランジスタＴ２ａはオフからオンに変化する。この瞬間に、フォトダイオードＤ１ａのアノードに接続されたノードは、トランジスタＴ２ａ、Ｔ３ａを介して、トランジスタＭ１ａのゲート電位Ｖｉｎｔａに応じた電位で充電される。このため、第１の検知期間の終了時に、フォトダイオードＤ１ａを流れる電流は直ちに遮断される。
　また、第２の検知期間の終了時にクロック信号ＣＬＫｂがハイレベルからローレベルに変化すると、トランジスタＴ２ｂはオフからオンに変化する。この瞬間に、フォトダイオードＤ１ｂのアノードに接続されたノードは、トランジスタＴ２ｂ、Ｔ３ｂを介して、トランジスタＭ１ｂのゲート電位Ｖｉｎｔｂに応じた電位で充電される。このため、第２の検知期間の終了時に、フォトダイオードＤ１ｂを流れる電流は直ちに遮断される。
　以上に示すように、本実施形態に係る第１画素回路７０ａは、第６の実施形態に係る第１画素回路６０ａに、一端がフォトダイオードＤ１ａのアノード（トランジスタＴ１ａ側の端子）に接続され、クロック信号ＣＬＫａに従いオン／オフするトランジスタＴ２ａ（第１スイッチング素子）と、トランジスタＴ２ａのソースに蓄積ノードの電位に応じた電位を与えるトランジスタＴ３ａ（第２スイッチング素子）とを追加したものである。トランジスタＴ２ａは、クロック信号ＣＬＫａがローレベルのときに（バックライト点灯時の検知期間以外で）オンする。第２画素回路１０ｂは第１画素回路１０ａと同様の構成を有し、第２画素回路７０ｂに含まれるトランジスタＴ２ａはクロック信号ＣＬＫｂがローレベルのときに（第２の検知期間以外で）オンする。
　第１および第２画素回路７０ａ、７０ｂによれば、第６の実施形態に係る第１および第２画素回路６０ａ、６０ｂと同様に、第１の検知期間における光量と第２の検知期間における光量を検知することができる。また、クロック信号ＣＬＫａが変化したときに、フォトダイオードＤ１ａの蓄積ノードと反対側の端子に蓄積ノードの電位に応じた電位を印加することにより、フォトダイオードＤ１ａに流れる電流を直ちに遮断し、検出精度を高くすることができる。第２画素回路７０ｂについても、同様の効果が得られる。
　（実施形態の変形例）
　本発明の各実施形態については、以下に示す変形例を構成することができる。図２３Ａ～図２３Ｈは、それぞれ、第１の実施形態の第１～第８変形例に係る画素回路の回路図である。図２３Ａ～図２３Ｈに示す第１画素回路１１ａ～１８ａは、第１の実施形態に係る第１画素回路１０ａに対して以下の変形を行うことにより得られる。第２画素回路１１ｂ～１８ｂは、第１の実施形態に係る第２画素回路１０ｂに対して同じ変形を行うことにより得られる。
　図２３Ａに示す第１画素回路１１ａは、第１画素回路１０ａに含まれるコンデンサＣ１をＰ型ＴＦＴであるトランジスタＴＣａに置換したものである。第１画素回路１１ａでは、トランジスタＴＣａのドレインはトランジスタＴ１ａのドレインに接続され、ソースはトランジスタＭ１ａのゲートに接続され、ゲートは読み出し線ＲＷＳａに接続される。このように接続されたトランジスタＴＣａは、読み出し線ＲＷＳａに読み出し用のハイレベルが印加されたときに、元の画素回路よりも蓄積ノードの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードの電位と弱い光が入射したときの蓄積ノードの電位との差を増幅して、画素回路１１ａの感度を向上させることができる。
　図２３Ｂに示す第１画素回路１２ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１をフォトトランジスタＴＤａに置換したものである。これにより、第１画素回路１２ａに含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、第１画素回路１２ａを製造することができる。
　図２３Ｃに係る第１画素回路１３ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１ａを逆に接続したものである。第１画素回路１３ａには、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴａが供給される。フォトダイオードＤ１ａのカソードはリセット線ＲＳＴａに接続され、アノードはトランジスタＴ１ａのドレインに接続される。これにより、画素回路のバリエーションが得られる。
　図２３Ｄに示す第１画素回路１４ａは、第１画素回路１０ａに含まれるフォトダイオードＤ１ａを逆に接続し、コンデンサＣ１ａを削除したものである。第１画素回路１４ａには、第１画素回路１３ａと同様のリセット信号ＲＳＴａが供給される。ただし、リセット信号ＲＳＴａは、読み出し時には読み出し用のハイレベルになる。リセット信号ＲＳＴａが読み出し用のハイレベルになると、蓄積ノードの電位（トランジスタＭ１ａのゲート電位）が上昇し、トランジスタＭ１ａには蓄積ノードの電位に応じた電流が流れる。このように第１画素回路１４ａは、コンデンサＣ１ａを備えていない。したがって、コンデンサＣ１ａの分だけ開口率を大きくして、画素回路の感度を向上させることができる。
　図２３Ｅに示す第１画素回路１５ａは、第１画素回路１０ａにトランジスタＴＳａを追加したものである。トランジスタＴＳａは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。第１画素回路１５ａでは、トランジスタＭ１ａのソースは、トランジスタＴＳａのドレインに接続される。トランジスタＴＳａのソースは出力線ＯＵＴａに接続され、ゲートは選択線ＳＥＬａに接続される。選択信号ＳＥＬａは、第１画素回路１５ａから読み出しを行うときにハイレベルになる。これにより、画素回路のバリエーションが得られる。
　図２３Ｆに示す第１画素回路１６ａは、第１画素回路１０ａにトランジスタＴＲａを追加したものである。トランジスタＴＲａは、Ｎ型ＴＦＴであり、リセット用スイッチング素子として機能する。第１画素回路１６ａでは、トランジスタＴＲａのソースにはローレベル電位ＶＳＳが印加され、ドレインはトランジスタＭ１ａのゲートに接続され、ゲートはリセット線ＲＳＴａに接続される。また、フォトダイオードＤ１ａのアノードにはローレベル電位ＣＯＭが印加される。これにより、画素回路のバリエーションが得られる。
　図２３Ｇに示す第１画素回路１７ａは、第１画素回路１０ａに上記トランジスタＴＳａ、ＴＲａを追加したものである。トランジスタＴＳａ、ＴＲａの接続形態は、第１画素回路１５ａ、１６ａと同じである。これにより、画素回路のバリエーションが得られる。
　図２３Ｈに示す第１画素回路１８ａは、第１画素回路１０ａにフォトダイオードＤ２ａを追加したものである。フォトダイオードＤ２ａは、遮光され、参照用光センサとして機能する。フォトダイオードＤ２ａのアノードは、フォトダイオードＤ１ａのカソード、および、トランジスタＴ１ａのソースに接続され、カソードには所定の電位ＶＣが印加される。電位ＶＣは、リセット用のハイレベル電位よりも高い電位である。フォトダイオードＤ２ａには暗電流が流れるので、フォトダイオードの温度補償を行うことができる。
　第２～第７の実施形態についても同様の変形を行うことができる。また、第１～第７の実施形態については、上述した変形をその性質に反しない限り任意に組み合わせて、各種の変形例を構成することができる。
　以上に示すように、上述の実施形態およびその変形例に係る表示装置では、指定された検知期間では光を検知し、それ以外では検知した光量を保持する第１センサ画素回路および第２センサ画素回路が、画素領域に複数個ずつ配置される。バックライトは、センサ画素回路９による入力を行うフレームにおいては、１フレーム期間に１回所定時間だけ点灯し、１フレーム期間に１回ずつ第１の検知期間と第２の検知期間が設定される。第１センサ画素回路は、バックライト点灯時の検知期間の先頭でリセットされ、当該検知期間で光を検知する。第２センサ画素回路は、第２の検知期間の先頭でリセットされ、当該検知期間で光を検知する。２種類のセンサ画素回路からの読み出しは、２種類の検知期間以外で並列に線順次で行われる。センサ画素回路の外部に設けた差分回路は、第１の検知期間における光量とバックライト消灯時の光量の差を求める。これにより、従来の課題を解決し、光環境に依存しない入力機能を提供することができる。
　なお、上述の実施形態およびその変形例にかかる表示装置として、バックライト点灯時を含む第１の検知期間における光量を検知するための第１のセンサ画素回路と、バックライト点灯時を含まない第２の検知期間における光量を検知するための第２のセンサ画素回路とを別個に設ける構成を例示したが、例えば図２４に示した従来の構成のように、１フレーム期間を前半と後半とに分けて、同じセンサ画素回路によって、バックライト点灯時とバックライト消灯時との光量を求めるようにしても良い。すなわち、１フレーム期間の前半に第１の検知期間を設けて、バックライト点灯時の光量を求めた後に線順次で読み出しを行い、一旦リセットした後に、同フレーム期間の後半に第２の検知期間を設けて、バックライト消灯時の光量を求めて線順次で読み出しを行うようにしても良い。この場合においても、前述の実施形態において説明したように、第１の検知期間の途中からバックライト点灯を開始することにより、センサ出力の線形性を向上させることができる。
　また、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを１フレーム期間に１回所定時間だけ点灯させてもよい。
　また、センシング用のバックライトは、１フレーム期間に複数回所定時間だけ点灯することとしてもよい。この場合には、バックライトが点灯している複数の期間に亘って第１の検知期間を設定し、それ以外の期間に第２の検知期間を設定すればよい。この場合も、第１の検知期間と第２の検知期間は同じ長さにすることが好ましい。また、第２の検知期間を第１の検知期間における検知期間の直後に設定してもよい。これにより、２種類の検知期間の間のずれをなくし、モーション入力に対する追随性が入力方向に応じて変動することを防止すると共に、センサ画素回路に含まれるスイッチング素子における光リークに起因する検出誤差を抑制することができる。
　また、上記の実施形態においては、１フレーム期間において、先にセンシング用のバックライトの消灯時の光量を検出し、その後に、センシング用のバックライトを点灯させて光量を検出している（図３参照）。しかし、この逆に、先にセンシング用のバックライトの点灯時の光量を検出し、その後に、センシング用のバックライトの消灯時の光量を検出するような変形例も、本発明の一実施形態である。この変形例によれば、電荷を保持しているＴＦＴにセンシング用のバックライト光が入射することがない、という利点がある。
　本発明は、表示領域に光センサを備え、画像の取り込み等が可能な表示装置として、産業上の利用が可能である。

Claims (11)

  1. 　表示領域に複数の光センサを配置した表示装置であって、
    　複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、
    　前記センサ画素回路からの出力を処理するセンサ信号処理回路と、
    　前記表示パネルの背面に設けられた光源と、
    　前記センサ画素回路と前記光源との間に設けられた遮光膜と、
    　前記光センサによる入力を行う場合の１フレーム期間において、光源が点灯している期間と光源が消灯している期間とを設ける光源制御部と、
    　前記センサ画素回路に対して、光源が点灯している期間を含む第１の検知期間を示す第１制御信号と光源が点灯している期間を含まない第２の検知期間を示す第２制御信号とを出力すると共に、前記センサ画素回路に対するリセットおよび読み出しを行う駆動回路と、
    　前記第１の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力と、前記第２の検知期間での入射光に応じて蓄積された電荷に基づく前記センサ画素回路からの出力との差分を求める差分回路とを備え、
    　前記第１の検知期間の長さと第２の検知期間の長さとが等しく、前記第１の検知期間の最初においては前記光源が消灯され、前記第１の検知期間の途中から前記光源が点灯される、表示装置。
  2. 　前記センサ画素回路が、前記第１制御信号が与えられる第１センサ画素回路と、前記第２制御信号が与えられる第２センサ画素回路とを含み、
    　前記駆動回路は、第１の検知期間および第２の検知期間以外において、前記第１および第２センサ画素回路からの読み出しを線順次で行う、請求項１に記載の表示装置。
  3. 　前記光源は１フレーム期間に１回所定時間だけ点灯し、
    　前記第１の検知期間および第２の検知期間は、１フレーム期間に１回ずつ設定されている、請求項２に記載の表示装置。
  4. 　前記駆動回路は、第１の検知期間の先頭で前記第１センサ画素回路に対するリセットを行い、第２の検知期間の先頭で前記第２センサ画素回路に対するリセットを行う、請求項３に記載の表示装置。
  5. 　前記表示パネルは、前記第１および第２センサ画素回路の出力信号を伝搬する複数の出力線をさらに含み、
    　前記第１および第２センサ画素回路は、種類ごとに異なる出力線に接続され、
    　前記駆動回路は、前記第１および第２センサ画素回路からの読み出しを並列に行う、請求項２に記載の表示装置。
  6. 　前記第１および第２センサ画素回路は、
    　１個の光センサと、
    　検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
    　前記蓄積ノードに電気的に接続可能な制御端子を有する読み出しトランジスタと、
    　前記光センサを流れる電流の経路上に設けられ、与えられた制御信号に従いオン／オフする保持用スイッチング素子とを含み、
    　前記第１センサ画素回路に含まれる保持用スイッチング素子は前記第１制御信号に従い第１の検知期間でオンし、前記第２センサ画素回路に含まれる保持用スイッチング素子は前記第２制御信号に従い第２の検知期間でオンする、請求項２に記載の表示装置。
  7. 　前記第１および第２センサ画素回路では、前記保持用スイッチング素子は前記蓄積ノードと前記光センサの一端との間に設けられ、
    　前記光センサの他端はリセット線に接続されている、請求項６に記載の表示装置。
  8. 　前記第１および第２センサ画素回路は、前記保持用スイッチング素子として、
    　前記蓄積ノードと前記光センサの一端との間に設けられた第１保持用スイッチング素子と、
    リセット線と前記光センサの他端との間に設けられた第２保持用スイッチング素子とを含む、請求項６に記載の表示装置。
  9. 　前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
    　前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端に接続され、他端は前記リセット線に接続されている、請求項７に記載の表示装置。
  10. 　前記第１および第２センサ画素回路は、２種類の回路間で１個の光センサを共有し、
    　前記共有された光センサの一端は前記第１および第２センサ画素回路にそれぞれ含まれる第１保持用スイッチング素子の一端に接続され、他端は前記第１および第２センサ画素回路にそれぞれ含まれる第２保持用スイッチング素子の一端に接続されている、請求項８に記載の表示装置。
  11. 　前記第１および第２センサ画素回路は、２種類の回路間で１個の読み出しトランジスタを共有し、
    　前記共有された読み出しトランジスタの制御端子は、前記共有された光センサの一端と、前記第１および第２センサ画素回路にそれぞれ含まれる保持用スイッチング素子の一端とに接続されている、請求項９に記載の表示装置。
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