JP5349607B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に、画素領域に複数の光センサを配置した表示装置に関する。

従来から表示装置に関し、表示パネルに複数の光センサを設け、タッチパネル、ペン入力、スキャナなどの入力機能を提供する方法が知られている。この方法を様々な光環境下で使用されるモバイル機器に適用するためには、光環境の影響を排除する必要がある。そこで、光センサで検知した信号から光環境に依存する成分を除去し、本来入力すべき信号を求める方法も知られている。

特許文献１には、個々の表示素子に対応して受光素子を設けた入出力装置において、１フレーム期間にバックライトを１回点滅させて、１フレーム期間にバックライト点灯期間の光量とバックライト消灯期間の光量をすべての受光素子から取得するように、受光素子に対して線順次でリセットと読み出しを行うことが記載されている。

図２０は、特許文献１に記載されたバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。図２０に示すように、バックライトは、１フレーム期間の前半で点灯し、後半で消灯する。バックライト点灯期間では、受光素子に対するリセットが線順次で行われ（実線矢印）、その後に受光素子からの読み出しが線順次で行われる（破線矢印）。バックライト消灯期間でも、受光素子に対するリセットと読み出しが同様に行われる。

特許文献２には、図２１に示す単位受光部を備えた固体撮像装置が記載されている。図２１に示す単位受光部は、１個の光電変換部ＰＤと２個の電荷蓄積部Ｃ１、Ｃ２を含んでいる。発光手段からの光の物体による反射光と外光の両方を受光するときには、第１のサンプルゲートＳＧ１がオンし、光電変換部ＰＤで生成された電荷は第１の電荷蓄積部Ｃ１に蓄積される。外光のみを受光するときには、第２のサンプルゲートＳＧ２がオンし、光電変換部ＰＤで生成された電荷は第２の電荷蓄積部Ｃ２に蓄積される。２個の電荷蓄積部Ｃ１、Ｃ２に蓄積された電荷の量の差を求めることにより、発光手段からの光の物体による反射光の量を求めることができる。

日本国特許第４０７２７３２号公報 日本国特許第３５２１１８７号公報

一般に、表示パネルに複数の光センサを設けた表示装置では、光センサからの読み出しは線順次で行われる。また、モバイル機器用のバックライトは、画面全体として同時に点灯し、同時に消灯する。

特許文献１記載の入出力装置は、１フレーム期間にバックライトを１回点滅させて、バックライト点灯期間でリセットと読み出しを重複しない期間で行い、バックライト消灯期間でもリセットと読み出しを重複しない期間で行う。このため、受光素子からの読み出しを１／４フレーム期間以内で（例えば、フレームレートが６０フレーム／秒のときには、１／２４０秒以内で）行う必要がある。しかしながら、このような高速読み出しを行うことは、実際にはかなり困難である。

また、バックライト点灯期間で受光素子が光を検知する期間（図２０に示すＢ１）と、バックライト消灯期間で受光素子が光を検知する期間（図２０に示すＢ２）との間には、１／２フレーム期間のずれがある。このため、モーション入力に対する追従性が、入力方向に応じて変動する。また、この入出力装置は、リセット完了直後に読み出しを開始し、読み出し完了直後にリセットを開始する。このため、バックライト点灯期間やバックライト消灯期間の長さや間隔を自由に決定できない。

また、この入出力装置は、バックライト点灯期間の光量とバックライト消灯期間の光量を同じ受光素子で検出する。このため、ある受光素子においてバックライト点灯期間の光量を検出したときには、当該受光素子から検出した光量を読み出すまでは、当該受光素子においてバックライト消灯期間の光量の検出を開始できない。

また、この入出力装置は、バックライト点灯期間の光量とバックライト消灯期間の光量を別々に検知する。このため、いずれかの光量が飽和したときには、両者の差を正しく求めることができない。光量の飽和を防止する方法としては、光センサの感度を低くする方法や、シャッタースピード（蓄積時間）を短くする方法が考えられる。しかしながら、光センサの感度を低くすると、光量の検出精度が低下する。また、フレームレートは予め決定されている場合が多いので、シャッタースピードを調整することは困難である。

それ故に、本発明は、上記の課題を解決し、光環境に依存しない入力機能を有する表示装置を提供することを目的とする。

本発明の第１の局面は、画素領域に複数の光センサを配置した表示装置であって、
複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、
前記センサ画素回路に対して、光源点灯時か光源消灯時かを示す制御信号を出力する駆動回路とを備え、
前記センサ画素回路は、
１個の光センサと、
検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
前記蓄積ノードに接続された制御端子を有する読み出しトランジスタと、
前記制御信号に従いオン／オフし、前記光センサを流れる電流の通過経路を切り替える複数のスイッチング素子とを含み、
前記光センサを流れる電流が、前記制御信号に従い、光源点灯時には前記蓄積ノードに対して所定方向に流れ、光源消灯時には前記蓄積ノードに対して逆方向に流れるように構成されていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記センサ画素回路は、
リセット線と前記光センサの一端との間に設けられ、光源点灯時にオンする第１スイッチング素子と、
所定電位が印加される配線と前記光センサの他端との間に設けられ、光源消灯時にオンする第２スイッチング素子と、
前記蓄積ノードと前記光センサの一端との間に設けられ、光源消灯時にオンする第３スイッチング素子と、
前記蓄積ノードと前記光センサの他端との間に設けられ、光源点灯時にオンする第４スイッチング素子とを含む。

本発明の第３の局面は、本発明の第２の局面において、
前記第１および第３スイッチング素子は第１導電型のトランジスタで構成され、
前記第２および第４スイッチング素子は第２導電型のトランジスタで構成され、
前記第１および第２スイッチング素子は第１制御信号に従いオン／オフし、
前記第３スイッチング素子は第２制御信号に従いオン／オフし、
前記第４スイッチング素子は第３制御信号に従いオン／オフし、
前記第２および第３制御信号は、前記第１制御信号の否定信号であり、前記第１制御信号とは異なるタイミングで変化することを特徴とする。

本発明の第４の局面は、本発明の第２の局面において、
前記第１および第４スイッチング素子は第１導電型のトランジスタで構成され、
前記第２および第３スイッチング素子は第２導電型のトランジスタで構成され、
前記第１および第４スイッチング素子は第１制御信号に従いオン／オフし、
前記第２および第３スイッチング素子は、前記第１制御信号と同じ方向に異なるタイミングで変化する第２制御信号に従いオン／オフすることを特徴とする。

本発明の第５の局面は、本発明の第２の局面において、
前記センサ画素回路は、前記蓄積ノードと読み出し線との間に設けられたコンデンサをさらに含む。

本発明の第６の局面は、本発明の第２の局面において、
前記第４スイッチング素子は、制御端子に読み出し用電位が印加されたときに前記蓄積ノード上の電位を増幅することを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記駆動回路は、前記制御信号として、１フレーム期間に複数回ずつ光源点灯時と光源消灯時とを示す信号を出力することを特徴とする。

本発明の第８の局面は、表示装置の画素領域に配置されるセンサ画素回路であって、
１個の光センサと、
検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
前記蓄積ノードに接続された制御端子を有する読み出しトランジスタと、
光源点灯時か光源消灯時かを示す制御信号に従いオン／オフし、前記光センサを流れる電流の通過経路を切り替える複数のスイッチング素子とを備え、
前記光センサを流れる電流が、前記制御信号に従い、光源点灯時には前記蓄積ノードに対して所定方向に流れ、光源消灯時には前記蓄積ノードに対して逆方向に流れるように構成されていることを特徴とする。

本発明の第１の局面によれば、センサ画素回路は１個の光センサと１個の蓄積ノードを含み、光源点灯時と光源消灯時で蓄積ノードに対して逆方向に電流が流れ、蓄積ノードの電位は逆方向に変化する。したがって、１個のセンサ画素回路を用いて光源点灯時の光量と光源消灯時の光量の差を検知し、光環境に依存しない入力機能を提供することができる。また、１個のセンサ画素回路で光量の差を検知するので、２種類の光量を別々に検知する場合と比べて、光量の飽和を防止し、光量の差を正しく求めることができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、２種類の光量を順に検知する場合に必要となる、先に検知した光量を記憶するためのメモリは不要となる。また、光源の点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度が大きくなる。また、好適な駆動方法を用いれば、光源点灯時の検知期間と光源消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。また、１個のセンサ画素回路で光量の差を求めることにより、同時に温度補償を行うこともできる。

本発明の第２の局面によれば、光源点灯時には、第１および第４スイッチング素子がオンし、光センサと第１および第４スイッチング素子を経由する電流経路が形成される。光源消灯時には、第２および第３スイッチング素子がオンし、光センサと第２および第３スイッチング素子を経由する電流経路が形成される。したがって、リセット線の電位と所定電位を好適に決定することにより、光源点灯時と光源消灯時で蓄積ノードに逆方向に電流が流れ、光源点灯時の光量と光源消灯時の光量の差を検知できるセンサ画素回路を構成することができる。

本発明の第３の局面によれば、光源点灯時には、第１および第４スイッチング素子がオンして所定の電流経路が形成され、光源消灯時には、第２および第３スイッチング素子がオンして異なる電流経路が形成される。また、第２および第３制御信号は第１制御信号と異なるタイミングで変化するので、電流経路の存在期間を正確に制御し、検出精度を高くすることができる。

本発明の第４の局面によれば、光源点灯時には、第１および第４スイッチング素子がオンして所定の電流経路が形成され、光源消灯時には、第２および第３スイッチング素子がオンして異なる電流経路が形成される。また、２本の制御信号を用いることにより、制御信号の本数を削減し、開口率を高くして、センサ画素回路の感度を高くすることができる。

本発明の第５の局面によれば、読み出し線に読み出し用電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号をセンサ画素回路から読み出すことができる。

本発明の第６の局面によれば、第４スイッチング素子の制御端子に読み出し用電位を印加したときに、蓄積ノードの電位が増幅される。これにより、センサ画素回路の感度を高くすることができる。

本発明の第７の局面によれば、光源点灯時の光を検知する動作と光源消灯時の光を検知する動作を１フレーム期間に複数回ずつ行うことにより、光量の飽和を防止し、光量の差を正しく求めることができる。また、光源点灯時の検知期間と光源消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。

本発明の第８の局面によれば、上記第１の局面に係る表示装置に含まれるセンサ画素回路を構成し、光環境に依存しない入力機能を有する表示装置を提供することができる。

本発明の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置に含まれる表示パネルにおけるセンサ画素回路の配置を示す図である。 図１に示す表示装置におけるバックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを示す図である。 図１に示す表示装置に含まれる表示パネルの信号波形図である。 図１に示す表示装置に含まれるセンサ画素回路の概略構成を示す図である。 本発明の第１の実施形態に係るセンサ画素回路の回路図である。 図６に示すセンサ画素回路のレイアウト図である。 図６に示すセンサ画素回路の他のレイアウト図である。 図６に示すセンサ画素回路の動作を示す図である。 図６に示すセンサ画素回路の信号波形図である。 本発明の第２の実施形態に係るセンサ画素回路の回路図である。 図１０に示すセンサ画素回路の動作を示す図である。 図１０に示すセンサ画素回路の信号波形図である。 本発明の第３の実施形態に係るセンサ画素回路の回路図である。 図１３に示すセンサ画素回路のレイアウト図である。 図１３に示すセンサ画素回路の他のレイアウト図である。 図１３に示すセンサ画素回路の動作を示す図である。 図１３に示すセンサ画素回路の信号波形図である。 第１の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第１の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第５変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第６変形例に係るセンサ画素回路の回路図である。 第２の実施形態の第７変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第１変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第２変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第３変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第４変形例に係るセンサ画素回路の回路図である。 第３の実施形態の第５変形例に係るセンサ画素回路の回路図である。 従来の入出力装置におけるバックライトの点灯および消灯タイミング、並びに、受光素子に対するリセットおよび読み出しタイミングを示す図である。 従来の固体撮像装置に含まれる単位受光部の回路図である。

図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置は、表示制御回路１、表示パネル２、および、バックライト３を備えている。表示パネル２は、画素領域４、ゲートドライバ回路５、ソースドライバ回路６、および、センサロウドライバ回路７を含んでいる。画素領域４は、複数の表示画素回路８と複数のセンサ画素回路９を含んでいる。この表示装置は、表示パネル２に画像を表示する機能と、表示パネル２に入射した光を検知する機能とを有する。以下、ｘを２以上の整数、ｙを３の倍数、ｍおよびｎを偶数とし、表示装置のフレームレートを６０フレーム／秒とする。

図１に示す表示装置には外部から、映像信号Ｖｉｎとタイミング制御信号Ｃｉｎが供給される。表示制御回路１は、これらの信号に基づき、表示パネル２に対して映像信号ＶＳと制御信号ＣＳｇ、ＣＳｓ、ＣＳｒを出力し、バックライト３に対して制御信号ＣＳｂを出力する。映像信号ＶＳは、映像信号Ｖｉｎと同じでもよく、映像信号Ｖｉｎに信号処理を施した信号でもよい。

バックライト３は、表示パネル２に光を照射する光源である。より詳細には、バックライト３は、表示パネル２の背面側に設けられ、表示パネル２の背面に光を照射する。バックライト３は、制御信号ＣＳｂがハイレベルのときには点灯し、制御信号ＣＳｂがローレベルのときには消灯する。

表示パネル２の画素領域４には、（ｘ×ｙ）個の表示画素回路８と（ｎ×ｍ／２）個のセンサ画素回路９が、それぞれ２次元状に配置される。より詳細には、画素領域４には、ｘ本のゲート線ＧＬ１〜ＧＬｘとｙ本のソース線ＳＬ１〜ＳＬｙが設けられる。ゲート線ＧＬ１〜ＧＬｘは互いに平行に配置され、ソース線ＳＬ１〜ＳＬｙはゲート線ＧＬ１〜ＧＬｘと直交するように互いに平行に配置される。（ｘ×ｙ）個の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘとソース線ＳＬ１〜ＳＬｙの交点近傍に配置される。各表示画素回路８は、１本のゲート線ＧＬと１本のソース線ＳＬに接続される。表示画素回路８は、赤色表示用、緑色表示用および青色表示用に分類される。これら３種類の表示画素回路８は、ゲート線ＧＬ１〜ＧＬｘの伸延方向に並べて配置され、１個のカラー画素を構成する。

画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、ｎ本のクロック線ＣＬＫ１〜ＣＬＫｎ、ｎ本のリセット線ＲＳＴ１〜ＲＳＴｎ、および、ｎ本の読み出し線ＲＷＳ１〜ＲＷＳｎが設けられる。また、画素領域４には、ゲート線ＧＬ１〜ＧＬｘと平行に、他の信号線や電源線（図示せず）が設けられる。センサ画素回路９から読み出しを行うときには、ソース線ＳＬ１〜ＳＬｙの中から選択されたｍ本が電源線ＶＤＤ１〜ＶＤＤｍとして使用され、別のｍ本が出力線ＯＵＴ１〜ＯＵＴｍとして使用される。

図２は、画素領域４におけるセンサ画素回路９の配置を示す図である。図２に示すように、（ｎ×ｍ／２）個のセンサ画素回路９は、奇数番目のクロック線ＣＬＫ１〜ＣＬＫｎ−１と奇数番目の出力線ＯＵＴ１〜ＯＵＴｍ−１の交点近傍と、偶数番目のクロック線ＣＬＫ２〜ＣＬＫｎと偶数番目の出力線ＯＵＴ２〜ＯＵＴｍの交点近傍に配置される。

ゲートドライバ回路５は、ゲート線ＧＬ１〜ＧＬｘを駆動する。より詳細には、ゲートドライバ回路５は、制御信号ＣＳｇに基づき、ゲート線ＧＬ１〜ＧＬｘの中から１本のゲート線を順に選択し、選択したゲート線にハイレベル電位を、残りのゲート線にローレベル電位を印加する。これにより、選択されたゲート線に接続されたｙ個の表示画素回路８が、一括して選択される。

ソースドライバ回路６は、ソース線ＳＬ１〜ＳＬｙを駆動する。より詳細には、ソースドライバ回路６は、制御信号ＣＳｓに基づき、映像信号ＶＳに応じた電位をソース線ＳＬ１〜ＳＬｙに印加する。このときソースドライバ回路６は、線順次駆動を行ってもよく、点順次駆動を行ってもよい。ソース線ＳＬ１〜ＳＬｙに印加された電位は、ゲートドライバ回路５によって選択されたｙ個の表示画素回路８に書き込まれる。このようにゲートドライバ回路５とソースドライバ回路６を用いてすべての表示画素回路８に映像信号ＶＳに応じた電位を書き込むことにより、表示パネル２に所望の画像を表示することができる。

センサロウドライバ回路７は、クロック線ＣＬＫ１〜ＣＬＫｎ、リセット線ＲＳＴ１〜ＲＳＴｎ、および、読み出し線ＲＷＳ１〜ＲＷＳｎなどを駆動する。より詳細には、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、クロック線ＣＬＫ１〜ＣＬＫｎに対して、バックライト３が点灯しているときにはハイレベル電位を、バックライト３が消灯しているときにはローレベル電位を印加する。また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、リセット線ＲＳＴ１〜ＲＳＴｎの中からリセット線を１本ずつ順に選択し、選択したリセット線にリセット用のハイレベル電位を、残りのリセット線にローレベル電位を印加する。これにより、選択されたリセット線に接続された（ｍ／２）個のセンサ画素回路９が、一括してリセットされる。

また、センサロウドライバ回路７は、制御信号ＣＳｒに基づき、読み出し線ＲＷＳ１〜ＲＷＳｎの中から読み出し線を１本ずつ順に選択し、選択した読み出し線に読み出し用のハイレベル電位を、残りの読み出し線にローレベル電位を印加する。これにより、選択された読み出し線に接続された（ｍ／２）個のセンサ画素回路９が、一括して読み出し可能状態になる。このときソースドライバ回路６は、電源線ＶＤＤ１〜ＶＤＤｍに対してハイレベル電位を印加する。これにより、読み出し可能状態にある（ｍ／２）個のセンサ画素回路９から出力線ＯＵＴ１〜ＯＵＴｍに、各センサ画素回路９で検知した光の量に応じた信号（以下、センサ信号という）が出力される。

ソースドライバ回路６は、出力線ＯＵＴ１〜ＯＵＴｍに出力されたセンサ信号を増幅し、増幅後の信号を順にセンサ出力Ｓｏｕｔとして表示パネル２の外部に出力する。このようにソースドライバ回路６とセンサロウドライバ回路７を用いてすべてのセンサ画素回路９からセンサ信号を読み出すことにより、表示パネル２に入射した光を検知することができる。図１に示す表示装置は、表示パネル２に入射した光を検知するために、以下に示す連続駆動を行う。

図３は、バックライト３の点灯および消灯タイミング、並びに、センサ画素回路９に対するリセットおよび読み出しタイミングを示す図である。図３に示すように、バックライト３は、１フレーム期間に複数回点灯し、複数回消灯する。以下の説明では、バックライト３は、１フレーム期間に４回点灯し、４回消灯するものとする。点灯期間の長さと消灯期間の長さは同じである。センサ画素回路９に対するリセットは、線順次で１フレーム期間かけて行われる（実線矢印）。センサ画素回路９からの読み出しは、リセットからほぼ１フレーム期間後に（より詳細には、１フレーム期間よりも少し短い時間経過後に）行われる（破線矢印）。

図４は、表示パネル２の信号波形図である。図４に示すように、ゲート線ＧＬ１〜ＧＬｘの電位は、１フレーム期間に１回ずつ順に所定時間だけハイレベルになる。クロック線ＣＬＫ１〜ＣＬＫｎの電位は、同じタイミングで変化し、１フレーム期間に４回ずつハイレベルとローレベルになる。クロック線ＣＬＫ１〜ＣＬＫｎの電位のハイレベル期間の長さとローレベル期間の長さは同じである。リセット線ＲＳＴ１〜ＲＳＴｎの電位は、１フレーム期間に１回ずつ順に所定時間だけハイレベルになる。読み出し線ＲＷＳ１〜ＲＷＳｎの電位も、１フレーム期間に１回ずつ順に所定時間だけハイレベルになる。読み出し線ＲＷＳ１の電位がハイレベルからローレベルに変化したすぐ後に、リセット線ＲＳＴ１の電位はローレベルからハイレベルに変化する。リセット線ＲＳＴ２〜ＲＳＴｎの電位も、これと同様である。このため、センサ画素回路９が光を検知する期間（リセットから読み出しまでの期間：図３に示すＡ０）の長さは、ほぼ１フレーム期間に等しくなる。

図５は、センサ画素回路９の概略構成を示す図である。図５に示すように、センサ画素回路９は、１個のフォトダイオードＤ１と１個の蓄積ノードＮＤを含んでいる。フォトダイオードＤ１は、バックライト３が点灯している間に入射した光の量に応じた電荷を蓄積ノードＮＤから引き抜き、バックライト３が消灯している間に入射した光の量に応じた電荷を蓄積ノードＮＤに加える。このため、蓄積ノードＮＤの電位Ｖｉｎｔは、バックライト３の点灯期間に入射した光の量（信号＋ノイズ）に応じて下降し、バックライト３の消灯期間に入射した光の量（ノイズ）に応じて上昇する。センサ画素回路９からは、２種類の光量の差に応じたセンサ信号が読み出される。

なお、画素領域４に設けるセンサ画素回路９の個数は任意でよい。例えば、画素領域４に（ｎ×ｍ）個のセンサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素と同数の（すなわち、（ｘ×ｙ／３）個の）センサ画素回路９を設けてもよい。あるいは、画素領域４にカラー画素よりも少ない個数の（例えば、カラー画素の数分の１〜数１０分の１の）センサ画素回路９を設けてもよい。

このように本発明の実施形態に係る表示装置は、画素領域４に複数のフォトダイオード（光センサ）を配置した表示装置であって、複数の表示画素回路８および複数のセンサ画素回路９を含む表示パネル２と、センサ画素回路９に対して、バックライト点灯時かバックライト消灯時かを示すクロック信号ＣＬＫ１〜ＣＬＫｎ（制御信号）を出力するセンサロウドライバ回路７（駆動回路）とを備えている。以下、この表示装置に含まれるセンサ画素回路９の詳細を説明する。以下の説明では、センサ画素回路を画素回路と略称し、信号線上の信号を識別するために信号線と同じ名称を使用する（例えば、クロック線ＣＬＫ上の信号をクロック信号ＣＬＫという）。画素回路は、クロック線ＣＬＫ、リセット線ＲＳＴ、読み出し線ＲＷＳ、電源線ＶＤＤおよび出力線ＯＵＴに接続され、電位ＶＣとクロック信号ＣＬＫの否定信号の供給を受ける。電位ＶＣは、リセット用のハイレベル電位よりも高い電位である。

（第１の実施形態）
図６は、本発明の第１の実施形態に係る画素回路の回路図である。図６に示す画素回路１０は、トランジスタＴ１〜Ｔ４、Ｍ１、フォトダイオードＤ１、および、コンデンサＣ１を含んでいる。トランジスタＴ１、Ｔ３、Ｍ１はＮ型ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）、トランジスタＴ２、Ｔ４はＰ型ＴＦＴである。画素回路１０は、３本のクロック線ＣＬＫ、ＣＬＫＰ、ＣＬＫＱに接続される。

図６に示すように、トランジスタＴ１、Ｔ２のゲートはクロック線ＣＬＫに接続され、トランジスタＴ３のゲートはクロック線ＣＬＫＱに接続され、トランジスタＴ４のゲートはクロック線ＣＬＫＰに接続される。トランジスタＴ１のソースはリセット線ＲＳＴに接続され、ドレインはフォトダイオードＤ１のアノードとトランジスタＴ３のドレインに接続される。トランジスタＴ２のソースには電位ＶＣが印加され、ドレインはフォトダイオードＤ１のカソードとトランジスタＴ４のドレインに接続される。トランジスタＴ３、Ｔ４のソースは、トランジスタＭ１のゲートに接続される。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。コンデンサＣ１は、トランジスタＭ１のゲートと読み出し線ＲＷＳの間に設けられる。画素回路１０では、トランジスタＭ１のゲートに接続されたノードが、検知した光量に応じた電荷を蓄積する蓄積ノードとなり、トランジスタＭ１は読み出しトランジスタとして機能する。

図７Ａは、画素回路１０のレイアウト図である。図７Ａに示すように、画素回路１０は、ガラス基板上に遮光膜ＬＳ、半導体層（斜線部）、ゲート配線層（点模様部）およびソース配線層（白塗り部）を順に形成することにより構成される。半導体層とソース配線層を接続する箇所、および、ゲート配線層とソース配線層を接続する箇所には、コンタクト（白円で示す）が設けられる。トランジスタＴ１〜Ｔ４、Ｍ１は、半導体層とゲート配線層を交差して配置することにより形成される。フォトダイオードＤ１は、Ｐ層、Ｉ層およびＮ層の半導体層を並べて配置することにより形成される。コンデンサＣ１は、半導体層とゲート配線層を重ねて配置することにより形成される。遮光膜ＬＳは、金属で形成され、ガラス基板の裏側から入った光がフォトダイオードＤ１に入射することを防止する。

図７Ｂは、画素回路１０の他のレイアウト図である。図７Ｂに示すレイアウトでは、レイアウト面を覆うシールドＳＨ（透明電極：太破線で示す）に電位ＶＣが印加され、シールドＳＨとソース配線層を接続する箇所にはコンタクト（黒円で示す）が設けられる。なお、画素回路１０を上記以外の形態にレイアウトしてもよい。

図８は、画素回路１０の動作を示す図である。図８に示すように、画素回路１０は、１フレーム期間に（ａ）リセット、（ｂ）バックライト点灯時の蓄積、（ｃ）バックライト消灯時の蓄積、および、（ｄ）読み出しを行う。バックライト点灯時の蓄積とバックライト消灯時の蓄積は、１フレーム期間に４回ずつ行われる。

図９は、画素回路１０の信号波形図である。図９において、ＢＬはバックライト３の輝度を表し、Ｖｉｎｔは蓄積ノードの電位（トランジスタＭ１のゲート電位）を表す。クロック信号ＣＬＫＰ、ＣＬＫＱは、クロック信号ＣＬＫの否定信号である。ただし、クロック信号ＣＬＫＰのローレベル期間とクロック信号ＣＬＫＱのハイレベル期間は同じ長さで、クロック信号ＣＬＫの半周期よりも短い。図９では、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ４が読み出し期間となる。

リセット期間では、クロック信号ＣＬＫはハイレベル、クロック信号ＣＬＫＰ、ＣＬＫＱと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。したがって、リセット線ＲＳＴからトランジスタＴ１、フォトダイオードＤ１およびトランジスタＴ４を経由して蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図８（ａ））、電位Ｖｉｎｔは所定レベルにリセットされる。

蓄積期間では、リセット信号ＲＳＴと読み出し信号ＲＷＳはローレベルになり、クロック信号ＣＬＫ、ＣＬＫＰ、ＣＬＫＱは４回ずつハイレベルとローレベルになる。クロック信号ＣＬＫがハイレベル、クロック信号ＣＬＫＰ、ＣＬＫＱがローレベルである間、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。このときにフォトダイオードＤ１に光が入射すると、蓄積ノードからトランジスタＴ４、フォトダイオードＤ１およびトランジスタＴ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図８（ｂ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがハイレベルである間（バックライト３の点灯期間）に入射した光の量に応じて下降する。

一方、クロック信号ＣＬＫがローレベル、クロック信号ＣＬＫＰ、ＣＬＫＱがハイレベルである間、トランジスタＴ１、Ｔ４はオフし、トランジスタＴ２、Ｔ３はオンする。このときにフォトダイオードＤ１に光が入射すると、電位ＶＣを有する配線からトランジスタＴ２、フォトダイオードＤ１およびトランジスタＴ３を経由して蓄積ノードに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードに電荷が加えられる（図８（ｃ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがローレベルである間（バックライト３の消灯期間）に入射した光の量に応じて上昇する。

読み出し期間では、クロック信号ＣＬＫはハイレベル、クロック信号ＣＬＫＰ、ＣＬＫＱとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。このとき電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃｑ／Ｃｐ）倍（ただし、Ｃｐは画素回路１０の全体の容量値、ＣｑはコンデンサＣ１の容量値）だけ上昇する。トランジスタＭ１は、ソースドライバ回路６に含まれるトランジスタ（図示せず）を負荷回路としたソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する（図８（ｄ））。

以上に示すように、本実施形態に係る画素回路１０は、１個のフォトダイオードＤ１（光センサ）と、検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、蓄積ノードに接続された制御端子を有するトランジスタＭ１（読み出しトランジスタ）と、クロック信号ＣＬＫに従いオン／オフし、フォトダイオードＤ１を流れる電流の通過経路を切り替えるトランジスタＴ１〜Ｔ４（複数のスイッチング素子）とを含んでいる。

トランジスタＴ１は、リセット線ＲＳＴとフォトダイオードＤ１の一端との間に設けられ、バックライト点灯時にオンする。トランジスタＴ２は、所定電位ＶＣが印加される配線とフォトダイオードＤ１の他端との間に設けられ、バックライト消灯時にオンする。トランジスタＴ３は、蓄積ノードとフォトダイオードＤ１の一端との間に設けられ、バックライト消灯時にオンする。トランジスタＴ４は、蓄積ノードとフォトダイオードＤ１の他端との間に設けられ、バックライト点灯時にオンする。トランジスタＴ１、Ｔ３はＮ型（第１導電型）トランジスタであり、トランジスタＴ２、Ｔ４はＰ型（第２導電型）トランジスタである。トランジスタＴ１、Ｔ２はクロック信号ＣＬＫ（第１制御信号）に従いオン／オフし、トランジスタＴ３はクロック信号ＣＬＫＱ（第２制御信号）に従いオン／オフし、トランジスタＴ４はクロック信号ＣＬＫＰ（第３制御信号）に従いオン／オフする。クロック信号ＣＬＫＰ、ＣＬＫＱは、クロック信号ＣＬＫの否定信号であり、クロック信号ＣＬＫとは異なるタイミングで変化する。

バックライト点灯時には、トランジスタＴ１、Ｔ４がオンし、光センサとトランジスタＴ１、Ｔ４を経由する電流経路が形成され、蓄積ノードから電流が流れ出す。バックライト消灯時には、トランジスタＴ２、Ｔ３がオンし、光センサとトランジスタＴ２、Ｔ３を経由する電流経路が形成され、蓄積ノードに電流が流れ込む。このように、バックライト点灯時とバックライト消灯時で蓄積ノードに逆方向に電流が流れるので、蓄積ノードの電位はバックライト点灯時とバックライト消灯時で逆方向に変化する。したがって、画素回路１０によれば、１個のセンサ画素回路を用いて、バックライト点灯時の光量とバックライト消灯時の光量の差を検知し、光環境に依存しない入力機能を提供することができる。

また、１個のセンサ画素回路で光量の差を検知するので、２種類の光量を別々に検知する場合と比べて、光量の飽和を防止し、光量の差を正しく求めることができる。また、１個のセンサ画素回路で２種類の光量を順に検知する場合と比べて、センサ画素回路からの読み出し回数を減らし、読み出し速度を遅くして、装置の消費電力を削減することができる。また、２種類の光量を順に検知する場合に必要となる、先に検知した光量を記憶するためのメモリは不要となる。また、バックライトの点灯および消灯タイミング、並びに、センサ画素回路に対するリセットおよび読み出しタイミングを決定するときの自由度が大きくなる。また、バックライト点灯時の光を検知する動作とバックライト消灯時の光を検知する動作を１フレーム期間に複数回ずつ行うことにより、バックライト点灯時の検知期間とバックライト消灯時の検知期間の間のずれをなくし、モーション入力に対する追従性が入力方向に応じて変動することを防止することができる。また、１個のセンサ画素回路で光量の差を求めることにより、同時に温度補償を行うこともできる。

また、クロック信号ＣＬＫＰ、ＣＬＫＱはクロック信号ＣＬＫと異なるタイミングで変化するので、電流経路の存在期間を正確に制御し、検出精度を高くすることができる。また、画素回路１０は、蓄積ノードと読み出し線ＲＷＳとの間に設けられたコンデンサＣ１をさらに含んでいる。したがって、読み出し線ＲＷＳに読み出し用のハイレベル電位を印加することにより、蓄積ノードの電位を変化させ、検知した光量に応じた信号を画素回路１０から読み出すことができる。

（第２の実施形態）
図１０は、本発明の第２の実施形態に係る画素回路の回路図である。図１０に示す画素回路２０は、トランジスタＴ１〜Ｔ４、Ｍ１、フォトダイオードＤ１、および、コンデンサＣ１を含んでいる。トランジスタＴ１、Ｔ４、Ｍ１はＮ型ＴＦＴ、トランジスタＴ２、Ｔ３はＰ型ＴＦＴである。画素回路２０は、２本のクロック線ＣＬＫ、ＣＬＫＲに接続される。

図１０に示すように、トランジスタＴ１、Ｔ４のゲートはクロック線ＣＬＫに接続され、トランジスタＴ２、Ｔ３のゲートはクロック線ＣＬＫＲに接続される。トランジスタＴ１のソースはリセット線ＲＳＴに接続され、ドレインはフォトダイオードＤ１のアノードとトランジスタＴ３のソースに接続される。トランジスタＴ２のソースには電位ＶＣが印加され、ドレインはフォトダイオードＤ１のカソードとトランジスタＴ４のソースに接続される。トランジスタＴ３、Ｔ４のドレインは、トランジスタＭ１のゲートに接続される。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。コンデンサＣ１は、トランジスタＭ１のゲートと読み出し線ＲＷＳの間に設けられる。画素回路２０では、トランジスタＭ１のゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１は読み出しトランジスタとして機能する。

図１１は、画素回路２０の動作を示す図である。図１１に示すように、画素回路２０は、１フレーム期間に（ａ）リセット、（ｂ）バックライト点灯時の蓄積、（ｃ）バックライト消灯時の蓄積、および、（ｄ）読み出しを行う。バックライト点灯時の蓄積とバックライト消灯時の蓄積は、１フレーム期間に４回ずつ行われる。

図１２は、画素回路２０の信号波形図である。図１２に示すように、クロック信号ＣＬＫＲは、クロック信号ＣＬＫと同様にオン／オフする。ただし、クロック信号ＣＬＫＲのローレベル期間は、クロック信号ＣＬＫの半周期よりも短い。図１２では、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ４が読み出し期間となる。

リセット期間では、クロック信号ＣＬＫ、ＣＬＫＲはハイレベル、読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。したがって、リセット線ＲＳＴからトランジスタＴ１、フォトダイオードＤ１およびトランジスタＴ４を経由して蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１１（ａ））、電位Ｖｉｎｔは所定レベルにリセットされる。

蓄積期間では、リセット信号ＲＳＴと読み出し信号ＲＷＳはローレベルになり、クロック信号ＣＬＫ、ＣＬＫＲは４回ずつハイレベルとローレベルになる。クロック信号ＣＬＫ、ＣＬＫＲがハイレベルである間、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。このときにフォトダイオードＤ１に光が入射すると、蓄積ノードからトランジスタＴ４、フォトダイオードＤ１およびトランジスタＴ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図１１（ｂ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがハイレベルである間（バックライト３の点灯期間）に入射した光の量に応じて下降する。

一方、クロック信号ＣＬＫ、ＣＬＫＲがローレベルである間、トランジスタＴ１、Ｔ４はオフし、トランジスタＴ２、Ｔ３はオンする。このときにフォトダイオードＤ１に光が入射すると、電位ＶＣを有する信号線からトランジスタＴ２、フォトダイオードＤ１およびトランジスタＴ３を経由して蓄積ノードに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードに電荷が加えられる（図１１（ｃ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがローレベルである間（バックライト３の消灯期間）に入射した光の量に応じて上昇する。

読み出し期間では、クロック信号ＣＬＫ、ＣＬＫＲはハイレベル、リセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。このとき電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃｑ／Ｃｐ）倍（ただし、Ｃｐは画素回路２０の全体の容量値、ＣｑはコンデンサＣ１の容量値）だけ上昇する。トランジスタＭ１は、ソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する（図１１（ｄ））。

以上に示すように、本実施形態に係る画素回路２０は、第１の実施形態に係る画素回路１０と同様に、１個のフォトダイオードＤ１と、１個の蓄積ノードと、トランジスタＭ１と、トランジスタＴ１〜Ｔ４とを含んでいる。画素回路２０では、トランジスタＴ１、Ｔ４はＮ型（第１導電型）トランジスタであり、トランジスタＴ２、Ｔ３はＰ型（第２導電型）トランジスタである。トランジスタＴ１、Ｔ４はクロック信号ＣＬＫ（第１制御信号）に従いオン／オフし、トランジスタＴ２、Ｔ３はクロック信号ＣＬＫＲ（第２制御信号）に従いオン／オフする。クロック信号ＣＬＫＲは、クロック信号ＣＬＫと同じ方向に異なるタイミングで変化する。

画素回路２０では、第１の実施形態に係る画素回路１０と同様に、バックライト点灯時とバックライト消灯時で蓄積ノードに逆方向に電流が流れ、蓄積ノードの電位はバックライト点灯時とバックライト消灯時で逆方向に変化する。したがって、画素回路２０によれば、１個のセンサ画素回路を用いて、バックライト点灯時の光量とバックライト消灯時の光量の差を検知し、光環境に依存しない入力機能を提供することができる。これにより、第１の実施形態と同様の効果が得られる。また、制御信号として２本のクロック信号ＣＬＫ、ＣＬＫＲを用いることにより、制御信号の本数を削減し、開口率を高くして、センサ画素回路の感度を高くすることができる。

（第３の実施形態）
図１３は、本発明の第３の実施形態に係る画素回路の回路図である。図１３に示す画素回路３０は、トランジスタＴ１〜Ｔ４、Ｍ１、および、フォトダイオードＤ１を含んでいる。トランジスタＴ１、Ｔ３、Ｍ１はＮ型ＴＦＴ、トランジスタＴ２、Ｔ４はＰ型ＴＦＴである。画素回路３０は、２本のクロック線ＣＬＫ、ＣＬＫＱに接続される。

図１３に示すように、トランジスタＴ１、Ｔ２のゲートはクロック線ＣＬＫに接続され、トランジスタＴ３のゲートはクロック線ＣＬＫＱに接続され、トランジスタＴ４のゲートは読み出し線ＲＷＳに接続される。トランジスタＴ１のソースはリセット線ＲＳＴに接続され、ドレインはフォトダイオードＤ１のアノードとトランジスタＴ３のドレインに接続される。トランジスタＴ２のソースには電位ＶＣが印加され、ドレインはフォトダイオードＤ１のカソードとトランジスタＴ４のドレインに接続される。トランジスタＴ３、Ｔ４のソースは、トランジスタＭ１のゲートに接続される。トランジスタＭ１のドレインは電源線ＶＤＤに接続され、ソースは出力線ＯＵＴに接続される。画素回路３０では、トランジスタＭ１のゲートに接続されたノードが蓄積ノードとなり、トランジスタＭ１は読み出しトランジスタとして機能する。トランジスタＴ４は、ゲートに読み出し用のハイレベル電位が印加されたときに蓄積ノードの電位を増幅する。

図１４Ａおよび図１４Ｂは、画素回路３０のレイアウト図である。これらの図面の説明は、第１の実施形態と同様である。図１４Ｂに示すレイアウトでは、レイアウト面を覆うシールドＳＨに電位ＶＣが印加される。

図１５は、画素回路３０の動作を示す図である。図１５に示すように、画素回路３０は、１フレーム期間に（ａ）リセット、（ｂ）バックライト点灯時の蓄積、（ｃ）バックライト消灯時の蓄積、および、（ｄ）読み出しを行う。バックライト点灯時の蓄積とバックライト消灯時の蓄積は、１フレーム期間に４回ずつ行われる。

図１６は、画素回路３０の信号波形図である。図１６に示すように、クロック信号ＣＬＫＱは、クロック信号ＣＬＫの否定信号である。また、蓄積期間では、読み出し信号ＲＷＳが、クロック信号ＣＬＫの否定信号となる。ただし、クロック信号ＣＬＫＱのハイレベル期間と蓄積期間における読み出し信号ＲＷＳのローレベル期間は同じ長さで、クロック信号ＣＬＫの半周期よりも短い。図１６では、時刻ｔ１〜時刻ｔ２がリセット期間、時刻ｔ２〜時刻ｔ３が蓄積期間、時刻ｔ３〜時刻ｔ４が読み出し期間となる。

リセット期間では、クロック信号ＣＬＫはハイレベル、クロック信号ＣＬＫＱと読み出し信号ＲＷＳはローレベル、リセット信号ＲＳＴはリセット用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。したがって、リセット線ＲＳＴからトランジスタＴ１、フォトダイオードＤ１およびトランジスタＴ４を経由して蓄積ノードに電流（フォトダイオードＤ１の順方向電流）が流れ（図１５（ａ））、電位Ｖｉｎｔは所定レベルにリセットされる。

蓄積期間では、リセット信号ＲＳＴはローレベルになり、クロック信号ＣＬＫ、ＣＬＫＱと読み出し信号ＲＷＳは４回ずつハイレベルとローレベルになる。クロック信号ＣＬＫがハイレベル、クロック信号ＣＬＫＱと読み出し信号ＲＷＳがローレベルである間、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。このときにフォトダイオードＤ１に光が入射すると、蓄積ノードからトランジスタＴ４、フォトダイオードＤ１およびトランジスタＴ１を経由してリセット線ＲＳＴに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードから電荷が引き抜かれる（図１５（ｂ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがハイレベルである間（バックライト３の点灯期間）に入射した光の量に応じて下降する。

一方、クロック信号ＣＬＫがローレベル、クロック信号ＣＬＫＱと読み出し信号ＲＷＳがハイレベルである間、トランジスタＴ１、Ｔ４はオフし、トランジスタＴ２、Ｔ３はオンする。このときにフォトダイオードＤ１に光が入射すると、電位ＶＣを有する信号線からトランジスタＴ２、フォトダイオードＤ１およびトランジスタＴ３を経由して蓄積ノードに電流（フォトダイオードＤ１のフォト電流）が流れ、蓄積ノードに電荷が加えられる（図１５（ｃ））。したがって、電位Ｖｉｎｔは、クロック信号ＣＬＫがローレベルである間（バックライト３の消灯期間）に入射した光の量に応じて上昇する。

読み出し期間では、クロック信号ＣＬＫはハイレベル、クロック信号ＣＬＫＱとリセット信号ＲＳＴはローレベル、読み出し信号ＲＷＳは読み出し用のハイレベルになる。このとき、トランジスタＴ１、Ｔ４はオンし、トランジスタＴ２、Ｔ３はオフする。トランジスタＴ４は、ゲートに読み出し用のハイレベル電位が印加されたときに、電位Ｖｉｎｔを増幅する。したがって、電位Ｖｉｎｔは、読み出し信号ＲＷＳの電位の上昇量の（Ｃｑ／Ｃｐ）倍（ただし、Ｃｐは画素回路３０の全体の容量値、ＣｑはコンデンサＣ１の容量値）よりも大きく上昇する。トランジスタＭ１は、ソースフォロワ増幅回路を構成し、電位Ｖｉｎｔに応じて出力線ＯＵＴを駆動する（図１５（ｄ））。

以上に示すように、本実施形態に係る画素回路３０は、第１の実施形態に係る画素回路１０と同様に、１個のフォトダイオードＤ１と、１個の蓄積ノードと、トランジスタＭ１と、トランジスタＴ１〜Ｔ４とを含んでいる。これらの構成要素の特性および接続形態は、第１の実施形態に係る画素回路１０と同じである。したがって、第１の実施形態と同じ効果が得られる。

また、画素回路３０では、トランジスタＴ４のゲートに読み出し用電位を印加したときに、蓄積ノードの電位（トランジスタＭ１のゲート電位）が増幅される。これにより、センサ画素回路の感度を高くすることができる。

（実施形態の変形例）
本発明の各実施形態については、以下に示す変形例を構成することができる。図１７Ａ〜図１７Ｇは、それぞれ、第１の実施形態の第１〜第７変形例に係る画素回路の回路図である。図１７Ａ〜図１７Ｇに示す画素回路１１〜１７は、第１の実施形態に係る画素回路１０に対して以下の変形を行うことにより得られる。

図１７Ａに示す画素回路１１は、画素回路１０に含まれるコンデンサＣ１をＰ型ＴＦＴであるトランジスタＴＣに置換したものである。画素回路１１では、トランジスタＴＣの一方の導通端子はトランジスタＴ３、Ｔ４のソースに接続され、他方の導通端子はトランジスタＭ１のゲートに接続され、ゲートは読み出し線ＲＷＳに接続される。このように接続されたトランジスタＴＣは、読み出し線ＲＷＳに読み出し用のハイレベルが印加されたときに、元の画素回路よりも蓄積ノードの電位を大きく変化させる。したがって、強い光が入射したときの蓄積ノードの電位と弱い光が入射したときの蓄積ノードの電位との差を増幅して、画素回路１１の感度を向上させることができる。第２の実施形態について同様の変形を行うと、図１８Ａに示す画素回路２１が得られる。

図１７Ｂに示す画素回路１２は、画素回路１０に含まれるフォトダイオードＤ１をフォトトランジスタＴＤに置換し、トランジスタＴ２、Ｔ４を、それぞれ、Ｎ型ＴＦＴであるトランジスタＴ７、Ｔ８に置換したものである。画素回路１２では、トランジスタＴ７のドレインには電位ＶＣが印加され、ソースはフォトトランジスタＴＤのカソードとトランジスタＴ８のソースに接続される。トランジスタＴ８のドレインは、トランジスタＴ３のソースと共に、トランジスタＭ１のゲートに接続される。トランジスタＴ７のゲートは、クロック信号ＣＬＫの否定信号を伝搬するクロック線ＣＬＫＢに接続される。トランジスタＴ８のゲートは、クロック信号ＣＬＫＰの否定信号を伝搬するクロック線ＣＬＫＰＢに接続される。これにより、画素回路１２に含まれるトランジスタはすべてＮ型となる。したがって、Ｎ型トランジスタだけを製造できる片チャンネルプロセスを用いて、画素回路１２を製造することができる。第２および第３の実施形態について同様の変形を行うと、図１８Ｂに示す画素回路２２、および、図１９Ａに示す画素回路３２が得られる。

図１７Ｃに示す画素回路１３は、画素回路１０に含まれるフォトダイオードＤ１を逆に接続したものである。画素回路１３には、通常はハイレベルで、リセット時にはリセット用のローレベルとなるリセット信号ＲＳＴと、リセット用のローレベル電位よりも低いローレベル電位ＶＣとが供給される。フォトダイオードＤ１のカソードはトランジスタＴ１、Ｔ３のソースに接続され、フォトダイオードＤ１のアノードはトランジスタＴ２、Ｔ４のソースに接続される。これにより、画素回路のバリエーションが得られる。第２および第３の実施形態について同様の変形を行うと、図１８Ｃに示す画素回路２３、および、図１９Ｂに示す画素回路３３が得られる。

図１７Ｄに示す画素回路１４は、画素回路１０に含まれるフォトダイオードＤ１を逆に接続し、コンデンサＣ１を削除したものである。画素回路１４には、画素回路１３と同様のリセット信号ＲＳＴと電位ＶＣが供給される。ただし、リセット信号ＲＳＴは、読み出し時には読み出し用のハイレベルになる。リセット信号ＲＳＴが読み出し用のハイレベルになると、蓄積ノードの電位（トランジスタＭ１のゲート電位）が上昇し、トランジスタＭ１には蓄積ノードの電位に応じた電流が流れる。このように画素回路１４は、コンデンサＣ１を備えていない。したがって、コンデンサＣ１の分だけ開口率を大きくして、画素回路の感度を向上させることができる。第２の実施形態について同様の変形を行うと、図１８Ｄに示す画素回路２４が得られる。

図１７Ｅに示す画素回路１５は、画素回路１０にトランジスタＴＳを追加したものである。トランジスタＴＳは、Ｎ型ＴＦＴであり、選択用スイッチング素子として機能する。画素回路１５では、トランジスタＭ１のソースは、トランジスタＴＳのドレインに接続される。トランジスタＴＳのソースは出力線ＯＵＴに接続され、ゲートは選択線ＳＥＬに接続される。選択信号ＳＥＬは、画素回路１５から読み出しを行うときにハイレベルになる。これにより、画素回路のバリエーションが得られる。第２および第３の実施形態について同様の変形を行うと、図１８Ｅに示す画素回路２５、および、図１９Ｃに示す画素回路３５が得られる。

図１７Ｆに示す画素回路１６は、画素回路１０にトランジスタＴＲを追加したものである。トランジスタＴＲは、Ｎ型ＴＦＴであり、リセット用スイッチング素子として機能する。画素回路１６では、トランジスタＴＲのソースにはローレベル電位ＣＯＭが印加され、ドレインはトランジスタＭ１のゲートに接続され、ゲートはリセット線ＲＳＴに接続される。また、トランジスタＴ１のソースにはローレベル電位ＣＯＭが与えられる。これにより、画素回路のバリエーションが得られる。第２および第３の実施形態について同様の変形を行うと、図１８Ｆに示す画素回路２６、および、図１９Ｄに示す画素回路３６が得られる。

図１７Ｇに示す画素回路１７は、画素回路１０に上記トランジスタＴＳ、ＴＲを追加したものである。トランジスタＴＳ、ＴＲの接続形態は、画素回路１５、１６と同じである。これにより、画素回路のバリエーションが得られる。第２および第３の実施形態について同様の変形を行うと、図１８Ｇに示す画素回路２７、および、図１９Ｅに示す画素回路３７が得られる。

また、第１〜第３の実施形態については、上述した変形をその性質に反しない限り任意に組み合わせて、各種の変形例を構成することができる。

以上に示すように、本発明の実施形態およびその変形例に係る表示装置によれば、１個の光センサと１個の蓄積ノードと読み出し用トランジスタと複数のスイッチング素子とを含むセンサ画素回路を用いて、バックライト点灯時の光量とバックライト消灯時の光量の差を検知できるので、従来の課題を解決し、光環境に依存しない入力機能を提供することができる。

なお、本発明では、表示装置に設けられる光源の種類には特に限定はない。したがって、例えば、表示用に設けた可視光バックライトを１フレーム期間に複数回、点灯および消灯させてもよい。あるいは、表示用の可視光バックライトとは別に、光検知用の赤外光バックライトを表示装置に設けてもよい。このような表示装置では、可視光バックライトを常に点灯させて、赤外光バックライトだけを１フレーム期間に複数回、点灯および消灯させてもよい。

本発明の表示装置は、光環境に依存しない入力機能を有するという特徴を有するので、表示パネルに複数の光センサを設けた各種の表示装置に利用することができる。

１…表示制御回路
２…表示パネル
３…バックライト
４…画素領域
５…ゲートドライバ回路
６…ソースドライバ回路
７…センサロウドライバ回路
８…表示画素回路
９…センサ画素回路
１０〜１７、２０〜２７、３０、３２、３３、３５〜３７…画素回路

Claims (8)

1. 画素領域に複数の光センサを配置した表示装置であって、
   複数の表示画素回路および複数のセンサ画素回路を含む表示パネルと、
   前記センサ画素回路に対して、光源点灯時か光源消灯時かを示す制御信号を出力する駆動回路とを備え、
   前記センサ画素回路は、
   １個の光センサと、
   検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
   前記蓄積ノードに接続された制御端子を有する読み出しトランジスタと、
   前記制御信号に従いオン／オフし、前記光センサを流れる電流の通過経路を切り替える複数のスイッチング素子とを含み、
   前記光センサを流れる電流が、前記制御信号に従い、光源点灯時には前記蓄積ノードに対して所定方向に流れ、光源消灯時には前記蓄積ノードに対して逆方向に流れるように構成されていることを特徴とする、表示装置。
2. 前記センサ画素回路は、
   リセット線と前記光センサの一端との間に設けられ、光源点灯時にオンする第１スイッチング素子と、
   所定電位が印加される配線と前記光センサの他端との間に設けられ、光源消灯時にオンする第２スイッチング素子と、
   前記蓄積ノードと前記光センサの一端との間に設けられ、光源消灯時にオンする第３スイッチング素子と、
   前記蓄積ノードと前記光センサの他端との間に設けられ、光源点灯時にオンする第４スイッチング素子とを含む、請求項１に記載の表示装置。
3. 前記第１および第３スイッチング素子は第１導電型のトランジスタで構成され、
   前記第２および第４スイッチング素子は第２導電型のトランジスタで構成され、
   前記第１および第２スイッチング素子は第１制御信号に従いオン／オフし、
   前記第３スイッチング素子は第２制御信号に従いオン／オフし、
   前記第４スイッチング素子は第３制御信号に従いオン／オフし、
   前記第２および第３制御信号は、前記第１制御信号の否定信号であり、前記第１制御信号とは異なるタイミングで変化することを特徴とする、請求項２に記載の表示装置。
4. 前記第１および第４スイッチング素子は第１導電型のトランジスタで構成され、
   前記第２および第３スイッチング素子は第２導電型のトランジスタで構成され、
   前記第１および第４スイッチング素子は第１制御信号に従いオン／オフし、
   前記第２および第３スイッチング素子は、前記第１制御信号と同じ方向に異なるタイミングで変化する第２制御信号に従いオン／オフすることを特徴とする、請求項２に記載の表示装置。
5. 前記センサ画素回路は、前記蓄積ノードと読み出し線との間に設けられたコンデンサをさらに含む、請求項２に記載の表示装置。
6. 前記第４スイッチング素子は、制御端子に読み出し用電位が印加されたときに前記蓄積ノード上の電位を増幅することを特徴とする、請求項２に記載の表示装置。
7. 前記駆動回路は、前記制御信号として、１フレーム期間に複数回ずつ光源点灯時と光源消灯時とを示す信号を出力することを特徴とする、請求項１に記載の表示装置。
8. 表示装置の画素領域に配置されるセンサ画素回路であって、
   １個の光センサと、
   検知した光量に応じた電荷を蓄積する１個の蓄積ノードと、
   前記蓄積ノードに接続された制御端子を有する読み出しトランジスタと、
   光源点灯時か光源消灯時かを示す制御信号に従いオン／オフし、前記光センサを流れる電流の通過経路を切り替える複数のスイッチング素子とを備え、
   前記光センサを流れる電流が、前記制御信号に従い、光源点灯時には前記蓄積ノードに対して所定方向に流れ、光源消灯時には前記蓄積ノードに対して逆方向に流れるように構成されていることを特徴とする、センサ画素回路。

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