WO2021193284A1 - 検出装置、指紋検出装置及び静脈検出装置 - Google Patents

検出装置、指紋検出装置及び静脈検出装置 Download PDF

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WO2021193284A1
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加藤　博文
彩斗 北村
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株式会社ジャパンディスプレイ
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Definitions

  • the present invention relates to a detection device, a fingerprint detection device and a vein detection device.
  • Patent Document 1 An optical sensor capable of detecting a fingerprint pattern or a blood vessel pattern is known (for example, Patent Document 1).
  • the detected output signals may vary depending on the scanning order and the reset timing of the optical sensors. ..
  • An object of the present invention is to provide a detection device, a fingerprint detection device and a vein detection device capable of improving detection accuracy.
  • the detection device of one aspect of the present invention includes a plurality of optical sensors arranged in a matrix, a plurality of switching elements provided according to the plurality of optical sensors, a plurality of gate lines, and a plurality of signal lines. It has a detection circuit in which signals from a plurality of the optical sensors are supplied via the signal lines of the above, and a signal line selection circuit for switching a connection state between the plurality of signal lines and the detection circuit. A drive signal is supplied to the gate line, and a plurality of the switching elements belonging to a predetermined line are connected to each other.
  • Reset potentials are supplied to the plurality of optical sensors and the plurality of signal lines.
  • the fingerprint detection device of one aspect of the present invention includes the above-mentioned detection device and at least one or more light sources.
  • the vein detection device of one aspect of the present invention includes the above-mentioned detection device and at least one or more light sources.
  • FIG. 1 is a plan view showing a detection device according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing a detection device.
  • FIG. 4 is a circuit diagram showing a plurality of partial detection regions.
  • FIG. 5A is a cross-sectional view showing a schematic cross-sectional configuration of the sensor unit.
  • FIG. 5B is a cross-sectional view showing a schematic cross-sectional configuration of the sensor unit of the detection device according to the first modification.
  • FIG. 6 is a timing waveform diagram showing an operation example of the detection device of the comparative example.
  • FIG. 7 is a timing waveform diagram showing an operation example of the reset period in FIG. FIG.
  • FIG. 8 is a timing waveform diagram showing an operation example of the read period in FIG.
  • FIG. 9 is a timing waveform diagram showing an operation example of the driving period of one gate line included in the reading period in FIG.
  • FIG. 10 is an explanatory diagram for explaining the relationship between the driving of the sensor unit of the detection device of the comparative example and the lighting operation of the light source.
  • FIG. 11 is an explanatory diagram for explaining an operation example of the detection device according to the first embodiment.
  • FIG. 12 is a timing waveform diagram showing an operation example of the detection device according to the first embodiment.
  • FIG. 13 is a diagram showing an image schematically showing the detection result of the detection device of the comparative example.
  • FIG. 14 is a diagram showing an image schematically showing the detection result of the detection device of the embodiment.
  • FIG. 15 is an explanatory diagram for explaining the relationship between the driving of the sensor unit of the detection device of the second modification and the lighting operation of the light source.
  • FIG. 16 is an explanatory diagram schematically showing the relationship between the detection device of the second modification and the light source.
  • FIG. 17 is a flowchart showing an operation example of the detection device according to the second embodiment.
  • FIG. 18 is a table showing the order of connection of signal lines for each detection of one frame.
  • FIG. 19 is a timing waveform diagram showing an operation example of the detection device according to the third embodiment.
  • FIG. 1 is a plan view showing a detection device according to the first embodiment.
  • the detection device 1 includes a sensor base material 21, a sensor unit 10, a gate line drive circuit 15, a signal line selection circuit 16, a detection circuit 48, a control circuit 122, and a power supply circuit 123.
  • a plurality of first light sources 61 are provided on the first light source base material 51.
  • a plurality of second light sources 62 are provided on the second light source base material 52.
  • the control board 121 is electrically connected to the sensor base material 21 via the flexible printed circuit board 71.
  • the flexible printed circuit board 71 is provided with a detection circuit 48.
  • the control board 121 is provided with a control circuit 122 and a power supply circuit 123.
  • the control circuit 122 is, for example, an FPGA (Field Programmable Gate Array).
  • the control circuit 122 supplies a control signal to the sensor unit 10, the gate line drive circuit 15, and the signal line selection circuit 16 to control the detection operation of the sensor unit 10. Further, the control circuit 122 supplies a control signal to the first light source 61 and the second light source 62 to control the lighting or non-lighting of the first light source 61 and the second light source 62.
  • the power supply circuit 123 supplies a voltage signal such as a sensor power supply signal VDDSNS (see FIG. 4) to the sensor unit 10, the gate line drive circuit 15, and the signal line selection circuit 16. Further, the power supply circuit 123 supplies the power supply voltage to the first light source 61 and the second light source 62.
  • VDDSNS sensor power supply signal
  • the sensor base material 21 has a detection region AA and a peripheral region GA.
  • the detection area AA is an area provided with a plurality of optical sensor PDs (see FIG. 4) included in the sensor unit 10.
  • the peripheral region GA is a region between the outer circumference of the detection region AA and the end portion of the sensor base material 21, and is a region in which the optical sensor PD is not provided.
  • the gate line drive circuit 15 and the signal line selection circuit 16 are provided in the peripheral region GA. Specifically, the gate line drive circuit 15 is provided in a region extending along the second direction Dy in the peripheral region GA.
  • the signal line selection circuit 16 is provided in a region extending along the first direction Dx in the peripheral region GA, and is provided between the sensor unit 10 and the detection circuit 48.
  • the first direction Dx is one direction in a plane parallel to the sensor base material 21.
  • the second direction Dy is one direction in a plane parallel to the sensor base material 21, and is a direction orthogonal to the first direction Dx.
  • the second direction Dy may intersect with the first direction Dx without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy, and is a normal direction of the sensor base material 21.
  • the plurality of first light sources 61 are provided on the first light source base material 51 and are arranged along the second direction Dy.
  • the plurality of second light sources 62 are provided on the second light source base material 52 and are arranged along the second direction Dy.
  • the first light source base material 51 and the second light source base material 52 are electrically connected to the control circuit 122 and the power supply circuit 123 via the terminal portions 124 and 125 provided on the control board 121, respectively.
  • the plurality of first light sources 61 and the plurality of second light sources 62 for example, an inorganic LED (Light Emitting Diode), an organic EL (OLED: Organic Light Emitting Diode), or the like is used.
  • the plurality of first light sources 61 and the plurality of second light sources 62 emit first light and second light having different wavelengths, respectively.
  • the first light emitted from the first light source 61 is mainly reflected by the surface of the object to be detected such as the finger Fg and is incident on the sensor unit 10.
  • the sensor unit 10 can detect the fingerprint by detecting the shape of the unevenness on the surface of the finger Fg or the like.
  • the second light emitted from the second light source 62 is mainly reflected inside the finger Fg or the like or transmitted through the finger Fg or the like and is incident on the sensor unit 10.
  • the sensor unit 10 can detect information about the internal living body such as the finger Fg.
  • the information about the living body is, for example, a finger Fg, a pulse wave of the palm, a pulse, a blood vessel image, or the like. That is, the detection device 1 may be configured as a fingerprint detection device for detecting a fingerprint or a vein detection device for detecting a blood vessel pattern such as a vein.
  • the first light may have a wavelength of 500 nm or more and 600 nm or less, for example, about 550 nm
  • the second light may have a wavelength of 780 nm or more and 950 nm or less, for example, about 850 nm.
  • the first light is blue or green visible light
  • the second light is infrared light.
  • the sensor unit 10 can detect a fingerprint based on the first light emitted from the first light source 61.
  • the second light emitted from the second light source 62 is reflected inside the object to be detected such as the finger Fg, or is transmitted / absorbed by the finger Fg or the like and is incident on the sensor unit 10.
  • the sensor unit 10 can detect a pulse wave or a blood vessel image (blood vessel pattern) as information about an internal living body such as a finger Fg.
  • the first light may have a wavelength of 600 nm or more and 700 nm or less, for example, about 660 nm
  • the second light may have a wavelength of 780 nm or more and 900 nm or less, for example, about 850 nm.
  • the sensor unit 10 adds the pulse wave, the pulse, and the blood vessel image as information about the living body. , Blood oxygen saturation can be detected.
  • various detections can be performed by performing detection based on the first light and detection based on the second light. Information about the living body can be detected.
  • the arrangement of the first light source 61 and the second light source 62 shown in FIG. 1 is merely an example and can be changed as appropriate.
  • the detection device 1 is provided with a plurality of types of light sources (first light source 61 and second light source 62) as light sources.
  • the light source may be one type.
  • a plurality of first light sources 61 and a plurality of second light sources 62 may be arranged on each of the first light source base material 51 and the second light source base material 52.
  • the number of light source base materials provided with the first light source 61 and the second light source 62 may be one or three or more. Alternatively, at least one or more light sources may be arranged.
  • FIG. 2 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • the detection device 1 further includes a detection control unit 11 and a detection unit 40.
  • a part or all of the functions of the detection control unit 11 are included in the control circuit 122.
  • a part or all of the functions other than the detection circuit 48 are included in the control circuit 122.
  • the sensor unit 10 has a plurality of optical sensor PDs.
  • the optical sensor PD included in the sensor unit 10 is a photodiode, and outputs an electric signal corresponding to the emitted light to the signal line selection circuit 16 as a detection signal Vdet. Further, the sensor unit 10 performs detection according to the gate drive signal Vgcl supplied from the gate line drive circuit 15.
  • the detection control unit 11 is a circuit that supplies control signals to the gate line drive circuit 15, the signal line selection circuit 16, and the detection unit 40, respectively, and controls their operations.
  • the detection control unit 11 supplies various control signals such as a start signal STV, a clock signal CK, and a reset signal RST1 to the gate line drive circuit 15. Further, the detection control unit 11 supplies various control signals such as the selection signal ASW to the signal line selection circuit 16. Further, the detection control unit 11 supplies various control signals to the first light source 61 and the second light source 62 to control the lighting and non-lighting of each.
  • the gate line drive circuit 15 is a circuit that drives a plurality of gate line GCLs (see FIG. 3) based on various control signals.
  • the gate line drive circuit 15 sequentially or simultaneously selects a plurality of gate line GCLs and supplies the gate drive signal Vgcl to the selected gate line GCLs. As a result, the gate line drive circuit 15 selects a plurality of optical sensors PD connected to the gate line GCL.
  • the signal line selection circuit 16 is a switch circuit that sequentially or simultaneously selects a plurality of signal line SGLs (see FIG. 3).
  • the signal line selection circuit 16 is, for example, a multiplexer.
  • the signal line selection circuit 16 connects the selected signal line SGL and the detection circuit 48 based on the selection signal ASW supplied from the detection control unit 11. As a result, the signal line selection circuit 16 outputs the detection signal Vdet of the optical sensor PD to the detection unit 40.
  • the detection unit 40 includes a detection circuit 48, a signal processing unit 44, a coordinate extraction unit 45, a storage unit 46, a detection timing control unit 47, an image processing unit 49, and an output processing unit 50.
  • the detection timing control unit 47 operates in synchronization with the detection circuit 48, the signal processing unit 44, the coordinate extraction unit 45, and the image processing unit 49 based on the control signal supplied from the detection control unit 11. To control.
  • the detection circuit 48 is, for example, an analog front end circuit (AFE: Analog Front End).
  • the detection circuit 48 is a signal processing circuit having at least the functions of the detection signal amplification unit 42 and the A / D conversion unit 43.
  • the detection signal amplification unit 42 amplifies the detection signal Vdet.
  • the A / D conversion unit 43 converts the analog signal output from the detection signal amplification unit 42 into a digital signal.
  • the signal processing unit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the detection circuit 48.
  • the signal processing unit 44 can detect the unevenness of the finger Fg or the surface of the palm based on the signal from the detection circuit 48. Further, the signal processing unit 44 can detect information about the living body based on the signal from the detection circuit 48. Information about the living body is, for example, a blood vessel image of a finger Fg or a palm, a pulse wave, a pulse, a blood oxygen concentration, and the like.
  • the signal processing unit 44 may acquire the detection signal Vdet (information about the living body) simultaneously detected by the plurality of optical sensors PD and execute a process of averaging them.
  • the detection unit 40 suppresses measurement errors due to noise and the relative positional deviation between the detected object such as the finger Fg and the sensor unit 10, and stable detection is possible.
  • the storage unit 46 temporarily stores the signal calculated by the signal processing unit 44.
  • the storage unit 46 may be, for example, a RAM (Random Access Memory), a register circuit, or the like.
  • the coordinate extraction unit 45 is a logic circuit that obtains the detection coordinates of the unevenness of the surface of the finger or the like when the signal processing unit 44 detects the contact or proximity of the finger. Further, the coordinate extraction unit 45 is a logic circuit for obtaining the detection coordinates of the finger Fg and the blood vessel of the palm.
  • the image processing unit 49 combines the detection signals Vdet output from each optical sensor PD of the sensor unit 10 to show two-dimensional information indicating the shape of the unevenness of the surface of the finger Fg or the like and the shape of the finger Fg or the blood vessel of the palm. Generates two-dimensional information.
  • the coordinate extraction unit 45 may output the detection signal Vdet as the sensor output Vo without calculating the detection coordinates. Further, the coordinate extraction unit 45 and the image processing unit 49 may not be included in the detection unit 40.
  • the output processing unit 50 functions as a processing unit that performs processing based on the outputs from the plurality of optical sensors PD. Specifically, the output processing unit 50 of the embodiment outputs at least a sensor output Vo including pulse wave data based on the detection signal Vdet acquired through the signal processing unit 44. In the embodiment, the signal processing unit 44 outputs data indicating a change (amplitude) of the output of the detection signal Vdet of each optical sensor PD, which will be described later, and the output processing unit 50 determines which output is adopted for the sensor output Vo. Although it is determined, both of them may be performed by the signal processing unit 44 or the output processing unit 50.
  • the output processing unit 50 may include the detection coordinates obtained by the coordinate extraction unit 45, the two-dimensional information generated by the image processing unit 49, and the like in the sensor output Vo. Further, the function of the output processing unit 50 may be integrated into another configuration (for example, the image processing unit 49 or the like).
  • FIG. 3 is a circuit diagram showing a detection device.
  • the sensor unit 10 has a plurality of partial detection regions PAA arranged in a matrix.
  • An optical sensor PD is provided in each of the plurality of partial detection regions PAA.
  • the signal line SGL extends in the second direction Dy and is connected to the optical sensor PDs of the plurality of partial detection regions PAA arranged in the second direction Dy. Further, the plurality of signal lines SGL (1), SGL (2), ..., SGL (12) are arranged in the first direction Dx and connected to the signal line selection circuit 16 and the reset circuit 17, respectively. In the following description, when it is not necessary to distinguish and explain a plurality of signal lines SGL (1), SGL (2), ..., SGL (12), they are simply referred to as signal lines SGL.
  • a sensor unit 10 is provided between the signal line selection circuit 16 and the reset circuit 17.
  • the signal line selection circuit 16 and the reset circuit 17 may be connected to the ends of the signal line SGL in the same direction, respectively.
  • the substantial area of one sensor is, for example, 50 ⁇ 50 um 2
  • the resolution of the detection area AA is, for example, 508 ppi
  • the number of sensors arranged in the detection area AA is, for example, 252 cells ⁇ 256 cells.
  • the area of the detection area AA is, for example, 12.6 ⁇ 12.8 mm 2 .
  • the gate line drive circuit 15 receives various control signals such as a start signal STV, a clock signal CK, and a reset signal RST1 from the control circuit 122 (see FIG. 1).
  • the gate line drive circuit 15 sequentially selects a plurality of gate lines GCL (1), GCL (2), ..., GCL (8) in a time-division manner based on various control signals.
  • the gate line drive circuit 15 supplies the gate drive signal Vgcl to the selected gate line GCL.
  • the gate drive signal Vgcl is supplied to the plurality of first switching elements Tr connected to the gate line GCL, and the plurality of partial detection regions PAA arranged in the first direction Dx are selected as detection targets.
  • the gate line drive circuit 15 may execute different drives for each detection mode of fingerprint detection and information on a plurality of different living bodies (pulse wave, pulse, blood vessel image, blood oxygen concentration, etc.). ..
  • the gate line drive circuit 15 may drive a plurality of gate line GCLs in a bundle.
  • the signal line selection circuit 16 has a plurality of selection signal lines Lsel, a plurality of output signal lines Lout, and a third switching element TrS.
  • the plurality of third switching elements TrS are provided corresponding to the plurality of signal lines SGL, respectively.
  • the six signal lines SGL (1), SGL (2), ..., SGL (6) are connected to the common output signal line Lout1.
  • the six signal lines SGL (7), SGL (8), ..., SGL (12) are connected to the common output signal line Lout2.
  • the output signal lines Lout1 and Lout2 are connected to the detection circuit 48, respectively.
  • the signal lines SGL (1), SGL (2), ..., SGL (6) are used as the first signal line block, and the signal lines SGL (7), SGL (8), ..., SGL (12) are second. It is a signal line block.
  • the plurality of selection signal lines Lsel are connected to the gates of the third switching element TrS included in one signal line block. Further, one selection signal line Lsel is connected to the gate of the third switching element TrS of the plurality of signal line blocks.
  • the control circuit 122 (see FIG. 1) sequentially supplies the selection signal ASW to the selection signal line Lsel.
  • the signal line selection circuit 16 sequentially selects the signal line SGL in one signal line block in a time-division manner by the operation of the third switching element TrS. Further, the signal line selection circuit 16 selects one signal line SGL for each of the plurality of signal line blocks.
  • the detection device 1 can reduce the number of ICs (Integrated Circuits) including the detection circuit 48 or the number of terminals of the ICs.
  • the signal line selection circuit 16 may bundle a plurality of signal line SGLs and connect them to the detection circuit 48.
  • the reset circuit 17 includes a reference signal line Lvr, a reset signal line Lrst, and a fourth switching element TrR.
  • the fourth switching element TrR is provided corresponding to a plurality of signal lines SGL.
  • the reference signal line Lvr is connected to one of the source or drain of the plurality of fourth switching elements TrR.
  • the reset signal line Lrst is connected to the gates of a plurality of fourth switching elements TrR.
  • the control circuit 122 supplies the reset signal RST2 to the reset signal line Lrst.
  • the plurality of fourth switching elements TrR are turned on, and the plurality of signal lines SGL are electrically connected to the reference signal line Lvr.
  • the power supply circuit 123 supplies the reference signal COM to the reference signal line Lvr.
  • the reference signal COM is supplied to the capacitive element Ca (see FIG. 4) included in the plurality of partial detection regions PAA.
  • FIG. 4 is a circuit diagram showing a plurality of partial detection regions. Note that FIG. 4 also shows the circuit configuration of the detection circuit 48.
  • the partial detection region PAA includes an optical sensor PD, a capacitive element Ca, and a first switching element Tr.
  • the capacitance element Ca is a capacitance (sensor capacitance) formed in the optical sensor PD, and is equivalently connected in parallel with the optical sensor PD.
  • the signal line capacitance Cc is a parasitic capacitance formed on the signal line SGL, and is equivalently formed between the signal line SGL and the anode of the optical sensor PD and one end side of the capacitance element Ca.
  • FIG. 4 shows two gate lines GCL (m) and GCL (m + 1) arranged in the second direction Dy among the plurality of gate lines GCL. Further, among the plurality of signal lines SGL, two signal lines SGL (n) and SGL (n + 1) arranged in the first direction Dx are shown.
  • the partial detection region PAA is a region surrounded by the gate line GCL and the signal line SGL.
  • the first switching element Tr is provided corresponding to the optical sensor PD.
  • the first switching element Tr is composed of a thin film transistor, and in this example, it is composed of an n-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • MOS Metal Oxide Semiconductor
  • TFT Thin Film Transistor
  • the gate of the first switching element Tr belonging to a plurality of partial detection regions PAA arranged in the first direction Dx is connected to the gate line GCL.
  • the sources of the first switching element Tr belonging to the plurality of partial detection regions PAA arranged in the second direction Dy are connected to the signal line SGL.
  • the drain of the first switching element Tr is connected to the cathode of the optical sensor PD and the capacitive element Ca.
  • the sensor power signal VDDSNS is supplied from the power circuit 123 to the anode of the optical sensor PD. Further, the signal line SGL and the capacitance element Ca are supplied with a reference signal COM which is the initial potential of the signal line SGL and the capacitance element Ca from the power supply circuit 123.
  • the detection device 1 can detect a signal according to the amount of light emitted to the optical sensor PD for each partial detection region PAA or for each block unit PAG.
  • the detection circuit 48 is connected to the signal line SGL when the switch SSW is turned on during the read period Pdet (see FIG. 6).
  • the detection signal amplification unit 42 of the detection circuit 48 converts the fluctuation of the current supplied from the signal line SGL into the fluctuation of the voltage and amplifies it.
  • a reference potential (Vref) having a fixed potential is input to the non-inverting input unit (+) of the detection signal amplification unit 42, and a signal line SGL is connected to the inverting input terminal (-).
  • the same signal as the reference signal COM is input as the reference potential (Vref) voltage.
  • the detection signal amplification unit 42 has a capacitance element Cb and a reset switch RSW. In the reset period Prst (see FIG. 6), the reset switch RSW is turned on and the charge of the capacitive element Cb is reset.
  • FIG. 5A is a cross-sectional view showing a schematic cross-sectional configuration of the sensor unit.
  • the sensor unit 10 includes a sensor base material 21, a TFT layer 22, an insulating layer 23, an optical sensor PD, and insulating layers 24a, 24b, 24c, 25.
  • the sensor base material 21 is an insulating base material, and for example, glass or a resin material is used.
  • the sensor base material 21 is not limited to a flat plate shape, and may have a curved surface. In this case, the sensor base material 21 may be a film-like resin.
  • the sensor base material 21 has a first surface and a second surface opposite to the first surface.
  • the TFT layer 22, the insulating layer 23, the optical sensor PD, and the insulating layers 24 and 25 are laminated in this order on the first surface.
  • the TFT layer 22 is provided with circuits such as the gate line drive circuit 15 and the signal line selection circuit 16 described above. Further, the TFT layer 22 is provided with various wirings such as a TFT (Thin Film Transistor) such as a first switching element Tr, a gate line GCL, and a signal line SGL.
  • the sensor base material 21 and the TFT layer 22 are drive circuit boards that drive the sensor for each predetermined detection region, and are also called a backplane or an array board.
  • the insulating layer 23 is an organic insulating layer and is provided on the TFT layer 22.
  • the insulating layer 23 is a flattening layer that flattens the irregularities formed by the first switching element Tr formed on the TFT layer 22 and various conductive layers.
  • the optical sensor PD is provided on the insulating layer 23.
  • the optical sensor PD has a lower electrode 35, a semiconductor layer 31, and an upper electrode 34, and is laminated in this order.
  • the lower electrode 35 is provided on the insulating layer 23 and is electrically connected to the first switching element Tr of the TFT layer 22 via the contact hole H1.
  • the lower electrode 35 is the cathode of the optical sensor PD and is an electrode for reading the detection signal Vdet.
  • a metal material such as molybdenum (Mo) or aluminum (Al) is used.
  • the lower electrode 35 may be a laminated film in which a plurality of these metal materials are laminated.
  • the lower electrode 35 may be a conductive material having translucency such as ITO (Indium Tin Oxide).
  • the semiconductor layer 31 is amorphous silicon (a-Si).
  • the semiconductor layer 31 includes an i-type semiconductor layer 32a, a p-type semiconductor layer 32b, and an n-type semiconductor layer 32c.
  • the i-type semiconductor layer 32a, the p-type semiconductor layer 32b, and the n-type semiconductor layer 32c are specific examples of photoelectric conversion elements.
  • the n-type semiconductor layer 32c, the i-type semiconductor layer 32a, and the p-type semiconductor layer 32b are laminated in this order in the direction perpendicular to the surface of the sensor base material 21.
  • the opposite configuration that is, the p-type semiconductor layer 32b, the i-type semiconductor layer 32a, and the n-type semiconductor layer 32c may be laminated in this order.
  • the semiconductor layer 31 may be a photoelectric conversion element made of an organic semiconductor.
  • the n-type semiconductor layer 32c is doped with impurities in a-Si to form an n + region.
  • impurities are doped in a-Si to form a p + region.
  • the i-type semiconductor layer 32a is, for example, a non-doped intrinsic semiconductor, and has lower conductivity than the p-type semiconductor layer 32b and the n-type semiconductor layer 32c.
  • the upper electrode 34 is the anode of the optical sensor PD and is an electrode for supplying the power supply signal VDDSNS to the photoelectric conversion layer.
  • the upper electrode 34 is a translucent conductive layer such as ITO, and a plurality of upper electrodes 34 are provided for each optical sensor PD.
  • An insulating layer 24a and an insulating layer 24b are provided on the insulating layer 23.
  • the insulating layer 24a covers the peripheral edge of the upper electrode 34, and an opening is provided at a position overlapping the upper electrode 34.
  • the connection wiring 36 is connected to the upper electrode 34 at a portion of the upper electrode 34 where the insulating layer 24a is not provided.
  • the insulating layer 24b is provided on the insulating layer 24a so as to cover the upper electrode 34 and the connecting wiring 36.
  • An insulating layer 24c which is a flattening layer, is provided on the insulating layer 24b.
  • the insulating layer 25 is provided on the insulating layer 24c. However, the insulating layer 25 may not be provided.
  • FIG. 5B is a cross-sectional view showing a schematic cross-sectional configuration of the sensor unit of the detection device according to the first modification.
  • the optical sensor PDA is provided on the insulating layer 23a.
  • the insulating layer 23a is an inorganic insulating layer provided so as to cover the insulating layer 23, and is formed of, for example, silicon nitride (SiN).
  • the optical sensor PDA has a photoelectric conversion layer 31A, a lower electrode 35 (cathode electrode), and an upper electrode 34 (anode electrode).
  • the lower electrode 35, the photoelectric conversion layer 31A, and the upper electrode 34 are laminated in this order in the direction perpendicular to the first surface S1 of the sensor base material 21.
  • the characteristics (for example, voltage-current characteristics and resistance value) of the photoelectric conversion layer 31A change according to the emitted light.
  • An organic material is used as the material of the photoelectric conversion layer 31A.
  • C 60 fulllerene
  • PCBM phenyl C61 butyric acid methyl ester
  • CuPc copper phthalocyanine
  • F 16 CuPc fluorinated copper phthalocyanine
  • rubrene rubrene: 5,6,11,12-tetraphenyltetracene
  • PDI a derivative of Perylene
  • the photoelectric conversion layer 31A can be formed by a thin film deposition (Dry Process) using these small molecule organic materials.
  • the photoelectric conversion layer 31A may be, for example, a stacked film of a multilayer film or rubrene and C 60, the CuPc and F16CuPc.
  • the photoelectric conversion layer 31A can also be formed by a coating type (Wet Process).
  • a material that is a combination of the above-mentioned low molecular weight organic material and high molecular weight organic material is used as the photoelectric conversion layer 31A.
  • the photoelectric conversion layer 31A can be a film in which P3HT and PCBM are mixed, or a film in which F8BT and PDI are mixed.
  • the lower electrode 35 and the upper electrode 34 face each other with the photoelectric conversion layer 31A interposed therebetween.
  • a conductive material having translucency such as ITO (Indium Tin Oxide) is used.
  • a metal material such as silver (Ag) or aluminum (Al) is used.
  • the lower electrode 35 may be an alloy material containing at least one or more of these metal materials.
  • the lower electrode 35 can be formed as a translucent electrode having translucency.
  • the lower electrode 35 has a translucency of about 60% by being formed of an Ag thin film having a film thickness of 10 nm.
  • the optical sensor PDA can detect both the light emitted from both sides of the sensor base material 21, for example, the light L1 emitted from the first surface S1 side and the light emitted from the second surface S2 side.
  • insulating layers 24a and 24b may be provided so as to cover the upper electrode 34.
  • the protective film is a passivation film and is provided to protect the optical sensor PDA.
  • the TFT layer 22 is provided with a first switching element Tr that is electrically connected to the optical sensor PDA.
  • the first switching element Tr has a semiconductor layer 81, a source electrode 82, a drain electrode 83, and gate electrodes 84 and 85.
  • the lower electrode 35 of the optical sensor PDA is electrically connected to the drain electrode 83 of the first switching element Tr via the contact holes H11 provided in the insulating layers 23 and 23a.
  • the first switching element Tr has a so-called dual gate structure in which gate electrodes 84 and 85 are provided on both the upper side and the lower side of the semiconductor layer 81.
  • the present invention is not limited to this, and the first switching element Tr may have a top gate structure or a bottom gate structure.
  • FIG. 5B schematically shows the second switching element TrA and the terminal portion 72 provided in the peripheral region GA.
  • the second switching element TrA is, for example, a switching element provided in the gate line drive circuit 15 (see FIG. 1).
  • the second switching element TrA has a semiconductor layer 86, a source electrode 87, a drain electrode 88, and a gate electrode 89.
  • the second switching element TrA has a so-called top gate structure in which a gate electrode 89 is provided on the upper side of the semiconductor layer 86.
  • a light-shielding layer 90 is provided between the semiconductor layer 86 and the sensor base material 21.
  • the present invention is not limited to this, and the second switching element TrA may have a bottom gate structure or a dual gate structure.
  • the semiconductor layer 81 of the first switching element Tr and the semiconductor layer 86 of the second switching element TrA are provided in different layers.
  • the semiconductor layer 81 of the first switching element Tr is, for example, an oxide semiconductor.
  • the semiconductor layer 86 of the second switching element TrA is, for example, polysilicon.
  • FIG. 6 is a timing waveform diagram showing an operation example of the detection device of the comparative example.
  • FIG. 7 is a timing waveform diagram showing an operation example of the reset period in FIG.
  • FIG. 8 is a timing waveform diagram showing an operation example of the read period in FIG.
  • FIG. 9 is a timing waveform diagram showing an operation example of the driving period of one gate line included in the row reading period VR in FIG.
  • FIG. 10 is an explanatory diagram for explaining the relationship between the driving of the sensor unit of the detection device of the comparative example and the lighting operation of the light source.
  • the detection device of the comparative example has a reset period Prst, an exposure period Pex, and a read period Pdet.
  • the power supply circuit 123 supplies the sensor power supply signal VDDSNS to the anode of the optical sensor PD over the reset period Prst, the exposure period Pex, and the read period Pdet.
  • the sensor power signal VDDSNS is a signal for applying a reverse bias between the anode and the cathode of the optical sensor PD.
  • the cathode of the optical sensor PD has a reference signal COM of 0.75 V, but by applying the sensor power signal VDDSNS of -1.25 V to the anode, the voltage between the anode and the cathode is 2.0 V.
  • the control circuit 122 supplies the start signal STV and the clock signal CK to the gate line drive circuit 15 after setting the reset signal RST2 to “H”, and the reset period Prst starts.
  • the control circuit 122 supplies the reference signal COM to the reset circuit 17, and turns on the fourth switching element TrR for supplying the reset voltage by the reset signal RST2.
  • the reference signal COM is supplied to each signal line SGL as a reset voltage.
  • the reference signal COM is, for example, 0.75V.
  • the gate line drive circuit 15 sequentially selects the gate line GCL based on the start signal STV, the clock signal CK, and the reset signal RST1.
  • the gate line drive circuit 15 sequentially supplies the gate drive signals Vgcl ⁇ Vgcl (1) to Vgcl (M) ⁇ to the gate line GCL.
  • the gate drive signal Vgcl has a pulsed waveform having a power supply voltage VDD which is a high level voltage and a power supply voltage VSS which is a low level voltage.
  • the switching element Tr is sequentially conducted for each row, and a reset voltage is supplied. For example, a reference signal COM voltage of 0.75 V is supplied as the reset voltage.
  • the gate line drive circuit 15 has a gate drive signal Vgcl (1) having a high level voltage (power supply voltage VDD) on the gate line GCL (1) during the period V (1).
  • the control circuit 122 selects one of the selection signals ASW1, ..., ASW6 (selection signal ASW1 in FIG. 7) while the gate drive signal Vgcl (1) has a high level voltage (power supply voltage VDD). It is supplied to the circuit 16.
  • the signal line SGL of the partial detection region PAA selected by the gate drive signal Vgcl (1) is connected to the detection circuit 48.
  • the reset voltage (reference signal COM) is also supplied to the connection wiring between the third switching element TrS and the detection circuit 48.
  • the gate line drive circuit 15 has gate lines GCL (2), ..., GCL (M-1), GCL (M) in periods V (2), ..., V (M-1), V (M). ) Are supplied with high level voltage gate drive signals Vgcl (2), ..., Vgcl (M-1), and Vgcl (M), respectively.
  • the capacitive elements Ca of all the partial detection regions PAA are sequentially electrically connected to the signal line SGL, and the reference signal COM is supplied.
  • the capacitance of the capacitive element Ca is reset. It is also possible to reset the capacitance of a part of the capacitance element Ca in the partial detection region PAA by partially selecting the gate line and the signal line SGL.
  • Examples of exposure timing include an exposure control method when the gate line is not selected and a constant exposure control method.
  • the gate drive signals ⁇ Vgcl (1) to (M) ⁇ are sequentially supplied to all the gate line GCLs connected to the optical sensor PD to be detected, and all the detection targets are detected.
  • a reset voltage is supplied to the optical sensor PD. After that, when all the gate lines GCL connected to the optical sensor PD to be detected become low voltage (the first switching element Tr is turned off), the exposure is started, and the exposure is performed during the exposure period Pex.
  • the gate drive signals ⁇ Vgcl (1) to (M) ⁇ are sequentially supplied to the gate line GCL connected to the optical sensor PD to be detected as described above, and the reading is performed during the reading period Pdet.
  • the exposure period Pex (1) starts after the gate drive signal Vgcl (1) is supplied to the gate line GCL during the reset period Prst.
  • the exposure period Pex ⁇ (1) ... (M) ⁇ is a period during which the capacitance element Ca is charged from the optical sensor PD.
  • the electric charge charged in the capacitive element Ca causes a reverse current (from the cathode to the anode) to flow in the optical sensor PD due to light irradiation, and the potential difference of the capacitive element Ca decreases.
  • the start timing and end timing of the actual exposure periods Pex (1), ..., Pex (M) in the partial detection region PAA corresponding to each gate line GCL are different.
  • the exposure periods Pex (1), ..., And Pex (M) are started at the timing when the gate drive signal Vgcl changes from the high level voltage power supply voltage VDD to the low level voltage power supply voltage VSS in the reset period Prst, respectively.
  • the exposure periods Pex (1), ..., And Pex (M) end at the timing when the gate drive signal Vgcl changes from the power supply voltage VSS to the power supply voltage VDD in the read period Pdet, respectively.
  • the exposure time lengths of the exposure periods Pex (1), ..., Pex (M) are equal.
  • the control circuit 122 sets the reset signal RST2 to a low level voltage at the timing before the read period Pdet starts. As a result, the operation of the reset circuit 17 is stopped.
  • the reset signal may have a high level voltage only during the reset period Prst.
  • the gate line drive circuit 15 sequentially supplies the gate drive signals Vgcl (1), ..., Vgcl (M) to the gate line GCL.
  • the gate line drive circuit 15 has a high level voltage (power supply voltage VDD) gate drive signal Vgcl (1) on the gate line GCL (1) during the line read-out period VR (1). 1) is supplied.
  • the control circuit 122 sequentially supplies the selection signals ASW1, ..., ASW6 to the signal line selection circuit 16 during the period when the gate drive signal Vgcl (1) has a high level voltage (power supply voltage VDD).
  • the signal line SGL of the partial detection region PAA selected by the gate drive signal Vgcl (1) is sequentially or simultaneously connected to the detection circuit 48.
  • the detection signal Vdet is supplied to the detection circuit 48 for each partial detection region PAA.
  • the gate line drive circuit 15 has gate lines GCL (2), ..., GCL (M-1), GCL.
  • High-level voltage gate drive signals Vgcl (2), ..., Vgcl (M-1), and Vgcl (M) are supplied to (M), respectively. That is, the gate line drive circuit 15 supplies the gate drive signal Vgcl to the gate line GCL for each line read period VR (1), VR (2), ..., VR (M-1), VR (M).
  • the signal line selection circuit 16 sequentially selects the signal line SGL based on the selection signal ASW every period when each gate drive signal Vgcl becomes a high level voltage.
  • the signal line selection circuit 16 is sequentially connected to one detection circuit 48 for each signal line SGL. As a result, during the read period Pdet, the detection device 1 can output the detection signal Vdet of all the partial detection areas PAA to the detection circuit 48.
  • the first gate drive signal Vgcl (1) is designated by the line read period VR, but the same applies to the other gate drive signals Vgcl (2), ..., Vgcl (M).
  • j is a natural number from 1 to M.
  • the output (V out ) of the third switching element TrS is reset to the reference potential (Vref) voltage in advance.
  • the reference potential (Vref) voltage is a reset voltage, for example 0.75V.
  • the gate drive signal Vgcl (j) becomes high level
  • the first switching element Tr of the relevant line is turned on
  • the signal line SGL of each line corresponds to the charge accumulated in the capacitance (capacitive element Ca) of the partial detection region PAA. It becomes a voltage.
  • t1 elapses from the rise of the gate drive signal Vgcl (j)
  • a period t2 in which the selection signal ASW (k) becomes high occurs.
  • the capacitance (capacitive element Ca) of the partial detection region PAA connected to the detection circuit 48 via the third switching element TrS is charged. Due to the generated electric charge, the output (V out ) of the third switching element TrS (see FIG. 4) changes to a voltage corresponding to the electric charge accumulated in the capacitance (capacitive element Ca) of the partial detection region PAA (period t3). .. In the example of FIG. 9, this voltage is lower than the reset voltage as in the period t3.
  • the switch SSW is turned on (high level period t4 of the SSW signal)
  • the electric charge accumulated in the capacitance (capacitive element Ca) of the partial detection region PAA is the capacitance of the detection signal amplification unit 42 of the detection circuit 48 (capacitive element Cb).
  • the output voltage of the detection signal amplification unit 42 becomes a voltage corresponding to the charge accumulated in the capacitance element Cb.
  • the inverting input unit of the detection signal amplification unit 42 becomes the imaginary short potential of the operational amplifier, it returns to the reference potential (Vref).
  • the output voltage of the detection signal amplification unit 42 is read out by the A / D conversion unit 43.
  • the electric charge moves from the capacitance of the partial detection region PAA (capacitive element Ca) to the capacitance of the detection signal amplification unit 42 of the detection circuit 48 (capacitive element Cb). ..
  • the non-inverting input (+) of the detection signal amplification unit 42 is biased to the reference potential (Vref) voltage (for example, 0.75 [V]). Therefore, the output (V out ) of the third switching element TrS also becomes the reference potential (Vref) voltage due to the imaginary short circuit between the inputs of the detection signal amplification unit 42.
  • the voltage of the capacitive element Cb becomes a voltage corresponding to the electric charge accumulated in the capacitance (capacitive element Ca) of the partial detection region PAA at the position where the third switching element TrS is turned on according to the selection signal ASW (k). ..
  • the output of the detection signal amplification unit 42 becomes a voltage corresponding to the capacitance of the capacitance element Cb after the output (V out) of the third switching element TrS becomes the reference potential (Vref) voltage due to the imaginary short circuit, and this output voltage. Is read by the A / D conversion unit 43.
  • the voltage of the capacitance element Cb is, for example, a voltage between two electrodes provided in the capacitor constituting the capacitance element Cb.
  • the period t1 is, for example, 20 [ ⁇ s].
  • the period t2 is, for example, 60 [ ⁇ s].
  • the period t3 is, for example, 44.7 [ ⁇ s].
  • the period t4 is, for example, 0.98 [ ⁇ s].
  • the detection device 1 has the reset period Prst, the exposure period Pex ⁇ (1) ... (M) ⁇ and the read period described above. Execute Pdet.
  • the gate line drive circuit 15 sequentially scans from the gate line GCL (1) to the gate line GCL (M).
  • the detection at each period t that is, the reset period Prst and the read period Pdet are scanned from the gate line GCL (1) to the gate line GCL (M), and the detection signal Vdet is obtained from the signal line SGL of each column.
  • the detection to be acquired is represented as the detection of one frame.
  • the light source (first light source 61 or second light source 62) is turned on continuously during the period t (1) and the period t (2).
  • the control circuit 122 can control whether the light source is turned on or off according to the detection target. For example, the control circuit 122 may switch lighting or non-lighting of the first light source 61 and the second light source 62 for each period, or may continuously turn on either one of them.
  • FIGS. 6 to 10 show an example in which the gate line drive circuit 15 individually selects the gate line GCL, but the present invention is not limited to this.
  • the gate line drive circuit 15 may simultaneously select two or more predetermined number of gate line GCLs and sequentially supply a gate drive signal Vgcl for each predetermined number of gate line GCLs.
  • the signal line selection circuit 16 may also connect two or more predetermined number of signal line SGLs to one detection circuit 48 at the same time.
  • the gate line drive circuit 15 may scan a plurality of gate line GCLs by thinning them out.
  • the selection signals ASW1, ..., ASW6 are signals. It is sequentially supplied to the line selection circuit 16. That is, even after the selection signal ASW1 becomes a low level voltage at time t11, the exposure period Pex-1 until the gate drive signal Vgcl (1) becomes a low level voltage at time t13 is continuously exposed. The electric charge corresponding to the exposure period Pex-1 is charged from the optical sensor PD to the signal line SGL (1) corresponding to the selection signal ASW1.
  • each signal line SGL is charged with electric charges at each of the exposure periods Pex-1, ..., Pex-6 corresponding to each selection signal ASW1, ..., ASW6.
  • the exposure period Pex-6 is the period from when the selection signal ASW6 becomes a low level voltage at time t12 until the gate drive signal Vgcl (1) becomes a low level voltage at time t13, and the exposure period for each column. Pex is different.
  • the exposure period Pex-1 (SGL (1)) of the previous row reading period VR (1) is sent to the detection signal Vdet in the second row ... Pex-6.
  • a signal in which the charges charged during the period of (SGL (6)) are totaled is supplied to the detection circuit 48.
  • the detection signal Vdet of each line read period VR may change according to the detection result of the previous line read period VR, and the detection accuracy may decrease.
  • FIG. 11 is an explanatory diagram for explaining an operation example of the detection device according to the first embodiment.
  • FIG. 12 is a timing waveform diagram showing an operation example of the detection device according to the first embodiment.
  • the read period Pdet of one frame is executed after the reset period Prst of one frame.
  • the read period Pdet of 1 frame (1F) and the reset period Prst of 1 frame (1F) are executed in parallel. ..
  • the gate drive signal Vgcl is supplied to the gate line GCL for each row, and a plurality of first switching elements Tr belonging to a predetermined row are connected.
  • the gate line drive circuit 15 supplies the gate line GCL (1) with a gate drive signal Vgcl (1) having a high level voltage (power supply voltage VDD). ..
  • the row read period VR (1) is started at time t21 when the gate drive signal Vgcl (1) becomes a high level voltage.
  • the control circuit 122 sequentially supplies the selection signals ASW1, ..., ASW6 to the signal line selection circuit 16 during the period when the gate drive signal Vgcl (1) has a high level voltage (power supply voltage VDD).
  • the third switching element TrS is sequentially connected according to the selection signals ASW1, ..., ASW6. That is, during the read-out period for each row (row read-out period VR (1)), a plurality of first switching elements Tr of a predetermined row are connected, and the signal line selection circuit 16 sets a plurality of signal line SGLs for each column. It is connected to the detection circuit 48 in a predetermined order. As a result, the detection signal Vdet is supplied to the detection circuit 48 for each partial detection region PAA.
  • the selection signals ASW1, ..., ASW6 are supplied in the order of periods T11, ..., T16 in a time-division manner.
  • the control circuit 122 sets the selection signal ASW6 to a low level voltage, and the reading of the last column ends. That is, in the present embodiment, the row read period VR (1) ends at the timing when the gate drive signal Vgcl (1) has a high level voltage and the selection signal ASW6 is displaced to a low level voltage.
  • a reset potential (reference signal COM) is supplied to a plurality of optical sensors PDs and a plurality of signal lines SGL to which the light sensors belong.
  • the control circuit 122 supplies the reset signal RST2 to the reset signal line Lrst at time t22.
  • the plurality of fourth switching elements TrR are turned on, and the reference signal COM is supplied to the optical sensor PD corresponding to the gate line GCL (1) and the plurality of signal lines SGL.
  • the timing at which the reset signal RST2 becomes the high level voltage and the timing at which the selection signal ASW6 becomes the low level voltage coincide with each other at time t22.
  • the present invention is not limited to this, and the reset signal RST2 may be set to a high level voltage after a predetermined period of time has elapsed after the selection signal ASW6 has reached a low level voltage.
  • the gate line drive circuit 15 sets the gate drive signal Vgcl (1) to a low level voltage.
  • the control circuit 122 sets the reset signal RST2 to a low level voltage.
  • the read period Pdet and the reset period Prst of the first line are completed.
  • the gate line drive circuit 15 supplies the gate drive signal Vgcl (2) with a high level voltage (power supply voltage VDD) to the gate line GCL (2) on the second line.
  • VDD power supply voltage
  • the read period Pdet and the reset period Prst of the second line are executed from time t26 to time t28. By repeatedly scanning this operation up to the last line (gate line GCL (256)), one frame can be detected.
  • the detection device 1 can suppress fluctuations in the detection signal Vdet due to the detection result in the previous line, and can improve the detection accuracy.
  • the reset potential is supplied to each row after the row read period VR. Therefore, as shown in FIG. 11, it is preferable to provide a reset period Prst as a start-up sequence when the detection device 1 is started up. In the start-up sequence, reading is not performed, and reset is performed by supplying a reset potential to the optical sensor PD and the signal line SGL of one frame (1F). As a result, it is possible to suppress the detection variation in the first read period Pdet after the start-up.
  • the start-up sequence is performed when the detection device 1 is turned on, or when the detection device 1 returns from the sleep mode in which the detection device 1 is not detected for a predetermined period of time.
  • FIG. 13 is a diagram showing an image schematically showing the detection result of the detection device of the comparative example.
  • FIG. 14 is a diagram showing an image schematically showing the detection result of the detection device of the embodiment. 13 and 14 are image data in which the same test pattern TP is detected, and both are test pattern TPs in which square black patterns are arranged in a staggered pattern.
  • the boundary (contrast) between the black pattern and the white pattern is blurred between adjacent lines
  • the adjacent line spacing is blurred.
  • the boundary (contrast) between the black pattern and the white pattern is clear.
  • FIG. 15 is an explanatory diagram for explaining the relationship between the driving of the sensor unit of the detection device of the second modification and the lighting operation of the light source.
  • FIG. 16 is an explanatory diagram schematically showing the relationship between the detection device of the second modification and the light source.
  • the control circuit 122 turns off the light source (first light source 61 or second light source 62) during the reset period Prst and the read period Pdet of one frame (1F), and sets the period T2 between frames. Turn on the light source. During the period T2, none of the gate line GCLs is selected (the gate drive signal Vgcl has a low level voltage). That is, the light source is turned off in the row read period VR in which the first switching element Tr of the predetermined row is connected, and the light source is turned on in the period T2 in which all the first switching elements Tr are not connected.
  • the light L1 (see FIG. 16) from the light source is not irradiated to the row read-out period VR in which the gate drive signal Vgcl becomes a high level voltage, so that the exposure periods Pex-1, ..., Pex-6 vary. It is possible to suppress the detection variation for each column due to this.
  • the drive is performed to further improve the detection accuracy.
  • external light L2 may be irradiated in addition to the light L1 from the light source.
  • the sensor is irradiated with light even when the light source is not lit, and the influence of the irradiation of the external light L2 differs for each row due to the difference in the read time for each row. Therefore, when the extraneous light L2 is irradiated to the row reading period VR, there is a possibility that detection variation occurs for each column.
  • FIG. 17 is a flowchart showing an operation example of the detection device according to the second embodiment.
  • FIG. 18 is a table showing the order of connection of signal lines for each detection of one frame.
  • the control circuit 122 executes the start-up sequence of the detection device 1 (see FIG. 11) (step ST1).
  • the control circuit 122 sets the drive parameters of the detection device 1 (step ST2).
  • the drive parameters are, for example, the sensor resolution, the number of selected signal line SGLs, the brightness of the light source, and the like.
  • the control circuit 122 starts detection (step ST3).
  • the control circuit 122 supplies the reset potential to the optical sensor PD and the signal line SGL for each line read period VR, as in the first embodiment described above.
  • the control circuit 122 scans the gate line GCL and the signal line SGL, and acquires sensor data (detection signal Vdet) for each block unit PAG (see FIG. 3) (step ST4).
  • control circuit 122 When the data for one frame (1F) has not been acquired (steps ST5, No), the control circuit 122 continues scanning the gate line GCL and scanning the signal line SGL. When the data for one frame (1F) is acquired (step ST5, Yes), the control circuit 122 executes the detection of the next frame.
  • FIG. 18 shows the order of the selection signal ASW in the period T11 to the period T16 for each frame for the detection from the 1st frame to the 6th frame.
  • the control circuit 122 has a different order of selection signals ASW for each frame. That is, the signal line selection circuit 16 changes the order of connection between the plurality of signal lines SGL and the detection circuit 48 in the read period Pdet for each frame detected based on the selection signal ASW from the control circuit 122. ..
  • the length of the exposure period Pex of each column is different for each frame.
  • the period (period T11 to period T16) in which the selection signal ASW1 is supplied differs between the 1st frame to the 6th frame. That is, in the example shown in FIG. 18, the exposure period Pex-1 (see FIG. 12) corresponding to the selection signal ASW1 is the shortest in one frame and the longest in two frames. Then, the exposure period Pex-1 (selection signal ASW1) is gradually shortened from the 3rd frame to the 6th frame.
  • the order of the selection signals ASW (period T11 to period T16) is shifted one by one from 1 frame to 6 frames.
  • the present invention is not limited to this, and the order of the selection signals ASW may be randomly changed in each frame.
  • step ST6 Yes When the data for N frames is acquired (step ST6, Yes), the control circuit 122 performs the frame averaging process (step ST7).
  • the frame averaging process is, for example, a signal process for averaging the data (detection signal Vdet) acquired for each column in each frame from 1 frame to 6 frames shown in FIG. For example, from 1 frame to 6 frames, averaging processing of 6 signals detected from the signal line SGL (1) is performed based on the selection signal ASW1. Similarly, the averaging process of the detected signals is performed for each column (for each signal line SGL). As a result, it is possible to suppress variations in the exposure period Pex for each column.
  • the control circuit 122 rearranges the averaged data in the order of columns (signal lines SGL) (step ST8).
  • the control circuit 122 displays an image (image) as two-dimensional information based on the information averaged in a plurality of frames (step ST9).
  • step ST10 When the detection is continued (step ST10, No), the control circuit 122 repeatedly executes steps ST4 to ST9. The control circuit 122 terminates when the detection is terminated (step ST10, Yes) and the shutdown sequence is executed (step ST11).
  • the order of connection between the plurality of signal lines SGL and the detection circuit 48 is different for each frame detection, and the detection signals Vdet of the plurality of frames are averaged in each column.
  • the variation in the exposure time of each column is averaged, so that the detection variation in each column can be suppressed.
  • each row is applied in addition to the driving in the first modification of the first embodiment as shown in FIG. 15, even if it is applied to the driving in the first embodiment shown in FIGS. 11 and 12, each row is applied. Variation can be suppressed.
  • FIG. 19 is a timing waveform diagram showing an operation example of the detection device according to the third embodiment.
  • the control circuit 122 uses the selection signals ASW1, ... The difference is that the ASW 6 is sequentially supplied to the signal line selection circuit 16.
  • the gate line drive circuit 15 supplies the gate line GCL (1) with a gate drive signal Vgcl (1) having a high level voltage (power supply voltage VDD). ..
  • the row read period VR (1) is started at the timing when the gate drive signal Vgcl (1) becomes a high level voltage.
  • the gate line drive circuit 15 sets the gate drive signal Vgcl (1) to a low level voltage. That is, in the read period of the predetermined line (row read period VR (1)), the plurality of first switching elements Tr of the predetermined line are connected at time t31, and after the predetermined period elapses, they are disconnected at time t32. It becomes.
  • the selection signal ASW is not supplied and the third switching element TrS is in the non-connected state. Therefore, a part of the electric charge accumulated in the capacitance element Ca according to the light applied to the optical sensor PD is also charged in the signal line capacitance Cc according to the ratio of the capacitance element Ca and the signal line capacitance Cc. NS.
  • the control circuit 122 sequentially supplies the selection signals ASW1, ..., ASW6 to the signal line selection circuit 16 during the period when the gate drive signal Vgcl (1) has a low level voltage.
  • the third switching element TrS is sequentially connected according to the selection signals ASW1, ..., ASW6. That is, during the read-out period for each line (line read-out period VR (1)), the signal line selection circuit 16 sets a plurality of signal line SGLs in a predetermined state while the plurality of first switching elements Tr of the predetermined line are not connected. Connect to the detection circuit 48 in order. As a result, the detection signal Vdet is supplied to the detection circuit 48 for each partial detection region PAA.
  • the detection circuit 48 and the capacitive element Ca are not connected. Therefore, in the periods T11, ..., T16, a signal corresponding to the charge charged in the signal line capacitance Cc during the period when the first switching element Tr is in the connected state is output as the detection signal Vdet.
  • the control circuit 122 is based on the ratio of the capacitance C1 and the capacitance C2 shown in the following equation (1). Correct the sensor output. As a result, it is possible to correct the signal to be equivalent to the detection signal Vdet read out by the first switching element Tr shown in the first embodiment in the connected state. As an example of the correction, the detection value read by the A / D conversion unit 43 of FIG. 4 is multiplied by the value of the following equation (1).
  • the selection signals ASW1, ..., ASW6 are supplied in the order of periods T11, ..., T16 in a time-division manner.
  • the control circuit 122 sets the selection signal ASW6 to a low level voltage, and the reading of the last column ends. That is, in the present embodiment, the row read period VR (1) starts at time t31 when the gate drive signal Vgcl (1) becomes a high level voltage, and the gate drive signal Vgcl (1) becomes a low level voltage. After that, the selection signals ASW1, ..., ASW6 are supplied. Then, the row read period VR (1) ends at the timing when the gate drive signal Vgcl (1) has a low level voltage and the selection signal ASW6 in the last column is displaced to the low level voltage.
  • the gate line drive circuit 15 supplies the gate line GCL (1) with a gate drive signal Vgcl (1) having a high level voltage (power supply voltage VDD). That is, after the completion of the read period VR (1) and before the start of the read period VR (2) of the next line (second line) of the predetermined line (first line), the predetermined line (one line).
  • the plurality of first switching elements Tr of the eye are in a connected state.
  • the control circuit 122 supplies the reset signal RST2 to the reset signal line Lrst.
  • the plurality of fourth switching elements TrR are turned on, and the reference signal COM is supplied to the optical sensor PD corresponding to the gate line GCL (1) and the plurality of signal lines SGL.
  • the gate line drive circuit 15 sets the gate drive signal Vgcl (1) to a low level voltage.
  • the control circuit 122 sets the reset signal RST2 to a low level voltage.
  • the gate line drive circuit 15 supplies the gate drive signal Vgcl (2) with a high level voltage (power supply voltage VDD) to the gate line GCL (2) on the second line.
  • VDD power supply voltage
  • the read period Pdet and the reset period Prst of the second line are executed from time t39 to time t43. By repeatedly scanning this operation up to the last line (gate line GCL (256)), one frame can be detected.
  • the selection signals ASW1, ..., ASW6 are sequentially supplied during the period when the first switching element Tr in the predetermined row is not connected (the period from time t32 to time t34). , Each column is read. As a result, it is possible to suppress fluctuations in the detection signal Vdet due to variations in the exposure period of each row. That is, in the third embodiment, it is possible to suppress the periodic difference in contrast in the row direction as shown in FIGS. 13 and 14.
  • Detection device 10 Sensor unit 11 Detection control unit 15 Gate line drive circuit 16 Signal line selection circuit 21 Sensor base material 40 Detection unit 48 Detection circuit 61 1st light source 62 2nd light source 122 Control circuit 123 Power supply circuit AA Detection area GA peripheral area GCL gate line PD optical sensor SGL signal line Tr 1st switching element Vgcl gate drive signal

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Abstract

検出装置は、マトリクス状に配列された複数の光センサと、複数の光センサに応じて設けられた複数のスイッチング素子、複数のゲート線及び複数の信号線と、複数の信号線を介して複数の光センサからの信号が供給される検出回路と、複数の信号線と検出回路との接続状態を切り換える信号線選択回路と、を有し、行ごとにゲート線に駆動信号が供給され、所定の行に属する複数のスイッチング素子が接続状態となり、所定の行の読み出し期間に、信号線選択回路は、複数の信号線を列ごとに所定の順番で検出回路に接続し、所定の行の読み出し期間の完了後、かつ、所定の行の、次の行の読み出し期間の開始前に、所定の行に属する複数の光センサ及び複数の信号線にリセット電位が供給される。

Description

検出装置、指紋検出装置及び静脈検出装置
　本発明は、検出装置、指紋検出装置及び静脈検出装置に関する。
　指紋パターンや血管パターンを検出可能な光センサが知られている（例えば、特許文献１）。
特開２００９－３２００５号公報
　複数の光センサを走査して、順次センサからの出力信号を読み出す検出方式では、走査の順番や、光センサのリセットのタイミングのばらつきによって、検出される出力信号のばらつきが発生する可能性がある。
　本発明は、検出精度を向上させることが可能な検出装置、指紋検出装置及び静脈検出装置を提供することを目的とする。
　本発明の一態様の検出装置は、マトリクス状に配列された複数の光センサと、複数の前記光センサに応じて設けられた複数のスイッチング素子、複数のゲート線及び複数の信号線と、複数の前記信号線を介して複数の前記光センサからの信号が供給される検出回路と、複数の前記信号線と前記検出回路との接続状態を切り換える信号線選択回路と、を有し、行ごとに前記ゲート線に駆動信号が供給され、所定の行に属する複数の前記スイッチング素子が接続状態となり、前記所定の行の読み出し期間に、前記信号線選択回路は、複数の前記信号線を列ごとに所定の順番で前記検出回路に接続し、前記所定の行の前記読み出し期間の完了後、かつ、前記所定の行の、次の行の前記読み出し期間の開始前に、前記所定の行に属する複数の前記光センサ及び複数の前記信号線にリセット電位が供給される。
　本発明の一態様の指紋検出装置は、上記の検出装置と、少なくとも１つ以上の光源と、を有する。
　本発明の一態様の静脈検出装置は、上記の検出装置と、少なくとも１つ以上の光源と、を有する。
図１は、第１実施形態に係る検出装置を示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置を示す回路図である。 図４は、複数の部分検出領域を示す回路図である。 図５Ａは、センサ部の概略断面構成を示す断面図である。 図５Ｂは、第１変形例に係る検出装置のセンサ部の概略断面構成を示す断面図である。 図６は、比較例の検出装置の動作例を表すタイミング波形図である。 図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。 図８は、図６における読み出し期間の動作例を表すタイミング波形図である。 図９は、図６における読み出し期間に含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。 図１０は、比較例の検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。 図１１は、第１実施形態に係る検出装置の動作例を説明するための説明図である。 図１２は、第１実施形態に係る検出装置の動作例を表すタイミング波形図である。 図１３は、比較例の検出装置の検出結果を模式的に示す画像を示す図である。 図１４は、実施例の検出装置の検出結果を模式的に示す画像を示す図である。 図１５は、第２変形例の検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。 図１６は、第２変形例の検出装置と、光源との関係を模式的に示す説明図である。 図１７は、第２実施形態に係る検出装置の動作例を示すフローチャートである。 図１８は、１フレームの検出ごとの信号線の接続の順番を示す表である。 図１９は、第３実施形態に係る検出装置の動作例を表すタイミング波形図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
　図１は、第１実施形態に係る検出装置を示す平面図である。図１に示すように、検出装置１は、センサ基材２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１２２と、電源回路１２３と、第１光源基材５１と、第２光源基材５２と、第１光源６１と、第２光源６２と、を有する。第１光源基材５１には、複数の第１光源６１が設けられる。第２光源基材５２には複数の第２光源６２が設けられる。
　センサ基材２１には、フレキシブルプリント基板７１を介して制御基板１２１が電気的に接続される。フレキシブルプリント基板７１には、検出回路４８が設けられている。制御基板１２１には、制御回路１２２及び電源回路１２３が設けられている。制御回路１２２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）である。制御回路１２２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。また、制御回路１２２は、第１光源６１及び第２光源６２に制御信号を供給して、第１光源６１及び第２光源６２の点灯又は非点灯を制御する。電源回路１２３は、センサ電源信号ＶＤＤＳＮＳ（図４参照）等の電圧信号をセンサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に供給する。また、電源回路１２３は、電源電圧を第１光源６１及び第２光源６２に供給する。
　センサ基材２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の光センサＰＤ（図４参照）が設けられた領域である。周辺領域ＧＡは、検出領域ＡＡの外周と、センサ基材２１の端部との間の領域であり、光センサＰＤが設けられない領域である。
　ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、ゲート線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
　なお、第１方向Ｄｘは、センサ基材２１と平行な面内の一方向である。第２方向Ｄｙは、センサ基材２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、センサ基材２１の法線方向である。
　複数の第１光源６１は、第１光源基材５１に設けられ、第２方向Ｄｙに沿って配列される。複数の第２光源６２は、第２光源基材５２に設けられ、第２方向Ｄｙに沿って配列される。第１光源基材５１及び第２光源基材５２は、それぞれ、制御基板１２１に設けられた端子部１２４、１２５を介して、制御回路１２２及び電源回路１２３と電気的に接続される。
　複数の第１光源６１及び複数の第２光源６２は、例えば、無機ＬＥＤ（Light　Emitting　Diode）や、有機ＥＬ（ＯＬＥＤ：Organic　Light　Emitting　Diode）等が用いられる。複数の第１光源６１及び複数の第２光源６２は、それぞれ異なる波長の第１光及び第２光を出射する。
　第１光源６１から出射された第１光は、主に指Ｆｇ等の被検出体の表面で反射されセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の表面の凹凸の形状を検出することで指紋を検出することができる。第２光源６２から出射された第２光は、主に指Ｆｇ等の内部で反射し又は指Ｆｇ等を透過してセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の内部の生体に関する情報を検出できる。生体に関する情報とは、例えば、指Ｆｇや掌の脈波、脈拍、血管像等である。すなわち、検出装置１は、指紋を検出する指紋検出装置や、静脈などの血管パターンを検出する静脈検出装置として構成されてもよい。
　第１光は、５００ｎｍ以上６００ｎｍ以下、例えば５５０ｎｍ程度の波長を有し、第２光は、７８０ｎｍ以上９５０ｎｍ以下、例えば８５０ｎｍ程度の波長を有していてもよい。この場合、第１光は、青色又は緑色の可視光であり、第２光は、赤外光である。センサ部１０は、第１光源６１から出射された第１光に基づいて、指紋を検出することができる。第２光源６２から出射された第２光は、指Ｆｇ等の被検出体の内部で反射し又は指Ｆｇ等を透過・吸収されてセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の内部の生体に関する情報として脈波や血管像（血管パターン）を検出できる。
　又は、第１光は、６００ｎｍ以上７００ｎｍ以下、例えば６６０ｎｍ程度の波長を有し、第２光は、７８０ｎｍ以上９００ｎｍ以下、例えば８５０ｎｍ程度の波長を有していてもよい。この場合、第１光源６１から出射された第１光及び第２光源６２から出射された第２光に基づいて、センサ部１０は、生体に関する情報として、脈波、脈拍や血管像に加えて、血中酸素飽和度を検出することができる。このように、検出装置１は、第１光源６１及び複数の第２光源６２を有しているので、第１光に基づいた検出と、第２光に基づいた検出とを行うことで、種々の生体に関する情報を検出することができる。
　なお、図１に示す第１光源６１及び第２光源６２の配置は、あくまで一例であり適宜変更することができる。検出装置１は、光源として複数種類の光源（第１光源６１と第２光源６２）が設けられている。ただし、これに限定されず、光源は１種類であってもよい。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の第１光源６１及び複数の第２光源６２が配置されていてもよい。また、第１光源６１及び第２光源６２が設けられる光源基材は１つ又は３つ以上であってもよい。あるいは、光源は、少なくとも１つ以上配置されていればよい。
　図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、有する。検出制御部１１の機能の一部又は全部は、制御回路１２２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１２２に含まれる。
　センサ部１０は、複数の光センサＰＤを有する。センサ部１０が有する光センサＰＤはフォトダイオードであり、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号Ｖｇｃｌにしたがって検出を行う。
　検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、検出制御部１１は、各種制御信号を第１光源６１及び第２光源６２に供給して、それぞれの点灯及び非点灯を制御する。
　ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の光センサＰＤを選択する。
　信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御部１１から供給される選択信号ＡＳＷに基づいて、選択された信号線ＳＧＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光センサＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。
　検出部４０は、検出回路４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、画像処理部４９と、出力処理部５０とを備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、検出回路４８と、信号処理部４４と、座標抽出部４５と、画像処理部４９と、が同期して動作するように制御する。
　検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Analog　Front　End）である。検出回路４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理部４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理部４４は、検出回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等である。
　また、信号処理部４４は、複数の光センサＰＤにより同時に検出された検出信号Ｖｄｅｔ（生体に関する情報）を取得し、これらを平均化する処理を実行してもよい。この場合、検出部４０は、ノイズや、指Ｆｇ等の被検出体とセンサ部１０との相対的な位置ずれに起因する測定誤差を抑制して、安定した検出が可能となる。
　記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random　Access　Memory）、レジスタ回路等であってもよい。
　座標抽出部４５は、信号処理部４４において指の接触又は近接が検出されたときに、指等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出部４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。画像処理部４９は、センサ部１０の各光センサＰＤから出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報及び指Ｆｇや掌の血管の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。また、座標抽出部４５及び画像処理部４９は、検出部４０に含まれていない場合であってもよい。
　出力処理部５０は、複数の光センサＰＤからの出力に基づいた処理を行う処理部として機能する。具体的には、実施形態の出力処理部５０は、少なくとも、信号処理部４４を経て取得された検出信号Ｖｄｅｔに基づいて、少なくとも脈波データを含むセンサ出力Ｖｏを出力する。実施形態では、後述する各光センサＰＤの検出信号Ｖｄｅｔの出力の変化（振幅）を示すデータを信号処理部４４が出力し、どの出力がセンサ出力Ｖｏに採用されるかを出力処理部５０が決定するが、この両方を信号処理部４４又は出力処理部５０が行うようにしてもよい。なお、出力処理部５０は、座標抽出部４５が求めた検出座標、画像処理部４９が生成した二次元情報等をセンサ出力Ｖｏに含めるようにしてもよい。また、出力処理部５０の機能は、他の構成（例えば、画像処理部４９等）に統合されてもよい。
　次に、検出装置１の回路構成例について説明する。図３は、検出装置を示す回路図である。図３に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。複数の部分検出領域ＰＡＡには、それぞれ光センサＰＤが設けられている。
　ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。また、図３では説明を分かりやすくするために、８本のゲート線ＧＣＬを示しているが、あくまで一例であり、ゲート線ＧＣＬは、Ｍ本（Ｍは８以上、例えばＭ＝２５６）配列されていてもよい。
　信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡの光センサＰＤに接続される。また、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。なお、以下の説明において、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）を区別して説明する必要がない場合には、単に信号線ＳＧＬと表す。
　また、説明を分かりやすくするために、１２本の信号線ＳＧＬを示しているが、あくまで一例であり、信号線ＳＧＬは、Ｎ本（Ｎは１２以上、例えばＮ＝２５２）配列されていてもよい。また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。また、１つのセンサの実質的な面積は例えば実質５０×５０ｕｍ２とされ、検出領域ＡＡの解像度は例えば実質５０８ｐｐｉとされ、検出領域ＡＡに配置されるセンサ数は例えば２５２セル×２５６セルとされ、検出領域ＡＡの面積は例えば１２．６×１２．８ｍｍ２とされる。
　ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、制御回路１２２（図１参照）から受け取る。ゲート線駆動回路１５は、各種制御信号に基づいて、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線ＧＣＬに接続された複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌが供給され、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。
　なお、ゲート線駆動回路１５は、指紋の検出及び異なる複数の生体に関する情報（脈波、脈拍、血管像、血中酸素濃度等）のそれぞれの検出モードごとに、異なる駆動を実行してもよい。例えば、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを束ねて駆動してもよい。
　信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれ検出回路４８に接続される。
　ここで、信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）を第１信号線ブロックとし、信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。
　制御回路１２２（図１参照）は、選択信号ＡＳＷを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックでそれぞれ１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、検出回路４８を含むＩＣ（Integrated　Circuit）の数、又はＩＣの端子数を少なくすることができる。なお、信号線選択回路１６は、複数の信号線ＳＧＬを束ねて検出回路４８に接続してもよい。
　図３に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。
　制御回路１２２は、リセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１２３は、基準信号ＣＯＭを基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａ（図４参照）に基準信号ＣＯＭが供給される。
　図４は、複数の部分検出領域を示す回路図である。なお、図４では、検出回路４８の回路構成も併せて示している。図４に示すように、部分検出領域ＰＡＡは、光センサＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。容量素子Ｃａは、光センサＰＤに形成される容量（センサ容量）であり、等価的に光センサＰＤと並列に接続される。さらに、信号線容量Ｃｃは、信号線ＳＧＬに形成される寄生容量であり、等価的に、信号線ＳＧＬと、光センサＰＤのアノード及び容量素子Ｃａの一端側との間に形成される。
　図４では、複数のゲート線ＧＣＬのうち、第２方向Ｄｙに並ぶ２つのゲート線ＧＣＬ（ｍ）、ＧＣＬ（ｍ＋１）を示す。また、複数の信号線ＳＧＬのうち、第１方向Ｄｘに並ぶ２つの信号線ＳＧＬ（ｎ）、ＳＧＬ（ｎ＋１）を示す。部分検出領域ＰＡＡは、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域である。
　第１スイッチング素子Ｔｒは、光センサＰＤに対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal　Oxide　Semiconductor）型のＴＦＴ（Thin　Film　Transistor）で構成されている。
　第１方向Ｄｘに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのゲートは、ゲート線ＧＣＬに接続される。第２方向Ｄｙに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、光センサＰＤのカソード及び容量素子Ｃａに接続される。
　光センサＰＤのアノードには、電源回路１２３からセンサ電源信号ＶＤＤＳＮＳが供給される。また、信号線ＳＧＬ及び容量素子Ｃａには、電源回路１２３から、信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準信号ＣＯＭが供給される。
　部分検出領域ＰＡＡに光が照射されると、光センサＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介して検出回路４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、又はブロック単位ＰＡＧごとに光センサＰＤに照射される光の光量に応じた信号を検出できる。
　検出回路４８は、読み出し期間Ｐｄｅｔ（図６参照）にスイッチＳＳＷがオンになり、信号線ＳＧＬと接続される。検出回路４８の検出信号増幅部４２は、信号線ＳＧＬから供給された電流の変動を電圧の変動に変換して増幅する。検出信号増幅部４２の非反転入力部（＋）には、固定された電位を有する基準電位（Ｖｒｅｆ）が入力され、反転入力端子（－）には、信号線ＳＧＬが接続される。実施形態では、基準電位（Ｖｒｅｆ）電圧として基準信号ＣＯＭと同じ信号が入力される。また、検出信号増幅部４２は、容量素子Ｃｂ及びリセットスイッチＲＳＷを有する。リセット期間Ｐｒｓｔ（図６参照）において、リセットスイッチＲＳＷがオンになり、容量素子Ｃｂの電荷がリセットされる。
　次に、光センサＰＤの構成について説明する。図５Ａは、センサ部の概略断面構成を示す断面図である。図５Ａに示すように、センサ部１０は、センサ基材２１と、ＴＦＴ層２２と、絶縁層２３と、光センサＰＤと、絶縁層２４ａ、２４ｂ、２４ｃ、２５を備える。センサ基材２１は、絶縁性の基材であり、例えば、ガラスや樹脂材料が用いられる。センサ基材２１は、平板状に限定されず、曲面を有していてもよい。この場合、センサ基材２１は、フィルム状の樹脂であってもよい。センサ基材２１は、第１面と、第１面の反対側の第２面とを有する。第１面に、ＴＦＴ層２２、絶縁層２３、光センサＰＤ、絶縁層２４、２５の順に積層される。
　ＴＦＴ層２２は、上述したゲート線駆動回路１５や信号線選択回路１６等の回路が設けられる。また、ＴＦＴ層２２には、第１スイッチング素子Ｔｒ等のＴＦＴ（Thin　Film　Transistor）や、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線が設けられる。センサ基材２１及びＴＦＴ層２２は、所定の検出領域ごとにセンサを駆動する駆動回路基板であり、バックプレーン又はアレイ基板とも呼ばれる。
　絶縁層２３は、有機絶縁層であり、ＴＦＴ層２２の上に設けられる。絶縁層２３は、ＴＦＴ層２２に形成される第１スイッチング素子Ｔｒや、各種導電層で形成される凹凸を平坦化する平坦化層である。
　光センサＰＤは、絶縁層２３の上に設けられる。光センサＰＤは、下部電極３５、半導体層３１及び上部電極３４を有し、この順で積層される。
　下部電極３５は、絶縁層２３の上に設けられ、コンタクトホールＨ１を介してＴＦＴ層２２の第１スイッチング素子Ｔｒと電気的に接続される。下部電極３５は、光センサＰＤのカソードであり、検出信号Ｖｄｅｔを読み出すための電極である。下部電極３５は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料が複数積層された積層膜であってもよい。下部電極３５は、ＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電材料であってもよい。
　半導体層３１は、アモルファスシリコン（ａ－Ｓｉ）である。半導体層３１は、ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃを含む。ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃは、光電変換素子の一具体例である。図５Ａでは、センサ基材２１の表面に垂直な方向において、ｎ型半導体層３２ｃ、ｉ型半導体層３２ａ及びｐ型半導体層３２ｂの順に積層されている。ただし、反対の構成、つまり、ｐ型半導体層３２ｂ、ｉ型半導体層３２ａ及びｎ型半導体層３２ｃの順に積層されていてもよい。また半導体層３１は、有機半導体からなる光電変換素子であってもよい。
　ｎ型半導体層３２ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３２ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３２ａは、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃよりも低い導電性を有する。
　上部電極３４は、光センサＰＤのアノードであり、電源信号ＶＤＤＳＮＳを光電変換層に供給するための電極である。上部電極３４は、例えばＩＴＯ等の透光性導電層であり、光センサＰＤごとに複数設けられる。
　絶縁層２３の上に絶縁層２４ａ及び絶縁層２４ｂが設けられている。絶縁層２４ａは、上部電極３４の周縁部を覆い、上部電極３４と重なる位置に開口が設けられている。接続配線３６は、上部電極３４のうち、絶縁層２４ａが設けられていない部分で上部電極３４と接続される。絶縁層２４ｂは、上部電極３４及び接続配線３６を覆って絶縁層２４ａの上に設けられる。絶縁層２４ｂの上に平坦化層である絶縁層２４ｃが設けられる。絶縁層２４ｃの上に絶縁層２５が設けられる。ただし、絶縁層２５は、なくてもよい。
　図５Ｂは、第１変形例に係る検出装置のセンサ部の概略断面構成を示す断面図である。図５Ｂに示すように、第１変形例の検出装置１Ａにおいて、光センサＰＤＡは、絶縁層２３ａの上に設けられる。絶縁層２３ａは、絶縁層２３を覆って設けられた無機絶縁層であり、例えば窒化シリコン（ＳｉＮ）で形成される。光センサＰＤＡは、光電変換層３１Ａと、下部電極３５（カソード電極）と、上部電極３４（アノード電極）と、を有する。センサ基材２１の第１面Ｓ１に垂直な方向において、下部電極３５、光電変換層３１Ａ、上部電極３４の順に積層される。
　光電変換層３１Ａは、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。光電変換層３１Ａの材料として、有機材料が用いられる。具体的には、光電変換層３１Ａとして、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl　C61-butyric　acid　methyl　ester）、ＣｕＰｃ（銅フタロシアニン：Copper　Phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。
　光電変換層３１Ａは、これらの低分子有機材料を用いて蒸着型（Dry　Process）で形成することができる。この場合、光電変換層３１Ａは、例えば、ＣｕＰｃとＦ１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ６０との積層膜であってもよい。光電変換層３１Ａは、塗布型（Wet　Process）で形成することもできる。この場合、光電変換層３１Ａは、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。光電変換層３１Ａは、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。
　下部電極３５と、上部電極３４とは、光電変換層３１Ａを挟んで対向する。上部電極３４は、例えば、ＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電性材料が用いられる。下部電極３５は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。
　下部電極３５の膜厚を制御することで、透光性を有する半透過型電極として下部電極３５を形成できる。例えば、下部電極３５は、膜厚１０ｎｍのＡｇ薄膜で形成することで、６０％程度の透光性を有する。この場合、光センサＰＤＡは、センサ基材２１の両面側から照射される光、例えば第１面Ｓ１側から照射される光Ｌ１及び第２面Ｓ２側から照射される光の両方を検出できる。
　図５Ｂでは図示を省略するが、上部電極３４を覆って絶縁層２４ａ、２４ｂ（保護膜）が設けられてもよい。保護膜は、パッシベーション膜であり、光センサＰＤＡを保護するために設けられている。
　図５Ｂに示すように、ＴＦＴ層２２には、光センサＰＤＡに電気的に接続される第１スイッチング素子Ｔｒが設けられる。第１スイッチング素子Ｔｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４、８５を有する。光センサＰＤＡの下部電極３５は、絶縁層２３、２３ａに設けられたコンタクトホールＨ１１を介して、第１スイッチング素子Ｔｒのドレイン電極８３と電気的に接続される。
　第１スイッチング素子Ｔｒは、半導体層８１の上側及び下側の両方にゲート電極８４、８５が設けられた、いわゆるデュアルゲート構造である。ただし、これに限定されず、第１スイッチング素子Ｔｒはトップゲート構造でもよく、ボトムゲート構造でもよい。
　なお、図５Ｂでは、周辺領域ＧＡに設けられた第２スイッチング素子ＴｒＡ及び端子部７２を、模式的に示している。第２スイッチング素子ＴｒＡは、例えば、ゲート線駆動回路１５（図１参照）に設けられたスイッチング素子である。第２スイッチング素子ＴｒＡは、半導体層８６、ソース電極８７、ドレイン電極８８及びゲート電極８９を有する。第２スイッチング素子ＴｒＡは、半導体層８６の上側にゲート電極８９が設けられた、いわゆるトップゲート構造である。半導体層８６の下側で、半導体層８６とセンサ基材２１との間には、遮光層９０が設けられる。ただし、これに限定されず、第２スイッチング素子ＴｒＡはボトムゲート構造でもよく、デュアルゲート構造でもよい。
　第１スイッチング素子Ｔｒの半導体層８１と、第２スイッチング素子ＴｒＡの半導体層８６とは、異なる層に設けられる。第１スイッチング素子Ｔｒの半導体層８１は、例えば酸化物半導体である。第２スイッチング素子ＴｒＡの半導体層８６は、例えばポリシリコンである。
　次に、本実施形態の検出装置１の動作例の理解を容易にするために、比較例の検出装置の動作例について説明する。図６は、比較例の検出装置の動作例を表すタイミング波形図である。図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。図８は、図６における読み出し期間の動作例を表すタイミング波形図である。図９は、図６における行読み出し期間ＶＲに含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。図１０は、比較例の検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。
　図６に示すように、比較例の検出装置は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１２３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、センサ電源信号ＶＤＤＳＮＳを光センサＰＤのアノードに供給する。センサ電源信号ＶＤＤＳＮＳは光センサＰＤのアノード－カソード間に逆バイアスを印加する信号である。例えば、光センサＰＤのカソードには実質０．７５Ｖの基準信号ＣＯＭがされているが、アノードに実質－１．２５Ｖのセンサ電源信号ＶＤＤＳＮＳを印加することにより、アノード－カソード間は実質２．０Ｖで逆バイアスされる。制御回路１２２は、リセット信号ＲＳＴ２を”Ｈ”とした後にゲート線駆動回路１５にスタート信号ＳＴＶおよびクロック信号ＣＫを供給し、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、制御回路１２２は、基準信号ＣＯＭをリセット回路１７に供給し、リセット信号ＲＳＴ２によってリセット電圧を供給するための第４スイッチング素子ＴｒＲをオンさせる。これにより各信号線ＳＧＬにはリセット電圧として基準信号ＣＯＭが供給される。基準信号ＣＯＭは、例えば０．７５Ｖとされる。
　リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ｛Ｖｇｃｌ（１）～Ｖｇｃｌ（Ｍ）｝をゲート線ＧＣＬに順次供給する。ゲート駆動信号Ｖｇｃｌは、高レベル電圧である電源電圧ＶＤＤと低レベル電圧である電源電圧ＶＳＳとを有するパルス状の波形を有する。図６では、Ｍ本（例えばＭ＝２５６）のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）が順次供給され、複数の第１スイッチング素子Ｔｒは各行毎に順次導通され、リセット電圧が供給される。リセット電圧として例えば、基準信号ＣＯＭの電圧０．７５Ｖが供給される。
　具体的には、図７に示すように、ゲート線駆動回路１５は、期間Ｖ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６のいずれか１つ（図７では選択信号ＡＳＷ１）を、信号線選択回路１６に供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが検出回路４８に接続される。この結果、第３スイッチング素子ＴｒＳと検出回路４８との間の接続配線にもリセット電圧（基準信号ＣＯＭ）が供給される。
　同様に、ゲート線駆動回路１５は、期間Ｖ（２）、…、Ｖ（Ｍ－１）、Ｖ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。
　これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＣＯＭが供給される。この結果、容量素子Ｃａの容量がリセットされる。尚、部分的にゲート線、および信号線ＳＧＬを選択することにより部分検出領域ＰＡＡのうち一部の容量素子Ｃａの容量をリセットすることも可能である。
　露光するタイミングの例として、ゲート線非選択時露光制御方法と常時露光制御方法がある。ゲート線非選択時露光制御方法においては、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、検出対象の全ての光センサＰＤにリセット電圧が供給される。その後、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬが低電圧（第１スイッチング素子Ｔｒがオフ）になると露光が開始され、露光期間Ｐｅｘの間に露光が行われる。露光が終了すると前述のように検出対象の光センサＰＤに接続されたゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、読み出し期間Ｐｄｅｔに読み出しが行われる。常時露光制御方法においては、リセット期間Ｐｒｓｔ、読み出し期間Ｐｄｅｔにおいても露光を行う制御（常時露光制御）をすることも可能である。この場合は、リセット期間Ｐｒｓｔにゲート駆動信号Ｖｇｃｌ（１）がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘ（１）が開始する。ここで、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝とは光センサＰＤから容量素子Ｃａへ充電される期間とされる。リセット期間Ｐｒｓｔに容量素子Ｃａにチャージされた電荷が光照射によって光センサＰＤに逆方向電流（カソードからアノードへ）が流れ、容量素子Ｃａの電位差は減少する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、開始のタイミング及び終了のタイミングが異なっている。露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号Ｖｇｃｌが高レベル電圧の電源電圧ＶＤＤから低レベル電圧の電源電圧ＶＳＳに変化したタイミングで開始される。また、露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号Ｖｇｃｌが電源電圧ＶＳＳから電源電圧ＶＤＤに変化したタイミングで終了する。各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）の露光時間の長さは等しい。
　ゲート線非選択時露光制御方法において、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及では、各部分検出領域ＰＡＡで、光センサＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。
　読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。尚、リセット信号はリセット期間Ｐｒｓｔのみ高レベル電圧としてもよい。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）を順次供給する。
　具体的には、図８に示すように、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時に検出回路４８に接続される。この結果、検出信号Ｖｄｅｔが部分検出領域ＰＡＡごとに検出回路４８に供給される。
　同様に、ゲート線駆動回路１５は、行読み出し期間ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。すなわち、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）、ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）ごとに、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。各ゲート駆動信号Ｖｇｃｌが高レベル電圧となる期間ごとに、信号線選択回路１６は選択信号ＡＳＷに基づいて、順次信号線ＳＧＬを選択する。信号線選択回路１６は、信号線ＳＧＬごとに順次、１つの検出回路４８に接続する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号Ｖｄｅｔを検出回路４８に出力することができる。
　以下、図９を参照して、図６における１つのゲート駆動信号Ｖｇｃｌ（ｊ）の供給期間である行読み出し期間ＶＲ中の動作例について説明する。図６では、最初のゲート駆動信号Ｖｇｃｌ（１）に行読み出し期間ＶＲの符号を付しているが、他のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ）についても同様である。ｊは、１からＭのいずれかの自然数である。
　図９および図４に示すように、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）は予め基準電位（Ｖｒｅｆ）電圧にリセットされている。基準電位（Ｖｒｅｆ）電圧はリセット電圧とされ、例えば０．７５Ｖとされる。次にゲート駆動信号Ｖｇｃｌ（ｊ）がハイレベルとなり当該行の第１スイッチング素子Ｔｒがオンし、各行の信号線ＳＧＬは当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧になる。ゲート駆動信号Ｖｇｃｌ（ｊ）の立ち上がりから期間ｔ１の経過後、選択信号ＡＳＷ（ｋ）がハイになる期間ｔ２が生じる。選択信号ＡＳＷ（ｋ）がハイになって第３スイッチング素子ＴｒＳがオンすると、当該第３スイッチング素子ＴｒＳを介して検出回路４８と接続されている部分検出領域ＰＡＡの容量（容量素子Ｃａ）に充電された電荷により、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）（図４参照）が当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧に変化する（期間ｔ３）。図９の例では期間ｔ３のようにこの電圧はリセット電圧から下がっている。その後、スイッチＳＳＷがオン（ＳＳＷ信号のハイレベルの期間ｔ４）すると当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷が検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動し、検出信号増幅部４２の出力電圧は容量素子Ｃｂに蓄積された電荷に応じた電圧となる。このとき検出信号増幅部４２の反転入力部はオペアンプのイマジナリショート電位となるため、基準電位（Ｖｒｅｆ）に戻っている。検出信号増幅部４２の出力電圧はＡ／Ｄ変換部４３で読み出す。図９の例では、各列の信号線ＳＧＬに対応する選択信号ＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）、…の波形がハイになって第３スイッチング素子ＴｒＳを順次オンさせ、同様の動作を順次行うことで当該ゲート線ＧＣＬに接続された部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷を順次読み出している。なお図９におけるＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）…は、例えば、図９におけるＡＳＷ１からＡＳＷ６のいずれかである。
　具体的には、スイッチＳＳＷがオンになる期間ｔ４が生じると、部分検出領域ＰＡＡの容量（容量素子Ｃａ）から検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動する。このとき検出信号増幅部４２の非反転入力（＋）は、基準電位（Ｖｒｅｆ）電圧（例えば、０．７５［Ｖ］）にバイアスされている。このため、検出信号増幅部４２の入力間のイマジナリショートにより第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）も基準電位（Ｖｒｅｆ）電圧になる。また、容量素子Ｃｂの電圧は、選択信号ＡＳＷ（ｋ）に応じて第３スイッチング素子ＴｒＳがオンした箇所の部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧となる。検出信号増幅部４２の出力は、イマジナリショートによって第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）が基準電位（Ｖｒｅｆ）電圧になった後に、容量素子Ｃｂの容量に応じた電圧になり、この出力電圧をＡ／Ｄ変換部４３で読み取る。なお、容量素子Ｃｂの電圧とは、例えば、容量素子Ｃｂを構成するコンデンサに設けられる２つの電極間の電圧である。
　なお、期間ｔ１は、例えば２０［μｓ］である。期間ｔ２は、例えば６０［μｓ］である。期間ｔ３は、例えば４４．７［μｓ］である。期間ｔ４は、例えば０．９８［μｓ］である。
　図１０に示すように、期間ｔ（１）、期間ｔ（２）のそれぞれにおいて、検出装置１は、上述したリセット期間Ｐｒｓｔ、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及び読み出し期間Ｐｄｅｔを実行する。リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔにおいて、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順次走査する。以下の説明において、各期間ｔでの検出、すなわち、リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔでゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで走査され、各列の信号線ＳＧＬから検出信号Ｖｄｅｔを取得する検出を、１フレームの検出と表す。
　期間ｔ（１）及び期間ｔ（２）に連続して、光源（第１光源６１又は第２光源６２）が点灯される。制御回路１２２は、検出対象に応じて光源の点灯、非点灯を制御することができる。たとえば、制御回路１２２は、期間ごとに第１光源６１及び第２光源６２の点灯、非点灯を切り換えてもよいし、いずれか一方を連続して点灯してもよい。
　なお、図６から図１０では、ゲート線駆動回路１５がゲート線ＧＣＬを個別に選択する例を示したが、これに限定されない。ゲート線駆動回路１５は、２以上の所定数のゲート線ＧＣＬを同時に選択し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給してもよい。また、信号線選択回路１６も、２以上の所定数の信号線ＳＧＬを同時に１つの検出回路４８に接続してもよい。また更には、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを間引いて走査してもよい。
　図８に示すように、比較例では、行読み出し期間ＶＲ（１）において、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６が、信号線選択回路１６に順次供給される。すなわち、時刻ｔ１１で選択信号ＡＳＷ１が低レベル電圧になった後も、時刻ｔ１３でゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧になるまでの露光期間Ｐｅｘ－１に、継続して露光される。露光期間Ｐｅｘ－１に応じた電荷が、光センサＰＤから、選択信号ＡＳＷ１に対応する信号線ＳＧＬ（１）にチャージされる。
　同様に、各選択信号ＡＳＷ１、…、ＡＳＷ６に応じた露光期間Ｐｅｘ－１、…、Ｐｅｘ－６のそれぞれで、各信号線ＳＧＬに電荷がチャージされる。例えば、露光期間Ｐｅｘ－６は時刻ｔ１２で選択信号ＡＳＷ６が低レベル電圧になった後、時刻ｔ１３でゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧になるまでの期間であり、列ごとに露光期間Ｐｅｘが異なる。
　そして、次の行読み出し期間ＶＲ（２）では、２行目の検出信号Ｖｄｅｔに、前の行読み出し期間ＶＲ（１）の露光期間Ｐｅｘ－１（ＳＧＬ（１））・・・・Ｐｅｘ－６（ＳＧＬ（６））の期間でチャージされた電荷分が合計された信号が、検出回路４８に供給される。このように、各行読み出し期間ＶＲの検出信号Ｖｄｅｔが、前の行読み出し期間ＶＲの検出結果に応じて変化し、検出精度が低下する可能性がある。
　図１１は、第１実施形態に係る検出装置の動作例を説明するための説明図である。図１２は、第１実施形態に係る検出装置の動作例を表すタイミング波形図である。比較例では、１フレームの検出において、１フレームのリセット期間Ｐｒｓｔの後に１フレームの読み出し期間Ｐｄｅｔが実行される。これに対し、第１実施形態に係る検出装置１では、図１１に示すように、１フレーム（１Ｆ）の読み出し期間Ｐｄｅｔと、１フレーム（１Ｆ）のリセット期間Ｐｒｓｔとが並行して実行される。
　本実施形態では、行ごとにゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌが供給され、所定の行に属する複数の第１スイッチング素子Ｔｒが接続状態となる。具体的には、図１２に示すように、時刻ｔ２１に、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。行読み出し期間ＶＲ（１）は、時刻ｔ２１において、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧になるタイミングで開始される。
　具体的には、制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する。選択信号ＡＳＷ１、…、ＡＳＷ６に応じて、第３スイッチング素子ＴｒＳが順次接続状態となる。すなわち、行ごとの読み出し期間（行読み出し期間ＶＲ（１））に、所定の行の複数の第１スイッチング素子Ｔｒが接続状態で、信号線選択回路１６は、複数の信号線ＳＧＬを列ごとに所定の順番で検出回路４８に接続する。この結果、検出信号Ｖｄｅｔが部分検出領域ＰＡＡごとに検出回路４８に供給される。
　図１２では、期間Ｔ１１、・・・、Ｔ１６の順に時分割で選択信号ＡＳＷ１、…、ＡＳＷ６が供給される。時刻ｔ２２に、制御回路１２２は、選択信号ＡＳＷ６を低レベル電圧とし、最後の列の読み出しが終了する。つまり、本実施形態では、行読み出し期間ＶＲ（１）は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧であって、選択信号ＡＳＷ６が低レベル電圧に変位したタイミングで終了する。
　所定の行の読み出し期間（行読み出し期間ＶＲ（１））の完了後、かつ、所定の行の、次の行の読み出し期間（行読み出し期間ＶＲ（２））の開始前に、所定の行に属する複数の光センサＰＤ及び複数の信号線ＳＧＬにリセット電位（基準信号ＣＯＭ）が供給される。具体的には、制御回路１２２は、時刻ｔ２２でリセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、ゲート線ＧＣＬ（１）に対応する光センサＰＤ及び複数の信号線ＳＧＬに基準信号ＣＯＭが供給される。
　なお、図１２では、リセット信号ＲＳＴ２が高レベル電圧になるタイミングと、選択信号ＡＳＷ６を低レベル電圧になるタイミングとが時刻ｔ２２で一致している。ただしこれに限定されず、選択信号ＡＳＷ６が低レベル電圧になったあと、所定の期間経過後に、リセット信号ＲＳＴ２を高レベル電圧としてもよい。
　その後、時刻ｔ２３で、ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ（１）を低レベル電圧とする。これにより、所定の行の複数の第１スイッチング素子Ｔｒが非接続状態となる。時刻ｔ２４で、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧とする。これにより、１行目の読み出し期間Ｐｄｅｔ及びリセット期間Ｐｒｓｔが終了する。
　その後、時刻ｔ２５に、ゲート線駆動回路１５は、２行目のゲート線ＧＣＬ（２）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（２）を供給する。以下、１行目と同様に、時刻ｔ２６から時刻ｔ２８で２行目の読み出し期間Ｐｄｅｔ及びリセット期間Ｐｒｓｔが実行される。この動作を、最終行（ゲート線ＧＣＬ（２５６））まで繰り返し走査することで、１フレームの検出を行うことができる。
　本実施形態では、行読み出し期間ＶＲごとにリセット期間Ｐｒｓｔが設けられているので、所定の列（例えばＳＧＬ（１））の読み出し後、信号線ＳＧＬに電荷がチャージされた場合であっても、次の行での行読み出し期間ＶＲの前にリセットされる。したがって、検出装置１は、前の行での検出結果による検出信号Ｖｄｅｔの変動を抑制することができ、検出精度を高めることができる。
　なお、本実施形態では、各行で行読み出し期間ＶＲの後、リセット電位が供給される。このため、図１１に示すように、検出装置１の立ち上げ時に、立ち上げシーケンスとしてリセット期間Ｐｒｓｔを設けることが好ましい。立ち上げシーケンスでは、読み出しを行わず、１フレーム（１Ｆ）の光センサＰＤ及び信号線ＳＧＬにリセット電位を供給することでリセットを行う。これにより、立ち上げ後、最初の読み出し期間Ｐｄｅｔでの検出ばらつきを抑制することができる。立ち上げシーケンスは、検出装置１の電源がオンになった起動時や、所定期間、検出装置１の検出が行われないスリープモードから復帰した場合等に行われる。
　図１３は、比較例の検出装置の検出結果を模式的に示す画像を示す図である。図１４は、実施例の検出装置の検出結果を模式的に示す画像を示す図である。図１３及び図１４では、同じテストパターンＴＰを検出した画像データであり、いずれも、四角形状の黒色パターンが千鳥状に配置されたテストパターンＴＰである。
　図１３に示す比較例の検出パターンＤＰでは、隣接する行間で、黒色パターンと白色パターンの境界（コントラスト）がぼやけているのに対し、図１４に示す実施例の検出パターンＤＰでは、隣接する行間で、黒色パターンと白色パターンの境界（コントラスト）が明確である。これにより、上述したように行読み出し期間ＶＲごとに、光センサＰＤ及び信号線ＳＧＬにリセット電位を供給することで、検出精度を向上できることが示された。
（第２変形例）
　上述した第１実施形態では、行間の検出信号の干渉は抑制できるものの、図１２に示すように、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧になるタイミング（例えば時刻ｔ２１）から、各列の読み出しのタイミングに時間差が生じる。信号線ＳＧＬ（１）に接続された光センサＰＤの露光期間Ｐｅｘ－１に比べて、信号線ＳＧＬ（６）に接続された光センサＰＤの露光期間Ｐｅｘ－６は長くなる。この結果、列方向での検出ばらつきが周期的に生じる可能性がある。
　図１５は、第２変形例の検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。図１６は、第２変形例の検出装置と、光源との関係を模式的に示す説明図である。
　図１５に示すように、制御回路１２２は、１フレーム（１Ｆ）のリセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔで、光源（第１光源６１又は第２光源６２）を非点灯にし、フレーム間の期間Ｔ２に光源を点灯させる。期間Ｔ２は、いずれのゲート線ＧＣＬも非選択の状態（ゲート駆動信号Ｖｇｃｌが低レベル電圧）である。つまり、所定の行の第１スイッチング素子Ｔｒが接続状態である行読み出し期間ＶＲで光源が非点灯となり、全ての第１スイッチング素子Ｔｒが非接続状態である期間Ｔ２で光源が点灯される。
　これにより、ゲート駆動信号Ｖｇｃｌが高レベル電圧となる行読み出し期間ＶＲに、光源からの光Ｌ１（図１６参照）が照射されないので、露光期間Ｐｅｘ－１、・・・、Ｐｅｘ－６のばらつきに起因する、列ごとの検出ばらつきを抑制できる。
（第２実施形態）
　第２実施形態では更に検出精度を向上させるための駆動を行う。例えば、検出装置１の使用状況によっては、図１６に示すように、光源からの光Ｌ１以外に外来光Ｌ２が照射される場合がある。この場合、光源が非点灯時においてもセンサには光が照射されていることになり、各々の列毎の読み出し時間の差により、外来光Ｌ２の照射による影響も各々の列毎に異なる。このため、外来光Ｌ２が行読み出し期間ＶＲに照射されると、列ごとの検出ばらつきが生じる可能性がある。
　図１７は、第２実施形態に係る検出装置の動作例を示すフローチャートである。図１８は、１フレームの検出ごとの信号線の接続の順番を示す表である。
　図１７に示すように、制御回路１２２は、検出装置１の立ち上げシーケンス（図１１参照）を実行する（ステップＳＴ１）。制御回路１２２は、検出装置１の駆動パラメータを設定する（ステップＳＴ２）。駆動パラメータは、例えば、センサ解像度や、信号線ＳＧＬの選択数、光源の輝度等である。
　制御回路１２２は、検出を開始する（ステップＳＴ３）。制御回路１２２は、上述した第１実施形態と同様に、行読み出し期間ＶＲごとにリセット電位を光センサＰＤ及び信号線ＳＧＬに供給する。
　制御回路１２２は、ゲート線ＧＣＬの走査及び信号線ＳＧＬの走査を行い、ブロック単位ＰＡＧ（図３参照）ごとにセンサデータ（検出信号Ｖｄｅｔ）を取得する（ステップＳＴ４）。
　１フレーム（１Ｆ）分のデータが取得されていない場合（ステップＳＴ５、Ｎｏ）、制御回路１２２は、ゲート線ＧＣＬの走査及び信号線ＳＧＬの走査を継続する。１フレーム（１Ｆ）分のデータが取得された場合（ステップＳＴ５、Ｙｅｓ）、制御回路１２２は、次のフレームの検出を実行する。
　図１８では、１フレームから６フレームまでの検出について、フレームごとに、期間Ｔ１１から期間Ｔ１６での選択信号ＡＳＷの順番を示している。図１８に示すように、制御回路１２２は、フレームごとに、選択信号ＡＳＷの順番を異ならせている。つまり、信号線選択回路１６は、制御回路１２２からの選択信号ＡＳＷに基づいて、１フレームの検出ごとに、読み出し期間Ｐｄｅｔでの複数の信号線ＳＧＬと検出回路４８との接続の順番を異ならせる。
　言い換えると、フレームごとに、各列の露光期間Ｐｅｘの長さが異なる。例えば、選択信号ＡＳＷ１に着目すると、１フレームから６フレームまでの間で、選択信号ＡＳＷ１が供給される期間（期間Ｔ１１から期間Ｔ１６）が異なる。つまり、図１８に示す例では、選択信号ＡＳＷ１に応じた露光期間Ｐｅｘ－１（図１２参照））は、１フレームで最も短く、２フレームで最も長い。そして、３フレームから６フレームまで露光期間Ｐｅｘ－１（選択信号ＡＳＷ１）は、順次短くなる。
　なお、図１８では、１フレームから６フレームまで、選択信号ＡＳＷの順番（期間Ｔ１１から期間Ｔ１６）を１つずつシフトさせている。ただしこれに限定されず、各フレームで選択信号ＡＳＷの順番をランダムに変更してもよい。
　次に、制御回路１２２は、Ｎフレーム分（例えばＮ＝６）のデータが取得されていない場合（ステップＳＴ６、Ｎｏ）、ステップＳＴ４及びステップＳＴ５を繰り返し実行する。制御回路１２２は、Ｎフレーム分のデータが取得された場合（ステップＳＴ６、Ｙｅｓ）、フレーム平均処理を行う（ステップＳＴ７）。
　フレーム平均処理は、例えば、図１８に示す１フレームから６フレームまで、各フレームで列ごとに取得されたデータ（検出信号Ｖｄｅｔ）を平均化する信号処理である。例えば、１フレームから６フレームまで、選択信号ＡＳＷ１に基づいて、信号線ＳＧＬ（１）から検出された６つの信号の平均化処理を行う。同様に、列ごと（信号線ＳＧＬごと）に検出された信号の平均化処理を行う。これにより、列ごとの露光期間Ｐｅｘのばらつきを抑制できる。
　制御回路１２２は、平均化したデータを列（信号線ＳＧＬ）の順番に並び替える（ステップＳＴ８）。制御回路１２２は、複数フレームで平均化された情報に基づいて、二次元情報としてのイメージ（画像）を表示する（ステップＳＴ９）。
　制御回路１２２は、検出を継続する場合（ステップＳＴ１０、Ｎｏ）、ステップＳＴ４からステップＳＴ９を繰り返し実行する。制御回路１２２は、検出を終了する場合（ステップＳＴ１０、Ｙｅｓ）、立ち下げシーケンスを実行し（ステップＳＴ１１）、終了する。
　本実施形態では、１フレームの検出ごとに複数の信号線ＳＧＬと検出回路４８との接続の順番が異なり、各列で、複数フレームの検出信号Ｖｄｅｔが平均化される。これにより、本実施形態では、各列の露光時間のばらつきが平均化されるので、列ごとの検出ばらつきを抑制できる。また、本実施形態では、図１５に示したような第１実施形態の第１変形例における駆動以外にも図１１および図１２に示した第１実施形態における駆動に適用しても列ごとのばらつきを抑制できる。
（第３実施形態）
　図１９は、第３実施形態に係る検出装置の動作例を表すタイミング波形図である。第３実施形態では、上述した第１実施形態及び第２実施形態に比べて、行読み出し期間ＶＲで、ゲート駆動信号Ｖｇｃｌが低レベル電圧の期間に、制御回路１２２は、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する点が異なる。
　具体的には、図１９に示すように、時刻ｔ３１に、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。行読み出し期間ＶＲ（１）は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧になるタイミングで開始される。
　所定期間経過後、選択信号ＡＳＷが供給される前の時刻ｔ３２で、ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ（１）を低レベル電圧にする。すなわち、所定の行の読み出し期間（行読み出し期間ＶＲ（１））で、所定の行の複数の第１スイッチング素子Ｔｒは、時刻ｔ３１で接続状態となり、所定期間経過後、時刻ｔ３２で非接続状態となる。
　第１スイッチング素子Ｔｒが接続状態となる期間（時刻ｔ３１から時刻ｔ３２）では、選択信号ＡＳＷが供給されず、第３スイッチング素子ＴｒＳは非接続状態である。このため、光センサＰＤに照射された光に応じて容量素子Ｃａに蓄積された電荷の一部は、容量素子Ｃａと信号線容量Ｃｃとの比率に応じて、信号線容量Ｃｃにもチャージされる。
　次に、制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する。選択信号ＡＳＷ１、…、ＡＳＷ６に応じて、第３スイッチング素子ＴｒＳが順次接続状態となる。すなわち、行ごとの読み出し期間（行読み出し期間ＶＲ（１））に、所定の行の複数の第１スイッチング素子Ｔｒが非接続状態で、信号線選択回路１６は、複数の信号線ＳＧＬを所定の順番で検出回路４８に接続する。この結果、検出信号Ｖｄｅｔが部分検出領域ＰＡＡごとに検出回路４８に供給される。
　本実施形態では、期間Ｔ１１、・・・、Ｔ１６で、第１スイッチング素子Ｔｒが非接続状態であるため、検出回路４８と容量素子Ｃａとは非接続である。このため、期間Ｔ１１、・・・、Ｔ１６では、第１スイッチング素子Ｔｒが接続状態となる期間に信号線容量Ｃｃにチャージされた電荷に応じた信号が検出信号Ｖｄｅｔとして出力される。
　容量素子Ｃａの容量値を容量Ｃ１とし、信号線容量Ｃｃの容量値を容量Ｃ２としたときに、制御回路１２２は、下記の式（１）に示す容量Ｃ１と容量Ｃ２との比率に基づいてセンサ出力を補正する。これにより、第１実施形態に示した第１スイッチング素子Ｔｒが接続状態で読み出した検出信号Ｖｄｅｔと同等の信号に補正することができる。補正の一例として、図４のＡ／Ｄ変換部４３で読み取った検出値に下記の式（１）の値を乗算する。
　（Ｃ１＋Ｃ２）／Ｃ２　・・・　（１）
　図１９では、期間Ｔ１１、・・・、Ｔ１６の順に時分割で選択信号ＡＳＷ１、…、ＡＳＷ６が供給される。時刻ｔ３３に、制御回路１２２は、選択信号ＡＳＷ６を低レベル電圧とし、最後の列の読み出しが終了する。つまり、本実施形態では、行読み出し期間ＶＲ（１）は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧となった時刻ｔ３１で開始し、ゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧となった後、選択信号ＡＳＷ１、・・・、ＡＳＷ６が供給される。そして、行読み出し期間ＶＲ（１）は、ゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧であって、最後の列の選択信号ＡＳＷ６が低レベル電圧に変位したタイミングで終了する。
　時刻ｔ３４に、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。すなわち、読み出し期間ＶＲ（１）の完了後、かつ、所定の行（１行目）の、次の行（２行目）の読み出し期間ＶＲ（２）の開始前に、所定の行（１行目）の複数の第１スイッチング素子Ｔｒは、接続状態となる。
　時刻ｔ３５に、制御回路１２２は、リセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、ゲート線ＧＣＬ（１）に対応する光センサＰＤ及び複数の信号線ＳＧＬに基準信号ＣＯＭが供給される。
　その後、時刻ｔ３６で、ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ（１）を低レベル電圧とする。時刻ｔ３７で、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧とする。これにより、１行目の読み出し期間Ｐｄｅｔ及びリセット期間Ｐｒｓｔが終了する。
　その後、時刻ｔ３８に、ゲート線駆動回路１５は、２行目のゲート線ＧＣＬ（２）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（２）を供給する。以下、１行目と同様に、時刻ｔ３９から時刻ｔ４３で２行目の読み出し期間Ｐｄｅｔ及びリセット期間Ｐｒｓｔが実行される。この動作を、最終行（ゲート線ＧＣＬ（２５６））まで繰り返し走査することで、１フレームの検出を行うことができる。
　以上のように、第３実施形態では、所定の行の第１スイッチング素子Ｔｒが非接続状態の期間（時刻ｔ３２から時刻ｔ３４までの期間）に、選択信号ＡＳＷ１、…、ＡＳＷ６が順次供給されて、各列の読み出しが実行される。これにより、各列の露光期間のばらつきによる検出信号Ｖｄｅｔの変動を抑制することができる。つまり、第３実施形態では、図１３及び図１４に示すような、行方向での周期的なコントラストの差を抑制することができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１　検出装置
　１０　センサ部
　１１　検出制御部
　１５　ゲート線駆動回路
　１６　信号線選択回路
　２１　センサ基材
　４０　検出部
　４８　検出回路
　６１　第１光源
　６２　第２光源
　１２２　制御回路
　１２３　電源回路
　ＡＡ　検出領域
　ＧＡ　周辺領域
　ＧＣＬ　ゲート線
　ＰＤ　光センサ
　ＳＧＬ　信号線
　Ｔｒ　第１スイッチング素子
　Ｖｇｃｌ　ゲート駆動信号

Claims (7)

  1. 　マトリクス状に配列された複数の光センサと、
    　複数の前記光センサに応じて設けられた複数のスイッチング素子、複数のゲート線及び複数の信号線と、
    　複数の前記信号線を介して複数の前記光センサからの信号が供給される検出回路と、
    　複数の前記信号線と前記検出回路との接続状態を切り換える信号線選択回路と、を有し、
    　行ごとに前記ゲート線に駆動信号が供給され、所定の行に属する複数の前記スイッチング素子が接続状態となり、
    　前記所定の行の読み出し期間に、前記信号線選択回路は、複数の前記信号線を列ごとに所定の順番で前記検出回路に接続し、
    　前記所定の行の前記読み出し期間の完了後、かつ、前記所定の行の、次の行の前記読み出し期間の開始前に、前記所定の行に属する複数の前記光センサ及び複数の前記信号線にリセット電位が供給される
    　検出装置。
  2. 　前記所定の行の前記読み出し期間で、前記所定の行の複数の前記スイッチング素子が前記接続状態で、前記信号線選択回路は、複数の前記信号線を列ごとに所定の順番で前記検出回路に接続し、
    　前記所定の行の読み出し期間の完了後、前記所定の行の複数の前記スイッチング素子は、非接続状態となる
    　請求項１に記載の検出装置。
  3. 　前記所定の行の前記読み出し期間で、前記所定の行の複数の前記スイッチング素子は、前記接続状態となり、所定期間経過後、非接続状態となり、
    　前記所定の行の複数の前記スイッチング素子が非接続状態で、前記信号線選択回路は、複数の前記信号線を列ごとに所定の順番で前記検出回路に接続し、
    　前記読み出し期間の完了後、かつ、前記所定の行の、次の行の前記読み出し期間の開始前に、前記所定の行の複数の前記スイッチング素子は前記接続状態となり、前記所定の行に属する複数の前記光センサ及び複数の前記信号線にリセット電位が供給される
    　請求項１に記載の検出装置。
  4. 　複数の前記光センサからの信号は、前記光センサに形成されるセンサ容量と、前記信号線に形成される信号線容量との比率に基づいて補正される
    　請求項３に記載の検出装置。
  5. 　前記信号線選択回路は、１フレームの検出ごとに、前記読み出し期間での複数の前記信号線と前記検出回路との接続の順番を異ならせる
    　請求項１から請求項４のいずれか１項に記載の検出装置。
  6. 　請求項１から請求項５のいずれか１項に記載の検出装置と、
    　少なくとも１つ以上の光源と、を有する
    　指紋検出装置。
  7. 　請求項１から請求項５のいずれか１項に記載の検出装置と、
    　少なくとも１つ以上の光源と、を有する
    　静脈検出装置。
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