JP5321924B2 - 積み重ねられた半導体素子用の再構成可能な接続部 - Google Patents
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Description
この特許出願は、2007年10月16日に出願された米国出願第11/873,118号に基づく優先権主張を伴い、これは参照されることにより本明細書に含めるものとする。
半導体素子はメモリを含み、コンピューターや他の電子製品、例えば、デジタルテレビ、デジタルカメラ、携帯電話で使用されることが多く、データや他の情報を記憶する。メモリ素子などの半導体素子は、通常多くの部品および関連する回路接続部を有し、部品間で情報を伝達する。メモリ素子によっては多数の半導体ダイ上に形成されていてもよい。
Claims (25)
- スタックで配置された、第1ダイと第2ダイとを含む複数のダイと、
前記ダイ間に通信をもたらすように構成され、少なくとも一部は前記ダイの少なくとも1つを通る接続部であって、
前記第1ダイに配置された第1の部分である第1(1)部分と、前記第1(1)部分と結合され、前記第2ダイに配置されている第1の部分である第2(1)部分と、を含む第1接続部と、
前記第1ダイに配置された第2の部分である第1(2)部分と、前記第1(2)部分と結合され、前記第2ダイに配置されている第2の部分である第2(2)部分と、を含む第2接続部と、
前記第1ダイに配置された第3の部分である第1(3)部分と、前記第1(3)部分と結合され、前記第2ダイに配置されている第3の部分である第2(3)部分と、を含む第3接続部と、
を含む接続部と、
前記第1ダイ内に少なくとも一部が含まれるように配置され、前記第1(1)部分へ第1情報を供給し、前記第1(2)部分へ第2情報を供給する走査ロジックと、
前記接続部中の欠陥を確認するように構成されたモジュールと、
を含み、
前記モジュールは、前記接続部中の前記欠陥を確認する際に、前記第2ダイに配置され、前記第1情報を前記第2(1)部分を介して受信する第1走査セルと、前記第2ダイに配置され、前記第2情報を前記第2(2)部分を介して受信する第2走査セルと、を更に含み、前記モジュールは、前記第1走査セルと前記第2走査セルとがそれぞれ受信した前記第1情報と前記第2情報を前記第2(3)部分に転送する、装置。 - 前記モジュールは、前記接続部の部分に前記欠陥があるなら、前記欠陥がある部分を伝わる情報を前記接続部の他の部分に再ルーティングするように構成されている、請求項1の装置。
- 前記第1走査セルと前記第2走査セルは、シフトレジスタの一部である、請求項1の装置。
- 前記モジュールは、前記接続部の部分に前記欠陥があるなら、前記接続部の部分に前記欠陥があることを示すように構成されたロジックを含む、請求項3の装置。
- 装置は、前記ダイの少なくとも1つを通って延在する少なくとも1つのビアを含み、
前記接続部の少なくとも一部は、導体材料を含み、
前記導体材料は、前記少なくとも1つのビアの少なくとも一部を満たす、請求項1の装置。 - 前記接続部の第1の選択部分が、前記接続部の第2の選択部分の複製物であり、前記第1の選択部分は、前記第2の選択部分に直接的に接続されている、請求項1の装置。
- 前記ダイは、前記接続部に結合されたメモリセルのアレイを含み、
前記メモリセルの前記アレイは、前記第1ダイおよび前記第2ダイの内の1つのみに位置する、請求項1の装置。 - 前記走査ロジックは、前記接続部の少なくとも一部を走査して前記接続部中の前記欠陥を確認するように構成され、
前記モジュールは、前記ダイの少なくとも1つ内に位置し、
前記走査ロジックの少なくとも一部は、前記モジュールおよび試験装置の内の少なくとも1つ内に位置する、請求項1の装置。 - スタックで配置され、少なくとも1つは回路を含む複数のダイであって、第1ダイと第2ダイとを含む複数のダイと、
前記ダイ間に通信をもたらし、少なくとも一部は前記ダイの少なくとも1つを通るように構成された接続部であって、
前記第1ダイに配置された第1の部分である第1(1)部分と、前記第1(1)部分と結合され、前記第2ダイに配置されている第1の部分である第2(1)部分と、を含む第1接続部と、
前記第1ダイに配置された第2の部分である第1(2)部分と、前記第1(2)部分と結合され、前記第2ダイに配置されている第2の部分である第2(2)部分と、を含む第2接続部と、
前記第1ダイに配置された第3の部分である第1(3)部分と、前記第1(3)部分と結合され、前記第2ダイに配置されている第3の部分である第2(3)部分と、を含む第3接続部と、
を含む接続部と、
前記第1ダイ内に少なくとも一部が含まれるように配置され、前記第1(1)部分へ第1情報を供給し、前記第1(2)部分へ第2情報を供給する走査ロジックと、
前記接続部中の欠陥を確認するように構成されたモジュールと、
を含み、
前記接続部の少なくとも一部は、前記欠陥がある部分であるとともに前記回路に結合されており、
前記欠陥がある部分は、前記回路が作動中であっても、前記接続部中に残存し、
前記モジュールは、前記接続部中の前記欠陥を確認する際に、前記第2ダイに配置され、前記第1情報を前記第2(1)部分を介して受信する第1走査セルと、前記第2ダイに配置され、前記第2情報を前記第2(2)部分を介して受信する第2走査セルと、を更に含み、前記モジュールは、前記第1走査セルと前記第2走査セルとがそれぞれ受信した前記第1情報と前記第2情報を前記第2(3)部分に転送する、装置。 - 前記接続部は、前記欠陥がある部分を置換するように構成された少なくとも1つの部分を含む、請求項9の装置。
- 前記モジュールは、前記欠陥がある部分を特定するとともに、前記欠陥がある部分を伝わる情報を、前記接続部の前記欠陥がない部分に再ルーティングするように構成される、請求項9の装置。
- 前記モジュールは、前記欠陥がある部分と協働する第1の回路部品と、前記欠陥がない部分と協働する第2の回路部品と、を含み、
前記第1の回路部品および前記第2の回路部品の各々は、欠陥がある部分および欠陥がない部分のうちの1つを表わす表示を設定するように構成されている、請求項11の装置。 - 前記第1の回路部品および前記第2の回路部品の内の少なくとも1つは、前記表示を設定するための値を記憶するように構成されたレジスタを含む、請求項12の装置。
- 前記第1の回路部品および前記第2の回路部品の内の少なくとも1つは、前記表示を設定するように構成された少なくとも1つのアンチヒューズを含む、請求項12の装置。
- 前記接続部は、
前記第1ダイを通って延在する第1のビアと、
前記第2ダイを通って延在する第2のビアと、
を含み、
前記接続部の少なくとも1つの部分は、前記第1のビアおよび前記第2のビアの内部に導体材料を含む、請求項9の装置。 - スタックで配置され、第1ダイと第2ダイとを含む複数のダイと、
前記ダイ間に通信をもたらすように構成された接続部であって、
前記第1ダイに配置された第1の部分である第1(1)部分と、前記第1(1)部分と結合され、前記第2ダイに配置されている第1の部分である第2(1)部分と、を含む第1接続部と、
前記第1ダイに配置された第2の部分である第1(2)部分と、前記第1(2)部分と結合され、前記第2ダイに配置されている第2の部分である第2(2)部分と、を含む第2接続部と、
前記第1ダイに配置された第3の部分である第1(3)部分と、前記第1(3)部分と結合され、前記第2ダイに配置されている第3の部分である第2(3)部分と、を含む第3接続部と、
を含む接続部と、
を含むメモリ素子と、
前記第1ダイ内に少なくとも一部が含まれるように配置され、前記第1(1)部分へ第1情報を供給し、前記第1(2)部分へ第2情報を供給する走査ロジックと、
前記接続部中の欠陥を確認するように構成されたモジュールと、
前記接続部に結合され、前記メモリ素子で情報を伝達するように構成されたプロセッサと、
を含み、
前記接続部の少なくとも一部は、前記複数のダイの少なくとも1つを通り、
前記複数のダイの少なくとも1つは回路を含み、
前記接続部の少なくとも一部は、前記欠陥がある部分であるとともに前記回路に結合されており、
前記欠陥がある部分は、前記回路が作動中であっても、前記接続部中に残存し、
前記モジュールは、前記接続部中の前記欠陥を確認する際に、前記第2ダイに配置され、前記第1情報を前記第2(1)部分を介して受信する第1走査セルと、前記第2ダイに配置され、前記第2情報を前記第2(2)部分を介して受信する第2走査セルと、を更に含み、前記モジュールは、前記第1走査セルと前記第2走査セルとがそれぞれ受信した前記第1情報と前記第2情報を前記第2(3)部分に転送する、システム。 - 前記モジュールは、前記接続部中の前記欠陥を確認するとともに、前記欠陥がある部分を伝わる情報を、前記接続部の他の部分に再ルーティングするように構成される、請求項16のシステム。
- スイッチを含み、前記スイッチがシステムをオンするごとにメモリ素子およびプロセッサに電力を加えるように構成されており、
前記モジュールは、前記スイッチがシステムをオンするごとに前記欠陥を確認するように構成されている、請求項17のシステム。 - スタックで配置された、第1ダイと第2ダイとを含むダイに結合された接続部であって、
前記第1ダイに配置された第1の部分である第1(1)部分と、前記第1(1)部分と結合され、前記第2ダイに配置されている第1の部分である第2(1)部分と、を含む第1接続部と、
前記第1ダイに配置された第2の部分である第1(2)部分と、前記第1(2)部分と結合され、前記第2ダイに配置されている第2の部分である第2(2)部分と、を含む第2接続部と、
前記第1ダイに配置された第3の部分である第1(3)部分と、前記第1(3)部分と結合され、前記第2ダイに配置されている第3の部分である第2(3)部分と、を含む第3接続部と、
を含み、少なくとも一部は前記ダイの少なくとも1つを通る前記接続部における欠陥を確認すること、
前記接続部の選択された部分に欠陥があるなら、前記選択された部分を前記接続部の複製部分と置換すること、
を含み、
前記欠陥を確認することは、
前記第1ダイ内に少なくとも一部が含まれるように配置された走査ロジックから、前記第1(1)部分へ第1情報を供給し、前記第1(2)部分へ第2情報を供給することと、
前記第1(1)部分からの前記第1情報を、前記第2(1)部分を介して、前記第2ダイに位置する第1の走査セルで受信することと、
前記第1(2)部分からの前記第2情報を、前記第2(2)部分を介して、前記第2ダイに位置する第2の走査セルで受信することと、
前記第1情報を、前記第1の走査セルから前記第2(3)部分へ転送することと、
前記第2情報を、前記第2の走査セルから前記第2(3)部分へ転送することと、
を含む、方法。 - 前記第1情報を転送することは、前記第1走査セルから前記第2(3)部分へビットを伝達すること、
前記ビットの値を前記第2(3)部分から得られたビットの値と比較すること、
を含む、請求項19の方法。 - 前記置換することは、選択された部分に欠陥があるなら、前記選択された部分を伝わる情報が複製部分に再ルーティングされることを示すことを含む、請求項19の方法。
- 前記ダイが集積回路パッケージによって被覆された後に、前記欠陥を確認することが行なわれる、請求項19の方法。
- スタックで配置された、第1ダイと第2ダイとを含むダイに結合された接続部であって、
前記第1ダイに配置された第1の部分である第1(1)部分と、前記第1(1)部分と結合され、前記第2ダイに配置されている第1の部分である第2(1)部分と、を含む第1接続部と、
前記第1ダイに配置された第2の部分である第1(2)部分と、前記第1(2)部分と結合され、前記第2ダイに配置されている第2の部分である第2(2)部分と、を含む第2接続部と、
前記第1ダイに配置された第3の部分である第1(3)部分と、前記第1(3)部分と結合され、前記第2ダイに配置されている第3の部分である第2(3)部分と、を含む第3接続部と、
を含み、少なくとも一部は前記ダイの少なくとも1つを通る前記接続部における欠陥を確認すること、
前記第1(1)部分へ情報を伝達すること、
前記第1(1)部分に欠陥がある際には、前記接続部の複製部分へ前記情報を再ルーティングすること、
を含み、
前記欠陥を確認することは、
前記第1ダイ内に少なくとも一部が含まれるように配置された走査ロジックから、前記第1(1)部分へ第1情報を供給し、前記第1(2)部分へ第2情報を供給することと、
前記第1(1)部分からの前記第1情報を、前記第2(1)部分を介して、前記第2ダイに位置する第1の走査セルで受信することと、
前記第1(2)部分からの前記第2情報を、前記第2(2)部分を介して、前記第2ダイに位置する第2の走査セルで受信することと、
前記第1情報を、前記第1の走査セルから前記第2(3)部分へ転送することと、
前記第2情報を、前記第2の走査セルから前記第2(3)部分へ転送することと、
を含む、方法。 - 前記欠陥を確認した結果に基づいて、前記第1(1)部分に欠陥があることを示すこと、
を含む、請求項23の方法。 - 前記第1情報を転送することは、前記第1の走査セルから前記第2(3)部分へビットを転送すること、を含む、請求項24の方法。
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US7352602B2 (en) * | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
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JP2009139273A (ja) * | 2007-12-07 | 2009-06-25 | Elpida Memory Inc | 積層型半導体装置および導通テスト方法 |
US8063491B2 (en) * | 2008-09-30 | 2011-11-22 | Micron Technology, Inc. | Stacked device conductive path connectivity |
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US8604593B2 (en) * | 2009-10-19 | 2013-12-10 | Mosaid Technologies Incorporated | Reconfiguring through silicon vias in stacked multi-die packages |
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KR101751045B1 (ko) * | 2010-05-25 | 2017-06-27 | 삼성전자 주식회사 | 3d 반도체 장치 |
KR101728068B1 (ko) * | 2010-06-01 | 2017-04-19 | 삼성전자 주식회사 | 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법 |
US8648615B2 (en) * | 2010-06-28 | 2014-02-11 | Xilinx, Inc. | Testing die-to-die bonding and rework |
US8595429B2 (en) * | 2010-08-24 | 2013-11-26 | Qualcomm Incorporated | Wide input/output memory with low density, low latency and high density, high latency blocks |
JP2012064891A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
KR101190682B1 (ko) * | 2010-09-30 | 2012-10-12 | 에스케이하이닉스 주식회사 | 3차원 적층 반도체 집적회로 |
KR20120045366A (ko) * | 2010-10-29 | 2012-05-09 | 에스케이하이닉스 주식회사 | 3차원 적층 반도체 집적회로 및 그 tsv 리패어 방법 |
US9164679B2 (en) | 2011-04-06 | 2015-10-20 | Patents1, Llc | System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class |
US9432298B1 (en) | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
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US9170744B1 (en) | 2011-04-06 | 2015-10-27 | P4tents1, LLC | Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system |
US9176671B1 (en) | 2011-04-06 | 2015-11-03 | P4tents1, LLC | Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system |
US9158546B1 (en) | 2011-04-06 | 2015-10-13 | P4tents1, LLC | Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory |
US9417754B2 (en) | 2011-08-05 | 2016-08-16 | P4tents1, LLC | User interface system, method, and computer program product |
JP2013083619A (ja) * | 2011-09-27 | 2013-05-09 | Elpida Memory Inc | 半導体チップ、半導体装置、及びその測定方法 |
KR20130042076A (ko) | 2011-10-18 | 2013-04-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
JP6083576B2 (ja) * | 2011-12-23 | 2017-02-22 | インテル・コーポレーション | メモリデバイス、方法、およびシステム |
KR20130095044A (ko) * | 2012-02-17 | 2013-08-27 | 에스케이하이닉스 주식회사 | 집적회로 시스템 |
CN104205232B (zh) | 2012-03-30 | 2017-05-31 | 英特尔公司 | 用于存储器设备的芯片上冗余修复 |
JPWO2013179594A1 (ja) * | 2012-05-29 | 2016-01-18 | 株式会社ソシオネクスト | 半導体記憶装置 |
US9478502B2 (en) * | 2012-07-26 | 2016-10-25 | Micron Technology, Inc. | Device identification assignment and total device number detection |
US10003675B2 (en) | 2013-12-02 | 2018-06-19 | Micron Technology, Inc. | Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data |
JP6467618B2 (ja) * | 2014-06-16 | 2019-02-13 | ロンギチュード ライセンシング リミテッド | 積層型半導体装置 |
US9727409B2 (en) | 2014-06-17 | 2017-08-08 | Samsung Electronics Co., Ltd. | Device and system including adaptive repair circuit |
USRE50078E1 (en) | 2014-06-17 | 2024-08-13 | Samsung Electronics Co., Ltd. | Device and system including adaptive repair circuit |
JP2015025809A (ja) * | 2014-08-19 | 2015-02-05 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその試験方法 |
JP2016058596A (ja) * | 2014-09-11 | 2016-04-21 | ソニー株式会社 | 電子デバイス、部品実装基板及び電子機器 |
KR102313949B1 (ko) * | 2014-11-11 | 2021-10-18 | 삼성전자주식회사 | 스택 반도체 장치 및 이를 포함하는 메모리 장치 |
US9741403B2 (en) * | 2014-11-12 | 2017-08-22 | Micron Technology, Inc. | Apparatuses and methods to perform post package trim |
US9905315B1 (en) * | 2017-01-24 | 2018-02-27 | Nxp B.V. | Error-resilient memory device with row and/or column folding with redundant resources and repair method thereof |
FR3082656B1 (fr) | 2018-06-18 | 2022-02-04 | Commissariat Energie Atomique | Circuit integre comprenant des macros et son procede de fabrication |
US11587641B2 (en) | 2021-03-01 | 2023-02-21 | Changxin Memory Technologies, Inc. | Fuse fault repair circuit |
TWI817355B (zh) * | 2021-12-02 | 2023-10-01 | 南亞科技股份有限公司 | 確定熔絲元件之狀態的半導體電路及半導體元件及狀態確定方法 |
US11946984B2 (en) | 2021-12-06 | 2024-04-02 | Nanya Technology Corporation | Semiconductor circuit and semiconductor device for determining a status of a fuse element |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59153183A (ja) * | 1983-02-22 | 1984-09-01 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路 |
JP2650742B2 (ja) * | 1988-12-26 | 1997-09-03 | 株式会社日立製作所 | メモリ・モジュール |
JPH0391074A (ja) | 1989-09-04 | 1991-04-16 | Zuumu:Kk | 演算装置 |
US5255227A (en) * | 1991-02-06 | 1993-10-19 | Hewlett-Packard Company | Switched row/column memory redundancy |
US5448511A (en) * | 1994-06-01 | 1995-09-05 | Storage Technology Corporation | Memory stack with an integrated interconnect and mounting structure |
JPH098420A (ja) * | 1995-06-15 | 1997-01-10 | Fujitsu Ltd | プリント板およびプリント板基板 |
US5724365A (en) * | 1996-05-24 | 1998-03-03 | Advanced Micro Devices, Inc. | Method of utilizing redundancy testing to substitute for main array programming and AC speed reads |
JP3167931B2 (ja) * | 1996-07-15 | 2001-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | Pcカード及び周辺機器 |
JP2736051B2 (ja) * | 1997-01-27 | 1998-04-02 | 株式会社日立製作所 | メモリ・モジュール |
US5815427A (en) * | 1997-04-02 | 1998-09-29 | Micron Technology, Inc. | Modular memory circuit and method for forming same |
US6052287A (en) * | 1997-12-09 | 2000-04-18 | Sandia Corporation | Silicon ball grid array chip carrier |
US6081463A (en) * | 1998-02-25 | 2000-06-27 | Micron Technology, Inc. | Semiconductor memory remapping |
US6367042B1 (en) * | 1998-12-11 | 2002-04-02 | Lsi Logic Corporation | Testing methodology for embedded memories using built-in self repair and identification circuitry |
US6651202B1 (en) * | 1999-01-26 | 2003-11-18 | Lsi Logic Corporation | Built-in self repair circuitry utilizing permanent record of defects |
JP2000251499A (ja) * | 1999-03-03 | 2000-09-14 | Asahi Kasei Microsystems Kk | 不揮発性メモリ及び不揮発性メモリの検査方法 |
JP3502033B2 (ja) * | 2000-10-20 | 2004-03-02 | 沖電気工業株式会社 | テスト回路 |
US6545497B2 (en) * | 2001-03-15 | 2003-04-08 | Micron Technology, Inc. | Method and apparatus of testing memory device power and ground pins in an array assembly platform |
JP2003185710A (ja) | 2001-10-03 | 2003-07-03 | Matsushita Electric Ind Co Ltd | マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法 |
US6590409B1 (en) * | 2001-12-13 | 2003-07-08 | Lsi Logic Corporation | Systems and methods for package defect detection |
JP2003309183A (ja) * | 2002-04-17 | 2003-10-31 | Toshiba Corp | 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法 |
US6682955B2 (en) * | 2002-05-08 | 2004-01-27 | Micron Technology, Inc. | Stacked die module and techniques for forming a stacked die module |
US7171596B2 (en) * | 2002-09-11 | 2007-01-30 | Infineon Technologies Ag | Circuit and method for testing embedded DRAM circuits through direct access mode |
JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
TW591372B (en) * | 2003-05-15 | 2004-06-11 | High Tech Comp Corp | Power control method of portable electronic device, portable electronic device and electronic system |
JP4063796B2 (ja) * | 2004-06-30 | 2008-03-19 | 日本電気株式会社 | 積層型半導体装置 |
US7557597B2 (en) * | 2005-06-03 | 2009-07-07 | International Business Machines Corporation | Stacked chip security |
JP4708176B2 (ja) | 2005-12-08 | 2011-06-22 | エルピーダメモリ株式会社 | 半導体装置 |
US7526698B2 (en) * | 2006-03-23 | 2009-04-28 | International Business Machines Corporation | Error detection and correction in semiconductor structures |
US7514773B2 (en) * | 2006-08-31 | 2009-04-07 | Intel Corporation | Systems and arrangements for interconnecting integrated circuit dies |
JP5003106B2 (ja) * | 2006-11-06 | 2012-08-15 | セイコーエプソン株式会社 | 記憶回路の検査方法 |
US7494846B2 (en) * | 2007-03-09 | 2009-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Design techniques for stacking identical memory dies |
US7816934B2 (en) | 2007-10-16 | 2010-10-19 | Micron Technology, Inc. | Reconfigurable connections for stacked semiconductor devices |
US8645777B2 (en) * | 2011-12-29 | 2014-02-04 | Intel Corporation | Boundary scan chain for stacked memory |
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