JP5165061B2 - 放電加工装置、放電加工方法および半導体基板の製造方法 - Google Patents
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Description
図1は、本発明に係る放電加工装置の実施の形態1の概略構成を示す平面図である。図1において、放電加工装置には、N(Nは2以上の整数)個の電極E1〜Enと、1個の交流電源Gと、N個のコンデンサC1〜Cnが設けられている。ここで、電極E1〜Enは、ワークWとの間で放電間隙をそれぞれ形成することができ、この放電間隙を介してワークWとの間で個別に放電を発生させることができる。
図2は、本発明に係る放電加工装置の実施の形態2の概略構成を示す平面図である。図2において、この放電加工装置には、図1の放電加工装置の構成に加え、N個のダイオードD1〜DnおよびN個の抵抗器R1〜Rnが設けられている。ここで、ダイオードD1〜Dnのアノードは、電極E1〜Enにそれぞれ個別に接続されるとともに、ダイオードD1〜Dnのカソードは、抵抗器R1〜Rnをそれぞれ介して交流電源GのワークW側の端子に共通に接続されている。
図3は、本発明に係る放電加工装置の実施の形態3の概略構成を示す平面図である。図3において、この放電加工装置には、図2の抵抗器R1〜Rnの代わりに、抵抗器R0、スイッチング素子SWおよび制御回路Pが設けられている。ここで、ダイオードD1〜Dnのアノードは、電極E1〜Enにそれぞれ個別に接続されるとともに、ダイオードD1〜Dnのカソードは、交流電源GのワークW側の端子に共通に接続されている。また、抵抗器R0は、交流電源Gに直列に接続され、スイッチング素子SWは、抵抗器R0に並列に接続されている。
図4は、本発明に係る放電加工装置の実施の形態4の概略構成を示す平面図である。図4において、この放電加工装置には、図3の抵抗器R0、スイッチング素子SWおよび制御回路Pの代わりに、電力回収回路Kが設けられている。ここで、ダイオードD1〜Dnのアノードは、電極E1〜Enにそれぞれ個別に接続されるとともに、ダイオードD1〜Dnのカソードは、交流電源GのワークW側の端子に共通に接続されている。また、電力回収回路Kは、交流電源Gに直列に接続されている。
図5は、本発明に係る放電加工装置の実施の形態5の概略構成を示す平面図である。図5において、この放電加工装置には、図2の抵抗器R1〜Rnの代わりに、抵抗器R0が設けられている。ここで、ダイオードD1〜Dnのアノードは、電極E1〜Enにそれぞれ個別に接続されるとともに、ダイオードD1〜Dnのカソードは、抵抗器R0を介して交流電源GのワークW側の端子に共通に接続されている。
図6は、本発明に係る放電加工装置の実施の形態6の概略構成を示す平面図である。図6において、この放電加工装置には、図1の交流電源Gの代わりにパルス電源PGが設けられている。
図7は、本発明に係る放電加工装置の実施の形態7の概略構成を示す平面図である。図7において、この放電加工装置には、図1の放電加工装置の構成に加え、N個の抵抗器N1〜Nnが設けられている。ここで、N個の抵抗器N1〜Nnは、N個のコンデンサC1〜Cnにそれぞれ直列に接続されている。
図8は、本発明に係る放電加工装置の実施の形態8の概略構成を示す平面図である。図8において、この放電加工装置には、図1の放電加工装置の構成に加え、N個のインダクタM1〜Mnが設けられている。ここで、N個のインダクタM1〜Mnは、N個のコンデンサC1〜Cnにそれぞれ直列に接続されている。
図9は、本発明に係る放電加工装置の実施の形態9の概略構成を示す平面図である。図9において、この放電加工装置には、図1の放電加工装置の構成に加え、1個のインダクタM0が設けられている。ここで、インダクタM0は、交流電源Gに直列に接続されている。この場合、交流電源Gは、インダクタM0とN個のコンデンサC1〜Cnとの共振周波数の近傍の周波数で駆動することが好ましい。
図10は、本発明に係る放電加工装置の実施の形態10の概略構成を示す平面図である。図10において、この放電加工装置では、電極E1〜Enは、一本のワイヤYの一部を用いて構成されている。ここで、一本のワイヤYの一部で電極E1〜Enを構成した場合、N個のコンデンサC1〜Cnを挿入することで各電極間E1〜Enの電圧変動の影響を有効に抑えることができるようにするために、電極E1〜En間のインピーダンスをできるだけ高くすることが好ましい。なお、電極E1〜En間のインピーダンスとしては、浮遊のものであっても構わない。
図11は、本発明に係る放電加工装置の実施の形態11の概略構成を示す平面図である。図11において、この放電加工装置には、図1の放電加工装置の構成に加え、N−1個の抵抗器RH1〜RHn−1が設けられている。ここで、N−1個の抵抗器RH1〜RHn−1は、電極E1〜En間にそれぞれ接続されている。
図12は、本発明に係る放電加工装置の実施の形態12の概略構成を示す平面図である。図12において、この放電加工装置には、図1の放電加工装置の構成に加え、N−1個のインダクタMH1〜MHn−1が設けられている。ここで、N−1個のインダクタMH1〜MHn−1は、電極E1〜En間にそれぞれ接続されている。
G 交流電源
PG パルス電源
E1〜En 電極
C1〜Cn コンデンサ
D1〜Dn ダイオード
R0、R1〜Rn、N1〜Nn、RH1〜RHn−1 抵抗器
SW スイッチング素子
K 電力回収回路
P 制御回路
M0、M1〜Mn、MH1〜MHn−1 インダクタ
Y ワイヤ
Claims (14)
- ワークとの間で個別に放電を発生させるN(Nは2以上の整数)個の電極と、
前記ワークと前記N個の電極との間に交流電圧または電圧パルスを共通に印加する交流電源またはパルス電源と、
一端が前記交流電源またはパルス電源に共通に接続されるとともに、他端が前記N個の電極にそれぞれ個別に接続されるコンデンサとを備えることを特徴とする放電加工装置。 - カソードが前記交流電源またはパルス電源のワーク側の端子に共通に接続されるとともに、アノードが前記N個の電極にそれぞれ個別に接続されるダイオードをさらに備えることを特徴とする請求項1に記載の放電加工装置。
- 前記ダイオードにそれぞれ直列に接続された抵抗器をさらに備えることを特徴とする請求項2に記載の放電加工装置。
- 前記交流電源またはパルス電源に直列に接続された抵抗器と、
前記抵抗器に並列に接続されたスイッチング素子と、
前記ワークに正電圧が印加される期間は前記スイッチング素子をオンさせ、前記ワークに負電圧が印加される期間は前記スイッチング素子をオフさせる制御回路とをさらに備えることを特徴とする請求項1または2に記載の放電加工装置。 - 前記交流電源またはパルス電源に直列に接続され、前記ワークに負電圧が印加される期間に電力を回収して再利用する電力回収回路とをさらに備えることを特徴とする請求項1または2に記載の放電加工装置。
- 前記コンデンサにそれぞれ直列に接続された抵抗器をさらに備えることを特徴とする請求項1に記載の放電加工装置。
- 前記コンデンサにそれぞれ直列に接続されたインダクタをさらに備えることを特徴とする請求項1に記載の放電加工装置。
- 前記交流電源もしくはパルス電源に直列に接続されたインダクタをさらに備えることを特徴とする請求項1に記載の放電加工装置。
- 前記電極は、互いに並列に配置されたワイヤ電極であることを特徴とする請求項1から8のいずれか1項に記載の放電加工装置。
- 前記ワイヤ電極は一本のワイヤの一部であることを特徴とする請求項9に記載の放電加工装置。
- 前記ワイヤは、前記電極間でループ状に引き回されていることを特徴とする請求項10に記載の放電加工装置。
- 前記ループの内側に磁性材料が挿入されていることを特徴とする請求項11に記載の放電加工装置。
- 並列配置されたN個の電極と対向する位置に工作物を設置し、前記電極と前記工作物との間に放電電極を形成する工程と、
前記N個の電極にそれぞれ個別に直列に接続されたコンデンサを介して交流電圧パルスまたは電圧パルスを印加し、N個の放電電極に放電を発生させることでN点で放電加工を行う工程とを備えることを特徴とする放電加工方法。 - 前記請求項13の放電加工方法によって複数の半導体基板を同時に切り出すことを特徴とする半導体基板の製造方法。
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