JP5092100B2 - 遊技機用信号処理システム、遊技機 - Google Patents

Description

本発明は、特にインタラクティブな遊技機、ゲーム機などにおいて画像展開、音声再生役物の動作、及び発光素子の点灯などを効率よく総合的に制御を行うことができる信号処理装置に関する。

パチンコ機などの遊技機の分野においては、画像効果、音声効果を高めながら楽しめるように多くのＬＳＩによってその制御部が構成されており、一般的には画像処理を行うＬＳＩと音声処理を行うＬＳＩとが別個用意されており、これらのＬＳＩに対して上位ＣＰＵから所定の命令を送ることで連携動作を行うようなシステム構成となっている。特に、画像情報は情報量も多く、画像圧縮技術を元にその展開（伸長）技術に工夫する画像処理システムが、例えば特許文献１及び２に記載されている。

他方、特許文献３では、画像と音声を連携して再生するために、画像用ＬＳＩと音声用ＬＳＩを別個に持ちながら、それらの連係動作により上位ＣＰＵの使用効率を高めるシステムが提案されている。また、引用文献４では、メインメモリ（ＤＲＡＭ）と不揮発性メモリとを設けると共に、それぞれのメモリの部分ごとの品質を診断し、診断結果に基づいて格納するデータの種類を設定する技術が記載されている。

特許第３９７０２９１号公報 特開２００９−２９４９９０号公報 特開２００７−１５６５１９号公報 特開２０１０−９２１２６号公報

しかしながら、近時の遊技機においては、その遊技効果を画像、音声にとどまらず、アタッカの開閉、キャラクタ物の動きを変化させるなどの、いわゆる役物モータ制御などでは、盤面上に既に存在する役物がその動き方を変化させるとか、突然現れるとかの制御がなされており、また盤面周囲に配置した多くのＬＥＤの点灯状態を変化させ、その点灯するＬＥＤの配色によって、遊技者になお一層の遊戯性への期待感を高めるようになされている。

そのようなシステムにおいても、上位ＣＰＵからの命令を画像、音声、モータ、ＬＥＤの制御は、個別のＬＳＩが用いられるのが通常で、上位ＣＰＵからの命令に依存して各ＬＳＩが個別制御されているので、それらの連携動作を行うためには上位ＣＰＵのプログラムへの負担が大きくなるという課題があった。一方、引用文献４においては、メモリの部分ごとの品質に基づいて格納するデータを設定するため、メモリ管理が煩雑になるという問題がある。また、インタラクティブな遊技機、ゲーム機においては、遊興性アップのため、例えば特定のイベント発生時に特定のデータを迅速に取得する必要性が生ずる場合があるが、引用文献４においては、メモリの品質がメモリの特性が格納されるデータの取得速度向上につながるとは限らず、データの迅速な取得が必ずしも図れないという問題がある。

本発明はこのような課題に鑑みてなされたものであり、画像展開、音声再生役物の動作などを効率よく総合的に制御を行うことができ、また、コスト高騰を抑えつつ、特定のデータを高速に取得し出力して良好なコストパフォーマンスを確保しつつ遊興性を向上させることができる信号処理システム、遊技機を提供することを課題としている。

かかる課題を達成するために、請求項１に記載の発明は、画像データの供給を受けて表示手段に表示される画像情報の出力を制御するグラフィックス用ロジックと、音声データの供給を受けて音声出力手段から出力される音声情報の出力を制御する音声用ロジックとを備えた信号処理装置と、該信号処理装置の前記グラフィックス用ロジック及び前記音声用ロジックに供給する画像データ及び音声データ等の各種データが格納された外部メモリとを備え、該外部メモリは、前記各種データが格納されるＮＡＮＤメモリと、前記各種データが格納される、前記ＮＡＮＤメモリよりもアクセス速度が速いＮＯＲメモリとを備え、前記ＮＡＮＤメモリには前記画像データを格納すると共に、前記ＮＯＲメモリには前記音声データを格納し、遊技機において音声再生される前記音声情報を前記ＮＯＲメモリから取得することで前記画像データに優先して速く取得して出力されるようにしたことを特徴とする。

請求項２に記載の発明は、請求項１に記載の構成に加え、前記ＮＡＮＤメモリに前記各種データを格納する場合であって、前記各種データのサイズが前記ＮＡＮＤメモリのセクタのサイズ以下である場合、前記各種データは、複数の前記セクタにまたがって格納されないように構成されることを特徴とする。

請求項３に記載の発明は、請求項１に記載の構成に加え、前記ＮＡＮＤメモリに前記各種データを格納する場合であって、前記各種データのサイズが前記ＮＡＮＤメモリのセクタのサイズ以上である場合、前記各種データは、使用する前記ＮＡＮＤメモリのセクタが最小限の数となるように格納されることを特徴とする。

請求項４に記載の発明は、請求項１乃至３の何れか一つに記載の構成に加え、前記ＮＡＮＤメモリ及び前記ＮＯＲメモリから前記信号処理装置へのデータの供給路の少なくとも一部を形成するデータバスと、前記信号処理装置から前記ＮＡＮＤメモリへのコマンドの供給路を形成する第二のコマンドバスとをそれぞれ備え、前記信号処理装置は、前記データバスを介して前記ＮＡＮＤメモリ及び前記ＮＯＲメモリからデータを取得しうるように構成されたことを特徴とする。

請求項５に記載の発明は、遊技機であって、請求項１乃至４の何れか一つに記載の遊技機用信号処理システムを備えたことを特徴とする。

請求項１に記載の発明によれば、画像データ、音声データ等の各種データを格納する外部メモリがＮＡＮＤメモリとＮＯＲメモリとを備えることにより、信号処理装置における特定のデータをＮＯＲメモリに格納して読み出しと取得を高速に行うことができる。一方、読み出し高速化の優先度の高くない各種データは、低コストのＮＡＮＤメモリに格納し、装置のコストパフォーマンスを向上させることができる。これにより、信号処理装置のコスト高騰を抑えつつ、特定のデータを高速に取得し出力することが可能になる。ゆえに、特にインタラクティブな遊技機、ゲーム機などにおいて画像展開、音声再生役物の動作などを効率よく総合的に制御を行うことができるようになり、また、任意のデータの迅速な取得を可能にし遊興性を向上させることができる。

請求項２に記載の発明によれば、一のセクタにアクセスすれば当該各種データを全て取得できる。つまり、一の各種データを取得する際、複数のセクタにアクセスする事態が生ずることがなく、一のセクタに対する一回の取得手順で所望のデータを全て取得できる。これにより、ＮＡＮＤメモリにデータを取得する場合であっても、支障なくデータを高速に取得し出力することが可能になる。

請求項３に記載の発明によれば、最小限の回数だけセクタにアクセスすれば当該各種データを取得できるので、ＮＡＮＤメモリに格納したデータを取得するときの遅延の発生を抑止できる。これにより、ＮＡＮＤメモリにデータを取得する場合であっても、支障なくデータを高速に取得し出力することが可能になる。

請求項４に記載の発明によれば、信号処理装置は、第一のデータバスを介してＮＡＮＤメモリ及びＮＯＲメモリからデータを取得しうることにより、ＮＡＮＤメモリとＮＯＲメモリとにそれぞれ格納したデータを一の出力端子から取得して出力できる。従って、ＮＡＮＤメモリとＮＯＲメモリとにそれぞれデータを格納する場合等において、信号処理装置のコスト高騰を抑止しつつ当該データを一層高速に取得することが可能になる。

請求項５に記載の発明によれば、インタラクティブな遊技機において画像展開と音声再生役物の動作とを効率よく総合的に制御を行うことができるようになる。

本発明の実施形態に係る信号処理システムを示す全体的なブロック図である。 本発明のグラフィックス用ロジックの内部構成を概略して示すとともに外部メモリとの関係を示すブロック図である。 本発明のグラフィックス用ロジックのデコーダ部分の詳細を説明するブロック図である。 本発明のデコード動作を示すフローチャートである。 （ａ）本発明に係るＮＡＮＤメモリのセクタ構造のイメージ図、（ｂ）従来のＮＡＮＤメモリにおいてデータの配置状態を示すイメージ図、（ｃ）本発明におけるＮＡＮＤメモリのセクタに対するデータの格納状態のイメージ図である。 従来のデコード動作を例示するフローチャートである。 従来のデコード動作を説明するタイミングチャートである。

図１乃至図５に本発明の一実施形態を、図６及び図７に従来例を示す。以下、これらの図に基づいて本発明の一実施形態を説明する。

図１は、この発明の実施形態に係る信号処理システムを示す全体的なブロック図である。この「遊技機用信号処理システム」としての信号処理システム１Ａは、遊技機の盤面に配置されている「表示手段」としてのＬＣＤ１、「音声出力手段」としてのスピーカ２、モータ３、ＬＥＤ４、及び、それらの出力デバイスに対して、視覚、聴覚に訴えて遊戯性を高めるための周辺装置の動作を制御する「信号処理装置」としての統合化ＬＳＩ５によって構成されている。統合化ＬＳＩ５は一つのＬＳＩチップとして構成され、本実施形態ではグラフィックス用ロジック６、音声用ロジック７、モータ制御ロジック８、ＬＥＤ制御ロジック９を含んでいる。

ＣＰＵ１０は、この統合化ＬＳＩ５の上位に位置するプロセッサであり、統合化ＬＳＩ５に対して実行させるべき命令群１１（コマンドリスト）を生成する。なお、本実施形態ではＣＰＵ１０は統合化ＬＳＩ５とは別に設けられているが、ＣＰＵ１０は統合化ＬＳＩ５中に内蔵されていてもよい。

特に、ＣＰＵ１０は、統合化ＬＳＩ５に実行させるべき一連の命令を時系列的に記述したディスプレイリスト１２を発行する。このディスプレイリスト１２は、略時系列状に記述された一連の命令によって画像処理の手順が規定されており、画像単位でいうと１フレームの画像描画に必要な素材の転送手順が規定されている。ここで、素材とは、外部メモリであるＣＧＲＯＭ（実際にはＮＯＲ、ＮＡＮＤのフラッシュメモリで構成されている）に格納された画像データの中で、予め定義される所定の大きさの単位をいう。さらに、本実施形態の信号処理装置は、モータ制御の転送手順及びＬＥＤの点灯制御の手順も含んでいることが特徴である。ディスプレイリスト１２で表示されるＧ00〜Ｇ05はグラフィックス用リスト、Ｓ00〜02は音声用リスト、Ｍ00〜02はモータ制御用リスト、Ｌ00〜02はＬＥＤ制御用リストを示している。これらリストの要素はディスプレイリスト１２の中に混在して格納されており、各出力装置を連携して制御できるような構成になっている。

モータ３及びＬＥＤ４は、遊技機の盤面上では多数配置されているが、それらの個々を動作させるための制御信号は、統合化ＬＳＩ５からは同じ構成からなる２つの制御ドライバ１３を用いることで、モータ制御とＬＥＤ制御で外部回路を共通化することができる。これはシリアル／パラレル変換する機能としては同じだからであり、モータ３を実際に作動させるためには、この信号変換器の後段にモータ駆動に必要なモータドライバ１４を配置すればいいからである。このように、制御ドライバ１３でモータ制御用信号のシリアル／パラレル変換にも利用できるので、個別なドライブ回路の設計が不要となる。また、モータ３は通常ステッピングモータを利用され、その回動状態はセンサ１５にて位置検出されて、パラレル／シリアルの逆変換器１６を経由してモータ制御ロジックにフィードバックされ異常回転が生じないように安定した位置制御がされている。

なお、図面上、ＣＰＵ１０用のクロック用ＯＳＣ１７と、統合化ＬＳＩ５用のクロックＯＳＣ１８は別個に記載しているが、勿論、前者からの分周により後者のクロックを作成することもできる。

ここで、通常、ＬＥＤ制御やモータ制御は制御対象の応答速度が遅いため低速に動作させることが多く、一方、グラフィックスは微細で高速なロジックが使われる。

本実施形態では、クロック周波数を高くしており、データの多重化が可能となっているので、多数のＬＥＤ４とモータ３を同時に制御できる。さらに、グラフィック制御とモータ・ＬＥＤ制御は別々の環境で作られるが、このとき、動画の再生と同期させることは難しいため、結合した段階で細かい調整を行う必要があったが、統合に伴い、動画のディスプレイリストにＬＥＤとモータの処理を入れることで、ディスプレイリストの生成段階で、動画(音声)とＬＥＤ・モータの同期がとれるものを作ることが可能になった。

図２は、グラフィックス用ロジック６の内部構成、音声用ロジック７の内部構成を概略して示すとともに外部メモリ１９との関係を示すブロック図である。グラフィックス用ロジック６は、画像出力と音声再生の連携に係る命令解読部２０及び音声デコード部２１のほかに、グラフィックス用ロジック６には画像デコード部２２、ＶＲＡＭ２３、表示回路２４を備えている。命令解読部２０は、ディスプレイリスト１２を解読する。命令解読部２０は、解読結果のうち、グラフィック用リストＧ00〜Ｇ05の解読結果を画像デコード部２２に送信し、音声用リストＳ00〜02の解読結果を音声デコード部２１に送信する。画像デコード部２２は、命令解読部２０におけるグラフィック用リストＧ00〜Ｇ05の解読結果に基づいて、各種処理を行う。この各種処理の結果はＶＲＡＭ２３に格納されたデータと共に表示回路２４でグラフィックス処理されたのちＬＣＤ１に供給され、ＬＣＤ１がグラフィックス表示する。音声デコード部２１は、命令解読部２０における音声用リストＳ00〜Ｓ02の解読結果に基づいて、各種処理を行う。この各種処理の結果に基づいて、スピーカ２は音声出力をする。

統合化ＬＳＩ５は、外部メモリ２５に接続されている。外部メモリ２５は複数のＮＯＲメモリ２６_１，・・・２６_ｎ（ｎ＞１），ＮＡＭＤメモリ２７_１，・・・２７_ｍ（ｍ＞１）、拡張ＲＡＭコントローラ２８を備え、拡張ＲＡＭコントローラ２８はキャッシュ２８ａを備えている。ＮＯＲメモリ２６_１，・・・２６_ｎは例えばＮＯＲ型フラッシュメモリ、ＮＡＮＤメモリ２７_１，・・・２７_ｍは例えばＮＡＮＤ型フラッシュメモリであって、それぞれ各種データが格納される。なお、この「各種データ」とは、画像データ、音声データ、ＬＥＤ点灯用データ、モータ駆動データ等である（本明細書において同じ）。本実施形態においては、各種データには、音声データ、及び画像データのうち少なくとも一方が含まれることが考えられる。なお説明の簡単のため、以下特に区別の必要がある場合を除きＮＯＲメモリ２６，ＮＡＮＤメモリ２７と記載する。

拡張ＲＡＭコントローラ２８はインターフェース回路であり、大量の情報量の一括アクセスが可能で、各種データ（特に画像データ）の格納に適する複数のＮＡＮＤメモリ２７をＳＲＡＭロジック系統（後述するデータバス、コマンドバス）で接続できるように構成されている。

それぞれのＮＯＲメモリ２６は、データバス４１に接続され、データバス４１は端子４１ａにて統合化ＬＳＩ５に接続されている。また、それぞれのＮＡＮＤメモリ２７は、拡張ＲＡＭコントローラ２８を介してデータバス４１に接続され、データバス４１は端子４１ａにて統合化ＬＳＩ５に接続されている。それぞれのＮＡＮＤメモリ２７は、拡張ＲＡＭコントローラ２８を介してコマンドバス４２に接続され、コマンドバス４２は端子４２ａにて統合化ＬＳＩ５に接続されている。なお、データバス４１、コマンドバス４２、統合化ＬＳＩ５の内部バス（図示せず）に接続され、内部バス（図示せず）はグラフィックス用ロジック６及び音声用ロジック７、モータ制御ロジック８、ＬＥＤ制御ロジック９に接続されている。データバス４１、及び内部バス（図示せず）は、ＮＯＲメモリ２６及びＮＡＮＤメモリ２７から統合化ＬＳＩ５へのデータの供給路を形成する。一方、コマンドバス４２、及び内部バス（図示せず）は、統合化ＬＳＩ５からＮＡＮＤメモリ２７へのコマンドの供給路を形成する。なお、ＮＡＮＤメモリ２７に格納されたデータは、コマンドバス４２を経由して統合化ＬＳＩ５から供給されたコマンドによってロードされて拡張ＲＡＭコントローラ２８のキャッシュ２８ａに格納され、キャッシュ２８ａからデータバス４１を介して統合化ＬＳＩ５に供給される。

本実施形態では、統合化ＬＳＩ５は、データバス４１を介してＮＯＲメモリ２６及び／又はＮＡＮＤメモリ２７からデータを取得しうる。これにより、統合化ＬＳＩ５は、ＮＡＮＤメモリ２６とＮＯＲメモリ２７とを外部メモリ２８に備えた構成において、一のデータバス４１のみでデータを取得できるため、コストパフォーマンスの向上を図ることができる。

ＮＡＮＤメモリ２７とＮＯＲメモリ２６に格納する情報としては、画像と音声をともに同じメモリ内に格納することも可能であるが、本実施形態では原則として画像情報はＮＡＮＤメモリ２７に格納し、音声情報はＮＯＲメモリ２６に格納している。ここで、統合化ＬＳＩ５が外部メモリ２５に格納されたデータを取得する場合、アクセス速度の相違により、ＮＡＮＤメモリ２７に格納された各種データよりもＮＯＲメモリ２６に格納されたデータの方が速く取得できる。これにより、ＮＯＲメモリ２６に格納された各種データを高速に取得して当該データに基づく画像表示、音声情報の出力等を優先することができる。これにより、例えば、特定の音声データを「大当たり」の音響前触れ機能として利用し、その後画像展開により遊戯性を高めたいという近時の要求等にこたえることができる。なお、機能ブロック間にはデータ整合性などのために所定のインターフェース回路を含む場合があるが、図面ではそれらは省略している。

ここで、各種データをＮＡＮＤメモリ２７に格納する場合について考える。

まず、各種データのサイズ（データ量）がＮＡＮＤメモリ２７のセクタのサイズ以下である場合を考える。例えば、画像データのデータ量は音声データのデータ量に比べてはるかに小さく形成される場合が多い。そのため、メモリが図５（ａ）に示すようにセクタ２８０_１，２８０_２，・・・構造のユニットである場合に、図５の（ｂ）示す通り、複数の音声データ４５_１，４５_２，４５_３・・・を順番に格納しようとすれば、一の音声データ（図５の（ｂ）では音声データ４５_２）が部分音声データ４５_２ａ，４５_２ｂに分割され、それらが複数のセクタ２８０_１，２８０_２にまたがって格納されるような事態が生じうる。この音声データを音声出力させる際には、音声用ロジック７は、図５（ｂ）に例示するように、セクタ２８０_１，２８０_２にそれぞれアクセスして音声データを取得しなければならない。そのため、ＮＡＮＤメモリ２７に対するランダムアクセスが頻繁に起こることになる。そのため、所望の音声出力タイミング（例えば特定の画像が表示されたタイミング）よりも遅れて音声が出力されるような、音声の再生制御が破綻することがあった。

しかし、本実施形態では図５（ｃ）に示すように、音声のデータを生成してＮＡＮＤメモリ２７に格納する場合に、一のセクタ２８０_１に音声データ４５_１，４５_２を格納し、他のセクタ２８０_２に音声データ４５_３を格納し、音声データ４５_１，４５_２の間、及び音声データ４５_２，４５_３の間は「空」の無データ状態２９０にしておく。更に、一の音声データ（例えば音声データ４５_３）が二つのセクタ２８０_１，２８０_２にまたがって格納されることのないように、各音声データ４５_１，４５_２，４５_３，・・・を各セクタ２８０_１，２８０_２，・・・に格納してゆく。このように各音声データ４５_１，４５_２，４５_３，・・・をセクタ２８１_１，２８１_２・・・に格納することで、上述の音声の再生制御が破綻する事態を防止できる。従って、ＮＡＮＤメモリ２７に音声データを取得する場合であっても、支障なく音声データを高速に取得し出力することが可能になる。

次に、各種データのサイズがＮＡＮＤメモリ２７のセクタのサイズよりも大きい場合を考える。この場合、各種データは、使用するＮＡＮＤメモリの２７セクタが最小限の数となるように格納される。具体的には、以下の式（１）において、ｎが最小となるように、各種データはセクタに格納される。
ｎＸ≧Ｙ＞（ｎ−１）Ｘ・・・（１）
ただし、Ｘ：セクタのサイズ、Ｙ：一の各種データのデータサイズ、ｎ：自然数（ｎ≧１）

なお、本実施形態のＮＡＮＤメモリ２７へデータを格納するための構成は、各音声データ４５_１，４５_２，４５_３，・・・をセクタ２８１_１，２８１_２・・・に格納する場合について説明したが、データの種類はこれに限定されない。即ち、画像データ、ＬＥＤ点灯用データ、モータ駆動データ等の各種データをセクタ２８１_１，２８１_２・・・に格納する場合も、本実施形態と同様の構成を適用できる。

なお、本実施形態の構成により、各種データの出力タイミングを精度良く調整できるので、画像と音声、画像と役物等、遊技機の構成物又は出力物同士の、動作又は出力タイミングを精度良く制御することができる。すなわち、例えば、画像情報たる或る素材の画像発生と同時にある曲を出力することや、画像出力に先立つ一定時間前に音声を発声させて、遊技機での役物の登場効果を狙うことや、または画像出力の後から所定時間遅れて一の素材から音楽を再生することなどが容易になる。

なお、上記実施形態は本発明の例示であり、本発明が上記実施形態のみに限定されることを意味するものではないことは、いうまでもない。

１ ＬＣＤ（表示手段）
２ スピーカ（音声出力手段）
３ モータ
４ ＬＥＤ
５ 統合化ＬＳＩ（信号処理装置）
６ グラフィックス用ロジック
７ 音声用ロジック
８ モータ制御ロジック
９ ＬＥＤ制御ロジック
１０ ＣＰＵ
１１ 命令群
１２ ディスプレイリスト
２２ 画像デコード部
２５ 外部メモリ
２６，２６_１，・・・２６_ｎ ＮＯＲメモリ
２７，２７_１，・・・２７_ｍ ＮＡＮＤメモリ
４１ データバス
４２ コマンドバス
４５_１，４５_２，４５_３ 音声データ
２８０_１，２８０_２，２８１_１，２８１_２ セクタ
２９０ 無データ状態

Claims (5)

1. 画像データの供給を受けて表示手段に表示される画像情報の出力を制御するグラフィックス用ロジックと、音声データの供給を受けて音声出力手段から出力される音声情報の出力を制御する音声用ロジックとを備えた信号処理装置と、
   該信号処理装置の前記グラフィックス用ロジック及び前記音声用ロジックに供給する画像データ及び音声データ等の各種データが格納された外部メモリとを備え、
   該外部メモリは、
   前記各種データが格納されるＮＡＮＤメモリと、
   前記各種データが格納される、前記ＮＡＮＤメモリよりもアクセス速度が速いＮＯＲメモリとを備え、
   前記ＮＡＮＤメモリには前記画像データを格納すると共に、
   前記ＮＯＲメモリには前記音声データを格納し、
   遊技機において音声再生される前記音声情報を前記ＮＯＲメモリから取得することで前記画像データに優先して速く取得して出力されるようにしたことを特徴とする遊技機用信号処理システム。
2. 前記ＮＡＮＤメモリに前記各種データを格納する場合であって、前記各種データのサイズが前記ＮＡＮＤメモリのセクタのサイズ以下である場合、
   前記各種データは、複数の前記セクタにまたがって格納されないように構成されることを特徴とする請求項１記載の遊技機用信号処理システム。
3. 前記ＮＡＮＤメモリに前記各種データを格納する場合であって、前記各種データのサイズが前記ＮＡＮＤメモリのセクタのサイズ以上である場合、
   前記各種データは、使用する前記ＮＡＮＤメモリのセクタが最小限の数となるように格納されることを特徴とする請求項１に記載の遊技機用信号処理システム。
4. 前記ＮＡＮＤメモリ及び前記ＮＯＲメモリから前記信号処理装置への前記各種データの供給路の少なくとも一部を形成するデータバスと、
   前記信号処理装置から前記ＮＡＮＤメモリへのコマンドの供給路を形成する第二のコマンドバスとをそれぞれ備え、
   前記信号処理装置は、前記データバスを介して前記ＮＡＮＤメモリ及び前記ＮＯＲメモリから前記各種データを取得しうるように構成されたことを特徴とする請求項１乃至３の何れか一つに記載の遊技機用信号処理システム。
5. 請求項１乃至４の何れか一つに記載の遊技機用信号処理システムを備えたことを特徴とする遊技機。

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