JP5294186B2 - 遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機 - Google Patents

Description

本発明は、遊技機の演出を行う遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機に関する。

従来、液晶表示装置やスピーカ、電飾ランプ等を用いて、遊技内容に同期した様々な演出を行う遊技機が知られている。例えば、遊技機の一形態であるパチンコ機では、遊技盤上に設けられた特定の入賞口に遊技球が入賞すると、液晶表示装置に記憶されている複数の図柄を変動させると共に、この図柄の変動に合わせて音や光を発生させることで、遊技者の興趣を惹き付けている。そして、所定時間後に停止する複数の図柄が「大当たり」の組み合わせとなれば、遊技者が多数の遊技球を取得可能な「大当たり状態」へ移行し、大入賞口の開閉部材が解放されて遊技球の入賞が可能な状態となる。また、スロットマシンにおいても、遊技者を楽しませるために画像や音等を用いるものが多数提案されている。

そして、これらの遊技機では、その背面側又は内部に、これらの様々な動作を制御するための制御装置が設けられている。ここで、遊技機が行う動作は遊技機の種類によって異なるため、制御装置は遊技機の種類に応じて個々に作成しなければならなかった。よって、遊技機の製造コストを削減することが困難であった。

そこで、複数種類の遊技機に対して共通に使用できる遊技制御基板と、遊技機の種類毎に固有の情報を記憶するメモリ基板とを別々に作成し、これらが相互に接続されることで制御装置全体が構成された遊技機が提案されている（例えば、特許文献１参照）。この遊技機によると、古い遊技機の部品を利用して新しい遊技機を製造する場合、共通に使用できる遊技制御基板はそのまま使用することができ、遊技機の種類毎に固有のメモリ基板のみを交換すればよい。具体的には、液晶表示装置の表示を制御する液晶表示制御装置に関して、液晶表示装置へ画像信号を出力するコントローラ等を備えた遊技制御基板と、当該演出制御基板に脱着可能に設けられ、遊技機の種類毎に異なる画像データを記憶したメモリ基板とを別々に作成する。このような構成とすることにより、新しい種類の遊技機を製造する場合には、メモリ基板を交換するだけでよく、液晶表示制御装置自体を新たに作成する必要がなくなる。従って、遊技機の製造コストを削減することができる。

また、最近では、制御装置によって行われる演出をいかに変化の富んだ面白みのある演出にするか、いかに美しい映像や音を出力するか等の努力がなされている。これに伴い、データバス幅がより大きい高性能のコントローラを遊技制御基板に搭載することが行われている。例えば、液晶表示装置を制御する遊技制御基板に搭載させるコントローラを３２ビットのデータバス幅のものから６４ビットのデータバス幅のものに変更すると共に、遊技機制御基板に接続するメモリ基板も併せてデータバス幅が６４ビットのものに変更することで、処理の高速化及び高性能化を実現している。
特開２００１−６２１２０号公報

しかしながらこのような従来の遊技機では、遊技機制御基板に搭載されるコントローラのデータバス幅変更に伴い、メモリ基板のデータバス幅も大きくしなければならなかった。従って、旧来のデータバス幅の小さいメモリの在庫が大量に存在する場合においては、これらのメモリを、データバス幅の大きいコントローラが搭載された遊技機制御基板に使用することが不可能となるため、無駄が大きいという問題点があった。

さらに、例えば、表示装置を制御するためのデータと、スピーカの出力を制御するためのデータが同一のメモリにおける異なる領域に記憶されており、表示制御用コントローラと音声制御用コントローラの双方がこのメモリを参照している場合において、表示制御用コントローラのデータバス幅のみを３２ビットから６４ビットに変更したい場合を想定する。この場合、メモリのデータバス幅を６４ビットに変更するのに併せて音声制御用コントローラも６４ビットデータバス幅に変更する必要が生じるため、無駄が大きいという問題点があった。

本発明は上記課題を解決するためになされたものであり、データバス幅の異なる遊技機制御基板とメモリ基板とを簡易な構成で接続することができるとともに、データバス幅の異なる複数のコントローラ等が共通のメモリからデータを読み出すことを可能とする、遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供することを目的とする。

上記目的を達成するために、請求項１に記載の遊技機用制御装置は、遊技機の遊技の制御を司る主制御基板と、前記主制御基板から送信される信号を受けて報知制御を行うコントローラユニットを少なくとも１つ備えた副制御基板と、前記報知制御にて使用される報知態様を制御するデータが記憶されたメモリを有し、前記副制御基板に脱着可能に取り付けられる、少なくとも１つのメモリ基板と、前記副制御基板と、複数の前記メモリ基板とを接続する中継基板とを有する遊技機用制御基板を備えた遊技機用制御装置であって、前記副制御基板は、前記中継基板を接続するコネクタを備え、且つ、複数の前記コネクタから延びるデータバスを並列に前記コントローラユニットへ接続し、前記メモリ基板は、第１の前記報知態様を制御するデータ及び第２の前記報知態様を制御するデータの少なくとも１つが記憶されたメモリを有し、前記中継基板は、前記コントローラユニットから延びるアドレスバスに含まれるチップセレクト信号によって、前記メモリ基板が備えるメモリのうちいずれか一つのアドレスバスのみを有効とするデコーダ回路を備え、前記デコーダ回路によって有効とされた前記アドレスバスに接続された前記メモリと前記副制御基板とを接続することを特徴とする。

また、請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の構成に加え、前記複数のコネクタと前記コントローラユニットとを接続する前記データバスのバス幅であるデータバス幅の合計が、前記コントローラユニットのデータバス幅と等しいことを特徴とする。

また、請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の構成に加え、前記副制御基板は、前記コントローラユニットを少なくとも１つ備える報知制御別副制御基板と、前記報知制御別副制御基板を接続するコネクタを備えることを特徴とする。

また、請求項４に記載の遊技機用制御装置は、請求項１乃至３のいずれかに記載の発明の構成に加え、前記第１の報知態様が音声であり、前記第２の報知態様が映像であることを特徴とする。

また、請求項５に記載の遊技機は、請求項１乃至４のいずれかに記載の遊技機用制御装置を備えている。

本発明の請求項１に記載の遊技機用制御装置によると、報知制御を行うコントローラユニットを少なくとも１つ有する副制御基板は、メモリ基板を接続するコネクタを複数備えており、このコネクタから延びるデータバスが並列にコントローラユニットへ接続されている。これにより、メモリ単体のデータバス幅とコントローラユニットのデータバス幅が異なる場合でも、データバスを変換する回路等を用いることなく当該メモリを使用することが可能となる。また、共通のメモリに複数の異なる報知態様を制御するデータが記憶されているとともに、メモリ基板をコントローラユニットから着脱可能とするためのコネクタを有しているため、複数の報知態様を連動させて制御するようなデータを共通のメモリに格納でき、且つ、メモリ交換により遊技機本体を変更することなく報知態様のみを変更することが可能となる。また、副制御基板とメモリ基板との間に中継基板を挿入した構成を有するため、コントローラユニットからアクセス可能なメモリ領域を増大させることが可能となる。

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の効果に加え、コントローラユニットのデータバス幅と、接続される複数のメモリのデータバス幅の合計とが等しいため、データバス幅の大きいコントローラユニットにデータバス幅の小さい複数の安価なメモリを使用することが可能となる。

また、本発明の請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の効果に加え、副制御基板がコントローラユニット単位に分割されており、コネクタにて相互接続が可能であるため、コントローラユニット単位で基板交換ができ、従来の副制御基板構成を最大限活用しつつ機能向上が可能となる。

また、本発明の請求項４に記載の遊技機用制御装置は、請求項１乃至３のいずれかに記載の発明の効果に加え、第一の報知態様が音声であり、第二の報知態様が映像であるため、共通の副制御基板にて複数の報知態様を制御することが可能となる。

また、本発明の請求項５に記載の遊技機は、請求項１乃至４のいずれかに記載の発明と同様の作用効果を奏することができる。

以下、図１〜２７を参照し、本発明の実施形態について説明する。なお、参照する図面は、本発明が採用しうる技術的特徴を説明するために用いられるものであり、記載されている装置の構成、各種装置の処理フロー等は、特に特定的な記載がない限り、それのみに限定する趣旨ではなく、単なる説明例である。
＜第一の実施形態＞

以下、本発明の第一の実施形態である、演出制御装置３５を備えたパチンコ機１について、図面を参照して説明する。

まず、図１及び図２を参照し、パチンコ機１の機械的構成について説明する。図１は、パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図であり、図２は、パチンコ機１の正面図である。尚、以下の説明において、図２の紙面手前側を「パチンコ機１の正面側」、紙面奥行き側を「パチンコ機１の背面側」とする。

はじめに、パチンコ機１の概略構成について説明する。図１に示すように、パチンコ機１は、遊技場の島設備（図示外）に配設され、パチンコ機１の本体を支持する正面視略長方形状の外枠１２を備えている。外枠１２は、パチンコ機１の本体を支持し、遊技場の島設備（図示外）に取り付けられる枠部材である。そして、この外枠１２の外枠左柱部１２ａ近傍に、中枠１３の左柱部近傍が軸支されるようになっている。

この中枠１３は、正面視略長方形状の金属製のアングル部材からなる。この中枠１３の左柱部が、上ヒンジ２２及び下ヒンジ２１を介して外枠１２の外枠左柱部１２ａ近傍に軸支されることにより、中枠１３が外枠１２に対して略水平方向に回動可能（開閉可能）となっている。そして、中枠１３の上半分には遊技盤２が配設されている。さらに、中枠１３の正面側における遊技盤２の下方には、発射機に遊技球を供給し、且つ賞品球を受け入れる上皿５が設けられており、上皿５の直下には、賞品球を受ける下皿６が設けられている。当該下皿６の右側には、発射機による遊技球の発射を調節する発射ハンドル７が設けられている。また、当該遊技盤２の正面側には、正面視略矩形状の表枠１４が設けられている。

また、パチンコ機１の中枠１３の背面側にはセンターカバー２７が設けられており、当該パチンコ機１を構成する各部を制御するための後述する主基板４１、サブ統合基板５８、電源基板４２、演出制御装置３５等の多数の制御機器（図３参照）を保護している。本発明では、この演出制御装置３５の構造に特徴を有するが、詳細は後述する。また、センターカバー２７の下方には下部カバー２８が設けられており、パチンコ機１を動作させるための様々な部品が保護されている。さらに、センターカバー２７の上方には、遊技機設置島から供給される遊技球を貯留する遊技球タンク２９が設けられている。

次に、表枠１４について説明する。図２に示すように、表枠１４は正面視略長方形状であり、遊技盤２の遊技領域４を前側から視認し得るように、略中央に開口部が開設されている。この開口部には透明版であるガラス窓２３（図１参照）が嵌め込まれており、当該ガラス窓２３を介して遊技領域４を視認可能となっている。そして、表枠１４の表枠左側端部１４ａ（図１参照）が中枠１３の左柱部の近傍に軸支されることにより、表枠１４が中枠１３に対して略水平方向に回動可能（開閉可能）となっている。また、表枠１４の左上部にはスピーカ３２が、右上部にはスピーカ３３がそれぞれ配設されており、２つのスピーカ３２，３３は配線によって副制御基板４３（図３参照）に接続されている。そして、スピーカ３２，３３からは副制御基板４３の制御によって様々な音が発生する。また、表枠１４の前面には演出用の電飾ランプが多数設けられている。

次に、遊技盤２について説明する。発射ハンドル７の操作により、発射手段である発射機（図示外）から発射された遊技球が遊技盤２及びガラス窓２３によって形成された空間を流下する。この遊技盤２は、中枠１３の裏面側に固定された遊技盤固定枠の遊技盤用開口部（図示外）の正面側に支持され、ガラス窓２３を略中央に保持した表枠１４によって保護されている。図１に示すように、遊技盤２の正面には、外レール３に囲まれ、発射手段によって発射された遊技球が流下する正面視略円形状の遊技領域４が設けられている。

そして、図２に示すように、この遊技領域４の略中央には、液晶表示装置３６や各種ランプ及びＬＥＤを備えた図柄表示装置８が設けられている。また、この図柄表示装置８の下側には特別図柄始動電動役物１５が設けられており、当該特別図柄始動電動役物１５の左右には普通図柄始動ゲート１９，２０がそれぞれ配設されている。そして、普通図柄始動ゲート１９の左方には普通入賞口１０が、普通図柄始動ゲート２０の右方には普通入賞口１１が設けられている。さらに、特別図柄始動電動役物１５の下方には大入賞口１６が設けられており、当該大入賞口１６の下方には、何れの入賞口にも入賞しなかった遊技球が回収されるアウト口３０が設けられている。

次に、図柄表示装置８について説明する。図２に示すように、図柄表示装置８の下部には４つのＬＥＤから構成される特別図柄記憶数表示ＬＥＤ６０が設けられており、その右隣には、２つの７セグメントＬＥＤから構成される特別図柄表示部２５が設けられている。また、図柄表示装置８の上部には４つのＬＥＤから構成される普通図柄記憶数表示ＬＥＤ５９が設けられており、その上方には普通図柄表示部２４が設けられている。そして、図柄表示装置８は、中央に液晶表示装置３６を備えている。この液晶表示装置３６には動画やメッセージ等様々な映像が表示されるが、特に大当たり判定の結果を報知するために、３つのデモ図柄を表示する。そして、このデモ図柄には、遊技者の目を惹くように特別図柄表示部２５に表示される特別図柄よりも大きい図柄が用いられている。

次に、図３を参照し、パチンコ機１の電気的構成について説明する。図３は、パチンコ機１の電気的構成を示すブロック図である。図３に示すように、制御部４０は、主に主基板４１、電源基板４２、サブ統合基板５８、払出制御基板４５、中間基板４７、及び演出制御装置３５から構成されている。そして、演出制御装置３５は、副制御基板４３とメモリ基板１２０とから構成されている。

なお、この制御部４０は、パチンコ機１の裏側（背面側）に設けられており、センターカバー２７（図１参照）によって保護されている。

次に、図３を参照し、主基板４１について説明する。パチンコ機１の主制御を司る主基板４１には、プログラムに従って各種の処理を行う主基板ＣＰＵユニット５０が設けられている。この主基板ＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１と、演算処理中に発生するデータの値等を一時的に記憶するＲＡＭ５２と、制御プログラム、各種データの初期値、及び他の基板への指示を行うコマンド等を記憶したＲＯＭ５３とが設けられており、これらは１つのＬＳＩとして一体にモールディングされている。また、ＣＰＵユニット５０には割込信号発生回路５７が接続されており、ＣＰＵ５１は、この割込信号発生回路５７から割込信号が入力される毎に、ＲＯＭ５３に記憶されている制御プログラムを実行する。

また、主基板４１にはＩ／Ｏインタフェイス５４が設けられており、サブ統合基板５８、払出制御基板４５、中間基板４７等のサブ基板、及び特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２が接続されている。また、主基板４１のＩ／Ｏインタフェイス５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。

次いで、払出制御基板４５及び中間基板４７について説明する。図３に示すように、払出制御基板４５には、ＣＰＵ４５ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭが内蔵されており、賞品球払出装置４９に接続されている。そして、主基板４１から送信されるコマンドに従って、賞品球払出装置４９の制御を行う。また、中間基板４７には、大入賞口１６の開閉部材を開放・閉鎖する大入賞口開放ソレノイド７０、特別図柄始動電動役物１５の開閉部材を開放・閉鎖する電動役物開放ソレノイド７１、普通図柄始動ゲート１９，２０を通過した遊技球を検出する普通図柄作動スイッチ７３，７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、普通入賞口１０，１１に入賞した遊技球を検出するための入賞口スイッチ７６，７７、４個のＬＥＤから構成された普通図柄記憶数表示ＬＥＤ５９及び特別図柄記憶数表示ＬＥＤ６０、１つのＬＥＤで構成された普通図柄表示部２４、２つの７セグメントＬＥＤから構成された特別図柄表示部２５が接続されている。そして、中間基板４７は、スイッチやソレノイドの配線の中継と、主基板４１から直接制御を受ける表示部等への中継とを行っている。

次いで、サブ統合基板５８について説明する。図３に示すように、サブ統合基板５８にはＣＰＵ５８１、ＲＡＭ５８２、及びＲＯＭ５８３が設けられており、演出制御装置３５に接続されている。このうちＣＰＵ５８１は、主基板４１から送信されるコマンドを受信し、主基板４１からの要求に応じて演出制御装置３５を制御し、液晶表示装置３６、電飾ランプ６３、スピーカ３２、３３の制御を行っている。また、ＲＡＭ５８２は、ＣＰＵ５８１が処理を行う際に必要な記憶領域であり、ＲＯＭ５８３は、ＣＰＵ５８１の動作プログラムが格納されている記憶領域である。

次いで演出制御装置３５について説明する。図３に示すように、演出制御装置３５は、副制御基板４３とメモリ基板１２０とから構成される。ここで副制御基板４３には、報知態様を制御するコントローラユニット４８が備えられており、このコントローラユニット４８により、液晶表示装置３６、スピーカ３２、３３、電飾ランプ６３の制御が行われる。なおこのコントローラユニットには、演出制御用ＣＰＵ（図示外）、演出制御専用ＬＳＩ（図示外）が含まれている。

次に、図４を参照し、本発明の要部である演出制御装置３５の電気的構成について説明する。図４は、第一の実施形態の演出制御装置３５の詳細を示すブロック図である。図４に示すように、演出制御装置３５は、副制御基板４３とメモリ基板２０５とからなる。尚、図４においてはアドレスバス（チップセレクト信号を含む。以下同じ。）及びデータバスを１本の線で表現しているが、実際はバス幅数の信号線からなる。そして、説明の簡略化のため、以降の図においても同様に複数の信号線を１本の線で表現するものとする。

まず、副制御基板４３について説明する。副制御基板４３は、音声及び表示の制御機能を有するＣＰＵ２０４（以下、「音声・表示兼用制御ＣＰＵ」という。）、ＲＡＭ２０１、ＲＯＭ２０２、発振器２０３、コネクタ２１０からなる。ここで、音声・表示兼用制御ＣＰＵ２０４は３２ｂｉｔのデータバス幅を有する半導体素子であり、スピーカ３２、３３及び液晶表示装置３６が接続されている。そしてサブ統合基板５８からの要求に応じ、スピーカ３２、３３からの音声出力及び液晶表示装置３６による映像表示を制御する。また、音声・表示兼用制御ＣＰＵ２０４のアドレスバス２２２、データバス上位１６ｂｉｔ２２３、データバス下位１６ｂｉｔ２２４はそれぞれコネクタ２１０に接続されている。

また、ＲＡＭ２０１は音声・表示兼用制御ＣＰＵ２０４がプログラムを実行する際に必要な一時記憶素子であり、ＲＯＭ２０２は音声・表示兼用制御ＣＰＵ２０４の動作プログラムが格納されている不揮発性記憶素子であり、発振器２０３は音声・表示兼用制御ＣＰＵ２０４に定周期クロックを供給するための発振素子であり、コネクタ２１０はメモリ基板２０５との接続が可能な形態を有する着脱可能な治具である。

次に、メモリ基板２０５について説明する。メモリ基板２０５は、ＲＯＭ１１と、ＲＯＭ１２と、コネクタ２１１からなる。ここで、ＲＯＭ１１及びＲＯＭ１２は１６ｂｉｔのデータバス幅を有している不揮発性記憶素子であり、音声出力に必要な音源データ（以降、「音源データ」という。）、及び映像表示に必要なデータ（以降、「表示映像データ」という。）が記憶されている。これらは、音声・表示兼用制御ＣＰＵ２０４の音声出力制御及び液晶表示機制御の際に逐次読み出される。また、双方のＲＯＭ１１、ＲＯＭ１２のアドレスバスはメモリ基板上２２１において電気的に結線されコネクタ２１１に接続されており、データバス２２５、２２６はそれぞれ独立してコネクタ２１１に接続されている。またコネクタ２１１は副制御基板４３との接続が可能な形態を有する着脱可能な治具である。

さらに、副制御基板４３とメモリ基板２０５とを結合することにより、副制御基板４３とメモリ基板２０５におけるアドレスバス（２２２〜２２１）、及びデータバス（２２３〜２２５、２２４〜２２６）が接続される。

さらに、音声・表示兼用制御ＣＰＵ２０４のデータバス幅を「Ａ」とし、ＲＯＭ１１、ＲＯＭ１２のデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

次に、図５を参照し、音声・表示兼用制御ＣＰＵ２０４がメモリ基板２０５から音源データ及び表示映像データを読み出す場合の動作について説明する。図５は、メモリ読み出し処理のフローチャートを示したものである。図５によると、音声・表示兼用制御ＣＰＵ２０４がメモリ基板２０５から音源データ及び表示映像データを読み出す音声・表示兼用制御ＣＰＵ２０４は、ＲＯＭ１１とＲＯＭ１２からそれぞれ１６ｂｉｔずつデータを読み出す（Ｓ２０１）。そして、検出できる３２ビットデータとなるように、ＲＯＭ１１から読み出したデータを上位１６ｂｉｔ、ＲＯＭ１２から読み出したデータを下位１６ｂｉｔと認識する（Ｓ２０１）。

このような処理を行うことにより、コントローラユニットとＲＯＭとでデータバス幅の異なる場合においても、複数のＲＯＭのデータバス幅の合計とコントローラユニットのデータバス幅が同一であればデータの授受が可能となる。このことは、機能追加による負荷増大のためにコントローラユニットのデータバス幅を増加させなければならない場合に効果的である。理由は、通常であれば付随するＲＯＭもデータバス幅を変更する必要があるところ、上記構成とすることにより、既存のＲＯＭが在庫を多く抱えているような場合でも継続使用できるからである。さらに、既存のハードウェアを利用しつつ音声出力態様や映像出力態様のみを変更したい場合に、メモリ基板を変更することにより実現できるため経済的である。
＜第二の実施形態＞

次に、図６及び図７を参照し、本発明の第二の実施形態について説明する。図６は、第二の実施形態の演出制御装置３５の詳細を示すブロック図であり、図７は、メモリ読み出し処理のフローチャートである。なお、以降においては、第一の実施形態にて説明した図１〜図５と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、図６を参照し、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３、メモリ基板３０２、３０３、中継基板３０４からなる。

まず、副制御基板４３について説明する。副制御基板４３は、音・表示兼用制御ＣＰＵ３０１と、ＲＡＭ２０１と、ＲＯＭ２２と、発振器２３と、コネクタ３１０とからなる。これらは第一の実施形態と同一であるため説明を省略する。

次に、メモリ基板３０２、３０３について説明する。メモリ基板は、第一メモリ基板３０２、第二メモリ基板３０３からなり、双方は同一の電気的構成を有する。そしてそれぞれ２つのＲＯＭ（第一メモリ基板３０２：ＲＯＭ２１及びＲＯＭ２２。第二メモリ基板３０３：ＲＯＭ２３及びＲＯＭ２４。）、デコーダ回路（第一メモリ基板３０２：デコーダ回路２０１。第二メモリ基板３０３：デコーダ回路２０２）、コネクタ（第一メモリ基板３０２：コネクタ３１２。第二メモリ基板３０３：コネクタ３１４）からなる。ここでＲＯＭ２１〜ＲＯＭ２４は１６ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、ＲＯＭ２１及びＲＯＭ２２には音源データが記憶されており、ＲＯＭ２３及びＲＯＭ２４には表示映像データが記憶されている。ここでデコーダ回路２０１及びデコーダ回路２０２はアドレスバス中チップセレクト信号（図示外）により制御され、同一メモリ基板が備える２つのＲＯＭのうち一方のアドレスバスのみを有効とすることができるものである。

また、第一メモリ基板３０２（第二メモリ基板３０３）上に配置されているＲＯＭのアドレスバスはそれぞれ３２４（３２６）において電気的に結線され、デコーダ回路２０１（デコーダ回路２０２）を経由してコネクタ３１２（３１４）に接続されている。またデータバスはそれぞれ３２５（３２７）において電気的に結線され、コネクタ３１２（３１４）に接続されている。

次に、中継基板３０４について説明する。中継基板３０４は、コネクタ３１１、３１３、３１５からなる。そして、中継基板３０４を挟み副制御基板４３と第一メモリ基板３０２と第二メモリ基板３０３とが接続されることにより、副制御基板４３上のアドレスバス３２１と第一メモリ基板３０２のアドレスバス３２４と第二メモリ基板３０３のアドレスバス３２６が中継基板３０４上３２８において電気的に接続される。また、副制御基板４３上のデータバス上位１６ｂｉｔ３２２と第一メモリ基板上のデータバス３２５、及び副制御基板４３上のデータバス下位１６ｂｉｔ３２３と第二メモリ基板上のデータバス３２７が電気的に接続される。

さらに、音声・表示兼用制御ＣＰＵ３０１のデータバス幅を「Ａ」とし、ＲＯＭ２１〜２４のデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

以上のように、第二の実施形態は第一の実施形態と比較し、中継基板が追加され、メモリ基板がそれぞれ２つずつのＲＯＭとデコーダ回路を有している点で異なっている。

次に、図７を参照し、音声・表示兼用制御ＣＰＵ３０１がＲＯＭから音源データ及び表示映像データを読み出す場合の動作について説明する。

はじめに、音・表示兼用制御ＣＰＵ３０１が制御処理を行うに際し、必要とする音源データ及び表示映像データのうち上位１６ｂｉｔが第一メモリ基板３０２上の２つのＲＯＭ（ＲＯＭ２１、ＲＯＭ２２）のうちどちらに記憶されているかが判断される（Ｓ３０１）。ここで、ＲＯＭ２１に記憶されている場合（Ｓ３０１：ＹＥＳ）、次に、必要とする音源データ及び表示映像データのうち下位１６ｂｉｔが第二メモリ基板３０３上の２つのＲＯＭ（ＲＯＭ２３、ＲＯＭ２４）のうちどちらに記憶されているかが判断される（Ｓ３０３）。ここで、ＲＯＭ２３に記憶されている場合（Ｓ３０３：ＹＥＳ）、次に、ＲＯＭ２１及びＲＯＭ２３に接続されているアドレスバスのみが有効となるようにデコーダ回路２０１及びデコーダ回路２０２が調整される（Ｓ３０７）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ２１から読み出したデータを上位１６ｂｉｔ、ＲＯＭ２３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ３１５）。また、必要とする音源データ及び表示映像データのうち上位１６ｂｉｔがＲＯＭ２１に記憶されており（Ｓ３０１：ＹＥＳ）、下位１６ｂｉｔがＲＯＭ２４に記憶されている場合（Ｓ３０３：ＮＯ）、ＲＯＭ２１及びＲＯＭ２４に接続されているアドレスバスのみが有効となるようにデコーダ回路２０１及びデコーダ回路２０２が調整される（Ｓ３０９）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ２１から読み出したデータを上位１６ｂｉｔ、ＲＯＭ２４から読み出したデータを下位１６ｂｉｔと認識する（Ｓ３１７）。また、必要とする音源データ及び表示映像データのうち上位１６ｂｉｔがＲＯＭ２２に記憶されており（Ｓ３０１：ＮＯ）、下位１６ｂｉｔがＲＯＭ２３に記憶されている場合（Ｓ３０５：ＹＥＳ）、ＲＯＭ２２及びＲＯＭ２３に接続されているアドレスバスのみが有効となるようにデコーダ回路２０１及びデコーダ回路２０２が調整される（Ｓ３１１）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ２２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ２３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ３１９）。また、必要とする音源データ及び表示映像データのうち上位１６ｂｉｔがＲＯＭ２２に記憶されており（Ｓ３０１：ＮＯ）、下位１６ｂｉｔがＲＯＭ２４に記憶されている場合（Ｓ３０５：ＮＯ）、ＲＯＭ２２及びＲＯＭ２４に接続されているアドレスバスのみが有効となるようにデコーダ回路２０１及びデコーダ回路２０２が調整される（Ｓ３１３）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ２２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ２３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ３２１）。

このような処理をおこなうことにより第一の実施形態と同様の効果が得られるとともに、中継基板の使用により、コントローラユニットがより多くのメモリ空間にアクセスでき、大量のデータを読み出すことができるようになることから、より多様で複雑な音声出力処理や映像表示処理が可能となる。
＜第三の実施形態＞

次に、図８〜図１０を参照し、本発明の第三の実施形態について説明する。図８は、第三の実施形態の演出制御装置３５の詳細を示すブロック図であり、図９は、音声制御ＬＳＩ４０２のメモリ読み出し処理のフローチャートであり、図１０は、表示制御ＬＳＩ４０４のメモリ読み出し処理のフローチャートである。なお、以降においては、第一〜第二の実施形態にて説明した図１〜図７と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、図８を参照し、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３と、メモリ基板４０５、４０６からなる。

まず、副制御基板４３について説明する。副制御基板４３は、音声制御ＣＰＵ４０１、音声制御ＬＳＩ４０２、表示制御ＣＰＵ４０３、表示制御ＬＳＩ４０４、ＲＡＭ２０１、ＲＯＭ２２、発振器２０３、コネクタ４１０、４１１からなる。ここで、音声制御ＬＳＩ４０２は１６ｂｉｔデータバス幅を有する半導体素子であり、音声制御ＣＰＵ４０１からの要求に従い、スピーカ（図示外）を制御して音声を出力させる。また、表示制御ＬＳＩ４０４は３２ｂｉｔデータバス幅を有する半導体素子であり、表示制御ＣＰＵ４０３からの要求に従い、液晶表示機（図示外）を制御して映像を表示させる。

また、音声制御ＬＳＩ４０２のアドレスバス４３１及びデータバス４３２はコネクタ４１０に接続される。また、表示制御ＬＳＩ４０４のアドレスバス４２１は基板上４２４で分岐し、コネクタ４１０、４１１に接続される。また、データバス上位１６ｂｉｔ４２２はコネクタ４１０に接続され、データバス下位１６ｂｉｔ４２３はコネクタ４１１に接続されている。その他に関する説明は、第一及び第二の実施形態と同一であるため説明を省略する。

次に、メモリ基板４０５、４０６ついて説明する。メモリ基板は、第一メモリ基板４０５、第二メモリ基板４０６からなり、それぞれ２つのＲＯＭ（第一メモリ基板４０５：ＲＯＭ３１及びＲＯＭ３２。第二メモリ基板４０６：ＲＯＭ３３及びＲＯＭ３４。）、デコーダ回路３１（第二メモリ基板４０６）、コネクタ（第一メモリ基板４０５：コネクタ４１２。第二メモリ基板４０６：コネクタ４１３）からなる。ここでＲＯＭ３１〜ＲＯＭ３４は１６ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、ＲＯＭ３１には音源データが記憶されており、ＲＯＭ３２〜ＲＯＭ３４には表示映像データが記憶されている。

また、第一メモリ基板４０５上に配置されているＲＯＭ３１及びＲＯＭ３２におけるアドレスバス４２７、４２９、及びデータバス４２８、４３０は、直接コネクタ４１２に接続される。また、第二メモリ基板４０６上に配置されているＲＯＭ３３及びＲＯＭ３４における双方のアドレスバスは４２５において電気的に結線され、デコーダ回路３１を介してコネクタ４１３に接続されている。また、データバスは４２６において電気的に結線され、コネクタ４１３に接続されている。

さらに、副制御基板４３とメモリ基板４０５、４０６とを結合することにより、副制御基板４３とメモリ基板４０５、４０６におけるアドレスバス（４３１〜４２７、４２４〜４２９〜４２５）、及びデータバス（４３２〜４２８、４２２〜４３０、４２３〜４２６）が接続される。

さらに、音声制御ＬＳＩ４０２のデータバス幅とＲＯＭのデータバス幅は同一であり、表示制御ＬＳＩ４０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

以上のように、第三の実施形態は第一の実施形態又は第二の実施形態と比較し、スピーカを制御するコントローラユニットと液晶表示機を制御するコントローラユニットが別個独立となっている点で異なっている。

次に、図９及び図１０を参照し、演出制御装置３５がＲＯＭから音源データ及び表示映像データを読み出す場合における動作について説明する。

はじめに、図９を参照し、音声制御ＬＳＩ４０２によりＲＯＭからデータが読み出される場合について説明する。音声制御ＬＳＩ４０２はＲＯＭ３１のデータを読み出すが、音声制御ＬＳＩ４０２とＲＯＭ３１のデータバス幅は共に１６ｂｉｔであるためデータ変換なしに読み出すことが可能である（Ｓ４１１）。

次に、図１０を参照し、表示制御ＬＳＩ４０４によりＲＯＭからデータが読み出される場合について説明する。はじめに、表示制御ＬＳＩ４０３が制御処理を行うに際し、必要とする表示映像データのうち下位１６ｂｉｔが第二メモリ基板４０６上の２つのＲＯＭ（ＲＯＭ３３及びＲＯＭ３４）のうちどちらに記憶されているかが判断される（Ｓ４０１）。ここで、ＲＯＭ３３に記憶されている場合（Ｓ４０１：ＹＥＳ）、次に、ＲＯＭ３３に接続されているアドレスバスのみが有効となるようにデコーダ回路３０１が調整される（Ｓ４０３）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ３２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ３３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ４０７）。また、必要とする表示映像データのうち下位１６ｂｉｔがＲＯＭ３４に記憶されている場合（Ｓ４０１：ＮＯ）、次に、ＲＯＭ３４に接続されているアドレスバスのみが有効となるようにデコーダ回路３０１が調整される（Ｓ４０５）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ３２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ３４から読み出したデータを下位１６ｂｉｔと認識する（Ｓ４０９）。

このような処理を行うことにより、第一及び第二の実施形態と同様の効果が得られるとともに、データバス幅の異なる２つのコントローラユニットが副制御基板上に混在するような構成である場合でも、双方からのＲＯＭへのアクセスが可能となる。

次に、本実施形態の変形例について図１１を参照し説明する。図１１は、第三の実施形態の変形例の演出制御装置３５を示すブロック図である。図に示すように、第二メモリ基板４０６の代わりに第三メモリ基板４４０を用いた構成も有効である。ここで第三メモリ基板４４０は、４つのＲＯＭ（ＲＯＭ３３０、ＲＯＭ３４０、ＲＯＭ３５０、ＲＯＭ３６０）、デコーダ回路３０２、コネクタ４４１を備える。ここで、ＲＯＭ３３０〜ＲＯＭ３６０は１６ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、表示映像データが記憶されている。また、デコーダ回路３０２はアドレスバス中チップセレクト信号（図示外）により制御され、第三メモリ基板が備える４つのＲＯＭのうちいずれか一つのアドレスバスのみを有効とすることができるものである。そしてＲＯＭ３３０〜３６０におけるアドレスバスは４５１〜４５３において電気的に結線され、デコーダ回路３０２を介してコネクタ４４１に接続されている。また、データバスは４６１〜４６３において電気的に結線され、コネクタ４４１に接続されている。さらに、副制御基板４３と第三メモリ基板４４０とを結合することにより、副制御基板４３と第三メモリ基板４４０におけるアドレスバス（４２４〜４５１〜４５２〜４５３）、及びデータバス（４２３〜４６１〜４６２〜４６３）が接続される。さらに、表示制御ＬＳＩ４０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

このような構成とすることにより、本構成と比較し、コントローラユニットがより多くのメモリ空間にアクセスでき、大量のデータを読み出すことができるようになることから、より多様で複雑な映像表示処理が可能となる。

さらに、本実施形態の変形例について図１２を参照し説明する。図１２は、第三の実施形態の変形例の演出制御装置３５を示すブロック図である。図に示すように、第二メモリ基板の代わりに第一メモリ基板４０５と同様の構成を有する第四メモリ基板４７０と、中継基板４７１とを用いた構成も有効である。ここで、第四メモリ基板４７０は、２つのＲＯＭ（ＲＯＭ３７０、ＲＯＭ３８０）、コネクタ４７２を備える。また中継基板４７１は、デコーダ回路３０３、コネクタ４７３、４７４を備える。ここで、ＲＯＭ３７０〜３８０は、１６ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、表示映像データが記憶されている。また、デコーダ回路３０３はアドレスバス中チップセレクト信号（図示外）により制御され、第四メモリ基板が備える２つのＲＯＭのうちいずれか一つのアドレスバスのみを有効とすることができるものである。そして中継基板４７１を挟み副制御基板４３と第四メモリ基板４７０とを接続することにより、ＲＯＭ３７０〜３８０におけるアドレスバス４８３、４８５は４８１において電気的に結線され、デコーダ回路３０３を介して表示制御ＬＳＩ４０４におけるアドレスバス４２４と接続され（４２４〜４８１〜４８３〜４８５）、データバス４８４、４８６は４８２において電気的に結線され、表示制御ＬＳＩ４０４におけるデータバス４２３と接続される（４２３〜４８２〜４８４〜４８６）。さらに、表示制御ＬＳＩ４０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

このような構成とすることにより、本構成と比較し、第一メモリ基板と同様の構成を有するメモリ基板を異なるバス構成のコネクタに接続して使用することが可能となり、共通のメモリ基板を流用することができる点において経済的である。

なお、図示しないが、本実施形態において副制御基板がコントローラユニット毎に分割可能なようにコネクタを備える構成も可能である。このような構成とすることにより、複数のコントローラユニット中一部のみを変更することが可能となり、既存のハードウェアを有効活用できる点において経済的である。
＜第四の実施形態＞

次に、図１３〜図１５を参照し、本発明の第四の実施形態について説明する。図１３は、第四の実施形態の演出制御装置３５の詳細を示すブロック図であり、図１４は、表示制御ＬＳＩ５０４のメモリ読み出し処理のフローチャートであり、図１５は、音声制御ＬＳＩ５０２のメモリ読み出し処理のフローチャートである。なお、以降においては、第一〜第三の実施形態にて説明した図１〜図１２と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、図１３を参照し、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３と、メモリ基板５０５、５０６からなる。

まず、副制御基板４３について説明する。副制御基板４３は、音声制御ＣＰＵ５０１、音声制御ＬＳＩ５０２、表示制御ＣＰＵ５０３、表示制御ＬＳＩ５０４、ＲＡＭ２０１、ＲＯＭ２０２、発振器２０３、コネクタ５１０、５１２からなる。ここで、音声制御ＬＳＩ５０２は３２ｂｉｔデータバス幅を有する半導体素子であり、表示制御ＬＳＩ５０４は６４ｂｉｔデータバス幅を有する半導体素子である。また、音声制御ＬＳＩ５０２におけるアドレスバスと表示制御ＬＳＩ５０４におけるアドレスバスは、５２４、及び５２５において電気的に結線され、コネクタ５１０、５１２に接続されている。また、音声制御ＬＳＩ５０２のデータバスと表示制御ＬＳＩ５０４のデータバス上位１６ｂｉｔ５２１は、５２３において電気的に結線され、コネクタ５１０に接続されている。また、表示制御ＬＳＩ５０４のデータバス下位１６ｂｉｔ５２２は、コネクタ５１２に接続されている。さらに、ＲＯＭ読み出し中通知信号用配線５３１０（以降、「通知信号」という。）により音声制御ＬＳＩ５０２と表示制御ＬＳＩ５０４とが接続されており、表示制御ＬＳＩ５０４からの出力レベルを音声制御ＬＳＩ５０２にて検知できるようになっている。その他に関する説明は、第一〜第三の実施形態と同一であるため、省略する。

次に、メモリ基板５０５、５０６について説明する。メモリ基板は、第一メモリ基板５０５と、第二メモリ基板５０６とからなり、それぞれ、ＲＯＭ４１及びＲＯＭ４２を備えている。ここでＲＯＭ４１及びＲＯＭ４２は３２ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、ＲＯＭ４１には音源データ及び表示映像データが記憶されており、ＲＯＭ４２には表示映像データが記憶されている。そして、それぞれのアドレスバス及びデータバスは、コネクタに直接接続されている。

さらに、副制御基板４３とメモリ基板５０５、５０６とを結合することにより、副制御基板４３とメモリ基板５０５、５０６におけるアドレスバス（５２４〜５２６、５２５〜５２８）、及びデータバス（５２３〜５２７、５２２〜５２９）が接続される。

さらに、音声制御ＬＳＩ５０２のデータバス幅とＲＯＭのデータバス幅は同一であり、表示制御ＬＳＩ５０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

以上のように、第四の実施形態は第三の実施形態と比較し、スピーカを制御するコントローラユニットと液晶表示機を制御するコントローラユニットとのデータバス幅が異なっており、且つ、通知信号５３１０を有する点で異なっている。

次に、図１４及び図１５を参照し、演出制御装置３５がＲＯＭから音源データ及び表示映像データを読み出す動作について説明する。

はじめに、図１４を参照し、表示制御ＬＳＩ５０４によりＲＯＭからデータが読み出される場合について説明する。まず、音声制御ＬＳＩ５０２にＲＯＭ読み出し中であることを通知するため、通知信号５３１０をアクティブ状態とする（Ｓ５０１）。ここでアクティブ状態とは信号線があらかじめ定めた電位レベルに保持された状態であり、以降では電圧レベルがＨｉ（３．３Ｖ、５Ｖ等）の状態を指すものとする。通知信号５３１０による制御を行う理由は、表示制御ＬＳＩ５０４と音声制御ＬＳＩ５０２との双方が同時に同一のＲＯＭにアクセスする状況が発生した場合、異なるデータが読み出されてしまう可能性があり、排他処理によりこの現象を回避するためである。次に、表示制御ＬＳＩ５０４が検出できる６４ビットデータのうち上位３２ｂｉｔが第一ＲＯＭから読み出され、下位３２ｂｉｔが第二ＲＯＭから読み出される（Ｓ５０３）。そしてデータの読み出しが終了すると、通知信号をアクティブ状態から元の状態（Ｌｏｗ（０Ｖ）状態を指すものとする。）に戻す（Ｓ５０５）。

次に、図１５を参照し、音声制御ＬＳＩ５０２によりＲＯＭからデータが読み出される場合について説明する。音声制御ＬＳＩ５０２は、ＲＯＭからのデータ読み出しを開始する前に、通知信号５３１０の状態がＨｉ状態であるか否かを判断する（Ｓ５０７）。ここで通知信号がＨｉ状態の場合は、表示制御ＬＳＩ５０４がＲＯＭデータを読み出し中であると判断し、ＲＯＭデータ読み出しを終了するタイミング、すなわち通知信号がＨｉ状態からＬｏｗ状態となるまでＲＯＭの読み出し処理を行わず待機する（Ｓ５０７：ＮＯ）。そして、通知信号がＬｏｗ状態となった（すなわち、表示制御ＬＳＩ５０４がＲＯＭ読み出しを終了した）ことを確認した後（Ｓ５０７：ＹＥＳ）、ＲＯＭ４１より３２ｂｉｔデータの読み出し処理を行う（Ｓ５０９）。

このような処理を行うことにより第三の実施形態と同様の効果が得られるとともに、異なる二つ以上のコントローラユニットが存在し、且つこれらから同一のＲＯＭに同時にアクセスする状況が発生する可能性がある場合でも、衝突を回避することが可能となる。

次に、本実施形態の変形例について図１６を参照し説明する。図１６は、第四の実施形態の変形例の演出制御装置３５を示すブロック図である。図に示すように、第一メモリ基板及び第二メモリ基板４０６の代わりに第三メモリ基板５３０及び第四メモリ基板５３１を用いた構成も有効である。ここで第三メモリ基板５３０は、４つのＲＯＭ（ＲＯＭ４３０、ＲＯＭ４４０、ＲＯＭ４５０、ＲＯＭ４６０）、デコーダ回路４０１、コネクタ５３２を備える。また、第四メモリ基板５３１は、４つのＲＯＭ（ＲＯＭ４７０、ＲＯＭ４８０、ＲＯＭ４９０、ＲＯＭ５００）、デコーダ回路４０２、コネクタ５３３を備える。ここで、ＲＯＭ４３０〜ＲＯＭ５００は３２ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、ＲＯＭ４３０〜４６０には音源データ及び表示映像データが記憶されており、ＲＯＭ４７０〜ＲＯＭ５００には表示映像データが記憶されている。また、デコーダ回路４０１、４０２はアドレスバス中チップセレクト信号（図示外）により制御され、第三メモリ基板５３０及び第四メモリ基板５３１が備えるそれぞれ４つのＲＯＭのうちいずれか一つのアドレスバスのみを有効とすることができるものである。そしてＲＯＭ４３０〜４６０におけるアドレスバスは５４０〜５４２において電気的に結線され、デコーダ回路４０１を介してコネクタ５３２に接続されており、ＲＯＭ４７０〜５００におけるアドレスバスは５５０〜５５２において電気的に結線され、デコーダ回路４０２を介してコネクタ５３３に接続されている。またＲＯＭ４３０〜４６０におけるデータバスは５４３〜５４５において電気的に結線され、コネクタ５３２に接続されており、ＲＯＭ４７０〜５００におけるデータバスは５５３〜５５５において電気的に結線され、コネクタ５３３に接続されている。さらに、副制御基板４３と第三メモリ基板５３０とを結合することにより、副制御基板４３と第三メモリ基板５３０におけるアドレスバス（５２４〜５４０〜５４１〜５４２）、及びデータバス（５２３〜５４３〜５４４〜５４５）が接続され、副制御基板４３と第四メモリ基板５３１とを結合することにより、副制御基板４３と第四メモリ基板５３１におけるアドレスバス（５２５〜５５０〜５５１〜５５２）、及びデータバス（５２２〜５５３〜５５４〜５５５）が接続される。さらに、音声制御ＬＳＩ５０２及び表示制御ＬＳＩ５０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

このような構成とすることにより、本構成と比較し、コントローラユニットがより多くのメモリ空間にアクセスでき、大量のデータを読み出すことができるようになることから、より多様で複雑な映像表示処理が可能となる。
＜第五の実施形態＞

次に、図１７〜１９を参照し、本発明の第五の実施形態について説明する。図１７は、第五の実施形態の演出制御装置３５の詳細を示すブロック図であり、図１８は、表示制御ＬＳＩ６０４のメモリ読み出し処理のフローチャートであり、図１９は、音声制御ＬＳＩ６０２のメモリ読み出し処理のフローチャートである。なお、以降においては、第一〜第四の実施形態にて説明した図１〜図１６と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、図１７を参照し、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３と、メモリ基板とからなる。

まず、副制御基板４３について説明する。副制御基板４３は、音声制御ＣＰＵ６０１、音声制御ＬＳＩ６０２、表示制御ＣＰＵ６０３、表示制御ＬＳＩ６０４、ＲＡＭ２０１、ＲＯＭ２０２、発振器２０３、コネクタ６１１、６１２、６１３からなる。ここで、音声制御ＬＳＩ６０２は６４ｂｉｔデータバス幅を有する半導体素子であり、表示制御ＬＳＩ６０４は６４ｂｉｔデータバス幅を有する半導体素子である。また、音声制御ＬＳＩ６０２におけるアドレスバスと表示制御ＬＳＩ６０４におけるアドレスバスは、副制御基板上６２１、６２２、６２３において電気的に結線され、コネクタ６１１、６１２、６１３に接続されている。また、音声制御ＬＳＩ５０２のデータバス上位１６ｂｉｔ６２４はコネクタ６１１に接続されている。また、音声制御ＬＳＩ６０２のデータバス下位１６ｂｉｔと表示制御ＬＳＩ６０４のデータバス上位１６ｂｉｔは、６２５において電気的に結線され、コネクタ６１２に接続されている。また、表示制御ＬＳＩ６０４のデータバス下位１６ｂｉｔ６２６は、コネクタ６１３に接続されている。さらに、通知信号６４１により音声制御ＬＳＩ６０２と表示制御ＬＳＩ６０４とが接続されている。その他に関する説明は、第一〜四の実施例と同一であるため、省略する。

次に、メモリ基板６０５〜６０７について説明する。メモリ基板は、第一メモリ基板６０５、第二メモリ基板６０６、第三メモリ基板６０７からなり、それぞれ、ＲＯＭ５１、ＲＯＭ５２、ＲＯＭ５３を備えている。ここでＲＯＭ５１〜ＲＯＭ５３は３２ｂｉｔのデータバス幅を有する不揮発性記憶素子であり、ＲＯＭ５１には音源データが記憶されており、ＲＯＭ５３には表示映像データが記憶されており、ＲＯＭ５２には音源データ及び表示映像データが記憶されている。そしてそれぞれのアドレスバス及びデータバスはコネクタ６１４〜６１６に直接接続されている。

さらに、副制御基板４３とメモリ基板６０５〜６０７とを結合することにより、副制御基板４３とメモリ基板６０５〜６０７におけるアドレスバス（６２１〜６２２〜６２３〜６３１〜６３３〜６３５）、及びデータバス（６２４〜６３２、６２５〜６３４、６２６〜６３６）が接続される。

さらに、音声制御ＬＳＩ６０２及び表示制御ＬＳＩ６０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

以上のように、第五の実施形態は第四の実施形態と比較し、異なるＬＳＩのデータバス幅が同一である点、及びメモリ基板が３つとなっている点で大きく異なっている。

次に、図１８及び１９を参照し、演出制御装置３５がＲＯＭから音源データ及び表示映像データを読み出す動作について説明する。

はじめに、図１８を参照し、表示制御ＬＳＩ６０４によりＲＯＭからデータが読み出される場合について説明する。まず、第四の実施形態の場合と同様、音声制御ＬＳＩ６０２にＲＯＭ読み出し中であることを通知するため、通知信号をアクティブ状態に設定する（Ｓ６０１）。次に、表示制御ＬＳＩ６０４が検出できる６４ビットデータのうち上位３２ｂｉｔがＲＯＭ５２から読み出され、下位３２ｂｉｔがＲＯＭ５３から読み出される（Ｓ６０３）。そしてデータの読み出しが終了すると、通知信号をアクティブ状態から元の状態に戻す（Ｓ６０５）。

次に、図１９を参照し、音声制御ＬＳＩ６０２によりＲＯＭからデータが読み出される場合について説明する。第四の実施形態の場合と同様、ＲＯＭからのデータ読み出しを開始する前に、通知信号の状態がＨｉ状態であるか否かを判断する（Ｓ６０７）。ここで通知信号がＨｉ状態の場合は、Ｌｏｗ状態となるまでＲＯＭの読み出し処理を行わず待機する（Ｓ６０７：ＮＯ）。そして、通知信号がＬｏｗ状態となったことを確認した後（Ｓ６０７：ＹＥＳ）、音声制御ＬＳＩ６０２が検出できる６４ビットデータのうち上位３２ｂｉｔがＲＯＭ５１から読み出され、下位３２ｂｉｔがＲＯＭ５２から読み出される（Ｓ６１１）。

このような処理を行うことにより、第四の実施形態と同様、異なる二つ以上のコントローラユニットが存在し、且つ同一のＲＯＭに異なる報知態様のデータが記憶されているような場合においても、コントローラユニットのＲＯＭへのアクセス衝突を回避することが可能となる。
＜第六の実施形態＞

次に、図２０〜図２２を参照し、演出制御装置３５の第六の実施形態について説明する。図２０は、第六の実施形態の演出制御装置３５の詳細を示すブロック図であり、図２１は、表示制御ＬＳＩ７０４のメモリ読み出し処理のフローチャートであり、図２２は、音声制御ＬＳＩ７０２のメモリ読み出し処理のフローチャートである。なお、以降においては、第一〜第五の実施形態にて説明した図１〜図１９と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３と、メモリ基板７０５、７０６と、中継基板７０７とからなる。

まず、副制御基板４３について説明する。副制御基板４３は、音声制御ＣＰＵ７０１、音声制御ＬＳＩ７０２、表示制御ＣＰＵ７０３、表示制御ＬＳＩ７０４、ＲＡＭ２０１、ＲＯＭ２０２、発振器２０３、コネクタ７１１、７１２からなる。そして、通知信号７４１により音声制御ＬＳＩ７０２と表示制御ＬＳＩ７０４とが接続されており、表示制御ＬＳＩ７０４からの信号出力を音声制御ＬＳＩ７０２にて検知できるようになっている。その他の部分に関しては第三の実施形態と同一であるため省略する。

次に、メモリ基板７０５、７０６について説明する。メモリ基板は、第一メモリ基板７０５、第二メモリ基板７０６からなり、それぞれ２つのＲＯＭ（第一メモリ基板７０５：ＲＯＭ６１及びＲＯＭ６２。第二メモリ基板７０６：ＲＯＭ６３及びＲＯＭ６４。）、デコーダ回路６０１（第二メモリ基板７０６）、コネクタ（第一メモリ基板７０５：コネクタ７１７。第二メモリ基板７０６：コネクタ７１８）を備えている。そしてＲＯＭ６１及びＲＯＭ６２には音源データ及び表示映像データが記憶されており、ＲＯＭ６３及びＲＯＭ６４には表示映像データが記憶されている。その他の部分に関しては第三の実施形態と同様の電気的構成であるため省略する。

次に、中継基板７０７について説明する。中継基板７０７は、コネクタ７１３〜７１６、及びデコーダ回路６０２からなる。そして、副制御基板４３と第一メモリ基板７０５と第二メモリ基板７０６が中継基板７０７を介して接続されることにより、副制御基板４３とメモリ基板７０５、７０６におけるアドレスバス（７２１〜７２３〜７２６〜７２８〜７３０）、及びデータバス（７２２〜７２４〜７２７〜７２９、７２５〜７３１）が接続される。

さらに、音声制御ＬＳＩ７０２のデータバス幅とＲＯＭのデータバス幅は同一であり、表示制御ＬＳＩ７０４のデータバス幅を「Ａ」とし、ＲＯＭのデータバス幅を「Ｂ」とすると、「Ａ＝Ｂ＋Ｂ」の関係が成立している。

以上のように、第六の実施形態は第三の実施形態と比較し、副制御基板４３上に通知信号７４１を備えている点、及び副制御基板４３とメモリ基板７０５、７０６との間に中継基板７０７が接続されているという点で大きく異なっている。

次に、図２１及び図２２を参照し、演出制御装置３５がＲＯＭから音源データ及び表示映像データを読み出す動作について説明する。

はじめに、図２１を参照し、表示制御ＬＳＩ７０４によりＲＯＭからデータが読み出される場合について説明する。まず、第五の実施形態と同様、音声制御ＬＳＩ７０２にＲＯＭ読み出し中であることを通知するため、通知信号７４１をアクティブ状態に設定する（Ｓ７０１）。次に、表示制御ＬＳＩ７０４が制御処理を行うに際し、必要とする表示映像データのうち上位１６ｂｉｔが第一メモリ基板７０５上の２つのＲＯＭ（ＲＯＭ６１、ＲＯＭ６２）のうちどちらに記憶されているかが判断される（Ｓ７０３）。ここで、ＲＯＭ６１に記憶されている場合（Ｓ７０３：ＹＥＳ）、次に、必要とする表示映像データのうち下位１６ｂｉｔが第二メモリ基板７０６上の２つのＲＯＭ（ＲＯＭ６３、ＲＯＭ６４）のうちどちらに記憶されているかが判断される（Ｓ７０５）。ここで、ＲＯＭ６３に記憶されている場合（Ｓ７０５：ＹＥＳ）、次に、ＲＯＭ６１及びＲＯＭ６３に接続されているアドレスバスのみが有効となるようにデコーダ回路６０１及びデコーダ回路６０２が調整される（Ｓ７０９）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ６１から読み出したデータを上位１６ｂｉｔ、ＲＯＭ６３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ７１７）。また、必要とする表示映像データのうち上位１６ｂｉｔがＲＯＭ６１に記憶されており（Ｓ７０３：ＹＥＳ）、下位１６ｂｉｔがＲＯＭ６４に記憶されている場合（Ｓ７０５：ＮＯ）、ＲＯＭ６１及びＲＯＭ６４に接続されているアドレスバスのみが有効となるようにデコーダ回路２０１及びデコーダ回路２０２が調整される（Ｓ７１１）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ６１から読み出したデータを上位１６ｂｉｔ、ＲＯＭ６４から読み出したデータを下位１６ｂｉｔと認識する（Ｓ７１９）。また、必要とする音源データ及び表示映像データのうち上位１６ｂｉｔがＲＯＭ６２に記憶されており（Ｓ７０３：ＮＯ）、下位１６ｂｉｔがＲＯＭ６３に記憶されている場合（Ｓ７０７：ＹＥＳ）、ＲＯＭ６２及びＲＯＭ６３に接続されているアドレスバスのみが有効となるようにデコーダ回路６０１及びデコーダ回路６０２が調整される（Ｓ７１３）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ６２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ６３から読み出したデータを下位１６ｂｉｔと認識する（Ｓ７２１）。また、必要とする表示映像データのうち上位１６ｂｉｔがＲＯＭ６２に記憶されており（Ｓ７０３：ＮＯ）、下位１６ｂｉｔがＲＯＭ６４に記憶されている場合（Ｓ７０７：ＮＯ）、ＲＯＭ６２及びＲＯＭ６４に接続されているアドレスバスのみが有効となるようにデコーダ回路６０１及びデコーダ回路６０２が調整される（Ｓ７１５）。そしてこの状態で、データをＲＯＭから読み出し、ＲＯＭ６２から読み出したデータを上位１６ｂｉｔ、ＲＯＭ６４から読み出したデータを下位１６ｂｉｔと認識する（Ｓ７２３）。

次に、図２２を参照し、音声制御ＬＳＩ７０２によりＲＯＭからデータが読み出される場合について説明する。第五の実施形態と同様、ＲＯＭからのデータ読み出しを開始する前に、通知信号の状態がＨｉ状態であるか否かを判断する（Ｓ７３１）。ここで通知信号がＨｉ状態の場合は、Ｌｏｗ状態となるまでＲＯＭの読み出し処理を行わず待機する（Ｓ７３１：ＮＯ）。そして、通知信号がＬｏｗ状態となったことを確認した後（Ｓ７３１：ＹＥＳ）、音声制御ＬＳＩ７０２が制御処理を行うに際し、必要とする音源データが第一メモリ基板７０５上の２つのＲＯＭ（ＲＯＭ６１、ＲＯＭ６２）のどちらに記憶されているかが判断される（Ｓ７３５）。ここで、ＲＯＭ６１に記憶されている場合（Ｓ７３５：ＹＥＳ）、次に、ＲＯＭ６１に接続されているアドレスバスのみが有効となるようにデコーダ回路６０１が調整される（Ｓ７３７）。そしてこの状態で読み出したデータを音声制御ＬＳＩ７０２が検出できる１６ｂｉｔデータとして認識する（Ｓ７４１）。また、必要とする音源データがＲＯＭ６２に記憶されている場合（Ｓ７３５：ＮＯ）、次に、ＲＯＭ６２に接続されているアドレスバスのみが有効となるようにデコーダ回路６０１が調整される（Ｓ７３９）。そしてこの状態で読み出したデータを音声制御ＬＳＩ７０２が検出できる１６ｂｉｔデータとして認識する（Ｓ７４３）。

このような処理を行うことにより第三の実施形態と同様の効果を得ることができるとともに、中継基板の使用により、コントローラユニットがより多くのメモリ空間にアクセスでき、大量のデータを読み出すことができるようになることから、より多様で複雑な音声出力処理や映像表示処理が可能となる。特に、デコーダ回路が配置されていないようなメモリ基板を使用する場合においても、中継基板自体にデコーダ回路を配置することにより、中継基板を使用した第二の実施形態と同様の効果を得ることができる。
＜第七の実施形態＞

次に、図２３〜図２６を参照し、第七の実施形態について説明する。図２３は、第七の実施形態の演出制御装置３５の詳細を示すブロック図であり、図２４は、メモリ読み出し処理時におけるタイミングチャートであり、図２５は、音声・電飾・表示制御ＬＳＩ８０４のメモリ読み出し処理のフローチャートであり、図２６は、音声・電飾・表示制御ＬＳＩ８０４の内部処理のフローチャートである。なお、以降においては、第一〜第六の実施形態にて説明した図１〜図２２と重複する部分については同一の符号を付し、又は省略、簡略化するものとする。

はじめに、図２３を参照し、演出制御装置３５の電気的構成について説明する。演出制御装置３５は、副制御基板４３と、メモリ基板８０５からなる。

まず、副制御基板４３について説明する。副制御基板４３は、音声制御ＣＰＵ８０１と、電飾制御ＣＰＵ８０２と、表示制御ＣＰＵ８０３と、音声・電飾・表示制御ＬＳＩ８０４と、ＲＡＭ２０１と、ＲＯＭ２０２と、発振器２０３とからなる。ここで、音声制御ＣＰＵ８０１はサブ統合基板５８からの音声出力要求に応じ、音声・電飾・表示制御ＬＳＩ８０４に対して具体的なスピーカ制御指示を実行するための半導体素子であり、電飾制御ＣＰＵ８０２はサブ統合基板５８からの電飾ランプ点灯要求に応じ、音声・電飾・表示制御ＬＳＩ８０４に対して具体的な電飾ランプ制御指示を実行するための半導体素子であり、表示制御ＣＰＵ８０３はサブ結合基板５８からの映像表示要求に応じ、音声・電飾・表示制御ＬＳＩ８０４に対して具体的な液晶表示機制御指示を実行するための半導体素子である。また、音声・電飾・表示制御ＬＳＩは、音声制御ＣＰＵ８０１、電飾制御ＣＰＵ８０２、及び表示制御ＣＰＵ８０３（以降、以上３つを総称し「制御ＣＰＵ」という。）からの要求に応じ、接続されているスピーカ（図示外）、電飾ランプ（図示外）、及び液晶表示装置（図示外）の制御を実行するための半導体素子である。ここで、音声・電飾・表示制御ＬＳＩ８０４は、内部にアドレスバスの接続先をスイッチングするアナログスイッチ８２１と、当該アナログスイッチ８２１を周期的に切り替える制御器８２２と、音声・電飾・表示制御ＬＳＩに接続される合計３組のデータバス及びアドレスバスの値を一定時間保持する、レジスタ７２、レジスタ７３、レジスタ７４を備えている。

また、音声制御ＣＰＵ８０１、電飾制御ＣＰＵ８０２、及び表示制御ＣＰＵ８０３におけるアドレスバス及びデータバスは、それぞれ音声・電飾・表示制御ＬＳＩにおけるレジスタ７２、レジスタ７３、及びレジスタ７４と接続されている。また、音声・電飾・表示制御ＬＳＩ８０４におけるアナログスイッチ８２１から延びるアドレスバス及びデータバスは、コネクタ８１１に接続されている。

次に、メモリ基板８０５について説明する。メモリ基板８０５はＲＯＭ７１を備えており、音源データ、電飾ランプの表示態様データ（以降、「電飾データ」という。）及び表示映像データが記憶されている。そしてＲＯＭ７１のアドレスバス及びデータバスがコネクタ８１２と接続されている。

さらに、副制御基板４３とメモリ基板８０５とを結合することにより、副制御基板４３とＲＯＭ７１におけるアドレスバス、データバスが接続される。

なお、本実施形態においては、制御ＣＰＵにおける外部メモリアクセス時間が１２０ｎｓ、ＲＯＭのメモリアクセス時間が４０ｎｓである状態を想定している。ここで、メモリアクセス時間について、図２４のタイミングチャートを参照し説明する。

制御ＣＰＵについてのメモリアクセス時間とは、ＲＯＭに特定アドレスに相当するデータの読み出し要求を行ってから、実際にデータを読み出すことができるまでに要する時間と定義される。ここで、チップセレクト信号９０１は、制御ＣＰＵがＲＯＭにデータ読み出し要求を行う際に先行して変位させるため、制御ＣＰＵのメモリアクセス時間は、チップセレクトがＨｉ状態からＬｏｗ状態に変位（９０４）してから、実際にＣＰＵがＲＯＭのデータを読み出し、処理を終了する（チップセレクト信号がＬｏｗ状態からＨｉ状態に再変位させる（９０５））までの時間（９０６）を指す。

また、ＲＯＭについてのメモリアクセス時間とは、ＣＰＵからデータの読み出し要求を検知してから、実際に要求に応じたデータを出力できるまでに要する時間と定義される。従って、ＣＰＵからデータの読み出し要求（すなわち、チップセレクト信号のＬｏｗ状態への変位（９０４））を検出してから、アドレスバスの値に相当するデータを出力できる（９０７）までに要する時間（９０８）を指す。

従って本実施形態の場合、ＣＰＵが読み出し要求を行ってから、実際にデータを読み出せるまでに要する時間（９０６）が１２０ｎｓであり、ＲＯＭがＣＰＵからの読み出し要求を検出してから、実際にアドレスに相当するデータを送信できるまでに要する時間（９０８）が４０ｎｓであることを想定している。なお本想定時間は、ＣＰＵ及びＲＯＭの形態に応じて変更が可能である。但し、転送速度の高速化の必要性があり、例えばＲＯＭ読み出し時間がＣＰＵの変更に伴い短縮されるような場合においては、その短縮時間に応じて、読み出し速度や送信速度の高速化のためＲＯＭ出力時間も４０ｎｓより短い時間とすることが望ましい（特に転送速度の高速化の目的がなければ、本想定時間より長い時間に設定してもかまわない）。

次に、図２５及び２６を参照し、演出制御装置３５がＲＯＭから音源データ、電飾データ及び表示映像データを読み出す動作について、音声制御ＣＰＵ７０１がＲＯＭからデータを読み出す場合を例に説明する。なお、動作詳細は制御ＣＰＵ全てにおいて共通である。

まず前提として、制御器８２２はアナログスイッチ８２１を周期的に制御し、レジスタ７２〜レジスタ７４とＲＯＭ７１との接続状況を切り替えている。すなわち、内部管理するタイマーのクリアリセットを行い（Ｓ１００１）、次にタイムアップをスタートする（Ｓ１００３）。そして、４０ｎｓ経過しているか否かの監視を行い（Ｓ１００５）、経過していない場合（Ｓ１００５：ＮＯ）は、経過するまで待機する。そして、４０ｎｓ経過したことを確認すると（Ｓ１００５：ＹＥＳ）、次に、レジスタ「７２〜ＲＯＭ７１」→「レジスタ７３〜ＲＯＭ７１」→「レジスタ７４〜ＲＯＭ７１」の順で、アナログスイッチ８２１を切り替える（Ｓ１００９）。

このような状態において、はじめに、レジスタ７２は音声制御ＣＰＵ８０１からＲＯＭ７１に対するデータ読み出し要求、すなわち音声制御ＣＰＵ８０１のチップセレクト信号（９０１）の状態がＬｏｗ状態（９０４）となる場合を監視し（Ｓ１０５１）、Ｈｉ状態である場合（Ｓ１０５１：ＮＯ）は、Ｌｏｗ状態となるまで待機する。そして、読み出し要求があった（すなわち信号がＬｏｗ状態（９０４）となった）場合（Ｓ１０５１：ＹＥＳ）、次に、レジスタ７２は、音声制御ＣＰＵ８０１が出力したアドレスバスの値を保持する（Ｓ１０５３）。次に、レジスタ７２は、制御器８２２により制御されているアナログスイッチ８２１が、音声制御ＣＰＵ８０１〜ＲＯＭ７１間で電気的に接続（ＯＮ）しているか否かを確認する（Ｓ１０５５）。そして、ＯＮしていない場合（Ｓ１０５５：ＮＯ）は、ＯＮするまでその状況を保持する。そして、レジスタ７２がアナログスイッチ８２１のＯＮを認識すると（Ｓ１０５５：ＹＥＳ）、次に、ＲＯＭ７１のメモリアクセス時間である４０ｎｓ（９０８）経過を監視し（Ｓ１０５９）、未経過の場合（Ｓ１０５９：ＮＯ）は、経過するまで待機する。なおこの時間経過（Ｓ１０５９：ＹＥＳ）により、ＲＯＭ７１は音声制御ＣＰＵ８０１からの要求アドレスに相当するデータ（９０３）を出力できる状態となる。次に、レジスタ７２は、４０ｎｓ（９０８）経過した後、ＲＯＭ７２の出力するデータの値を保持し（Ｓ１０６３）、チップセレクト信号（９０１）がＨｉ状態（９０５）となっているか否かを監視する（Ｓ１０６５）。そしてＬｏｗ状態の場合（Ｓ１０６５：ＮＯ）、Ｈｉ状態となるまで待機する。理由は、音声制御ＣＰＵ８０１がチップセレクト信号（９０１）をＨｉ状態（９０５）に制御した場合、音声制御ＣＰＵ８０１がデータを認識でき、データ読み出し処理を完了したことを意味しているからである。そしてＨｉ状態を検出した後（Ｓ１０６５：ＹＥＳ）、レジスタ７２に保持していた値を解放（Ｓ１０６７）し、処理を終了する。

このような処理を行うことにより、複数のコントローラユニットから共通のメモリへのアクセスが可能となる。また通常、コントローラユニットのメモリアクセス時間がメモリのメモリアクセス時間と比較して低速である場合、全体としてのメモリ読み出し時間はコントローラユニットに依存してしまうが、本実施形態により、メモリ側でアクセス余剰時間を他のコントローラユニットに対してのアクセスに割り当てることが可能となり、全体としてより高速なメモリ読み出し時間を実現できる。

次に、本実施形態の変形例について図２７を参照し説明する。図２７は、第七の実施形態の変形例の演出制御装置３５を示すブロック図である。図に示すように、上記制御器８２２及びアナログスイッチ８２１の代わりに、セレクタ８３０と、セレクタ８３０からの出力信号により制御ＣＰＵとの接続状況が制御されるスイッチ８４１とを用いた構成も有効である。ここでセレクタ８３０は、音声・電飾・制御ＬＳＩ８０４の外部に配置し、制御ＣＰＵからの信号を排他制御できるマルチプレクサ素子である。そしてセレクタ８３０入力信号は、音声制御ＣＰＵ８０１、電飾制御ＣＰＵ８３２、表示制御ＣＰＵ８３３にそれぞれ接続されており（８３１、８３２、８３３）、セレクタ８３０出力信号が音声・電飾・表示制御ＬＳＩ８０４に接続されている。また、音声・電飾・表示制御ＬＳＩ８０４は内部にスイッチ８４１を備えており、外部セレクタ８３０からの信号によりスイッチを切り替え、レジスタ７２、レジスタ７３、レジスタ７４のうちいずれかのアドレスバスとメモリ基板８０５のアドレスバスとを電気的に接続できるようになっている。

このような状態において、制御ＣＰＵのうちのいずれかがＲＯＭ７１のデータを読み出す場合、はじめにセレクタ８３０にスイッチ切替要求信号を出力し、次に、ＲＯＭ読み出し処理を実行する。ここで、他の制御ＣＰＵから同時にスイッチ切替要求がない場合は、セレクタ８３０は要求のあった制御ＣＰＵのアドレスバスとメモリ基板８０５上ＲＯＭ７１のアドレスバス間のスイッチをＯＮする。一方、他の制御ＣＰＵから同時にスイッチ切替要求があった場合、セレクタ８３０は要求のあった制御ＣＰＵのうちいずれかのアドレスバスとメモリ基板８０５上ＲＯＭ７１のアドレスバス間のスイッチをＯＮする。このような排他制御を行うことにより、制御ＣＰＵからのスイッチ切替要求を調整し、択一的にスイッチを制御することができるようになる。

このような構成とすることにより、本構成と比較し、制御ＣＰＵの直接的なスイッチ制御が可能となるため、制御器８２２による複雑なスイッチ切替え制御が不要となるばかりでなく、制御ＣＰＵ間全体のアクセス頻度が低い場合は、高速なＲＯＭ７１へのアクセスが可能となる。

また、第一〜第七の実施形態におけるＲＯＭは、１６ｂｉｔ又は３２ｂｉｔのデータバス幅のものを使用しているが、こられのデータバス幅に限定されるものではなく、その他のデータバス幅のＲＯＭを使用してもよい。

また、第一〜第七の実施形態におけるメモリ基板に搭載されているＲＯＭの数は１又は２であるが、これらの数に限定されるものではなく、３以上搭載されていてもよい。なお、メモリ基板に搭載されているＲＯＭの数の合計はおおよそ８以下であることが望ましいが、この限りではない。

また、第一〜第七の実施形態における音声制御ＬＳＩ、表示制御ＬＳＩ、音声・表示兼用制御ＣＰＵ、音声・表示兼用制御ＬＳＩのデータバス幅は１６ｂｉｔ、３２ｂｉｔ、６４ｂｉｔ等となっているが、これらのデータバス幅に限定されるものではなく、その他の値であってもよい。

また、第二〜第七の実施形態において、音声制御ＬＳＩ、表示制御ＬＳＩ等のデータバス幅とＲＯＭのデータバス幅とが「Ａ＝Ｂ＋Ｂ」の関係となっているが、この関係に限定されるものではなく、「Ｂ」とは異なる数「Ｃ」「Ｄ」「Ｅ」により「Ａ＝Ｃ＋Ｄ」「Ａ＝Ｅ＋Ｅ＋Ｅ」等の関係である場合であってもよい。

また、第七の実施形態において、制御ＣＰＵは音声制御ＣＰＵ、電飾制御ＣＰＵ、及び表示制御ＣＰＵとから構成されているが、この構成に限定されるものではなく、この中のうちいずれか２種類のＣＰＵからなる構成であってもよいし、新たなＣＰＵ追加により４種類のＣＰＵからなる構成であってもよい。

本発明の遊技機用制御装置及び遊技機は、パチンコ機に限られず、パチコン機、パチスロ機等の各種遊技機に適用可能である。

パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図である。 パチンコ機１の正面図である。 パチンコ機１の電気的構成を示すブロック図である。 第一の実施形態における演出制御装置３５の詳細を示すブロック図である。 第一の実施形態における音声・表示兼用制御ＣＰＵ２０４のＲＯＭ読み出し処理のフローチャートである。 第二の実施形態における演出制御装置３５の詳細を示すブロック図である。 第二の実施形態における音声・表示兼用制御ＣＰＵ３０１のＲＯＭ読み出し処理のフローチャートである。 第三の実施形態における演出制御装置３５の詳細を示すブロック図である。 第三の実施形態における音声制御ＬＳＩ４０１のＲＯＭ読み出し処理のフローチャートである。 第三の実施形態における表示制御ＬＳＩ４０４のＲＯＭ読み出し処理のフローチャートである。 第三の実施形態の変形例における演出制御装置３５の詳細を示すブロック図である。 第三の実施形態の変形例における演出制御装置３５の詳細を示すブロック図である。 第四の実施形態における演出制御装置３５の詳細を示すブロック図である。 第四の実施形態における表示制御ＬＳＩ５０４のＲＯＭ読み出し処理のフローチャートである。 第四の実施形態における音声制御ＬＳＩ５０２のＲＯＭ読み出し処理のフローチャートである。 第四の実施形態の変形例における演出制御装置３５の詳細を示すブロック図である。 第五の実施形態における演出制御装置３５の詳細を示すブロック図である。 第五の実施形態における表示制御ＬＳＩ６０４のＲＯＭ読み出し処理のフローチャートである。 第五の実施形態における音声制御ＬＳＩ６０２のＲＯＭ読み出し処理のフローチャートである。 第六の実施形態における演出制御装置３５の詳細を示すブロック図である。 第六の実施形態における表示制御ＬＳＩ７０４のＲＯＭ読み出し処理のフローチャートである。 第六の実施形態における音声制御ＬＳＩ７０２のＲＯＭ読み出し処理のフローチャートである。 第七の実施形態における演出制御装置３５の詳細を示すブロック図である。 第七の実施形態におけるチップセレクト信号９０１、アドレス９０２、及びデータ９０３のタイムチャート図である。 第七の実施形態における音声・電飾・表示制御ＬＳＩ８０４のＲＯＭ読み出し処理のフローチャートである。 第七の実施形態における制御器８２２の動作フローチャートである。 第七の実施形態の変形例における演出制御装置３５の詳細を示すブロック図である。

１ パチンコ機
３５ 演出制御装置
３６ 液晶表示装置
４１ 主基板
４３ 副制御基板
５８ サブ統合基板
２０４，３０１ 音声・表示兼用制御ＣＰＵ
４０２，５０２，６０２，７０２ 音声制御ＬＳＩ
４０４，５０４，６０４，７０４ 表示制御ＬＳＩ
８０４ 音声・電飾・表示制御ＬＳＩ
２１０，２１１，３１０，３１１，３１２，３１３，３１４，３１５，４１０，４１１，４１２，４１３，４４１，４７２，４７３，４７４、５１０，５１２，５１１，５１３，５３２、５３３、６１１，６１２，６１３，６１４，６１５，６１６、７１１，７１２，７１３，７１４，７１５，７１６，７１７，７１８，８１１，８１２ コネクタ
２２３，２２４，３２２，３２３，４３２，４２２，４２３，４６１、４６２、４６３、４８４、４８６、５２１，５２２，５４３、５４４、５４５、５５３、５５４、５５５、６２４，６２６，７２２，７２４，７２５ データバス
２０５、３０２，３０３，４０５，４０６，４４０、４７０、５０５，５０６、５３１、６０５，６０６，６０７，７０５，７０６，８０５ メモリ基板
２０１，２１１，３０１，３１１，４７１、７０７ 中継基板

Claims (5)

1. 遊技機の遊技の制御を司る主制御基板と、
   前記主制御基板から送信される信号を受けて報知制御を行うコントローラユニットを少なくとも１つ備えた副制御基板と、
   前記報知制御にて使用される報知態様を制御するデータが記憶されたメモリを有し、前記副制御基板に脱着可能に取り付けられる、少なくとも１つのメモリ基板と、
   前記副制御基板と、複数の前記メモリ基板とを接続する中継基板とを有する遊技機用制御基板を備えた遊技機用制御装置であって、
   前記副制御基板は、
   前記中継基板を接続するコネクタを備え、且つ、複数の前記コネクタから延びるデータバスを並列に前記コントローラユニットへ接続し、
   前記メモリ基板は、
   第１の前記報知態様を制御するデータ及び第２の前記報知態様を制御するデータの少なくとも１つが記憶されたメモリを有し、
   前記中継基板は、
   前記コントローラユニットから延びるアドレスバスに含まれるチップセレクト信号によって、前記メモリ基板が備えるメモリのうちいずれか一つのアドレスバスのみを有効とするデコーダ回路を備え、前記デコーダ回路によって有効とされた前記アドレスバスに接続された前記メモリと前記副制御基板とを接続することを特徴とする遊技機用制御装置。
2. 前記複数のコネクタと前記コントローラユニットとを接続する前記データバスのバス幅であるデータバス幅の合計が、前記コントローラユニットのデータバス幅と等しいことを特徴とする請求項１に記載の遊技機用制御装置。
3. 前記副制御基板は、前記コントローラユニットを少なくとも１つ備える報知制御別副制御基板と、前記報知制御別副制御基板を接続するコネクタを備えることを特徴とする請求項１又は２に記載の遊技機用制御装置。
4. 前記第１の報知態様が音声であり、前記第２の報知態様が映像であることを特徴とする請求項１乃至３のいずれかに記載の遊技機用制御装置。
5. 請求項１乃至４のいずれかに記載の遊技機用制御装置を備えた事を特徴とする遊技機。

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