JP5083754B2 - 遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機 - Google Patents

Description

本発明は、遊技機の演出を行う遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機に関する。

従来、液晶表示装置やスピーカ、電飾ランプ等を用いて、遊技内容に同期した様々な演出を行う遊技機が知られている。例えば、遊技機の一形態であるパチンコ機では、遊技盤上に設けられた特定の入賞口へ遊技球が入賞すると、液晶表示装置に表示されている複数の図柄を変動させると共に、この図柄の変動に合わせて音や光を発生させることで、遊技者の興趣を惹き付けている。そして、所定時間後に停止する複数の図柄が「大当たり」の組み合わせとなれば、遊技者が多数の遊技球を取得可能な「大当たり状態」へ移行し、大入賞口の開閉部材が開放されて遊技球の入賞が可能な状態となる。また、スロットマシンにおいても、遊技者を楽しませるために画像や音等を用いるものが多数提案されている。

そして、遊技機の背面側又は内部に、これらの様々な動作を制御するための制御装置が備えられている。ここで、遊技機が行う動作は遊技機の種類によって異なるため、制御装置は遊技機の種類に応じて個々に作成しなければならなかった。よって、遊技機の製造コストを削減することが困難であった。

そこで、複数種類の遊技機に対して共通に使用できる遊技制御基板と、遊技機の種類毎に固有の情報を記憶するメモリ基板（ＲＯＭ基板）とを別々に作成し、これらが相互に接続されることで制御装置全体が構成された遊技機が提案されている（例えば、特許文献１参照）。この遊技機によると、古い遊技機の部品を利用して新しい遊技機を製造する場合、共通に使用できる遊技制御基板はそのまま使用することができ、遊技機の種類毎に固有のメモリ基板のみを交換すればよい。具体的には、液晶表示装置の表示を制御する液晶表示制御装置に関して、液晶表示装置へ画像信号を出力するコントローラ等を備えた演出制御基板と、当該演出制御基板に着脱可能に設けられ、遊技機の種類毎に異なる画像データを記憶したメモリ基板とを別々に作成する。このように構成することで、新しい種類の遊技機を製造する場合にはメモリ基板を交換するだけでよく、液晶表示制御装置自体を新たに作成する必要が無くなる。従って、遊技機の製造コストを削減することができる。

また、最近では、制御装置によって行われる演出をいかに変化の富んだ面白みのある演出にするか、いかに美しい映像や音を出力するか等の努力がなされている。これに伴い、データバス幅がより大きい高性能のコントローラを遊技制御基板に搭載することが行われている。例えば、演出制御基板に搭載させるコントローラを３２ビットのデータバス幅のものから６４ビットのデータバス幅のものに変更すると共に、演出制御基板に接続するメモリ基板も合わせてデータバス幅が６４ビットのものに変更することで、処理の高速化及び高性能化を実現している。
特開２００１−６２１２０号公報

しかしながら、このような従来の遊技機では、遊技制御基板に搭載されるコントローラのデータバス幅を大きいものに変更すると、これに合わせてメモリ基板のデータバス幅も大きくしなければならなかった。従って、データバス幅変更前のメモリ基板の在庫が多数残っている場合であっても、データバス幅変更後の遊技制御基板に接続することができなかったため、在庫が無駄になってしまうという問題点があった。また、データバス幅を変換する回路を用いることで、データバス幅が異なる複数の基板を相互に接続する場合には、変換回路を備えた中継基板等を新たに作成する必要があるため、コストの削減が困難であるという問題点もあった。

本発明は上記課題を解決するためになされたものであり、データバス幅が異なる遊技制御基板とメモリ基板とを簡易な構成で接続することができる遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供することを目的とする。

上記目的を達成するために、請求項１に記載の遊技機用制御装置は、遊技の制御を司る主制御基板と、アドレスバスに接続されたコントローラを有し、前記主制御基板から送信される信号を受けて演出の制御を行う副制御基板と、データが記憶されたメモリを有し、前記副制御基板に着脱可能に取り付けられるメモリ基板とを備えた遊技機用制御装置であって、前記副制御基板は、コネクタを複数備え、且つ、複数の前記コネクタから延びるデータバスを並列に前記コントローラへ接続し、前記遊技機用制御装置は、前記副制御基板の前記コネクタと複数の前記メモリ基板とを接続する中継基板をさらに備え、前記中継基板は、前記コネクタに接続する複数の前記メモリ基板のいずれかを、前記アドレスバスにより入力されるアドレス信号によって選択するデコード回路を備え、前記デコード回路によって選択された前記メモリ基板を前記コントローラに接続することを特徴とする。

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の構成に加え、複数の前記コネクタと前記コントローラとを接続する前記データバスのデータバス幅の合計が、前記コントローラのデータバス幅と等しいことを特徴とする。

また、本発明の請求項３に記載の遊技機は、請求項１又は２に記載の遊技機用制御装置を備えている。

請求項１に記載の遊技機用制御装置によると、副制御基板はコネクタを複数備え、このコネクタから延びるデータバスを並列にコントローラへ接続しているため、中継基板を介してコネクタにメモリ基板を接続することで、複数のメモリ基板がコントローラへ並列に接続される。これにより、データバス幅を変換する回路等の高価な部材を用いることなく、データバス幅がコントローラよりも小さい複数のメモリ基板を用いて遊技機用制御装置を構成することができる。従って、１つのメモリ基板を、データバス幅が異なる複数種類の副制御基板に対して接続することができるため、製造コストを削減することができる。
また、遊技機用制御装置は、副制御基板のコネクタと複数のメモリ基板とを接続する中継基板を備えたため、この中継基板を用いることで、１つのコネクタに複数のメモリ基板を接続することができる。従って、コネクタの数よりも多くのメモリ基板を副制御基板に接続することができ、記憶容量の増加を容易に行うことができる。また、副制御基板のコネクタのデータバス幅よりもデータバス幅が小さいメモリ基板を使用して、遊技機用制御装置を構成することもできる。

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の効果に加え、コネクタとコントローラとを接続する複数のデータバスのデータバス幅の合計が、コントローラのデータバス幅と等しいため、データバス幅がより大きいコントローラのデータバス幅の性能で各種制御を行うことができる。

また、本発明の請求項３に記載の遊技機は、請求項１又は２に記載の発明と同様の作用効果を奏することができる。

以下、本発明の第一の実施形態である演出制御装置３５を備えたパチンコ機１について、図面を参照して説明する。まず、図１及び図２を参照して、パチンコ機１の機械的構成について説明する。図１は、パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図であり、図２は、パチンコ機１の正面図である。尚、以下の説明において、図２の紙面手前側を「パチンコ機１の正面側」、紙面奥行き側を「パチンコ機１の背面側」とする。

はじめに、パチンコ機１の概略構成について説明する。図１に示すように、パチンコ機１は、遊技場の島設備（図示外）に配設され、パチンコ機１の本体を支持する正面視略長方形状の外枠１２を備えている。外枠１２は、パチンコ機１の本体を支持し、遊技場の島設備（図示外）に取り付けられる枠部材である。そして、この外枠１２の外枠左柱部１２ａ近傍に、中枠１３の左柱部近傍が軸支されるようになっている。

この中枠１３は、正面視略長方形状の金属製のアングル部材からなる。この中枠１３の左柱部が、上ヒンジ２２及び下ヒンジ２１を介して外枠１２の外枠左柱部１２ａ近傍に軸支されることにより、中枠１３が外枠１２に対して略水平方向に回動可能（開閉可能）となっている。そして、中枠１３の上半分には遊技盤２が配設されている。さらに、中枠１３の正面側における遊技盤２の下方には、発射機に遊技球を供給し、且つ賞品球を受け入れる上皿５が設けられており、上皿５の直下には、賞品球を受ける下皿６が設けられている。当該下皿６の右側には、発射機による遊技球の発射を調節する発射ハンドル７が設けられている。また、当該遊技盤２の正面側には、正面視略矩形状の表枠１４が設けられている。

また、パチンコ機１の中枠１３の背面側にはセンターカバー２７が設けられており、当該パチンコ機１を構成する各部を制御するための後述する主基板４１、サブ統合基板５８、電源基板４２、演出制御装置３５等の多数の制御装置（図３参照）を保護している。本発明では、この演出制御装置３５の構造に特徴を有するが、詳細は後述する。また、センターカバー２７の下方には下部カバー２８が設けられており、パチンコ機１を動作させるための様々な部品が保護されている。さらに、センターカバー２７の上方には、遊技機設置島から供給される遊技球を貯留する遊技球タンク２９が設けられている。

次に、表枠１４について説明する。図２に示すように、表枠１４は正面視略長方形状であり、遊技盤２の遊技領域４を前側から視認し得るように、略中央に開口部が開設されている。この開口部には透明版であるガラス窓２３（図１参照）が嵌め込まれており、当該ガラス窓２３を介して遊技領域４を視認可能となっている。そして、表枠１４の表枠左側端部１４ａ（図１参照）が中枠１３の左柱部の近傍に軸支されることにより、表枠１４が中枠１３に対して略水平方向に回動可能（開閉可能）となっている。また、表枠１４の左上部にはスピーカ３２が、右上部にはスピーカ３３がそれぞれ配設されており、２つのスピーカ３２，３３は配線によってサブ統合基板５８（図３参照）に接続されている。そして、スピーカ３２，３３からはサブ統合基板５８の制御によって様々な音が発生する。また、表枠１４の前面には演出用の電飾ランプが多数設けられている。

次に、遊技盤２について説明する。発射ハンドル７の操作により、発射手段である発射機（図示外）から発射された遊技球が遊技盤２及びガラス窓２３によって形成された空間を流下する。この遊技盤２は、中枠１３の裏面側に固定された遊技盤固定枠の遊技盤用開口部（図示外）の正面側に支持され、ガラス窓２３を略中央に保持した表枠１４によって保護されている。図１に示すように、遊技盤２の正面には、外レール３に囲まれ、発射手段によって発射された遊技球が流下する正面視略円形状の遊技領域４が設けられている。

そして、図２に示すように、この遊技領域４の略中央には、液晶表示装置３６や各種ランプ及びＬＥＤを備えた図柄表示装置８が設けられている。また、この図柄表示装置８の下側には特別図柄始動電動役物１５が設けられており、当該特別図柄始動電動役物１５の左右には普通図柄始動ゲート１９，２０がそれぞれ配設されている。そして、普通図柄始動ゲート１９の左方には普通入賞口１０が、普通図柄始動ゲート２０の右方には普通入賞口１１が設けられている。さらに、特別図柄始動電動役物１５の下方には大入賞口１６が設けられており、当該大入賞口１６の下方には、何れの入賞口にも入賞しなかった遊技球が回収されるアウト口３０が設けられている。

次に、図柄表示装置８について説明する。図２に示すように、図柄表示装置８の下部には４つのＬＥＤから構成される特別図柄記憶数表示ＬＥＤ６０が設けられており、その右隣には、２つの７セグメントＬＥＤから構成される特別図柄表示部２５が設けられている。また、図柄表示装置８の上部には４つのＬＥＤから構成される普通図柄記憶数表示ＬＥＤ５９が設けられており、その上方には普通図柄表示部２４が設けられている。そして、図柄表示装置８は、中央に液晶表示装置３６を備えている。この液晶表示装置３６には動画やメッセージ等様々な映像が表示されるが、特に大当たり判定の結果を報知するために、３つのデモ図柄を表示する。そして、このデモ図柄には、遊技者の目を惹くように特別図柄表示部２５に表示される特別図柄よりも大きい図柄が用いられている。

次に、図３を参照して、パチンコ機１の電気的構成について説明する。図３は、パチンコ機１の電気的構成を示すブロック図である。図３に示すように、制御部４０は、主に主基板４１、電源基板４２、演出制御装置３５、払出制御基板４５、電飾基板４６、中間基板４７及びサブ統合基板５８から構成されている。そして、演出制御装置３５は、演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。この制御部４０は、パチンコ機１の裏側（背面側）に設けられており、センターカバー２７（図１参照）によって保護されている。

はじめに、主基板４１について説明する。パチンコ機１の主制御を司る主基板４１には、プログラムに従って各種の処理を行う主基板ＣＰＵユニット５０が設けられている。この主基板ＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１と、演算処理中に発生するデータの値等を一時的に記憶するＲＡＭ５２と、制御プログラム、各種データの初期値、他の基板への指示を行うコマンド等を記憶したＲＯＭ５３とが設けられており、これらは１つのＬＳＩとして一体にモールディングされている。また、ＣＰＵユニット５０には割込信号発生回路５７が接続されており、ＣＰＵ５１は、この割込信号発生回路５７から割込信号が入力される毎に、ＲＯＭ５３に記憶されている制御プログラムを実行する。

また、主基板４１にはＩ／Ｏインタフェイス５４が設けられており、サブ統合基板５８、払出制御基板４５、中間基板４７等のサブ基板、及び特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２が接続されている。また、主基板４１のＩ／Ｏインタフェイス５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。

次いで、払出制御基板４５及び中間基板４７について説明する。払出制御基板４５には、ＣＰＵ４５ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭが内蔵されており、賞品球払出装置４９に接続されている。そして、主基板４１から送信されるコマンドに従って、賞品球払出装置４９の制御を行う。また、中間基板４７には、大入賞口１６の開閉部材を開放・閉鎖する大入賞口開放ソレノイド７０、特別図柄始動電動役物１５の開閉部材を開放・閉鎖する電動役物開放ソレノイド７１、普通図柄始動ゲート１９，２０を通過した遊技球を検出する普通図柄作動スイッチ７３，７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、普通入賞口１０，１１に入賞した遊技球を検出するための入賞口スイッチ７６，７７、４個のＬＥＤから構成された普通図柄記憶数表示ＬＥＤ５９及び特別図柄記憶数表示ＬＥＤ６０、１つのＬＥＤで構成された普通図柄表示部２４、２つの７セグメントＬＥＤから構成された特別図柄表示部２５が接続されている。そして、中間基板４７は、スイッチやソレノイドの配線の中継と、主基板４１から直接制御を受ける表示部等への中継とを行っている。

次いで、サブ統合基板５８及び電飾基板４６について説明する。サブ統合基板５８には、ＣＰＵ５８１、ＲＡＭ５８２、及びＲＯＭ５８３が設けられており、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３に接続されている。そして、主基板４１から送信されるコマンドに従って、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３の総合的な制御を行っている。また、電飾基板４６はＣＰＵ４６ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭを内蔵し、電飾ランプ６３の制御を行っている。

次いで、演出制御装置３５について説明する。演出制御装置３５は、演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。そして、演出制御基板４３は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有し、サブ統合基板５８から受信するコマンドに従って表示制御データを出力する表示制御ユニット４８と、当該表示制御ユニット４８から入力される信号に従って液晶表示装置３６に画像信号を出力する画像表示プロセッサ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｃｃｏｒ、以下「ＶＤＰ」という。）８０とを備えている。また、演出制御基板４３には、１ＧＢのＲＯＭ１２１，１２２を備えた２ＧＢの第一メモリ基板１２０と、１ＧＢのＲＯＭ１３１，１３２を備えた２ＧＢの第二メモリ基板１３０とが接続されている。そして、ＶＤＰ８０は、表示制御ユニット４８から入力される表示制御データに応じて、２つのメモリ基板１２０，１３０の複数のＲＯＭに記憶されている画像生成データの中から必要なデータを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２（図４参照）に展開して一時的に記憶させ、表示制御データに応じて液晶表示装置３６へ出力する。

次に、図４を参照して、本発明の要部である演出制御基板４３、第一メモリ基板１２０、及び第二メモリ基板１３０の詳細について説明する。図４は、第一の実施形態の演出制御装置３５の詳細を示すブロック図である。尚、図４ではデータバス及びアドレスバスを１本の線で表現しているが、実際は複数の信号線からなる。そして、説明の簡略化のため、以下でも同様に複数の信号線を１本の線で表現するものとする。

まず、演出制御基板４３について説明する。演出制御基板４３は、表示制御ユニット４８、ＶＤＰ８０、発振器８１、及びＶＲＡＭ８２から構成されている。そして、表示制御ユニット４８は、表示制御ＣＰＵ９１、表示制御ＲＡＭ９２、表示制御ＲＯＭ９３からなる。表示制御ＲＯＭ９３は、液晶表示装置３６の表示制御プログラムや、画像の表示態様を制御するデータ等を記憶しており、表示制御ＣＰＵ９１へ信号やデータを送信する。また、表示制御ＲＡＭ９２も同様に表示制御ＣＰＵ９１へ接続されており、各種カウンタ、フラグ、データ、信号等が一時的に記憶される。

また、表示制御ＣＰＵ９１は、サブ統合基板５８から液晶表示装置３６の表示態様を制御するコマンドを受信し、受信した制御コマンドに基づいて画像の表示態様を選定する。そして、選定した表示態様を表示させるための表示制御データを、接続されているＶＤＰ８０へ送信する。発振器８１は一定のドットクロック周波数を発振しており、ＶＤＰ８０へ接続されている。

また、ＶＤＰ８０はデータバス幅が６４ビットであり、発振器８１により発振されたドットクロック周波数を基準として、映像表示のタイミングを取るために必要な同期信号を液晶表示装置３６へ送信する。そして、表示制御ＣＰＵ９１から送信された表示制御データに応じて、後述するメモリ基板１２０，１３０内のＲＯＭから必要な画像生成データを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２に展開して一時的に記憶させ、表示制御データに応じてＶＲＡＭ８２から画像データ読み出し、同期信号に合わせて液晶表示装置３６へ送信する。また、ＶＤＰ８０には、レジスタ等をチェックするためのＬＳＩが内蔵されている。

次いで、演出制御基板４３のデータバス８６，８７、及びアドレスバス８８，８９について説明する。演出制御基板４３で使用されているＶＤＰ８０のデータバス幅は６４ビットである。ここで、第一の実施形態の演出制御基板４３では、この６４ビットのＶＤＰ８０に３２ビットのメモリ基板１２０，１３０を接続するために、２つのコネクタ８４，８５が設けられている。そして、ＶＤＰ８０とコネクタ８４とは３２ビットのデータバス８６によって接続されており、ＶＤＰ８０とコネクタ８５との間も同様に３２ビットのデータバス８７によって接続されている。そして、コネクタ８４からＶＤＰ８０へ接続されているデータバス８６のデータバス幅（３２ビット）と、コネクタ８５からＶＤＰ８０へ接続されているデータバス８７のデータバス幅（３２ビット）との合計が、ＶＤＰ８０のデータバス幅（６４ビット）に等しくなっている。

次いで、第一メモリ基板１２０及び第二メモリ基板１３０について説明する。第一メモリ基板１２０には、３２ビットのＲＯＭ１２１，１２２と、デコード回路１２４とが設けられており、コネクタ１２９により他の基板に接続される。デコード回路１２４は、アドレスバス１２６の一部であるデコード回路入力線１２３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１２１，１２２の内の１つを選択するための回路である。そして、デコード回路１２４とＲＯＭ１２１とはチップセレクト信号線１２７により接続されており、デコード回路１２４とＲＯＭ１２２との間も同様にチップセレクト信号線１２８により接続されている。また、アドレスバス１２６がコネクタ１２９からＲＯＭ１２１，１２２へ接続されると共に、データバス幅３２ビットのデータバス１２５が、コネクタ１２９からＲＯＭ１２１，１２２へ接続されている。

また、第二メモリ基板１３０も、第一メモリ基板１２０と同様に、３２ビットのＲＯＭ１３１，１３２とデコード回路１３４とを有し、コネクタ１３９により他の基板に接続される。そして、デコード回路入力線１３３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１３１，１３２の内の一方がデコード回路１３４により選択されると共に、チップセレクト信号線１３７，１３８が、デコード回路１３４とＲＯＭ１３１，１３２との間にそれぞれ接続されている。また、コネクタ１２９及びＲＯＭ１３１，１３２は、３２ビットのデータバス１３５と、アドレスバス１３６とにより接続されている。

尚、第一メモリ基板１２０に設けられているＲＯＭ１２１，１２２、及び第二メモリ基板１３０に設けられているＲＯＭ１３１，１３２は、いずれも電気的書き換えが可能なフラッシュＲＯＭである。従って、古い遊技機の部品を利用して新しい種類の遊技機を製造する際に、ＲＯＭ１２１，１２２、及びＲＯＭ１３１，１３２の内容を書き換えて用いることで、コストの削減を行うことができる。

このような構成の演出制御装置３５によると、データバス幅が６４ビットであるＶＤＰ８０と、データバス幅が３２ビットである２つのメモリ基板１２０，１３０とを、簡易な構成で接続することができる。従って、３２ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに作成する必要がなく、３２ビットである２つのメモリ基板１２０，１３０を演出制御基板４３に接続することで演出制御装置３５を構成することができる。また、３２ビットのメモリ基板は、３２ビットのＶＤＰ、及び６４ビットのＶＤＰ８０のいずれにも接続させることができる。従って、メモリ基板の共通化を実現でき、製造コストを削減することができる。

また、データバス幅を変換する回路を用いることで、データバス幅が異なるＶＤＰ８０とメモリ基板とを相互に接続する場合には、変換回路を備えた中継基板等を新たに作成する必要があり、コストを要する。しかし、本発明によると、安価な部材を用いた簡易な構成でメモリ基板の共通化を実現することができる。

尚、第一の実施形態における主基板が本発明の「主制御基板」に相当し、ＶＤＰ８０が「コントローラ」に相当する。また、演出制御基板４３が「副制御基板」に相当する。

次に、本発明の第二の実施形態の演出制御装置２３５について、図５を参照して説明する。図５は、第二の実施形態の演出制御装置２３５の詳細を示すブロック図である。尚、第二の実施形態である演出制御装置２３５では、第一の実施形態の演出制御装置３５とは異なり、演出制御基板４３に対して４つのメモリ基板２２０，２３０，２４０，２５０が、２つの中継基板２０１，２１１を介して接続されている。また、第二の実施形態であるパチンコ機の構成要素は、演出制御装置２３５に中継基板２０１，２１１が設けられている点、及びメモリ基板２２０，２３０，２４０，２５０に並列に２つずつ搭載されているＲＯＭの容量が８ビットであり、メモリ基板にデコード回路が設けられていない点以外は、第一の実施形態であるパチンコ機１と同じである。よって、パチンコ機１と共通する構成要素については同一の符号を付し、図１及び図２に示す機械的構成の説明、及び図３に示す電気的構成の説明についてはこれを省略又は簡略化するものとする。

まず、メモリ基板２２０，２３０，２４０，２５０について説明する。メモリ基板２２０には、８ビットのＲＯＭ２２１，２２２が並列に設けられている。これにより、第一の実施形態のメモリ基板１２０，１３０とは異なり、２つのＲＯＭ２２１，２２２の一方を選択するためのデコード回路を設けずに、データバス幅が１６ビットのメモリ基板を構成している。このＲＯＭ２２１，２２２とコネクタ２２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板２２０はコネクタ２２９により他の基板に接続される。尚、メモリ基板２３０にはＲＯＭ２３１，２３２、及びコネクタ２３９が、メモリ基板２４０にはＲＯＭ２４１，２４２、及びコネクタ２４９が、メモリ基板２５０にはＲＯＭ２５１，２５２、及びコネクタ２５９が、メモリ基板２２０と同様に設けられている。

次いで、中継基板２０１，２１１について説明する。中継基板２０１には、演出制御基板４３のコネクタに接続されるコネクタ２０９と、メモリ基板のコネクタに接続される２つのコネクタ２０７，２０８とが設けられている。そして、コネクタ２０９から延びるデータバス幅３２ビットのデータバス２０３は、中継基板２０１の内部で分岐し、コネクタ２０７，２０８へ接続されている。同様に、コネクタ２０９から延びるアドレスバス２０４も分岐して、コネクタ２０７，２０８へ接続されている。これにより、１６ビットであるメモリ基板２２０及びメモリ基板２３０を演出制御基板４３へ接続することを可能にしている。尚、中継基板２１１にも、中継基板２０１と同様に３つのコネクタ２１７〜２１９が設けられている。そして、メモリ基板２４０及びメモリ基板２５０を、データバス２１３及びアドレスバス２１４により演出制御基板４３へ接続する。

このような構成の演出制御装置２３５によると、２つの中継基板２０１，２１１を用いることで、データバス幅が１６ビットである４つのメモリ基板２２０，２３０，２４０，２５０を、データバス幅が６４ビットであるＶＤＰ８０に接続することができる。すなわち、演出制御基板４３のコネクタ８４，８５のデータバス８６，８７（３２ビット）よりもデータバス幅が小さいメモリ基板を使用して演出制御装置２３５を構成することができる。従って、１６ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに作成する必要がなく、１６ビットのメモリ基板２２０，２３０，２４０，２５０をそのまま使用することができる。

また、演出制御装置２３５では、４つのメモリ基板２２０，２３０，２４０，２５０に設けられているコネクタ２２９，２３９，２４９，２５９は、中継基板２０１，２１１のコネクタ２０７，２０８，２１７，２１８及び演出制御基板４３のコネクタ８４，８５の全てに接続できる構造となっている。これにより、メモリ基板と演出制御基板との接続の自由度を向上させている。

次に、本発明の第三の実施形態である演出制御装置３３５について、図６を参照して説明する。図６は、第三の実施形態の演出制御装置３３５の詳細を示すブロック図である。尚、第三の実施形態である演出制御装置３３５では、第二の実施形態とは異なり、４つのメモリ基板３２０，３３０，３４０，３５０に並列に２つずつ設けられているＲＯＭのデータバス幅が１６ビットであり、中継基板３０１，３１１にデコード回路３０５，３１５が設けられている。尚、第一及び第二の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

まず、メモリ基板３２０，３３０，３４０，３５０について説明する。メモリ基板３２０には、１６ビットのＲＯＭ３２１，３２２が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。このＲＯＭ３２１，３２２とコネクタ３２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板３２０はこのコネクタ３２９により他の基板に接続される。尚、メモリ基板３３０にはＲＯＭ３３１，３３２、及びコネクタ３３９が、メモリ基板３４０にはＲＯＭ３４１，３４２、及びコネクタ３４９が、メモリ基板３５０にはＲＯＭ３５１，３５２、及びコネクタ３５９が、メモリ基板３２０と同様に設けられている。

次いで、中継基板３０１，３１１について説明する。中継基板３０１には、演出制御基板４３のコネクタに接続されるコネクタ３０９と、メモリ基板のコネクタに接続される２つのコネクタ３０７，３０８とが設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、共にデータバス幅が３２ビットのデータバス３０３によって接続されている。また、中継基板３０１には、２つのメモリ基板３２０，３３０の内のいずれか一方を選択するための回路であるデコード回路３０５が設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、このデコード回路３０５を介してアドレスバス３０４により接続されており、デコード回路３０５は一方のメモリ基板を選択する信号を生成して出力する。これにより、３２ビットである２つのメモリ基板３２０，３３０を演出制御基板４３へ接続することを可能にしている。尚、中継基板３１１にも、中継基板３０１と同様に３つのコネクタ３１７〜３１９及びデコード回路３１５が設けられている。そして、メモリ基板３４０及びメモリ基板３５０を、データバス３１３及びアドレスバス３１４により演出制御基板４３へ接続する。

このような構成の演出制御装置３３５によると、ＶＤＰ８０のデータバス幅とは異なるデータバス幅のメモリ基板を演出制御基板４３に接続できる。これに加えて、中継基板３０１，３１１にデコード回路３０５，３１５が設けられているため、中継基板３０１，３１１に設けられた全てのコネクタのデータバス幅が同一となる。従って、演出制御基板４３のコネクタ８４，８５のデータバス幅とメモリ基板のデータバス幅とが同じである場合でも、演出制御基板４３のコネクタの数よりも多い数のメモリ基板を使用して演出制御装置３３５を構成することができる。また、演出制御装置３３５では、４つのメモリ基板３２０，３３０，３４０，３５０に設けられているコネクタ３２９，３３９，３４９，３５９は、中継基板３０１，３１１のコネクタ３０７，３０８，３１７，３１８及び演出制御基板４３のコネクタ８４，８５の全てに接続できる構造となっている。よって、メモリ基板２つを直接演出制御基板４３へ接続することもできるし、中継基板３０１，３１１を介することでより多くのメモリ基板を演出制御基板４３へ接続することもできる。

次に、本発明の第四の実施形態である演出制御装置４３５について、図７を参照して説明する。図７は、第四の実施形態の演出制御装置４３５の詳細を示すブロック図である。尚、第四の実施形態である演出制御装置４３５では、第一〜第三の実施形態とは異なり、演出制御基板４４３にデコード回路４９０が設けられている。尚、第一〜第三の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

まず、メモリ基板４２０，４３０，４４０について説明する。メモリ基板４２０には、８ビットのＲＯＭ４２１〜４２４が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。そして、このＲＯＭ４２１〜４２４とコネクタ４２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板４２０はこの３２ビットのコネクタ４２９により他の基板に接続される。また、メモリ基板４３０には１６ビットのＲＯＭ４３１，４３２、及びコネクタ４３９が、メモリ基板４４０には１６ビットのＲＯＭ４４１，４４２、及びコネクタ４４９がそれぞれ設けられており、データバス幅が３２ビットのメモリ基板を構成している。このように、メモリ基板に搭載されるＲＯＭの個数は適宜変更が可能である。

次いで、演出制御基板４４３について説明する。第二の実施形態の演出制御基板４４３は、第一〜第三の実施形態の演出制御基板４３と異なり、３つのコネクタ４８３〜４８５とデコード回路４９０とを備えている。そして、ＶＤＰ８０とコネクタ４８４，４８５との間は、デコード回路４９０を介してアドレスバス４８９により接続されている。そして、ＶＤＰ８０とコネクタ４８３との間はアドレスバス４８８により接続されている。また、ＶＤＰ８０は３２ビットのデータバス４８６によりコネクタ４８３へ接続されると共に、同じく３２ビットのデータバス４８７によりコネクタ４８４，４８５へ接続されている。

このような構成の演出制御装置４３５によると、ＶＤＰ８０から振り分けられたアドレスバス４８９のデータバス幅に対応するビット数のアドレスバスが、演出制御基板４４３に設けられたデコード回路４９０によってデコードされる。従って、ＶＤＰ８０のデータバス幅よりも小さいビット数のアドレスバスのメモリマップを構築することができる。すなわち、メモリ基板の選択やチャンネルの振り分けを行うデコード回路の配設位置は、メモリ基板や中継基板に限られず、演出制御基板であってもよい。

尚、本発明は、上記実施の形態に限定されることなく、様々な変形が可能であることは言うまでもない。以下、図８を参照して、第一の実施形態の変形例について説明する。図８は、変形例である演出制御装置５３５の詳細を示すブロック図である。尚、図８で示す変形例では、第一の実施形態とは異なり、表示制御ＣＰＵ５９１の制御に必要な表示制御プログラム等を記憶した２つのメモリ基板５２０，５３０を、演出制御基板５４３に対して着脱可能に設けている。尚、第一の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

図８に示すように、第一の実施形態の変形例である演出制御装置５３５は、演出制御基板５４３、第一メモリ基板１２０、第二メモリ基板１３０に加えて、演出制御基板５４３における表示制御ユニット５４８の表示制御ＣＰＵ５９１に接続される２つのメモリ基板５２０，５３０を備えている。この演出制御基板５４３には、メモリ基板５２０，５３０を接続するための２つのコネクタ９４，９５が設けられており、表示制御ＣＰＵ５９１のデータバス幅は３２ビットである。そして、コネクタ９４と表示制御ＣＰＵ５９１との間は１６ビットのデータバス、及びアドレスバス９８により接続されており、コネクタ９５と表示制御ＣＰＵ５９１との間も同様に１６ビットのデータバス、及びアドレスバス９９により接続されている。また、メモリ基板５２０には８ビットのＲＯＭ５２１，５２２が並列に設けられている。これにより、データバス幅が１６ビットのメモリ基板を構成しており、コネクタ５２９により他の基板に接続される。同様に、メモリ基板５３０も８ビットのＲＯＭ５３１，５３２と、コネクタ５３９とを備えている。

このように、本発明はＶＤＰ８０とメモリ基板とを接続する場合に限られず、ＣＰＵ等の他のＩＣとメモリ基板とを接続する場合にも適用が可能である。また、上記実施の形態では液晶表示装置３６の表示を制御する演出制御装置３５，２３５，３３５，４３５について説明したが、本発明は他の制御装置にも適用できる。例えば、サブ統合基板５８にメモリ基板を接続する場合や、電飾ランプ６３を制御するための電飾基板４６にメモリ基板を接続する場合等、ＣＰＵ等のコントローラを有する基板にメモリ基板を接続する構造の制御装置であれば、本発明を適用することができる。

また、第一〜第三の実施の形態の演出制御基板４３には、メモリ基板若しくは中継基板を接続するために２つのコネクタ８４，８５が設けられており、各コネクタからＶＤＰ８０へ３２ビットのデータバス８６，８７が接続されているが、演出制御基板４３に設けられるコネクタの数は２つに限られない。例えば、メモリ基板若しくは中継基板を接続するためのコネクタを演出制御基板４３に４つ配設し、各コネクタからＶＤＰ８０へ１６ビットのデータバスを接続することで、１６ビットのメモリ基板４つを、６４ビットのＶＤＰ８０へ接続することもできる。すなわち、第二、第三の実施形態では、演出制御基板４３に接続するメモリ基板の数を増やすために中継基板を用いているが、演出制御基板４３のコネクタの数を増やすことで、接続するメモリ基板の数を増やすこともできる。このように、接続のバリエーションは上記実施の形態に限定されるものではない。

また、上記実施の形態に示した各基板及びＩＣのデータバス幅は一例にすぎず、適宜変更が可能であることは勿論である。例えば、上記実施の形態のＶＤＰ８０のビット数は６４ビットであるが、８ビット、１６ビット、３２ビット、１２８ビット、２５６ビット等、他の値であっても本発明が適用できる。同様に、ＣＰＵ、メモリ基板、及びメモリ基板に内蔵されるＲＯＭ等に関しても、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット等、データバス幅が異なる場合であっても本発明を適用することができる。

また、メモリ基板には１個以上のＲＯＭが搭載されていればよく、搭載されるＲＯＭの個数は上記実施の形態によって限定されるものではない。例えば、第一の実施形態では、第一メモリ基板１２０及び第二メモリ基板１３０に３２ビットのＲＯＭを２つずつ搭載し、デコード回路１２４，１３４によって一方のＲＯＭを選択する信号を生成することで３２ビットのメモリ基板を構成していたが、第二の実施形態におけるメモリ基板と同様にデコード回路を設けず、１６ビットのＲＯＭ２つや８ビットのＲＯＭ４つを並列に接続することで３２ビットのメモリ基板を構成することもできるし、３２ビットのＲＯＭを１つ搭載したメモリ基板を接続させることもできる。

また、上記実施の形態では、データバスにより接続されている全てのコネクタにメモリ基板（若しくはメモリ基板が接続された中継基板）が接続されているが、少なくとも１つのコネクタにメモリ基板が接続されればよい。そして、メモリ基板が接続されていないコネクタがある場合、メモリ基板以外の他の基板を接続するためにコネクタを使用してもよい。例えば、先述した変形例である演出制御装置５３５において、表示制御ＣＰＵ５９１に接続されているコネクタ９４，９５に、電飾基板４６、払出制御基板４５、中間基板４７（図３参照）等の他の基板を接続し、コネクタ９４，９５に接続される基板に、表示制御ＣＰＵ５９１が処理を行うためのプログラム等を記憶したＲＯＭが搭載されている構成とすることもできる。すなわち、コネクタに接続されるメモリ基板には、ＲＯＭ以外の他のＩＣが搭載されていてもよいため、接続のバリエーションは上記実施の形態に限られない。また、メモリ基板に搭載されているＩＣはフラッシュＲＯＭに限られず、他の記憶媒体でもよいことは言うまでもない。

また、演出制御基板４３はその他の基板、例えば、サブ統合基板５８、主基板４１、電飾基板４６、払出制御基板４５、中間基板４７等と分離している必要は無く、いずれかの基板と一体型になっている複合ユニットであってもよい。また、第一、第三、第四の実施形態では、デコード回路がメモリ基板、中継基板、演出制御基板のいずれかに設けられているが、２つ以上の基板にデコード回路を設けてもよい。また、用途に応じて、１つの基板に２つ以上のデコード回路を設けることもできる。

本発明の遊技機用制御装置及び遊技機は、パチンコ機に限られず、パチコン機、パチスロ機等の各種遊技機に適用可能である。

パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図である。 パチンコ機１の正面図である。 パチンコ機１の電気的構成を示すブロック図である。 第一の実施形態の演出制御装置３５の詳細を示すブロック図である。 第二の実施形態の演出制御装置２３５の詳細を示すブロック図である。 第三の実施形態の演出制御装置３３５の詳細を示すブロック図である。 第四の実施形態の演出制御装置４３５の詳細を示すブロック図である。 変形例である演出制御装置５３５の詳細を示すブロック図である。

１ パチンコ機
３５，２３５，３３５，４３５，５３５ 演出制御装置
３６ 液晶表示装置
４１ 主基板
４３，４４３，５４３ 演出制御基板
５８ サブ統合基板
８０ ＶＤＰ
８４，８５ コネクタ
８６，８７ データバス
８８，８９ アドレスバス
９１，５９１ 表示制御ＣＰＵ
１２０ 第一メモリ基板
１３０ 第二メモリ基板
２０１，２１１，３０１，３１１ 中継基板
２２０，２３０，２４０，２５０，３２０，３３０，３４０，３５０，４２０，４３０，４４０，５２０，５３０ メモリ基板

Claims (3)

1. 遊技の制御を司る主制御基板と、
   アドレスバスに接続されたコントローラを有し、前記主制御基板から送信される信号を受けて演出の制御を行う副制御基板と、
   データが記憶されたメモリを有し、前記副制御基板に着脱可能に取り付けられるメモリ基板とを備えた遊技機用制御装置であって、
   前記副制御基板は、
   コネクタを複数備え、且つ、複数の前記コネクタから延びるデータバスを並列に前記コントローラへ接続し、
   前記遊技機用制御装置は、
   前記副制御基板の前記コネクタと複数の前記メモリ基板とを接続する中継基板をさらに備え、
   前記中継基板は、
   前記コネクタに接続する複数の前記メモリ基板のいずれかを、前記アドレスバスにより入力されるアドレス信号によって選択するデコード回路を備え、前記デコード回路によって選択された前記メモリ基板を前記コントローラに接続することを特徴とする遊技機用制御装置。
2. 複数の前記コネクタと前記コントローラとを接続する前記データバスのデータバス幅の合計が、前記コントローラのデータバス幅と等しいことを特徴とする請求項１に記載の遊技機用制御装置。
3. 請求項１又は２に記載の遊技機用制御装置を備えたことを特徴とする遊技機。

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