JP2008132001A - 制御装置 - Google Patents

Abstract

【課題】 遊技機においてキャラＲＯＭへの高速アクセスを可能とし、大容量化を図る。
【解決手段】 遊技機においてＬＣＤの演出表示を制御する装飾図柄制御基板において、キャラＲＯＭに予め格納されたキャラクタデータを用いて、ＶＤＰ３８５が表示データを生成可能とする。３２ビットのデータを出力するキャラＲＯＭ２個を１セットとして扱う。両者に共通のアドレスを入力し、それぞれから得られる３２ビットの出力データを並列に用いることで６４ビットのデータ出力を実現し、高速化を図る。２個のキャラＲＯＭへの配線距離を同等とし、信号の遅れなく両者を同期して動作させられるよう、２つのＲＯＭを左右に並べて配置する。このようなセットを、基板の表裏両面に設けることにより、併せて大容量化を図ることができる。
【選択図】 図９

Description

本発明は、所定の装置を制御するための制御装置の回路構造、および該制御装置を搭載した遊技機に関する。

パチンコ機や回胴式遊技機などの遊技機では、遊技中に表示パネルに種々の演出表示を行う。この演出表示用の画像は、スプライトと呼ばれる予め用意された画像データを配置して構成することが多い。スプライトは、複数のタイル状のキャラクタデータに分割され、キャラＲＯＭに予め格納されている。演出表示では、このキャラＲＯＭから、必要なキャラクタデータを高速に読み出すことが重要となる。また、多彩な演出表示を行うためには、キャラＲＯＭの容量を十分に確保しておくことも望まれる。キャラＲＯＭの大容量化を図る場合には、環境保護に資するため、容易に再利用可能な方法を採ることが好ましい。

一例として、特許文献１は、上述の要請を考慮し、複数のメモリを表面実装したメモリボードを用いることによって、大容量化を図る技術を開示している。特許文献１の技術によれば、メモリの大容量化を図るだけでなく、メモリボードを回収することによって、メモリの再利用を効率的に実現することができる利点もある。

特開２００２−１５９７０５号公報

しかし、メモリの大容量化を図るだけでは、キャラＲＯＭへのアクセスの高速化という課題を解決するには不十分であった。アクセスの高速化は、ＲＯＭ自体の読み出し速度の向上、およびバスの信号伝送速度の向上などによって改善することも可能ではあるが、製造コストの増大という新たな課題を招くおそれもある。近年では、遊技機に用いられる表示パネルの高解像度化が進み、一つの画面で用いられるキャラクタデータの容量も増大する傾向にあるため、アクセス高速化に対する要請は、看過し得ない課題となっていた。

上述の課題は、遊技機に特有のものではなく、高速アクセス化および大容量化が求められる種々の制御装置に共通の課題である。本発明は、こうした課題を考慮し、ＲＯＭへの高速アクセスおよび大容量化を、コストの極端な増大を招くことなく実現することを目的とする。

本発明は、所定の装置を制御する制御装置を対象とする。制御装置は、所定のデータを用いて、ソフトウェア的に制御処理を実行する演算回路を有している。演算回路が使用するデータは、ｎ個（ｎは２以上の自然数）のＲＯＭに分けて格納されている。これらのＲＯＭは、ｍ個（ｍはｎの２以上の約数）を１セットとして扱う。演算回路とＲＯＭとは、出力データをパラレルに演算回路に伝送するためのデータバスで接続されている。データバスでパラレルに伝送される信号のビット幅は、上述の各セットからの出力データをパラレルに伝送可能に設定されている。例えば、各ＲＯＭのデータ出力がｉビット（ｉは自然数）である場合、データバスは、ｉ×ｍビット以上のビット幅となる。

本発明では、各セットを構成するＲＯＭは、基板の同一面内に実装される。また、各セット内を構成するそれぞれのＲＯＭから前記演算回路に至るまでの配線距離がほぼ同等、つまり、各配線距離の差違が信号の伝送速度に応じて定まる所定値内に収まるよう配置されている。こうすることにより、各セットを構成するそれぞれのＲＯＭからの出力データが演算回路に伝送される時間をほぼ同一にすることができるため、演算回路に遅延なくデータを供給することが可能となり、その動作を安定させることができる。ＲＯＭの動作を安定させるためには、データバスに限らず、アドレスバスその他の信号線もほぼ同等の配線距離とすることが更に好ましい。

上述の許容される所定値は、演算回路の処理能力等に応じて回路ごとに定まる。演算回路は、データ信号がハイ／ロウ切り換えられて安定した後にこれらの信号を入力するのが通常である。セットとなるＲＯＭの配線距離の差違が大きいと、各ＲＯＭから出力されるデータが演算回路に到達する時刻に誤差が生じるため、一部のＲＯＭからのデータは安定的に読めるが、他のＲＯＭからのデータはハイ／ロウの切り換えが完了していないという事態が生じうる。上述の配線距離のバラツキ範囲は、演算回路での信号入力シーケンスを考慮して、こうした不安定な信号入力を回避可能な程度とすればよい。

本発明の配置は、例えば、２個のＲＯＭで１セットとされている場合、１個のＲＯＭをそのＲＯＭのいずれかの辺にそって平行移動した位置に他のＲＯＭを配置してもよい。こうすることにより、比較的容易に両者の配線距離を同等にすることができる。３個以上のＲＯＭで１セットとする場合には、例えば、分岐点を中心とするほぼ円弧状の位置に配置してもよい。ＲＯＭは矩形であるのが通常であるから、基板面上にコンパクトに実装するためには各ＲＯＭを放射状に配置するのは得策ではなく、各ＲＯＭの位置を円弧状に決めた上で、それぞれの場所において各ＲＯＭを基板の辺に平行に配置すればよい。

本発明では、演算回路が実装される演算回路基板と、ＲＯＭが実装されるメモリ基板とを別基板として構成してもよい。この場合、ｎ個のＲＯＭは、メモリ基板の表裏に実装してもよい。それぞれのセットを構成するＲＯＭ同士は同一面内に実装することが好ましいため、メモリ基板の表裏面には、ＲＯＭは、それぞれセット単位で表面または裏面に配置する。このように、メモリ基板の両面を使うことにより、基板サイズの小型化を図りつつ、メモリ容量を増大させることができる。また、セット単位で表面／裏面を使い分けることにより、比較的容易に、各セットのＲＯＭの配線距離をほぼ同等に保つことができる。

メモリ基板の両面にＲＯＭを配置する場合、メモリ基板の裏側のＲＯＭは、表側のＲＯＭを表側面内で１８０度向きを変え、裏返した状態で実装することが好ましい。こうすることによって、次に示す通り、表裏のＲＯＭのピン配置の位置関係を統一させることができ、両面での配線の交差を回避することができる。具体例として、左側から１番ピン、２番ピンの順に並んでいるＲＯＭを考える。このＲＯＭを表面内で１８０度向きを変えると、１番ピン、２番ピンは右側から順に並ぶことになる。裏面に実装する場合には、この状態で裏返すから、１番ピン、２番ピンは再び左側から順に並ぶことになる。表裏／裏面のＲＯＭの姿勢を上述の態様で決めると、このように、ピンの配列方向を両面で統一させることができるのである。この結果、表面／裏面で各ピンへの配線が交差することを回避でき、配線構造を簡略化することができる。

演算回路基板とメモリ基板に分ける場合、両者は支柱によって所定間隔を開けて２層以上の階層状に配置してもよい。こうすることにより、基板全体の面積の増大を回避でき、制御装置の小型化を図ることができる。また、両基板に挟まれる部分は、外部からアクセスしづらくなるため、ＲＯＭの差し替えその他の不正行為を防止しやすくなる利点もある。支柱は、次に示すノイズ低減効果を狙って金属製としてもよい。まず、演算回路基板およびメモリ基板の支柱接触部の配線パターンをそれぞれのグラウンドとする。このような状態でビス締めなどの金属製の支柱を用いると、両基板のグラウンド同士を電気的に接続することができる。こうすることによって、コネクタのグラウンド端子と合わせて、効率的にノイズをグラウンドに逃がすことが可能となる。

階層状に基板を配置する場合、メモリ基板は、演算回路の上部を避けて配置してもよい。こうすることにより、演算回路からの出力を制御対象となる装置に伝送するためのケーブル等を接続する自由度を確保することができる。特に演算回路からの出力にＬＶＤＳ（Low-Voltage Differential Signaling）を利用する場合、伝送用のケーブルは、出力信号の減衰を回避するため極力短い方が好ましいため、上述の自由度が有用となる。

本発明の制御装置は、種々の装置を制御対象とすることができる。一例として、本発明は、遊技中に所定の演出表示を行うための表示パネルを有する遊技機において、演出表示を制御するための表示制御装置として構成することができる。この場合、指定されたコマンドに従って、予め用意されたキャラクタデータを用いて、表示パネルに出力するための表示データを生成する回路が上述の演算回路となる。例えば、ＶＤＰ（Video Display Processor）と呼ばれる回路が、これに相当する。この構成において、ＲＯＭは、キャラクタデータを格納するキャラＲＯＭとすることができる。こうすることにより、演算回路が表示データを生成する際に、キャラクタデータを高速に取得することができ、かつ大容量のキャラＲＯＭに豊富なキャラクタデータを保存しておくことによって、多彩な演出表示を実現することができる。

本発明では、上述の各態様において、ソケットによってＲＯＭを実装してもよい。こうすることで、ＲＯＭの再利用が容易となり、環境保護に資することができる。種々の型のソケットを用いることが可能であるが、実装後に、ソケットの全てのピンを基板上面から視認可能な形状のソケットを用いることが好ましい。一例として、実装時にソケットを上から視認する際に、ピンを隠してしまう突起や張り出しが存在しない形状があげられる。このような形状のソケットを用いることにより、ソケットと基板のランドとの接続状態、およびピン間のハンダブリッジ状態などを容易に確認することができ、接触不良や短絡などの支障を回避することができる。

ＲＯＭとしては、種々の形状のものを利用可能であるが、特にいわゆるランドグリッドアレイタイプを利用することがより好ましい。このタイプは、平板状の本体に金属パッド状の電極が設けられており、ソケットにピンを挿入するタイプではないため、利用時のソケットへの抜き差しによってピンが曲がることを回避できる利点がある。ランドグリッドアレイタイプのＲＯＭが逆向きにソケットに取り付けられることにより不具合を回避するため、ソケットは、ＲＯＭの１番ピンに対応する角を面取りしておくなど非対称形としておくことが好ましい。また、ＲＯＭが逆向きにソケットに取り付けられた場合には通電しないようにするため、ＲＯＭのピン位置およびソケットのランド位置を、ＲＯＭの対称軸の少なくとも一つに対して非対称な位置に設けることが好ましい。

本発明では、上述した種々の特徴を全て備えている必要はなく、一部を省略してもよいし、適宜、組み合わせて適用してもよい。また、本発明における上述の特徴部分は、ハードウェア的に実現してもよいし、ソフトウェア的に実現してもよい。

本発明の実施例について以下の順序で説明する。本実施例では、パチンコ機としての構成例を示すが、遊技機は、回胴式遊技機としてもよい。
Ａ．遊技機の構成：
Ｂ．制御用ハードウェア構成：
Ｃ．基板構成：
Ｄ．メモリ基板構成：

Ａ．遊技機の構成：
図１は実施例としてのパチンコ機１の正面図である。パチンコ機１は、中央に遊技領域６を備えた遊技盤４が取り付けられている。遊技者は、ハンドル８を操作して遊技領域６内に遊技球を打ち込み、入賞口に入賞させる遊技を行うことができる。入賞口の一つである始動入賞口９に遊技球が入賞すると、パチンコ機１は抽選を行い、その結果に応じて「大当り」か否かが決まる。大当り発生時には、大入賞口１０が所定期間開放するなどの大当り遊技が行われる。

上述の抽選の結果は、４つのランプで構成された特別図柄表示装置４１に表示される。遊技領域６の中央には、ＬＣＤ１６が備えられており、遊技中に種々の演出画面（装飾図柄と呼ぶこともある）が表示される。始動入賞口９への入賞時、大当りの発生時などにも、それぞれ遊技の状態に応じた演出画面が表示される。

Ｂ．制御用ハードウェア構成：
図２はパチンコ機１の制御用ハードウェア構成を示すブロック図である。パチンコ機１は、メイン制御基板３、払出制御基板２５、サブ制御基板３５、装飾図柄制御基板３００などの各制御基板の分散処理によって制御される。メイン制御基板３、払出制御基板２５、サブ制御基板３５は、それぞれ内部にＣＰＵ、ＲＡＭ、ＲＯＭなどを備えたマイクロコンピュータとして構成されており、ＲＯＭに記録されたプログラムに従って種々の制御処理を実現する。本実施例では、サブ制御基板３５と装飾図柄制御基板３００とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板３５の機能と装飾図柄制御基板３００の機能を、複数のＣＰＵの分散処理で実現してもよいし、単独のＣＰＵで実現する構成としてもよい。

実施例のパチンコ機１では、種々の不正を防止するため、メイン制御基板３への外部からの入力が制限されている。メイン制御基板３とサブ制御基板３５とは単方向のパラレル電気信号で接続されており、メイン制御基板３と払出制御基板２５とは、制御処理の必要上、双方向シリアル電気信号で接続されている。払出制御基板２５、サブ制御基板３５は、それぞれメイン制御基板３からのコマンドに応じて動作する。装飾図柄制御基板３００は、サブ制御基板３５からのコマンドに応じて動作する。パチンコ機１には、メイン制御基板３が直接に制御する機構もある。図中には、メイン制御基板３が制御する装置の一例として、大入賞口１０を駆動するための大入賞口ソレノイド１８、および特別図柄表示装置４１を例示した。メイン制御基板３は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。また、メイン制御基板３には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器１５ａからの入力を例示した。入賞検出器１５ａとは、始動入賞口９への入賞を検出するためのセンサである。メイン制御基板３は、入賞検出器１５ａからの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。メイン制御基板３には、他にも種々の入力がなされているが、ここでは説明を省略する。

遊技時におけるその他の制御は、払出制御基板２５、サブ制御基板３５を介して行われる。払出制御基板２５は、遊技中の遊技球の発射および払い出しを次の手順で制御する。遊技球の発射は、直接的には発射制御基板４７によって制御される。即ち、遊技者が、発射ハンドル８を操作すると、発射制御基板４７は操作に応じて発射モータ４９を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部４８によって、発射ハンドル８に遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板２５は、発射制御基板４７に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。

遊技中に入賞した旨のコマンドをメイン制御基板３から受信すると、払出制御基板２５は、賞球払出装置２１内の払出モータ２０を制御し、払出球検出器２２によって球数をカウントしながら規定数の球を払い出す。払出モータ２０の動作は、モータ駆動センサ２４によって監視されており、球ガミ、球切れなどの異常が検出された場合、払出制御基板２５は、表示部４ａにエラーコードを表示する。エラー表示された時には、係員が異常を除去した後、操作スイッチ４ｂを操作することで復旧させることができる。

サブ制御基板３５は、遊技中における音声、表示、ランプ点灯などの演出を制御する。これらの演出は、通常時、入賞時、大当たり時、エラー時、不正行為その他の異常が生じた時の警報など、遊技中のステータスに応じて変化する。メイン制御基板３から、各ステータスに応じた演出用のコマンドが送信されると、サブ制御基板３５は、各コマンドに対応したプログラムを起動して、メイン制御基板３から指示された演出を実現する。

本実施例では、図示する通り、サブ制御基板３５はスピーカ２９を直接制御する。ＬＣＤ１６は、装飾図柄制御基板３００を介して制御する。装飾図柄制御基板３００の回路構成は後述する。サブ制御基板３５の制御対象となるランプには、遊技盤面に設けられたパネル装飾ランプ１２と、枠に設けられた枠装飾ランプ３１がある。サブ制御基板３５は、ランプ中継基板３２、３４を介して、パネル装飾ランプ１２および枠装飾ランプ３１と接続されており、各ランプを個別に点滅させることができる。

図３は装飾図柄制御基板３００の回路構成を示す説明図である。装飾図柄制御基板３００は、サブ制御基板３５から受けた表示コマンドに応じて、ＬＣＤ１６に画面を表示するための表示データを出力する。表示データは、ＬＣＤ１６にマトリックス状に備えられたＲ，Ｇ，Ｂの各画素の表示階調値を示すデータである。ＬＣＤ１６は、液晶パネルであるが、例えば、有機ＥＬ、ＬＥＤ、プラズマディスプレイなどを用いてもよい。

装飾図柄制御基板３００には表示データを生成する機能を実現するために、図示する種々の回路が用意されている。装飾図柄制御基板３００には、まず、表示データの生成を制御するためのマイクロコンピュータとしてＣＰＵ３８１、ＲＡＭ３８２、ＲＯＭ３８３が備えられている。ＲＯＭ３８３には、表示データを生成するための表示プログラム、表示コマンドに対し表示すべき画面、表示の時間、表示の順序を規定するスケジューラ、ＬＣＤ１６の各画面構成を規定する画面データが記憶されている。ＣＰＵ３８１は、ＲＯＭ３８３を参照して、表示コマンドに応じた画面データを抽出し、描画コマンドとしてＶＤＰ（Video Display Processor）３８５に出力する。ＶＤＰ３８５は、この描画コマンドに基づいて、スプライトを配置することによって、１枚分の表示データ（８００×６００画素）を生成する。

スプライトとは、遊技機の画面にまとまった単位として表示されるイメージを意味する。例えば、画面上に種々の人物を表示させる場合には、それぞれの人物を描くためのデータを「スプライト」と呼ぶ。複数の人物を表示させるためには、複数のスプライトを用いることになる。人物のみならず背景画像を構成する家、山、道路などをそれぞれスプライトとすることもできる。また、背景画像全体を一つのスプライトとしてもよい。遊技機は、これらの各スプライトの画面上の配置を決め、スプライト同士が重なる場合の上下関係を決めることで、種々の画像を表示させることが可能である。

スプライトは、キャラＲＯＭ３８６に、キャラクタデータの形で格納されている。遊技機では、データを扱う便宜上、各スプライトは縦横それぞれ６４ピクセルなど一定の大きさの矩形領域を複数組み合わせて構成されており、この矩形領域を描くためのデータを「キャラクター」と呼ぶ。小さなスプライトの場合は、一つのキャラクターで表現することができるし、人物など比較的大きいスプライトの場合には、例えば、横２×縦３などで配置した合計６個のキャラクターで表現することができる。背景画像のように更に大きいスプライトであれば、更に多数のキャラクターを用いて表現することができる。キャラクターの数および配置は、スプライトごとに任意に指定可能である。

ＶＤＰ３８５は、ＣＰＵ３８１からの画面データを受け取り保持しておくためのレジスタとして、スプライトレジスタ３８５ｓおよびＶＤＰレジスタ３８５ｖを備えている。スプライトレジスタ３８５ｓは、画面データのうち、スプライトの配置や重ね合わせの順序などを示す描画コマンドを受け取るためのレジスタであり、ダブルバッファとして構成されている。つまり、第１バッファ、第２バッファという二つの等しい容量のバッファが備えられている。従って、ＶＤＰ３８５は、ＣＰＵ３８１から出力された描画コマンドが第１バッファに書き込まれている間、第２バッファに保持されている描画コマンドを読み出して表示データの生成処理を実行することができる。ＶＤＰレジスタ３８５ｖは、表示データを生成する際の条件設定を指定するコマンド（以下、「条件設定コマンド」と呼ぶ）を記憶するためのレジスタである。条件設定コマンドには、例えば、描画コマンドが複数のレイヤから構成されている場合に、各レイヤの重ね合わせ順序、表示／非表示の設定などが含まれる。条件設定コマンドは比較的低容量であり、書き込みの所要時間が短いことから、ＶＤＰレジスタ３８５ｖはダブルバッファとはなっていない。

装飾図柄制御基板３００には、図示した構成の他、ＬＣＤ１６の一画面分の表示データを格納するフレームメモリや、スケーラを備えても良い。フレームメモリは、ＶＤＰ３８５からのデータの書き込みおよびＬＣＤ１６への出力を円滑に行うため、ダブルバッファとしておくことが好ましい。スケーラは、フレームメモリへの表示データの格納または読み出し時に、表示データのサイズをＬＣＤ１６の画素数に適合するよう拡大または縮小する回路であり、ＶＤＰ３８５による表示データの生成能力がＬＣＤ１６の画素数に不足する場合でも、円滑な表示を実現させるために有用である。

Ｃ．基板構成：
図４は装飾図柄制御基板３００の斜視図である。装飾図柄制御基板３００は、演算回路基板３１０の上に、ステイ３１１を介してメモリ基板３２０および出力中継基板３３０を取り付けた階層構造をなしている。メモリ基板３２０と演算回路基板３１０の信号授受はコネクタ３１２を介して行われる。演算回路基板３１０と出力中継基板３３０との間の信号授受はコネクタ３１３を介して行われる。本実施例では、演算回路基板３１０からの信号出力にはＬＶＤＳを利用している。出力中継基板３３０には、ＬＶＤＳのドライバ回路３３２および出力ケーブル用のコネクタ３３４が備えられている。コネクタ３３４からの出力信号は、ＬＣＤ１６に伝送される。

図５は装飾図柄制御基板３００を上面から見た状態を示す説明図である。先に説明した通り、演算回路基板３１０の上に、メモリ基板３２０および出力中継基板３３０が積層されている。メモリ基板３２０および出力中継基板３３０は、両者を並べても演算回路基板３１０のサイズと同等以下となるよう設計されている。こうすることによって、装飾図柄制御基板３００の小型化を図ることができる。本実施例では、２層構造としているが、基板は３層以上の階層構造としてもよい。また、逆に、積層構造を採らず、メモリ基板３２０および出力中継基板３３０を演算回路基板３１０と横に並べる構造としてもよい。

図６は演算回路基板３１０の構造を示す説明図である。メモリ基板３２０および出力中継基板３３０を取り外した状態を示した。先に図３で示した各回路、即ちＣＰＵ３８１、ＲＡＭ３８２、ＶＤＰ３８５、ＲＯＭ３８３Ｈ、３８３Ｌが実装されている。また、これらに電源を供給するための電源回路３８０も実装されている。ＲＯＭ３８３Ｈ、３８３Ｌは、両者併せて図３中のＲＯＭ３８３の機能を奏する。ＣＰＵ３８１が、アドレスを指定すると、同じアドレス信号がＲＯＭ３８３Ｈ、３８３Ｌにパラレルに入力され、各ＲＯＭから該当するアドレスに格納されたデータが１６ビットずつ出力される。各ＲＯＭのデータ出力は、そのまま３２ビットのデータバスを介してＣＰＵ３８１にパラレルに伝送される。つまり、ＣＰＵ３８１には、上位１６ビットがＲＯＭ３８３Ｈからの出力、下位１６ビットがＲＯＭ３８３Ｌからの出力で構成されたデータが供給される。

ＶＤＰ３８５が表示データ生成の際に利用するキャラクタデータは、メモリ基板３２０からコネクタ３１２ａを介して供給される。ＶＤＰ３８５の出力結果は、コネクタ３１３ａを介して出力中継基板３３０に出力される。図５との対比で分かる通り、本実施例では、ＶＤＰ３８５の上方を避けるようにしてメモリ基板３２０が配置され、ＶＤＰ３８５の上に出力中継基板３３０が配置されている。かかる配置を採ることにより、ＶＤＰ３８５からの出力を短距離で出力中継基板３３０に伝送することが可能となり、更にＬＣＤ１６にも短距離で伝送することが可能となっている。ＬＶＤＳは、数百ｍＶという小さい振幅の信号を差動方式で出力することによって、ノイズの影響を回避しつつ高速伝送を行う信号出力方法である。ＬＶＤＳは、信号の振幅が小さく、信号出力が減衰しやすいという特徴を有しているため、このように短距離で接続可能とすることによって、信号の減衰を抑制し、安定的に伝送可能となる利点がある。

Ｄ．メモリ基板構成：
図７はメモリ基板３２０の構造を示す説明図である。図７（ａ）にはメモリ基板３２０の上面（表面と呼ぶこともある）の構造を示し、図７（ｂ）には裏面の構造を示した。本実施例のメモリ基板３２０には、キャラＲＯＭ３８６Ａ〜３８６Ｈの８つが実装されている。図７では、ランドグリッドアレイタイプのキャラＲＯＭを取り付けるためのソケットの実装状況を示した。メモリ基板３２０の裏面には、図７（ｂ）に示す通り、演算回路基板３１０と接続するためのコネクタ３１２ｂが設けられている。以下、説明の便宜上、コネクタ３１２ｂが取り付けられている辺を前側、対向する辺を後側と呼び、コネクタ３１２ｂに沿う方向を左右方向と呼ぶ。

本実施例では、キャラＲＯＭ３８６Ａ〜３８６Ｈは、表面または裏面内で左右方向に並ぶ２個ずつで１セットとして取り扱われる。つまり、４つのセット、
セット１…キャラＲＯＭ３８６Ａ、３８６Ｂ；
セット２…キャラＲＯＭ３８６Ｃ、３８６Ｄ；
セット３…キャラＲＯＭ３８６Ｅ、３８６Ｆ；
セット４…キャラＲＯＭ３８６Ｇ、３８６Ｈ
が構成されている。表面に２セット、裏面に２セットが実装されていることになる。１セットを構成する２つのキャラＲＯＭは、一方のキャラＲＯＭを、短辺に沿って平行移動した位置に他方のキャラＲＯＭが配置されている位置関係にある。このように、１つのセットを構成する２つのキャラＲＯＭを、同一面内で左右に配置することにより、各キャラＲＯＭへの配線距離を比較的容易に同等とすることができる。例えば、キャラＲＯＭ３８６Ａ、３８６Ｂの各ピンのほぼ中央で、コネクタ３１２ｂから供給される信号を、分岐して、キャラＲＯＭ３８６Ａ、３８６Ｂのそれぞれに供給すればよい。他のセットについても同様である。こうすることにより、各セットからのデータの読み出しを高速かつ円滑に行うことが可能となる。

表面のキャラＲＯＭ３８６Ａ〜３８６Ｄは、いずれもソケットの右前の角が切り落とされた状態で配置されているのに対し、裏面のキャラＲＯＭ３８６Ｅ〜３８６Ｈは、ソケットの左後の角が切り落とされた状態で配置されている。つまり、裏面のキャラＲＯＭ３８６Ｅ〜３８６Ｈは、表面のキャラＲＯＭ３８６Ａ〜３８６Ｄを１８０度回転させた後、裏返して実装した位置関係となっている。かかる配置の利点については、後述する。

図８はキャラＲＯＭ３８６Ａのソケットへの取り付け方法を示す説明図である。図８（ａ）には、取り付け状態を斜視図で示し、図８（ｂ）はソケット３８６Ｓの６面図を示した。本実施例のソケット３８６Ｓは、実装時にソケットを上から視認する際に、ピンを隠してしまう突起や張り出しが存在しないため、実装状態で全てのピンが基板上面から視認可能となる形状をなしている。このような形状とすることにより、ソケット３８６Ｓと基板のランドとの接続状態、およびピン間のハンダブリッジ状態などを容易に確認することができ、接触不良や短絡などの支障を回避することができる。

本実施例では、キャラＲＯＭ３８６Ａとして、ランドグリッドアレイタイプのメモリ３８６Ｍを用いている。このメモリは、図中の裏面に、ソケット３８６Ｓに対応するように４列のアレイ状に金属パターンの電極が設けられている。ランドグリッドアレイは、ピンの抜き差しを伴うことなく、ソケット３８６Ｓに取り付け可能であるため、メモリの再利用時の抜き差しによってピンが曲がるなどの弊害を回避することができ、再利用しやすいという利点がある。このＲＯＭが逆向きにソケットに取り付けられることにより不具合を回避するため、ソケット３８６Ｓは、ＲＯＭの１番ピンに対応する角が面取りされている。面取りは１番ピンに対応する部分が大きく、その逆側（２２番ピンに対応する角）が小さくなるよう非対称形に施されているため、容易に１番ピンの位置を判断することが可能となっている。ここでは、面取りの大きさを非対称とする例を示したが、１番ピンの位置が容易に判断できる種々の形状を適用できる。例えば、１番ピンに対応する角を丸めたり、面取りを無くしたりしてもよい。

図９はＶＤＰ３８５とキャラＲＯＭ３８６Ａ〜３８６Ｈとの接続状態を示す回路図である。ＶＤＰ３８５からのアドレス出力は、２５ビットのアドレスバスＣＡＤを介して、全てのキャラＲＯＭ３８６Ａ〜３８６Ｈに入力される。ＶＤＰ３８５から各キャラＲＯＭ３８６Ａ〜３８６Ｈには、各セットに対して２ビットずつのチップイネーブル信号ＣＣＳＢ［０］〜ＣＣＳＢ［７］が出力される。チップイネーブル信号の制御によって、セット１〜セット４を切り換えてデータ出力させることができる。各キャラＲＯＭ３８６Ａ〜３８６Ｈには、データ出力の可否を制御するためのアウトプットイネーブル信号ＣＲＤＢ、およびリセット信号も出力される。

セット１を構成するキャラＲＯＭ３８６Ａ、３８６Ｂからは、それぞれ３２ビットずつのデータが出力される。これらのデータは、キャラＲＯＭ３８６Ａからの出力が上位３２ビット、キャラＲＯＭ３８６Ｂからの出力が下位３２ビットとして、６４ビット幅のデータバスに出力される。つまり、ＶＤＰ３８５から指定されたアドレスに格納されているデータを、キャラＲＯＭ３８６Ａ、３８６Ｂが並行して出力することにより、３２ビットのキャラＲＯＭを用いながら、６４ビット幅のデータ出力を実現しているのである。セット２〜セット４を構成するキャラＲＯＭ３８６Ｃ〜３８６Ｈも同様である。

このように、２つのキャラＲＯＭを並列に用いることにより、比較的容易にデータバスのビット幅を向上させることができ、結果としてキャラＲＯＭへのアクセスの高速化を図ることができる。かかる回路構成で、各キャラＲＯＭを安定的に動作させるためには、１つのセットを構成するキャラＲＯＭへのアドレスの指定、およびキャラＲＯＭからのデータ出力がほぼ同期していることが必要である。本実施例では、先に図７で示したように、１セットを構成するキャラＲＯＭの配線距離がほぼ同等となるように、各キャラＲＯＭを配置することによって、キャラＲＯＭ間でのデータの伝送のバラツキを抑え、安定した動作を実現することができる。

図１０は表面／裏面のキャラＲＯＭの位置関係を示す説明図である。表面のキャラＲＯＭを上の層に示し、裏面のキャラＲＯＭを上から透視した状態を下の層に階層的に示した。図１０中に１番ピンの位置を○で示し、２２番ピンの位置を□で示した。図示を省略したが、キャラＲＯＭの電極は、１番ピンから２２番ピンまで、一定間隔で配置されている。また、同様の配列が前後方向にわたって４列形成されている。なお、ここでは慣習上、「ピン」という用語を用いるが、ランドグリッドアレイでは、ピンのような突起が設けられている訳ではなく、金属箔の電極が形成されているに過ぎない。

先に説明した通り、基板の表面においてセット１を構成するキャラＲＯＭ３８６Ａ、３８６Ｂは左右方向に配置されている。コネクタ３１２ｂから１番ピンへはＬＡ１０、ＬＢ１０のように配線することができる。ここでは、図示の煩雑化を回避するため、コネクタ３１２ｂの２カ所から接続するように示したが、コネクタ３１２ｂからの出力を、ＬＡ１０、ＬＢ１０の中央で分岐させて、それぞれ１番ピンに接続してもよい。キャラＲＯＭ３８６Ａ、３８６Ｂを左右方向に配置することにより、両者の１番ピンへの配線距離をほぼ同等にすることができ、キャラＲＯＭ３８６Ａ、３８６Ｂを安定的に動作させることができる。２２番ピンへの配線ＬＡ２０、ＬＢ２０についても同様に、配線距離をほぼ同等にすることができる。また、セット２を構成するキャラＲＯＭ３８６Ｃ、３８６Ｄへの配線ＬＣ、ＬＤもほぼ同等にすることができる。

図の例では、セット１への配線ＬＡ１０、ＬＢ１０と、セット２への配線ＬＣ、ＬＤとの配線距離は大きく異なる。セット１とセット２とは同期をとって動作する必要はないため、この配線距離の差は、各セットの動作には影響ない。裏面についても同様である。

次に、表裏の位置関係について説明する。先に図７で示した通り、裏面のキャラＲＯＭは、表面のキャラＲＯＭを１８０度回転させた後、裏返した状態で実装されている。表面のキャラＲＯＭ３８６Ａ〜３８６Ｄの１番ピンは図示する通り右前に位置し、２２番ピンは左前に位置する。これに対し、裏面のキャラＲＯＭ３８６Ｅ〜３８６Ｈでは、１番ピンは図示する通り右後に位置し、２２番ピンは左後に位置する（キャラＲＯＭ３８６Ｇ、３８６Ｈは図示を省略した）。こうすることにより、例えば、１番ピンの位置は、表面、裏面ともにソケットの右側に統一することができ、２２番ピンは左側に統一することができる。コネクタ３１２ｂから１番ピンへの接続を考えると、表面のキャラＲＯＭ３８６ＡはＬＡ１０のように配線することができ、裏面のキャラＲＯＭ３８６Ｅに対してはＬＡ１１のように配線することができる。２２番ピンへの接続は、表面ではＬＡ２０、裏面ではＬＡ２１のように配線することができる。この場合、１番ピンおよび２２番ピンへの配線は交差しない。

これに対し、例えば、キャラＲＯＭ３８６Ｆを図中に破線で示すように左前に１番ピン、右前に２２番ピンが来るように配置した場合を考える。これは、単に表面の各ソケットを裏返した状態での配置に相当する。コネクタ３１２ｂからの１番ピン、２２番ピン用の出力位置は表面と同じ位置となるから、キャラＲＯＭ３８６Ｆの１番ピンに対しては破線ＬＡ１２のように配線し、２２番ピンに対しては破線ＬＡ２２のように配線することになる。この結果、キャラＲＯＭ３８６Ｆに対しては、１番ピン、２２番ピンの配線が交差してしまう。ここでは、２つのピンへの配線のみを示したが、他のピンへの配線も同様に、交差してしまう。従って、表面のキャラＲＯＭ３８６Ａと裏面のキャラＲＯＭ３８６Ｆの１番〜２２番ピンが共に前側に来るように配置すると、各ピンへの配線を複雑に交差させる必要が生じ、全体の回路構成を複雑にしてしまう。

以上で説明した通り、本実施例によれば、２個のキャラＲＯＭを１セットとして用いることにより、データバスのビット幅を容易に拡張することができ、データの伝送レートを向上させることが可能となる。これらのキャラＲＯＭを、図１０で示したように配置することによって、各セットを構成するキャラＲＯＭへの配線距離をほぼ同等とすることができ、各セットを安定的に同期させて動作させることができる。

また、本実施例では、メモリ基板３２０の表裏面を利用して複数セットのキャラＲＯＭを配置することによって、全体として大容量化を実現することもできる。更に、表面のキャラＲＯＭを１８０度回転させて裏返した状態で裏面のキャラＲＯＭを配置することにより、表面／裏面のキャラＲＯＭへの配線の複雑化を回避することができる。もっとも、メモリ基板３２０の表裏両面にキャラＲＯＭを実装することは必須という訳ではなく、要求される容量に応じて、片面のみに実装する方法を採っても構わない。

図１１は変形例におけるキャラＲＯＭの配置例を示す説明図である。実施例では、２つのキャラＲＯＭをセットとする例を示したが、変形例のメモリ基板３２０ａでは４つのキャラＲＯＭをセットとする例を示した。この場合、各セットを構成するキャラＲＯＭへの配線距離をほぼ同等とするため、キャラＲＯＭ３８６Ａ〜３８６Ｄを、図示するように円弧状に配置することが好ましい。こうすることにより、キャラＲＯＭ３８６Ａ、３８６Ｂへの配線ＬＡ３、ＬＢ３が左右方向に長い分、キャラＲＯＭ３８６Ｃ、３８６Ｄへの配線ＬＣ３、ＬＤ３は前後方向に長く、両者をほぼ相殺して配線距離を同等にすることができる。図の例では、１カ所から分岐する例を示したが、コネクタ３１２ｂの複数箇所から接続する場合も、同様に、左右方向への配線距離と前後方向への配線距離が相殺し合うように、各キャラＲＯＭの配置を決定すればよい。ここでは、４つのキャラＲＯＭを１セットとする例を示したが、３つの場合、５つ以上の場合も、同様の考え方で配置を決定することが可能である。

以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができることはいうまでもない。実施例では、遊技機の装飾図柄制御基板３００への適用例を示したが、本発明は遊技機内の他の制御基板にも適用可能である。また、遊技機に限らず、他の種々の装置の制御基板に適用することもできる。本実施例では、キャラＲＯＭは再利用の効率を高めるため、ソケットを用いての実装としたが、ソケットを用いることなく、基板に直接、実装してもよい。

実施例としてのパチンコ機１の正面図である。 パチンコ機１の制御用ハードウェア構成を示すブロック図である。 装飾図柄制御基板３００の回路構成を示す説明図である。 装飾図柄制御基板３００の斜視図である。 装飾図柄制御基板３００を上面から見た状態を示す説明図である。 演算回路基板３１０の構造を示す説明図である。 メモリ基板３２０の構造を示す説明図である。 キャラＲＯＭ３８６Ａのソケットへの取り付け方法を示す説明図である。 ＶＤＰ３８５とキャラＲＯＭ３８６Ａ〜３８６Ｈとの接続状態を示す回路図である。 表面／裏面のキャラＲＯＭの位置関係を示す説明図である。 変形例におけるキャラＲＯＭの配置例を示す説明図である。

符号の説明

１…パチンコ機
３…メイン制御基板
４…遊技盤
４ａ…表示部
４ｂ…操作スイッチ
６…遊技領域
８…発射ハンドル
９…始動入賞口
１０…大入賞口
１２…パネル装飾ランプ
１５ａ…入賞検出器
１６…ＬＣＤ
１８…大入賞口ソレノイド
２０…払出モータ
２１…賞球払出装置
２２…払出球検出器
２４…モータ駆動センサ
２５…払出制御基板
２９…スピーカ
３１…枠装飾ランプ
３２、３４…ランプ中継基板
３５…サブ制御基板
４１…特別図柄表示装置
４７…発射制御基板
４８…タッチ検出部
４９…発射モータ
３００…装飾図柄制御基板
３１０…演算回路基板
３１１…ステイ
３１２、３１２ａ、３１２ｂ…コネクタ
３１３、３１３ａ…コネクタ
３２０、３２０ａ…メモリ基板
３３０…出力中継基板
３３２…ドライバ回路
３３４…コネクタ
３８０…電源回路
３８１…ＣＰＵ
３８２…ＲＡＭ
３８３、３８３Ｈ、３８３Ｌ…ＲＯＭ
３８５…ＶＤＰ
３８５ｓ…スプライトレジスタ
３８５ｖ…ＶＤＰレジスタ
３８６、３８６Ａ〜３８６Ｈ…キャラＲＯＭ
３８６Ｍ…メモリ
３８６Ｓ…ソケット
３９０、３９０Ｆ、３９０Ｒ…スケーラ
３９７、３９７Ｆ、３９７Ｒ…フレームメモリ

Claims (7)

1. 所定の装置を制御する制御装置であって、
   所定のデータを用いて、ソフトウェア的に制御処理を実行する演算回路と、
   前記演算回路が使用するデータを格納したｎ個（ｎは２以上の自然数）のＲＯＭと、
   ｍ個（ｍはｎの２以上の約数）のＲＯＭをセットとし、各セットからの出力データをパラレルに前記演算回路に伝送するためのデータバスとを有し、
   前記各セットを構成するＲＯＭは、基板の同一面内に実装され、かつ各ＲＯＭから前記演算回路に至るまでの配線距離の差違が、信号の伝送速度に応じて定まる所定値内に収まるよう配置されている制御装置。
2. 請求項１記載の制御装置であって、
   前記セットは、２個のＲＯＭによって構成されており、
   該２個のＲＯＭは、１個のＲＯＭを該ＲＯＭのいずれかの辺にそって平行移動した位置に他のＲＯＭが配置されている位置関係にある制御装置。
3. 請求項１または２記載の制御装置であって、
   前記演算回路が実装される演算回路基板と、前記ＲＯＭが実装されるメモリ基板とは別基板として構成されており、
   前記ｎ個のＲＯＭは、前記セット単位で、前記メモリ基板の表裏に実装されている制御装置。
4. 請求項３記載の制御装置であって、
   前記メモリ基板の裏側のＲＯＭは、前記表側のＲＯＭを該表側面内で１８０度向きを変え、裏返した状態で実装されている制御装置。
5. 請求項３または４記載の制御装置であって、
   前記演算回路基板と前記メモリ基板とは、支柱によって所定間隔を開けて階層状に配置されている制御装置。
6. 請求項５いずれか記載の制御装置であって、
   前記メモリ基板は、前記演算回路の上部を避けて配置されている制御装置。
7. 請求項１〜６いずれか記載の制御装置であって、
   該制御装置は、遊技中に所定の演出表示を行うための表示パネルを有する遊技機において該演出表示を制御するための表示制御装置として構成されており、
   前記演算回路は、指定されたコマンドに従って、予め用意されたキャラクタデータを用いて、前記表示パネルに出力するための表示データを生成する回路であり、
   前記ＲＯＭは、前記キャラクタデータを格納するキャラＲＯＭである制御装置。