JP5294185B2 - 遊技機用音声制御装置及び当該遊技機用音声制御装置を備えた遊技機 - Google Patents

Description

本発明は、遊技に応じて発生させる音声の制御を行う遊技機用音声制御装置及び当該遊技機用音声制御装置を備えた遊技機に関する。

従来、スピーカを用いて、遊技内容に同期した様々な音声を発生させる遊技機が広く知られている。例えば、遊技機の一形態であるパチンコ機では、遊技盤上に設けられた特定の入賞口へ遊技球が入賞すると液晶表示装置に表示されている図柄の変動が開始され、所定時間後に停止する図柄が「大当たり」の図柄となれば、大当たり遊技が実行されて遊技者へ多数の遊技球が払い出される。そして、図柄の変動や大当たり遊技等、遊技の進行に合わせてスピーカから効果音を発生させることで、遊技者の興趣を惹き付けている。ここで、スピーカによる音声の発生は、遊技機の裏側又は内部に設けられた音声制御装置により制御されているが、発生させる音声は遊技機の種類毎に異なる。よって、音声制御装置は遊技機の種類に応じて個々に作製しなければならず、遊技機の製造コストを削減することが困難であった。

そこで、音声信号をスピーカへ出力する音声制御コントローラを備えた音基板と、遊技機の種類毎に固有の音源データを記憶するメモリ基板（ＲＯＭ基板）とが別々に設けられ、これらが相互に接続されることで音声制御装置全体が構成された遊技機が提案されている（例えば、特許文献１参照）。この遊技機によると、古い遊技機の部品を利用して新しい遊技機を製造する場合、音基板は複数の遊技機に対して共通に使用できるため、新しい遊技機にもそのまま利用することができる。そして、遊技機の種類毎に固有のメモリ基板のみを交換して音声制御装置を構成し、新しい遊技機に搭載させればよい。従って、音声制御装置全体を新たに製造する必要が無くなるため、遊技機の製造コストを削減することができる。

また、最近ではより美しく変化に富んだ音声を発生させるための努力がなされており、これに伴い、データバス幅がより大きい高性能の音声制御コントローラを音基板に搭載することが行われている。また、多彩な音を発生させるために、メモリ基板の記憶容量を増加させることも行われている。
特開２００１−６２１２０号公報

しかしながら、このような従来の遊技機では、音基板に搭載される音声制御コントローラをデータバス幅の大きいものに変更すると、これに合わせてメモリ基板のデータバス幅も大きくしなければ、処理の高速化及び高性能化が実現できない。また、メモリ基板内に設けられた複数のメモリの中の１つを選択するデコード回路が音基板に設けられている場合、この音基板に接続できるメモリ基板の容量が限定されてしまうため、音基板の共通化ができない。従って、性能の異なる新たな音基板を製造した場合には、古いメモリ基板の在庫が多数残っている場合でもこれを使用することができず、無駄が生じてしまうという問題点があった。

本発明は上記課題を解決するためになされたものであり、音基板に対してメモリ基板をより自由に接続することができる遊技機用音声制御装置及び当該遊技機用音声制御装置を備えた遊技機を提供することを目的とする。

上記目的を達成するために、請求項１に記載の遊技機用音声制御装置は、遊技機の遊技の主制御を司り、制御に応じた信号を送信するメイン制御基板と、遊技に応じた音声を発生させる発音手段と、前記メイン制御基板から受信する信号により音声合成を行って音声信号を出力する音声制御コントローラを有し、前記発音手段による音声の発生を制御する音基板と、前記音声制御コントローラにおいて使用される音源データが記憶されたメモリを有し、前記音基板に着脱可能に取り付けられるメモリ基板と、前記音基板と、複数の前記メモリ基板とを接続する中継基板とを備えた遊技機用音声制御装置であって、前記音基板は、前記中継基板を接続する接続部を複数備え、且つ、前記複数の接続部から延びるデータバスを並列に前記音声制御コントローラへ接続し、前記中継基板は、前記中継基板に接続された前記複数のメモリ基板を、１つの前記接続部に接続し、前記音声制御コントローラから延びるアドレスバスにより入力されるアドレス信号を受けて、前記接続部に接続する前記複数のメモリ基板の中の１つを選択する信号を生成するデコード回路を有し、前記デコード回路によって選択された前記メモリ基板を前記音声制御コントローラに接続することを特徴とする。

また、本発明の請求項２に記載の遊技機用音声制御装置は、請求項１に記載の発明の構成に加え、前記接続部と前記音声制御コントローラとを接続する複数の前記データバスのデータバス幅の合計が、前記音声制御コントローラのデータバス幅と等しいことを特徴とする。

また、本発明の請求項３に記載の遊技機用音声制御装置は、遊技機の遊技の主制御を司り、制御に応じた信号を送信するメイン制御基板と、遊技に応じた音声を発生させる発音手段と、前記メイン制御基板から受信する信号により音声合成を行って音声信号を出力する音声制御コントローラを有し、前記発音手段による音声の発生を制御する音基板と、前記音声制御コントローラにおいて使用される音源データが記憶されたメモリを複数有し、前記音基板に着脱可能に取り付けられるメモリ基板と、前記音基板と、複数の前記メモリ基板とを接続する中継基板と、前記音声制御コントローラから延びるアドレスバスにより入力されるアドレス信号を受けて、前記複数のメモリの中の１つを選択する信号を生成する第一デコード回路と、前記複数のメモリ基板の中の１つを選択する信号を生成する第二デコード回路とを備えた遊技機用音声制御装置であって、前記第一デコード回路を前記メモリ基板に、前記第二デコード回路を前記中継基板にそれぞれ設け、前記音基板から出力される複数のアドレス信号は、前記複数のメモリの中の１つを選択するためのチップセレクト信号と、前記チップセレクト信号の上位ビットに位置し、前記複数のメモリ基板の中の１つを選択するためのメモリ基板選択用信号とを含むことを特徴とする。

また、本発明の請求項４に記載の遊技機用音声制御装置は、請求項３に記載の発明の構成に加え、前記メモリ基板に設けられ、当該メモリ基板の記憶容量を示す情報であるＩＤ情報を記憶するＩＤ情報記憶手段と、マッピングを行うための信号を前記ＩＤ情報から生成するＩＤ情報デコード回路とを備え、前記中継基板の前記第二デコード回路は、前記メモリ基板を選択するための信号を、前記ＩＤ情報デコード回路により生成される信号を用いて生成することを特徴とする。

また、本発明の請求項５に記載の遊技機用音声制御装置は、請求項４に記載の発明の構成に加え、前記音声制御コントローラは、前記ＩＤ情報を用いて、前記音基板に接続されている前記メモリ基板の記憶容量を認識することを特徴とする。

また、本発明の請求項６に記載の遊技機用音声制御装置は、請求項４又は５に記載の発明の構成に加え、前記音基板に接続される適切な前記メモリ基板の記憶容量をあらかじめ記憶する適正記憶容量記憶手段と、当該適正記憶容量記憶手段に記憶されている記憶容量と、前記ＩＤ情報により認識される記憶容量とを参照して、前記音基板に接続されている前記メモリ基板の記憶容量があらかじめ設定された記憶容量であるか否かを判断する適正記憶容量判断手段とを備えている。

また、本発明の請求項７に記載の遊技機は、請求項１乃至６のいずれかに記載の遊技機用音声制御装置を備えている。

請求項１に記載の遊技機用音声制御装置によると、音基板は、メモリ基板を接続する接続部を複数備え、この接続部から延びるデータバスが並列に音声制御コントローラへ接続されているため、接続部にメモリ基板を接続することで、複数のメモリ基板が音声制御コントローラへ並列に接続される。これにより、データバス幅を変換する回路等の高価な部材を用いることなく、データバス幅が音声制御コントローラよりも小さい複数のメモリ基板を用いて遊技機用音声制御装置を構成することができる。従って、１つのメモリ基板を、データバス幅が異なる複数種類の音基板に対して接続することができる。また、音基板の接続部と複数のメモリ基板とを接続する中継基板を備えたため、この中継基板を介して、１つの接続部に複数のメモリ基板を接続することができる。従って、接続部の数よりも多くのメモリ基板を音基板に接続することができ、記憶容量の増加を容易に行うことができる。また、音基板の接続部のデータバス幅よりもデータバス幅が小さいメモリ基板を使用して、遊技機用音声制御装置を構成することもできる。すなわち、メモリ基板の接続の自由度を向上させることができる。

また、本発明の請求項２に記載の遊技機用音声制御装置は、請求項１に記載の発明の効果に加え、接続部と音声制御コントローラとを接続する複数のデータバスのデータバス幅の合計が、音声制御コントローラのデータバス幅と等しいため、データバス幅がより大きい音声制御コントローラのデータバス幅の性能で各種制御を行うことができる。

また、本発明の請求項３に記載の遊技機用音声制御装置によると、複数のメモリの中の１つを選択する信号を生成する第一デコード回路をメモリ基板に設けたため、搭載されたメモリの数が異なる複数種類のメモリ基板を音基板に接続することができる。また、音基板と複数のメモリ基板とを接続する中継基板に、複数のメモリ基板の中の１つを選択する信号を生成する第二デコード回路を設けたため、１つの音基板に複数のメモリ基板を接続することができる。よって、メモリ基板の接続の自由度を向上させることができ、メモリ基板の種類毎に音基板を製造する場合に比べて製造コストを削減することができる。

また、本発明の請求項４に記載の遊技機用音声制御装置は、請求項３に記載の発明の効果に加え、メモリ基板が自身の記憶容量を示す情報であるＩＤ情報を記憶しており、このＩＤ情報に従って、複数のメモリ基板の１つを選択するための信号が第二デコード回路により生成されるため、空きが生じることのない連続したメモリマップを形成することができる。

また、本発明の請求項５に記載の遊技機用音声制御装置は、請求項４に記載の発明の効果に加え、音声制御コントローラは、ＩＤ情報を用いて音基板に接続されているメモリ基板の記憶容量を認識するため、メモリ基板の記憶容量に応じた制御を行うことができる。

また、本発明の請求項６に記載の遊技機用音声制御装置は、請求項４又は５に記載の発明の効果に加え、音基板に接続される適切なメモリ基板の記憶容量が適正記憶容量記憶手段によってあらかじめ記憶されており、適切なメモリ基板の記憶容量と、実際に接続されているメモリ基板の記憶容量とが一致しているか否かが適正記憶容量判断手段によって判断されるため、設定通りの容量のメモリ基板が正しく音基板に接続されているか否かの判断を行うことができる。

また、本発明の請求項７に記載の遊技機は、請求項１乃至６のいずれかに記載の発明と同様の作用効果を奏することができる。

以下、本発明の第一の実施形態である音声制御装置３４を備えたパチンコ機１について、図面を参照して説明する。まず、図１及び図２を参照して、パチンコ機１の機械的構成について説明する。図１は、パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図であり、図２は、パチンコ機１の正面図である。尚、以下の説明において、図２の紙面手前側を「パチンコ機１の正面側」、紙面奥行き側を「パチンコ機１の背面側」とする。

はじめに、パチンコ機１の概略構成について説明する。図１に示すように、パチンコ機１は、遊技場の島設備（図示外）に配設され、パチンコ機１の本体を支持する正面視略長方形状の外枠１２を備えている。そして、この外枠１２の外枠左柱部１２ａ近傍に、中枠１３の左柱部近傍が軸支されるようになっている。

この中枠１３は、正面視略長方形状の金属製のアングル部材からなる。この中枠１３の左柱部が、上ヒンジ２２及び下ヒンジ２１を介して外枠１２の外枠左柱部１２ａ近傍に軸支されることにより、中枠１３が外枠１２に対して略水平方向に回動可能（開閉可能）となっている。そして、中枠１３の上半分には遊技盤２が配設されている。さらに、中枠１３の正面側における遊技盤２の下方には、発射機に遊技球を供給し、且つ賞品球を受け入れる上皿５が設けられており、上皿５の直下には、賞品球を受ける下皿６が設けられている。また、当該下皿６の右側には、発射機による遊技球の発射を調節する発射ハンドル７が設けられている。そして、遊技盤２の正面側には、正面視略矩形状の表枠１４が設けられている。

また、パチンコ機１の中枠１３の背面側にはセンターカバー２７が設けられており、当該パチンコ機１を構成する各部を制御するための後述する主基板４１、サブ統合基板５８、電源基板４２、音声制御装置３４等の多数の制御装置（図３参照）を保護している。本発明では、この音声制御装置３４の構造に特徴を有するが、詳細は後述する。また、センターカバー２７の下方には下部カバー２８が設けられており、パチンコ機１を動作させるための様々な部品が保護されている。さらに、センターカバー２７の上方には、遊技機設置島から供給される遊技球を貯留する遊技球タンク２９が設けられている。

次に、表枠１４について説明する。図２に示すように、表枠１４は正面視略長方形状であり、遊技盤２の遊技領域４を前側から視認し得るように、略中央に開口部が開設されている。この開口部には透明板であるガラス窓２３（図１参照）が嵌め込まれており、当該ガラス窓２３を介して遊技領域４を視認可能となっている。そして、表枠１４の表枠左側端部１４ａ（図１参照）が中枠１３の左柱部の近傍に軸支されることにより、表枠１４が中枠１３に対して略水平方向に回動可能（開閉可能）となっている。また、表枠１４の左上部にはスピーカ３２が、右上部にはスピーカ３３がそれぞれ配設されており、２つのスピーカ３２，３３は配線によって音声制御装置３４（図３参照）に接続されている。そして、スピーカ３２，３３からは音声制御装置３４の制御によって様々な音が発生する。また、表枠１４の前面には演出用の電飾ランプ６３（図３参照）が多数設けられている。

次に、遊技盤２について説明する。発射ハンドル７の操作により、発射手段である発射機（図示外）から発射された遊技球が遊技盤２及びガラス窓２３によって形成された空間を流下する。この遊技盤２は、中枠１３の裏面側に固定された遊技盤固定枠の遊技盤用開口部（図示外）の正面側に支持され、ガラス窓２３を略中央に保持した表枠１４によって保護されている。図１に示すように、遊技盤２の正面には、外レール３に囲まれ、発射手段によって発射された遊技球が流下する正面視略円形状の遊技領域４が設けられている。

そして、図２に示すように、この遊技領域４の略中央には、液晶表示装置３６や各種ランプ及びＬＥＤを備えた図柄表示装置８が設けられている。また、この図柄表示装置８の下側には特別図柄始動電動役物１５が設けられており、当該特別図柄始動電動役物１５の左右には普通図柄始動ゲート１９，２０がそれぞれ配設されている。そして、普通図柄始動ゲート１９の左方には普通入賞口１０が、普通図柄始動ゲート２０の右方には普通入賞口１１が設けられている。さらに、特別図柄始動電動役物１５の下方には大入賞口１６が設けられており、当該大入賞口１６の下方には、何れの入賞口にも入賞しなかった遊技球が回収されるアウト口３０が設けられている。

次に、図柄表示装置８について説明する。図２に示すように、図柄表示装置８の下部には４つのＬＥＤから構成される特別図柄記憶数表示ＬＥＤ６０が設けられており、その右隣には、２つの７セグメントＬＥＤから構成される特別図柄表示部２５が設けられている。また、図柄表示装置８の上部には４つのＬＥＤから構成される普通図柄記憶数表示ＬＥＤ５９が設けられており、その上方には普通図柄表示部２４が設けられている。そして、図柄表示装置８は中央に液晶表示装置３６を備えており、この液晶表示装置３６により動画やメッセージ等様々な映像が表示される。

次に、図３を参照して、パチンコ機１の電気的構成について説明する。図３は、パチンコ機１の電気的構成を示すブロック図である。図３に示すように、制御部４０は、主に主基板４１、音声制御装置３４、電源基板４２、演出制御基板４３、払出制御基板４５、電飾基板４６、中間基板４７、及びサブ統合基板５８から構成されている。そして、音声制御装置３４は、音基板４４、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。この制御部４０は、パチンコ機１の裏側（背面側）に設けられており、センターカバー２７（図１参照）によって保護されている。

はじめに、主基板４１について説明する。パチンコ機１の主制御を司る主基板４１には、プログラムに従って各種の処理を行う主基板ＣＰＵユニット５０が設けられている。この主基板ＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１と、演算処理中に発生するデータの値等を一時的に記憶するＲＡＭ５２と、制御プログラム、各種データの初期値、他の基板への指示を行うコマンド等を記憶したＲＯＭ５３とが設けられており、これらは１つのＬＳＩとして一体にモールディングされている。また、ＣＰＵユニット５０には割込信号発生回路５７が接続されており、ＣＰＵ５１は、この割込信号発生回路５７から割込信号が入力される毎に、ＲＯＭ５３に記憶されている制御プログラムを実行する。

また、主基板４１にはＩ／Ｏインタフェイス５４が設けられており、サブ統合基板５８、払出制御基板４５、中間基板４７等のサブ基板、及び特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２が接続されている。また、主基板４１のＩ／Ｏインタフェイス５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。

次いで、払出制御基板４５及び中間基板４７について説明する。払出制御基板４５には、ＣＰＵ４５ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭが内蔵されており、賞品球払出装置４９に接続されている。そして、主基板４１から送信されるコマンドに従って、賞品球払出装置４９の制御を行う。また、中間基板４７には、大入賞口１６の開閉部材を開放・閉鎖する大入賞口開放ソレノイド７０、特別図柄始動電動役物１５の開閉部材を開放・閉鎖する電動役物開放ソレノイド７１、普通図柄始動ゲート１９，２０を通過した遊技球を検出する普通図柄作動スイッチ７３，７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、普通入賞口１０，１１に入賞した遊技球を検出するための入賞口スイッチ７６，７７、４個のＬＥＤから構成された普通図柄記憶数表示ＬＥＤ５９及び特別図柄記憶数表示ＬＥＤ６０、１つのＬＥＤで構成された普通図柄表示部２４、２つの７セグメントＬＥＤから構成された特別図柄表示部２５が接続されている。そして、中間基板４７は、スイッチやソレノイドの配線の中継と、主基板４１から直接制御を受ける表示部等への中継とを行っている。

次いで、サブ統合基板５８について説明する。サブ統合基板５８には、ＣＰＵ５８１、ＲＡＭ５８２、及びＲＯＭ５８３が設けられており、演出制御基板４３、音基板４４、及び電飾基板４６に接続されている。そして、主基板４１から送信されるコマンドに従って、演出制御基板４３、音基板４４、及び電飾基板４６の総合的な制御を行っている。

次いで、電飾基板４６及び演出制御基板４３について説明する。電飾基板４６はＣＰＵ４６ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭを内蔵し、電飾ランプ６３の制御を行っている。また、演出制御基板４３はＣＰＵ４３ａや図示外の入力インタフェイス、ＲＡＭ、ＲＯＭ、ＶＤＰ等を内蔵している。そして、ＣＰＵ４３ａは、サブ統合基板５８から受信するコマンドに従ってＶＤＰに表示制御データを出力し、ＶＤＰは入力された表示制御データに応じて液晶表示装置３６へ画像データ（ＲＧＢデータ）を出力する。これにより、液晶表示装置３６の表示態様が制御される。

次いで、音声制御装置３４について説明する。音声制御装置３４は、音基板４４、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。そして、音基板４４は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有する音声制御ユニット７９と、音声信号を出力する音声制御ＬＳＩ８０とを備えている。また、音基板４４には、１ＧＢのＲＯＭ１２１，１２２（図４参照）を備えた２ＧＢの第一メモリ基板１２０と、１ＧＢのＲＯＭ１３１，１３２（図４参照）を備えた２ＧＢの第二メモリ基板１３０とが接続されている。そして、２つのメモリ基板１２０，１３０内のＲＯＭには音源データが記憶されており、音声制御ＬＳＩ８０はメモリ基板１２０，１３０から必要な音源データを読み出して音声信号を生成し、スピーカ３２，３３へ出力する。

次に、図４を参照して、本発明の要部である音基板４４、第一メモリ基板１２０、及び第二メモリ基板１３０の詳細について説明する。図４は、第一の実施形態の音声制御装置３４の詳細を示すブロック図である。尚、図４ではデータバス及びアドレスバスを１本の線で表現しているが、実際は複数の信号線からなる。そして、説明の簡略化のため、以下でも同様に複数の信号線を１本の線で表現するものとする。

まず、音基板４４について説明する。音基板４４は、音声制御ユニット７９、音声制御ＬＳＩ８０、及び増幅回路８１から構成されている。そして、音声制御ユニット７９は、音声制御ＣＰＵ９１、音声制御ＲＡＭ９２、及び音声制御ＲＯＭ９３からなる。音声制御ＲＯＭ９３は、スピーカ３２，３３の音声制御プログラムや、音声の発生態様を制御するデータ等を記憶しており、音声制御ＣＰＵ９１へ信号やデータを送信する。また、音声制御ＲＡＭ９２も同様に音声制御ＣＰＵ９１へ接続されており、各種カウンタ、フラグ、データ、信号等が一時的に記憶される。そして、音声制御ＣＰＵ９１は、スピーカ３２，３３による音声の発生態様を制御するコマンドをサブ統合基板５８から受信し、受信したコマンドに基づいて音声制御ＬＳＩ８０へ制御信号を出力する。

また、音声制御ＬＳＩ８０はデータバス幅が６４ビットであり、表示制御ＣＰＵ９１から入力された制御信号に応じて、後述するメモリ基板１２０，１３０内のＲＯＭから必要な音源データを読み出す。そして、音声信号を生成し、生成した音声信号をパチンコ機１の遊技状態に同期させて増幅回路８１へ出力する。

次いで、音基板４４のデータバス８６，８７、及びアドレスバス８８，８９について説明する。音基板４４で使用されている音声制御ＬＳＩ８０のデータバス幅は６４ビットである。ここで、第一の実施形態の音基板４４では、この６４ビットの音声制御ＬＳＩ８０に３２ビットのメモリ基板１２０，１３０を接続するために、２つのコネクタ８４，８５が設けられている。そして、音声制御ＬＳＩ８０とコネクタ８４とは３２ビットのデータバス８６によって接続されており、音声制御ＬＳＩ８０とコネクタ８５との間も同様に３２ビットのデータバス８７によって接続されている。そして、コネクタ８４から音声制御ＬＳＩ８０へ接続されているデータバス８６のデータバス幅（３２ビット）と、コネクタ８５から音声制御ＬＳＩ８０へ接続されているデータバス８７のデータバス幅（３２ビット）との合計が、音声制御ＬＳＩのデータバス幅（６４ビット）に等しくなっている。

次いで、第一メモリ基板１２０及び第二メモリ基板１３０について説明する。第一メモリ基板１２０には、３２ビットのＲＯＭ１２１，１２２と、デコード回路１２４とが設けられており、コネクタ１２９により他の基板に接続される。デコード回路１２４は、アドレスバス１２６の一部であるデコード回路入力線１２３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１２１，１２２内の１つを選択するための回路である。そして、デコード回路１２４とＲＯＭ１２１とはチップセレクト信号線１２７により接続されており、デコード回路１２４とＲＯＭ１２２との間も同様にチップセレクト信号線１２８により接続されている。また、アドレスバス１２６がコネクタ１２９からＲＯＭ１２１，１２２へ接続されると共に、データバス幅が３２ビットのデータバス１２５が、コネクタ１２９からＲＯＭ１２１，１２２へ接続されている。

また、第二メモリ基板１３０も、第一メモリ基板１２０と同様に、３２ビットのＲＯＭ１３１，１３２とデコード回路１３４とを有し、コネクタ１３９により他の基板に接続される。そして、デコード回路入力線１３３により送信されるチップセレクト信号に応じて、２つのＲＯＭ１３１，１３２の内の一方がデコード回路１３４により選択されると共に、チップセレクト信号線１３７，１３８が、デコード回路１３４とＲＯＭ１３１，１３２との間にそれぞれ接続されている。また、コネクタ１３９及びＲＯＭ１３１，１３２は、３２ビットのデータバス１３５と、アドレスバス１３６とにより接続されている。

尚、第一メモリ基板１２０に設けられているＲＯＭ１２１，１２２、及び第二メモリ基板１３０に設けられているＲＯＭ１３１，１３２は、いずれも電気的書き換えが可能なフラッシュＲＯＭである。従って、古い遊技機の部品を利用して新しい種類の遊技機を製造する際に、ＲＯＭ１２１，１２２、及びＲＯＭ１３１，１３２の内容を書き換えて用いることで、コストの削減を行うことができる。

このような構成の音声制御装置３４によると、データバス幅が６４ビットである音声制御ＬＳＩ８０と、データバス幅が３２ビットである２つのメモリ基板１２０，１３０とを、簡易な構成で接続することができる。従って、３２ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに製造する必要がなく、３２ビットである２つのメモリ基板１２０，１３０を音基板４４に接続することで音声制御装置３４を構成することができる。また、３２ビットのメモリ基板は、３２ビットの音声制御ＬＳＩ、及び６４ビットの音声制御ＬＳＩ８０のいずれにも接続させることができるため、メモリ基板の共通化を実現でき、製造コストを削減することができる。ここで、音声制御装置３４において使用される音源データには、ＧＭ規格対応音源、ＰＣＭ音源、ＦＭ音源、ソフト音源、ゲーム音源等の種々の音源データがある。本発明に係る音声制御装置３４によると、音基板４４に接続されているメモリ基板を他の音源データが記憶されたメモリ基板に差し替えるだけで、音源データの種類や規格に関わらず、複数種類の遊技機の音声を制御することができる。

また、データバス幅を変換する回路を用いることで、データバス幅が異なる音声制御ＬＳＩ８０とメモリ基板とを相互に接続する場合には、変換回路を備えた中継基板等を新たに製造する必要があり、コストを要する。しかし、本発明によると、安価な部材を用いた簡易な構成でメモリ基板の共通化を実現することができる。

尚、第一の実施形態における主基板４１が本発明の「メイン制御基板」に相当し、スピーカ３２，３３が「発音手段」に相当する。また、音声制御ユニット７９及び音声制御ＬＳＩ８０が「音声制御コントローラ」に相当し、メモリ基板１２０，１３０のコネクタ１２９，１３９が「接続部」に相当する。

次に、本発明の第二の実施形態の音声制御装置２３４について、図５を参照して説明する。図５は、第二の実施形態の音声制御装置２３４の詳細を示すブロック図である。尚、第二の実施形態である音声制御装置２３４では、第一の実施形態の音声制御装置３４とは異なり、音基板４４に対して４つのメモリ基板２２０，２３０，２４０，２５０が２つの中継基板２０１，２１１を介して接続されている。また、第二の実施形態であるパチンコ機の構成要素は、音声制御装置２３４に中継基板２０１，２１１が設けられている点、及びメモリ基板２２０，２３０，２４０，２５０に並列に２つずつ搭載されているＲＯＭが８ビットであり、メモリ基板にデコード回路が設けられていない点以外は、第一の実施形態であるパチンコ機１と同じである。よって、パチンコ機１と共通する構成要素については同一の符号を付し、図１及び図２に示す機械的構成の説明、及び図３に示す電気的構成の説明についてはこれを省略又は簡略化するものとする。

まず、メモリ基板２２０，２３０，２４０，２５０について説明する。メモリ基板２２０には、８ビットのＲＯＭ２２１，２２２が並列に設けられている。これにより、第一の実施形態のメモリ基板１２０，１３０とは異なり、２つのＲＯＭ２２１，２２２の一方を選択するためのデコード回路を設けずに、データバス幅が１６ビットのメモリ基板を構成している。このＲＯＭ２２１，２２２とコネクタ２２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板２２０はコネクタ２２９により他の基板に接続される。尚、メモリ基板２３０にはＲＯＭ２３１，２３２、及びコネクタ２３９が、メモリ基板２４０にはＲＯＭ２４１，２４２、及びコネクタ２４９が、メモリ基板２５０にはＲＯＭ２５１，２５２、及びコネクタ２５９が、メモリ基板２２０と同様に設けられている。

次いで、中継基板２０１，２１１について説明する。中継基板２０１には、音基板４４のコネクタに接続されるコネクタ２０９と、メモリ基板のコネクタに接続される２つのコネクタ２０７，２０８とが設けられている。そして、コネクタ２０９から延びるデータバス幅３２ビットのデータバス２０３は、中継基板２０１の内部で分岐し、コネクタ２０７，２０８へ接続されている。同様に、コネクタ２０９から延びるアドレスバス２０４も分岐して、コネクタ２０７，２０８へ接続されている。これにより、１６ビットである２つのメモリ基板２２０，２３０を音基板４４へ接続することを可能にしている。尚、中継基板２１１にも、中継基板２０１と同様に３つのコネクタ２１７〜２１９が設けられている。そして、メモリ基板２４０，２５０を、データバス２１３及びアドレスバス２１４により音基板４４へ接続する。

このような構成の音声制御装置２３４によると、２つの中継基板２０１，２１１を用いることで、データバス幅が１６ビットである４つのメモリ基板２２０，２３０，２４０，２５０を、データバス幅が６４ビットである音声制御ＬＳＩ８０に接続することができる。すなわち、音基板４４のコネクタ８４，８５のデータバス８６，８７（３２ビット）よりもデータバス幅が小さいメモリ基板を使用して音声制御装置２３４を構成することができる。従って、１６ビットのメモリ基板の在庫が多数残っている場合、６４ビットのメモリ基板を新たに製造する必要がなく、１６ビットのメモリ基板２２０，２３０，２４０，２５０をそのまま使用することができる。

また、音声制御装置２３４では、４つのメモリ基板２２０，２３０，２４０，２５０に設けられているコネクタ２２９，２３９，２４９，２５９は、中継基板２０１，２１１のコネクタ２０７，２０８，２１７，２１８及び音基板４４のコネクタ８４，８５の全てに接続できる構造となっている。これにより、メモリ基板と音基板との接続の自由度を向上させている。

次に、本発明の第三の実施形態である音声制御装置３３４について、図６を参照して説明する。図６は、第三の実施形態の音声制御装置３３４の詳細を示すブロック図である。尚、第三の実施形態である音声制御装置３３４では、第二の実施形態とは異なり、４つのメモリ基板３２０，３３０，３４０，３５０に並列に２つずつ設けられているＲＯＭのデータバス幅が１６ビットであり、中継基板３０１，３１１にデコード回路３０５，３１５が設けられている。尚、第一及び第二の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

まず、メモリ基板３２０，３３０，３４０，３５０について説明する。メモリ基板３２０には、１６ビットのＲＯＭ３２１，３２２が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。このＲＯＭ３２１，３２２とコネクタ３２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板３２０はこのコネクタ３２９により他の基板に接続される。尚、メモリ基板３３０にはＲＯＭ３３１，３３２、及びコネクタ３３９が、メモリ基板３４０にはＲＯＭ３４１，３４２、及びコネクタ３４９が、メモリ基板３５０にはＲＯＭ３５１，３５２、及びコネクタ３５９が、メモリ基板３２０と同様に設けられている。

次いで、中継基板３０１，３１１について説明する。中継基板３０１には、音基板４４のコネクタに接続されるコネクタ３０９と、メモリ基板のコネクタに接続される２つのコネクタ３０７，３０８とが設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、共にデータバス幅が３２ビットのデータバス３０３によって接続されている。また、中継基板３０１には、２つのメモリ基板３２０，３３０の内のいずれか一方を選択するための回路であるデコード回路３０５が設けられている。そして、コネクタ３０９とコネクタ３０７との間、及びコネクタ３０９とコネクタ３０８との間は、このデコード回路３０５を介してアドレスバス３０４により接続されており、デコード回路３０５は一方のメモリ基板を選択する信号を生成して出力する。これにより、３２ビットである２つのメモリ基板３２０，３３０を音基板４４へ接続することを可能にしている。尚、中継基板３１１にも、中継基板３０１と同様に３つのコネクタ３１７〜３１９及びデコード回路３１５が設けられている。そして、２つのメモリ基板３４０，３５０を、データバス３１３及びアドレスバス３１４により音基板４４へ接続する。

このような構成の音声制御装置３３４によると、音声制御ＬＳＩ８０のデータバス幅とは異なるデータバス幅のメモリ基板を音基板４４に接続できる。これに加えて、中継基板３０１，３１１にデコード回路３０５，３１５が設けられているため、中継基板３０１，３１１に設けられた全てのコネクタのデータバス幅が同一となる。従って、音基板４４におけるコネクタ８４，８５のデータバス幅と、メモリ基板のデータバス幅とが同じである場合でも、音基板４４のコネクタの数よりも多い数のメモリ基板を使用して音声制御装置３３４を構成することができる。また、音声制御装置３３４では、４つのメモリ基板３２０，３３０，３４０，３５０に設けられているコネクタ３２９，３３９，３４９，３５９は、中継基板３０１，３１１のコネクタ３０７，３０８，３１７，３１８及び演出制御基板４３のコネクタ８４，８５の全てに接続できる構造となっている。よって、メモリ基板２つを直接音基板４４へ接続することもできるし、中継基板３０１，３１１を介することでより多くのメモリ基板を音基板４４へ接続することもできる。

次に、本発明の第四の実施形態である音声制御装置４３４について、図７を参照して説明する。図７は、第四の実施形態である音声制御装置４３４の詳細を示すブロック図である。尚、第四の実施形態である音声制御装置４３４では、第一〜第三の実施形態とは異なり、音基板４４４にデコード回路４９０が設けられている。また、第一〜第三の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

まず、メモリ基板４２０，４３０，４４０について説明する。メモリ基板４２０には、８ビットのＲＯＭ４２１〜４２４が並列に設けられている。これにより、データバス幅が３２ビットのメモリ基板を構成している。そして、このＲＯＭ４２１〜４２４とコネクタ４２９との間はデータバス及びアドレスバスにより接続されており、メモリ基板４２０はこの３２ビットのコネクタ４２９により他の基板に接続される。また、メモリ基板４３０には１６ビットのＲＯＭ４３１，４３２、及びコネクタ４３９が、メモリ基板４４０には１６ビットのＲＯＭ４４１，４４２、及びコネクタ４４９がそれぞれ設けられており、データバス幅が３２ビットのメモリ基板を構成している。このように、メモリ基板に搭載されるＲＯＭの個数は適宜変更が可能である。

次いで、音基板４４４について説明する。第四の実施形態の音基板４４４は、第一〜第三の実施形態の音基板４４とは異なり、３つのコネクタ４８３〜４８５とデコード回路４９０とを備えている。そして、音声制御ＬＳＩ８０とコネクタ４８４，４８５との間は、デコード回路４９０を介してアドレスバス４８９により接続されている。そして、音声制御ＬＳＩ８０とコネクタ４８３との間はアドレスバス４８８により接続されている。また、音声制御ＬＳＩ８０は３２ビットのデータバス４８６によりコネクタ４８３へ接続されると共に、同じく３２ビットのデータバス４８７によりコネクタ４８４，４８５へ接続されている。

このような構成の音声制御装置４３４によると、音声制御ＬＳＩ８０から振り分けられたアドレスが、音基板４４４に設けられたデコード回路４９０によってデコードされる。すなわち、メモリ基板の選択やチャンネルの振り分けを行うデコード回路の配設位置は、メモリ基板や中継基板に限られず、音基板であってもよい。

次に、本発明の第五の実施形態である音声制御装置５３４について、図８乃至図１０を参照して説明する。図８は、第五の実施形態である音声制御装置５３４の詳細を示すブロック図であり、図９は、音声制御ＣＰＵ９１に入力されるＩＤ情報と、音声制御ＣＰＵ９１が認識する記憶容量との関係を示す図である。また、図１０は、ＩＤ情報を用いない場合のメモリマップとＩＤ情報を用いた場合のメモリマップとを比較した図である。尚、第一及び第二の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。第五の実施形態である音声制御装置５３４では、容量の異なる複数種類のメモリ基板を１つの音基板５４４へ接続することができる点に特徴を有する。

以下、図８を参照して、音声制御装置５３４の構成について説明する。まず、音基板５４４について説明する。音基板５４４には、音声制御ユニット７９と、音声制御ＬＳＩ８０と、増幅回路８１とが設けられている。そして、音声制御ユニット７９は、音声制御ＣＰＵ９１と、音声制御ＲＡＭ９２と、音声制御ＲＯＭ９３とからなる。第五の実施形態の音基板５４４に設けられている音声制御ＣＰＵ９１は、記憶容量が８ＧＢのメモリに対応可能なＣＰＵである。そして、この音声制御ＣＰＵ９１にはアドレスバス及びデータバスが接続されており、アドレス信号及びデータ信号を出力する。このアドレス信号には、複数のメモリ基板の中の１つを選択するためのメモリ基板選択用信号と、メモリ基板に設けられた複数のＲＯＭの内の１つを選択するためのチップセレクト信号とが含まれており、後述する第一デコード回路５２５，５３５及び第二デコード回路５０１によりデコードされる。そして、後述するメモリ基板５２０，５３０内の各ＲＯＭは、入力されたチップセレクト信号によってアクセスされているか否かを認識し、アクセスされている場合にデータアクセスが可能となる。ここで、本実施の形態の音声制御ＣＰＵ９１は、音基板５４４に接続されているメモリ基板の容量を、メモリ基板に記憶されているＩＤ情報を用いて認識する。また、音基板５４４にはコネクタ５８８が設けられており、このコネクタ５８８を介して中継基板５００又はメモリ基板５２０，５３０を接続することができる。

次いで、記憶容量が４ＧＢであるメモリ基板５２０について説明する。メモリ基板５２０には、記憶容量が１ＧＢであるＲＯＭ５２１〜５２４と、第一デコード回路５２５とが設けられており、コネクタ５１８により他の基板に接続される。第一デコード回路５２５は、アドレスバスにより送信されるチップセレクト信号に応じて、４つのＲＯＭ５２１〜５２４の中の１つを選択するための回路である。そして、第一デコード回路５２５とＲＯＭ５２１〜５２４とはチップセレクト信号線により接続されており、コネクタ５１８から第一デコード回路５２５へはアドレスバスの一部であるデコード回路入力線が接続されている。さらに、コネクタ５１８からＲＯＭ５２１〜５２４へはアドレスバス及びデータバスが接続されている。ここで、図８に示すブロック図ではコネクタ５１８から延びる線を一本で表現しているが、実際は複数のアドレスバス及びデータバスからなる。また、メモリ基板５２０に搭載されているＲＯＭ５２１〜５２４が４つであるため、コネクタ５１８から第一デコード回路５２５へ接続されているデコード回路入力線は、実際は２本である。

また、メモリ基板５２０には、自身の記憶容量を示すＩＤ情報を記憶しているＩＤ情報格納部５２６が設けられている。このＩＤ情報格納部５２６内におけるＩＤ０信号線５２７は電源電位に、ＩＤ１信号線５２８はグランド電位に接続されており、これにより自身の記憶容量が４ＧＢであることを示すが、この詳細は後述する。そして、ＩＤ０信号線５２７及びＩＤ１信号線５２８は共にコネクタ５１８に接続されている。

次いで、記憶容量が２ＧＢであるメモリ基板５３０について説明する。メモリ基板５３０には、記憶容量が１ＧＢであるＲＯＭ５３１，５３２と、第一デコード回路５３５とが設けられており、コネクタ５１９により他の基板に接続される。このメモリ基板５３０における第一デコード回路５３５は、４ＧＢであるメモリ基板５２０の第一デコード回路５２５とは異なり、２つのＲＯＭ５３１，５３２のいずれかを選択するための回路である。そして、コネクタ５１９からＲＯＭ５３１，５３２へはアドレスバス及びデータバスが、コネクタ５１９から第一デコード回路５３５へはアドレスバスの一部であるデコード回路入力線が、第一デコード回路５３５からＲＯＭ５３１，５３２へはチップセレクト信号線がそれぞれ接続されている。

また、メモリ基板５３０にも、自身の記憶容量を示すＩＤ情報格納部５３６が設けられている。そして、コネクタ５１９からＩＤ情報格納部５３６へＩＤ０信号線５３７及びＩＤ１信号線５３８が接続されており、これら２本の信号線が共にグランド電位に接続されることで、自身の記憶容量が２ＧＢであることを示す。この詳細は後述する。

次いで、中継基板５００について説明する。中継基板５００には、第二デコード回路５０１と、ＩＤ情報デコード回路５０２とが設けられている。そして、音基板５４４のコネクタ５８８へ接続されるコネクタ５１５と、メモリ基板５２０，５３０が接続されるコネクタ５１６，５１７とを備えている。

そして、ＩＤ情報デコード回路５０２は、メモリ基板５２０のＩＤ情報格納部５２６、及びメモリ基板５３０のＩＤ情報格納部５３６から、端子１Ａ，１Ｂ，２Ａ，２Ｂを介して入力されるＩＤ情報をデコードし、モード信号を生成して第二デコード回路５０１へ出力する。このモードとしては、コネクタ５１６及びコネクタ５１７に接続されているメモリ基板の記憶容量に応じて４種類のモードが設定されており、モードに対応したモード信号が出力される。具体的には、コネクタ５１６及びコネクタ５１７の両方に２ＧＢのメモリ基板が接続されている場合に「モード０」、コネクタ５１６に４ＧＢ且つコネクタ５１７に２ＧＢのメモリ基板が接続されている場合に「モード１」、コネクタ５１６に２ＧＢ且つコネクタ５１７に４ＧＢのメモリ基板が接続されている場合に「モード２」、コネクタ５１６及びコネクタ５１７の両方に４ＧＢのメモリ基板が接続されている。場合に「モード３」を示すモード信号が出力される。本実施の形態では、コネクタ５１６に４ＧＢのメモリ基板５２０が、また、コネクタ５１７に２ＧＢのメモリ基板５３０が接続されているため、ＩＤ情報デコード回路５０２から第二デコード回路５０１へは「モード１」を示すモード信号が出力される。

また、ＩＤ情報デコード回路５０２から音声制御ＣＰＵ９１へは、中継基板５００に接続されている２つのメモリ基板の記憶容量を示すＩＤ情報が出力される。音声制御ＣＰＵ９１は、コネクタ５８８を介して接続されているメモリ基板の記憶容量を、このＩＤ情報に基づいて認識する。

そして、第二デコード回路５０１は、音基板５４４の音声制御ＣＰＵ９１、メモリ基板５２０の第一デコード回路５２５、及びメモリ基板５３０の第一デコード回路５３５にアドレスバスを介して接続されている。この第二デコード回路５０１は、ＩＤ情報デコード回路５０２から入力されるモード信号に応じてマッピングを決定するが、先述したモード信号に基づいてマッピングを行うことにより、アドレスに空きが生じることなく連続するようにマッピングを決定することができる。そして、チップセレクト信号の上位ビットに位置するメモリ基板選択用信号に応じて、２つのメモリ基板５２０，５３０のいずれか一方を選択する。尚、中継基板５００において、コネクタ５１６，５１７からコネクタ５１５へはデータバスが接続されている。

次に、図８及び図９を参照して、音声制御ＣＰＵ９１に入力されるＩＤ情報と、メモリ基板５２０，５３０の記憶容量との関係について説明する。図８に示すように、音声制御ＣＰＵ９１からコネクタ５８８へは、ＩＤ０及びＩＤ１の２つの端子が接続されている。そして、音基板５４４へは、４ＧＢのメモリ基板５２０若しくは２ＧＢのメモリ基板５３０を直接接続することができ、中継基板１００を介して２つのメモリ基板を接続することもできる。また、先述したように、４ＧＢのメモリ基板５２０のＩＤ情報格納部５２６において、ＩＤ０信号線５２７は電源電位（Ｈｉｇｈ）に、ＩＤ１信号線５２８はグランド電位（Ｌｏｗ）に接続されている。また、２ＧＢのメモリ基板５３０のＩＤ情報格納部５３６において、ＩＤ０信号線５３７及びＩＤ１信号線５３８は共にグランド電位（Ｌｏｗ）に接続されている。

そして、中継基板５００を介さずに、メモリ基板５２０，５３０を直接音基板５４４へ接続した場合、ＩＤ０信号線５２７，５３７が音声制御ＣＰＵ９１のＩＤ０へ接続され、ＩＤ１信号線５２８，５３８が音声制御ＣＰＵ９１のＩＤ１へ接続される。すると、音声制御ＣＰＵ９１において認識されるメモリ基板の容量は、図５に示すように、ＩＤ０及びＩＤ１が共に「Ｌｏｗ」である場合には２ＧＢとなり、ＩＤ０が「Ｈｉｇｈ」、ＩＤ１が「Ｌｏｗ」である場合には４ＧＢとなる。

また、中継基板５００を介して２つのメモリ基板を音基板５４４へ接続した場合、メモリ基板５２０のＩＤ０信号線５２７は１Ａに、ＩＤ１信号線５２８は１Ｂに入力される。また、メモリ基板５３０のＩＤ０信号線５３７は２Ａに、ＩＤ１信号線５３８は２Ｂに入力される。そして、２つのメモリ基板５２０，５３０のＩＤ情報がＩＤ情報デコード回路５０２により変換されて、音声制御ＣＰＵ９１のＩＤ０及びＩＤ１へ出力される。

そして、図５に示すように、中継基板５００のコネクタ５１６，５１７の両方に２ＧＢのメモリ基板５３０が接続されると、音声制御ＣＰＵ９１のＩＤ０には「Ｈｉｇｈ」が、ＩＤ１には「Ｌｏｗ」が入力され、音声制御ＣＰＵ９１はメモリ基板の容量を４ＧＢであると認識する。また、コネクタ５１６に４ＧＢのメモリ基板５２０が、コネクタ５１７に２ＧＢのメモリ基板５３０が接続されると、ＩＤ０には「Ｌｏｗ」が、ＩＤ１には「Ｈｉｇｈ」が入力され、容量が６ＧＢであると認識される。また、コネクタ５１６に４ＧＢ、コネクタ５１７に２ＧＢのメモリ基板が接続された場合にも同様に、ＩＤ０には「Ｌｏｗ」が、ＩＤ１には「Ｈｉｇｈ」が入力される。そして、コネクタ５１６，５１７の両方に４ＧＢのメモリ基板５２０が接続されると、ＩＤ０及びＩＤ１には共に「Ｈｉｇｈ」が入力されて、容量が８ＧＢであると認識される。このように、音声制御ＣＰＵ９１は、ＩＤ０及びＩＤ１により入力されるＩＤ情報に基づいてメモリ基板の記憶容量を認識し、各制御を行うことができる。

次に、図１０を参照して、中継基板５００においてデコードする際にＩＤ情報を利用したことの効果について説明する。図１０に示すように、中継基板５００においてデコードする際にＩＤ情報を用いない方法では、２ＧＢのメモリ基板５３０を、中継基板５００を介して２つ音基板５４４に接続させた際に、メモリマップに空きが生じるという問題がある。同様に、コネクタ５１６に２ＧＢのメモリ基板５３０を、コネクタ５１７に４ＧＢのメモリ基板５２０を接続させた場合にもメモリマップに空きが生じる。そして、音声制御ＣＰＵ９１は、接続されているメモリ基板の容量が４ＧＢであると認識していても、４ＧＢのメモリ基板５２０が１つ接続されている場合と、２ＧＢのメモリ基板５３０が２つ接続されている場合とでメモリマップが異なるため、問題が生じていた。また、接続されているメモリ基板の容量が６ＧＢである場合にも、コネクタ５１６，５１７のどちらに４ＧＢのメモリ基板５２０が接続されているのかを判別することができなかった。

一方で、本実施の形態では、中継基板５００においてデコードする際にＩＤ情報を使用し、アドレスに空きを生じさせることなく連続してマッピングを決定することができる。これにより、４ＧＢのメモリ基板５２０を１つ使用した場合と、２ＧＢのメモリ基板５３０を２つ使用した場合とで、メモリマップが同一となる。同様に、４ＧＢのメモリ基板５２０及び２ＧＢのメモリ基板５３０を１つずつ使用した場合には、コネクタ５１６，５１７のどちらに４ＧＢのメモリ基板５３０を接続してもメモリマップが同一となる。従って、音基板５４４に接続するメモリ基板の種類や数を変更した場合でも、音基板５４４を再設計する必要がない。すなわち、音基板５４４に汎用性を持たせることができる。

以上説明したように、第五の実施形態の音声制御装置５３４によると、複数のＲＯＭの中の１つを選択する信号を生成する第一デコード回路５２５，５３５を、メモリ基板５２０，５３０に設けたため、容量の異なる複数種類のメモリ基板を音基板５４４に接続することができる。さらに、２つのメモリ基板と音基板５４４とを接続するための中継基板５００に、２つのメモリ基板のうちの１つを選択する信号を生成する第二デコード回路５０１を設けることで、音基板５４４に２つのメモリ基板を接続することを可能にしている。

また、メモリ基板５２０，５３０には自身の記憶容量を示すＩＤ情報が記憶されており、音声制御装置５３４は、このＩＤ情報を用いることでメモリ基板の容量に応じた制御を行うことができる。詳細には、まず、音基板５４４に接続されているメモリ基板の容量が、このＩＤ情報によって音声制御ＣＰＵ９１に認識されるため、メモリ基板の容量に応じた制御を行うことができる。また、中継基板５００の第二デコード回路５０１は、ＩＤ情報に基づいたモード信号により連続してマッピングを決定することができる。従って、複数種類のパチンコ機に対して音基板５４４を共通に使用することができる。

また、ＩＤ情報は２ビットの情報であるため、音基板５４４に対する２種類のメモリ基板５２０，５３０の全ての接続方式に対して、単純な構成で容量を認識することができる。また、音声制御ＣＰＵ９１を制御するためのプログラムに関しては、音基板５４４内の音声制御ＲＯＭ９３に記憶されているため、音基板５４４を他の種類のパチンコ機に使用する場合でも、音声制御ＣＰＵ９１の制御プログラムを変更・追加せずにそのまま使用することができる。

次に、本発明の第六の実施形態である音声制御装置６３４について、図１１を参照して説明する。図１１は、第六の実施形態である音声制御装置６３４の詳細を示すブロック図である。尚、第六の実施形態の音声制御装置６３４は、中継基板６００の構造が第五の実施形態の中継基板５００と異なるのみであり、あらかじめ設定された容量のメモリ基板が接続されているか否かの判断を、ＩＤ情報を用いて簡易な構成で行うことができる点に特徴を有する。よって、第五の実施形態と共通する構成要素については同一の符号を付し、説明を省略又は簡略化するものとする。

図１１に示すように、第六の実施形態の音声制御装置６３４における中継基板６００には、コネクタ６１６，６１７に接続される２つのメモリ基板のうちの１つを選択するための第二デコード回路２０１と、コネクタ６１６，６１７を介して入力されるＩＤ情報を変換して音基板５４４の音声制御ＣＰＵ９１に出力するＩＤ情報変換回路６０２とが設けられている。そして、このＩＤ情報変換回路６０２には、トランジスタ６０５及びフォトカプラ６１０が設けられている。フォトカプラ６１０は、発光ダイオード６１１とフォトトランジスタ６１２とからなるＩＣであり、これを用いることによって入力信号と出力信号とが電気的に絶縁されるため、電気的ノイズを避けることができる。

次いで、ＩＤ情報変換回路６０２の回路構造について説明する。まず、トランジスタ６０５のベースは端子１Ａ及び端子ＩＤ１に、コレクタは電源電位に接続されており、エミッタは、フォトカプラ６１０における発光ダイオード６１１のアノードに接続されている。また、発光ダイオード６１１のカソードは端子２Ａに接続されている。そして、フォトカプラ６１０におけるフォトトランジスタ６１２のコレクタは電源電位及び端子ＩＤ０に、エミッタはグランドに接続されている。また、端子１Ｂ及び端子２Ｂは共にグランドに接続されている。

次いで、ＩＤ情報変換回路６０２から音声制御ＣＰＵ９１に出力される信号について説明する。４ＧＢのメモリ基板５２０のＩＤ０信号線５２７は電源電位に接続されているため、端子１Ａを介してＩＤ０信号線５２７に接続されている音声制御ＣＰＵ９１側の端子ＩＤ１へは、「Ｈｉｇｈ」を示す信号が出力される。そして、トランジスタ６０５では、ベースとエミッタとの間にベースを正とする電圧がかかるため、トランジスタ６０５に電流が流れて、フォトカプラ６１０の発光ダイオード６１１が発光する。すると、フォトカプラ６１０におけるフォトトランジスタ６１２に電流が流れるため、音声制御ＣＰＵ９１側の端子ＩＤ０へは「Ｌｏｗ」を示す信号が出力される。

そして、音声制御ＣＰＵ９１は、端子ＩＤ０に「Ｌｏｗ」が、端子ＩＤ１に「Ｈｉｇｈ」が入力されることで、中継基板６００のコネクタ６１６側に４ＧＢのメモリ基板５２０が、コネクタ６１７側に２ＧＢのメモリ基板５３０が接続されていることを認識する。また、サブ統合基板５８のＲＯＭ５８３には、音基板５４４に接続されるべき正規のメモリ基板の容量を示す情報が記憶されており、音声制御ＣＰＵ９１に出力される。そして、音声制御ＣＰＵ９１は、中継基板６００から入力される信号により認識されたメモリ基板の容量と、サブ統合基板５８から入力される信号により認識された容量とが整合しているか否かの判断を行う。この結果、整合していると判断された場合には、認識された容量に基づいてスピーカ３２，３３の制御を行うことができる。

このように、メモリ基板５２０，５３０に記憶されたＩＤ情報を利用して、あらかじめサブ統合基板５８に設定されている正規のメモリ基板の容量と、実際に音基板５４４に接続されたメモリ基板の容量とが整合しているか否かの判断を行うことができる。そして、この判断結果に基づいてスピーカ３２，３３の制御を行うことができる。ここで、図１１に示すＩＤ情報変換回路６０２の回路構成はこれに限られず、適宜変更が可能であることは勿論である。尚、サブ統合基板５８のＲＯＭ５８３が本発明の「適正記憶容量記憶手段」に相当し、音声制御ＣＰＵ９１が「適正記憶容量判断手段」に相当する。

尚、本発明は上記実施形態に限定されることなく、様々な変形が可能であることは言うまでもない。例えば、第一〜第六の実施形態では、音声制御ＣＰＵ９１の制御に必要な音声制御プログラムは音声制御ユニット７９の音声制御ＲＯＭ９３に記憶されているが、音声制御プログラムを記憶したメモリ基板を音基板に対して着脱可能に設けることもできる。

また、第一〜第三の実施形態の音基板４４には、メモリ基板若しくは中継基板を接続するために２つのコネクタ８４，８５が設けられており、各コネクタから音声制御ＬＳＩ８０へ３２ビットのデータバス８６，８７が接続されているが、音基板４４に設けられるコネクタの数は２つに限られない。例えば、メモリ基板若しくは中継基板を接続するためのコネクタを音基板４４に４つ配設し、各コネクタから音声制御ＬＳＩ８０へ１６ビットのデータバスを接続することで、１６ビットのメモリ基板４つを６４ビットの音声制御ＬＳＩ８０へ接続することもできる。すなわち、第二、第三の実施形態では、音基板４４に接続するメモリ基板の数を増やすために中継基板を用いているが、音基板４４のコネクタの数を増やすことで、接続するメモリ基板の数を増やすこともできる。また、中継基板の構造を変更することで、３枚以上のメモリ基板を音基板４４に接続することもできる。このように、接続のバリエーションは上記実施形態に限定されるものではない。

また、上記実施形態に示した各基板及びＩＣのデータバス幅は一例に過ぎず、適宜変更が可能であることは勿論である。例えば、上記実施の形態の音声制御ＬＳＩ８０のビット数は６４ビットであるが、８ビット、１６ビット、３２ビット、１２８ビット、２５６ビット等、他の値であっても本発明が適用できる。同様に、ＣＰＵ、メモリ基板、及びメモリ基板に内蔵されるＲＯＭに関しても、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、２５６ビット等、データバス幅が異なる場合であっても本発明を適用することができる。同様に、上記実施形態の音声制御ＣＰＵ９１は最大８ＧＢ対応のＣＰＵであるが、これを変更することも可能である。また、第五、第六の実施形態では４ＧＢのメモリ基板５２０及び２ＧＢのメモリ基板５３０を音基板４４に接続する場合について説明したが、６ＧＢや８ＧＢ等、様々な容量のメモリ基板を用いる場合であっても本発明が適用できるのは勿論である。

また、メモリ基板には１個以上のＲＯＭが搭載されていればよく、搭載されるＲＯＭの個数や容量は上記実施形態によって限定されるものではない。例えば、第一の実施形態では、第一メモリ基板１２０及び第二メモリ基板１３０に３２ビットのＲＯＭを２つずつ搭載し、デコード回路１２４，１３４によって一方のＲＯＭを選択する信号を生成することで３２ビットのメモリ基板を構成している。しかし、第一の実施形態のメモリ基板においても、第二の実施形態におけるメモリ基板と同様にデコード回路を設けず、１６ビットのＲＯＭ２つや８ビットのＲＯＭ４つを並列に接続することで３２ビットのメモリ基板を構成することもできる。さらには、３２ビットのＲＯＭを１つ搭載したメモリ基板を接続させることもできる。また、第五、第六の実施形態に使用したＲＯＭの容量は全て１ＧＢであり、４ＧＢのメモリ基板にはＲＯＭが４つ、２ＧＢのメモリ基板にはＲＯＭが２つ搭載されているが、ＲＯＭの容量や個数は適宜変更が可能である。そして、搭載するＲＯＭを容量の大きいＲＯＭに変更することでＲＯＭの数を減らすことができ、一方で、容量の小さいＲＯＭの在庫が余っている状況であれば、使用するＲＯＭの数を増やすことで容量の大きいメモリ基板を作製することができる。

また、第五の実施形態では、メモリ基板５２０，５３０のコネクタ５１８，５１９は、中継基板５００のコネクタ５１６，５１７及び音基板５４４のコネクタ５８８の両方に接続できる構造となっている。よって、中継基板５００を介して複数のメモリ基板を音基板５４４に接続することもできるし、１つのメモリ基板を直接音基板５４４に接続することもできる。これにより、メモリ基板の接続の自由度を向上させることを実現している。

一方で、複数種類のコネクタを用いることもでき、これにより、接続すべきメモリ基板の容量が決定している場合に、接続の間違いを減らすことができる。具体的には、４ＧＢのメモリ基板５２０専用のコネクタの形状と、２ＧＢのメモリ基板５３０専用のコネクタの形状とを異なるものにすることで、４ＧＢ専用のコネクタには２ＧＢのメモリ基板が接続できなくなり、間違いが減る。また、プログラムＲＯＭを搭載したメモリ基板のコネクタと、音源データが記憶されたＲＯＭを搭載したメモリ基板のコネクタとを異なる形状とすれば、各メモリ基板を適切に音基板５４４へ接続させることができる。これにより、同一種類のメモリ基板内の接続の自由度や、部品の再利用という面での自由度を保持しつつ、異なる種類のメモリ基板が接続されることを防止することができる。

また、複数種類のコネクタを用いた場合には、各コネクタ間に物理的な互換性がなくても、信号ラインを同じにして互換性を持たせてもよい。さらに、全てのコネクタ間に信号ラインの互換性を持たせるのではなく、複数種類のコネクタのうち、一部のコネクタ間のみ信号ラインを同じにして、その他のコネクタ間には互換性を持たせないように構成してもよい。これにより、信号ラインの互換性があるコネクタとないコネクタとを区分けすることができるため、互換性のあるコネクタ間では接続の自由度を向上させることができ、さらに、互換性のないコネクタ同士を接続することによる動作の不具合や、接続ミス等を防止することができる。

また、複数種類のコネクタを用いた場合、全てのコネクタ間に物理的な互換性を持たせるのではなく、複数種類のコネクタのうち、一部のコネクタ間のみに物理的な互換性を持たせて、その他のコネクタ間には物理的な互換性を持たせないように構成することもできる。さらに、全てのコネクタ間の形状に互換性を持たせるのではなく、複数種類のコネクタのうち、一部のコネクタ間の形状のみに互換性を持たせて、その他のコネクタ間については形状に互換性を持たせないようにしてもよい。これにより、互換性があるコネクタと、互換性がないコネクタとを区分けすることができ、互換性のあるコネクタ間での接続の自由度を向上させつつ、接続ミスを防止することができる。

また、コネクタの形状が異なる複数種類のメモリ基板を接続可能とするために、音基板側、若しくは中継基板側にあらかじめ複数種類のコネクタを設けておくこともできる。具体的には、１つの音基板にコネクタＡ及びコネクタＢをあらかじめ設けておき、接続するメモリ基板に設けられているコネクタがコネクタＡであれば、音基板のコネクタＡに嵌め合わせる。その後、この音声制御装置を他の種類の遊技機に適用する際に、接続するメモリ基板に設けられているコネクタがコネクタＢであった場合には、音基板のコネクタＢに嵌め合わせる。これにより、記憶容量の異なる複数種類のメモリ基板を音基板に接続できることに加えて、コネクタの形状が異なる複数種類のメモリ基板を１つの音基板に接続することができ、１つのメモリ基板を複数種類の音基板に接続することも可能となる。すなわち、音基板及びメモリ基板の汎用性を向上させることができる。従って、部品の再利用や設計のし易さ等の面でのコストの削減をより容易に行うことができる。

また、音基板４４はその他の基板、例えば、サブ統合基板５８、主基板４１、演出制御基板４３、払出制御基板４５、電飾基板４６、中間基板４７等と分離している必要は無く、いずれかの基板と一体型になっている複合ユニットであってもよい。また、メモリ基板に搭載されるＩＣはフラッシュＲＯＭに限られず、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のＲＯＭであってもよいし、ＲＯＭ以外の記憶媒体であってもよい。また、１つの遊技機用音声制御装置に複数種類のＲＯＭを用いてもよいし、１つのメモリ基板に複数種類のＲＯＭを用いてもよい。さらには、１つのメモリ基板に異なる種類の記憶媒体を複数用いることも可能である。従って、例えば１つのメモリ基板にＥＰＲＯＭ及びＥＥＰＲＯＭを搭載することもできるし、１つのメモリ基板に、特定の種類のＲＯＭと、ＲＯＭ以外の他の記憶媒体とを両方搭載することもできる。

本発明の遊技機は、パチンコ機に限られず、パチコン機、パチスロ機等の各種遊技機及びその音声制御装置に適用可能である。

パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図である。 パチンコ機１の正面図である。 パチンコ機１の電気的構成を示すブロック図である。 第一の実施形態の音声制御装置３４の詳細を示すブロック図である。 第二の実施形態の音声制御装置２３４の詳細を示すブロック図である。 第三の実施形態の音声制御装置３３４の詳細を示すブロック図である。 第四の実施形態の音声制御装置４３４の詳細を示すブロック図である。 第五の実施形態の音声制御装置５３４の詳細を示すブロック図である。 音声制御ＣＰＵ９１に入力されるＩＤ情報と、音声制御ＣＰＵ９１が認識する記憶容量との関係を示す図である。 ＩＤ情報を用いない場合のメモリマップとＩＤ情報を用いた場合のメモリマップとを比較した図である。 第六の実施形態の音声制御装置６３４の詳細を示すブロック図である。

１ パチンコ機
３２，３３ スピーカ
３４，２３４，３３４，４３４，５３４，６３４ 音声制御装置
４１ 主基板
４４，４４４，５４４ 音基板
５８ サブ統合基板
７９ 音声制御ユニット
８０ 音声制御ＬＳＩ
８４，８５，４８３，４８４，４８５ コネクタ
８６，８７，４８６，４８７ データバス
９１ 音声制御ＣＰＵ
１２０，１３０，２２０，２３０，２４０，２５０，３２０，３３０，３４０，３５０，４２０，４３０，４４０，５２０，５３０ メモリ基板
２０１，２１１，３０１，３１１，５００，６００ 中継基板
５０１，６０１ 第二デコード回路
５０２ ＩＤ情報デコード回路
５２５，５３５ 第一デコード回路
５２６，５３６ ＩＤ情報格納部
６０２ ＩＤ情報変換回路

Claims (7)

1. 遊技機の遊技の主制御を司り、制御に応じた信号を送信するメイン制御基板と、
   遊技に応じた音声を発生させる発音手段と、
   前記メイン制御基板から受信する信号により音声合成を行って音声信号を出力する音声制御コントローラを有し、前記発音手段による音声の発生を制御する音基板と、
   前記音声制御コントローラにおいて使用される音源データが記憶されたメモリを有し、前記音基板に着脱可能に取り付けられるメモリ基板と、
   前記音基板と、複数の前記メモリ基板とを接続する中継基板とを備えた遊技機用音声制御装置であって、
   前記音基板は、
   前記中継基板を接続する接続部を複数備え、且つ、前記複数の接続部から延びるデータバスを並列に前記音声制御コントローラへ接続し、
   前記中継基板は、
   前記中継基板に接続された前記複数のメモリ基板を、１つの前記接続部に接続し、前記音声制御コントローラから延びるアドレスバスにより入力されるアドレス信号を受けて、前記接続部に接続する前記複数のメモリ基板の中の１つを選択する信号を生成するデコード回路を有し、前記デコード回路によって選択された前記メモリ基板を前記音声制御コントローラに接続することを特徴とする遊技機用音声制御装置。
2. 前記接続部と前記音声制御コントローラとを接続する複数の前記データバスのデータバス幅の合計が、前記音声制御コントローラのデータバス幅と等しいことを特徴とする請求項１に記載の遊技機用音声制御装置。
3. 遊技機の遊技の主制御を司り、制御に応じた信号を送信するメイン制御基板と、
   遊技に応じた音声を発生させる発音手段と、
   前記メイン制御基板から受信する信号により音声合成を行って音声信号を出力する音声制御コントローラを有し、前記発音手段による音声の発生を制御する音基板と、
   前記音声制御コントローラにおいて使用される音源データが記憶されたメモリを複数有し、前記音基板に着脱可能に取り付けられるメモリ基板と、
   前記音基板と、複数の前記メモリ基板とを接続する中継基板と、
   前記音声制御コントローラから延びるアドレスバスにより入力されるアドレス信号を受けて、前記複数のメモリの中の１つを選択する信号を生成する第一デコード回路と、前記複数のメモリ基板の中の１つを選択する信号を生成する第二デコード回路とを備えた遊技機用音声制御装置であって、
   前記第一デコード回路を前記メモリ基板に、前記第二デコード回路を前記中継基板にそれぞれ設け、
   前記音基板から出力される複数のアドレス信号は、前記複数のメモリの中の１つを選択するためのチップセレクト信号と、前記チップセレクト信号の上位ビットに位置し、前記複数のメモリ基板の中の１つを選択するためのメモリ基板選択用信号とを含むことを特徴とする遊技機用音声制御装置。
4. 前記メモリ基板に設けられ、当該メモリ基板の記憶容量を示す情報であるＩＤ情報を記憶するＩＤ情報記憶手段と、
   マッピングを行うための信号を前記ＩＤ情報から生成するＩＤ情報デコード回路とを備え、
   前記中継基板の前記第二デコード回路は、前記メモリ基板を選択するための信号を、前記ＩＤ情報デコード回路により生成される信号を用いて生成することを特徴とする請求項３に記載の遊技機用音声制御装置。
5. 前記音声制御コントローラは、前記ＩＤ情報を用いて、前記音基板に接続されている前記メモリ基板の記憶容量を認識することを特徴とする請求項４に記載の遊技機用音声制御装置。
6. 前記音基板に接続される適切な前記メモリ基板の記憶容量をあらかじめ記憶する適正記憶容量記憶手段と、
   当該適正記憶容量記憶手段に記憶されている記憶容量と、前記ＩＤ情報により認識される記憶容量とを参照して、前記音基板に接続されている前記メモリ基板の記憶容量があらかじめ設定された記憶容量であるか否かを判断する適正記憶容量判断手段とを備えたことを特徴とする請求項４又は５に記載の遊技機用音声制御装置。
7. 請求項１乃至６のいずれかに記載の遊技機用音声制御装置を備えたことを特徴とする遊技機。

Images