JP4275023B2 - 遊技機及び遊技機用メモリ基板 - Google Patents

Description

この発明は、スロットマシン（回胴式遊技機）等の遊技機に関し、特にこれに用いられているサブ基板に搭載されるメモリ基板に関するものである。

スロットマシンやパチンコ機などの遊技機はマイコン（ＣＰＵ）を内蔵していて、抽選・入賞・払い出し・演出の制御をプログラムで実現している。この種の遊技機は、遊戯者の操作を受けて内部抽選及び該抽選結果に応じた入賞判定を行うとともに、入賞に応じて遊技媒体の払い出し制御を行うメイン基板と、メイン基板から遊戯者の操作を受けて処理を行い生成したコマンドを受けて内部抽選の結果を報知するなどの各種演出を行うサブ基板とを備えている。メイン基板とサブ基板は、それぞれＣＰＵ，ＲＡＭ、ＲＯＭを備えている。

ＣＰＵとＲＯＭなどの半導体メモリ（以下、メモリ又はメモリ素子と記す）を１枚の基板に装着することが多いが、近年の遊技機においては、演出の多様化により画像や音のデータが増大する傾向にあり、特にサブ基板において多くのメモリ素子（ＲＯＭ）が使用されるようになってきている。これらメモリ素子を簡便に扱う方法として、パソコンや情報機器などの一般の電子機器の分野において従来からメモリ素子のみを搭載したメモリ基板の利用が行われているが、遊技機における特殊事情があるために、そのようなやり方を遊技機にそのまま適用することができない。

その理由を説明する前に、一般的な電子機器の場合を説明する。メモリを増設したり様々な種類のメモリに対応できるようにしたりするためにメモリをＣＰＵの搭載された基板とは別の基板（メモリ基板）に設け、これをＣＰＵの搭載された基板に対してコネクタを介して装着することが行われている。以下の説明において、メモリとして読み出し専用のＲＯＭを例にとり説明する。

図７に示されるように、従来、ＲＯＭ６１０を搭載したメモリ基板６００をＣＰＵ５１０の搭載された基板（便宜上、ＣＰＵ基板とする）５００から分離し、メモリ基板６００をＣＰＵ基板５００上にコネクタ５２０，６３０を介して装着する場合は、アドレス信号に応じて複数のＲＯＭチップ６１０からその一部を選択するためのアドレスデコーダ６２０をメモリ基板６００に設けることが多い。このようにすれば、ＲＯＭチップ６１０の容量に変更が生じた場合（例えば、既存のＲＯＭチップ６１０と容量の異なるＲＯＭチップを採用するように設計変更した場合など）でもアドレスデコーダ６２０の入出力の設計を変えることにより、ＣＰＵ−メモリ基板間のインタフェースは影響を受けることなく、メモリ基板６００をＣＰＵ基板５００に装着することができる。

これに対して、図８に示されるように、メモリ基板８００の構成を簡単にしてコストを抑えるためにアドレスデコーダ７２０をＣＰＵ基板７００上に設けることもある。この場合、ＲＯＭチップ８１０の容量の変更やＲＯＭチップ８１０の素子数の変更にも対応できるように、ＣＰＵ７１０とアドレスデコーダ７２０とを結ぶ信号線上にジャンパ７３０を設け、メモリ基板８００のＲＯＭチップ８１０の種類（容量・素子数など）に応じて適宜ジャンパ７３０を設定するようにしている。例えば、４つのＲＯＭチップ８１０でメモリ基板８００を構成したとき、ＣＰＵ７１０のアドレスバスの上位２ビットをアドレスデコーダ７２０に入力するようにジャンパ７３０で接続する。２つのＲＯＭチップ８１０でメモリ基板８００を構成したとき、ＣＰＵ７１０のアドレスバスの上位１ビットをアドレスデコーダ７２０に入力するようにジャンパ７３０で接続する。同じ数のＲＯＭチップ８１０を用いる場合でもＲＯＭチップ８１０の容量が４倍になったときは、２ビット上位のアドレスをアドレスデコーダ７２０に入力するようにジャンパ７３０で接続する。このようにジャンパ７３０の接続を変更することにより、ＲＯＭチップ８１０の種類の変更に起因して生じるアドレスデコーダ７２０に入力すべきアドレスの違いを調整して、さまざまなメモリ基板８００をＣＰＵ基板７００にコネクタ７４０，８２０を介して装着することを可能にする。

図７のメモリ基板には、デコーダを搭載する必要があるためにコストアップになるという問題がある。そのため遊技機においても図８のようにデコーダを制御基板に搭載することが望ましい。

一般の電子機器であれば、図８に例示したようにジャンパを用いることができるが、遊技機においてはその特殊事情によりジャンパを用いることはできない。すなわち、遊技機は機種ごとに当局の検定を受けなければならず、当該検定をパスしたもののみが販売・使用を許される。販売・使用される遊技機は検定されたものと完全に同一でなければならず、そのため遊技機の各部品は管理番号が付されており、ＣＰＵを搭載する基板も例外ではない。しかし、ジャンパを用いると基板の構成の変更が容易であり、検定された基板との同一性を保証できなくなる。そのためジャンパのような電気的構成を変更し得るような部品を用いることは許されない。

本発明は斯かる課題を解決するためになされたもので、検定を受けた基板との同一性を保証しつつ、デコーダをメモリ基板でなくＣＰＵ基板に設けることによりコストを削減できる遊技機及び遊技機用メモリ基板を提供することを目的とする。

本発明は、遊技者の操作を受けて内部抽選及び入賞判定を行うとともに、入賞に応じて遊技媒体の払い出し制御を行うメイン基板と、前記メイン基板からコマンドを受けて内部抽選の結果の報知を含む演出を行うサブ基板とを備える遊技機において、
前記サブ基板は、複数のアドレス信号を含むアドレスバスに接続されたＣＰＵと、前記アドレスバスの一部のアドレス信号を受けてメモリ素子の選択信号を生成するアドレスデコーダと、コネクタを介して着脱自在に取り付けられるメモリ基板とを備え、
前記アドレスデコーダが、前記サブ基板に設けられ、
前記ＣＰＵが使用する複数のメモリ素子が、前記メモリ基板に設けられ、
前記メモリ基板に搭載された複数のメモリ素子は、前記サブ基板から前記コネクタを通して送られてくる前記複数のアドレス信号を含むアドレスバスに接続され、
前記アドレスバスの一部のアドレス信号は、前記コネクタを通して前記メモリ基板から前記サブ基板に戻されて前記アドレスデコーダに入力され、
前記アドレスデコーダの前記選択信号は、前記サブ基板から前記コネクタを通して前記メモリ基板に入り、前記複数のメモリ素子の選択端子に接続されることを特徴とするものである。

前記メモリ基板において、前記サブ基板から送られてくる前記複数のアドレス信号は前記メモリ素子用のアドレス信号と、前記メモリ素子用のアドレス信号の上位ビットに位置する前記複数のメモリ素子のいずれかを選択するためのメモリ素子指定用信号とを含み、前記メモリ素子指定用信号の数は前記メモリ素子の数に応じて定められる。

好ましくは、前記アドレスデコーダの入力信号線の本数αと前記アドレスデコーダ出力信号線βの本数との間にβは２のα乗（β＝２＾α）という関係があり、前記コネクタを通して前記サブ基板に戻されて前記アドレスデコーダに入力される前記アドレスバスの他の一部の信号線の本数をγと前記メモリ基板に搭載されるメモリ素子の数の個数δとの間にδは２のγ乗（δ＝２＾γ）という関係があり、さらに、γ≦αかつδ≦βという関係がある。

この発明は、複数のメモリ素子と、遊技機の内部抽選の結果の報知を含む演出を行うサブ基板に設けられたコネクタと嵌合するコネクタとを備え、
前記複数のメモリ素子は、前記サブ基板から前記コネクタを通して送られてくる複数のアドレス信号を含むアドレスバスに接続され、
前記アドレスバスの一部のアドレス信号は、前記コネクタを通して前記サブ基板に戻され、
前記サブ基板から前記コネクタを通して複数のメモリ素子選択信号を受け、これら信号は前記複数のメモリ素子の選択端子にそれぞれ接続されることを特徴とするものである。

この発明によれば、メモリ基板に搭載するメモリ素子の種類が変更された場合でも、前記メモリ基板を搭載するサブ基板をなんら改変することなく、メモリ基板を使用することができるようになる。したがって、検定を受けた基板との同一性を保証することができるので、前記メモリ基板は遊技機に好適である。しかも、アドレスデコーダをメモリ基板でなくサブ基板に設けることによりコストを削減することもできる。

この発明の実施の形態に係る遊技機について図面を参照して説明する。
図１は遊技機（スロットマシン、回胴式遊技機とも呼ばれる）の正面図である。
スロットマシン１で遊技を楽しもうとする遊技者は、まずメダル貸機（図示しない）等から遊技媒体であるメダルを借り、メダル投入装置のメダル投入口１０１に直接メダルを入れる。メダル投入口１０１は、スロットマシン１の正面で略中央の高さに設けられている。

スロットマシン１は、四角箱状の筐体１０２を有する。前記筐体１０２の中央部及び上部には、遊技者側に向かって臨む四角窓状の表示窓１０３が形成されている。そして、この中央部の表示窓１０２の中央には、三個の回転リール１３０の図柄１５１を見ることができる図柄表示窓１０４が形成されている。ベットスイッチ１０５は、回転リール１３０の下方に位置するスイッチであって、メダル投入口１０１に連続してメダル投入をして貯留させた貯留メダル数を減じてメダル投入に代える。精算スイッチ１０６は、回転リールの斜め下方に位置するスイッチであって、貯留した投入メダルを払い出す。スタートスイッチ１２０は回転リール１３０の斜め下方に位置するレバーであって、遊技メダルの投入若しくはベットスイッチ１０５の操作を条件に、リールユニット１５０の駆動を開始させる。ストップスイッチ１４０は、リールユニット１５０の駆動を停止させるためのものである。リールユニット１５０は、三個の回転リール１３０とから構成されている。そして、各回転リール１３０は、合成樹脂からなる回転ドラムと、この回転ドラムの周囲に貼付されるテープ状のリールテープ１３１とを備えている。このリールテープ１３１の外周面には、複数個（例えば２１個）の図柄１５１が表示されている。１５２は各種の演出を行うための液晶表示部である。

スロットマシン１の内部には、後述のように、スロットマシン１の全体の動作を制御するための制御装置が内蔵されている。制御装置は、ＣＰＵを中心に構成され、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ等を備えている。そして、ＣＰＵ（処理部）が遊技者の操作を受けてＲＯＭ（記憶部）に記憶されたプログラムを読み込むことで動作させるものであり、具体的には、スタートスイッチ１２０及びストップスイッチ１４０の操作に基づき回転リール１３０の回転及び停止を制御するとともに、ランプやスピーカ等の表示を制御する。ＣＰＵが動作する際に必要な一時的なデータなどはＲＡＭ（記憶部：一般にＲＡＭは揮発性メモリであり、その電源断によりデータは原則失われるが、本遊技機においてはその一部又は全部についてバッテリなどのバックアップ電源が用意されていることがあり、この場合は電源断でもデータは失われない）に記憶される。ＣＰＵはＲＯＭに記録されたプログラムに従って所定の動作を行うとともに、処理に必要な一時的なデータをＲＡＭに記録するとともに記録されたデータを必要に応じて読み出して参照する。

スタートスイッチ１２０は、前述のように回転リール１３０の斜め下方に位置するレバーであって、遊技メダルの投入若しくはベットスイッチ１０５の操作を条件に、または、入賞判定に応じて得られる「再遊技（Ｒｅｐｌａｙ）」時には前遊技からの所定時間経過を条件に、リールユニット１５０の駆動を開始させるためのものである。

ストップスイッチ１４０は、前述のようにリールユニット１５０の駆動を停止させるためのものである。具体的には、ストップスイッチ１４０は、各回転リール１３０に対応した三個のスイッチから構成され、各回転リール１３０の下方に１個ずつ配置されているものである。回転リール１３０に対応したストップスイッチ１４０の操作により、当該対応した回転リール１３０の回転を停止するように設定されている。

メダルの投入若しくはベットスイッチ１０５の操作を条件に、または、前記「再遊技（Ｒｅｐｌａｙ）」時には前遊技から所定時間経過を条件に、スタートスイッチ１２０を操作すると、リールユニット１５０が駆動され、三個の回転リール１３０が回転を開始する。その後、ストップスイッチ１４０の一個を操作すると、当該対応する回転リール１３０の回転が停止する。そして、ストップスイッチ１４０を三個全て操作すると、三個の回転リール１３０の回転が全て停止する。このとき、表示窓１０４の有効入賞ライン上に、予め設定された図柄１５１が停止すると入賞と判定され、図示しないホッパーユニットを介して所定枚数のメダルが払い出される。なお、メダルを払い出す代わりに、クレジットしてもよい。

図２はスロットマシン１の電気的な概略構造を示すブロック図である。この図において電源系統についての表示は省略されている。スロットマシン１は、その主要な処理装置としてメイン基板１０とこれからコマンドを受けて動作するサブ基板２０とを備える。なお、少なくともメイン基板１０は、外部から接触不能となるようにケース内部に収容され、これら基板を取り外す際に痕跡が残るように封印処理が施されている。

メイン基板１０は、遊技者の操作を受けて内部抽選を行ったり、リールの回転・停止やメダルの払い出しなどの処理を行ったりするためのものである。メイン基板１０は、予め設定されたプログラムに従って制御動作を行うＣＰＵと、前記プログラムを記憶する記憶手段であるＲＯＭおよび処理結果などを一時的に記憶するＲＡＭを含む。

サブ基板２０は、メイン基板１０からコマンド信号を受けて内部抽選の結果を報知などの各種演出を行うためのものである。サブ基板２０は、前記コマンド信号に応じた予め設定されたプログラムに従って制御動作を行うＣＰＵと、前記プログラムを記憶する記憶手段であるＲＯＭおよび処理結果などを一時的に記憶するＲＡＭを含む。コマンドの流れはメイン基板１０からサブ基板２０への一方のみであり、逆にサブ基板２０からメイン基板１０へコマンド等が出されることはない。

メイン基板１０にはスタートスイッチ１２０，ストップスイッチ１４０，リール駆動部１６０，リール位置検出回路１６１、ホッパー駆動部１７０、ホッパー１７１及びホッパー１７１から払い出されたメダルの枚数を数えるためのメダル検出部１７２が接続されている。サブ基板２０には液晶表示装置１５２の制御基板２１０、スピーカ２２０、ＬＥＤ基板２３０などの周辺基板（ローカル基板）が接続されている。

特に、本実施の形態によるスロットマシン１においては、複数のＲＯＭチップを搭載したメモリ基板３０がサブ基板２０に接続されている。メモリ基板３０に搭載されているＲＯＭチップはサブ基板２０に搭載されたＣＰＵにより使用される。

なお、メイン基板１０のＲＯＭには、このスロットマシン１で実行されるゲーム処理の手順がシーケンスプログラムとして記憶されている他、入賞確率テーブル，シンボルテーブルおよび入賞シンボル組合せテーブル等がそれぞれ区分されて格納されている。

各種の入賞は入賞確率テーブルのデータ設定に応じた確率の下で発生し図柄の停止制御が行われるため、遊技者の技量に極端に左右されることなく、例えば１日の営業時間内でのトータル的なメダル支払い率がほぼ一定に維持されている。どのテーブルを使用するかは内部設定値で決まる。

図３に示されるように、サブ基板２０上にはＣＰＵ４０及びアドレスデコーダ５０が搭載されている。ＣＰＵ４０にはデータバス２１及びアドレスバス２２が接続されており、アドレスデコーダ５０には複数のデコーダ入力信号線２３及び複数のデコーダ出力信号線２４が接続されている（データバス２１及びアドレスバス２２はそれぞれ1本の線で表現されているが、実際はそれぞれ複数の信号線及びアドレス信号線からなる。複数のデコーダ入力信号線２３も同様である。複数のデコーダ入力信号線２３はアドレスバス２２の一部である。図３の例のようにデコーダ出力信号線２４が４本の場合はデコーダ入力信号線２３は２本である）。データバス２１、アドレスバス２２、デコーダ入力信号線２３及びデコーダ出力信号線２４はサブ基板側コネクタ６０に接続されている。

メモリ基板３０上には、複数のＲＯＭチップ７０−１〜７０−４が搭載されると共に、サブ基板側コネクタ６０と嵌合されるメモリ基板側コネクタ８０が設けられている。ＲＯＭチップ７０−１〜７０−４とサブ基板側コネクタ６０の間には、データバス３１、アドレスバス３２（複数のアドレス信号線３３及び複数のＵターン信号線３４を含む）、並びにチップセレクト線３５が設けられている。

サブ基板側コネクタ６０とメモリ基板側コネクタ８０とが嵌合されると、データバス２１とデータバス３１とが接続され、アドレスバス２２とアドレスバス３２とが接続される。また、Ｕターン信号線３４とデコーダ入力信号線２３とが接続され、デコーダ出力信号線２４とチップセレクト線（ＣＳ線）３５が接続される。

ここで、アドレスバス２２について言及し、それに基づいてＵターン信号線３４及びデコーダ入力信号線２３などで伝達される信号についても説明する。

複数のＲＯＭチップ７０−１〜７０−４が存在する場合、各ＲＯＭチップ７０−１〜７０−４におけるアドレスを指定するだけでは足らず、いずれのＲＯＭチップ７０−１〜７０−４におけるアドレスを指定しているのかを示す情報も必要となる。例えば、ＲＯＭチップ７０−１〜７０−４におけるアドレスを指定するために必要とされるアドレス信号線がｎ本（Ａ０〜Ａｎ−１）であった場合、通常は、その直近上位の数ビット分のアドレス信号線（例えば、２ビットの場合、Ａｎ及びＡｎ＋１：以下「ＲＯＭチップ指定用信号線」という。）を参照することで、いずれのＲＯＭチップ７０−１〜７０−４が対象であるのかを知ることができる。このことから明らかなように、アドレスバス２２を構成する複数のアドレス信号線には、各ＲＯＭチップ７０−１〜７０−４におけるアドレス指定用の信号線と、ＲＯＭチップ指定用信号線とが含まれている。なお、ＲＯＭチップ指定用信号線が何本必要であるかは、ＲＯＭチップ７０−１〜７０−４の個数によって変動し、また、何番目のアドレス信号線からがＲＯＭチップ指定用信号線となるのかは、ＲＯＭチップ７０−１〜７０−４の容量に応じて変動する。

アドレスデコーダ５０の機能は、例えば、ＲＯＭチップ指定用信号線により伝達される数ビットの２値情報をメモリ素子を選択するための複数の信号にデコードすることであり、この機能自体は、ＲＯＭチップの容量が設計変更されたりＲＯＭチップの個数が設計変更されたりしても（ＲＯＭチップの個数がアドレスデコーダの出力信号線数を超えない場合に限る）、何ら変わりがない。主として変更されるのは、何をアドレスデコーダ５０への入力とすべきか、すなわち、何番目のアドレス信号線から何本をアドレスデコーダ５０へ入力すべきかである。

アドレスバス２２，３２に含まれる複数のアドレス信号線のうち、何番目のアドレス信号線から何本がＲＯＭチップ指定用信号線となるのかは、ＲＯＭチップの容量・個数などが確定すれば決定できる。すなわち、メモリ基板３０を設計した時点で決定できる事項である。そこで、本発明の実施の形態においては、メモリ基板３０上において、アドレスバス３２に含まれる信号線を二つに分岐させて、各ＲＯＭチップ７０−１〜７０−４におけるアドレス指定用のアドレス信号線３３を各ＲＯＭチップ７０−１〜７０−４に導入する一方で、ＲＯＭチップ指定用信号線をＵターン信号線３４としてサブ基板２０側へ戻し、デコード入力信号線２３を通じてアドレスデコーダ５０に導入するように設計している。このようにメモリ基板３０を設計することにより、アドレスデコーダ５０に変更を加える必要がないのは勿論のこと、サブ基板２０側の構成や、サブ基板側コネクタ６０及びメモリ基板側コネクタ８０のインタフェースに対しても何ら変更を加えることなく、アドレスデコーダ５０を含むサブ基板２０を複数種のメモリ基板３０に対応させることができ、コストダウンを図ることができる。

図４は、図３に示されるサブ基板２０及びメモリ基板３０のより具体的な構成を示す図である。図４には、一例として１６ビットのアドレスバス２２（Ａ０〜Ａ１５）を備えるものが描かれている。なお、図４においては簡略化のためデータバスは省略されている。

図４のアドレスデコーダ５０において、デコード入力信号線２３−１〜２３−３の本数は３本であり、デコード出力信号線２４−１〜２４−８の本数は８本である。すなわち、このアドレスデコーダ５０自体は、３ビットの入力を受けて、８個のＲＯＭチップのうちの一つを選択するチップセレクト信号ＣＳ（又はチップイネーブル信号）を出力可能なものである。ここで、デコード入力信号線やデコード出力信号線の本数には特に制限はなく、一つのアドレスデコーダ５０で何個のＲＯＭチップを搭載しているメモリ基板まで対応させるかによって、デコード入力信号線及びデコード出力信号線の本数を決定することができる。例えば、２個〜１６個までのＲＯＭチップ搭載のメモリ基板に対応させるためには、例えば、デコード入力信号線の本数を４本とし、デコード出力信号線の本数を１６本とすればよい。

一方、図４に示されるメモリ基板３０上に搭載されているＲＯＭチップ７０−１〜７０−４の個数は４個であるので、ＲＯＭチップの指定に必要な情報は２ビットである。図示された例においては、各ＲＯＭチップ７０−１〜７０−４におけるアドレス指定用の信号線３３が１２ビット（Ａ０〜Ａ１１）であるので、ＲＯＭチップ指定用信号線はその直近上位の２ビット（Ａ１２，Ａ１３）となる。そこで、この２本のアドレス信号線（Ａ１２，Ａ１３）をＵターン信号線３４−１，３４−２として、メモリ基板側コネクタ８０及びサブ基板側コネクタ６０を介してサブ基板側２０に戻している。なお、アドレスバス３２のうち、アドレス指定用の信号線（Ａ０〜Ａ１１）３３は、各ＲＯＭチップ７０−１〜７０−４にそれぞれ入力されている。

図示されたアドレスデコーダ５０は上述のように３ビット入力対応のものであるので、デコーダ入力信号線２３−１〜２３−３の本数とＵターン信号線３４−１，３４−２の本数とには差があるが、メモリ基板側コネクタ８０にはその差に応じたＮＣ（無接続）ピンを設け、余ったデコーダ入力信号線２３−３（通常は、上位ビットのデコーダ入力信号線）はそのＮＣピンに接続することとしている。なお、例えば、アドレス信号線（Ａ１４）にて伝達される信号が情報としてＮＣピンと同等のものである場合には、ＲＯＭチップ７０−１〜７０−４の個数が４個である場合にもＵターン信号線を３本とし、それぞれをデコーダ入力信号線に接続することとしても良い。

一方、デコーダ出力信号線２４−１〜２４−８の本数は８本であるのに対して、メモリ基板３０に搭載されているＲＯＭチップ７０−１〜７０−４の個数は４個であり、それぞれに入力されるチップセレクト線３５−１〜３５−４の総本数も４本であるので、デコーダ出力信号線２４−１〜２４−８とチップセレクト線３５−１〜３５−４を接続すると、４本のデコーダ出力信号線２４−５〜２４−８が余ることとなる。そこで、メモリ基板側コネクタ８０にはその差（この場合は４）に応じたＮＣピンを更に設け、そのＮＣピンに余った４本のデコーダ出力信号線２４−５〜２４−８（通常は、上位ビットのデコーダ出力信号線）を接続することとしている。

図５を参照すると、各ＲＯＭチップ７１−１〜７１−４の容量が倍になった例について描かれている。各ＲＯＭチップ７１−１〜７１−４の容量が倍になった結果、例えば、各ＲＯＭチップ７１−１〜７１−４におけるアドレス指定用の信号線が１３ビット（Ａ０〜Ａ１２）必要になったとする。一方、ＲＯＭチップ７１−１〜７１−４の個数は図４に示されたものと同様に４個であるので、ＲＯＭチップの指定に必要な情報は２ビットである。そのため、図５に示された例においては、１３ビットのアドレス指定用の信号線３３（Ａ０〜Ａ１２）の直近上位の２ビット（Ａ１３，Ａ１４）がＲＯＭチップ指定用信号線となり、これらがＵターン信号線３４−１，３４−２としてサブ基板２０側に戻されている。その他の構成は図４に示されたものと同じである。

図４及び図５を参照すれば明らかなように、搭載されているＲＯＭチップの容量に変更があり、それによって各ＲＯＭチップにおけるアドレスを指定するためのビット数に変動があった場合であっても、アドレスデコーダ５０を含むサブ基板２０側の構成には何らの変更も加えられていないし、サブ基板側コネクタ６０とメモリ基板側コネクタ８０とのインタフェースにも何らの変更も加えられていない。図４と図５の違いは、メモリ基板３０において、信号線３４−１、２３−１としてアドレス信号Ａ１２とＡ１３のどちらを割り当てるか、信号線３４−２、２３−２としてアドレス信号Ａ１３とＡ１４のどちらを割り当てるか、だけである。

図６を参照すると、図４に示されていたＲＯＭチップと容量の同じＲＯＭチップがメモリ基板３０上に８個搭載されている例が描かれている。各ＲＯＭチップ７０−１〜７０−８の容量は同じであるので、各ＲＯＭチップ７０−１〜７０−８におけるアドレス指定用のビット数も１２ビットで同じである。すなわち、図６に示された各ＲＯＭチップ７０−１〜７０−８に導入されるＸＹアドレス指定用の信号線３３も図４に示されるものと同じく、アドレスバス３２のうち下位の１２本（Ａ０〜Ａ１１）である。

これに対して、図６に示される例においては、ＲＯＭチップ７０−１〜７０−８の個数が８個になったため、ＲＯＭチップ指定用の信号線としては３ビット（Ａ１２〜Ａ１４）必要となる。そこで、Ｕターン信号線３４−１〜３４−３を３本設け、それらを用いて、アドレスバス３２に含まれるＲＯＭチップ指定用の信号線（Ａ１２〜Ａ１４）をサブ基板２０側に戻している。

また、図６に示される例においては、チップセレクト線３５−１〜３５−８も８本となる。これらは、サブ基板側コネクタ６０及びメモリ基板側コネクタ８０を介して、デコーダ出力信号線２４−１〜２４−８と一対一に接続されている。その他の構成は図４に示されたものと同じである。

図４及び図６を参照すれば明らかなように、搭載されているＲＯＭチップの個数に変更があり、それによってＲＯＭチップ指定用の信号線の本数に変動があった場合であっても、アドレスデコーダ５０を含むサブ基板２０側の構成には何らの変更も加えられていないし、サブ基板側コネクタ６０とメモリ基板側コネクタ８０とのインタフェースにも何らの変更も加えられていない。

図４乃至図６を参照すれば明らかなように、本発明の実施の形態においては、アドレスデコーダ５０の能力を３ビット入力（８出力）対応としてある。すなわち、本発明の実施の形態において、デコーダ入力信号線の本数とデコーダ出力信号線の本数とには、デコーダ入力信号線の本数をαとし且つデコーダ出力信号線の本数をβとすると、β＝２＾α（βは２のα乗）といった関係がある。また、Ｕターン信号線３４の本数とＲＯＭチップの個数にも一定の関係がある。すなわち、Ｕターン信号線の本数をγとし且つＲＯＭチップの個数をδとするとδ＝２＾γ（δは２のγ乗）といった関係がある。更に、アドレスデコーダ５０におけるデコード能力に起因してγ≦αといった関係があり、それに応じて、δ≦βといった関係がある。デコーダ出力信号線の本数とチップセレクト線の本数との関係などについては他の構成をとるように変形することも可能であるが、上記関係を満たすと設計上簡易となるという利点がある。

以上説明したように、本発明の実施の形態によれば、メモリ基板３０にＵターン信号線を設け、メモリ素子指定用のアドレス信号をメモリ基板３０からサブ基板２０側へ選択的に戻し、サブ基板２０に搭載されたアドレスデコーダ５０に入力することとしたため、メモリ基板３０に搭載されるメモリ素子（ＲＯＭチップ７０−１〜７０−８、７１−１〜７１−４）の容量の異なる場合や個数が異なる場合にも、サブ基板２０上のアドレスデコーダ５０やその周辺の接続を改変する必要がなくなる。すなわち、サブ基板２０の汎用性が高まり、部品共通化に起因したコストダウンを図ることができる。

しかも、ＣＰＵ４０の搭載されているサブ基板２０とともにメモリ基板３０も検定を受け、それぞれ基板管理番号を取得できるので同一性を保証できる。別の機種において別のメモリ基板を用いる場合は、サブ基板２０と当該別のメモリ基板３０も改めて検定を受け、基板管理番号を取得するので問題は生じない。この場合、メモリ基板の設計変更のみで済み、サブ基板２０の設計変更は不要である。ＲＯＭの種類を変更するときは、どのみちメモリ基板を設計変更しなければならないから、本発明の実施の形態において特段コストが増えるということもない。

本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

遊技機（スロットマシン）の正面図である。 発明の実施の形態に係る遊技機の機能ブロック図である。 発明の実施の形態に係るサブ基板とメモリ基板との関係を示す概略ブロック図である。 図３に示されるサブ基板とメモリ基板との関係をより詳細に示すブロック図である。但し、データバスは省略されている。 発明の実施の形態に係る変形例によるサブ基板とメモリ基板との関係を示すブロック図である。但し、データバスは省略されている。 発明の実施の形態に係る変形例によるサブ基板とメモリ基板との関係を示すブロック図である。但し、データバスは省略されている。 一般的な電子機器におけるＣＰＵ基板とメモリ基板との関係を示すブロック図である。 一般的な電子機器におけるＣＰＵ基板とメモリ基板との関係を示すブロック図である。アドレスデコーダはメモリ基板上ではなくＣＰＵ基板上に設けられている。

符号の説明

１ スロットマシン
１０ メイン基板
２０ サブ基板
２１ データバス
２２ アドレスバス
２３ デコーダ入力信号線
２３−１〜２３−３ デコーダ入力信号線
２４ デコーダ出力信号線
２４−１〜２４−８ デコーダ出力信号線
３０ メモリ基板
３１ データバス
３２ アドレスバス
３３ アドレス信号線
３４ Ｕターン信号線
３４−１〜３４−３ Ｕターン信号線
３５ チップセレクト線
３５−１〜３５−８ チップセレクト線
４０ ＣＰＵ
５０ アドレスデコーダ
６０ サブ基板側コネクタ
７０−１〜７０−８ ＲＯＭチップ
７１−１〜７１−４ ＲＯＭチップ
８０ メモリ基板側コネクタ
１０１ メダル投入口
１０２ 筐体
１０３ 表示窓
１０４ 図柄表示窓
１０５ ベットスイッチ
１０６ 精算スイッチ
１２０ スタートスイッチ
１３０ 回転リール
１３１ リールテープ
１４０ ストップスイッチ
１５０ リールユニット
１５１ 図柄
１５２ 液晶表示部
１６０ リール駆動部
１６１ リール位置検出回路
１７０ ホッパー駆動部
１７１ ホッパー
１７２ メダル検出部
２１０ 液晶制御基板
２２０ スピーカ
２３０ ＬＥＤ基板
Ａ０〜Ａ１４ アドレス信号
ＣＳ チップセレクト信号
ＮＣ 無接続
ＭＳＢ 最上位ビット
ＬＳＢ 最下位ビット

Claims (4)

1. 遊技者の操作を受けて内部抽選及び入賞判定を行うとともに、入賞に応じて遊技媒体の払い出し制御を行うメイン基板と、前記メイン基板からコマンドを受けて内部抽選の結果の報知を含む演出を行うサブ基板とを備える遊技機において、
   前記サブ基板は、複数のアドレス信号を含むアドレスバスに接続されたＣＰＵと、前記アドレスバスの一部のアドレス信号を受けてメモリ素子の選択信号を生成するアドレスデコーダと、コネクタを介して着脱自在に取り付けられるメモリ基板とを備え、
   前記アドレスデコーダが、前記サブ基板に設けられ、
   前記ＣＰＵが使用する複数のメモリ素子が、前記メモリ基板に設けられ、
   前記メモリ基板に搭載された複数のメモリ素子は、前記サブ基板から前記コネクタを通して送られてくる前記複数のアドレス信号を含むアドレスバスに接続され、
   前記アドレスバスの一部のアドレス信号は、前記コネクタを通して前記メモリ基板から前記サブ基板に戻されて前記アドレスデコーダに入力され、
   前記アドレスデコーダの前記選択信号は、前記サブ基板から前記コネクタを通して前記メモリ基板に入り、前記複数のメモリ素子の選択端子に接続されることを特徴とする遊技機。
2. 前記メモリ基板において、前記サブ基板から送られてくる前記複数のアドレス信号は前記メモリ素子用のアドレス信号と、前記メモリ素子用のアドレス信号の上位ビットに位置する前記複数のメモリ素子のいずれかを選択するためのメモリ素子指定用信号とを含み、前記メモリ素子指定用信号の数は前記メモリ素子の数に応じて定められることを特徴とする請求項１記載の遊技機。
3. 前記アドレスデコーダの入力信号線の本数αと前記アドレスデコーダ出力信号線βの本数との間にβは２のα乗（β＝２＾α）という関係があり、前記コネクタを通して前記サブ基板に戻されて前記アドレスデコーダに入力される前記アドレスバスの他の一部の信号線の本数をγと前記メモリ基板に搭載されるメモリ素子の数の個数δとの間にδは２のγ乗（δ＝２＾γ）という関係があり、さらに、γ≦αかつδ≦βという関係があることを特徴とする請求項１記載の遊技機。
4. 複数のメモリ素子と、遊技機の内部抽選の結果の報知を含む演出を行うサブ基板に設けられたコネクタと嵌合するコネクタとを備え、
   前記複数のメモリ素子は、前記サブ基板から前記コネクタを通して送られてくる複数のアドレス信号を含むアドレスバスに接続され、
   前記アドレスバスの一部のアドレス信号は、前記コネクタを通して前記サブ基板に戻され、
   前記サブ基板から前記コネクタを通して複数のメモリ素子選択信号を受け、これら信号は前記複数のメモリ素子の選択端子にそれぞれ接続されることを特徴とする遊技機用メモリ基板。

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