JP4324246B2 - 遊技機 - Google Patents

Description

この発明は、スロットマシン等の遊技機に関し、特に記憶素子（ＲＯＭ）の交換・記憶素子（ＲＯＭ）の改ざん等の不正行為を防止できる遊技機に関する。

スロットマシンやパチンコ機などの遊技機はマイコン（ＣＰＵ）を内蔵していて、抽選・入賞・払い出し・演出の制御をプログラムで実現している。この種の遊技機は、遊技者の操作を受けて内部抽選及び該抽選結果に応じた入賞判定を行うとともに、入賞に応じて遊技媒体の払い出し制御を行うメイン基板と、メイン基板からコマンドを受けて内部抽選の結果を報知したり各種演出を行うサブ基板とを備えている。

メイン基板のプログラムは遊技を直接制御する重要なものである。改ざん等を受けないようにメイン基板はその全体が封印されている。サブ基板のプログラムは液晶表示装置やスピーカ、表示ランプなどの演出表示装置を制御して遊技者に入賞等を報知するものであるが、さらに、出玉の獲得割合の重みを制御するようにしている遊技機がある（例えばアシストタイム（ＡＴ）：一定ゲーム間に特定の小役を台自体が何らかのアクションを伴ってユーザに教えたりする）。具体的には、上述のように出玉を得るための指示を液晶表示装置に表示して遊技者がその指示に従って操作すれば容易に出玉を得られるようにしている。

このように、メイン基板やサブ基板は抽選・入賞・払い出し・演出の制御をプログラムで実現している。各基板のプログラムは遊技に関する重要な制御を行っている。

ＣＰＵとプログラムなどを格納するＲＯＭなどの記憶素子（以下、メモリ又は半導体メモリと記す）を１枚の基板に装着することが多いが、近年の遊技機においては、演出の多様化により画像や音のデータが増大する傾向にあり、特にサブ基板において多くのメモリが使用されるようになってきている。これら大容量のメモリを簡便に扱う方法として、メモリのパッケージの形状をＤＩＰ→ＳＯＰ→ＳＳＯＰと小型化するとともに、これらを簡易な方法で基板に組み込むために複数のメモリを搭載した基板（以下、ＲＯＭモジュール又はメモリモジュールと呼ぶ）を使用するようになってきた（ＤＩＰ：Dual In-line Package：平たい長方形のパッケージの両方の長辺に外部入出力用のピンを並べたパッケージ方式としてはポピュラーなもの。ＳＯＰ：Small Outline Package：表面実装用のパッケージ方式で、DIPのフラットタイプにあたる。ＳＳＯＰ：Shrink Small Out-Line Package：SOPのリードピッチを縮小したパッケージ）

また、ＲＯＭの挿抜には工具類が必要であることから、取り扱いを容易にするという観点でメモリモジュールをボードtoボードコネクタ等を利用してメイン基板やサブ基板上に接続して使用することがある。

遊技機のＣＰＵを制御しているプログラムに手を加え、不正に出玉を得ようとするものがいる。自己に有利なようにプログラムを改ざんしたＲＯＭを不正にメイン基板やサブ基板に装着するのである。あるいは、サブ基板のＲＯＭを不正に交換して、例えばＡＴ機能を自己に有利なように改ざんするのである。

ところで、スロットマシンやパチンコ機のような遊技機は法律による規制を受けていて、このため各基板のプログラムは関係機関による事前の検定及び承認を受ける必要があり、勝手に改変することは許されていない。各基板に搭載されるプログラム、具体的にはＲＯＭの内容は関係機関への申請時に決定され、同じ機種の遊技機のＲＯＭの内容は常に同一であることが求められている。

しかし、不正な手段を用いてＲＯＭが交換され、プログラムの内容が変更されることがあった。このような不正行為による損害はかなりの額に上りホールの経営を圧迫するとともに、社会問題にもなりつつある。

本発明の目的は斯かる課題を解決するためになされたものであり、メモリモジュールを交換して行うＲＯＭ交換・ＲＯＭ改ざん等の不正行為を防止できる遊技機を提供することを目的とする。

この発明は、基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、 前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、 前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
前記判定部は、
電源切断時に前記揮発性記憶素子のデータの特徴値を求め、これを電源切断時の特徴値として保持し、電源投入時に前記揮発性記憶素子のデータの特徴値を求め、これを前記電源切断時の特徴値と比較することにより電圧低下の有無を判定し、
電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定するものである。

前記判定部は、前記特徴値を得るために、例えば、前記揮発性記憶素子の全データ又は一部のデータについてチェックサムを求めること、論理積、論理和又は排他的論理和を含む論理演算を行うこと、又は、ハッシュ関数によりハッシュ値を求めることの少なくとも何れかを行う。

この発明は、基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、
前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、
前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
前記判定部は、
電源切断時に前記揮発性記憶素子の全部又は一部のデータを退避させ、電源投入時に前記揮発性記憶素子の全部又は一部のデータを読み取り、これを退避させたデータと比較することにより電圧低下の有無を判定し、
電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定するものである。

この発明は、基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、
前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、
前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
前記判定部は、
前記揮発性記憶素子の予め定められたアドレスに予め定められたデータを書き込み、電源投入時に前記揮発性記憶素子の前記予め定められたアドレスのデータを読み出し、これを前記予め定められたデータと比較することにより電圧低下の有無を判定し、
電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定するものである。

前記バックアップ電源を前記処理部に搭載するときは、
前記バックアップ電源から前記第１半導体素子への電力の供給線を、少なくとも一度は前記バックアップ電源から前記メモリモジュールに入り、前記メモリモジュールを経由して前記処理部に戻り、前記第１半導体素子に接続されるように配置する。

前記バックアップ電源を前記メモリモジュールに搭載するときは、
前記バックアップ電源から前記第１半導体素子への電力の供給線を、前記メモリモジュールから前記処理部に入り、前記第１半導体素子に接続されるように配置する。

好ましくは、前記第１半導体素子に関する判定結果が電圧低下を示し、かつ、前記第２半導体素子に関する判定結果が電圧低下を示していないとき前記メモリモジュールの取り外しが有ったと判定し、エラー報知又は遊技停止のうちの少なくともいずれかを行う。

本発明によれば、処理部にある第１半導体素子へのバックアップ電源の供給をメモリモジュールを介して行い、メモリモジュールが処理部から外された場合にバックアップ電源の供給がなくなるようにするが、メモリモジュールが処理部から外された場合でも第２半導体素子への電力供給は維持されるように構成し、そして、電源投入時に第１半導体素子及び第２半導体素子について電源電圧の低下があったかどうかを確認することでメモリモジュールが処理部から外されたかどうか検知することができる。メモリモジュールが外されたと判定されたとき、エラー報知を行ったり、遊技を停止することで不正行為を抑止することができる。

発明の実施の形態１．
この発明の実施の形態に係る遊技機について図面を参照して説明する。
図１は遊技機（スロットマシン、回胴式遊技機とも呼ばれる）の正面図である。
スロットマシン１０で遊技を楽しもうとする遊技者は、まずメダル貸機（図示しない）等から遊技媒体であるメダルを借り、メダル投入装置のメダル投入口１００に直接メダルを入れる。メダル投入口１００は、スロットマシン１０の正面で略中央の高さに設けられている。

スロットマシン１０は、四角箱状の筐体１１を有する。前記筐体１１の中央部及び上部には、遊技者側に向かって臨む四角窓状の表示窓１２が形成されている。そして、この中央部の表示窓１２の中央には、三個の回転リール４０の図柄６１を見ることができる図柄表示窓１３が形成されている。ベットスイッチ１６は、回転リール４０の下方に位置するスイッチであって、メダル投入口１００に連続してメダル投入をして貯留させた貯留メダル数を減じてメダル投入に代える。精算スイッチ１７は、回転リールの斜め下方に位置するスイッチであって、貯留した投入メダルを払い出す。スタートスイッチ３０は回転リール４０の斜め下方に位置するレバーであって、遊技メダルの投入若しくはベットスイッチ１６の投入を条件に、リールユニット６０の駆動を開始させる。ストップスイッチ５０は、リールユニット６０の駆動を停止させるためのものである。リールユニット６０は、三個の回転リール４０とから構成されている。そして、各回転リール４０は、合成樹脂からなる回転ドラムと、この回転ドラムの周囲に貼付されるテープ状のリールテープ４２とを備えている。このリールテープ４２の外周面には、複数個（例えば２１個）の図柄６１が表示されている。６２は各種の演出を行うための液晶表示部である。

スロットマシン１０の内部には、後述のように、スロットマシン１０の全体の動作を制御するための制御装置が内蔵されている。制御装置は、ＣＰＵを中心に構成され、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ等を備えている。そして、ＣＰＵ（処理部）が遊技者の操作を受けてＲＯＭ（記憶部）に記憶されたプログラムを読み込むことで動作させるものであり、具体的には、スタートスイッチ３０及びストップスイッチ５０の操作に基づき回転リール４０の回転及び停止を制御するとともに、ランプやスピーカ等の表示を制御する。ＣＰＵが動作する際に必要な一時的なデータなどはＲＡＭ（一般にＲＡＭは揮発性メモリであり、その電源断によりデータは原則失われるが、本遊技機においてはその一部又は全部についてバッテリなどのバックアップ電源が用意されていることがあり、この場合は電源断でもデータは失われない）に記憶される。ＣＰＵはＲＯＭに記録されたプログラムに従って所定の動作を行うとともに、処理に必要な一時的なデータをＲＡＭに記録するとともに記録されたデータを必要に応じて読み出して参照する。

スタートスイッチ３０は、前述のように回転リール４０の斜め下方に位置するレバーであって、遊技メダルの投入若しくはベットスイッチ１６の投入を条件に、または、入賞判定に応じて得られる「再遊技（Ｒｅｐｌａｙ）」時には前遊技からの所定時間経過を条件に、リールユニット６０の駆動を開始させるためのものである。

ストップスイッチ５０は、前述のようにリールユニット６０の駆動を停止させるためのものである。具体的には、ストップスイッチ５０は、各回転リール４０に対応した三個のスイッチから構成され、各回転リール４０の下方に１個ずつ配置されているものである。回転リール４０に対応したストップスイッチ５０の操作により、当該対応した回転リール４０の回転を停止するように設定されている。

メダルの投入若しくはベットスイッチ１６の投入を条件に、または、前記「再遊技（Ｒｅｐｌａｙ）」時には前遊技から所定時間経過を条件に、スタートスイッチ３０を操作すると、リールユニット６０が駆動され、三個の回転リール４０が回転を開始する。その後、ストップスイッチ５０の一個を操作すると、当該対応する回転リール４０の回転が停止する。そして、ストップスイッチ５０を三個全て操作すると、三個の回転リール４０の回転が全て停止する。このとき、表示窓１３の有効入賞ライン上に、予め設定された図柄６１が停止すると入賞と判定され、図示しないホッパーユニットを介して所定枚数のメダルが払い出される。なお、メダルを払い出す代わりに、クレジットしてもよい。

図２はスロットマシン１０の電気的な概略構造を示すブロック図である。この図において電源系統についての表示は省略されている。スロットマシン１０は、その主要な処理装置としてメイン基板１とこれからコマンドを受けて動作するサブ基板２とを備える。なお、少なくともメイン基板１は、外部から接触不能となるようにケース内部に収容され、これら基板を取り外す際に痕跡が残るように封印処理が施されている。

メイン基板１は、遊技者の操作を受けて内部抽選を行ったり、リールの回転・停止やメダルの払い出しなどの処理を行うためのものである。メイン基板１は、予め設定されたプログラムに従って制御動作を行うＣＰＵと、前記プログラムを記憶する記憶手段であるＲＯＭおよび処理結果などを一時的に記憶するＲＡＭを含む。

サブ基板２は、メイン基板１からコマンド信号を受けて内部抽選の結果を報知したり各種演出を行うためのものである。サブ基板２は、前記コマンド信号に応じた予め設定されたプログラムに従って制御動作を行うＣＰＵと、前記プログラムを記憶する記憶手段であるＲＯＭおよび処理結果などを一時的に記憶するＲＡＭを含む。コマンドの流れはメイン基板１からサブ基板２への一方のみであり、逆にサブ基板２からメイン基板１へコマンド等が出されることはない。また、サブ基板２はＲＯＭなどの半導体メモリを搭載したメモリモジュール３を備えている。なお、メイン基板１にメモリモジュールを備えていてもよい。

メイン基板１にはスタートスイッチ３０，ストップスイッチ５０，リール駆動部７０，リール位置検出回路７１、ホッパー駆動部８０、ホッパー８１及びホッパー８１から払い出されたメダルの枚数を数えるためのメダル検出部８２が接続されている。サブ基板２には液晶表示装置６２の制御基板２００、スピーカ２０１、ＬＥＤ基板２０２などの周辺基板（ローカル基板）が接続されている。

図３にメモリモジュール３をサブ基板（処理部）２に装着した状態を示す。
このメモリモジュール３は、メモリモジュールの基板３ｂと、これに搭載されるひとつ又は複数の半導体メモリ（ＲＯＭ）３ａと、メモリモジュール３をサブ基板２に電気的に接続するためのメモリモジュール３側のコネクタ６とを備える。サブ基板２にはメモリモジュール３と電気的接続を行うためのコネクタ２ａが設けられている。コネクタ２ａはメモリモジュール３のコネクタ６と結合する。図３の例では、メモリモジュール３はサブ基板２に対して垂直になるようにコネクタ２ａに取り付けられる。

本発明の実施の形態１に係るメモリモジュールと処理部（サブ基板）の接続図を図４に示す。同図は本発明の実施の形態１の動作を説明するために必要な部分のみを示し、サブ基板２上のＣＰＵやメモリモジュール３上のＲＯＭの表示や、アドレス信号やデータ信号の表示を省略している。

図４において、２ｂは電源切断時に電力を供給するためのバックアップ電源である。バックアップ電源２ｂは、リチウム電池等の二次電池であるが、本発明は二次電池に限定されない。一次電池やコンデンサなどの蓄電器であってもよい。２ｃ−１はバックアップ電源から電力の供給を受けるリアルタイムクロックＩＣ（半導体素子。以下、ＲＴＣと記す）である。ＲＴＣ２ｃ−１は市販のＩＣであって、例えば、年・月・日・曜日・時・分・秒のカレンダー機能やカウンタ機能とともに、時刻アラーム・インターバルタイマー・時刻変更割り込みなどの機能を備えるものである。ＲＴＣ２ｃ−１は、後述のように電源電圧の低下を検出可能に構成されたもので、この点に鑑みて電圧低下検出半導体素子と呼ぶことができる。２ｃ−２はバックアップ電源２ｂから電力の供給を受けるＲＡＭ（揮発性記憶素子）である。ＲＴＣ２ｃ−１とＲＡＭ２ｃ−２は電源断時に同じバックアップ電源２ｂから電力の供給を受けるが、バックアップ電源２ｂからの配線のルートが異なっている（この点はさらに後述する）。２ｄはメモリモジュール３の取り外しの有無を判定する判定部である。判定部２ｄはＲＴＣ２ｃ−１，ＲＡＭ２ｃ−２からデータ（フラグ）を読み出したり、ＲＴＣ２ｃ−１，ＲＡＭ２ｃ−２にデータを書き込む（フラグをセット／リセットする）ことができる。判定部２ｄは、例えば所定のプログラムで動作する図示しないＣＰＵで実現される。判定部２ｄはメモリモジュール３の取り外しの有無を判定する以外にも、バックアップ電源２ｂの劣化を判断することもある。２ｅは基板の電源（直流電圧）ＶＤＤを受けてバックアップ電源２ｂに供給し充電を行うとともに、電源断のバックアップ時にバックアップ電源２ｂの電流が電源ＶＤＤに逆流しないようにするためのダイオードである。

図４においてバックアップ電源２ｂはサブ基板（処理部）２に搭載されているが、バックアップ電源２ｂからＲＴＣ２ｃ−１への電力の供給線の少なくとも一部はメモリモジュール３内を経由するように配置されている。すなわち、バックアップ電源２ｂからＲＴＣ２ｃ−１への電力の供給線は、まずバックアップ電源２ｂからコネクタ２ａの端子２ａ−１に接続され、この端子に対応するコネクタ６の端子６−１に接触することによりメモリモジュール３に入る。電力の供給線は、コネクタ６の端子６−２とコネクタ２ａの端子２ａ−２を経由して再びサブ基板２に戻り、ＲＴＣ２ｃ−１の電源端子に接続されている。コネクタ６の端子６−１と端子６−２はメモリモジュール３内において配線３ｃにより接続されている。これに対し、バックアップ電源２ｂからＲＡＭ２ｃ−２への電力の供給線はメモリモジュール３内を経由しないようになっている。すなわち、バックアップ電源２ｂとＲＡＭ２ｃ−２間の接続はサブ基板２上にのみ存在し、その外部に出ることはない。

参考のため図１１に従来のバックアップ電源２ｂとＲＴＣ２ｃ−１、ＲＡＭ２ｃ−２間の接続を示す。従来はこれらが直接接続されていて、メモリモジュール３を経由することはなかった。バックアップ電源２ｂからＲＴＣ２ｃ−１への電力の供給線の少なくとも一部がメモリモジュール３内を経由するような配置は、新規なものである。

本発明の実施の形態１に係る装置／方法は、サブ基板（処理部）２上にある揮発性記憶素子（ＲＡＭ）２ｃ−１へのバックアップ電源の供給をメモリモジュール３を介して行い、メモリモジュール３がサブ基板２から外された場合にはＲＴＣ２ｃ−１へのバックアップ電源の供給がなくなるようにし、そして、電源投入時にＲＴＣ２ｃ−１に関して電源電圧の低下があったかどうかと、ＲＡＭ２ｃ−２の内容が電源断時と同じかどうか（不一致であればＲＡＭ２ｃ−２に関して電源電圧の低下があったことを意味する）をそれぞれ確認することでメモリモジュール３がサブ基板２から外されたかどうか確認することを特徴とする。メモリモジュール３が外されていなければバックアップは正常に行われており、電源切断時と電源投入時（つまり電源断の間）にＲＴＣ２ｃ−１が電源電圧の低下を検出することはないはずである。ＲＴＣ２ｃ−１が電源電圧の低下を検出したとすれば、メモリモジュール３が外された可能性があると判断できる。ＲＴＣ２ｃ−１はその内部にフラグレジスタを持ち、少なくともその１ビットは電源電圧が低下したときにセットされるフラグ（ＶＬＦ（Voltage Low Flag）ビット）である。ＶＬＦビットがセット（＝１）であることは、電源電圧の低下などによって計時データ等が消失している可能性があることを意味し、レジスタ等を初期設定することが推奨されている。

バックアップ電源２ｂが劣化したときも同様にＲＴＣ２ｃ−１は電源電圧の低下を検出するが、この場合はＲＡＭ２ｃ−２の内容にも変化が生じる。ＲＴＣ２ｃ−１とＲＡＭ２ｃ−２それぞれについて電源電圧の低下の有無の確認を行い、これらの結果を総合的に判断することで、メモリモジュール３が外された場合をバックアップ電源２ｂが劣化した場合と区別することができる。

電源断の間すなわち電源切断時と電源投入時でＲＡＭ２ｃ−２の内容に変化が生じたかどうかを判定するために、発明の実施の形態１ではチェックサム（検査合計）を利用する。チェックサムとは、ＲＡＭの全アドレスのデータ又は一部のアドレスのデータについて求めた総合計である。ひとつのデータの１ビットが変化したときでもこれをチェックサムで検出することができる。チェックサムはＲＡＭ２ｃ−２のデータ全体をそれぞれ表現する特徴値と言える。

図５に電源スイッチをオフにしたときの処理フローチャートを示し、図６に電源スイッチをオンにしたときの処理フローチャートを示す。図７（ａ）に電源スイッチをオフにしたときのタイミングチャートを示し、図７（ｂ）に電源スイッチをオンにしたときのタイミングチャートを示す。これらの図を参照して発明の実施の形態１の動作を説明する。

図７（ａ）において電源スイッチがオンのとき、電源電圧は規定値である（期間Ｐ１）。期間Ｐ１では、図８に太線で示すように電源ＶＤＤがＲＴＣ２ｃ−１とＲＡＭ２ｃ−２にそれぞれ供給されるとともにバックアップ電源２ｂを充電している。電源スイッチがオンからオフにされたとき（時刻Ｔ１）サブ基板２等に供給される電源電圧はすぐには低下せず、電源スイッチのオフからしばらく時間が経ってから電源電圧がゼロになる（時刻Ｔ２）。この間（期間Ｐ２）でサブ基板２のＣＰＵ等は所定の処理を行うことができる。電源スイッチがオンからオフにされたとき（時刻Ｔ１）、その直後にその旨を示す電源断信号が有効になるので、ＣＰＵ等は電源断信号を契機に電源終了時の処理を実行することができる。具体的には期間Ｐ２において図５の処理を行う。

すなわち、ＲＡＭのチェックサムを求め（Ｓ１）、求めたチェックサムをＲＡＭの任意のアドレス（予めどのアドレスにするか決めておく）にそれぞれ記憶する（Ｓ２）。ＲＡＭ２ｃ−２にはバックアップ電源が供給されているから、電源断の際のＲＡＭ２ｃ−２の特徴値（チェックサム）が電源断の期間（図７の期間Ｐ３）においてＲＡＭ２ｃ−２で保持されることになる。

図７（ａ）の時刻Ｔ２以降の期間Ｐ３において電源電圧はゼロであるが、図９に太線で示すようにＲＴＣ２ｃ−１とＲＡＭ２ｃ−２に対してバックアップ電源２ｂから電力が供給される。したがって、ＲＴＣ２ｃ−１は電源電圧の低下を検出せず、ＲＡＭ２ｃ−２の内容は保持されたままである。

次に、図７（ｂ）に示すように、電源スイッチがオンになると（時刻Ｔ３）電源電圧が上昇し速やかに規定値に達する。その際に通常はリセット信号が発生し、その後の期間Ｐ４においてＣＰＵ等は初期動作を開始する。初期動作のひとつとして図６の処理を行う。

すなわち、ＲＡＭ２ｃ−２のチェックサムを求め（Ｓ１０）、電源断の際にＲＡＭ２ｃ−２に記憶させたチェックサムを読み出し（Ｓ１１）、両者を比較する（Ｓ１２）。Ｓ１２の比較処理は電源電圧低下の有無の判断を行うものである。

ＲＡＭ２ｃ−２に関してＳ１１で読み出したチェックサムがＳ１０で求めたチェックサムに一致した場合（Ｓ１２で一致）、ＲＡＭ２ｃ−２の内容が電源断中も保持されたことを意味する。バックアップ電源２ｂが正常であると判断できるから、次にメモリモジュール３が取り外されたかどうかを判定するためにＳ１４以降の処理を行う。

チェックサムが一致しなかったら（Ｓ１２で不一致）、バックアップ電源２ｂが劣化したことを意味するから、エラー処理（Ｓ１３）を行いその旨の報知を行う。

次に、ＲＴＣ２ｃ−１のフラグレジスタを調べ（Ｓ１４）、ＶＬＦビットがセットされているかどうか調べる（Ｓ１５）。ＶＬＦビットがセットされていないとき（ＮＯ）、ＲＴＣ２ｃ−１が電源断中もバッテリバックアップされたことを意味するから、メモリモジュール３が取り外されなかったと判断できる。これは正常状態であるので通常の起動処理を行う（Ｓ１７）。なお、この際にＲＡＭ２ｃ−２に記憶されたチェックサムをクリアするようにしてもよい。

これに対し、電源断の期間においてメモリモジュール３が交換されると（メモリモジュールのＲＯＭを有効にするには電源切断時に交換する必要がある）、図１０に示すようにメモリモジュール３が外された時点でＲＴＣ２ｃ−１への電力の供給が絶たれる。バックアップ電源２ｂからＲＴＣ２ｃ−１への電力の供給線の少なくとも一部はメモリモジュール３内を経由するように配置されているためである。図１０の状態になるとＲＴＣ２ｃ−１のＶＬＦビットがセット（＝１）され、再度電源が供給されても当該ビットがリセット（＝０）されることはない。その結果、Ｓ１５の判定結果はＹＥＳとなり、エラー処理を行い、メモリモジュール３が交換されたことを報知する（Ｓ１６）。これ以降は通常の起動処理を行わないので、遊技を行うことができなくなる。なお、電源断の期間以外でもＶＬＦビットのセットを検出したときにエラー処理を行うようにしてもよい。

発明の実施の形態１によれば、メモリモジュールを介して電圧低下検出半導体素子（例えばＲＴＣ）へのバックアップ電源の供給を行い、メモリモジュールが処理部（サブ基板）から外された場合に電圧低下検出半導体素子へのバックアップ電源の供給が遮断されるようにし、バックアップ不良を発生させる。電源投入時には電圧低下検出半導体素子に関して電圧低下の有無のチェックが行われるため、メモリモジュールが外された場合には電圧低下が有ったことを検出することになり、不正行為の可能性があると判断し、エラー状態などに移行して遊技を停止させる。他方、揮発性記憶素子（ＲＡＭ）は、そのバックアップ電力の供給線がメモリモジュールを経由しないので、メモリモジュールが取り外されても電圧は低下せず、その特徴値が一致する。電圧低下検出半導体素子のみに関して電圧の低下を検出したときに、メモリモジュールが交換されたと判定し、エラー処理を行う。このように処理することで、バックアップ電源の劣化によるバックアップ不良と区別して、メモリモジュールが外されたということを判定できるようにした。以上のような構成により、メモリモジュールの交換を検知しエラー報知することができ、ＲＯＭの不正な交換という不正行為を抑止することが可能になる。

なお、以上の説明において、バックアップ電源の供給を受ける半導体素子としてリアルタイムクロックＩＣ（ＲＴＣ）を例にとり説明を加えたが、これは一例であって他の半導体素子を使用することもできる。例えば、電源低下時にこれを検出して信号（例えばリセット信号）を出力するＩＣを用いるとともに、例えばレジスタや不揮発性メモリ（ＥＥＰＲＯＭなど）によりその出力を電源投入時まで保持するようにしてもよい。

なお、以上の説明で、特徴値としてチェックサムを求める場合を例にとり説明を加えたが、本発明はこれに限定されない。揮発性記憶素子（ＲＡＭ）の内容に固有の特徴値を求めることができればよく、例えば、論理積、論理和又は排他的論理和を含む論理演算を行ったり、又は、ハッシュ関数によりハッシュ値を求めるようにしてもよい。ハッシュ関数とは、与えられた原文から固定長の疑似乱数を生成する演算手法であり、生成した値は「ハッシュ値」と呼ばれる。「要約関数」「メッセージダイジェスト」とも呼ばれる。不可逆な一方向関数を含むため、ハッシュ値から原文を再現することはできず、また同じハッシュ値を持つ異なるデータを作成することは極めて困難である。

以上の説明で、特徴値をＲＡＭ２ｃ−２自身に書き込んだが、本発明はこれに限定されない。バックアップ電源の供給されるほかのＲＡＭ又は不揮発性記憶素子（ＥＥＰＲＯＭなど）に書き込むようにしてもよい。

発明の実施の形態１の変形例．
上記例ではメモリモジュール３経由でバックアップ電源を供給する素子（第１半導体素子）に電圧低下検出半導体素子（ＲＴＣ）を適用し、メモリモジュール３を経由せずにバックアップ電源を供給する素子（第２半導体素子）に揮発性記憶素子（ＲＡＭ）を適用したが、本発明はこれに限定されない。図１２に示すように、メモリモジュール３経由でバックアップ電源を供給する素子（第１半導体素子）に揮発性記憶素子（ＲＡＭ）を適用し、メモリモジュール３を経由せずにバックアップ電源を供給する素子（第２半導体素子）に電圧低下検出半導体素子（ＲＴＣ）を適用するようにしてもよい。

この場合、図６のＳ１０乃至Ｓ１２の処理とＳ１４乃至Ｓ１５の処理を入れ替える。

すなわち、まず、ＲＴＣ２ｃ−１のフラグレジスタを調べ、ＶＬＦビットがセットされているかどうか調べる。ＶＬＦビットがセットされていないとき、ＲＴＣ２ｃ−１が電源断中もバッテリバックアップされたことを意味するから、バックアップ電源２ｂが正常であると判断できるので、次にＲＡＭ２ｃ−２に関する電圧低下の有無を判定する。ＶＬＦビットがセットされているときは、バックアップ電源２ｂが劣化したことを意味するから、エラー処理（Ｓ１３）を行いその旨の報知を行う。

電源断の期間Ｐ３においてメモリモジュール３が交換された場合（図１０に示すようにメモリモジュール３が外された時点でＲＴＣ２ｃ−１への電力の供給が絶たれる）、ＲＡＭ２ｃ−２の内容は失われ、再度電源が供給されても回復することはない（でたらめな内容になる）。そのため、ＲＡＭ２ｃ−２に関して、読み出したチェックサム（電源断時のチェックサム）が電源投入時に求めたチェックサムに一致しなくなる。ＲＡＭ２ｃ−２の内容が失われるから電源投入時に求めたチェックサムは電源断時に求めたものと当然異なるし、記憶していたチェックサム自体も失われるからである。そこでエラー処理を行い、メモリモジュール３が交換されたことを報知する（Ｓ１６）。
発明の実施の形態１の変形例も、発明の実施の形態１と同様の作用効果を奏する。

発明の実施の形態２．
発明の実施の形態１ではバックアップ電源２ｂをサブ基板２に搭載したが、本発明はこれに限定されない。例えば、図１３に示すようにメモリモジュール３にバックアップ電源２ｂを搭載するようにしてもよい。図１３の構成でもバックアップ電源２ｂからＲＴＣ２ｃ−１への電力の供給線の少なくとも一部をメモリモジュール３内を経由するように配置することができる。図１３の構成でも発明の実施の形態１と同様の作用効果を奏する。

発明の実施の形態３．
発明の実施の形態１では揮発性記憶素子の内容の特徴値を利用して電源電圧の低下を検出したが、特徴値を求めることなくデータそのものを比較することにより同様の検出を行うこともできる。その例を列挙する。なお、以下の例は発明の実施の形態１の変形例にも適用できる。

（１）ＲＡＭ２ｃ−２の全データを退避させることにより、例えばバックアップ電源の供給されるほかのＲＡＭ又は不揮発性記憶素子（ＥＥＰＲＯＭなど）に書き込むことにより、電源断中も保持する。退避とは、一般的には、主記憶装置(main storage)上の特定の記憶位置(location)、領域(region)、レジスタ(register)などの内容を他の目的に使用するために、一時的に主記憶装置の他の記憶場所又は補助記憶に格納しておくことである。
電源切断時にＲＡＭ２ｃ−２の全データを読み取り、これらを他のＲＡＭ又は不揮発性記憶素子に書き込む。電源投入時にＲＡＭ２ｃ−２の全データを読み取り、これを退避したデータと比較する。比較の結果、全部又は一部のデータについて不一致が生じたとき、電源電圧が低下したと判定する。

（２）ＲＡＭ２ｃ−２の一部のデータを退避させることにより、例えばバックアップ電源の供給されるほかのＲＡＭ又は不揮発性記憶素子（ＥＥＰＲＯＭなど）に書き込むことにより、電源断中も保持する。
電源切断時にＲＡＭ２ｃ−２の一部のデータを読み取り、これらを他のＲＡＭ又は不揮発性記憶素子に書き込む。電源投入時にＲＡＭ２ｃ−２の一部のデータ（電源切断時と同じアドレスのもの）を読み取り、これを退避したデータと比較する。比較の結果、全部又は一部のデータについて不一致が生じたとき、電源電圧が低下したと判定する。なお、ひとつのアドレスのデータのみを退避するようにしてもよい。電源断によりＲＡＭの全てのアドレスのデータが影響を受けるので、ひとつのアドレスのデータを監視するだけでも判定可能である。

（３）ＲＡＭ２ｃ−２の一部のデータを、ＲＡＭ２ｃ−２自身の予め用意された領域に書き込む（退避させる）。他の点は上記（２）と同様である。

発明の実施の形態３は、発明の実施の形態１と同様の作用効果を奏する。

発明の実施の形態４．
ＲＡＭの特定のアドレスに特定の値を書き込んでおき、電源投入時にそれが維持されているかどうか判断するようにしても、上記発明の実施の形態１乃至３と同様の効果を奏する。ＲＡＭの特定のアドレスは、少なくとも電源断時において常に特定の値であると決めておき、電源投入時にそれが維持されていなければ電源電圧が低下したと判断するのである。この場合、特徴値を求める必要はないし、電源断時にＲＡＭの内容を読み取る必要もない。

発明の実施の形態４に係る事前データ書き込み処理のフローチャートを図１４に、電源スイッチをオンしたときの処理のフローチャートを図１５に示す。図１４の特定のアドレスに特定の値を書き込む処理は電源断時（図７の期間Ｐ２）に行ってもよいし、それ以外の任意のタイミング（初期化時など）に行ってもよいし、定期的又は不定期に繰り返し行うようにしてもよい。

発明の実施の形態４は、発明の実施の形態１と同様の作用効果を奏する。

本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

また、本明細書において、部とは必ずしも物理的手段を意味するものではなく、各部の機能が、ソフトウェアによって実現される場合も包含する。さらに、一つの部の機能が、二つ以上の物理的手段により実現されても、若しくは、二つ以上の部の機能が、一つの物理的手段により実現されてもよい。

遊技機（スロットマシン）の正面図である。 遊技機のブロック図である。 メモリモジュールを処理部（サブ基板）に取り付けた状態を示す斜視図である。 発明の実施の形態１に係るバックアップ電源系統を示すブロック図である。 発明の実施の形態１に係る電源スイッチのオフ時の処理フローチャートである。 発明の実施の形態１に係る電源スイッチのオン時の処理フローチャートである。 発明の実施の形態１の動作を説明するためのタイミングチャートである。 発明の実施の形態１の動作を説明するためのブロック図である（電源入、バックアップ電源非作動時）。 発明の実施の形態１の動作を説明するためのブロック図である（電源断、バックアップ電源作動時）。 発明の実施の形態１の動作を説明するためのブロック図である（電源断時にメモリモジュールを取り外した状態）。 従来のバックアップ電源系統を示すブロック図である。 発明の実施の形態１の変形例に係るバックアップ電源系統を示すブロック図である。 発明の実施の形態２に係るバックアップ電源系統を示すブロック図である。 発明の実施の形態４に係る事前データ書き込み処理のフローチャートである。 発明の実施の形態４に係る電源スイッチのオン時の処理フローチャートである。

符号の説明

１ メイン基板
２ サブ基板
２ａ コネクタ
２ａ−１ 第１端子
２ａ−２ 第２端子
２ｂ バックアップ電源
２ｃ−１ ＲＴＣ（電圧低下検出半導体素子、図４で第１半導体素子、図１２で第２半導体素子）
２ｃ−２ ＲＡＭ（揮発性記憶素子、図４で第１半導体素子、図１２で第２半導体素子）
２ｄ 判定部
２ｅ ダイオード
３ メモリモジュール
３ａ 記憶素子（半導体メモリ、ＲＯＭ）
３ｂ メモリモジュール基板
３ｃ メモリモジュール内のバックアップ電力の供給線
６ コネクタ
６−１ 第１端子
６−２ 第２端子
１０ スロットマシン
１１ 筐体
１２ 表示窓
１３ 図柄表示窓
１６ ベットスイッチ
１７ 精算スイッチ
３０ スタートスイッチ
４０ 回転リール
４２ リールテープ
５０ ストップスイッチ
６０ リールユニット
６１ 図柄
６２ 液晶表示部
７０ リール駆動部
７１ リール位置検出回路
８０ ホッパー駆動部
８１ ホッパー
８２ メダル検出部
１００ メダル投入口
２００ 液晶制御基板
２０１ スピーカ
２０２ ＬＥＤ基板
３０４ メダル払い出し口
３１１ メダル受け部（下皿）

Claims (7)

1. 基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
   電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、
   前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
   前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、
   前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
   前記判定部は、
   電源切断時に前記揮発性記憶素子のデータの特徴値を求め、これを電源切断時の特徴値として保持し、電源投入時に前記揮発性記憶素子のデータの特徴値を求め、これを前記電源切断時の特徴値と比較することにより電圧低下の有無を判定し、
   電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
   前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定することを特徴とする遊技機。
2. 前記判定部は、前記特徴値を得るために、前記揮発性記憶素子の全データ又は一部のデータについてチェックサムを求めること、論理積、論理和又は排他的論理和を含む論理演算を行うこと、又は、ハッシュ関数によりハッシュ値を求めることの少なくとも何れかを行うことを特徴とする請求項１記載の遊技機。
3. 基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
   電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、
   前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
   前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、
   前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
   前記判定部は、
   電源切断時に前記揮発性記憶素子の全部又は一部のデータを退避させ、電源投入時に前記揮発性記憶素子の全部又は一部のデータを読み取り、これを退避させたデータと比較することにより電圧低下の有無を判定し、
   電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
   前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定することを特徴とする遊技機。
4. 基板と、前記基板上に搭載された記憶素子とを含んで構成され、ＣＰＵを含む処理部に着脱可能なメモリモジュールを備える遊技機において、
   電源切断時に電力を供給するためのバックアップ電源と、前記処理部に搭載されて前記バックアップ電源から電力の供給を受ける第１半導体素子及び第２半導体素子と、前記メモリモジュールの取り外しの有無を判定する判定部と、を備え、
   前記バックアップ電源から前記第１半導体素子への電力の供給線の少なくとも一部は前記メモリモジュール内を経由するように配置され、
   前記バックアップ電源から前記第２半導体素子への電力の供給線は前記メモリモジュール内を経由しないように配置され、
   前記第１半導体素子又は前記第２半導体素子の一方は、電源電圧が低下したときにそのことを示すフラグをセットするか又は信号を出力する電圧低下検出半導体素子であり、他方は揮発性記憶素子であり、
   前記判定部は、
   前記揮発性記憶素子の予め定められたアドレスに予め定められたデータを書き込み、電源投入時に前記揮発性記憶素子の前記予め定められたアドレスのデータを読み出し、これを前記予め定められたデータと比較することにより電圧低下の有無を判定し、
   電源投入時に前記電圧低下検出半導体素子の前記フラグ又は前記信号に基づき電圧低下の有無を判定し、
   前記揮発性記憶素子に関する電圧低下の判定結果と前記電圧低下検出半導体素子に関する電圧低下の判定結果とに基づき前記メモリモジュールの取り外しの有無を判定することを特徴とする遊技機。
5. 前記バックアップ電源は前記処理部に搭載され、
   前記バックアップ電源から前記第１半導体素子への電力の供給線は、少なくとも一度は前記バックアップ電源から前記メモリモジュールに入り、前記メモリモジュールを経由して前記処理部に戻り、前記第１半導体素子に接続されるように配置されたことを特徴とする請求項１乃至請求項４いずれかに記載の遊技機。
6. 前記バックアップ電源は、前記メモリモジュールに搭載された第１バックアップ電源と前記処理部に搭載された第２バックアップ電源を含み、
   前記第１半導体素子は前記第１バックアップ電源から電力の供給を受け、前記第２半導体素子は前記第２バックアップ電源から電力の供給を受け、
   前記第１バックアップ電源から前記第１半導体素子への電力の供給線は、前記メモリモジュールから前記処理部に入り、前記第１半導体素子に接続されるように配置されたことを特徴とする請求項１乃至請求項４いずれかに記載の遊技機。
7. 前記第１半導体素子に関する判定結果が電圧低下を示し、かつ、前記第２半導体素子に関する判定結果が電圧低下を示していないとき前記メモリモジュールの取り外しが有ったと判定し、エラー報知又は遊技停止のうちの少なくともいずれかを行うことを特徴とする請求項１乃至請求項６いずれかに記載の遊技機。

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