JP2008200417A - 遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機 - Google Patents

Abstract

【課題】容量が異なる複数種類のメモリ基板の接続や、１枚の遊技制御基板に対する複数枚のメモリ基板の接続を自由に行うことができる、汎用性のある遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供する。
【解決手段】複数のＲＯＭの中の１つを選択する信号を生成する第一デコード回路１２５，１３５をメモリ基板１２０，１３０に設ける。そして、複数のメモリ基板と演出制御基板４３とを接続する中継基板１００に、複数のメモリ基板のうちの１つを選択する信号を生成する第二デコード回路１０１を設ける。さらに、メモリ基板１２０，１３０には、自身の記憶容量を示すＩＤ情報が記憶されているため、このＩＤ情報に基づいてデコードを行うことで、空きの無い連続したメモリマップを作成することができる。
【選択図】図４

Description

本発明は、遊技機の演出の制御を行う制御装置及び当該遊技機用制御装置を備えた遊技機に関し、詳細には、構成部品が汎用性を有する遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機に関する。

従来、液晶表示装置やスピーカ、電飾ランプ等を用いて、遊技内容に同期した様々な演出を行う遊技機が知られている。例えば、遊技機の一形態であるパチンコ機では、遊技盤上に設けられた特定の入賞口へ遊技球が入賞すると、液晶表示装置に表示されている複数の図柄を変動させると共に、この図柄の変動に合わせて音や光を発生させることで、遊技者の興趣を惹き付けている。そして、所定時間後に停止する複数の図柄が「大当たり」の組み合わせとなれば、遊技者が多数の遊技球を取得可能な「大当たり状態」へ移行し、大入賞口の開閉部材が開放されて遊技球の入賞が可能な状態となる。また、スロットマシンにおいても、遊技者を楽しませるために画像や音等を用いるものが多数提案されている。

そして、遊技機の背面側又は内部に、これらの様々な動作を制御するための制御装置が備えられている。ここで、遊技機が行う動作は遊技機の種類によって異なるため、制御装置は遊技機の種類に応じて個々に作成しなければならなかった。よって、遊技機の製造コストを削減することが困難であった。

そこで、複数種類の遊技機に対して共通に使用できる遊技制御基板と、遊技機の種類毎に固有の情報を記憶するメモリ基板（ＲＯＭ基板）とを別々に作成し、これらが相互に接続されることで制御装置全体が構成された遊技機が提案されている（例えば、特許文献１参照）。この遊技機によると、古い遊技機の部品を利用して新しい遊技機を製造する場合、共通に使用できる遊技制御基板はそのまま使用することができ、遊技機の種類毎に固有のメモリ基板のみを交換すればよい。具体的には、液晶表示装置の表示を制御する液晶表示制御装置に関して、液晶表示装置へ画像信号を出力するコントローラ等を備えた演出制御基板と、当該演出制御基板に着脱可能に設けられ、遊技機の種類毎に異なる画像データを記憶したメモリ基板とを別々に作成する。このように構成することで、新しい種類の遊技機を製造する場合にはメモリ基板を交換するだけでよく、液晶表示制御装置自体を新たに作成する必要が無くなる。従って、遊技機の製造コストを削減することができる。

そして、制御装置によって行われる演出は遊技の中で重要な位置を占めている。よって、いかに変化の富んだ面白みのある演出を行うか、いかに美しい画像や音を出力するか等の努力がなされると共に、液晶表示装置に関しては、迫力のある画像を表示させるために表示画面の大型化も図られてきた。このため、演出を行うために必要な記憶容量は急速に増加する傾向がある。そこで、メモリ基板に複数のメモリチップ（ＲＯＭ）を設けることで、記憶容量の増大に対応することが行われている。例えば、演出制御基板に接続するメモリ基板の種類を、容量が１ＧＢのメモリチップ２枚を有する２ＧＢのメモリ基板から、１ＧＢのメモリチップ４枚を有する４ＧＢのメモリ基板に変更することで、記憶容量の増大に対応している。そして、複数のメモリチップを有するメモリ基板を用いる場合には、アドレス信号に応じて複数のメモリチップの中の１つを選択するためのデコード回路が設けられている。
特開２００１−６２１２０号公報

しかしながら、このような従来の遊技機では、複数種類の遊技機に対して共通に使用できる遊技制御基板にデコード回路を設けると、この遊技制御基板に接続できるメモリ基板の容量が限定されてしまうため、遊技制御基板の共通化ができないという問題点があった。また、特定の容量（例えば、２ＧＢ）のメモリ基板の在庫が多数残っている場合でも、遊技制御基板が使用する容量が異なると（例えば、４ＧＢ）、在庫量を減らすことができないという問題点もあった。

本発明は上記課題を解決するためになされたものであり、容量が異なる複数種類のメモリ基板の接続や、１枚の遊技制御基板に対する複数枚のメモリ基板の接続を自由に行うことができる、汎用性のある遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機を提供することを目的とする。

上記目的を達成するために、請求項１に記載の遊技機用制御装置は、遊技の主制御を司る主制御基板と、アドレスバスに接続されたコントローラを有し、前記主制御基板から送信される信号を受けて演出の制御を行う副制御基板と、データが記憶されたメモリを複数有し、前記副制御基板に着脱可能に取り付けられるメモリ基板と、前記アドレスバスにより入力されるアドレス信号を受けて、前記複数のメモリの中の１つを選択する信号を生成する第一デコード回路とを備えた遊技機用制御装置であって、前記第一デコード回路を前記メモリ基板に設けたことを特徴とする。

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の構成に加え、複数の前記メモリ基板の中の１つを選択する信号を生成する第二デコード回路を有し、前記副制御基板と前記複数のメモリ基板とを接続する中継基板を備え、前記副制御基板から出力される複数のアドレス信号は、前記複数のメモリの中の１つを選択するためのチップセレクト信号と、前記チップセレクト信号の上位ビットに位置し、前記複数のメモリ基板の中の１つを選択するためのメモリ基板選択用信号とを含むことを特徴とする。

また、本発明の請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の構成に加え、前記メモリ基板は、自身の記憶容量を示す情報であるＩＤ情報を記憶していることを特徴とする。

また、本発明の請求項４に記載の遊技機用制御装置は、請求項２に記載の発明の構成に加え、前記メモリ基板は、自身の記憶容量を示す情報であるＩＤ情報を記憶しており、マッピングを行うための信号を前記ＩＤ情報から生成するＩＤ情報デコード手段を備え、前記中継基板の前記第二デコード回路は、前記メモリ基板を選択するための信号を、前記ＩＤ情報デコード手段により生成される信号を用いて生成することを特徴とする。

また、本発明の請求項５に記載の遊技機用制御装置は、請求項３又は４に記載の発明の構成に加え、前記コントローラは、前記ＩＤ情報を用いて、前記副制御基板に接続される前記メモリ基板の記憶容量を認識することを特徴とする。

また、本発明の請求項６に記載の遊技機用制御装置は、請求項５に記載の発明の構成に加え、前記副制御基板に接続される適切な前記メモリ基板の記憶容量をあらかじめ記憶する適正記憶容量記憶手段を備え、前記コントローラは、前記適正記憶容量記憶手段に記憶されている記憶容量と、前記ＩＤ情報により認識される記憶容量とを参照して、前記副制御基板に接続されている前記メモリ基板の記憶容量があらかじめ設定された記憶容量であるか否かを判断することを特徴とする。

また、本発明の請求項７に記載の遊技機用制御装置は、請求項３乃至６のいずれかに記載の発明の構成に加え、前記ＩＤ情報は２ビットであることを特徴とする。

また、本発明の請求項８に記載の遊技機用制御装置は、請求項１乃至７のいずれかに記載の発明の構成に加え、前記副制御基板は、演出の制御を行うためのプログラムが記憶されたプログラムメモリを備えている。

また、本発明の請求項９に記載の遊技機は、請求項１乃至８のいずれかに記載の遊技機用制御装置を備えている。

請求項１に記載の遊技機用制御装置によると、複数のメモリの中の１つを選択する信号を生成する第一デコード回路をメモリ基板に設けたため、搭載されたメモリの数が異なる複数種類のメモリ基板を副制御基板に接続することができる。よって、副制御基板に汎用性を持たせることができ、メモリ基板の種類毎に副制御基板を製造する場合に比べて製造コストを削減することができる。

また、本発明の請求項２に記載の遊技機用制御装置は、請求項１に記載の発明の効果に加え、副制御基板と複数のメモリ基板とを接続する中継基板に、複数のメモリ基板の中の１つを選択する信号を生成する第二デコード回路を設け、この第二デコード回路は、チップセレクト信号の上位ビットに位置するメモリ選択信号により信号を生成することができる。従って、１つの副制御基板に複数のメモリ基板を接続することができ、副制御基板に対するメモリ基板の接続の自由度を向上させることができる。

また、本発明の請求項３に記載の遊技機用制御装置は、請求項１又は２に記載の発明の効果に加え、メモリ基板が自身の記憶容量を示す情報であるＩＤ情報を記憶しているため、副制御基板はこのＩＤ情報を利用して、メモリ基板の記憶容量に応じた演出の制御を行うことができる。

また、本発明の請求項４に記載の遊技機用制御装置は、請求項２に記載の発明の効果に加え、メモリ基板が自身の記憶容量を示す情報であるＩＤ情報を記憶しており、第二デコード回路は、ＩＤ情報デコード手段により生成される信号に従ってメモリ基板を選択するための信号を生成するため、空きが生じることのない連続したメモリマップを形成することができる。

また、本発明の請求項５に記載の遊技機用制御装置は、請求項３又は４に記載の発明の効果に加え、コントローラは、副制御基板に接続されるメモリ基板の記憶容量を、ＩＤ情報を用いて認識するため、副制御基板はメモリ基板の記憶容量に応じた制御を行うことができる。

また、本発明の請求項６に記載の遊技機用制御装置は、請求項５に記載の発明の効果に加え、副制御基板に接続される適切なメモリ基板の記憶容量をあらかじめ記憶する適正記憶容量記憶手段を備え、あらかじめ設定された記憶容量と、実際に接続されているメモリ基板の記憶容量とが一致しているか否かがコントローラによって判断されるため、設定通りの容量のメモリ基板が正しく副制御基板に接続されているか否かの判断を行うことができる。

また、本発明の請求項７に記載の遊技機用制御装置は、請求項３乃至６のいずれかに記載の発明の効果に加え、ＩＤ情報が２ビットであるため、コントローラは４種類の容量の違いを容易に認識することができる。

また、本発明の請求項８に記載の遊技機用制御装置は、請求項１乃至７のいずれかに記載の発明の効果に加え、演出の制御を行うためのプログラムが記憶されたプログラムメモリがあらかじめ副制御基板に設けられているため、副制御基板を他の遊技機用制御装置に用いる場合でも、プログラムの変更や追加を行うことなくそのまま使用することができる。

また、本発明の請求項９に記載の遊技機は、請求項１乃至８のいずれかに記載の発明と同様の作用効果を奏することができる。

以下、本発明の本実施の形態の演出制御装置３５を備えたパチンコ機１について、図面を参照して説明する。まず、図１及び図２を参照して、パチンコ機１の機械的構成について説明する。図１は、パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図であり、図２は、パチンコ機１の正面図である。尚、以下の説明において、図２の紙面手前側を「パチンコ機１の正面側」、紙面奥行き側を「パチンコ機１の背面側」とする。

はじめに、パチンコ機１の概略構成について説明する。図１に示すように、パチンコ機１は、遊技場の島設備（図示外）に配設され、パチンコ機１の本体を支持する正面視略長方形状の外枠１２を備えている。外枠１２は、パチンコ機１の本体を支持し、遊技場の島設備（図示外）に取り付けられる枠部材である。そして、この外枠１２の外枠左柱部１２ａ近傍に、中枠１３の左柱部近傍が軸支されるようになっている。

この中枠１３は、正面視略長方形状の金属製のアングル部材からなる。この中枠１３の左柱部が、上ヒンジ２２及び下ヒンジ２１を介して外枠１２の外枠左柱部１２ａ近傍に軸支されることにより、中枠１３が外枠１２に対して略水平方向に回動可能（開閉可能）となっている。そして、中枠１３の上半分には遊技盤２が配設されている。さらに、中枠１３の正面側における遊技盤２の下方には、発射機に遊技球を供給し、且つ賞品球を受け入れる上皿５が設けられており、上皿５の直下には、賞品球を受ける下皿６が設けられている。当該下皿６の右側には、発射機による遊技球の発射を調節する発射ハンドル７が設けられている。また、当該遊技盤２の正面側には、正面視略矩形状の表枠１４が設けられている。

また、パチンコ機１の中枠１３の背面側にはセンターカバー２７が設けられており、当該パチンコ機１を構成する各部を制御するための後述する主基板４１、サブ統合基板５８、電源基板４２、演出制御装置３５等の多数の制御装置（図４参照）を保護している。本発明では、この演出制御装置３５の構造に特徴を有するが、詳細は後述する。また、センターカバー２７の下方には下部カバー２８が設けられており、パチンコ機１を動作させるための様々な部品が保護されている。さらに、センターカバー２７の上方には、遊技機設置島から供給される遊技球を貯留する遊技球タンク２９が設けられている。

次に、表枠１４について説明する。図２に示すように、表枠１４は正面視略長方形状であり、遊技盤２の遊技領域４を前側から視認し得るように、略中央に開口部が開設されている。この開口部には透明版であるガラス窓２３（図１参照）が嵌め込まれており、当該ガラス窓２３を介して遊技領域４を視認可能となっている。そして、表枠１４の表枠左側端部１４ａ（図１参照）が中枠１３の左柱部の近傍に軸支されることにより、表枠１４が中枠１３に対して略水平方向に回動可能（開閉可能）となっている。また、表枠１４の左上部にはスピーカ３２が、右上部にはスピーカ３３がそれぞれ配設されており、２つのスピーカ３２，３３は配線によってサブ統合基板５８（図４参照）に接続されている。そして、スピーカ３２，３３からはサブ統合基板５８の制御によって様々な音が発生する。また、表枠１４の前面には演出用の電飾ランプが多数設けられている。

次に、遊技盤２について説明する。発射ハンドル７の操作により、発射手段である発射機（図示外）から発射された遊技球が遊技盤２及びガラス窓２３によって形成された空間を流下する。この遊技盤２は、中枠１３の裏面側に固定された遊技盤固定枠の遊技盤用開口部（図示外）の正面側に支持され、ガラス窓２３を略中央に保持した表枠１４によって保護されている。図１に示すように、遊技盤２の正面には、外レール３に囲まれ、発射手段によって発射された遊技球が流下する正面視略円形状の遊技領域４が設けられている。

そして、図２に示すように、この遊技領域４の略中央には、液晶表示装置３６や各種ランプ及びＬＥＤを備えた図柄表示装置８が設けられている。また、この図柄表示装置８の下側には特別図柄始動電動役物１５が設けられており、当該特別図柄始動電動役物１５の左右には普通図柄始動ゲート１９，２０がそれぞれ配設されている。そして、普通図柄始動ゲート１９の左方には普通入賞口１０が、普通図柄始動ゲート２０の右方には普通入賞口１１が設けられている。さらに、特別図柄始動電動役物１５の下方には大入賞口１６が設けられており、当該大入賞口１６の下方には、何れの入賞口にも入賞しなかった遊技球が回収されるアウト口３０が設けられている。

次に、図柄表示装置８について説明する。図２に示すように、図柄表示装置８の下部には４つのＬＥＤから構成される特別図柄記憶数表示ＬＥＤ６０が設けられており、その右隣には、２つの７セグメントＬＥＤから構成される特別図柄表示部２５が設けられている。また、図柄表示装置８の上部には４つのＬＥＤから構成される普通図柄記憶数表示ＬＥＤ５９が設けられており、その上方には普通図柄表示部２４が設けられている。そして、図柄表示装置８は、中央に液晶表示装置３６を備えている。この液晶表示装置３６には動画やメッセージ等様々な映像が表示されるが、特に大当たり判定の結果を報知するために、３つのデモ図柄を表示する。そして、このデモ図柄には、遊技者の目を惹くように特別図柄表示部２５に表示される特別図柄よりも大きい図柄が用いられている。

次に、図３を参照して、パチンコ機１の電気的構成について説明する。図３は、パチンコ機１の電気的構成を示すブロック図である。図３に示すように、制御部４０は、主に主基板４１、電源基板４２、演出制御装置３５、払出制御基板４５、電飾基板４６、中間基板４７及びサブ統合基板５８から構成されている。そして、演出制御装置３５は、演出制御基板４３、中継基板１００、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。この制御部４０は、パチンコ機１の裏側（背面側）に設けられており、センターカバー２７（図１参照）によって保護されている。

はじめに、主基板４１について説明する。パチンコ機１の主制御を司る主基板４１には、プログラムに従って各種の処理を行う主基板ＣＰＵユニット５０が設けられている。この主基板ＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１と、演算処理中に発生するデータの値等を一時的に記憶するＲＡＭ５２と、制御プログラム、各種データの初期値、他の基板への指示を行うコマンド等を記憶したＲＯＭ５３とが設けられており、これらは１つのＬＳＩとして一体にモールディングされている。また、ＣＰＵユニット５０には割込信号発生回路５７が接続されており、ＣＰＵ５１は、この割込信号発生回路５７から割込信号が入力される毎に、ＲＯＭ５３に記憶されている制御プログラムを実行する。

また、主基板４１にはＩ／Ｏインタフェイス５４が設けられており、サブ統合基板５８、払出制御基板４５、中間基板４７等のサブ基板、及び特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２が接続されている。また、主基板４１のＩ／Ｏインタフェイス５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。

次いで、払出制御基板４５及び中間基板４７について説明する。払出制御基板４５には、ＣＰＵ４５ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭが内蔵されており、賞品球払出装置４９に接続されている。そして、主基板４１から送信されるコマンドに従って、賞品球払出装置４９の制御を行う。また、中間基板４７には、大入賞口１６の開閉部材を開放・閉鎖する大入賞口開放ソレノイド７０、特別図柄始動電動役物１５の開閉部材を開放・閉鎖する電動役物開放ソレノイド７１、普通図柄始動ゲート１９，２０を通過した遊技球を検出する普通図柄作動スイッチ７３，７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、普通入賞口１０，１１に入賞した遊技球を検出するための入賞口スイッチ７６，７７、４個のＬＥＤから構成された普通図柄記憶数表示ＬＥＤ５９及び特別図柄記憶数表示ＬＥＤ６０、１つのＬＥＤで構成された普通図柄表示部２４、２つの７セグメントＬＥＤから構成された特別図柄表示部２５が接続されている。そして、中間基板４７は、スイッチやソレノイドの配線の中継と、主基板４１から直接制御を受ける表示部等への中継とを行っている。

次いで、サブ統合基板５８及び電飾基板４６について説明する。サブ統合基板５８には、ＣＰＵ５８１、ＲＡＭ５８２、及びＲＯＭ５８３が設けられており、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３に接続されている。そして、主基板４１から送信されるコマンドに従って、演出制御基板４３、電飾基板４６、及びスピーカ３２，３３の総合的な制御を行っている。また、電飾基板４６はＣＰＵ４６ａや図示外の入力インタフェイス、ＲＡＭ及びＲＯＭを内蔵し、電飾ランプ６３の制御を行っている。

次いで、演出制御装置３５について説明する。演出制御装置３５は、演出制御基板４３、中継基板１００、第一メモリ基板１２０、及び第二メモリ基板１３０により構成されている。そして、演出制御基板４３は、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有し、サブ統合基板５８から受信するコマンドに従って表示制御データを出力する表示制御ユニット４８と、当該表示制御ユニット４８から入力される信号に従って液晶表示装置３６に画像信号を出力する画像表示プロセッサ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｃｃｏｒ、以下「ＶＤＰ」という。）８０とを備えている。また、演出制御基板４３には１ＧＢのＲＯＭ１２１〜１２４を備えた４ＧＢの第一メモリ基板１２０と、１ＧＢのＲＯＭ１３１，１３２を備えた２ＧＢの第二メモリ基板１３０とが、中継基板１００を介して接続されている。そして、ＶＤＰ８０は、表示制御ユニット４８から入力される表示制御データに応じて、２つのメモリ基板１２０，１３０の複数のＲＯＭに記憶されている画像生成データの中から必要なデータを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２（図４参照）に展開して一時的に記憶させ、表示制御データに応じて液晶表示装置３６へ出力する。

次に、図４を参照して、演出制御基板４３、第一メモリ基板１２０、第二メモリ基板１３０、及び中継基板１００の詳細について説明する。図４は、演出制御装置３５の詳細を示すブロック図である。

まず、演出制御基板４３について説明する。演出制御基板４３は、表示制御ユニット４８、ＶＤＰ８０、発振器８１、及びＶＲＡＭ８２から構成されている。そして、表示制御ユニット４８は、表示制御ＣＰＵ９１、表示制御ＲＡＭ９２、表示制御ＲＯＭ９３からなる。表示制御ＲＯＭ９３は、液晶表示装置３６の表示制御プログラムや、画像の表示態様を制御するデータ等を記憶しており、表示制御ＣＰＵ９１へ信号やデータを送信する。また、表示制御ＲＡＭ９２も同様に表示制御ＣＰＵ９１へ接続されており、各種カウンタ、フラグ、データ、信号等が一時的に記憶される。

また、表示制御ＣＰＵ９１は、記憶容量が８ＧＢのメモリに対応可能なＣＰＵであり、サブ統合基板５８から液晶表示装置３６の表示態様を制御するコマンドを受信し、受信した制御コマンドに基づいて画像の表示態様を選定する。そして、選定した表示態様を表示させるための表示制御データを、接続されているＶＤＰ８０へ送信する。また、表示制御ＣＰＵ９１にはアドレスバス及びデータバスが接続されており、アドレス信号及びデータ信号を出力する。このアドレス信号には、複数のメモリ基板の内の１つを選択するためのメモリ基板選択用信号と、メモリ基板に設けられた複数のＲＯＭの内の１つを選択するためのチップセレクト信号とが含まれており、後述する第一デコード回路１２５，１３５及び第二デコード回路１０１によりデコードされる。そして、各ＲＯＭは入力されたチップセレクト信号によってアクセスされているか否かを認識し、アクセスされている場合にデータアクセスが可能となる。ここで、本実施の形態の表示制御ＣＰＵ９１は、演出制御基板４３に接続されているメモリ基板の容量を、メモリ基板に記憶されているＩＤ情報を用いて認識する。

また、発振器８１は一定のドットクロック周波数を発振しており、ＶＤＰ８０へ接続されている。そして、ＶＤＰ８０は、発振器８１により発振されたドットクロック周波数を基準として、映像表示のタイミングを取るために必要な同期信号を液晶表示装置３６へ送信する。そして、表示制御ＣＰＵ９１から送信された表示制御データに応じて、後述するメモリ基板１２０，１３０内のＲＯＭから必要な画像生成データを読み出し、パチンコ機１の遊技状態に応じた画像データ（ＲＧＢデータ）を生成する。この画像データをＶＲＡＭ８２に展開して一時的に記憶させ、表示制御データに応じてＶＲＡＭ８２から画像データを読み出して、同期信号に合わせて液晶表示装置３６へ送信する。また、ＶＤＰ８０には、レジスタ等をチェックするためのＬＳＩが内蔵されている。そして、以上説明した演出制御基板４３にはコネクタ８８が設けられており、このコネクタ８８を介して中継基板１００又はメモリ基板１２０，１３０が接続可能となっている。

次いで、第一メモリ基板１２０について説明する。第一メモリ基板１２０には、記憶容量が１ＧＢであるＲＯＭ１２１〜１２４と、第一デコード回路１２５とが設けられており、コネクタ１１８により他の基板に接続される。第一デコード回路１２５は、アドレスバスにより送信されるチップセレクト信号に応じて、４つのＲＯＭ１２１〜１２４の中の１つを選択するための回路である。そして、第一デコード回路１２５とＲＯＭ１２１〜１２４とはチップセレクト信号線により接続されており、コネクタ１１８から第一デコード回路１２５へはアドレスバスの一部であるデコード回路入力線が接続されている。さらに、コネクタ１１８からＲＯＭ１２１〜１２４へはアドレスバス及びデータバスが接続されている。ここで、図４に示すブロック図ではコネクタ１１８から延びる線を一本で表現しているが、実際は複数のアドレスバス及びデータバスからなる。そして、説明の簡略化のため、以下でも同様に複数の信号線を１本の線で表現するものとする。また、第一メモリ基板１２０に搭載されているＲＯＭ１２１〜１２４が４つであるため、コネクタ１１８から第一デコード回路１２５へ接続されているデコード回路入力線は、実際は２本である。

また、第一メモリ基板１２０には、自身の記憶容量を示すＩＤ情報を記憶しているＩＤ情報格納部１２６が設けられている。このＩＤ情報格納部１２６内におけるＩＤ０信号線１２７は電源電位に、ＩＤ１信号線１２８はグランド電位に接続されており、これにより自身の記憶容量が４ＧＢであることを示すが、この詳細は後述する。そして、ＩＤ０信号線１２７及びＩＤ１信号線１２８は共にコネクタ１１８に接続されている。

次いで、第二メモリ基板１３０について説明する。第二メモリ基板１３０には、記憶容量が１ＧＢであるＲＯＭ１３１，１３２と、第一デコード回路１３５とが設けられており、コネクタ１１９により他の基板に接続される。第二メモリ基板１３０における第一デコード回路１３５は、第一メモリ基板１２０における第一デコード回路１２５とは異なり、２つのＲＯＭ１３１，１３２のいずれかを選択するための回路である。そして、コネクタ１１９からＲＯＭ１３１，１３２へはアドレスバス及びデータバスが、コネクタ１１９から第一デコード回路１３５へはアドレスバスの一部であるデコード回路入力線が、第一デコード回路１３５からＲＯＭ１３１，１３２へはチップセレクト信号線がそれぞれ接続されている。

また、第二メモリ基板１３０にも第一メモリ基板１２０と同様に、自身の記憶容量を示すＩＤ情報格納部１３６が設けられている。そして、コネクタ１１９からＩＤ情報格納部１３６へＩＤ０信号線１３７及びＩＤ１信号線１３８が接続されており、これら２本の信号線が共にグランド電位に接続されることで、自身の記憶容量が２ＧＢであることを示す。この詳細は後述する。

尚、第一メモリ基板１２０に設けられているＲＯＭ１２１〜１２４、及び第二メモリ基板１３０に設けられているＲＯＭ１３１，１３２は、いずれも電気的書き換えが可能なフラッシュＲＯＭである。従って、古い遊技機の部品を利用して新しい種類の遊技機を製造する際に、ＲＯＭ１２１〜１２４、及びＲＯＭ１３１，１３２の内容を書き換えて用いることで、コストの削減を行うことができる。

次いで、中継基板１００について説明する。中継基板１００には、第二デコード回路１０１と、ＩＤ情報デコード回路１０２とが設けられている。そして、演出制御基板４３のコネクタ８８へ接続されるコネクタ１１５、メモリ基板１２０，１３０が接続されるコネクタ１１６及びコネクタ１１７を備えている。

そして、ＩＤ情報デコード回路１０２は、第一メモリ基板１２０のＩＤ情報格納部１２６及び第二メモリ基板１３０のＩＤ情報格納部１３６から、端子１Ａ，１Ｂ，２Ａ，２Ｂを介して入力されるＩＤ情報をデコードし、モード信号を生成して第二デコード回路１０１へ出力する。このモードとしては、コネクタ１１６及びコネクタ１１７に接続されているメモリ基板の記憶容量に応じて４種類のモードが設定されており、モードに対応したモード信号が出力される。具体的には、コネクタ１１６及びコネクタ１１７の両方に２ＧＢのメモリ基板が接続されている場合に「モード０」、コネクタ１１６に４ＧＢ且つコネクタ１１７に２ＧＢのメモリ基板が接続されている場合に「モード１」、コネクタ１１６に２ＧＢ且つコネクタ１１７に４ＧＢのメモリ基板が接続されている場合に「モード２」、コネクタ１１６及びコネクタ１１７の両方に４ＧＢのメモリ基板が接続されている場合に「モード３」を示すモード信号が出力される。本実施の形態では、コネクタ１１６に４ＧＢの第一メモリ基板１２０が、また、コネクタ１１７に２ＧＢの第二メモリ基板１３０が接続されているため、ＩＤ情報デコード回路１０２から第二デコード回路１０１へは「モード１」を示すモード信号が出力される。

また、ＩＤ情報デコード回路１０２から表示制御ＣＰＵ９１へは、中継基板１００に接続されている２つのメモリ基板の記憶容量を示すＩＤ情報が出力される。表示制御ＣＰＵ９１は、コネクタ８８を介して接続されているメモリ基板の記憶容量を、このＩＤ情報に基づいて認識する。

そして、第二デコード回路１０１は、演出制御基板４３の表示制御ＣＰＵ９１、第一メモリ基板１２０の第一デコード回路１２５、及び第二メモリ基板１３０の第一デコード回路１３５にアドレスバスを介して接続されている。この第二デコード回路１０１は、ＩＤ情報デコード回路１０２から入力されるモード信号に応じてマッピングを決定する。ここで、第二デコード回路１０１は、アドレスに空きが生じることなく連続するようにマッピングを決定する。そして、チップセレクト信号の上位ビットに位置するメモリ基板選択用信号に応じて、第一メモリ基板１２０及び第二メモリ基板１３０のいずれか一方を選択する。尚、中継基板１００において、コネクタ１１６，１１７からコネクタ１１５へはデータバスが接続されている。

次に、図４及び図５を参照して、表示制御ＣＰＵ９１に入力されるＩＤ情報と、メモリ基板１２０，１３０の記憶容量との関係について説明する。図５は、表示制御ＣＰＵ９１に入力されるＩＤ情報と、表示制御ＣＰＵ９１が認識する記憶容量との関係を示す図である。図４に示すように、表示制御ＣＰＵ９１からコネクタ８８へは、ＩＤ０及びＩＤ１の２つの端子が接続されている。そして、演出制御基板４３へは、４ＧＢの第一メモリ基板１２０若しくは２ＧＢの第二メモリ基板１３０を直接接続することができ、中継基板１００を介して２つのメモリ基板を接続することもできる。また、先述したように、４ＧＢの第一メモリ基板１２０のＩＤ情報格納部１２６において、ＩＤ０信号線１２７は電源電位（Ｈｉｇｈ）に、ＩＤ１信号線１２８はグランド電位（Ｌｏｗ）に接続されている。また、２ＧＢの第二メモリ基板１３０のＩＤ情報格納部１３６において、ＩＤ０信号線１３７及びＩＤ１信号線１３８は共にグランド電位（Ｌｏｗ）に接続されている。

そして、中継基板１００を介さずに、メモリ基板１２０，１３０を直接演出制御基板４３へ接続した場合、ＩＤ０信号線１２７，１３７が表示制御ＣＰＵ９１のＩＤ０へ接続され、ＩＤ１信号線１２８，１３８が表示制御ＣＰＵ９１のＩＤ１へ接続される。すると表示制御ＣＰＵ９１は、図５に示すように、ＩＤ０及びＩＤ１が共に「Ｌｏｗ」である場合はメモリ基板の容量が２ＧＢであると認識し、ＩＤ０が「Ｈｉｇｈ」、ＩＤ１が「Ｌｏｗ」である場合がメモリ基板の容量が４ＧＢであると認識する。

また、中継基板１００を介して２つのメモリ基板を演出制御基板４３へ接続した場合、第一メモリ基板１２０のＩＤ０信号線１２７は１Ａに、ＩＤ１信号線は１Ｂに入力される。また、第二メモリ基板１３０のＩＤ０信号線１３７は２Ａに、ＩＤ１信号線は２Ｂに入力される。そして、２つのメモリ基板１２０，１３０のＩＤ情報がＩＤ情報デコード回路１０２により変換されて、表示制御ＣＰＵ９１のＩＤ０及びＩＤ１へ出力される。

そして、図５に示すように、中継基板１００のコネクタ１１６，１１７の両方に２ＧＢの第二メモリ基板１３０が接続されると、表示制御ＣＰＵ９１のＩＤ０には「Ｈｉｇｈ」が、ＩＤ１には「Ｌｏｗ」が入力され、表示制御ＣＰＵ９１はメモリ基板の容量を４ＧＢであると認識する。また、コネクタ１１６に４ＧＢの第一メモリ基板１２０が接続され、コネクタ１１７に２ＧＢの第二メモリ基板１３０が接続されると、ＩＤ０には「Ｌｏｗ」が、ＩＤ１には「Ｈｉｇｈ」が入力され、容量が６ＧＢであると認識される。また、コネクタ１１６に４ＧＢ、コネクタ１１７に２ＧＢのメモリ基板が接続された場合にも同様に、ＩＤ０には「Ｌｏｗ」が、ＩＤ１には「Ｈｉｇｈ」が入力される。そして、コネクタ１１６，１１７の両方に４ＧＢの第一メモリ基板１２０が接続されると、ＩＤ０及びＩＤ１には共に「Ｈｉｇｈ」が入力されて、容量が８ＧＢであると認識される。このように、表示制御ＣＰＵ９１は、ＩＤ０及びＩＤ１により入力されるＩＤ情報に基づいてメモリ基板の記憶容量を認識し、各制御を行うことができる。

次に、図６を参照して、中継基板１００においてデコードする際にＩＤ情報を利用したことの効果について説明する。図６は、ＩＤ情報を用いない場合のメモリマップとＩＤ情報を用いた場合のメモリマップとを比較した図である。図６に示すように、中継基板１００においてデコードする際にＩＤ情報を用いない方法では、２ＧＢの第二メモリ基板１３０を、中継基板１００を介して２つ演出制御基板４３に接続させた際に、メモリマップに空きが生じるという問題がある。同様に、コネクタ１１６に２ＧＢの第二メモリ基板１３０を、コネクタ１１７に４ＧＢの第一メモリ基板１２０を接続させた場合にもメモリマップに空きが生じる。そして、表示制御ＣＰＵ９１は、接続されているメモリ基板の容量が４ＧＢであると認識していても、４ＧＢの第一メモリ基板１２０が１つ接続されている場合と、２ＧＢの第二メモリ基板１３０が２つ接続されている場合とでメモリマップが異なるため、問題が生じていた。また、接続されているメモリ基板の容量が６ＧＢである場合にも、コネクタ１１６，１１７のどちらに４ＧＢの第一メモリ基板１２０が接続されているのかを判別することができなかった。

一方で、本実施の形態では、中継基板１００においてデコードする際にＩＤ情報を使用し、アドレスに空きが生じることなく連続してマッピングを決定することができる。これにより、４ＧＢの第一メモリ基板１２０を１つ使用した場合と、２ＧＢの第二メモリ基板１３０を２つ使用した場合とで、メモリマップが同一となる。同様に、４ＧＢの第一メモリ基板１２０及び２ＧＢの第二メモリ基板１３０を１つずつ使用した場合には、コネクタ１１６，１１７のどちらに４ＧＢの第二メモリ基板１３０を接続してもメモリマップが同一となる。従って、演出制御基板４３に接続するメモリ基板の種類や数を変更した場合でも、演出制御基板４３を再設計する必要がない。すなわち、演出制御基板４３に汎用性を持たせることができる。

以上説明したように、本実施の形態の演出制御装置３５によると、複数のＲＯＭの中の１つを選択する信号を生成する第一デコード回路１２５，１３５を、メモリ基板１２０，１３０に設けたため、容量の異なる複数種類のメモリ基板を演出制御基板４３に接続することができる。さらに、２つのメモリ基板と演出制御基板４３とを接続するための中継基板１００に、２つのメモリ基板のうちの１つを選択する信号を生成する第二デコード回路１０１を設けることで、演出制御基板４３に２つのメモリ基板を接続することを可能にしている。

そして、メモリ基板１２０，１３０には、自身の記憶容量を示すＩＤ情報が記憶されており、演出制御装置３５は、このＩＤ情報を用いることでメモリ基板の容量に応じた制御を行うことができる。詳細には、まず、演出制御基板４３に接続されているメモリ基板の容量が、このＩＤ情報によって表示制御ＣＰＵ９１に認識されるため、メモリ基板の容量に応じた制御を行うことができる。また、中継基板１００の第二デコード回路１０１は、ＩＤ情報に基づいたモード信号により連続してマッピングを決定することができる。従って、複数種類のパチンコ機に対して演出制御基板４３を共通に使用することができる。

また、ＩＤ情報は２ビットの情報であるため、２種類のメモリ基板１２０，１３０の、演出制御基板４３への全ての接続方式に対して、単純な構成で容量を認識することができる。また、表示制御ＣＰＵ９１を制御するためのプログラムに関しては、演出制御基板４３内の表示制御ＲＯＭ９３に記憶されているため、演出制御基板４３を他の種類のパチンコ機に使用する場合でも、表示制御ＣＰＵ９１の制御プログラムを変更・追加せずにそのまま使用することができる。

尚、本実施の形態における主基板が本発明の「主制御基板」に相当し、演出制御基板４３が「副制御基板」に相当する。また、表示制御ＣＰＵ９１が「コントローラ」に相当し、メモリ基板１２０，１３０に設けられたＲＯＭ１２１〜１２４、１３１，１３２が「メモリ」に相当する。また、表示制御ＲＯＭ９３が「プログラムメモリ」に相当する。

尚、本発明は、以上詳述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更が可能であることは言うまでもない。以下、図７を参照して、本実施の形態の変形例である演出制御装置２３５について説明する。図７は、変形例である演出制御装置２３５の詳細を示すブロック図である。尚、図７で示す変形例では、中継基板２００の構造が先述した演出制御装置３５の中継基板１００と異なるのみであり、あらかじめ設定された容量のメモリ基板が接続されているか否かの判断を、ＩＤ情報を用いて簡易な構成で行うことができる点に特徴を有する。よって、演出制御装置３５と共通する構成については同一の符号を付し、説明を省略する。

図７に示すように、上記実施の形態の変形例である演出制御装置２３５の中継基板２００には、コネクタ１１６，１１７に接続される２つのメモリ基板のうちの１つを選択するための第二デコード回路２０１と、コネクタ１１６，１１７を介して入力されるＩＤ情報を変換して演出制御基板４３の表示制御ＣＰＵ９１に出力するＩＤ情報変換回路２０２とが備えられている。そして、このＩＤ情報変換回路２０２には、トランジスタ２０５及びフォトカプラ２１０が設けられている。フォトカプラ２１０は、発光ダイオード２１１とフォトトランジスタ２１２とからなるＩＣであり、これを用いることによって入力信号と出力信号とが電気的に絶縁されるため、電気的ノイズを避けることができる。

次いで、ＩＤ情報変換回路２０２の回路構造について説明する。まず、トランジスタ２０５のベースは端子１Ａ及び端子ＩＤ１に、コレクタは電源電位に接続されており、エミッタは、フォトカプラ２１０における発光ダイオード２１１のアノードに接続されている。また発光ダイオード２１１のカソードは端子２Ａに接続されている。そして、フォトカプラ２１０におけるフォトトランジスタ２１２のコレクタは電源電位及び端子ＩＤ０に、エミッタはグランドに接続されている。また、端子１Ｂ及び端子２Ｂは共にグランドに接続されている。

次いで、ＩＤ情報変換回路２０２から表示制御ＣＰＵに出力される信号について説明する。第一メモリ基板１２０のＩＤ０信号線１２７は電源電位に接続されているため、端子１Ａを介してＩＤ０信号線１２７に接続されている表示制御ＣＰＵ９１側の端子ＩＤ１へは、「Ｈｉｇｈ」を示す信号が出力される。そして、トランジスタ２０５では、ベースとエミッタとの間にベースを正とする電圧がかかるため、トランジスタ２０５に電流が流れて、フォトカプラ２１０の発光ダイオード２１１が発光する。すると、フォトカプラ２１０におけるフォトトランジスタ２１２に電流が流れるため、表示制御ＣＰＵ９１側の端子ＩＤ０へは「Ｌｏｗ」を示す信号が出力される。

そして、表示制御ＣＰＵ９１は、端子ＩＤ０に「Ｌｏｗ」が、端子ＩＤ１に「Ｈｉｇｈ」が入力されることで、中継基板２００のコネクタ１１６側に４ＧＢの第一メモリ基板１２０が、コネクタ１１７側に２ＧＢの第二メモリ基板１３０が接続されていることを認識する。また、サブ統合基板５８のＲＯＭ５８３には、演出制御基板４３に接続されるべき正規のメモリ基板の容量を示す信号が記憶されており、表示制御ＣＰＵ９１に出力される。そして、表示制御ＣＰＵ９１は、中継基板２００から入力される信号により認識されたメモリ基板の容量と、サブ統合基板５８から入力される信号により認識された容量とが整合しているか否かの判断を行い、整合していると判断された場合には、認識された容量に基づいて液晶表示装置３６の制御を行うことができる。尚、サブ統合基板５８のＲＯＭ５８３が本発明の「適正記憶容量記憶手段」に相当する。

このように、メモリ基板１２０，１３０に記憶されたＩＤ情報を利用して、あらかじめサブ統合基板５８に設定されている正規のメモリ基板の容量と、実際に演出制御基板４３に接続されたメモリ基板の容量とが整合しているか否かの判断を行うことができ、この判断結果に基づいて液晶表示装置３６の制御を行うことができる。ここで、図７に示すＩＤ情報変換回路２０２の回路構成はこれに限られず、適宜変更が可能であることは勿論である。

また、本実施の形態では、液晶表示装置３６の表示を制御する演出制御装置３５について説明したが、本発明は他の制御装置にも適用できる。例えば、サブ統合基板５８にメモリ基板を接続する場合や、電飾ランプ６３を制御するための電飾基板４６にメモリ基板を接続する場合等、ＣＰＵ等のコントローラを有する基板にメモリ基板を接続する構造の制御装置であれば、本発明を適用することができる。

また、中継基板１００，２００は２枚のメモリ基板を演出制御基板４３に接続させるための基板であるが、中継基板１００，２００の構造を変形することで、３枚以上のメモリ基板を演出制御基板４３に接続することもできる。また、演出制御基板４３の表示制御ＣＰＵ９１は最大８ＧＢ対応のＣＰＵであるが、これを変更することができるのは言うまでもない。さらに、本実施の形態では４ＧＢの第一メモリ基板１２０及び２ＧＢの第二メモリ基板１３０を演出制御基板４３に接続する場合について説明したが、６ＧＢや８ＧＢ等、様々な容量のメモリ基板を用いる場合であっても本発明が適用できるのは勿論である。すなわち、３種類以上のメモリ基板を１つの基板に接続する際に本発明を適用できる。

また、メモリ基板に搭載されているＲＯＭの記憶容量は１ＧＢに限られず適宜変更が可能であるし、記憶容量が異なる複数種類のＲＯＭを１つのメモリ基板に搭載することもできる。例えば、本実施の形態では、容量が４ＧＢの第一メモリ基板１２０に１ＧＢのＲＯＭ１２１〜１２４を４枚用いているが、３ＧＢのＲＯＭ及び１ＧＢのＲＯＭを１つずつ用いることもできる。また、本実施の形態のメモリ基板とは容量が異なるメモリ基板（例えば、５ＧＢ以上の容量を有するメモリ基板）を使用する場合であっても、メモリ基板の容量に合わせて、搭載するＲＯＭの個数及び容量を変更すればよい。これにより、搭載するＲＯＭを容量の大きいＲＯＭに変更すれば、使用するＲＯＭの数を減らすことができ、一方で、容量の小さいＲＯＭの在庫が余っている状況であれば、使用するＲＯＭの数を増やすことで容量の大きいメモリ基板を作成することができる。

また、本実施の形態では、メモリ基板１２０，１３０のコネクタ１１８，１１９は、中継基板１００のコネクタ１１６及び演出制御基板４３のコネクタ８８の両方に接続できる構造となっている。よって、中継基板１００を介して複数のメモリ基板を演出制御基板４３に接続することもできるし、１つのメモリ基板を直接演出制御基板４３に接続することもできるため、接続の自由度を向上させることができる。

一方で、複数種類のコネクタを用いることもでき、これにより、接続すべきメモリ基板の容量が決定している場合に、接続の間違いを減らすことができる。具体的には、４ＧＢの第一メモリ基板１２０専用のコネクタの形状と、２ＧＢのメモリ基板１３０専用のコネクタの形状とを異なるものにすることで、４ＧＢ専用のコネクタには２ＧＢのメモリ基板が接続できなくなり、間違いが減る。また、１つの基板が対応するメモリ基板の種類毎に、コネクタの形状を変更することもでき、この場合、同一の形状のコネクタを備えた基板同士であれば、自由に接続させることができる。例えば、コネクタＡ専用の演出制御基板Ｘと、コネクタＢ専用の演出制御基板Ｙとを作成し、演出制御基板Ｘに接続すべきメモリ基板にコネクタＡを、演出制御基板Ｙに接続すべきメモリ基板にコネクタＢを設ける。他の例として、プログラムＲＯＭを搭載したメモリ基板にコネクタＣを設けると共に、ＧＣＲＯＭを搭載したメモリ基板にコネクタＤを設ける。これにより、同一種類のメモリ基板内の接続の自由度や、部品の再利用という面での自由度を保持しつつ、異なる種類のメモリ基板が接続されることを防止することができる。尚、１つの基板に設けられるコネクタの数は任意に変更が可能であり、複数種類のコネクタを１つの基板に設けてもよい。

また、コネクタの形状が異なる複数種類のメモリ基板を接続可能とするために、演出制御基板側にあらかじめ複数種類のコネクタを設けておくこともできる。具体的には、１つの演出制御基板にコネクタＡ及びコネクタＢをあらかじめ設けておき、接続するするメモリ基板に設けられているコネクタがコネクタＡであれば、演出制御基板のコネクタＡに嵌め合わせる。その後、この演出制御基板を他の種類の遊技機に適用する際に、接続するメモリ基板に設けられているコネクタがコネクタＢであった場合には、演出制御基板のコネクタＢに嵌め合わせる。これにより、記憶容量の異なる複数種類のメモリ基板を演出制御基板に接続できることに加えて、１つの演出制御基板にコネクタの形状が異なる複数種類のメモリ基板を接続することができ、１つのメモリ基板を複数種類の演出制御基板に接続することも可能となる。すなわち、演出制御基板及びメモリ基板の汎用性を向上させることができる。従って、記憶容量及びコネクタの形状が異なる様々な種類のメモリ基板を演出制御基板に接続可能とすることで、部品の再利用や設計のし易さ等の面でのコストの削減をより容易に行うことができる。尚、先述したように、１つの基板に設けられるメモリ基板用のコネクタの数は２つに限られず、３つ以上設けてもよい。同様に、１つの基板に設けられるコネクタの種類も３種類以上としてもよい。

また、中継基板に関しても、コネクタの形状が異なる複数種類のメモリ基板及び演出制御基板を接続可能とするために、中継基板側にあらかじめ複数種類のコネクタを設けることができる。この場合、例えば、メモリ基板を接続するためのコネクタとしてコネクタＣ及びコネクタＤを設けてもよいし、演出制御基板に接続するためのコネクタとしてコネクタＥ及びコネクタＦを設けてもよい。この中継基板を用いることで、様々な記憶容量のメモリ基板を演出制御基板に同時に複数接続できることに加えて、コネクタの形状が異なる様々なメモリ基板を１つの演出制御基板に複数接続することができるため、中継基板の汎用性をさらに向上させることができる。よって、記憶容量に対する自由度と共に、コネクタの形状に対する自由度を向上させて、より効率的に制御装置を作成することができる。また、演出制御基板のコネクタの形状と、メモリ基板のコネクタの形状とが異なる場合であっても、コネクタの一方が演出制御基板側のコネクタの形状に対応しており、他方がメモリ基板側のコネクタの形状に対応している中継基板を用いることで、メモリ基板及び演出制御基板に互換性を持たせることができる。尚、先述したように、中継基板に設けられるメモリ基板用のコネクタの数は２つに限られず、３つ以上設けてもよい。また、コネクタの種類も２種類に限られず、３種類以上のコネクタを用いてもよい。

また、図４に示す中継基板１００のコネクタ１１６，１１７に、さらに別の種類の中継基板を接続することで、使用するメモリ基板の数を増やすこともできる。この場合、中継基板に設けられるデコード回路を変更・追加すればよい。そして、１つの中継基板に複数のデコード回路を設けてもよいし、同様に、１つのメモリ基板に複数のデコード回路を設けることもできる。これにより、メモリ基板に搭載されたＲＯＭの個数や容量に合わせてデコード回路を対応させることができるため、メモリ基板の構造の自由度を向上させることができる。このように、メモリ基板自体の構成や使用するメモリ基板の種類等は、在庫量や設計のし易さ等の条件に合わせて様々な変更ができるため、効率よく制御装置を作成することができる。さらに、多くの種類のメモリ基板を使用して制御装置を構成することができるため、様々な記憶容量のメモリを搭載した制御装置を作成することができ、部品の再利用という面でも本発明は有利に作用する。そして、本実施の形態ではＩＤ情報を２ビットで構成しているが、ＩＤ情報のビット数は、メモリ基板の数や種類に応じて変更すればよい。

本発明の遊技機は、パチンコ機に限られず、パチコン機、パチスロ機等の各種遊技機及びその演出制御装置に適用可能である。

パチンコ機１の表枠１４及び中枠１３が開いた状態を斜め前方から見た斜視図である。 パチンコ機１の正面図である パチンコ機１の電気的構成を示すブロック図である。 演出制御装置３５の詳細を示すブロック図である。 表示制御ＣＰＵ９１に入力されるＩＤ情報と、表示制御ＣＰＵ９１が認識する記憶容量との関係を示す図である。 ＩＤ情報を用いない場合のメモリマップとＩＤ情報を用いた場合のメモリマップとを比較した図である。 変形例である演出制御装置２３５の詳細を示すブロック図である。

符号の説明

１ パチンコ機
３５，２３５ 演出制御装置
３６ 液晶表示装置
４１ 主基板
４３ 演出制御基板
４８ 表示制御ユニット
５８ サブ統合基板
８０ ＶＤＰ
９１ 表示制御ＣＰＵ
１００，２００ 中継基板
１０１，２０１ 第二デコード回路
１０２ ＩＤ情報デコード回路
１２０ 第一メモリ基板
１２１〜１２４ ＲＯＭ
１２５ 第一デコード回路
１２６ ＩＤ情報格納部
１３０ 第二メモリ基板
１３１，１３２ ＲＯＭ
１３５ 第一デコード回路
１３６ ＩＤ情報格納部
２０２ ＩＤ情報変換回路
５８１ ＣＰＵ
５８３ ＲＯＭ

Claims (9)

1. 遊技の主制御を司る主制御基板と、
   アドレスバスに接続されたコントローラを有し、前記主制御基板から送信される信号を受けて演出の制御を行う副制御基板と、
   データが記憶されたメモリを複数有し、前記副制御基板に着脱可能に取り付けられるメモリ基板と、
   前記アドレスバスにより入力されるアドレス信号を受けて、前記複数のメモリの中の１つを選択する信号を生成する第一デコード回路とを備えた遊技機用制御装置であって、
   前記第一デコード回路を前記メモリ基板に設けたことを特徴とする遊技機用制御装置。
2. 複数の前記メモリ基板の中の１つを選択する信号を生成する第二デコード回路を有し、前記副制御基板と前記複数のメモリ基板とを接続する中継基板を備え、
   前記副制御基板から出力される複数のアドレス信号は、前記複数のメモリの中の１つを選択するためのチップセレクト信号と、前記チップセレクト信号の上位ビットに位置し、前記複数のメモリ基板の中の１つを選択するためのメモリ基板選択用信号とを含むことを特徴とする請求項１に記載の遊技機用制御装置。
3. 前記メモリ基板は、自身の記憶容量を示す情報であるＩＤ情報を記憶していることを特徴とする請求項１又は２に記載の遊技機用制御装置。
4. 前記メモリ基板は、自身の記憶容量を示す情報であるＩＤ情報を記憶しており、
   マッピングを行うための信号を前記ＩＤ情報から生成するＩＤ情報デコード手段を備え、
   前記中継基板の前記第二デコード回路は、前記メモリ基板を選択するための信号を、前記ＩＤ情報デコード手段により生成される信号を用いて生成することを特徴とする請求項２に記載の遊技機用制御装置。
5. 前記コントローラは、前記ＩＤ情報を用いて、前記副制御基板に接続される前記メモリ基板の記憶容量を認識することを特徴とする請求項３又は４に記載の遊技機用制御装置。
6. 前記副制御基板に接続される適切な前記メモリ基板の記憶容量をあらかじめ記憶する適正記憶容量記憶手段を備え、
   前記コントローラは、前記適正記憶容量記憶手段に記憶されている記憶容量と、前記ＩＤ情報により認識される記憶容量とを参照して、前記副制御基板に接続されている前記メモリ基板の記憶容量があらかじめ設定された記憶容量であるか否かを判断することを特徴とする請求項５に記載の遊技機用制御装置。
7. 前記ＩＤ情報は２ビットであることを特徴とする請求項３乃至６のいずれかに記載の遊技機用制御装置。
8. 前記副制御基板は、演出の制御を行うためのプログラムが記憶されたプログラムメモリを備えたことを特徴とする請求項１乃至７のいずれかに記載の遊技機用制御装置。
9. 請求項１乃至８のいずれかに記載の遊技機用制御装置を備えたことを特徴とする遊技機。

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