JP2006119823A - メモリーモジュール及びメモリーモジュールを搭載した回路基板 - Google Patents
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Abstract
【課題】データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供する。
【解決手段】偶数個のメモリー11,12と、メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、その偶数個のグループそれぞれに1つずつ設けられたチップセレクト用端子214,215と、複数のチップセレクト用端子の1つ214(215)とグループ内の各々のメモリー11(12)とを接続するチップセレクト用信号線と、データ信号を入出力する複数のデータ端子群であって、偶数個のグループそれぞれに1つずつ設けられたデータ端子群216,217と、複数のデータ端子群の1つ216(217)とグループ内の各々のメモリー11(12)とを接続するデータ用信号線群とを具備する。
【選択図】 図1
【解決手段】偶数個のメモリー11,12と、メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、その偶数個のグループそれぞれに1つずつ設けられたチップセレクト用端子214,215と、複数のチップセレクト用端子の1つ214(215)とグループ内の各々のメモリー11(12)とを接続するチップセレクト用信号線と、データ信号を入出力する複数のデータ端子群であって、偶数個のグループそれぞれに1つずつ設けられたデータ端子群216,217と、複数のデータ端子群の1つ216(217)とグループ内の各々のメモリー11(12)とを接続するデータ用信号線群とを具備する。
【選択図】 図1
Description
本発明はコンピューターシステムやプリンター、ファクシミリ、複写機、情報機器などに用いられるメモリーモジュールに関するものである。特に、データバス幅を複数の状態にすることが可能なメモリーモジュールに関するものである。
メモリーモジュールは、使用目的や情報処理内容に応じて、1アドレスあたりのデータ量(1ワード)のビット幅すなわちデータバス幅には複数の種類があり、概ね2のべき乗、例えば8ビット、16ビット、32ビット、64ビットなどである。
ここに、データバス幅が32ビットの機器と、16ビットの機器があり、各々でメモリーモジュールが用いられるとする。
従来は、データバス幅32ビットのメモリーモジュールと、データバス幅16ビットのメモリーモジュールとを別々に設計して用いていた。
以下、具体的に述べる。なお、メモリーモジュールに搭載されるメモリーは、クロック信号に同期して動作する、いわゆるシンクロナスDRAM(SDRメモリー)であり、そのデータバス幅は16ビット仕様の場合を例に挙げて説明する。
(1)データバス幅が32ビットの場合
図5に、データバス幅が32ビットのメモリーモジュール1dの構成を示す。メモリーは11と12の2個が搭載されている。コネクター部21dには接点211〜213、214d、216dがある。
(1)データバス幅が32ビットの場合
図5に、データバス幅が32ビットのメモリーモジュール1dの構成を示す。メモリーは11と12の2個が搭載されている。コネクター部21dには接点211〜213、214d、216dがある。
接点211にはクロック信号(CLK)が入力され、分岐点15を経てメモリー11のピン111(ピン名MCLK)、メモリー12のピン121(ピン名MCLK)に入力される。
接点群212にはアドレス信号(ADR)が入力される。なお、正確には、アドレス信号はバスであり、この例ではビット0からビット11までの12ビット幅の信号であるので、接点群212も12個の接点で構成されるが、全ビットとも同一構成であるので、1本の信号線のように束にして太線で表記する。接点群212から分岐点群16を経てメモリー11のピン群112(ピン名MADR)、メモリー12のピン群122(ピン名MADR)に入力される。
なお、ADR[11:0]などと記述する場合はADR信号の上位11ビットから下位0ビットまでの連続するビットを指し、ADR[15]などと記述する場合はADR信号のうちのビット15だけを指す。全ビットを指す場合にはビット番号は指定しない。
接点群213にはコントロール信号(CTRL)が入力される。正確には、カラムアドレスセレクト信号(CAS)やローアドレスセレクト信号(RAS)、ライトイネーブル信号(WE)などの、アドレス信号以外の、メモリー外部からメモリーへ入力方向のみに用いられる複数の制御信号であるが、チップセレクト信号(CS)は含まない。アドレス信号と同様に全信号とも同一構成であるので、1本の信号線のように束にして太線で表記する。従って、接点群213も複数の接点で構成されるが、説明の都合上、1本の信号線のように束にして表記する。接点群213から分岐点群17を経てメモリー11のピン群113(ピン名MCTRL)、メモリー12のピン群123(ピン名MCTRL)に入力される。
接点214dにはチップセレクト信号CSが入力され、分岐点19を経てメモリー11のピン114(ピン名MCS)、メモリー12のピン124(ピン名MCS)に入力される。
接点群216dはデータ信号(DQ)が入出力される。正確には、データ信号もバスであり、この例ではビット0からビット31までの32ビット幅の信号であるので、接点群216dも32個の接点で構成される。
DQの32ビットのうち、ビット0から15までの16ビット分(DQ[15:0])は、ピン群115の近くにある、16個の個別抵抗で構成された抵抗群13を経てメモリー11のピン群115(ピン名MDQ)へ接続される。
同様に、DQのビット16から31までの16ビット分(DQ[31:16])は、ピン群125の近くにある、16個の個別抵抗で構成された抵抗群14を経てメモリー12のピン群125(ピン名MDQ)へ接続される。
図5のメモリーモジュールが、親基板3dと接続された状態を図6に示す。
コネクター部34dには、接点341〜343、344d、346dがある。
接点341にはコントローラー31dのピン311(ピン名CCLK)からのクロック信号が接続され、メモリーモジュール1dの接点211と対応する。
接点群342にはコントローラー31dのピン群312(ピン名CADR)からのアドレスバス信号が接続され、メモリーモジュール1dの接点群212と対応する。
接点群343にはコントローラー31dのピン群313(ピン名CCTRL)からのコントロール信号が接続され、メモリーモジュール1dの接点群213と対応する。
接点344dにはコントローラー31dのピン314d(ピン名CCS)からのチップセレクト信号が接続され、メモリーモジュール1dの接点214dと対応する。
接点群346dにはコントローラー31dのピン群316d(ピン名CDQ)のデータバス信号が、ピン群316dの近くにある、32個の個別抵抗で構成された抵抗群32dを経て接続され、メモリーモジュール1dの接点群216dと対応する。
コントローラー31dからのチップセレクト信号は、メモリーモジュール1dのメモリー11と12に共通で用いられるので、DQ[15:0]とDQ[31:16]の入出力動作が同時に行なわれ、メモリーモジュール1dは、データバス幅が32ビットとして動作する。
(2)データバス幅が16ビットの場合
図7に、データバス幅が16ビットのメモリーモジュール1eの構成を示す。図5および図6で説明したデータバス幅32ビットの場合との比較上、メモリーは11と12の2個が搭載された構成で説明する。メモリー11と12自体は図5と同一のものである。以下では、32ビットの場合と異なる部分のみを説明する。
(2)データバス幅が16ビットの場合
図7に、データバス幅が16ビットのメモリーモジュール1eの構成を示す。図5および図6で説明したデータバス幅32ビットの場合との比較上、メモリーは11と12の2個が搭載された構成で説明する。メモリー11と12自体は図5と同一のものである。以下では、32ビットの場合と異なる部分のみを説明する。
コネクター部21eには接点211〜213、214e〜216eがある。
接点214eにはチップセレクト信号CS1が入力され、メモリー11のピン114(ピン名MCS)のみに入力される。
接点215eにはチップセレクト信号CS2が入力され、メモリー12のピン124(ピン名MCS)のみに入力される。
接点群216eはデータ信号(DQ)が入出力される。ただし、ここでは16ビット幅の信号であるので、接点群216eは16個の接点で構成される。
DQの16ビットは各々ビットが分岐点群18を経て、ピン群115の近くにある、16個の個別抵抗で構成された抵抗群13を経てメモリー11のピン群115へ接続されるとともに、ピン群125の近くにある、16個の個別抵抗で構成された抵抗群14を経てメモリー12のピン群125へ接続される。
図7のメモリーモジュールが、親基板3eと接続された状態を図8に示す。
コネクター部34eには、接点341〜343、344e〜346eがある。
接点344eにはコントローラー31eのピン314e(ピン名CCS1)からのチップセレクト信号が接続され、メモリーモジュール1eの接点214eと対応する。
接点345eにはコントローラー31eのピン315e(ピン名CCS2)からのチップセレクト信号が接続され、メモリーモジュール1eの接点215eと対応する。
接点群346eにはコントローラー31eのピン群316e(ピン名CDQ)のデータバス信号が、ピン群316eの近くにある、16個の個別抵抗で構成された抵抗群32eを経て接続され、メモリーモジュール1eの接点群216eと対応する。
コントローラー31eからのチップセレクト信号は、メモリーモジュール1eのメモリー11と12とでは別々であるので、動作時には、CS1とCS2の使い分けにより、メモリー11あるいは12のいずれか一方だけを動作状態にすることにより、データバス幅16ビットのメモリーモジュールとして動作する。
特開平5−173876号公報
特開平9−231131号公報
メモリーシステムにおいて、データバス幅を変更可能に構成するものとしては以下のようなものが知られている。
特開平5−173876号公報では、データバス幅を切換えるセレクタ部をデータバスの経路上に構成してバス幅変更に対応している。
しかしながら、図5〜図8に記載のようなSDRメモリーでは、高速なクロック信号に同期してシステム全体が動作するため、例えば図6において、コントローラーからメモリーモジュール上のメモリーまでの全ての信号の遅延時間を所定の範囲に収めて動作タイミングを確保できるように構成する必要がある。
したがって、データバスの途中に構成されるセレクタ部を含めて動作タイミングが確保できるよう部品配置や配線パターン長を考慮した設計が必要になる。その結果、メモリーモジュールとして構成するには、モジュールの配線パターン形状が複雑になったり、設計が困難になることが懸念される。
他の構成として、特開平9−231131号公報では、入出力の際に動作するデータバスのビット数を変化させている。しかしながら、1ワードあたりの動作ビット数を変えているだけであり、使われないデータビットに関わるメモリーはデータの入出力から切り離され、記憶領域としては使われない。これは、使用バス幅が少なくなる程、非常に無駄が多くなり、メモリーモジュールとして採用するには適さない構成である。
従来例の図5〜図8で明らかなように、32ビット用のメモリーモジュール1dと16ビット用のメモリーモジュール1eとはデータバス信号とチップセレクト信号が異なることから、別々に設計製造されており、製品の高機能化や高速化において、動作タイミングを確保しながらの複雑な設計や動作検証を行わなければならず、製品開発の短縮やコストダウンなどを困難にする状況になっている。
従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供することである。
上述した課題を解決し、目的を達成するために、本発明に係わるメモリーモジュールは、基板に搭載された偶数個のメモリーと、メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、前記偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、該偶数個のグループそれぞれに1つずつ設けられたチップセレクト用端子と、前記複数のチップセレクト用端子の1つと前記グループ内の各々のメモリーとを接続するチップセレクト用信号線と、データ信号を入出力する複数のデータ端子群であって、前記偶数個のグループそれぞれに1つずつ設けられたデータ端子群と、前記複数のデータ端子群の1つと前記グループ内の各々のメモリーとを接続するデータ用信号線群と、を具備することを特徴とする。
また、この発明に係わるメモリーモジュールにおいて、前記偶数個のメモリーは、それぞれデータバス幅が同じであることを特徴とする。
また、前記メモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅に等しく、前記複数のチップセレクト用端子の全てに、同じチップセレクト信号が供給されることを特徴とする。
また、前記メモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅の偶数分の1であり、前記複数のチップセレクト用端子にはそれぞれ別々にチップセレクト信号が供給されることを特徴とする。
本発明によれば、データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供することが可能となる。
以下、本発明の好適な実施形態について、図面を参照して説明する。
(第1の実施形態)
本実施形態は、データバス幅が32ビットと16ビットで共用できるメモリーモジュールを、従来例と同じシンクロナスDRAM(SDRメモリー)のデータバス幅16ビット仕様のものを2個用いて構成したものである。
本実施形態は、データバス幅が32ビットと16ビットで共用できるメモリーモジュールを、従来例と同じシンクロナスDRAM(SDRメモリー)のデータバス幅16ビット仕様のものを2個用いて構成したものである。
図1に、本発明の第1の実施形態に係るメモリーモジュール1の構成を示す。メモリーは11と12の2個が搭載されている。メモリーモジュール1のコネクター部21には接点211〜217がある。
接点211にはクロック信号(CLK)が入力され、分岐点15を経てメモリー11のピン111(ピン名MCLK)、メモリー12のピン121(ピン名MCLK)に入力される。
接点群212にはアドレス信号(ADR)が入力される。なお、正確にはアドレス信号はバスであり、この例ではビット0からビット11までの12ビット幅の信号であるので接点群212も12個の接点で構成されるが、全ビットとも同一構成であるので、1本の信号線のように束にして太線で表記する。接点群212から分岐点群16を経てメモリー11のピン群112(ピン名MADR)、メモリー12のピン群122(ピン名MADR)に入力される。
なお、ADR[11:0]などと記述する場合はADR信号の上位11ビットから下位0ビットまでの連続なビットを指し、ADR[15]などと記述する場合はADR信号のうちのビット15だけを指す。全ビットを指す場合にはビット番号は指定しない。
接点群213にはコントロール信号(CTRL)が入力される。正確には、カラムアドレスセレクト信号(CAS)やローアドレスセレクト信号(RAS)、ライトイネーブル信号(WE)などの、アドレス信号以外の、メモリー外部からメモリーへ入力方向のみに用いられる複数の制御信号であるが、チップセレクト信号(CS)は含まない。アドレス信号と同様に全信号とも同一構成であるので、1本の信号線のように束にして太線で表記する。従って、接点群213も複数の接点で構成されるが、説明の都合上、1本の信号線のように束にして表記する。接点群213から分岐点群17を経てメモリー11のピン群113(ピン名MCTRL)、メモリー12のピン群123(ピン名MCTRL)に入力される。
接点214にはメモリーを選択する信号であるチップセレクト信号CS1が入力され、メモリー11のピン114(ピン名MCS)のみに入力される。
接点215にはメモリーを選択する信号であるチップセレクト信号CS2が入力され、メモリー12のピン124(ピン名MCS)のみに入力される。
接点群216はデータ信号(DQ1)が入出力される。正確にはデータ信号も16ビット幅であるので、接点群216も16個の接点で構成される。接点群216からの信号DQ1は、ピン群115の近くにある、16個の個別抵抗で構成された抵抗群13を経てメモリー11のピン群115(ピン名MDQ)へ接続される。
接点群217はデータ信号(DQ2)が入出力される。正確には、接点群216と同様に接点群217も16個の接点で構成される。接点群217からの信号DQ2は、ピン群125の近くにある、16個の個別抵抗で構成された抵抗群14を経てメモリー12のピン群125(ピン名MDQ)へ接続される。
(1)親基板のデータバス幅が32ビットの場合
図1のメモリーモジュールが、データバス幅が32ビットの親基板3aと接続された状態を図2に示す。
図1のメモリーモジュールが、データバス幅が32ビットの親基板3aと接続された状態を図2に示す。
コネクター部34には、接点341〜347がある。
接点341にはコントローラー31aのピン311(ピン名CCLK)からのクロック信号が接続され、メモリーモジュール1の接点211と対応する。
接点群342にはコントローラー31aのピン群312(ピン名CADR)からのアドレスバス信号が接続され、メモリーモジュール1の接点群212と対応する。
接点群343にはコントローラー31aのピン群313(ピン名CCTRL)からのコントロール信号が接続され、メモリーモジュール1の接点群213と対応する。
接点344および345にはコントローラー31aのピン314a(ピン名CCS)からのチップセレクト信号が共通に接続され、メモリーモジュール1の接点214および215に共通に対応する。
コントローラー31aのピン群316a(ピン名CDQ)から、ピン群316aの近くにある、32個の個別抵抗で構成された抵抗群32aを経て、下位16ビット分(DQ[15:0]に対応)は接点群346に接続され、メモリーモジュール1の接点群216と対応するとともに、上位16ビット分(DQ[31:16]に対応)は接点群347に接続され、メモリーモジュール1の接点群217と対応する。
コントローラー31aからのチップセレクト信号は、メモリーモジュール1のメモリー11と12に共通で用いられるので、DQ[15:0]とDQ[31:16]の入出力動作が同時に行なわれ、メモリーモジュール1は、データバス幅が32ビットとして動作する。
(2)親基板のデータバス幅が16ビットの場合
図1のメモリーモジュールが、データバス幅が16ビットの親基板3bと接続された状態を図3に示す。
図1のメモリーモジュールが、データバス幅が16ビットの親基板3bと接続された状態を図3に示す。
メモリーモジュール1は図2と同一であるので、コネクター部34自体も図2と同じであり、接点341〜347がある。図2と異なる部分のみ説明する。
接点344にはコントローラー31bのピン314b(ピン名CCS1)からのチップセレクト信号が接続され、メモリーモジュール1の接点214と対応する。
接点345にはコントローラー31bのピン315b(ピン名CCS2)からのチップセレクト信号が接続され、メモリーモジュール1の接点215と対応する。
接点群346と347にはコントローラー31bのピン316b(ピン名CDQ)のデータバス信号が、ピン316bの近くにある、16個の個別抵抗で構成された抵抗群32bを経て共通に接続され、メモリーモジュール1の接点216および217と対応する。
コントローラー31bからのチップセレクト信号は、メモリーモジュール1のメモリー11と12とでは別々であるとともに、メモリー11および12のデータバスは共通なので、動作時には、CS1とCS2により、メモリー11あるいは12のいずれか一方だけを動作状態にすることにより、データバス幅16ビットのメモリーモジュールとして動作する。
(第2の実施形態)
本実施形態は、第1の実施形態のデータバス幅が32ビットと16ビットで共用できるメモリーモジュールを、シンクロナスDRAM(SDRメモリー)のデータバス幅8ビット仕様のものを4個用いて構成したものである。
本実施形態は、第1の実施形態のデータバス幅が32ビットと16ビットで共用できるメモリーモジュールを、シンクロナスDRAM(SDRメモリー)のデータバス幅8ビット仕様のものを4個用いて構成したものである。
図4に、本発明の第2の実施形態に係るメモリーモジュール1hの構成を示す。メモリーは11L、11H、12L、12Hの4個が搭載されている。メモリー11L〜12Hは、図1のメモリー11あるいは12とはデータバス幅が異なる以外は機能的には同一である。ピン(群)名も同様である。
コネクター部21には接点211〜217がある。この部分は図1と同じである。
接点211にはクロック信号(CLK)が入力され、分岐点を複数経てメモリー11Lから12Hのピン111L〜121H(ピン名MCLK)へ入力される。
接点群212にはアドレス信号(ADR)が入力され、分岐点群を経てメモリー11Lから12Hのピン群112L〜122H(ピン名MADR)に入力される。
接点群213にはコントロール信号(CTRL)が入力され、ADRと同様に分岐点群を経てメモリー11Lから12Hのピン群113L〜123H(ピン名MCTRL)に入力される。
接点214にはチップセレクト信号CS1が入力され、メモリー11Lと11Hのピン114L,114H(ピン名MCS)へ入力される。
接点215にはチップセレクト信号CS2が入力され、メモリー12Lと12Hのピン124L,124H(ピン名MCS)へ入力される。
接点群216はデータ信号(DQ1)が入出力される。接点群216からの信号DQ1のうち下位8ビット分(DQ1[7:0]に対応)は8個の個別抵抗で構成された抵抗群13Lを経てメモリー11Lのピン群115L(ピン名MDQ)に接続され、信号DQ1のうち上位8ビット分(DQ1[15:8]に対応)は8個の個別抵抗で構成された抵抗群13Hを経てメモリー11Hのピン群115H(ピン名MDQ)に接続される。
接点群217はデータ信号(DQ2)が入出力される。接点群217からの信号DQ2のうち下位8ビット分(DQ2[7:0]に対応)は8個の個別抵抗で構成された抵抗群14Lを経てメモリー12Lのピン群125L(ピン名MDQ)に接続され、信号DQ2のうち上位8ビット分(DQ2[15:8]に対応)は8個の個別抵抗で構成された抵抗群14Hを経てメモリー12Hのピン群125H(ピン名MDQ)に接続される。
図1と図5を比べると明らかなように、コネクター部21からメモリーモジュール側を見ると、データバス1組がメモリー2個で分担されている以外は構成は実質的に同じである。
したがって、親基板のデータバス幅が32ビットの場合、親基板の構成は図2の3aと同一構成で良い。同様に、親基板のデータバス幅が16ビットの場合、親基板の構成は図3の3bと同一構成で良い。
上記実施形態では32ビットと16ビットの共用の場合を説明したが、これに限ることなく、8ビットと16ビットの共用、32ビットと64ビットの共用なども可能である。
使用するメモリーのデータバス幅は、メモリーモジュールのデータバス幅の広い状態の場合の偶数分の1の関係になるものであれば任意のデータバス幅でよく、メモリーを偶数個用いる形で実施できる。例えば、第1の実施形態と第2の実施形態の考え方を延長することで、32ビットと16ビットの共用の場合、データバス幅4ビットのメモリーを8個使う形でも実施できる。
メモリーの種類もクロック同期型のSDRメモリーに限ることなく、クロックを用いない非同期型メモリーへも同様に適用できる。
また、データバス幅が広い状態に対しては、メモリーモジュールを2枚用いる状態へも対応可能であり、従来専用のメモリーモジュールを使っていた製品に対しても、親基板の若干の変更で適用可能となり、メモリーモジュールの共通化が、今後の新規設計製品と設計済の製品に対して可能となる。
以上説明したように、上記の実施形態によれば、親基板側と対応することにより、データバス幅が32ビットと16ビットで同一構成のメモリーモジュールを共用できる。
これにより、例えば親基板側の設計に先行してメモリーモジュールの設計開始後、親基板のデータバス幅が変更になってもメモリーモジュール側の設計は変更しなくても対応することが可能となり、製品の開発期間の短縮や、コストの削減なども図れる。
1,1d,1e メモリーモジュール
11,12 データバス幅16ビットのメモリー
11L,11H,12L,12H データバス幅8ビットのメモリー
13,13L,13H,14,14L,14H,32a,32b,32d,32e 抵抗群
21,21d,21e メモリーモジュール側のコネクター部
34,34d,34e 親基板側のコネクター部
31a,31b,31d,31e コントローラー
11,12 データバス幅16ビットのメモリー
11L,11H,12L,12H データバス幅8ビットのメモリー
13,13L,13H,14,14L,14H,32a,32b,32d,32e 抵抗群
21,21d,21e メモリーモジュール側のコネクター部
34,34d,34e 親基板側のコネクター部
31a,31b,31d,31e コントローラー
Claims (4)
- 基板に搭載された偶数個のメモリーと、
メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、前記偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、該偶数個のグループそれぞれに1つずつ設けられたチップセレクト用端子と、
前記複数のチップセレクト用端子の1つと前記グループ内の各々のメモリーとを接続するチップセレクト用信号線と、
データ信号を入出力する複数のデータ端子群であって、前記偶数個のグループそれぞれに1つずつ設けられたデータ端子群と、
前記複数のデータ端子群の1つと前記グループ内の各々のメモリーとを接続するデータ用信号線群と、
を具備することを特徴とするメモリーモジュール。 - 前記偶数個のメモリーは、それぞれデータバス幅が同じであることを特徴とする請求項1に記載のメモリーモジュール。
- 請求項1に記載のメモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅に等しく、前記複数のチップセレクト用端子の全てに、同じチップセレクト信号が供給されることを特徴とするメモリーモジュールを搭載した回路基板。
- 請求項1に記載のメモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅の偶数分の1であり、前記複数のチップセレクト用端子にはそれぞれ別々にチップセレクト信号が供給されることを特徴とするメモリーモジュールを搭載した回路基板。
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Application Number | Priority Date | Filing Date | Title |
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JP2004305700A JP2006119823A (ja) | 2004-10-20 | 2004-10-20 | メモリーモジュール及びメモリーモジュールを搭載した回路基板 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008284009A (ja) * | 2007-05-15 | 2008-11-27 | Toyomaru Industry Co Ltd | 遊技機用音声制御装置及び当該遊技機用音声制御装置を備えた遊技機 |
JP2008295601A (ja) * | 2007-05-29 | 2008-12-11 | Toyomaru Industry Co Ltd | 遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機 |
JP2009072470A (ja) * | 2007-09-21 | 2009-04-09 | Sankyo Co Ltd | 遊技機 |
JP2010178838A (ja) * | 2009-02-04 | 2010-08-19 | Kyoraku Sangyo Kk | メモリモジュール及び遊技機 |
JP2011031092A (ja) * | 2010-11-19 | 2011-02-17 | Sankyo Co Ltd | 遊技機 |
JP2012106065A (ja) * | 2012-02-29 | 2012-06-07 | Sankyo Co Ltd | 遊技機 |
-
2004
- 2004-10-20 JP JP2004305700A patent/JP2006119823A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008284009A (ja) * | 2007-05-15 | 2008-11-27 | Toyomaru Industry Co Ltd | 遊技機用音声制御装置及び当該遊技機用音声制御装置を備えた遊技機 |
JP2008295601A (ja) * | 2007-05-29 | 2008-12-11 | Toyomaru Industry Co Ltd | 遊技機用制御装置及び当該遊技機用制御装置を備えた遊技機 |
JP2009072470A (ja) * | 2007-09-21 | 2009-04-09 | Sankyo Co Ltd | 遊技機 |
JP2010178838A (ja) * | 2009-02-04 | 2010-08-19 | Kyoraku Sangyo Kk | メモリモジュール及び遊技機 |
JP2011031092A (ja) * | 2010-11-19 | 2011-02-17 | Sankyo Co Ltd | 遊技機 |
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