KR100814176B1 - 반도체 메모리 모듈 및 반도체 회로 - Google Patents

반도체 메모리 모듈 및 반도체 회로 Download PDF

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Abstract

반도체 메모리 모듈은 다수의 반도체 메모리 칩과 상기 반도체 메모리 칩에 입력 클럭 신호 및 입력 커맨드 및 어드레스 신호를 제공하는 버스 신호 라인을 포함한다. 클럭 신호 재생성 회로 및 레지스터 회로는 버스 신호 라인에 접속된 공통 칩 패킹 내의 반도체 메모리 모듈 상에 배치된다. 클럭 신호 재생성 회로 및 레지스터 회로는 각각 입력 클럭 신호를 조절하며 입력 커맨드 및 어드레스 신호를 일시적으로 저장하며, 제각기 조절된 클럭 신호 및 일시적으로 저장된 커맨드 및 어드레스 신호를 계수 X 만큼 증가시키며, 제각기 상기 반도체 메모리 칩에 상기 조절된 클럭 신호 및 일시적으로 저장된 커맨드 및 어드레스 신호를 제공한다.

Description

반도체 메모리 모듈 및 반도체 회로{SEMICONDUCTOR MEMORY MODULE}
도 1은 본 발명에 따른 제 1 실시예의 반도체 메모리 모듈의 개략적인 레이아웃 도면.
도 2는 제 1 실시예에 따른 공통 칩 패킹 내의 클럭 신호 재생성 회로 및 레지스터 회로의 개략적인 상부 평면도.
도 3은 본 발명에 따른 제 2 실시예의 반도체 메모리 모듈의 개략적인 레이아웃 도면.
도 4는 클럭 신호 라인 및 커맨드 및 어드레스 신호 라인에 대한 하이브리드 T 버스 구조를 갖는 전술한 반도체 메모리 모듈의 개략적인 레이아웃 도면.
도 5는 클럭 신호 버스 및 커맨드 및 어드레스 신호 버스의 두개의 사본을 갖는 플라이 바이 버스 구조(fly-by bus structure)를 갖는 전술한 반도체 메모리 모듈의 개략적인 레이아웃 도면.
도면의 주요 부분에 대한 간단한 설명
10: 반도체 메모리 모듈 11: 공통 칩 패킹
12: 클럭 신호 재생성 회로 13: 레지스터 회로
본 발명은, 입력 클럭 신호뿐만 아니라 입력 커맨드 및 어드레스 신호를 적어도 반도체 메모리 칩에 각각 공급하는 반도체 메모리 칩 및 버스 신호 라인과, 버퍼 레지스터 회로 및 클럭 신호 재생성 회로를 포함하는 반도체 회로가 반도체 메모리 모듈 상에 배치되는 반도체 메모리 모듈 및 반도체 회로에 관한 것이다.
현재의 메모리 시스템(DDR1; DDR2; DDR3)은 예를 들어, 하이브리드-T 버스 또는 플라이 바이(fly-by) 버스를 통해 커맨드 및 어드레스 신호(CA)를 CA 버스에 대한 단 하나의 버전(사본)으로 전송하는 DIMM 커맨드/어드레스 버스의 공급의 가능성을 제공한다. 보다 속도가 증가하고, CA 버스에서의 고도의 병렬 처리를 고려(가령 CA 버스 당 36개의 메모리칩에 이르기까지)한다면, 종래의 커맨드 및 어드레스 신호로의 전송은 더 이상 불가능하다.
전술한 문제에 대한 가능한 해법은 CA 버스에 대한 2 개의 사본을 사용하는 것이다. 그러나, 이는 메모리 채널당 핀 수를 (예를 들어, 25개 CA 신호와 필요한 차폐를 위해 요구되는 핀만큼) 증가시킨다. 데이터 라인 상에서의 높은 비트 레이트로 인해, 차동 신호 전송(differential signal transfer)은, 예를 들어, DDR4 등의 DDR3 시스템의 후속 기술을 위하여 고려된다. 그러나, 차동 신호 전송의 경우, 필요한 핀의 수는 크게 증가하며, 그 구현이 기술적 관점에서 곤란하거나 비용을 증가시킨다. 이는 반도체 메모리 모듈의 커넥터에서의 핀 수, 메모리 제어기에서의 핀 수 및 마더보드에서의 라우팅과 관련한다.
DDR 시스템의 후속 기술의 높은 비트 레이트로 인하여 플라이 바이 버스 혹은 포인트 투 포인트(P2P) 버스만이 가능하므로, 동기화를 위해 요구되는 임의의 클럭 신호는 CA 신호와 함께 차동적으로 전송되어야만 한다.
도 4에 도시된 현재의 DDR2 시스템의 하나의 예시적인 배치는 DDR2 DIMM 반도체 메모리 모듈의 개략적인 레이아웃 도면으로서, 그 반도체 메모리 모듈 내에서 외부 CA 버스로부터 나오는 CA 신호(CA) 및 반도체 회로 모듈 상의 할당된 클럭 신호(Cl)는 하이브리드-T 버스 구조를 통해 DDR2 DIMM 반도체 메모리 모듈에 전송된다(차동 클럭 신호(Cl)를 전송하는 라인은 파선으로 표시되며, 차동 CA 신호를 전송하는 라인은 일점 쇄선으로 표시된다). 일 예에서는, 8개의 데이터 아이템 D를 각각 저장하는 반도체 메모리 칩(4), 추가의 에러 정정 칩(D-E-CC)(4a) 및 추가적인 수동 컴포넌트(5)가 DIMM 반도체 메모리 모듈 상에 배치된다. 개개의 메모리 칩(4)과 D-E-CC 칩(4a)에 관련되는 데이터는 8비트의 폭으로 전송되므로, 이러한 반도체 모듈에서는 72 커넥터 로케이션 혹은 핀 컨택트(8)에 할당된다.
도 5는 DDR4 시스템에 대한 가능한 반도체 메모리 모듈의 개략도로서, 전술한 이론적인 해법에 따라 CA 버스의 2 개의 사본을 사용한다. 일 예에서, 클럭 신호(Cl)를 포함하는 차동적으로 제공된 CA 신호(CA)는 2N 타이밍에 대해 25×2(×2) 커넥터 로케이션 혹은 핀 컨택트(8)를 필요로 한다. 차폐를 위해 요구되는 라인이 또한 필요하다. 도 5에 도시된 예에서는, 기록 및 판독 데이터는 반도체 메모리 모듈의 좌측에 배치된 메모리 채널과 반도체 메모리 모듈의 우측에 배치된 메모리 채널의 메모리 칩(4, 4a)에 2 비트의 폭으로 차동적으로 제공되며, 이는 결과적으로 CA 신호의 2N 타이밍을 갖는 X2 기반 DDR4 DIMM을 생성한다. 수개의 메모리 채널 혹은 메모리 뱅크를 포함하는 반도체 메모리 모듈의 경우, 반도체 메모리 모듈 상의 CA 및 Cl 라인의 수의 2배 만큼의 폭의 라우팅은 디커플링 캐패시터와 같은 수동 컴포넌트(5)를 인스톨하기 위한 인스톨 공간과, 데이터 신호 라인을 반도체 메모리 칩으로 라우팅하기 위한 공간을 과도한 정도로 제한할 것인데, 이는 핀의 수의 증가를 언급하는 것은 아니다.
따라서, 본 발명은 고속 반도체 메모리 시스템에 적합한 반도체 메모리 모듈을 규정하는 것을 목표로 하며, 그에 따라 전술한 현재의 기술의 결점이 경감될 수 있도록 하며, CA 및 Cl 신호가 공간 절약 방식 및 핀 컨택트 절약 방식으로 반도체 메모리 모듈 상에 배치된 반도체 메모리 칩에 제공되며, 동시에 CA 및 Cl 신호를 전송하는 데 요구되는 속도에 도달할 수가 있다. 또한, 본 발명은 상기 반도체 메모리 모듈과 정합하도록 설계된 클럭 신호 재생성 회로 및 레지스터 회로를 포함하는 반도체 회로를 규정하는 것을 목표로 한다.
본 발명의 제 1 측면에 의하면, 입력 클럭 신호를 조절하고 입력 커맨드 및 어드레스 신호를 일시적으로 저장하고 조절된 클럭 신호 및 일시적으로 저장된 커맨드 및 어드레스 신호를 계수 1:X 만큼 증가시킨 후 반도체 메모리 칩에 제공하기 위해, 공통 칩 패킹 내의 반도체 메모리 모듈 상에 배치되며 버스 신호 라인에 접속된 클럭 신호 재생성 회로 및 레지스터 회로를 포함하는 반도체 메모리 모듈이 제공된다.
하나의 칩 패킹 내에 전술한 방식으로 공통으로 수용된 클럭 신호 재생성 회로 및 레지스터 회로를 사용하여 CA 및 동기 클럭 신호를 1:X의 계수만큼 증가시킴으로써 장래의 메모리 기술에 요구되는 속도에 도달할 수 있으며 동시에 반도체 메모리 모듈 상의 인스톨 공간 및 핀 컨택트를 절약할 수가 있다. 레지스터 회로 및 클럭 신호 재생성 회로를 공통의 칩 패킹 내에 조합하게 되면, 메모리 제어기로부터 하나의 CA 사본을 갖는 완전한 반도체 메모리 모듈(DIMM)을 제공할 수 있다. CA 신호가 1:X 만큼 증가되므로, 조합된 클럭 신호 재생성 및 레지스터 회로 내의 로컬 생성에 의해 수개의 DRAM 브랜치 혹은 채널에 수개의 CA 사본이 제공될 수 있다(높은 비트 레이트 덕택에 DDR3 시스템에 후속하는 보다 높은 속도의 DDR 메모리 시스템이 단지 플라이 바이(fly-by) 버스 구조 혹은 포인트 투 포인트 버스 구조를 촉진하기 때문에 동기화를 위해 필요한 관련된 클럭 신호는 반도체 메모리 모듈 상에서 조절되고 CA 신호와 함께 송신될 필요가 있다).
레지스터 회로와 클럭 신호 재생성 회로를 본 발명에 따라 제안된 바와 같이 공통의 칩 패킹 내에 조합함으로써, 클럭 신호 재생성 회로의 동작 온도가 또한 낮아지게 된다. 클럭 신호 재생성 회로가 (레지스터 회로로 분리된) 단일 칩 패킹으로서 제공된다면, 동작 온도는 메모리 칩의 온도를 크게 초과할 것이며 클럭 신호 재생성 회로가 구동해야할 부하의 수에 따라 증가할 것이다. 따라서, 본 발명에 의해 제안되는 클럭 신호 재생성 회로와 레지스터 회로의 조합에 의해 클럭 신호 재생성 회로에 의해 생성되는 열의 발산을 개선시킬 수 있다. 본 발명에 따른 클럭 신호 재생성 회로 및 레지스터 회로를 공통의 칩 패킹 내에 조합하게 되면, 공통의 칩 패킹의 동작 온도는 반도체 메모리 칩의 온도 레벨로 강하하게 된다. 그러므로, 레지스터 회로와 함께 공통의 칩 패킹 내에 수용되는 클럭 신호 재생성 회로를 포함하는 본 발명에 따른 반도체 메모리 모듈은 고밀도로 패킹된 반도체 메모리 모듈, 가령 DDR3 시스템에 후속하는 DDR 시스템의 수개의 DDR-DRAM 칩에 적합한 DIMM 반도체 메모리 모듈에 사용될 때 특정한 이점을 갖는데, 그 이유는 CA 신호의 라우팅을 통해 절약되는 상기 모듈 공간이 상기 높은 컴포넌트 밀도에 적합한 반도체 모듈인 경우에 수동 및 능동 컴포넌트용으로 사용될 수 있기 때문이다.
바람직하게도, 클럭 신호 재생성 회로는 위상 고정 루프(PLL) 회로를 포함한다. 전술한 바와 같이, 클럭 신호 및 클럭 신호 재생성 회로에 의해 조절된 클럭 신호는 각각 계획된 고속 메모리 시스템의 경우 차동 클럭 신호 라인을 통해 제공된다.
본 발명에 따른 제 1 실시예의 반도체 메모리 모듈에서, 클럭 신호 재생성 회로 및 레지스터 회로는 공통 패킹 내에 별도의 부분적인 칩(다이)으로서 배치된다. 이러한 부분적인 칩은 가령 칩 패킹 내에 적층될 수 있다.
클럭 신호 재생성 회로에 의해 조절된 클럭 신호를 칩 패킹 내부의 레지스터 회로에 제공함으로써, 반도체 메모리 모듈 상의 차동 클럭 신호 라인용으로 필요한 공간은 효과적으로 감소된다.
본 발명의 제 2 실시예의 반도체 메모리 모듈에 의하면, 클럭 신호 재생성 회로 및 레지스터 회로는 패킹 내의 하나의 공통 칩(다이) 상에 집적된다. 이러한 제 2 실시예는 공통의 클럭 신호 재생성 회로 및 레지스터 회로의 칩 영역이 감소된다는 점에서 효과적이다.
바람직하게도, 클럭 신호 재생성 회로 및 레지스터 회로를 포함한 칩 패킹은 필수적으로 반도체 회로 모듈 상의 중앙 위치에 배치된다.
본 발명에 따른 반도체 회로 모듈에서, 전송되는 클럭 신호를 위한 신호 라인을 포함하는 커맨드 및 어드레스 신호의 버스 라인은 바람직하게도 플라이 바이 버스 구조를 형성한다.
레지스터 회로 및 클럭 신호 재생성 회로는 그들 각각이 클럭 신호, 및 커맨드 및 어드레스 신호를 1:X의 계수만큼 증가시키도록 설계된다.
일 실시예에서, 반도체 메모리 모듈은 RDIMM 모듈일 수 있으며 그리고 DDR-DRAM 반도체 메모리 칩에 적합할 수 있다.
본 발명에 따른 반도체 메모리 모듈의 효과적인 구성요소뿐만 아니라 클럭 신호 재생성 회로 및 레지스터 회로를 포함하는 적절한 반도체 회로가 첨부된 도면을 참조하여 상세하게 후술된다.
도 1에 개략적으로 도시된 본 발명의 제 1 실시예에서, 레지스터 회로(13)와 함께 클럭 신호 재생성 회로(12)를 포함하는 칩 패킹(11)(도 2에 세부적으로 도시됨)은 반도체 메모리 모듈(10), 이 실시예의 경우 RDIMM 모듈 상에 배치되며, 이 모듈은 각각이 8개의 데이터 아이템(D)을 저장하는 DDR-DRAM 칩(4)과, 반도체 메모리 모듈(10) 상의 대략 중앙 위치에 있는 에러 정정(DE_CC)을 위한 추가의 DDR-DRAM(4a)에 설치된다. 8-비트 폭의 데이터 라인은 기록 및 판독 데이터를 반도체 메모리 모듈(10) 외부에서 DDR-DRAM 칩(4, 4a)에 제공한다. 핀 컨택트(8)로부터, 차동 클럭 신호 입력 라인(61)은 클럭 신호(Cl)를 공통 칩 패킹(11)으로 제공하며, 특정 비트 폭을 갖는 라인(71)은 커맨드 및 어드레스 입력 신호(CA)를 핀 컨택트(8)로부터 공통의 칩 패킹(11)까지 제공한다. 도 2에서 알 수 있는 것은, 클럭 신호 재생성 회로(12) 및 레지스터 회로(13)가 커맨드 및 어드레스 신호에 대해 1:2의 계수만큼 클럭 신호(61) 및 CA 신호(71)를 증가시킨다는 것이다. 가령, 위상 동기 루프(PLL) 회로인 클럭 신호 재생성 회로(12)에서 개시하면, 차동 클럭 신호 라인(62)는 조절된 클럭 신호를 모듈(10)의 좌측 및 우측의 메모리 칩(4, 4a)에 제공한다. 또한, 공통 칩 패킹(11) 내의 차동 클럭 신호 라인(63)은 도 2에 도시된 바와 같이 조절된 클럭 신호를 레지스터 회로(13)에 제공한다. 레지스터 회로(13)로부터, 일시적으로 저장된(버퍼링된) 커맨드 및 어드레스 신호는 반도체 메모리 모듈 상의 차동 커맨드 및 어드레스 신호 라인(72)을 통해 반도체 메모리 모듈(10)의 좌측 및 우측 각각에 대한 반도체 메모리 칩(4, 4a)으로 전달된다.
본 발명에 따라 제안되고 공통 칩 패킹(11) 내에 클럭 신호 재생성 회로 및 레지스터 회로(13)를 수용하는 동작을 포함하는 솔루션은 공간이 반도체 메모리 모듈(10)상에서 절약되는 이점을 가지며, 이 공간 절약은 보다 많은 반도체 메모리 칩(4)이 반도체 메모리 모듈(10) 상에 배치된다는 점에서 매우 중요하다.
클럭 신호 재생성 회로(12) 및 레지스터 회로(13)를 공통의 칩 패킹(11) 내에 수용함으로써 클럭 신호 재생성 회로(12)의 온도는 동작 동안 반도체 메모리 칩(4, 4a)의 온도와 대략 동일한 값을 갖는 것으로 가정한다.
도 4와 관련하여 전술한 반도체 메모리 모듈의 것과 버스 구조의 비교에 의하면 본 발명에 따른 제 1 실시예의 반도체 메모리 모듈(10)은 클럭 신호 라인 및 CA 신호 라인에 대한 하이브리드-T 버스 구조를 구현한다는 것이 도시된다.
제 1 실시예에서, 클럭 신호 재생성 회로(12) 및 레지스터 회로(13)는 도 2에 따른 공통 칩 패킹(11) 내에, 즉 별도의 부분적인 칩(다이)으로서 서로에 인접하게 혹은 공간 절약 방식으로(도 2에 도시되지 않음) 별도의 부분적인 칩(다이)으로서 적층식으로 배치될 수 있다.
도 3은 본 발명에 따른 제 2 실시예의 반도체 메모리 모듈(100)의 개략적인 레이아웃을 도시한다. 이 제 2 실시예의 경우, 반도체 메모리 모듈(100) 상에 배치된 반도체 메모리 칩(4, 4a)은 ×2 데이터 구조(도시됨) 혹은 ×4 데이터 구조에 기반하여 DDR4-DIMM 모듈을 형성한다. 반도체 메모리 모듈(100) 상의 대략 중앙 위치에 배치된 공통 칩 패킹(111)은 도 1에 따른 제 1 실시예의 경우와 마찬가지로 클럭 신호 재생성 회로(12) 및 어드레스 및 커맨드 신호 레지스터 회로(13)를 수용하되, 각각의 회로는 차동 클럭 신호 입력 라인(61)을 통해 제공된 클럭 신호(Cl)를 1:2의 계수로 증가시키기 위한 것일 뿐만 아니라, CA 라인(71)을 통해 모듈(100)에 제공되는 커맨드 및 어드레스 신호(CA)를 일시적으로 저장/버퍼링하여 1:2의 계수만큼 증가시키기 위한 것이다. 도 3에 도시된 제 2 실시예의 반도체 메모리 모듈(100)에서, 차동 커맨드 및 어드레스 신호(CA)는 입력 CA 라인(71)을 통해 제공되며 차동 클럭 신호(Cl)는 플라이 바이 버스 구조 혹은 포인트 투 포인트 버스 구조에 의해 차동 클럭 신호 입력 라인(61)을 통해 제공되는데, 그 이유는 프라이 바이 버스 혹은 포인트 투 포인트(P2P) 버스는 DDR3 시스템에 후속하는 DDR 시스템의 높은 비트 레이트와 함께 사용가능한 유일한 버스 구조이기 때문이다. 도 3에 도시된 제 2 실시예의 반도체 메모리 모듈(100)에서, 클럭 신호(Cl)를 통한 CA 신호(CA)의 타이밍은 1N 타이밍에 의해 달성되지만, 이는 본 발명의 영역을 제한하지는 않는다.
도 3에 도시된 제 2 실시예에서, 공통 칩 패킹(111) 내에 수용되는 클럭 신호 조절 회로 및 커맨드 및 어드레스 신호 레지스터 회로는 각각 차동 클럭 신호 라인을 통해 공통 칩 패킹(111) 내의 클럭 신호 조절 회로에 의해 조절되는 클럭 신호(Cl)를 반도체 메모리 모듈(100)의 좌측 및 우측에 각각 배치된 반도체 메모리 칩(4, 4a)에 제공함으로써 CA 신호(CA) 및 클럭 신호(Cl)를 1:2의 계수만큼 증가시킨다. 일시적으로 저장된/버퍼링된 CA 신호에 대해 동일한 것이 적용된다.
일반적으로, 본 발명은 반도체 메모리 모듈 상에 공통 칩 패킹 내의 클럭 신호 재생성 회로 및 레지스터 회로를 배치하고 이 회로들을 커맨드 어드레스 신호(CA) 및 클럭 신호(Cl)를 제공하는 버스 신호 라인(61,71)에 접속하는 것을 제안하며, 이에 따라, 입력 클럭 신호(Cl)는 조절되고 입력 커맨드 및 어드레스 신호(CA)는 일시적으로 저장되어, 이러한 신호들은 1:X의 계수만큼 증가되고 조절된 클럭 신호(Cl) 및 일시적으로 저장된 커맨드 및 어드레스 신호(CA)는 반도체 메모리 모듈 상에 배치되는 X개의 반도체 메모리 칩 그룹에 제공된다. 단지 두개의 반도체 메모리 칩 그룹이 도 1 및 도 3의 예로서 도시된 반도체 메모리 모듈(10, 100)의 실시예에 제공되지만, 당업자라면 반도체 메모리 모듈 상에 두개 이상의 반도체 메모리 칩 그룹 혹은 DRAM 브랜치를 배치할 수 있다는 것을 바로 인식할 수 있는데, 이 모듈은 다음에 클럭 신호 조절 회로 및 커맨드 및 어드레스 신호 레지스터 회로에 의해 1:X의 계수만큼 증가되는 클럭 신호 및 커맨드 및 어드레스 신호에 의해 활성화될 수 있다. 이러한 것을 통해 메모리 제어기(도시안됨)로부터 오직 하나의 CA 사본을 갖는 완전한 DIMM을 제공할 수가 있다. CA 및 Cl 신호를 1:X의 계수만큼 증가시킴으로써, 수개의 DRAM 그룹은 수개의 CA 및 Cl 사본의 로컬 생성 수단에 의해 제공될 수 있다. CA 버스 신호 및 Cl 버스 신호의 두개의 사본이 제공되어야만 하는 도 5에 도시된 반도체 메모리 모듈의 특성이 되는 구성요소인 핀 컨택트(8)의 이중 핀 수의 결함은 도 1 내지 도 3과 연계하여 전술된 본 발명의 실시예에서 경감될 수 있다. 또한, 장래의 메모리 기술을 위해 필요한 높은 속도는 본 발명에 따라 제안된 바와 같이, CA 신호와 클럭 신호를 1:X의 계수로 증가시키기 위한 조합된 클럭 신호 조절 및 레지스터 회로(11, 111)를 사용하여 달성할 수 있다.
클럭 신호 조절 회로 및 레지스터 회로는 도 2에 도시된 바와 같이 별도의 부분적인 칩으로서 서로에 인접하게 배치될 수 있거나 별도의 부분적인 칩으로서 서로 적층되도록 배치될 수 있다. 본 발명에 의해 제안되는 대안의 방식은 클럭 신호 조절 회로 및 레지스터 회로의 두개의 기능이 공통의 칩(조합된 다이) 상에 집적된다는 것이다.
새로운 개선된 반도체 메모리 모듈의 바람직한 실시예가 기술되었지만 본 명세서에 기술된 개시 내용의 측면에서 당업자에게 다른 변형, 수정, 변경이 제안될 것이다. 따라서, 청구범위에서 규정되는 본 발명의 범주 내에서 모든 변경, 변형 및 수정이 있을 것이라는 것을 이해할 것이다. 본 명세서에서 특정의 용어들이 사용되고 있지만 이들은 일반적인 예시의 의미로서만 사용되며 제한의 목적으로는 사용되지 않는다.
본 발명은 고속 반도체 메모리 시스템에 적합한 반도체 메모리 모듈을 규정하여, 그에 따라 전술한 현재의 기술의 결점이 경감될 수 있으며, CA 및 Cl 신호가 공간 절약 방식 및 핀 컨택트 절약 방식으로 반도체 메모리 모듈 상에 배치된 반도체 메모리 칩에 제공되며, 동시에 CA 및 Cl 신호를 전송하는 데 요구되는 속도에 도달할 수가 있다. 또한, 본 발명은 상기 반도체 메모리 모듈과 정합하도록 설계된 클럭 신호 재생성 회로 및 레지스터 회로를 포함하는 반도체 회로를 규정할 수가 있다.

Claims (19)

  1. 반도체 메모리 모듈에 있어서,
    상기 반도체 메모리 모듈 상의 적어도 2인 미리 결정된 수 X 개의 칩 그룹으로 배치된 복수의 반도체 메모리 칩과,
    적어도 상기 반도체 메모리 칩에 조절된 입력 클럭 신호와 일시적으로 저장된 커맨드 및 어드레스 신호(commend and adress signal)를 공급하도록 동작가능한 복수의 버스 신호 라인과,
    상기 반도체 메모리 모듈 상에 상기 버스 신호 라인에 접속된 공통 칩 패킹으로 배치된 클럭 신호 재생성 회로 및 레지스터 회로를 포함하되,
    상기 클럭 신호 재생성 회로 및 상기 레지스터 회로는 각각 상기 입력 클럭 신호를 조절하고, 입력 커맨드 및 어드레스 신호를 일시적으로 저장하며, 상기 조절된 클럭 신호와 상기 일시적으로 저장된 커맨드 및 어드레스 신호를, 칩 그룹의 미리 결정된 수 X에 대응하는 계수 X개 만큼 각각 증가시키고(multiply), 상기 조절된 클럭 신호와 일시적으로 저장된 커맨드 및 어드레스 신호를 각각 상기 반도체 메모리 칩에 제공하는
    반도체 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 클럭 신호 재생성 회로는 위상 동기 루프(PLL) 회로를 포함하는 반도체 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 입력 클럭 신호 및 상기 클럭 신호 재생성 회로에 의해 조절된 클럭 신호는 각각 차동 클럭 신호 라인을 통해 제공되는 반도체 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 공통 칩 패킹 내에서 별도의 부분적인 칩으로서 배치되는 반도체 메모리 모듈.
  5. 제 1 항에 있어서,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 공통 칩 패킹 내에서 공통의 칩으로서 집적되는 반도체 메모리 모듈.
  6. 제 4 항에 있어서,
    상기 클럭 신호 재생성 회로에 의해 조절되는 클럭 신호는 상기 공통 칩 패킹 내의 레지스터 회로에 제공되는 반도체 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 공통 칩 패킹은 필수적으로 상기 반도체 메모리 모듈 상의 중앙 위치에 배치되는 반도체 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 일시적으로 저장된 커맨드 및 어드레스 신호의 버스 신호 라인은 하이브리드-T 버스 구조를 포함하는 반도체 메모리 모듈.
  9. 제 1 항에 있어서,
    상기 일시적으로 저장된 커맨드 및 어드레스 신호의 버스 신호 라인은 플라이 바이 버스 구조를 포함하는 반도체 메모리 모듈.
  10. 제 1 항에 있어서,
    상기 조절된 클럭 신호 재생성 회로 및 레지스터 회로는 상기 클럭 신호 및 커맨드 및 어드레스 신호를 계수 2 개 만큼 각각 증가시키는 반도체 메모리 모듈.
  11. 제 1 항에 있어서,
    상기 반도체 메모리 모듈은 RDIMM 모듈을 포함하는 반도체 메모리 모듈.
  12. 제 1 항에 있어서,
    상기 반도체 메모리 칩은 DDR-DRAM 반도체 메모리를 포함하는 반도체 메모리 모듈.
  13. 반도체 회로에 있어서,
    공통의 칩 패킹 내에 배치된 클럭 신호 재생성 회로 및 레지스터 회로를 포함하되,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 클럭 신호와 커맨드 및 어드레스 신호를 계수 X개 만큼 증가시켜서, 상기 클럭 신호 재생성 회로 및 상기 레지스터 회로가 상기 클럭 신호와 상기 커맨드 및 어드레스 신호의 X개의 사본을 각각 출력하도록 하며, 상기 계수 X는 적어도 2인
    반도체 회로.
  14. 제 13 항에 있어서,
    상기 클럭 신호 재생성 회로는 위상 동기 루프(PLL) 회로를 포함하는 반도체 회로.
  15. 제 14 항에 있어서,
    상기 클럭 신호 재생성 회로는 상기 클럭 신호를 차동 클럭 신호 라인 상에 차동 클럭 신호로서 공급하는 반도체 회로.
  16. 제 15 항에 있어서,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 공통 칩 패킹 내에서 별도의 부분적인 칩으로서 배치되는 반도체 회로.
  17. 제 15 항에 있어서,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 공통 칩 패킹 내의 공통 칩 상에 집적되는 반도체 회로.
  18. 제 16 항에 있어서,
    상기 클럭 신호 재생성 회로는 상기 공통 칩 패킹 내의 레지스터 회로에 상기 클럭 신호를 공급하는 반도체 회로.
  19. 제 13 항에 있어서,
    상기 클럭 신호 재생성 회로 및 레지스터 회로는 상기 클럭 신호 및 커맨드 및 어드레스 신호를 계수 2개 만큼 각각 증가시키는 반도체 회로.
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