DE102005055185A1 - Halbleiterspeichermodul - Google Patents

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Abstract

Die Erfindung betrifft ein Halbleiterspeichermodul, auf dem mehrere Halbleiterspeicherchips (4) und Bussignalleitungen (61, 71) angeordnet sind, die jeweils ein ankommendes Taktsignal (Cl) sowie ankommende Befehls- und Adresssignale (CA) wenigstens den Halbleiterspeicherchips (4) zuführen, wobei auf dem Halbleiterspeichermodul (10; 100) zusätzlich eine Taktsignalgenerierschaltung (12) und eine Registerschaltung (13) in einem gemeinsamen Chipgehäuse (11) angeordnet und mit den Bussignalleitungen (61, 71) verbunden sind, um das ankommende Taktsignal (Cl) aufzubereiten und die ankommenden Befehls- und Adresssignale (CA) zwischenzuspeichern und das aufbereitete Taktsignal (Cl) und die zwischengespeicherten Befehls- und Adresssignale (CA) im Verhältnis 1 : X vervielfacht den Halbleiterspeicherchips zuzuführen.

Description

  • Die Erfindung betrifft ein Halbleiterspeichermodul, auf dem mehrere Halbleiterspeicherchips und Bussignalleitungen angeordnet sind, die jeweils ein ankommendes Taktsignal sowie ankommende Befehls- und Adresssignale wenigstens den Halbleiterspeicherchips zuführen und eine Halbleiterschaltung, die eine Pufferregisterschaltung und eine Taktsignalregenerierschaltung aufweist.
  • In bisherigen Speichersystemen (DDR-1, DDR-2, DDR-3) war es möglich, den Befehls- und Adresssignale (CA) übertragenden Befehls/Adressbus eines DIMMs z.B. über einen Hybrid-T- oder Fly-By-Bus mit nur einer Ausführung (Kopie) des CA-Busses zu versorgen. Bei sich weiter steigernden Geschwindigkeiten und der hohen Parallelität am CA-Bus (z.B. bis zu 36 Speicherchips pro CA-Bus) ist es nicht mehr möglich, die Befehls- und Adresssignale auf herkömmlichem Weg zu übertragen.
  • Eine mögliche Lösung des oben erwähnten Problems besteht darin, zwei Kopien des CA-Busses zu verwenden. Dies erhöht aber die Pinzahl pro Speicherkanal (z.B. um 25 CA-Signale und die für die notwendige Abschirmung nötigen Pins). Durch die hohe Bitrate auf den Datenleitungen wird für Nachfolgetechnologien des DDR-3-Systems, wie z.B. DDR-4 eine differentielle Signalübertragung in Betracht gezogen. Die differentielle Signalübertragung bedeutet aber bereits eine deutliche Erhöhung der Pinzahl, welche technisch nur sehr schwer (oder mit hohen Kosten verbunden) bewältigt werden können. Dies betrifft die Pinzahl am Stecker des Halbleiterspeichermoduls, die am Speichercontroller und das Routing auf dem Motherboard.
  • Da bei den hohen Bitraten der Nachfolgetechnologien des DDR-Systems nur noch Fly-By-Busse oder Punkt zu Punkt (P2P)-Busse möglich sein werden, muss auch ein zur Synchronisation notwendiges Taktsignal mit den CA-Signalen ebenfalls differentiell übertragen werden.
  • Als eine beispielhafte Anordnung des Standes der Technik bei DDR-2-Systemen zeigt die beiliegende 4 schematisch eine Layoutansicht eines DDR-2-DIMM-Halbleiterspeichermoduls, dem die von einem externen CA-Bus kommenden CA-Signale CA und die zugeordneten Taktsignale Cl auf dem Halbleiterschaltungsmodul über eine Hybrid-T-Busstruktur übertragen werden (die die differentiellen Taktsignale Cl übertragenen Leitungen sind hier gestrichelt und die die differentiellen CA-Signale übertragenden Leitungen strichpunktiert eingezeichnet). Auf diesem DIMM-Halbleiterspeichermodul sind beispielhaft acht Daten D speichernde Halbleiterspeicherchips 4 und zusätzlich ein Fehlerkorrekturchip (D-E-CC) 4a und zusätzliche passive Bauelemente 5 angeordnet. Die Daten zu den einzelnen Speicherchips 4 und zu dem D-E-CC-Chip 4a werden jeweils acht Bit breit übertragen und belegen somit bei diesem Halbleiterspeichermodul 72 Steckerplätze bzw. Anschlusskontakte 8.
  • Die beiliegende 5 zeigt beispielhaft und schematisch ein mögliches Halbleiterspeichermodul für das DDR-4-System, bei dem zwei Kopien des CA-Busses gemäß der zuvor erwähnten theoretischen Lösung verwendet werden. Beispielhaft benötigen so für eine 2N-Zeitsteuerung die differentiell zugeführten CA-Signale CA einschließlich der Taktsignale Cl 25 × 2 (× 2) Steckerplätze bzw. Anschlusskontakte 8. Dazu kommen noch die für die Abschirmung benötigten Leitungen. Bei dem in 5 gezeigten Beispiel werden die Schreib- und Lesedaten jedem Speicherchip 4, 4a des auf der linken Seite des Halbleiterspeichermoduls liegenden Speicherkanals sowie des auf der rechten Seite des Halbleiterspeichermoduls liegenden Speicherkanals jeweils zwei Bit breit differentiell zugeführt, so dass sich ein X2 basiertes DDR-4 DIMM mit 2N Zeitsteuerung der CA-Signale ergibt. Abgesehen von der Erhöhung der Pinzahl, dürfte bei einem derartigen, mehrere Speicherkanäle oder Speicherbänke aufweisenden Halbleiterspeichermodul die breite Führung der in ihrer Anzahl verdoppelten CA- und Cl-Leitungen auf dem Halbleiterspeichermodul den Einbauplatz zum Einbau der passiven Bauelemente 5, wie z.B. von Entkopplungskondensatoren und auch den Platz zur Führung der Datensignalleitungen zu den Halbleiterspeicherchips zu sehr beschränken.
    •
  • Nach dem oben Gesagten ist es Aufgabe dieser Erfindung, ein für schnelle Halbleiterspeichersysteme geeignetes Halbleiterspeichermodul so anzugeben, dass die obigen Probleme des Standes der Technik vermieden werden können und eine Platz- und Steckerkontakte sparende Führung der CA- und Cl-Signale zu den auf dem Halbleiterspeichermodul angeordneten Halbleiterspeicherchips und gleichzeitig die notwendigen Geschwindigkeiten bei der Übertragung der CA- und Cl-Signale erreicht werden. Eine weitere Aufgabe der Erfindung besteht darin, eine für ein derartiges Halbleiterspeichermodul angepasste, eine Taktsignalregenerierschaltung und Registerschaltung aufweisende Halbleiterschaltung anzugeben.
  • Diese Aufgaben werden anspruchsgemäß gelöst.
  • Somit ist ein einem ersten erfindungsgemäßen Aspekt entsprechendes Halbleiterspeichermodul dadurch gekennzeichnet, dass auf dem Halbleiterspeichermodul zusätzlich eine Taktsignalgenerierschaltung und eine Registerschaltung in einem gemeinsamen Chipgehäuse angeordnet und mit den Bussignalleitungen verbunden sind, um das ankommende Taktsignal aufzubereiten und die ankommenden Befehls- und Adresssignale zwischenzuspeichern und das aufbereitete Taktsignal und die zwischengespeicherten Befehls- und Adresssignale den Halbleiterspeicherchips im Verhältnis 1 : X vervielfacht zuzuführen.
  • Durch den Einsatz einer derart in einem Chipgehäuse vereinten Taktsignalregenerierschaltung und Registerschaltung zur 1 : X Vervielfältigung von CA- und synchronisierenden Taktsignalen können die notwendigen Geschwindigkeiten für zukünftige Speichertechnologien erreicht werden und gleichzeitig Einbaufläche und Anschlusskontakte auf dem Halbleiterspeichermodul eingespart werden. Die erfindungsgemäß mit einer Taktsignalregenerierschaltung in einem gemeinsamen Chipgehäuse kombinierte Registerschaltung macht es möglich, mit einer CA-Kopie vom Speichercontroller ein komplettes Halbleiterspeichermodul (DIMM) zu versorgen. Durch die 1 : X Vervielfachung der CA-Signale können durch lokales Generieren in der kombinierten Taktsignalregenerier- und Registerschaltung mehrere CA-Kopien mehreren DRAM-Zweigen oder -Kanälen zur Verfügung gestellt werden (da bei den dem DDR-3 System folgenden schnelleren DDR-Speichersystemen durch die hohen Bitraten nur noch eine Fly-By-Bussstruktur oder eine Punkt-für-Punkt-Busstruktur möglich sein werden, muss auch ein zugehöriges zur Synchronisation notwendiges Taktsignal auf dem Halbleiterspeichermodul aufbereitet und mit den CA-Signalen mitgesendet werden.
  • Durch die erfindungsgemäß vorgeschlagene Kombination der Registerschaltung mit der Taktsignalregenerierschaltung in einem gemeinsamen Chipgehäuse wird außerdem die Betriebstemperatur der Taktsignalregenerierschaltung gesenkt, die für den Fall, dass die Taktsignalregenerierschaltung als ein einzelnes (von der Registerschaltung separates) Chipgehäuse vorgesehen ist, deutlich über der Temperatur der Speicherchips liegt und um so höher wäre, je mehr Lasten der PLL-Chips treiben muss. Somit wird durch die von der Erfindung vorgeschlagene Kombination der Taktsignalregenerierschaltung mit der Registerschaltung die von der Taktsignalregenerierschaltung erzeugte Wärme besser verteilt. Die erfindungsgemäße Kombination der Taktsignalregenerierschaltung mit der Registerschaltung in einem gemeinsamen Chipgehäuse lässt die Betriebstemperatur des gemeinsamen Chipgehäuses auf das Tem peraturniveau der Halbleiterspeicherchips fallen. Somit ist das erfindungsgemäße Halbleiterspeichermodul mit der zusammen mit der Registerschaltung in einem gemeinsamen Chipgehäuse untergebrachten Taktsignalregenerierschaltung besonders vorteilhaft bei hochdicht gepackten Halbleiterspeichermodulen, z.B. bei mit mehreren DDR-DRAM-Chips der dem DDR-3-System nachfolgenden DDR-Systeme bestückten DIMM-Halbleiterspeichermodule anwendbar, da bei derart dicht bestückten Halbleiterspeichermodulen die bei der Führung der CA-Signale eingesparte Modulfläche für die passiven und aktiven Komponenten verwendbar ist.
  • Bevorzugt weist die Taktsignalregenerierschaltung eine PLL-Schaltung auf. Wie schon erwähnt, wird bei den geplanten sehr schnellen Speichersystemen das Taktsignal und das von der Taktsignalregenerierschaltung aufbereitete Taktsignal jeweils über differentielle Taktsignalleitungen geführt.
  • Bei einer Ausführungsform des erfindungsgemäßen Halbleiterspeichermoduls sind die Taktsignalregenerierschaltung und die Registerschaltung als separate Teilchips (Dies) im gemeinsamen Gehäuse angeordnet. Diese Teilchips können im Chipgehäuse z.B. gestapelt sein.
  • Dadurch, dass das von der Taktsignalregenerierschaltung aufbereitete Taktsignal innerhalb des Chipgehäuses der Registerschaltung zugeführt wird, reduziert sich vorteilhafterweise der Platzbedarf für diese differentiellen Taktsignalleitungen auf dem Halbleiterspeichermodul.
  • Gemäß einer zweiten alternativen Ausführungsform sind bei dem erfindungsgemäßen Halbleiterspeichermodul die Taktsignalregenerierschaltung und die Registerschaltung auf einem gemeinsamen Chip (Die) im Gehäuse integriert. Diese zweite Ausführungsform hat den Vorteil einer verringerten Chipfläche der gemeinsamen Taktsignalregenerier- und Registerschaltung.
  • Bevorzugt ist das die Taktsignalregenerierschaltung und die Registerschaltung beinhaltende Chipgehäuse im Wesentlichen in zentraler Position auf dem Halbleiterschaltungsmodul angeordnet.
  • Bevorzugt jedoch nicht einschränkend können bei dem erfindungsgemäßen Halbleiterschaltungsmodul die Busleitungen der Befehls- und Adresssignale einschließlich der Signalleitungen für das mitübertragene Taktsignal eine Fly-By-Busstruktur bilden.
  • Bevorzugt sind die Register- und Taktsignalregenerierschaltung so gestaltet, dass sie jeweils das Taktsignal und die Befehls- und Adresssignale im Verhältnis 1 : 2 vervielfachen.
  • Das Halbleiterspeichermodul kann in einem Ausführungsbeispiel ein RDIMM-Modul sein und mit DDR-DRAM-Halbleiterspeicherchips bestückt sein.
  • Die obigen und weitere vorteilhafte Merkmale eines erfindungsgemäßen Halbleiterspeichermoduls sowie einer dafür geeigneten, eine Taktsignalregenerierschaltung und eine Registerschaltung beinhaltenden Halbleiterschaltung werden in der nachstehenden Beschreibung bezogen auf die beiliegende Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 eine schematische Layoutansicht einer ersten Ausführungsform eines erfindungsgemäßen Halbleiterspeichermoduls;
  • 2 eine schematische Draufsicht der Taktsignalregenerierschaltung und Registerschaltung in einem gemeinsamen Chipgehäuse gemäß einem ersten Ausführungsbeispiel;
  • 3 eine schematische Layoutansicht einer zweiten Ausführungsform eines erfindungsgemäßen Halbleiterspeichermoduls;
  • 4 eine schematische Layoutansicht des eingangs bereits beschriebenen Halbleiterspeichermoduls mit Hybrid-T-Busstruktur für die Taktsignal- und Befehls- und Adresssignalleitungen;
  • 5 eine schematische Layoutansicht des eingangs bereits beschriebenen Halbleiterspeichermoduls mit Fly-By-Busstruktur mit zwei Kopien des Taktsignal- und Befehls- und Adresssignalbusses.
  • Bei der in 1 schematisch dargestellten ersten Ausführungsform der Erfindung ist das Chipgehäuse 11, das die Taktsignalregenerierschaltung 12 zusammen mit der Registerschaltung 13 enthält, auf dem Halbleiterspeichermodul 10, im Beispiel einem RDIMM-Modul, das mit acht Daten D speichernden DDR-DRAM-Chips 4 und einem weiteren DDR-DRAM-Chip 4a zur Fehlerkorrektur (DE CC) bestückt ist, in etwa zentraler Position auf dem Halbleiterspeichermodul 10 angeordnet. Von außerhalb des Halbleiterspeichermoduls 10 führen 8-Bit breite Datenleitungszüge Schreib- und Lesedaten zu den DDR-DRAM-Chips 4 und 4a, differentielle Taktsignaleingangsleitungen 61 ein Taktsignal Cl und ein Leitungszug 71 mit einer bestimmten Bitbreite die Befehls- und Adresseingangssignale CA jeweils von Anschlusskontakten 8 zu dem gemeinsamen Chipgehäuse 11. Es ist ersichtlich (vgl. 2), dass die Taktsignalregenerierschaltung 12 und die Registerschaltung 13 für die Befehls- und Adresssignale eine 1 : 2 Vervielfachung der Taktsignale 61 und der CA-Signale 71 ausführen. Ausgehend von der Taktsignalregenerierschaltung 12, die z.B. eine PLL-Schaltung ist, führen differentielle Taktsignalleitungen 62 das aufbereitete Taktsignal zu allen Speicherchips 4, 4a, jeweils auf der linken und rechten Seite des Moduls 10. Außerdem führen im gemeinsamen Chipgehäuse 11 differentielle Taktsignalleitungen 63 das aufbereitete Taktsignal zur Registerschaltung 13 (vgl. 2). Von der Registerschaltung 13 laufen zwischengespeicherte (gepufferte) Befehls- und Adresssignale über differentielle Befehls- und Adresssignalleitungen 72 auf dem Halbleiterspeichermodul zu den Halbleiterspeicherchips 4, 4a jeweils auf der linken und rechten Seite des Halbleiterspeichermoduls 10.
  • Mit der erfindungsgemäß vorgeschlagenen Lösung, die Taktsignalregenerierschaltung zusammen mit der Registerschaltung 13 in einem gemeinsamen Chipgehäuse 11 unterzubringen, wird vorteilhafterweise Platz auf dem Halbleiterspeichermodul 10 gespart, was um so bedeutsamer ist, je mehr Halbleiterspeicherchips 4 auf dem Halbleiterspeichermodul 10 angeordnet sind.
  • Durch die Unterbringung der Taktsignalregenerierschaltung 12 zusammen mit der Registerschaltung 13 in einem gemeinsamen Chipgehäuse 11 wird die Temperatur der Taktsignalregenerierschaltung 12 im Betrieb etwa dasselbe Niveau annehmen wie die Temperatur der Halbleiterspeicherchips 4, 4a.
  • Ein Vergleich mit der Busstruktur mit der auf dem eingangs anhand der 4 bereits besprochenen Halbleiterspeichermodul wird deutlich, dass die erste Ausführungsform des erfindungsgemäßen Halbleiterspeichermoduls 10 ebenfalls eine Hybrid-T-Busstruktur für die Taktsignalleitungen und die CA-Signalleitungen verwirklicht.
  • Bei einem ersten Ausführungsbeispiel können die Taktsignalregenerierschaltung 12 und die Registerschaltung 13 im gemeinsamen Chipgehäuse 11 so wie es 2 zeigt, als getrennte Teilchips (Dies) nebeneinander oder platzsparend als getrennte Teilchips (Dies) übereinander gestapelt angeordnet sein (in 2 nicht gezeigt).
  • In der beiliegenden 3 ist eine zweite Ausführungsform eines erfindungsgemäßen Halbleiterspeichermoduls 100 in Form einer schematischen Layoutansicht dargestellt. Bei dieser zweiten Ausführungsform bilden die auf dem Halbleiterspeichermodul 100 angeordneten Halbleiterspeicherchips 4, 4a ein auf einer ×2 (wie dargestellt) oder einer ×4 (nicht gezeigt) Datenstruktur beruhendes DDR-4-DIMM-Modul. In einem gemeinsamen Chipgehäuse 111, das, wie bereits bei der ersten Ausführungsform gemäß 1 etwa in zentraler Position auf dem Halbleiterspeichermodul 100 angeordnet ist, sind eine Taktsignalregenerierschaltung 12 und eine Adress- und Befehlssignalregisterschaltung 13 jeweils zur 1 : 2 Vervielfachung eines über differentielle Taktsignaleingangsleitungen 61. zugeführten Taktsignals Cl sowie zur Zwischenspeicherung-Pufferung und 1 : 2 Vervielfachung von über CA-Leitungen 71 auf dem Modul 100 ankommenden Befehls- und Adresssignalen CA enthalten. In der in 3 dargestellten zweiten Ausführungsform des Halbleiterspeichermoduls 100 werden die differentiellen Befehls- und Adresssignale CA über die Eingangs-CA-Leitungen 71 und das differentielle Taktsignal Cl über die differentiellen Taktsignaleingangsleitungen 61 über eine Fly-By- oder Punkt-zu-Punkt-Busstruktur zugeführt, da bei den hohen Bitraten der dem DDR-3-System folgenden DDR-Systeme nur noch ein Fly-By-Bus oder ein Punkt-zu-Punkt-(P2P-)Bus möglich sind. Die Zeitsteuerung der CA-Signale CA durch die Taktsignale Cl erfolgt bei der in 3 dargestellten zweiten Ausführungsform des Halbleiterspeichermoduls 100 gemäß einer 1N-Zeitsteuerregel (1N timing), was jedoch für die vorliegende Erfindung nicht beschränkend sein soll.
  • Die im gemeinsamen Chipgehäuse 111 enthalte Taktsignalaufbereitung und die Befehls- und Adresssignalregisterschaltung führen bei der in 3 gezeigten zweiten Ausführungsform eine 1 : 2 Vervielfachung jeweils der CA-Signale CA und der Taktsignale Cl aus, in dem die von der Taktsignalaufbereitungsschaltung im gemeinsamen Chipgehäuse 111 aufbereiteten Taktsignale Cl über differentielle Taktsignalleitungen jeweils zu den auf der linken Seite und auf der rechten Seite des Halbleiterspeichermoduls 100 angeordneten Halbleiterspeicherchips 4, 4a geführt werden. Dasselbe gilt für die zwischengespeicherten/gepufferten CA-Signale.
  • Allgemein schlägt die Erfindung vor, auf dem Halbleiterspeichermodul eine Taktsignalregenerierschaltung und eine Registerschaltung in einem gemeinsamen Chipgehäuse anzuordnen und mit den die Befehls- und Adresssignale CA und das Taktsignal Cl zuführenden Bussignalleitungen 61, 71 so zu verbinden, dass das ankommende Taktsignal Cl aufbereitet und die ankommenden Befehls- und Adresssignale CA zwischengespeichert werden, um eine 1 : X Vervielfachung dieser Signale auszuführen und das aufbereitete Taktsignal Cl und die zwischengespeicherten Befehls- und Adresssignale CA auf dem Halbleiterspeichermodul angeordneten X Halbleiterspeicherchipgruppen zuzuführen. Obwohl bei den in den 1 und 3 dargestellten beiden Ausführungsformen des erfindungsgemäßen Halbleiterspeichermoduls 10 und 100 beispielhaft nur zwei Halbleiterspeicherchipgruppen vorgesehen sind, ist es dem Fachmann unmittelbar deutlich, dass auch mehr als zwei Halbleiterspeicherchipgruppen oder DRAM-Zweige auf dem Halbleiterspeichermodul angeordnet und durch die von der Taktsignalaufbereitungsschaltung und der Befehls- und Adresssignalregisterschaltung 1 : X vervielfachten Taktsignale und Befehls- und Adresssignale angesteuert werden können. Dadurch ist es möglich, mit nur einer CA-Kopie von einem (nicht gezeigten) Speichercontroller ein komplettes DIMM zu versorgen. Durch die 1 : X Vervielfachung der CA- und Cl-Signale können durch das lokale Generieren mehrerer CA- und Cl-Kopien mehrere DRAM-Gruppen versorgt werden. Die dem eingangs anhand der 5 beschriebenen Halbleiterspeichermodul, dem zwei Kopien der CA-Bussignale und der Cl-Bussignale zugeführt werden müssen, eigene nachteilige Verdopplung der Pinzahl der Anschlusskontakte 8 ist bei den Ausführungsformen der Erfin dung, wie sie zuvor anhand der 1 bis 3 beschrieben wurden, vermieden. Ferner können die für die zukünftigen Speichertechnologie notwendigen hohen Geschwindigkeiten durch den erfindungsgemäß vorgeschlagenen Einsatz einer kombinierten Taktsignalaufbereitungs- und Registerschaltung 11; 111 zur 1 : X Vervielfältigung von CA-Signalen und Taktsignalen erreicht werden.
  • Die Taktsignalaufbereitungsschaltung und die Registerschaltung können im gemeinsamen Chipgehäuse 11 (1) bzw. 111 (3) entweder so wie in 2 dargestellt nebeneinander als getrennte Teilchips oder auch übereinander gestapelt als getrennte Teilchips angeordnet sein. Alternativ schlägt die Erfindung vor, die beiden Funktionalitäten der Taktsignalaufbereitungsschaltung und der Registerschaltung auf einem gemeinsamen Chip (combined die) zu integrieren.
    •
    • 4, 4a
    Halbleiterspeicherchips
    5
    passive Bauelemente
    8
    Anschlusskontakte
    10, 100
    Halbleiterspeichermodul
    11, 111
    gemeinsames Chipgehäuse
    12
    Taktsignalregenerierschaltung
    13
    Registerschaltung
    61, 62, 63
    differentielle Taktsignalleitungen
    71, 72,
    Befehls- und Adresssignalleitungen
    CA
    Befehls- und Adresssignale
    Cl
    Taktsignal
    D
    Datenspeicherchips
    DE_C_C
    Fehlerkorrekturdatenspeicher

Claims (19)

  1. Halbleiterspeichermodul, auf dem mehrere Halbleiterspeicherchips (4) und Bussignalleitungen (61, 71) angeordnet sind, die jeweils ein ankommendes Taktsignal (Cl) sowie ankommende Befehls- und Adresssignale (CA) wenigstens den Halbleiterspeicherchips (4) zuführen, dadurch gekennzeichnet, dass auf dem Halbleiterspeichermodul (10; 100) zusätzlich eine Taktsignalgenerierschaltung (12) und eine Registerschaltung (13) in einem gemeinsamen Chipgehäuse (11) angeordnet und mit den Bussignalleitungen (61, 71) verbunden sind, um das ankommende Taktsignal (Cl) aufzubereiten und die ankommenden Befehls- und Adresssignale (CA) zwischenzuspeichern und das aufbereitete Taktsignal (Cl) und die zwischengespeicherten Befehls- und Adresssignale (CA) im Verhältnis 1 : Xvervielfacht den Halbleiterspeicherchips zuzuführen.
  2. Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung (12) eine PLL-Schaltung aufweist.
  3. Halbleiterspeichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Taktsignal (Cl) und das von der Taktsignalregenerierschaltung (12) aufbereitete Taktsignal (62, 63) jeweils über differentielle Taktsignalleitungen geführt ist.
  4. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung (12) und die Registerschaltung (13) als separate Teilchips im gemeinsamen Chipgehäuse (11) angeordnet sind.
  5. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung und die Registerschaltung auf einem gemeinsamen Chip im Gehäuse (111) integriert sind.
  6. Halbleiterspeichermodul nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das von der Taktsignalregenerierschaltung aufbereitete Taktsignal innerhalb des Chipgehäuses (11; 111) auch der Registerschaltung anliegt.
  7. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Chipgehäuse (11; 111) mit der Taktsignalregenerierschaltung (12) und der Registerschaltung (13) in im Wesentli chen zentraler Position auf dem Halbleiterschaltungsmodul (10; 100) angeordnet ist.
  8. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Bussignalleitungen (71) der Befehls- und Adresssignale (CA) eine Hybrid-T-Busstruktur bilden.
  9. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Bussignalleitungen der Befehls- und Adresssignale (CA) eine Fly-By-Busstruktur bilden.
  10. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung und die Registerschaltung jeweils das Taktsignal (Cl) und die Befehls- und Adresssignale (CA) gemäß dem Verhältnis 1 : 2 vervielfachen.
  11. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass es ein RDIMM-Modul ist.
  12. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterspeicherchips (4) DDR-DRAM-Halbleiterspeicher aufweisen.
  13. Halbleiterschaltung eingerichtet für ein Halbleiterspeichermodul nach einem der Ansprüche 1 bis 12, die eine Taktsignalregenerierschaltung und eine Registerschaltung aufweist, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung (12) und die Registerschaltung (13) in einem gemeinsamen Chipgehäuse (11) angeordnet sind und jeweils das Taktsignal (Cl) und die Befehls- und Adresssignale (CA) im Verhältnis 1 : X vervielfachen.
  14. Halbleiterschaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung (12) eine PLL-Schaltung aufweist.
  15. Halbleiterschaltung nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass das an der Halbleiterschaltung ankommende Taktsignal (Cl) und das von der Taktsignalregenerierschaltung (12) aufbereitete Taktsignal jeweils differentielle Taktsignale sind, die über differentielle Taktsignalleitungen (61, 62, 63) geführt sind.
  16. Halbleiterschaltung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung (12) und die Registerschaltung (13) als separate Teilchips in dem gemeinsamen Chipgehäuse (11) angeordnet sind.
  17. Halbleiterschaltung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung und die Registerschaltung auf einem gemeinsamen Chip im Gehäuse (111) integriert sind.
  18. Halbleiterschaltung nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass das von der Taktsignalregenerierschaltung (12) aufberei- tete Taktsignal (Cl) innerhalb des Chipgehäuses (11; 111) auch der Registerschaltung (13) anliegt.
  19. Halbleiterschaltung nach einem der Ansprüche 13 bis 18, dadurch gekennzeichnet, dass die Taktsignalregenerierschaltung und die Registerschaltung jeweils das Taktsignal (Cl) und die Befehls- und Adresssignale (CA) im Verhältnis 1 : 2 vervielfachen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007062932A1 (de) * 2007-12-28 2009-07-09 Qimonda Ag Halbleiterspeichermodul

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
DE112006002300B4 (de) 2005-09-02 2013-12-19 Google, Inc. Vorrichtung zum Stapeln von DRAMs
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US10236032B2 (en) * 2008-09-18 2019-03-19 Novachips Canada Inc. Mass data storage system with non-volatile memory modules
EP2441007A1 (de) 2009-06-09 2012-04-18 Google, Inc. Programmierung von dimm-abschlusswiderstandswerten
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US9412423B2 (en) 2012-03-15 2016-08-09 Samsung Electronics Co., Ltd. Memory modules including plural memory devices arranged in rows and module resistor units
KR102107147B1 (ko) 2013-02-01 2020-05-26 삼성전자주식회사 패키지 온 패키지 장치
KR20160046391A (ko) * 2014-10-20 2016-04-29 삼성전자주식회사 하이브리드 딤 스트럭쳐 및 하이브리드 딤 스트럭쳐의 구동 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6877079B2 (en) 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
JP2003059297A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いた半導体モジュール
JP3838939B2 (ja) 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6930904B2 (en) 2002-11-22 2005-08-16 Sun Microsystems, Inc. Circuit topology for high-speed memory access
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007062932A1 (de) * 2007-12-28 2009-07-09 Qimonda Ag Halbleiterspeichermodul
DE102007062932B4 (de) * 2007-12-28 2009-09-10 Qimonda Ag Halbleiterspeichermodul

Also Published As

Publication number Publication date
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KR20060063698A (ko) 2006-06-12
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US7334150B2 (en) 2008-02-19
KR100814176B1 (ko) 2008-03-14

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