JP2010178838A - メモリモジュール及び遊技機 - Google Patents

Abstract

【課題】複数の制御ＣＰＵに利用され、より低コストで実装が可能なメモリモジュール及びこれを備える遊技機を提供する。
【解決手段】メモリモジュールは、第１のチップセレクト信号入力端子と、第２のチップセレクト信号入力端子と、第１の入出力端子と、第２の入出力端子とを備える。第１のチップセレクト信号入力端子には、第１の制御ＣＰＵから第１のメモリへのチップセレクト信号が入力される。第２のチップセレクト信号入力端子には、第２の制御ＣＰＵから第２のメモリへのチップセレクト信号が入力される。第１の入出力端子は、複数の端子から構成され、第１の制御ＣＰＵから第１のメモリへのアドレス指定、及び、第１のメモリから第１の制御ＣＰＵへのデータ出力を行う。第２の入出力端子は、複数の端子から構成され、第２の制御ＣＰＵから第２のメモリへのアドレス指定、及び、第２のメモリから第２の制御ＣＰＵへのデータ出力を行う。
【選択図】図５

Description

本発明は、メモリモジュール及び遊技機に関し、より特定的には、複数の制御ＣＰＵで利用されるメモリモジュール及びこれを備える遊技機に関する。

近年、遊技機の一種であるパチンコ機は、抽選経過及び抽選結果を液晶表示部及びスピーカを用いて視覚的及び聴覚的演出を行うことにより、視覚的刺激及び聴覚的刺激の両面から遊技者の期待感を高めている。このようなパチンコ機は、一般的に、視覚的演出を行うための表示制御手段及び聴覚的演出を行うための音声制御手段を備えている。例えば、特許文献１に記載の遊技機では、液晶表示画面の表示を制御するための表示制御手段、電飾ランプを制御するためのランプ制御手段、及び、種々の音声の出力を制御するための音声制御手段を備えている。特許文献１に記載の遊技機では、各制御手段において、制御ＣＰＵ、ＲＯＭやＲＡＭを有しており、表示制御手段のＲＯＭには液晶画面に表示するための画像データ、音声制御手段のＲＯＭには音声データが記憶されている。そして、各制御手段は、このようなＲＯＭに記憶された各種データを用いて視覚的及び聴覚的演出を行っている。

特開２００４−２５４９１４号公報

上記のように、近年のパチンコ機においては、各種演出の制御をそれぞれ異なる制御ＣＰＵにより行っており、各制御ＣＰＵからアクセスされるＲＯＭにそれぞれのデータが格納されている。しかしながら、各ＲＯＭを基板上に実装する場合、実装するための部品やスペース、工数等が必要となり、コスト増の要因となっている。

それ故、本発明の目的は、複数の制御ＣＰＵに利用され、より低コストで実装が可能なメモリモジュール及びこれを備える遊技機を提供することを目的とする。

本発明は、上記の課題を解決するために、以下の構成を採用した。なお、括弧内の参照符号及び補足説明等は、本発明の理解のために後述する実施形態との対応関係の一例を示したものであり、本発明を何ら限定するものではない。

第１の発明は、モジュール基板（７０１）と、該モジュール基板に搭載された第１のメモリ（ＲＯＭ７０２）及び第２のメモリ（ＲＯＭ７０３）を含み、複数の制御ＣＰＵに接続されるメモリモジュールである。メモリモジュールは、第１のチップセレクト信号入力端子（７２２）と、第２のチップセレクト信号入力端子（７３２）と、第１の入出力端子（７２１）と、第２の入出力端子（７３１）とを備える。第１のチップセレクト信号入力端子には、第１の制御ＣＰＵから第１のメモリへのチップセレクト信号が入力される。第２のチップセレクト信号入力端子には、第２の制御ＣＰＵから第２のメモリへのチップセレクト信号が入力される。第１の入出力端子は、複数の端子から構成され、第１の制御ＣＰＵから第１のメモリへのアドレス指定、及び、第１のメモリから第１の制御ＣＰＵへのデータ出力を行う。第２の入出力端子は、複数の端子から構成され、第２の制御ＣＰＵから第２のメモリへのアドレス指定、及び、第２のメモリから第２の制御ＣＰＵへのデータ出力を行う。

第１の発明によれば、複数の制御ＣＰＵから利用される複数のメモリを実装したメモリモジュールを提供することができる。すなわち、メモリモジュールに含まれる複数のメモリは、それぞれ異なる制御ＣＰＵからのチップセレクト信号を受信する。これにより、複数のメモリは、それぞれ異なる制御ＣＰＵからアクセスされることができる。従って、それぞれ異なる制御ＣＰＵからアクセスされる複数のメモリを１つのモジュール上に実装することができ、各メモリを個別に基板上に実装する場合に比べて、部品や工数等を削減することができる。

第２の発明では、メモリモジュールは、第１の制御ＣＰＵからのチップセレクト信号が入力される第３のメモリ（ＲＯＭ７０５）をさらに含んでもよい。

第２の発明によれば、メモリモジュールに搭載された複数のメモリをグループ化することにより、第１の制御ＣＰＵからアクセスされるメモリの容量を拡張することができる。

第３の発明では、上記メモリモジュールを備えた遊技機（１）である。遊技機は、上記複数の制御ＣＰＵとして、遊技における抽選を制御する主制御ＣＰＵと、該主制御ＣＰＵからの制御信号に基づいて行われる遊技動作を制御する複数のサブ制御ＣＰＵとを備える。

第３の発明によれば、複数の制御ＣＰＵで利用されるメモリモジュールを備えた遊技機を提供することができる。これにより、遊技機のコスト低減を実現することができる。

本発明によれば、複数の制御ＣＰＵから利用される複数のメモリを実装したメモリモジュールを提供することができる。すなわち、メモリモジュールに含まれる複数のメモリが、それぞれ異なる制御ＣＰＵからのチップセレクト信号を受信することにより、複数のメモリは、それぞれ異なる制御ＣＰＵからアクセスされることができる。

本発明の一実施形態に係る遊技機１の一例を示す概略正面図 遊技機１に配設された表示器３の一例を示す説明図 遊技者からの操作を受け付ける演出ボタン５７および演出キー５８を示す部分平面図 遊技機１に設けられた制御装置の構成の一例を示すブロック図 複数の制御ＣＰＵに接続されるＲＯＭモジュールについて説明するための説明図 ＲＯＭモジュール７００上に実装された複数のＲＯＭを１つのＣＰＵで利用し、他のＲＯＭを別のＣＰＵで利用する場合の例を示した図 ＣＰＵ４０１とＲＯＭ７０２及びＲＯＭ７０５との接続形態の一例を示した図 ＣＰＵ４０１とＲＯＭ７０２及びＲＯＭ７０５との接続形態の他の例を示した図 図７に示される接続形態をＲＯＭモジュール内に実装した例を示す図

（遊技機の説明）
以下、図面を参照して本発明の実施形態について説明する。まず、図１〜図４を参照して、本発明の一実施形態に係る遊技機について説明する。図１は、本発明の一実施形態に係る遊技機１の一例を示す概略正面図である。

図１において、遊技機１は、例えば遊技者の指示操作により打ち出された遊技球が入賞すると賞球を払い出すように構成されたパチンコ遊技機である。この遊技機１は、遊技球が打ち出される遊技盤２と、遊技盤２を囲む枠部材５とを備えている。

遊技盤２は、その前面に、遊技球により遊技を行うための遊技領域２０が形成されている。遊技領域２０には、後述する発射装置２１１（図４参照）から発射された遊技球が遊技盤２の主面に沿って上昇して遊技領域２０の上部位置へ向かう通路を形成するレール部材（図示せず）と、上昇した遊技球を遊技領域２０の右側に案内する案内部材（図示せず）とを備えている。

また、遊技盤２には、遊技者により視認され易い位置に、各種演出のための画像を表示する画像表示部２１が配設されている。画像表示部２１は、遊技者によるゲームの進行に応じて、例えば、装飾図柄を表示することによって図柄抽選結果（図柄変動結果）を遊技者に報知したり、キャラクタの登場やアイテムの出現による予告演出を表示したりする。なお、画像表示部２１は、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：電界発光）表示装置、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：発光ダイオード）ドット表示装置、および７セグメントディスプレイ（以下、７セグ表示装置と記載する）等によって構成されるが、他の任意の表示装置を利用してもよい。さらに、遊技盤２の前面には、各種の演出に用いられる可動役物２２および盤ランプ２３が設けられている。可動役物２２は、遊技盤２に対して可動に構成され、遊技者によるゲームの進行に応じて所定の動作で移動させることによって各種の演出を行う。また、盤ランプ２３は、遊技者によるゲームの進行に応じて発光することによって光による各種の演出を行う。

遊技領域２０には、遊技球が下方へ落下する方向を変化させる遊技くぎおよび風車（共に、図示せず）等が配設されている。また、遊技領域２０には、入賞や抽選に関する種々の役物が所定の位置に配設されている。なお、図１においては、入賞や抽選に関する種々の役物の一例として、始動口２５、ゲート２７、大入賞口２８、および普通入賞口２９が遊技盤２に配設されている。さらに、遊技領域２０には、遊技領域２０に打ち出された遊技球のうち入賞口に入賞しなかった遊技球を、遊技領域２０の外に排出する排出口２４が配設されている。

始動口２５は、遊技球が入ると入賞して特別図柄抽選（大当たり抽選）が始動する。始動口２５は、予め定められた特別電動役物（大入賞口２８）および／または予め定められた特別図柄表示器（例えば、後述する特別図柄表示器３１）を作動させることとなる、遊技球の入賞に係る入賞口である。ゲート２７は、遊技球が通過すると普通図柄抽選（開閉抽選）が始動する。

始動口２５は、普通電動役物の一例として、遊技球の入口近傍に電動チューリップ２６を備えている。電動チューリップ２６は、チューリップの花を模した一対の羽根部を有しており、後述する電動チューリップ開閉部１１２（例えば、電動ソレノイド）の駆動によって当該一対の羽根部が左右に開閉し、開閉動作と共に点灯または点滅する。電動チューリップ２６は、一対の羽根部が閉じていると、始動口２５の入口へ案内される開口幅が相対的に狭いため、遊技球が始動口２５へ入り難い。一方、電動チューリップ２６は、一対の羽根部が左右に開くと、始動口２５の入口へ案内される開口幅が拡大するため、遊技球が始動口２５へ入り易くなるように構成されている。そして、電動チューリップ２６は、ゲート２７を遊技球が通過することによって普通図柄抽選に当選すると、点灯または点滅しながら一対の羽根部が規定時間（例えば、６秒間）開き、規定回数（例えば、３回）だけ開閉する。

大入賞口２８は、始動口２５の下方に位置し、特別図柄抽選の結果に応じて開放する。大入賞口２８は、通常は閉状態であり遊技球が入ることがない状態となっているが、特別図柄抽選の結果に応じて遊技盤２の主面から突出傾斜して開状態となって遊技球が入り易い状態となる。例えば、大入賞口２８は、所定条件（例えば、３０秒経過または遊技球１０個の入賞や開放累積時間が１．８秒以内）を満たすまで開状態が維持されるラウンドを、所定回数（例えば、１５回または２回）だけ繰り返す。また、普通入賞口２９は、遊技球が入賞しても抽選が始動しない。

また、遊技盤２の所定位置（例えば、右下）に、上述した特別図柄抽選や普通図柄抽選の結果や保留数に関する表示を行う表示器３が配設されている。図２は、遊技機１に配設された表示器３の一例を示す説明図である。図２に示されるように、表示器３は、特別図柄表示器３１、特別図柄保留表示器３２、普通図柄表示器３３、普通図柄保留表示器３４、および遊技状態表示器３５を備えている。

特別図柄表示器３１は、始動口２５に遊技球が入賞することに対応して表示図柄が変動し、その抽選結果を表示する。普通図柄表示器３３は、ゲート２７を遊技球が通過することに対応して表示図柄が変動し、その抽選結果を表示する。特別図柄保留表示器３２は、特別図柄抽選を保留している回数を表示する。普通図柄保留表示器３４は、普通図柄抽選を保留している回数を表示する。遊技状態表示器３５は、遊技機１の電源投入時点における遊技状態を表示する。遊技機１には複数の遊技状態（例えば、通常遊技状態、確変遊技状態、時短遊技状態、潜伏遊技状態）が設定されている。

図１に戻り、遊技機１の前面となる枠部材５には、ハンドル５１、レバー５２、停止ボタン５３、スピーカ５５、枠ランプ５６、演出ボタン５７、演出キー５８等が設けられている。

遊技者がハンドル５１に触れてレバー５２を時計方向に回転させる操作を行うと、その操作角度に応じた打球力にて所定の時間間隔（例えば、１分間に１００個）で、発射装置２１１（図５参照）が遊技球を電動発射する。

停止ボタン５３は、ハンドル５１の下部側面に設けられ、ハンドル５１に遊技者が触れてレバー５２を時計方向に回転させている状態であっても、遊技者に押下されることによって遊技球の発射を一時的に停止させる。

スピーカ５５および枠ランプ５６は、それぞれ遊技機１の遊技状態や状況を告知したり各種の演出を行ったりする。スピーカ５５は、楽曲や音声、効果音による各種の演出を行う。また、枠ランプ５６は、点灯／点滅によるパターンや発光色の違い等によって光による各種の演出を行う。なお、枠ランプ５６は、光の照射方向を変更可能にして、当該照射方向を変えることによる演出を行ってもかまわない。

図３は、遊技者からの操作を受け付ける演出ボタン５７および演出キー５８を示す部分平面図である。演出ボタン５７および演出キー５８は、それぞれ遊技者が演出に対する入力を行うために設けられている。演出キー５８は、中央キーと略十字に配列された複数のキーとを有する。演出ボタン５７および演出キー５８は、それぞれ遊技者に押下されることによって所定の演出が行われる。例えば、遊技者は、演出キー５８の４つの周囲キー及び中央キーを操作することにより、画像表示部２１に表示されている複数の画像のいずれかを選ぶことが可能である。

次に、図４を参照して、遊技機１での動作制御や信号処理を行う制御装置について説明する。図４は、遊技機１に設けられた制御装置の構成の一例を示すブロック図である。

図４に示されるように、遊技機１の制御装置は、メイン制御部１００、発射制御部２００、払出制御部３００、演出制御部４００、画像音響制御部５００、およびランプ制御部６００を備えている。

メイン制御部１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；中央処理装置）１０１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１０２、およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０３を備えている。ＣＰＵ１０１は、内部抽選および当選の判定等の払い出し賞球数に関連する各種制御を行う際の演算処理を行う。ＲＯＭ１０２は、ＣＰＵ１０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ１０３は、ＣＰＵ１０１の作業用メモリ等として用いられる。以下、メイン制御部１００の主な機能について説明する。

メイン制御部１００は、始動口２５に遊技球が入賞すると特別図柄抽選を行い、特別図柄抽選での当選か否かを示す判定結果データを演出制御部４００に送る。また、メイン制御部１００は、特別図柄抽選に応じて決定した当選確率の変動設定（例えば３００分の１から３０分の１への変動設定）および特別図柄変動時間の短縮設定を示すデータや、普通図柄抽選に応じて決定した普通図柄変動時間の短縮設定を示すデータを、演出制御部４００に送る。また、詳述はしないが、メイン制御部１００は、電動チューリップ２６の開閉制御、特別図柄抽選の結果に応じた大入賞口２８の開閉制御、遊技球が入賞した場所（始動口２５、大入賞口２８、および普通入賞口２９）に応じた払出制御部３００対する指示、遊技球の発射に関する発射制御部２００の制御等を行う。

上述した機能を実現するために、メイン制御部１００には、始動口スイッチ１１１、電動チューリップ開閉部１１２、ゲートスイッチ１１３、大入賞口スイッチ１１４、大入賞口開閉部１１５、普通入賞口スイッチ１１６、特別図柄表示器３１、特別図柄保留表示器３２、普通図柄表示器３３、および普通図柄保留表示器３４が接続されている。

始動口スイッチ１１１は、始動口２５へ遊技球が入賞したことを検出して、その検出信号をメイン制御部１００へ送る。電動チューリップ開閉部１１２は、メイン制御部１００から送られる制御信号に応じて、電動チューリップ２６の一対の羽根部を開閉する。ゲートスイッチ１１３は、ゲート２７を遊技球が通過したことを検出して、その検出信号をメイン制御部１００へ送る。大入賞口スイッチ１１４は、大入賞口２８へ遊技球が入賞したことを検出して、その検出信号をメイン制御部１００へ送る。大入賞口開閉部１１５は、メイン制御部１００から送られる制御信号に応じて、大入賞口２８を開閉する。普通入賞口スイッチ１１６は、普通入賞口２９へ遊技球が入賞したことを検出して、その検出信号をメイン制御部１００へ送る。

また、メイン制御部１００は、始動口２５への遊技球の入賞により始動した特別図柄抽選の結果を、特別図柄表示器３１に表示する。メイン制御部１００は、始動口２５への遊技球の入賞に応じて抽選を保留にしている保留回数を、特別図柄保留表示器３２に表示する。メイン制御部１００は、ゲート２７への遊技球の通過により始動した普通図柄抽選の結果を、普通図柄表示器３３に表示する。そして、メイン制御部１００は、ゲート２７への遊技球の通過に応じて抽選を保留にしている保留回数を、普通図柄保留表示器３４に表示する。

発射制御部２００は、ＣＰＵ２０１、ＲＯＭ２０２、およびＲＡＭ２０３を備えている。ＣＰＵ２０１は、発射装置２１１に関連する各種制御を行う際の演算処理を行う。ＲＯＭ２０２は、ＣＰＵ２０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ２０３は、ＣＰＵ２０１の作業用メモリ等として用いられる。

レバー５２は、その位置が中立位置にある場合、信号を出力せずに発射停止状態となる。そして、レバー５２は、時計方向に回転操作されると、その回転角度に応じた信号を打球発射指令信号として発射制御部２００に出力する。発射制御部２００は、打球発射指令信号に基づいて、発射装置２１１の発射動作を制御する。

払出制御部３００は、ＣＰＵ３０１、ＲＯＭ３０２、およびＲＡＭ３０３を備えている。ＣＰＵ３０１は、払出球の払い出しを制御する際の演算処理を行う。ＲＯＭ３０２は、ＣＰＵ３０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ３０３は、ＣＰＵ３０１の作業用メモリ等として用いられる。そして、払出制御部３００は、メイン制御部１００から送られたコマンドに基づいて、払出球の払い出しを制御する。

具体的には、払出制御部３００は、メイン制御部１００から、遊技球が入賞した場所に応じた所定数の賞球を払い出すコマンドを取得する。そして、コマンドに指定された数だけの賞球を払い出すように払出駆動部３１１を制御する。ここで、払出駆動部３１１は、遊技球の貯留部（球タンク）から遊技球を送り出す駆動モータ等で構成される。

演出制御部４００は、ＣＰＵ４０１、ＲＯＭ４０２、ＲＡＭ４０３、およびＲＴＣ（リアルタイムクロック）４０４を備えている。ＣＰＵ４０１は、演出を制御する際の演算処理を行う。ＲＯＭ４０２は、ＣＰＵ４０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ４０３は、ＣＰＵ４０１の作業用メモリ等として用いられる。ＲＴＣ４０４は、現時点の日時を計測する。なお、詳細は後述するが、ＲＯＭ４０２は、物理的には１つのＲＯＭモジュール７００（図５参照）上に実装され、後述する画像音響制御部５００のＲＯＭ５０２及びランプ制御部６００のＲＯＭ６０２と同一のＲＯＭモジュール７００上に実装されている。

演出制御部４００は、メイン制御部１００から送られる特別図柄抽選結果等を示すデータに基づいて、演出内容を設定する。その際、演出制御部４００は、遊技者によって演出ボタン５７または演出キー５８が押下操作された場合、当該操作入力に応じて演出内容を設定する場合もある。また、演出制御部４００は、遊技機１に対する遊技が所定期間以上中断された場合、演出の１つとして客待ち用の演出を設定する。さらに、メイン制御部１００が、特別図柄抽選時の当選確率を変動させたことを示すデータを出力した場合、特別図柄抽選時の特別図柄変動時間を短縮させたことを示すデータを出力した場合、および普通図柄抽選時の普通図柄変動時間を短縮させたことを示すデータを出力した場合、演出制御部４００は、それぞれ出力されたデータが示す内容に対応させて、演出内容を設定する。そして、演出制御部４００は、設定した演出内容の実行を指示するコマンドを画像音響制御部５００およびランプ制御部６００にそれぞれ送る。

画像音響制御部５００は、ＣＰＵ５０１、ＲＯＭ５０２、およびＲＡＭ５０３を備えている。ＣＰＵ５０１は、演出内容を表現する画像および音響を制御する際の演算処理を行う。ＲＯＭ５０２は、ＣＰＵ５０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ５０３は、ＣＰＵ５０１の作業用メモリ等として用いられる。なお、詳細は後述するが、ＲＯＭ５０２は、ＲＯＭ４０２と同様、物理的にはＲＯＭモジュール７００上に実装されている。

画像音響制御部５００は、演出制御部４００から送られたコマンドに基づいて、画像表示部２１に表示する画像およびスピーカ５５から出力する音響を制御する。具体的には、画像音響制御部５００のＲＯＭ５０２には、画像表示部２１において遊技中に表示する図柄画像や背景画像、遊技者に抽選結果を報知するための装飾図柄、遊技者に予告演出を表示するためのキャラクタやアイテム等といった画像データが記憶されている。また、画像音響制御部５００のＲＯＭ５０２には、画像表示部２１に表示される画像と同期させて、または表示される画像とは独立に、スピーカ５５から出力させる楽曲や音声、さらにはジングル等の効果音等の各種音響データが記憶されている。画像音響制御部５００のＣＰＵ５０１は、ＲＯＭ５０２に記憶された画像データや音響データの中から、演出制御部４００から送られたコマンドに対応したものを選択して読み出す。そして、ＣＰＵ５０１は、読み出した画像データを用いて、背景画像表示、図柄画像表示、図柄画像変動、およびキャラクタ／アイテム表示等のための画像処理を行う。また、ＣＰＵ５０１は、読み出した音響データを用いて音声処理を行う。そして、ＣＰＵ５０１は、画像処理された画像データが示す画像を画像表示部２１に表示する。また、ＣＰＵ５０１は、音声処理された音響データが示す音響をスピーカ５５から出力する。

ランプ制御部６００は、ＣＰＵ６０１、ＲＯＭ６０２、およびＲＡＭ６０３を備えている。ＣＰＵ６０１は、盤ランプ２３や枠ランプ５６の発光、および可動役物２２の動作を制御する際の演算処理を行う。ＲＯＭ６０２は、ＣＰＵ６０１にて実行されるプログラムや各種データ等が記憶され、ＲＡＭ６０３は、ＣＰＵ６０１の作業用メモリ等として用いられる。なお、詳細は後述するが、ＲＯＭ６０２は、ＲＯＭ４０２及びＲＯＭ５０２と同様、物理的にはＲＯＭモジュール７００上に実装されている。

ランプ制御部６００は、演出制御部４００から送られたコマンドに基づいて、盤ランプ２３や枠ランプ５６の点灯／点滅や発光色等を制御する。また、ランプ制御部６００は、演出制御部４００から送られたコマンドに基づいて、可動役物２２の動作を制御する。

（ＲＯＭモジュールに関する説明）
次に、図５から図９を参照して、遊技機１における各制御装置によって利用されるＲＯＭモジュールついて、説明する。図５は、複数の制御ＣＰＵに接続されるＲＯＭモジュールについて説明するための説明図である。図５では、ＲＯＭモジュールの一例として、図４における演出制御部４００のＲＯＭ４０２と、画像音響制御部５００のＲＯＭ５０２と、ランプ制御部６００のＲＯＭ６０２とが、１つのＲＯＭモジュール７００に実装されている様子が示されている。各ＲＯＭは、種々のデータを格納するための読み取り専用メモリであり、例えば、ＥＥＰＲＯＭが用いられる。各ＲＯＭは、例えば、１２８ＭＢの容量を有する。ＲＯＭモジュール７００は、例えば、演出制御部４００を構成する基板に備えられたスロット（コネクタ）に装着されることによって、演出制御部４００のＣＰＵ４０１、画像音響制御部５００のＣＰＵ５０１、及び、ランプ制御部６００のＣＰＵ６０１からアクセスされる。

図５に示されるように、ＲＯＭモジュール７００は、モジュール基板７０１と、ＲＯＭ７０２と、ＲＯＭ７０３と、ＲＯＭ７０４とを備えている。各ＲＯＭは、一般的なＲＯＭ（不揮発性の半導体メモリ）であり、モジュール基板７０１上に実装される。各ＲＯＭの信号ピン（各ＲＯＭの複数のアドレスピン、複数のデータピン及びチップセレクトピン）は、ＲＯＭモジュール７００を構成するモジュール基板７０１上に配線された導線を介して、ＲＯＭモジュール７００の複数の端子（後述する入出力端子７２１、チップセレクト信号入力端子７２２等を含む端子）にそれぞれ接続される。図５に示されるように、各ＲＯＭは、各制御ＣＰＵと１対１で接続される。すなわち、ＲＯＭモジュール７００は、各ＲＯＭと各制御ＣＰＵとを１対１に接続するための複数の端子を備えている。

具体的には、ＲＯＭモジュール７００は、ＣＰＵ４０１からのチップセレクト信号を入力するためのチップセレクト信号入力端子７２２と、ＣＰＵ４０１からのアドレス指定を受け付けるための複数の端子（アドレス入力端子）とＣＰＵ４０１へデータ出力するための複数の端子（データ入出力端子）とを含む入出力端子７２１と、ＣＰＵ４０１からのリード信号を入力するためのリード信号入力端子７２３とを有する。そして、ＲＯＭモジュール７００の上記チップセレクト信号入力端子７２２は、モジュール基板７０１上に配線された導線を介して、ＲＯＭ７０２のチップセレクトピンに接続される。同様に、ＲＯＭモジュール７００の入出力端子７２１（複数のアドレス入力端子及び複数のデータ入出力端子）は、モジュール基板７０１上に配線された導線を介して、ＲＯＭ７０２の複数のアドレスピン及びデータ入出力ピン（ここでは、アドレスピン及びデータ入出力ピンを総称してＡ／Ｄピンと呼ぶことにする）にそれぞれ接続される。また、同様に、ＲＯＭモジュール７００の上記リード信号入力端子７２３は、モジュール基板７０１上に配線された導線を介して、ＲＯＭ７０２のリード信号入力ピンに接続される。

また、図５に示されるように、ＣＰＵ４０１と上記入出力端子７２１とは、Ａ／Ｄ（アドレス・データ）信号線９２により接続される。ここで、Ａ／Ｄ信号線９２は、ＣＰＵからのアドレス指定に関する信号を送信する複数のアドレス信号線と、ＲＯＭからのデータに関する信号を送信する複数のデータ信号線とを含む。Ａ／Ｄ信号線９２の実体は、ＲＯＭモジュール７００が装着される基板（例えば、演出制御部４００を構成する基板）上に配線された複数の導線である。また、ＣＰＵ４０１と上記チップセレクト信号入力端子７２２とは、チップセレクト（ＣＳ）信号線７２により接続され、ＣＳ信号線７２は、ＲＯＭモジュール７００が装着される基板上に配線された導線である。また、ＣＰＵ４０１と上記リード信号入力端子７２３とは、リード（ＲＥＡＤ）信号線８２により接続され、リード信号線８２は、ＲＯＭモジュール７００が装着される基板上に配線された導線である。

同様に、ＲＯＭモジュール７００は、ＣＰＵ５０１からのチップセレクト信号を入力するためのチップセレクト信号入力端子７３２と、ＣＰＵ５０１からのアドレス指定とＣＰＵ５０１へデータ出力のための入出力端子７３１と、ＣＰＵ５０１からのリード信号を入力するためのリード信号入力端子７３３とを有する。チップセレクト信号入力端子７３２、入出力端子７３１、及び、リード信号入力端子７３３は、同様に、それぞれＲＯＭ７０３のチップセレクトピン、Ａ／Ｄピン、リード信号入力ピンに接続される。ＣＰＵ５０１と入出力端子７３１とは、Ａ／Ｄ信号線９３で接続され、ＣＰＵ５０１とチップセレクト信号入力端子７３２とは、ＣＳ信号線７３で接続され、ＣＰＵ５０１とリード信号入力端子７３３とは、リード信号線８３で接続される。さらに、ＣＰＵ６０１とＲＯＭ７０４も同様に、Ａ／Ｄ信号線９４、ＣＳ信号線７４、及び、リード信号線８４を介して、１対１で接続される。

ＣＰＵ４０１が、ＲＯＭ７０２の一部に格納されたデータを取得する場合、ＣＰＵ４０１は、Ａ／Ｄ信号線９２（の一部のアドレス信号線）を介してＲＯＭ７０２に対してアドレスを指定する。この場合、ＣＰＵ４０１は、ＣＳ信号線７２を介してチップセレクト信号を、リード信号線８２を介してリード信号をＲＯＭ７０２に対して送信する。具体的には、ＣＰＵ４０１は、ＣＳ信号線７２を非アクティブ（ＬＯＷレベル）にするとともに、リード信号線８２を非アクティブ（ＬＯＷレベル）にする。チップセレクト信号及びリード信号を受信したＲＯＭ７０２は、指定されたアドレスに格納されたデータをＡ／Ｄ信号線９２（の一部のデータ信号線）を介してＣＰＵ４０１に送信する。これにより、ＣＰＵ４０１は、ＲＯＭ７０２に格納されたデータを取得することができる。

同様に、ＣＰＵ５０１が、ＲＯＭ７０３の一部に格納されたデータを取得する場合、ＣＰＵ５０１は、Ａ／Ｄ信号線９３（の一部のアドレス信号線）を介してＲＯＭ７０３に対してアドレスを指定する。この場合、ＣＰＵ５０１は、ＣＳ信号線７３を介してチップセレクト信号を、リード信号線８３を介してリード信号をＲＯＭ７０３に対して送信する。チップセレクト信号及びリード信号を受信したＲＯＭ７０３は、指定されたアドレスに格納されたデータをＡ／Ｄ信号線９３（の一部のデータ信号線）を介してＣＰＵ５０１に送信する。これにより、ＣＰＵ５０１は、ＲＯＭ７０３に格納されたデータを取得することができる。

以上のように、ＲＯＭモジュール７００は、ＲＯＭ毎にチップセレクト信号入力端子を備えており、各ＲＯＭは、外部の複数のＣＰＵからそれぞれ独立してアクセスされることができる。このように、複数のＲＯＭを１つのモジュールとして実装し、各ＣＰＵが当該モジュール上のそれぞれに割り当てられたＲＯＭにアクセスすることにより、複数のＲＯＭをＣＰＵが実装された基板に個別に実装する場合に比べて、ＣＰＵが実装された基板のソケット（ＣＰＵが実装された基板に設けられた、ＲＯＭと電気的に接続するための接点）の数を削減することができる。また、ＲＯＭを実装するための当該基板上の面積を削減することができる。これにより、実装上のコストを低減することができる。

（他の実施形態）
なお、上記実施形態では、ＣＰＵとＲＯＭとを１対１で接続したが、他の実施形態では、ＲＯＭモジュール７００上のＲＯＭを複数のグループに分け、各ＣＰＵとそれぞれのグループ化されたＲＯＭとを接続してもよい。例えば、ＲＯＭ７０２及びＲＯＭ７０５をＣＰＵ４０１からアクセスされるＲＯＭとして構成し、ＲＯＭ７０４をＣＰＵ５０１からアクセスされるＲＯＭとして構成してもよい。図６は、ＲＯＭモジュール７００上に実装された複数のＲＯＭを１つのＣＰＵで利用し、他のＲＯＭを別のＣＰＵで利用する場合の例を示した図である。

図６に示されるように、ＣＰＵ４０１に接続されたＡ／Ｄ信号線９２は、入出力端子７２１を介してＲＯＭ７０２に接続されるとともに、途中で分岐することによって、入出力端子７５１を介してＲＯＭ７０５にも接続される。ＣＰＵ４０１に接続されたＣＳ信号線７２ａは、チップセレクト信号入力端子７２２を介してＲＯＭ７０２に接続され、ＣＰＵ４０１に接続されたＣＳ信号線７２ｂは、チップセレクト信号入力端子７５２を介してＲＯＭ７０５に接続される。さらに、ＣＰＵ４０１に接続されたリード信号線８２は、リード信号入力端子７２３を介してＲＯＭ７０２に接続されるとともに、途中で分岐することによって、リード信号入力端子７５３を介してＲＯＭ７０５にも接続される。このようにして、ＣＰＵ４０１は、ＲＯＭ７０２及びＲＯＭ７０５と電気的に接続される。

一方、ＣＰＵ５０１は、Ａ／Ｄ信号線９４、ＣＳ信号線７４、及び、リード信号線８４を介して、ＲＯＭ７０４に接続される。

ＣＰＵ４０１は、ＲＯＭ７０２及びＲＯＭ７０５にそれぞれ次のようにしてアクセスする。すなわち、ＣＰＵ４０１は、ＲＯＭ７０２の所望のアドレスに格納されたデータを取得する場合、Ａ／Ｄ信号線９２で所望のアドレスを指定するとともに、ＣＳ信号線７２ａを介して、ＲＯＭ７０２に対してチップセレクト信号を送信する。チップセレクト信号を受信したＲＯＭ７０２は、ＣＰＵ４０１に対してＡ／Ｄ信号線９２を介して、データを出力する。これにより、ＣＰＵ４０１は、ＲＯＭ７０２の所望のアドレスに格納されたデータを取得する。一方、ＣＰＵ４０１は、ＲＯＭ７０５の所望のアドレスに格納されたデータを取得する場合、Ａ／Ｄ信号線９２で所望のアドレスを指定するとともに、ＣＳ信号線７２ｂを介して、ＲＯＭ７０５に対してチップセレクト信号を送信する。そして、チップセレクト信号を受信したＲＯＭ７０５は、ＣＰＵ４０１に対してＡ／Ｄ信号線９２を介して、データを出力する。この場合において、チップセレクト信号を受信していないＲＯＭ７０２は、ＣＰＵ４０１に対してデータを出力しない。これにより、ＣＰＵ４０１は、ＲＯＭ７０５の所望のアドレスに格納されたデータを取得する。

また、異なる接続形態としては、例えば、１本のＣＳ信号線をＲＯＭ７０２及びＲＯＭ７０３のチップセレクト信号入力端子に接続してもよい。図７は、ＣＰＵ４０１とＲＯＭ７０２及びＲＯＭ７０５との接続形態の一例を示した図である。図７に示されるように、ＣＳ信号線７２ｃは、チップセレクト信号入力端子７２２及びチップセレクト信号入力端子７５２に接続される。この場合において、チップセレクト信号入力端子７５２への信号をインバータ（信号がＬｏｗならＨｉｇｈにＨｉｇｈならＬｏｗに変換する回路）により反転させる。このように接続することにより、ＣＳ信号線７２ｃの信号がＬｏｗの場合、ＲＯＭ７０２へのチップセレクト信号がアクティブになり、ＣＳ信号線７２ｃの信号がＨｉｇｈの場合、ＲＯＭ７０５へのチップセレクト信号がアクティブになる。これにより、ＣＰＵ４０１は、ＲＯＭ７０２又はＲＯＭ７０５にアクセスすることができ、ＲＯＭ７０２又はＲＯＭ７０５の所望のアドレスにアクセスすることができる。

また、別の接続形態としては、例えば、アドレス信号線が３２本の信号線（Ａ０〜Ａ３１）で構成されている場合、信号線Ａ０〜Ａ１５をＲＯＭ７０２に接続し、信号線Ａ１６〜Ａ３１をＲＯＭ７０５に接続することが考えられる。図８は、ＣＰＵ４０１とＲＯＭ７０２及びＲＯＭ７０５との接続形態の他の例を示した図である。図８に示されるように、ＣＰＵ４０１に接続されたＣＳ信号線７２は、チップセレクト信号入力端子７２２を介してＲＯＭ７０２に接続されるとともに、途中で分岐してチップセレクト信号入力端子７５２を介してＲＯＭ７０５に接続される。一方、信号線Ａ０〜Ａ１５は入出力端子７２１を介してＲＯＭ７０２に接続され、信号線Ａ１６〜Ａ３１は入出力端子７５１を介してＲＯＭ７０５に接続される。そして、ＣＰＵ４０１は、ＲＯＭ７０２にアクセスする場合、ＣＳ信号線７２を介してチップセレクト信号を送信するとともに、信号線Ａ０〜Ａ１５を用いてＲＯＭ７０２の所望のアドレスを指定する。ＣＰＵ４０１は、ＲＯＭ７０５にアクセスする場合、ＣＳ信号線７２を介してチップセレクト信号を送信するとともに、信号線Ａ１６〜Ａ３１を用いてＲＯＭ７０５の所望のアドレスを指定する。

以上のように、ＣＰＵとＲＯＭモジュール７００とを接続する配線を変更することにより、ＲＯＭモジュール７００上の複数のＲＯＭを１つのＣＰＵで利用することができる。これにより、例えば、図６や図７で示されるように、必要に応じて１つのＣＰＵが利用するＲＯＭの容量を拡張することができる。

なお、上記他の実施形態では、ＣＰＵとＲＯＭモジュールとの間の配線をＲＯＭモジュールの外部の基板上で変更することにより、１つのＣＰＵで複数のＲＯＭを利用する場合について述べた。別の実施形態では、ＲＯＭモジュール上での配線により、予めＲＯＭをグループ化してもよい。例えば、図８に示されるチップセレクト信号入力端子に対する接続を図９に示されるように、ＲＯＭモジュールの内部の配線を変更することにより、実現してもよい。図９は、図７に示される接続形態をＲＯＭモジュール内に実装した例を示す図である。すなわち、ＲＯＭモジュールは、２つのＲＯＭ（ＲＯＭ７０２及びＲＯＭ７０５）へのチップセレクト信号を入力するための１つのチップセレクト信号入力端子７２２と、他のＲＯＭへのチップセレクト信号を入力するための他のチップセレクト信号入力端子７４２とを備えてもよい。

また、上記では複数のＲＯＭをモジュール化する場合について述べたが、上記ＲＯＭはＲＡＭに置き換えることができる。また、本発明は、遊技機に限らず他の情報処理装置においても利用することができる。例えば、本発明は、パーソナルコンピュータやゲーム機等にも利用することができる。

１ 遊技機
２ 遊技盤
３ 表示器
５ 枠部材
２０ 遊技領域
２１ 画像表示部
２２ 可動役物
２３ 盤ランプ
２４ 排出口
２５ 始動口
２６ 電動チューリップ
２７ ゲート
２８ 大入賞口
２９ 普通入賞口
３１ 特別図柄表示器
３２ 特別図柄保留表示器
３３ 普通図柄表示器
３４ 普通図柄保留表示器
３５ 遊技状態表示器
５１ ハンドル
５２ レバー
５３ 停止ボタン
５５ スピーカ
５６ 枠ランプ
５７ 演出ボタン
５８ 演出キー
１００ メイン制御部
１０１、２０１、３０１、４０１、５０１、６０１ ＣＰＵ
１０２、２０２、３０２、４０２、５０２、６０２、７０２、７０３、７０４、７０５・・・ ＲＯＭ
１０３、２０３、３０３、４０３、５０３、６０３ ＲＡＭ
１１１ 始動口スイッチ
１１２ 電動チューリップ開閉部
１１３ ゲートスイッチ
１１４ 大入賞口スイッチ
１１５ 大入賞口開閉部
１１６ 普通入賞口スイッチ
２００ 発射制御部
２１１ 発射装置
３００ 払出制御部
３１１ 払出駆動部
４００ 演出制御部
４０４ ＲＴＣ
５００ 画像音響制御部
６００ ランプ制御部
７２、７３、７４ ＣＳ信号線
８２、８３、８４ リード信号線
９２、９３、９４ Ａ／Ｄ信号線
７００ ＲＯＭモジュール
７０１ モジュール基板
７２１、７３１、７４１、７５１ 入出力端子
７２２、７３２、７４２、７５２ チップセレクト信号入力端子
７２３、７３３、７４３、７５３ リード信号入力端子

Claims (3)

1. モジュール基板と、該モジュール基板に搭載された第１のメモリ及び第２のメモリを含み、複数の制御ＣＰＵに接続されるメモリモジュールであって、
   第１の制御ＣＰＵから前記第１のメモリへのチップセレクト信号が入力される第１のチップセレクト信号入力端子と、
   第２の制御ＣＰＵから前記第２のメモリへのチップセレクト信号が入力される第２のチップセレクト信号入力端子と、
   前記第１の制御ＣＰＵから前記第１のメモリへのアドレス指定、及び、前記第１のメモリから前記第１の制御ＣＰＵへのデータ出力を行う、複数の端子から構成される第１の入出力端子と、
   前記第２の制御ＣＰＵから前記第２のメモリへのアドレス指定、及び、前記第２のメモリから前記第２の制御ＣＰＵへのデータ出力を行う、複数の端子から構成される第２の入出力端子とを備えた、メモリモジュール。
2. 前記第１の制御ＣＰＵからのチップセレクト信号が入力される第３のメモリをさらに含むことを特徴とする、請求項１に記載のメモリモジュール。
3. 前記複数の制御ＣＰＵとして、遊技における抽選を制御する主制御ＣＰＵと、該主制御ＣＰＵからの制御信号に基づいて行われる遊技動作を制御する複数のサブ制御ＣＰＵとを備えた遊技機であって、
   請求項１又は２に記載のメモリモジュールを備えた、遊技機。

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