JP4491559B2 - デバイスコントローラ - Google Patents

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Description

本発明は、上位装置からの指示の下、適用される更新周期が異なる異種デバイスを統合制御するデバイスコントローラに関する。
一般に、パチンコ台といった遊技機には、画像表示を行うディスプレイ、効果音等を発生させるスピーカ、役物等を回転させるためのステッピングモータ、および、盤面に並べられたランプ等が実装されている。これらは、遊技の進行に応じて画像表示と音声出力とを同期させたり、更にはランプの点灯も同期させるといった具合で高度に制御され、これによって、様々な演出効果が発揮される。演出効果の向上は、遊技者に対する訴求力を高めるための主要課題の一つとなっている。
これらの出力装置の制御が複雑になるにつれて、CPU(Central Processing Unit:中央処理装置)の処理負荷も著しく増大する。そこで、遊技機では、上位装置であるCPUが本来的に担っていた機能を下位のユニットに分担させることによって、CPUの負荷低減を図るシステムが広く採用されている。例えば、LCD(Liquid Crystal Display:液晶ディスプレイ)に画像を表示するためのグラフィック処理をグラフィックLSIに、スピーカから音声を出力するためのオーディオ処理をオーディオLSIにそれぞれ分担させるといった如くである。
一方、特許文献1には、LED(Light Emitting Diode:発光ダイオード)等のランプ制御をコントローラに分担させ、単一のシリアルポートでランプ制御を行うシステムが開示されている。コントローラは、CPUからの信号をシリアルデータに変換し、これをシリアルデータとしてシリアルデータ線に出力する。シリアルデータ線にカスケード接続されたドライバICは、自己向けの識別データが付与されたシリアルデータを取り込んでパラレルデータに変換し、これに基づいて、自己に接続された発光体の点灯状態を制御する。
また、特許文献2には、上位CPUの制御下で動作する統合CPUを設け、この統合CPUによって、グラフィック処理と、オーディオ処理と、ランプ制御と、モータ制御とを統合的に行う遊技機システムが開示されている。なお、この特許文献2には、LEDやモータといった複数種のデバイスを1ポートでシリアル制御する点についても一応言及されている。
特開2006−218137号公報 特開2006−255337号公報
LEDおよびステッピングモータは、ある周期(更新周期)で電圧を切り換えることによって制御される点において共通する。しかしながら、それぞれの更新周期は異なることが殆どであり、一般にステッピングモータの方がLEDよりも更新周期が短い。特許文献2には、更新周期が異なる複数のデバイスをシリアル制御するという点について概念的には開示されているものの、このような更新周期の相違については考慮されておらず、その示唆も存在しない。ここで、デバイスの種類に関わりなく、全デバイスの更新周期を一定にする場合を考える。長周期であるLEDの更新周期を一律に適用した場合には、短周期であるステッピングモータの単位時間当たりの回転分解能が低下するため、高速回転が困難になる。一方、短周期であるモータの更新周期を一律に適用した場合には、長周期であるLEDの階調制御が必要以上に複雑化してしまう。したがって、更新周期が異なる各種のデバイスを同一ポートに接続する際、これらのデバイス制御を如何にして最適化するかという点に関して、技術的課題が依然として残されている。
そこで、本発明の目的は、更新周期が異なる異種デバイスを統合制御する際、上位装置の処理負荷の軽減を図りつつ、デバイス制御の最適化を図ることである。
かかる課題を解決するために、第1の発明は、上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラを提供する。このコントローラは、並列に設けられた第1および第2の格納部と、選択部と、更新周期発生回路と、出力制御回路と、選択制御回路とを有する。第1および第2の格納部は、各デバイスの動作内容を規定する制御データを格納する。選択部は、書込選択回路と、読出選択回路とを有する。書込選択回路は、第1および第2の格納部の入力側に接続されており、上位装置によって発行された制御データの書込先として、第1または第2の格納部を選択する。読出選択回路は、第1および第2の格納部の出力側に接続されており、制御データの読出元として、第1または第2の格納部を選択する。更新周期発生回路は、上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する。出力制御回路は、読出選択回路を介して第1および第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択する。そして、出力制御回路は、読出元より読み出された制御データに基づいて、この選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定し、出力すべきデータを生成する。選択制御回路は、書込先と読込先とが一致することなく交互に切り替わるように、選択部を制御する。この切り替えは、更新周期発生回路によって生成された複数の異なる更新周期のうち、周期が最も短い最短更新周期と同期して行われる。
第2の発明は、上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラを提供する。このコントローラは、並列に設けられた第1および第2の格納部と、選択部と、更新周期発生回路と、出力制御回路と、選択制御回路と、状態管理部とを有する。第1および第2の格納部は、 各デバイスの動作内容を規定する制御データを格納する。上位装置によって発行された制御データの書込先として、上位装置が第1の格納部を指定した場合、上位装置によって発行された制御データが第1の格納部に格納される。また、第1の格納部と交互に選択される制御データの書込先として上位装置が第2の格納部を指定した場合、上位装置によって発行された制御データが第2の格納部に格納される。選択部は、第1および第2の格納部の出力側に接続され、制御データの読出元として、第1または第2の格納部を選択する。更新周期発生回路は、上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する。出力制御回路は、選択部を介して第1および第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択する。そして、出力制御回路は、格納部より読み出された制御データに基づいて、この選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定し、出力すべきデータを生成する。選択制御回路は、書込先と読込先とが一致することなく交互に切り替わるように選択部を制御する。この切り替えは、更新周期発生回路によって生成された複数の異なる更新周期のうち、周期が最も短い最短更新周期と同期して行われる。また、選択制御回路は、上位装置が取得するための選択部の切替状態を管理する。
第3の発明は、上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラを提供する。このコントローラは、直列に接続された第1および第2の格納部と、選択部と、更新周期発生回路と、出力制御回路と、選択制御回路とを有する。第1の格納部は、上位装置によって発行され、各デバイスの動作内容を規定する制御データを格納する。第2の格納部は、第1の格納部より読み出された制御データを格納する。選択部は、第1の格納部の出力側と、第2の格納部の入力側との間を選択的に接続または開放する。更新周期発生回路は、上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する。出力制御回路は、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択する。そして、出力制御回路は、第2の格納部より読み出された制御データに基づいて、この選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定し、出力すべきデータを生成する。選択制御回路は、選択部における接続および開放の切り替えを制御する。この切り替えは、更新周期発生回路によって生成された複数の異なる更新周期のうち、周期が最も短い最短更新周期と同期して行われる。
ここで、第1から第3の発明のいずれかにおいて、複数のデバイスは、シリアルデータ線に接続されたシリアル制御デバイスであってもよい。この場合、出力制御回路は、各デバイスの動作状態を示すシリアルデータをシリアルデータ線に出力する。
また、第1から第3の発明のいずれかにおいて、選択制御回路は、上位装置からの切替許可を任意のタイミングで受け付けた場合、この切替許可を受け付けたタイミング以降における最短更新周期の基準タイミングで、選択部の切り替えを実行してもよ。これに代えて、上位装置は、最短更新周期の経時的な推移を取得するとともに、最短更新周期の基準タイミングで切替指示を発行してもよい。選択制御回路は、上位装置によって発行された切替指示を受け付けた場合、選択部の切り替えを直ちに実行する。また、これらに代えて、選択制御回路は、最短更新周期の基準タイミング毎に、選択部の切り替えを実行してもよい。
第1から第3の発明によれば、上位装置の処理負荷の低減を図ることができる。上位装置は、それぞれのデバイスに関する動作内容を制御データとして設定すれば足りるからである。それとともに、更新周期の相違に関わりなく、全てのデバイスの制御を最適化することが可能になる。格納部の切り替えによるデータ更新(データ書込)は、最短更新周期、すなわち、更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短いものと同期して行われる。これにより、更新周期が短いがゆえにデータ出力の時間的制約が厳しいデバイスを含むすべてのデバイスに関して、各デバイスの更新周期以上に細かな更新分解能を確保できる。その結果、長い更新周期で駆動するデバイスと、短い更新周期で駆動するデバイスとが混在していても、前者の存在を以て、後者の制御分解能が阻害されることがない。
特に、第1および第2の発明によれば、並列に設けられた第1および第2の格納部に対する制御データの書き込みを交互に行い、書込先となっていない方から制御データが読み出される。制御データの書き込み・読み出しを同時並行的に行うことで、書込時間の影響を受けることなく、読出時間を含めたデータ出力時間を有効に確保できる。
(第1の実施形態)
図1は、遊技機における画像表示、音声出力、ステッピングモータによる役物等の回転およびランプの点灯を統合的に制御する統合処理システムのブロック構成図である。この統合処理システムは、上位装置であるCPU1と、統合LSI2と、LCD等の表示装置7と、スピーカ8と、シリアルドライバ9と、デバイス10とで構成されている。CPU1および統合LSI2は、外部バスを介して接続されており、CPU1によって発行されたコマンドおよびパラメータ(以下、これらを単に「コマンド」という)が統合LSI2内のレジスタ3に格納される。このコマンドには、グラフィック処理部4の処理内容を規定するグラフィック系コマンド、オーディオ処理部5の処理内容を規定するオーディオ系コマンド、および、シリアルコントローラ6の処理内容を規定するシリアル制御系コマンドの三種類が存在する。統合LSI2は、格納部であるレジスタ3の他に、グラフィック処理部4と、オーディオ処理部5と、シリアルコントローラ6とを有している。グラフィック処理部4は、レジスタ3に格納されたグラフィック系コマンドを読み込み、このコマンドによって指示されたグラフィック処理を行う。グラフィック処理は、外部ROM(図示せず)に格納された画像データを外部バスを介して取り込み、これに描画処理を施した上でフレームメモリ(図示せず)に書き込むといった流れが基本となる。そして、フレームメモリから読み出された1フレーム分の画像は、垂直同期信号Vsncによる同期制御の下、統合LSI2に接続されたバスを介して表示装置7に表示される。
また、オーディオ処理部4は、レジスタ3に格納されたオーディオ系コマンドを読み込み、このコマンドによって指示されたオーディオ処理を行う。オーディオ処理は、外部ROMに格納された音声データを外部バスを介して取り込み、これに信号処理を施すといった流れが基本となる。そして、このオーディオ処理によって生成された音声は、統合LSI2に接続されたバスを介してスピーカ8に出力される。
一方、統合LSI2に接続されたシリアルデータ線には、複数のシリアルドライバ9が接続されているとともに、それぞれのシリアルドライバ9には、複数のデバイス10が並列に接続されている。統合LSI2内のシリアルコントローラ6は、レジスタ3に格納されたシリアル制御系コマンドを読み込み、このコマンドの指示に応じたシリアルデータをシリアルデータ線に出力することによって、複数のデバイス10をシリアル制御する。本実施形態において、デバイス10自体はシリアルデータを解析する機能を備えていないので、デバイス10の駆動は、この機能を備えたシリアルドライバ9を介して行われる。それぞれのシリアルドライバ9は、シリアルデータ線に供給されたシリアルデータを受け取り、これに応じて、自己に接続されたデバイス10を駆動させる。なお、シリアルドライバ9との同期は、クロック線を介して、シリアルコントローラ6がシリアルドライバ9にクロックCLKを供給することによって行われる。シリアル制御の対象となるデバイス10には、LEDやランプといった発光体、或いは、同期電動機(ステッピングモータ)、整流子電動機、誘導電動機といったモータ類を含めて様々なものが存在するが、本実施形態では、一例として、遊技機の盤面に配置されるLED、および、役物等を回転させるステッピングモータの2種類を用いる。
グラフィック処理部4、オーディオ処理部5およびシリアルコントローラ6は、互いの処理が同期するように制御される。これらの制御によって、遊技機に表示される動画、出力される音声、ランプの点灯状態および役物の動きが同期し、これらの相互的な演出によって高度な演出効果が発揮される。なお、画像表示とシリアル制御との同期を図るべく、画像表示に用いられる垂直同期信号Vsncがシリアルコントローラ6に供給される。
図2は、シリアルコントローラ6のブロック構成図である。説明を簡略化するために、LED10aおよびステッピングモータ10b(以下、単に「モータ10b」という)が接続された1個のシリアルドライバ9に着目する。LED10aは、出力先D0によって発光状態が制御され、D0=0でオフ(非点灯)、D0=1でオン(点灯)である。一方、モータ10bは、出力先D1〜D4によって駆動制御が行われ、モータ相Aへの供給パルスがD1、モータ相Bへの供給パルスがD2、モータ相A’への供給パルスがD3、モータ相B'への供給パルスがD4である。
以下、図1に示したレジスタ3をシリアルコントローラ6の一部として取り扱う。シリアルコントローラ6は、図1のレジスタ3を構成する一対のレジスタ3a,3bと、基本周期発生回路11と、更新周期発生回路12と、出力制御回路13と、選択部である三端子型の選択回路14a,14bと、選択制御回路15とを主体に構成されている。レジスタ3a,3bは、並列に設けられており、CPU1によって発行されたシリアル制御系コマンドを格納する。図3は、シリアル制御系コマンドのレジスタ3a,3bへの設定例を示す図である。シリアル制御系コマンドは、周期選択データSELと、制御データとに大別される。周期選択データSELは、各デバイス10a,10bの更新周期を指定する。同図のケースは、出力先D0によって動作するLED10aには更新周期CRa、出力先D1〜D4によって動作するモータ10bには更新周期CRb(CRa≠CRb)をそれぞれ適用すべき旨を示している。これらの更新周期CRa,CRbは、後述する基本周期CBのm,n倍(m,nは整数かつm≠n)で規定され、このm,nの値が周期選択データSELによって指定される。その際、更新周期CRa,CRbが整数倍の関係になるように設定すれば、異種のデバイス10a,10bに関する制御の複雑化を避けることができる。以下の説明では、一例として、更新周期CRaを基本周期64個分(m=64)とし、更新周期CRbを基本周期8個分(n=8)とする。
一方、制御データは、各デバイス10a,10bの動作内容を規定するが、これにはオフセット値Tofsとオン状態時間Tonとが存在する。詳細については後述するが、オフセット値Tofsは、更新周期CRa(またはCRb)の開始タイミングを基準としたオフセット時間を示しており、オン状態時間Tonは、オフ状態の終了タイミングを基準としたオン状態の継続時間を示す。これらの継続時間は、基本周期CBのi,j倍(i,jは整数)で規定され、このi,jの値が制御データによって指定される。例えば、図3のケースにおける出力先D3に関しては、更新周期CRbの開始タイミングから基本周期4個分(i=4)オフセットしたタイミングでオン状態とし、これを基本周期2個分(j=2)継続するといった如くである。このように、更新周期CRa,CRbにおいて、デバイス10a,10bをオンさせる基本周期CBの位置を指定することで、更新周期CRa,CRb全体におけるデバイス10a,10bのオン・オフが規定される。
なお、本実施形態では、周期選択データSELおよび制御データの双方をレジスタ3a,3bに格納しているが、レジスタ3a,3bへの格納データを制御データのみとし、周期選択データSELを別系統で供給してもよい。
並列に設けられたレジスタ3a,3bは、これらの入出力が排他的に制御されるダブルバッファとして機能する。レジスタ3a,3bの入力側には、選択回路14aが接続されている。この選択回路14aは、CPU1によって発行されたシリアル制御系コマンドの書込先として、レジスタ3a,3bの一方を選択する。また、レジスタ3a,3bの出力側には、選択回路14bが接続されている。この選択回路14bは、シリアル制御系コマンドの読出元として、レジスタ3a,3bの一方を選択する。これらの選択回路14a,14bは、選択制御回路15によって制御される。
基本周期発生回路11は、更新周期の最小単位を規定する基本周期CBとして、その開始タイミング毎にワンショットパルスを発生する。この基本周期CBは、更新周期発生回路12および出力制御回路13に出力される。一方、更新周期発生回路12は、基本周期CBの整数倍をベースに設定される更新周期(可変値)を複数生成可能である。更新周期CRは、オフセット値Tofsやオン状態時間Tonといった制御データを更新する時間的な単位を規定する。更新周期発生回路13は、選択回路14bによって選択された読出元(レジスタ3a,3bの一方)に格納された全ての周期選択データSELを読み出し、これらのデータによって指定された全ての更新周期CRを発生する。更新周期CRは、その開始タイミングを基準とした基本周期CBの時系列的な推移(個数)をカウントしたカウント値CNTとして出力され、更新周期CRaのカウント値CNTaは0〜63の範囲、更新周期CRaのカウント値CNTbは0〜7の範囲となる。更新周期CRa,CRbを基本周期CBの整数倍をベースに設定する理由は、各更新周期CRa,CRbにおける基本周期CBの時系列的な推移をカウント値CNTとして明確に反映するためである。したがって、基本周期CBおよびカウント値CNTの同期をとることに支障がない限り、基本周期CBの整数倍の長さを有する時間領域の端部、或いは、隣り合った基本周期CBの間に、時間的な冗長領域を付加してもよい。これらの更新周期CRa,CRbは、出力制御回路13に出力される。また、更新周期発生回路12は、これらの更新周期CRa,CRbのうちで周期が最も短い最短更新周期CS(=CRb)を選択制御回路15に出力する。
また、更新周期発生回路12は、垂直同期信号Vsncを参照して、更新周期CRa,CRbを垂直同期信号Vsncに同期させる。この同期は、垂直同期信号Vsncに応じて更新周期CRa,CRbのカウント値CNTa,CNTbをリセットすることによって実現される。このような周期の同期化によって、画像表示、盤面のランプ点灯および役物の動きの間における相互的な演出を容易かつ高次元にて行うことが可能になる。
選択制御回路15は、CPU1からの指示に応じて、シリアル制御系コマンドの書込先と読込先とが一致することなく交互に切り替わるように、換言すれば、レジスタ3a,3bが交互かつ排他的に選択されるように、選択回路14a,14bを制御する。図4は、選択制御回路15における選択制御のタイミングチャートである。CPU1は、ダブルバッファ化されたレジスタ3a,3bを切り替える必要があると判断した場合、選択制御回路15に対して、その切り替えを許可する。この切替許可は、シリアルコントローラ6の動作状態とは無関係に任意のタイミングで発行される。切替許可を受け付けた選択制御回路15は、最短更新周期CS(=CRb)と同期して選択回路14a,14bの切替制御を実行する。具体的には、切替許可を受け付けたタイミングt1以降における最短更新周期CSの基準タイミングt2(例えば開始タイミング)で、選択回路14a,14bを切り替える。これにより、基準タイミングt2で、書込先がレジスタ3aからレジスタ3bに切り替わると同時に、読出元がレジスタ3bからレジスタ3aに切り替わる。そして、CPU1によって切替許可が再度発行され、最短更新周期CSと同期した次の切り替えが行われるまでの期間t2〜t3、この状態が維持される。この期間t2〜t3において、CPU1によって発行されたシリアル制御系コマンドはレジスタ3bに書き込まれるとともに、レジスタ3aからシリアル制御系コマンドが読み出される。
このように、CPU1が予め出力設定を行っても、即座に出力に反映されるのではなく、最短更新周期CSと同期して出力に反映される。したがって、CPU1の負荷に合わせて出力反映を行うことができる。また、最短更新周期CS内にデータの書き込みが終わらなかった場合でも、切替許可を発行しなければ書き込み中の内容が反映されることがないので、出力制御上の不都合を未然に防止することができる。
出力制御回路13は、読出元となるレジスタ3a(または3b)より読み出された周期選択データSEL、オフセット値Tofsおよびオン状態時間Tonに基づいて、デバイス10a,10bの更新周期の選択と、選択された更新周期を基準とした時分割制御とを行う。図5は、出力制御回路13のブロック構成図であり、図6は、出力制御のタイミングチャートである。この出力制御回路13は、制御部13aと、更新周期選択部13bと、動作決定部13cと、データ出力部13dとを主体に構成されている。なお、最終的にシリアルデータ線に出力されるシリアルデータは、デバイス10a,10bの動作状態を規定するデータを時系列的に並べたものであるが、そのヘッダとして、シリアルドライバ9固有の識別データ(ID)が付加されている。このIDは、シリアルコントローラ6とシリアルドライバ9との間のプロトコルにおいて、シリアルコントローラ6がシリアルドライバ9を個別指定するために用いられるとともに、シリアルドライバ9が自己宛のデータであるかを識別するために用いられる。シリアルデータの出力処理は、基本周期CB毎に繰り返され、基本周期CBの開始タイミングにおいて処理が開始される。
まず、制御部13aは、基本周期CBの開始タイミングにおいて、レジスタ3(レジスタ3a,3bを包含する)またはその他の記憶装置に格納されたデータベースを参照して、シリアルドライバ9の現在の接続状況を把握する。図4に示したデータベースを参照した結果、ID=Drv(1)〜Drv(x)のシリアルドライバ9が接続されていることが判明する。このデータベースには、シリアルドライバ9の接続状況以外にも、各シリアルドライバ9が駆動するデバイス10a,10bの接続状況が記述されており、CPU1によって管理される。データベースを参照した結果、現在接続中のシリアルドライバ9のIDがDrv(1)〜Drv(x)の場合、1基本周期CBの期間内で、x個の全シリアルドライバ9に対するデータ出力がドライバ単位で順次行われる。
今回、シリアルデータの出力対象となる1つのシリアルドライバ9(例えばID=Drv(1))に着目してデータベースを参照することによって、Drv(1)に接続された出力先(デバイス)が特定される。図5に示したデータベースを参照した結果、Drv(1)に接続された出力先がD0〜D4であることが判明する。制御部13aは、これらの出力先D0〜D4に関する周期選択データSEL、オフセット値Tofsおよびオン状態時間Tonの読み出しを読出元となるレジスタ3a,3bに要求する。それとともに、制御部13aは、今回の出力対象であるシリアルドライバのID(=Drv(1))を含むヘッダ(1)をデータ出力部13dに出力する。これを受けたデータ出力部13dは、シリアルデータの先頭データとして上記ヘッダ(1)(ID=Drv(1)を含む)をシリアルデータ線に出力する。
読出元となるレジスタ3a(または3b)から周期選択データSELが読み出されると、更新周期選択部13bは、制御部13aの制御下において、出力先D0〜D4のそれぞれに適用する更新周期(CRaまたはCRb)を順次選択する。図3のケースでは、出力先D0については更新周期CRaが選択され、この更新周期CRaに関する現時点でのカウント値CNTaが動作決定部13cに出力される。図6に示したように、更新周期CRaは、基本周期64個分に相当するので、そのカウント値CNTaは0から63までの範囲内で順次カウントアップされる。一方、出力先D1〜D4については更新周期CRbが選択され、この更新周期CRbに関する現時点でのカウント値CNTbが動作決定部13cに出力される。更新周期CRbは、基本周期8個分に相当するので、そのカウント値CNTbは0から7までの範囲内で順次カウントアップされる。
選択されたカウント値CNT(CNTaまたはCNTb)が入力される毎に、動作決定部13cは、この入力カウント値CNTに対応付けられた出力先D(D0〜D4のいずれか)の動作を決定する。出力先Dに出力するデータは、この出力先Dに適用される更新周期CRのカウント値CNT、そのオフセット値Tofs、および、そのオン状態時間Tonを入力とした下記の設定規則に基づいて、一義的に特定される。
(設定規則)
カウント値CNT 出力先Dの動作状態
CNT<Tofs オフ(=0)
Tofs≦CNT<(Tofs+Ton) オン(=1)
(Tofs+Ton)≦CNT オフ(=0)
図3のケースでは、出力先D0のオフセット値Tofsは0で、オン状態時間Tonは32である。したがって、カウント値CNTa=0では、この出力先D0はオンに設定される。そして、出力先D0に続く出力先(D1,D2,D3,D4)に関しては、(オン,オフ,オフ,オフ)に順次設定される。動作決定部13cは、出力先D0〜D4の動作状態を時系列的に並べた(1,1,0,0,0)をデータ(1)としてデータ出力部13dに出力する。これを受けたデータ出力部13dは、上記ヘッダ(1)(ID=Drv1を含む)に続くデータ(1)として(1,1,0,0,0)をシリアルデータ線に基本周期CB単位で出力する。ヘッダ(1)およびデータ(1)によって構成されたシリアルデータが、ID=Drv1のシリアルドライバ9向けのデータとなる。
以上のような一連の処理は、ID=Drv(2),Drv(3),・・・,Drv(x)のシリアルドライバ9について同様に繰り返される。そして、全シリアルドライバ9に関する処理の終了を以て、今回の基本周期CBにおける処理が終了する。このような1基本周期内の処理は、基本周期CB毎に繰り返される。これにより、出力先D0〜D4は、図6に示したように推移する。まず、出力先D0(SEL=CRa,Tofs=0,Ton=32)に関しては、更新周期CRaの開始タイミングであるカウント値CNTa=0で1レベルに立ち上がり、この状態がカウント値CNTa=32に到達するまで継続する。そして、カウント値CNTa=32に到達した時点で0レベルに立ち下がり、更新周期CRaの終了タイミングであるカウント値CNTa=63まで継続する。これにより、出力先D0に接続されたLED10aは、更新周期CRaを1フレーム(デバイスを駆動する上での単位)とする期間内において、50%のオンデューティで発光することになる。LED10aの階調制御は、オンデューティを調整することによって行われる。また、出力先D1(SEL=CRb,Tofs=0,Ton=2)に関しては、更新周期CRbの開始タイミングであるカウント値CNTb=0で1レベルに立ち上がり、この状態がカウント値CNTb=2に到達するまで継続する。そして、カウント値CNTb=2に到達した時点で0レベルに立ち下がり、更新周期CRbの終了タイミングであるカウント値CNTa=7まで継続する。出力先D2〜D4に関しては、出力先D1の波形を基本周期2個分ずつ順次ずらした波形となる。これにより、出力先D1〜D4に接続されたモータ10bが1相励磁ステッピングモータの場合、更新周期CRbの期間内において、4パルス分だけ順回転することになる(1パルスあたりステップ角が1度ならば4度)。モータ10bの回転制御は、パルスを調整することによって行われる。なお、モータ10bを逆回転させる場合には、出力先D1〜D4における波形のずれ方向を逆に設定すればよい。
図7は、シリアルデータの出力例を示す図である。シリアルコントローラ6とシリアルドライバ9との間では、データのやりとりに関するプロトコルが予め決められている。シリアルデータ線に出力されたシリアルデータは、シリアルデータ線に接続された全てのシリアルドライバ9に供給される。それぞれのシリアルドライバ9は、シリアルデータのヘッダ中に含まれるID(=Drv(1))を参照して、自己に割り当てられたIDと一致するか否かを判定する。そして、自己のIDと一致するシリアルドライバ9(ID=Drv(1))は、このシリアルデータに含まれるデータD0〜D4をパラレルデータに変換し、これに基づいてLED10aおよびモータ10bを駆動させる。シリアルデータ中のビットを取り込むタイミングは、クロック線に供給されたクロックCLKの立ち上がりタイミングによって規定される。
このように、本実施形態によれば、CPU1の処理負荷の軽減を図ることができる。シリアルコントローラ6は、CPU1によって設定された制御データに基づいて、同一ポートに接続された異種デバイス10a,10bに適用される更新周期CRa,CRbを個別に選択し、選択された更新周期CRa(またはCRb)を基準とした時分割制御を行う。したがって、CPU1は、レジスタ3a,3bに周期選択データSEL、オフセット値Tofsおよびオン状態時間Tonを設定するだけで済み、基本周期CBよりも比較的長い更新周期CRa,CRbで、デバイス10a,10bの出力設定を行えば足りる。
また、本実施形態によれば、更新周期CRa,CRbの相違に関わりなく、全てのデバイス10a,10bの制御を最適化することが可能になる。ダブルバッファ化されたレジスタ3a,3bの切り替えによるデータ更新(データ書込)は、最短更新周期CS、すなわち、更新周期発生回路12によって生成された更新周期CRa,CRbのうちで周期が最も短いCRbと同期して行われる。これにより、更新周期CRbが短いがゆえにデータ出力の時間的制約が厳しいデバイス10bを含む全てのデバイス10a,10bに関して、更新周期CRa,CRb以上に細かな更新分解能を確保できる。その結果、長い更新周期CRaで駆動するデバイス10aと、短い更新周期CRbで駆動するデバイス10bとが混在していても、前者の存在を以て、後者の制御分解能が阻害されることがない。
また、本実施形態によれば、ダブルバッファ化されたレジスタ3a,3bに対する制御データの書き込みを交互に行い、書込先となっていない方から制御データが読み出される。制御データの書き込み・読み出しを同時並行的に行うことで、書込時間の影響を受けることなく、読出時間を含めたデータ出力時間を有効に確保できる。
また、本実施形態によれば、適用すべき更新周期CRa,CRbが異なる異種デバイス10a,10bに関するシリアル制御の最適化を図ることができる。ここで、比較例として、全デバイス10a,10bの更新周期を一定にするケースを考える。このケースにおいて、長周期であるLED10aの更新周期を一律に適用した場合には、短周期であるモータ10bの単位時間当たりの回転分解能が低下するため、高速回転が困難になる。一方、短周期であるモータ10bの更新周期を一律に適用した場合には、長周期であるLED10aの階調制御が必要以上に複雑化してしまう。これに対して、本実施形態では、異なる更新周期CRa,CRbで動作する異種デバイス10a,10bを、一方が他方の特性を阻害することなく、同一ポートに配置することでき、かつ、それぞれに対して最適なデバイス制御を統合的に行うことが可能になる。
また、本実施形態によれば、更新周期CRa、CRbを共に基本周期CBの整数倍で設定している。これにより、更新周期CRa,CRbの生成・管理が容易になる。特に、長い方の更新周期CRaを短い方の更新周期CRbの整数倍に設定すれば、長い更新周期CRaの開始・終了タイミングが短い更新周期CRbのそれと一致するので、異種デバイス10a,10bを制御する際の同期が取りやすく、デバイス10a,10bの動作設定が容易になる。
また、本実施形態によれば、オフセット値Tofsおよびオン状態時間Tonといった制御データを基本周期CBの個数(倍数)によって規定することで、デバイス10a,10bの動作内容を規定する制御データの解釈が容易になり、シリアルコントローラ6の回路構成を簡略化できる。
さらに、本実施形態によれば、垂直同期信号Vsncと同期した更新周期CRa,CRbを用いることで、画像表示と異種デバイス10a,10bの動作との間における相互的かつ高次元な演出を容易に行うことが可能となる。
なお、上述した実施形態において、シリアルコントローラ6は、予め規定されたプロトコルに準拠したシリアルドライバ9を介してデバイス10a,10bのシリアル制御を行っているが、デバイス10a,10b自身がプロトコルに対応しているる場合、当然ながらシリアルドライバ9が不要になる。この場合、デバイス10a,10bがシリアルデータ線に直接接続される形態となる。また、出力先D0〜D4のそれぞれに1ビット(オン/オフ)を割り当てているが、多ビット(オン/オフ/中間レベル)を割り当てるようにしてもよい。これらの点は、後述する各実施形態についても同様である。
(第2の実施形態)
図8は、第2の実施形態にかかる選択制御のタイミングチャートである。本実施形態では、第1の実施形態と同様のシステム構成において、最短更新周期CSの経時的な推移をCPU1が取得することによって、CPU1が選択回路14a,14bの切り替えを直接指示する。具体的には、CPU1は、最短更新周期CSの経時的な推移として、その基準タイミング(例えば開始タイミング)を割り込み等によって取得する。そして、CPU1は、ダブルバッファ化されたレジスタ3a,3bを切り替える必要があると判断した場合、最短更新周期CSの基準タイミングt1において、選択制御回路15に切り替えを指示する。この切替指示を受け付けた選択制御回路15は、選択回路14a,14bの切替制御を直ちに実行する。これにより、基準タイミングt1において、書込先がレジスタ3aからレジスタ3bに切り替わると同時に、読出元がレジスタ3bからレジスタ3aに切り替わる。そして、CPU1によって切替指示が再度発行される基準タイミングt2までの期間t1〜t2、この状態が維持される。この期間t1〜t2において、CPU1によって発行されたシリアル制御系コマンドはレジスタ3bに書き込まれるとともに、レジスタ3aからシリアル制御系コマンドが読み出される。このように、最短更新周期CSと同期した切替指示をCPU1が直接発行する形態であっても、上述した第1の実施形態と同様の効果を奏する。
(第3の実施形態)
図9は、第3の実施形態にかかる選択制御のタイミングチャートである。本実施形態では、第1の実施形態と同様のシステム構成において、最短更新周期CSの基準タイミング毎に、選択制御回路15が選択回路14a,14bの切り替えを自動的に実行する。この場合、最短更新周期CS内にデータの書き込みを必ず終了させなければならないという時間的な制約が生じるものの、それ以外は上述した第1の実施形態と同様の効果を奏する。
(第4の実施形態)
図10は、第4の実施形態にかかるシリアルコントローラ6のブロック構成図である。なお、図2で示したものと同一の構成要素に関しては、同一の符号を付して、ここでの説明を省略する(後述する第5の実施形態についても同様)。
ダブルバッファ化されたレジスタ3a,3b前段の選択回路14aをなくし、その代わりに、シリアル制御系コマンドを書込先指定付で発行する。選択制御回路15は、レジスタ3a,3b後段の選択回路14bの切替状態(ステータス)を管理する。CPU1は、このステータスは取得し、読出元でない方のレジスタ3a(または3b)を書込先として指定した上でシリアル制御系コマンドを発行する。
このような形態であっても、上述した第1の実施形態と同様の効果を奏する。なお、本実施形態にかかるシリアルコントローラ6の構成において、最短更新周期CSと同期したレジスタ3a,3bの切替手法は、上述した第1から第3の実施形態で説明した手法のいずれを用いてもよい。
(第5の実施形態)
図11は、第5の実施形態にかかるシリアルコントローラ6のブロック構成図である。本実施形態では、レジスタ3a,3bは、並列ではなく直列に設けられている。前段のレジスタ3aは、CPU1によって発行されたシリアル制御系コマンドを先入れ先出しするFIFO構造を有する。前段のレジスタ3aの出力側と、後段のレジスタ3bの入力側との間には二端子型の選択回路3cが接続されており、これによって、レジスタ3a,3bの間が選択的に接続または開放される。選択制御回路15は、選択回路14cにおける接続および開放の切り替えを制御する。この切り替えは、最短更新周期CSと同期して行われる。
このように、レジスタ3a,3bを直列に設けたな形態であっても、上述した第1の実施形態と同様の効果を奏する。なお、本実施形態にかかるシリアルコントローラ6の構成において、最短更新周期CSと同期したレジスタ3a,3bの切替手法は、上述した第1から第3の実施形態で説明した手法のいずれを用いてもよい。
なお、上述した第1から第5までの実施形態では、異種デバイス10a,10bをシリアル制御するシリアルコントローラ6を一例に説明した。デバイス制御を同一ポート上で行うシリアル制御は、データ出力に関する時間的な制約が厳しい関係上、本発明を適用するのに最適な形態である。しかしながら、本発明は、シリアル制御に限定されるものではなく、パラレル制御を含めて、CPU1からの指示に応じたデータを出力して異種デバイス10a,10bを制御するデバイスコントローラに広く適用可能である。
統合システムのブロック構成図 シリアルコントローラのブロック構成図 シリアル制御系コマンドのレジスタへの設定例を示す図 第1の実施形態にかかる選択制御のタイミングチャート 出力制御回路のブロック構成図 出力制御のタイミングチャート シリアルデータの出力例を示す図 第2の実施形態にかかる選択制御のタイミングチャート 第3の実施形態にかかる選択制御のタイミングチャート 第4の実施形態にかかるシリアルコントローラのブロック構成図 第5の実施形態にかかるシリアルコントローラのブロック構成図
符号の説明
1 CPU
2 統合LSI
3,3a,3b レジスタ
4 グラフィック処理部
5 オーディオ処理部
6 シリアルコントローラ
7 表示装置
8 スピーカ
9 シリアルドライバ
10 デバイス
10a LED
10b モータ
11 基本周期発生回路
12 更新周期発生回路
13 出力制御回路
13a 制御部
13b 更新周期選択部
13c 動作決定部
13d データ出力部
14a,14b,14c 選択回路
15 選択制御回路

Claims (7)

  1. 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
    各デバイスの動作内容を規定する制御データを格納する第1の格納部と、
    前記第1の格納部と並列に設けられ、制御データを格納する第2の格納部と、
    前記第1の格納部の入力側および前記第2の格納部の入力側に接続され、上位装置によって発行された制御データの書込先として、前記第1の格納部または前記第2の格納部を選択する書込選択回路と、前記第1の格納部の出力側および前記第2の格納部の出力側に接続され、制御データの読出元として、前記第1の格納部または前記第2の格納部を選択する読出選択回路とを有する選択部と、
    上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
    前記読出選択回路を介して前記第1の格納部の出力側および前記第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、読出元より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
    前記書込先と前記読込先とが一致することなく交互に切り替わるように前記選択部を制御し、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行う選択制御回路と
    を有することを特徴とするデバイスコントローラ。
  2. 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
    各デバイスの動作内容を規定する制御データの書込先として、上位装置が自己を指定した場合、上位装置によって発行された当該制御データを格納する第1の格納部と、
    前記第1の格納部と並列に設けられているとともに、前記第1の格納部と交互に選択される制御データの書込先として上位装置が自己を指定した場合、上位装置によって発行された当該制御データを格納する第2の格納部と、
    前記第1の格納部の出力側および前記第2の格納部の出力側に接続され、制御データの読出元として、前記第1の格納部または前記第2の格納部を選択する選択部と、
    上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
    前記選択部を介して前記第1の格納部の出力側および前記第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、前記格納部より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
    前記書込先と前記読込先とが一致することなく交互に切り替わるように前記選択部を制御し、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行うとともに、上位装置が取得するための前記選択部の切替状態を管理する選択制御回路と、
    を有することを特徴とするデバイスコントローラ。
  3. 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
    上位装置によって発行され、各デバイスの動作内容を規定する制御データを格納する第1の格納部と、
    前記第1の格納部と直列に設けられ、前記第1の格納部より読み出された制御データを格納する第2の格納部と、
    前記第1の格納部の出力側と、第2の格納部の入力側との間を選択的に接続または開放する選択部と、
    上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
    上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、前記第2の格納部より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
    前記選択部における接続および開放の切り替えを制御するとともに、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行う選択制御回路と
    を有することを特徴とするデバイスコントローラ。
  4. 前記複数のデバイスは、シリアルデータ線に接続されたシリアル制御デバイスであって、
    前記出力制御回路は、各デバイスの動作状態を示すシリアルデータをシリアルデータ線に出力することを特徴とする請求項1から3のいずれかに記載されたデバイスコントローラ。
  5. 前記選択制御回路は、前記上位装置からの切替許可を任意のタイミングで受け付けた場合、当該切替許可を受け付けたタイミング以降における前記最短更新周期の基準タイミングで、前記選択部の切り替えを実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。
  6. 前記上位装置は、前記最短更新周期の経時的な推移を取得するとともに、前記最短更新周期の基準タイミングで切替指示を発行し、
    前記選択制御回路は、前記上位装置によって発行された前記切替指示を受け付けた場合、前記選択部の切り替えを直ちに実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。
  7. 前記選択制御回路は、前記最短更新周期の基準タイミング毎に、前記選択部の切り替えを実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。
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