JP4491559B2 - デバイスコントローラ - Google Patents
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Description
図1は、遊技機における画像表示、音声出力、ステッピングモータによる役物等の回転およびランプの点灯を統合的に制御する統合処理システムのブロック構成図である。この統合処理システムは、上位装置であるCPU1と、統合LSI2と、LCD等の表示装置7と、スピーカ8と、シリアルドライバ9と、デバイス10とで構成されている。CPU1および統合LSI2は、外部バスを介して接続されており、CPU1によって発行されたコマンドおよびパラメータ(以下、これらを単に「コマンド」という)が統合LSI2内のレジスタ3に格納される。このコマンドには、グラフィック処理部4の処理内容を規定するグラフィック系コマンド、オーディオ処理部5の処理内容を規定するオーディオ系コマンド、および、シリアルコントローラ6の処理内容を規定するシリアル制御系コマンドの三種類が存在する。統合LSI2は、格納部であるレジスタ3の他に、グラフィック処理部4と、オーディオ処理部5と、シリアルコントローラ6とを有している。グラフィック処理部4は、レジスタ3に格納されたグラフィック系コマンドを読み込み、このコマンドによって指示されたグラフィック処理を行う。グラフィック処理は、外部ROM(図示せず)に格納された画像データを外部バスを介して取り込み、これに描画処理を施した上でフレームメモリ(図示せず)に書き込むといった流れが基本となる。そして、フレームメモリから読み出された1フレーム分の画像は、垂直同期信号Vsncによる同期制御の下、統合LSI2に接続されたバスを介して表示装置7に表示される。
カウント値CNT 出力先Dの動作状態
CNT<Tofs オフ(=0)
Tofs≦CNT<(Tofs+Ton) オン(=1)
(Tofs+Ton)≦CNT オフ(=0)
図8は、第2の実施形態にかかる選択制御のタイミングチャートである。本実施形態では、第1の実施形態と同様のシステム構成において、最短更新周期CSの経時的な推移をCPU1が取得することによって、CPU1が選択回路14a,14bの切り替えを直接指示する。具体的には、CPU1は、最短更新周期CSの経時的な推移として、その基準タイミング(例えば開始タイミング)を割り込み等によって取得する。そして、CPU1は、ダブルバッファ化されたレジスタ3a,3bを切り替える必要があると判断した場合、最短更新周期CSの基準タイミングt1において、選択制御回路15に切り替えを指示する。この切替指示を受け付けた選択制御回路15は、選択回路14a,14bの切替制御を直ちに実行する。これにより、基準タイミングt1において、書込先がレジスタ3aからレジスタ3bに切り替わると同時に、読出元がレジスタ3bからレジスタ3aに切り替わる。そして、CPU1によって切替指示が再度発行される基準タイミングt2までの期間t1〜t2、この状態が維持される。この期間t1〜t2において、CPU1によって発行されたシリアル制御系コマンドはレジスタ3bに書き込まれるとともに、レジスタ3aからシリアル制御系コマンドが読み出される。このように、最短更新周期CSと同期した切替指示をCPU1が直接発行する形態であっても、上述した第1の実施形態と同様の効果を奏する。
図9は、第3の実施形態にかかる選択制御のタイミングチャートである。本実施形態では、第1の実施形態と同様のシステム構成において、最短更新周期CSの基準タイミング毎に、選択制御回路15が選択回路14a,14bの切り替えを自動的に実行する。この場合、最短更新周期CS内にデータの書き込みを必ず終了させなければならないという時間的な制約が生じるものの、それ以外は上述した第1の実施形態と同様の効果を奏する。
図10は、第4の実施形態にかかるシリアルコントローラ6のブロック構成図である。なお、図2で示したものと同一の構成要素に関しては、同一の符号を付して、ここでの説明を省略する(後述する第5の実施形態についても同様)。
図11は、第5の実施形態にかかるシリアルコントローラ6のブロック構成図である。本実施形態では、レジスタ3a,3bは、並列ではなく直列に設けられている。前段のレジスタ3aは、CPU1によって発行されたシリアル制御系コマンドを先入れ先出しするFIFO構造を有する。前段のレジスタ3aの出力側と、後段のレジスタ3bの入力側との間には二端子型の選択回路3cが接続されており、これによって、レジスタ3a,3bの間が選択的に接続または開放される。選択制御回路15は、選択回路14cにおける接続および開放の切り替えを制御する。この切り替えは、最短更新周期CSと同期して行われる。
2 統合LSI
3,3a,3b レジスタ
4 グラフィック処理部
5 オーディオ処理部
6 シリアルコントローラ
7 表示装置
8 スピーカ
9 シリアルドライバ
10 デバイス
10a LED
10b モータ
11 基本周期発生回路
12 更新周期発生回路
13 出力制御回路
13a 制御部
13b 更新周期選択部
13c 動作決定部
13d データ出力部
14a,14b,14c 選択回路
15 選択制御回路
Claims (7)
- 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
各デバイスの動作内容を規定する制御データを格納する第1の格納部と、
前記第1の格納部と並列に設けられ、制御データを格納する第2の格納部と、
前記第1の格納部の入力側および前記第2の格納部の入力側に接続され、上位装置によって発行された制御データの書込先として、前記第1の格納部または前記第2の格納部を選択する書込選択回路と、前記第1の格納部の出力側および前記第2の格納部の出力側に接続され、制御データの読出元として、前記第1の格納部または前記第2の格納部を選択する読出選択回路とを有する選択部と、
上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
前記読出選択回路を介して前記第1の格納部の出力側および前記第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、読出元より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
前記書込先と前記読込先とが一致することなく交互に切り替わるように前記選択部を制御し、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行う選択制御回路と
を有することを特徴とするデバイスコントローラ。 - 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
各デバイスの動作内容を規定する制御データの書込先として、上位装置が自己を指定した場合、上位装置によって発行された当該制御データを格納する第1の格納部と、
前記第1の格納部と並列に設けられているとともに、前記第1の格納部と交互に選択される制御データの書込先として上位装置が自己を指定した場合、上位装置によって発行された当該制御データを格納する第2の格納部と、
前記第1の格納部の出力側および前記第2の格納部の出力側に接続され、制御データの読出元として、前記第1の格納部または前記第2の格納部を選択する選択部と、
上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
前記選択部を介して前記第1の格納部の出力側および前記第2の格納部の出力側に接続されており、上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、前記格納部より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
前記書込先と前記読込先とが一致することなく交互に切り替わるように前記選択部を制御し、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行うとともに、上位装置が取得するための前記選択部の切替状態を管理する選択制御回路と、
を有することを特徴とするデバイスコントローラ。 - 上位装置からの指示に応じたデータを出力することによって、異なる更新周期で動作する複数のデバイスを制御するデバイスコントローラにおいて、
上位装置によって発行され、各デバイスの動作内容を規定する制御データを格納する第1の格納部と、
前記第1の格納部と直列に設けられ、前記第1の格納部より読み出された制御データを格納する第2の格納部と、
前記第1の格納部の出力側と、第2の格納部の入力側との間を選択的に接続または開放する選択部と、
上位装置からの指示に基づいて、制御データを更新する時間的な単位となる複数の異なる更新周期を発生する更新周期発生回路と、
上位装置からの指示に基づいて、各デバイスに適用する更新周期を選択するとともに、前記第2の格納部より読み出された制御データに基づいて、当該選択された更新周期を構成する基本周期のそれぞれにおける各デバイスの動作状態を決定することによって、出力すべきデータを生成する出力制御回路と、
前記選択部における接続および開放の切り替えを制御するとともに、当該切り替えを前記更新周期発生回路によって生成された複数の異なる更新周期のうちで周期が最も短い最短更新周期と同期して行う選択制御回路と
を有することを特徴とするデバイスコントローラ。 - 前記複数のデバイスは、シリアルデータ線に接続されたシリアル制御デバイスであって、
前記出力制御回路は、各デバイスの動作状態を示すシリアルデータをシリアルデータ線に出力することを特徴とする請求項1から3のいずれかに記載されたデバイスコントローラ。 - 前記選択制御回路は、前記上位装置からの切替許可を任意のタイミングで受け付けた場合、当該切替許可を受け付けたタイミング以降における前記最短更新周期の基準タイミングで、前記選択部の切り替えを実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。
- 前記上位装置は、前記最短更新周期の経時的な推移を取得するとともに、前記最短更新周期の基準タイミングで切替指示を発行し、
前記選択制御回路は、前記上位装置によって発行された前記切替指示を受け付けた場合、前記選択部の切り替えを直ちに実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。 - 前記選択制御回路は、前記最短更新周期の基準タイミング毎に、前記選択部の切り替えを実行することを特徴とする請求項1から4のいずれかに記載されたデバイスコントローラ。
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