JP5092101B2 - 信号処理システム、信号処理システムにおけるデータの破壊検出方法、遊技機 - Google Patents

Description

本発明は、特にインタラクティブな遊技機、ゲーム機などにおいて画像展開、音声再生役物の動作、及び発光素子の点灯などを効率よく総合的に制御を行うことができる信号処理装置に関する。

パチンコ機などの遊技機の分野においては、画像効果、音声効果を高めながら楽しめるように多くのＬＳＩによってその制御部が構成されており、一般的には画像処理を行うＬＳＩと音声処理を行うＬＳＩとが別個用意されており、これらのＬＳＩに対して上位ＣＰＵから所定の命令を送ることで連携動作を行うようなシステム構成となっている。特に、画像情報は情報量も多く、画像圧縮技術を元にその展開（伸長）技術に工夫する画像処理システムが、例えば特許文献１及び２に記載されている。

他方、特許文献３では、画像と音声を連携して再生するために、画像用ＬＳＩと音声用ＬＳＩを別個に持ちながら、それらの連係動作により上位ＣＰＵの使用効率を高めるシステムが提案されている。また、例えば、データが壊れたフレームがＬＣＤ等の表示手段に画像表示されてしまうように、遊戯の最中にＬＣＤ等に表示される画像データに不具合が発生する場合があり、そのような不具合を検出する必要性がある。そして、引用文献４においては、コントローラからデコーダを経てモニタに画像データを送信する経路とは別にコントローラからエラー検出手段に送信されるデータにより、エラー箇所に対するバックアップデータを供給する発明が記載されている。

特許第３９７０２９１号公報 特開２００９−２９４９９０号公報 特開２００７−１５６５１９号公報 特開２００８−２７６８２７号公報

しかしながら、近時の遊技機においては、その遊技効果を画像、音声にとどまらず、アタッカの開閉、キャラクタ物の動きを変化させるなどの、いわゆる役物モータ制御などでは、盤面上に既に存在する役物がその動き方を変化させるとか、突然現れるとかの制御がなされている。

そのようなシステムにおいても、上位ＣＰＵからの命令を画像、音声、モータ、ＬＥＤの制御は、個別のＬＳＩが用いられるのが通常で、上位ＣＰＵからの命令に依存して各ＬＳＩが個別制御されているので、それらの連携動作を行うためには上位ＣＰＵのプログラムへの負担が大きくなるという課題があった。また、引用文献４に記載の発明は、ＤＶＤ再生機等に係る発明であり、モニタに画像データを送信する経路とは別の、エラー検出手段にデータを送信する経路や、不具合にバックアップデータを供給する構成等が必要になる、そのため、装置の構成が過剰に複雑で大規模になるという問題がある。

一方、遊技機において、ＬＣＤ等の表示手段に画像を表示させる表示回路内での所定の画像処理（例えば、フリップ、スケーリング、ガンマ補正など）を行った結果、表示手段上の誤動作が起き、画面がフリーズしてしまっても、従来のシステムでは、その原因が表示回路の出力にあるかどうかのチェックはできなかった。また、ＣＰＵも、フリーズなどの明らかな誤動作が遊技者に確認できてもＣＰＵはそのような状況を検出できないために、適当な処理を自動的にも行うことができなかった。そして、引用文献１乃至４において、この問題には対処できないという問題がある。

本発明はこのような課題に鑑みてなされたものであり、表示画像の不具合に起因するフリーズの発生を、簡易な構成で容易に行える信号処理システム、信号処理システムにおけるデータの破壊検出方法、遊技機を提供することを課題としている。

かかる課題を達成するために、請求項１に記載の発明は、上位ＣＰＵと、画像データの供給を受けて、表示手段に表示される表示画像の出力を制御するグラフィックス用ロジックを備えた信号処理装置と、該信号処理装置の前記グラフィックス用ロジックに供給する、圧縮された画像データとしての圧縮データが格納された外部メモリとを備えた信号処理システムであって、前記グラフィックス用ロジックは、前記上位ＣＰＵの発行する命令を解読する命令解読部と、前記命令解読部の解読に基づいてデコード処理を行う画像デコード部と、前記デコード処理の結果得られた合成画像を格納するＶＲＡＭと、前記合成画像に所定の画像処理を施して形成された前記表示画像を出力し前記表示手段に表示させる表示回路とを備え、前記上位ＣＰＵの発行する前記命令には、該命令によって形成される前記表示画像のデータ量の情報としてのデータ量情報が含まれるように構成し、前記上位ＣＰＵは、前記表示回路の出力する前記表示画像をＶＲＡＭに戻して、戻された前記表示画像を前記上位ＣＰＵが検知して、前記表示回路の出力する前記表示画像をＶＲＡＭに戻して、戻された前記表示画像を前記上位ＣＰＵが検知して、前記ＶＲＡＭに戻された前記表示画像に含まれる前記データ量情報と自らが発行した命令に含まれる前記データ量情報とを照合することで前記表示画像のデータが壊れているか否かを確認することで表示回路の動作確認ができるように構成したことを特徴とする。

請求項２に記載の発明は、請求項１に記載の構成に加え、前記外部メモリの内部には、格納された前記圧縮データの展開後のデータ量の情報である前記データ量情報を内包されることを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載の構成に加え、前記表示画像のデータが壊れていることを検知した場合、前記表示画像を再度形成させるための命令を発行することを特徴とする。

請求項４に記載の発明は、上位ＣＰＵと、画像データの供給を受けて表示手段に表示される表示画像の出力を制御するグラフィックス用ロジックを備えた信号処理装置と、該信号処理装置の前記グラフィックス用ロジックに供給する、圧縮された画像データとしての圧縮データが格納された外部メモリとを備えた信号処理システムにおける、前記表示画像のデータの破壊検出方法であって、前記上位ＣＰＵが、前記グラフィックス用ロジックを構成する命令解読部に対し、形成される前記表示画像のデータ量の情報としてのデータ量情報を含める命令を発行する第一の手順と、前記グラフィックス用ロジックを構成する表示回路が、前記グラフィックス用ロジックを構成するＶＲＡＭに格納された合成画像に画像処理を施して表示画像を形成すると共に、該形成された表示画像を前記ＶＲＡＭに戻す第二の手順と、前記上位ＣＰＵが、前記ＶＲＡＭに戻された前記表示画像に含まれる前記データ量情報と、自らが発行した前記命令に含まれる前記データ量情報とを照合することで、前記表示画像のデータが壊れているか否かを検知する第三の手順とを備えたことを特徴とする。

請求項５に記載の発明は、遊技機であって、請求項１乃至４の何れか一つに記載の信号処理システムを備えたことを特徴とする。

請求項１、請求項４に記載の発明によれば、表示回路の出力する表示画像をＶＲＡＭに戻して、戻された表示画像を上位ＣＰＵが検知して、上位ＣＰＵが表示回路の動作確認ができるように構成したことにより、上位ＣＰＵは表示回路が出力した表示画像に確実にアクセスしてデータの状況を検出することができる。そのため、フリーズの発生状況を容易に確認できる。また、表示画像を表示回路からＶＲＡＭに戻すだけの構成なので、検出専用の複雑な構成を設ける必要がない。これにより、表示画像の不具合に起因するフリーズの発生を、簡易な構成で容易に行える。また、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御できるようになる。

請求項１、請求項４に記載の発明によれば、上位ＣＰＵは、自らが発行した命令に含まれるデータ量情報と、その命令によって形成された表示画像に含まれるデータ量情報を照合し、両者が一致しなければデータが壊れていることが検出できる。これにより、表示画像上の不具合発生時における原因特定を、容易にしかも確実に行える。

請求項２に記載の発明によれば、外部メモリの内部に、格納された前記圧縮データの展開後のデータ容量の情報である前記データ量情報を内包することにより、上位ＣＰＵが形成した圧縮データにデータ量情報を含めて、圧縮データが壊れているか否かの検出も行うことが可能になる。これにより、表示手段に表示される画像上の不具合発生時における原因特定を、圧縮データにまでさかのぼって検出できるため、表示手段に表示される画像上の不具合発生時における原因特定を、一層確実に行える。

請求項３に記載の発明によれば、画像表示直前の手順で不具合が生じた場合等において、迅速に正常なデータ状態の表示画像を形成し補填できるため、遊技機等の画像表示の実情に沿った画像データの不具合の補填が可能になる。

請求項５に記載の発明によれば、インタラクティブな遊技機において画像展開を効率よく総合的に制御することができる。

本発明の実施形態に係る信号処理装置を示す全体的なブロック図である。 本発明のグラフィックス用ロジックの内部構成を概略して示すとともに外部メモリとの関係を示すブロック図である。 本発明のグラフィックス用ロジックのデコーダ部分の詳細を説明するブロック図である。 本発明のデコード動作を示すフローチャートである。 本発明に係るＮＡＮＤメモリのセクタ構造と音声データの配置状態を従来例とで比較した図である。 従来のデコード動作を例示するフローチャートである。 従来のデコード動作を説明するタイミングチャートである。 本発明のデータの破壊検出方法を示すイメージ図である。

図１乃至図５、及び図８に本発明の一実施形態を、図６及び図７に従来例を示す。以下、これらの図に基づいて本発明の一実施形態を説明する。

図１は、この発明の実施形態に係る信号処理システムを示す全体的なブロック図である。この信号処理システム１Ａは、遊技機の盤面に配置されている「表示手段」としてのＬＣＤ１、「音声出力手段」としてのスピーカ２、モータ３、ＬＥＤ４などの出力デバイスに対して、視覚、聴覚に訴えて遊戯性を高めるための周辺装置の動作を制御する「信号処理装置」としての統合化ＬＳＩ５によって構成されている。

ＬＣＤ１は後述するグラフィックス用ロジック６に接続されて各種グラフィックス表示を行う。スピーカ２は後述する音声用ロジック１７に接続されて各種音声出力を行う。

統合化ＬＳＩ５は一つのＬＳＩチップとして構成され、本実施形態ではグラフィックス用ロジック６、音声用ロジック７、モータ制御ロジック８、ＬＥＤ制御ロジック９を含んでいる。

ＣＰＵ１０は、この統合化ＬＳＩ５の上位ＣＰＵに相当するプロセッサであり、統合化ＬＳＩ５に対して実行させるべき命令群１１（コマンドリスト）を生成し、統合化ＬＳＩ５を動作制御する。なお、本実施形態ではＣＰＵ１０は統合化ＬＳＩ５とは別に設けられているが、ＣＰＵ１０は統合化ＬＳＩ５中に内蔵されていてもよい。

特に、ＣＰＵ１０は、統合化ＬＳＩ５に実行させるべき一連の命令を略時系列状に記述したディスプレイリスト１２を発行する「ディスプレイリスト発行手段」としての機能を奏する。このディスプレイリスト１２は、略時系列状に記述された一連の命令によって画像処理の手順が規定されており、画像単位でいうと１フレームの画像描画に必要な素材の転送手順が規定されている。ここで、素材とは、外部メモリであるＣＧＲＯＭ（実際にはＮＯＲ、ＮＡＮＤのフラッシュメモリで構成されている）に格納された画像データの中で、予め定義される所定の大きさの単位をいう。さらに、本実施形態の信号処理装置は、モータ制御の転送手順及びＬＥＤの点灯制御の手順も含んでいることが特徴である。ディスプレイリスト１２で表示されるＧ00〜Ｇ05はグラフィックス用リスト、Ｓ00〜02は音声用リスト、Ｍ00〜02はモータ制御用リスト、Ｌ00〜02はＬＥＤ制御用リストを示している。これらリストの要素はディスプレイリスト１２の中に混在して格納されており、各出力装置を連携して制御できるような構成になっている。

モータ３及びＬＥＤ４は、遊技機の盤面上では多数配置されているが、それらの個々を動作させるための制御信号は、統合化ＬＳＩ５からは同じ構成からなる２つの制御ドライバ１３をモータドライバ回路及びＬＥＤドライバ回路として用いる。これにより、モータ制御とＬＥＤ制御で外部回路を共通化することができる。これはシリアル／パラレル変換する機能としては同じだからであり、モータ３を実際に作動させるためには、この信号変換器の後段にモータ駆動に必要なモータドライバ１４を配置すればいいからである。このように、制御ドライバ１３でモータ制御用信号のシリアル／パラレル変換にも利用できるので、個別なドライブ回路の設計が不要となる。また、モータ３は通常ステッピングモータを利用され、その回動状態はセンサ１５にて位置検出されて、パラレル／シリアルの逆変換器１６を経由してモータ制御ロジックにフィードバックされ異常回転が生じないように安定した位置制御がされている。

なお、図面上、ＣＰＵ１０用のクロック用ＯＳＣ１７と、統合化ＬＳＩ５用のクロックＯＳＣ１８は別個に記載しているが、勿論、前者からの分周により後者のクロックを作成することもできる。

ここで、通常、ＬＥＤ制御やモータ制御は制御対象の応答速度が遅いため低速に動作させることが多く、一方、グラフィックスは微細で高速なロジックが使われる。

本実施形態では、クロック周波数を高くしており、データの多重化が可能となっているので、多数のＬＥＤ４とモータ３を同時に制御できる。さらに、グラフィック制御とモータ・ＬＥＤ制御は別々の環境で作られるが、このとき、動画の再生と同期させることは難しいため、結合した段階で細かい調整を行う必要があったが、統合に伴い、動画のディスプレイリストにＬＥＤとモータの処理を入れることで、ディスプレイリストの生成段階で、動画(音声)とＬＥＤ・モータの同期がとれるものを作ることが可能になった。

図２は、グラフィックス用ロジック６の内部構成を概略して示すとともに外部メモリ２５との関係を示すブロック図である。グラフィックス用ロジック６は、画像出力と音声再生の連携に係る命令解読部２０及び音声デコード部２１のほかに、グラフィックス用ロジック６には「画像デコード手段」としての画像デコード部２２、ＶＲＡＭ２３、表示回路２４を備えている。

命令解読部２０は、ディスプレイリスト１２を解読し、解読結果のうち、グラフィック用リストＧ00〜Ｇ05の解読結果を画像デコード部２２に送信し、音声用リストＳ00〜02の解読結果を音声デコード部２１に送信する。

画像デコード部２２は、命令解読部２０におけるグラフィック用リストＧ00〜Ｇ05の解読結果に基づいて、デコード処理を行う。このデコード処理の詳細は後述する。ＶＲＡＭ２３は、画像デコード部２２のデコード処理の結果得られた合成画像の画像データが格納される。表示回路２４は、合成されて形成された画像情報のデータを読み出し、ＬＣＤ１に供給する。

また、外部メモリ２５としては、ＳＲＡＭバスで接続される複数のＮＯＲメモリ２６の他に、大量の情報量の一括アクセスが可能で画像情報の格納に適する複数のＮＡＮＤメモリ２７を前記ＳＲＡＭロジック系統（ＳＲＡＭ＋αバス）で接続できるようにインターフェース回路を構成した拡張ＲＡＭコントローラ２８を介して、共通のメモリバス２９に接続されている。ＮＡＮＤメモリ２７とＮＯＲメモリ２６に格納する情報としては、画像と音声をともに同じメモリ内に格納することも可能であるが、本実施形態では画像情報はＮＡＮＤメモリ２７に格納し、音声情報はＮＯＲメモリ２６に格納している。これにより、メモリへのアクセス速度の相違により、音声再生を優先することができ、「大当たり」の音響前触れ機能として利用し、その後画像展開により遊戯性を高めたいという近時の要求にこたえることができる。なお、機能ブロック間にはデータ整合性などのために所定のインターフェース回路を含む場合があるが、図面ではそれらは省略している。

なお、画像と音声をＮＡＮＤメモリ２７に格納する場合には、図５（ａ）に示すセクタ２８０構造のユニットに対して、音声データは画像データに比べてはるかに小さいために、素材単位でその小さい音声再生をする場合には、図５（ｂ）に例示するように、ランダムアクセスが頻繁することになる。そして、ＮＡＮＤメモリ２７では、頻繁なＲＥＡＤが起こるために、ＮＡＮＤメモリ２７の全体またはブロック単位での消去、プログラムが頻繁となり、音声の再生制御が破綻することがあったが、本実施形態では図５（ｃ）に示すように、音声のデータを生成する場合に、セクタの開始までの間は「空」の無データ状態２９０にしておくことで、このような問題を回避することが可能となる。

描画に当たっては、複数のソース画像データを読み出して、画像合成を行い、画像合成の結果得られた合成画像のデータをＶＲＡＭ２３に書き込む。このとき、表示回路２４は、表示領域からすでに合成された画像データの読み出しを行い、ＬＣＤ１へ画素データ単位で出力する。

しかし、ここで、遊技機において、例えば遊戯実行中に表示回路２４内での所定の画像処理（例えば、フリップ、スケーリング、ガンマ補正など）を行った結果、ＬＣＤ１に表示される画像上の誤動作が起き、画面がフリーズしてしまっても、従来の信号処理システム１Ａでは、フリーズが起きたことをＣＰＵ１０がリアルタイムで検出できない場合がある。また、ＣＰＵ１０もその原因がわかるようになっていなかったために、リブートすらかけられないので、誤動作したままの表示でステイすることがあった。通常のＣＰＵ１０にはそのシステムの状態をモニタして正常動作をチェックする機能として、例えばウォッチドッグ・タイマが用いられているが、それに対して、フリーズなどの明らかな誤動作が遊技者に確認できてもＣＰＵ１０はそのような状況を検出できないために、適当な処理を自動的にも行うことができなかった。しかし、本実施形態では表示回路２４の出力をＶＲＡＭ２３へ戻すようにしているので、ＣＰＵ１０は描画回路（図示省略）、表示回路２４が処理すべきプログラム手順を元の画像データからそのとおりに実行されているかをトレースする（即ち、描画回路及び表示回路２４の動作確認）ことができるようになる。その結果プログラム実行上での誤動作の検知をすることができる。検知したＣＰＵ１０は例えば表示画像を再度形成させるような制御を行う。

さらに、本実施形態では、圧縮データの展開後のデータ量情報を、ＣＰＵ１０側で発行するとともに、外部メモリ２５に格納されている圧縮データにもデータ量情報を内包させている。これによって、データ量情報を外部メモリ２５側にのみ内包している場合には、圧縮データそのものが壊れているとその有するデータ量情報も壊れているために、ＶＲＡＭ２３に書き込んだときに、すでに転送済みの表示画像のデータをも破壊してしまうことがあり、その結果画像上ではすでに表示されている画像が壊されてしまうという視覚上の課題があった。一方、ＣＰＵ１０側のみデータ量情報が発行されている場合には、壊れた表示画像のデータを書き込んでも、壊れていることが自動検出できなかった。

しかし、本実施形態ではＣＰＵ１０と外部メモリ２５に格納されている圧縮データとの双方がデータ量情報を持っているので、データが壊れているのか否かが自動検出できるようになる。

この、画像情報のデータの破壊検出方法について説明する。まず、ＣＰＵ１０は、命令解読部２０に対し、形成される画像情報のデータ量の情報としてのデータ量情報を含める命令を発行する（第一の手順）。表示回路２４がＶＲＡＭ２３に格納された合成画像に画像処理を施して表示画像を形成し、この形成した表示画像をＶＲＡＭ２３に戻す（第二の手順）。すると、ＣＰＵ１０は、ＶＲＡＭ２３に戻された表示画像のデータに含まれるデータ量情報と、自らが発行した命令に含まれるデータ量情報とを照合する（第三の手順）。

ここで、図８に示す通り、外部メモリ２５に格納された圧縮データが壊れていた場合、そこに含まれたデータ量情報も壊れている。従って、圧縮データが壊れていれば、表示回路２４で形成される表示画像、及びそのデータ量情報も壊れている。なお、圧縮データ及び表示回路２４が形成した表示画像が壊れていた場合にも、第一の手順の命令からのデータ量情報を優先して、ＶＲＡＭ２３に存在する、既に転送済の表示画像のデータを破壊しないようにする。

また第三の手順において、両者のサイズ情報が一致しないときには、圧縮データが壊れていることをＣＰＵ１０が自動検知する。一方、第三の手順において、両者のサイズ情報が一致すれば、圧縮データは壊れていないことをＣＰＵ１０が自動検知する。ただし、ここで圧縮データが壊れていることが検知された場合も、この時点では、圧縮データの状態が一時的におかしくなったのか、完全に壊れてしまったのかが定かではない。そこで、上述の通り、ＣＰＵ１０は、壊れていた表示画像を再度形成させるための命令を発行する。圧縮データの状態が一時的におかしかった場合には、これにより、正常な表示画像が形成される。

また本実施形態では、グラフィックス用ロジック６の命令解読部２０を介して、音声用ロジック１７の音声デコード部２１を制御する構成にしている。これは、従来、音声処理を行う音声発生命令は、描画命令とは別異の命令体系であったり、別のＬＳＩチップが利用されていたりで命令としては相互のリンケージが張られていなかった。そのため、音声と描画のそれぞれのプログラム単位でタイミングを計算しながらプログラム作成する必要があったのに対して、遊技機の分野では、近時ますます映像と音声のコラボレーション効果が図られるが、その際にひとつの命令体系のなかで描画と音声再生を一体として出力制御できるので、よりきめ細かく映像と音声のシナジー効果を発揮するより細かい制御を行うことができる。また、音響効果と映像効果を一体としたプログラムできるので、プログラム作成者にとっても使いやすいＬＳＩチップとなる。

すなわち、例えば、表示画像たる或る素材の画像発生と同時にある曲を出力することや、画像出力に先立つ一定時間前に音声を発声させて、遊技機での役物の登場効果を狙うことや、または画像出力の後から所定時間遅れて一の素材から音楽を再生することなどが容易になる。

図３はグラフィックス用ロジック６のデコーダ部分の詳細を説明するブロック図、図４はそのデコード動作を示すフローチャートである。図６及び図７は本実施形態のデコーダ動作との対比で従来のデコード動作を例示するフローチャート及びデコード開始、完了のタイミングを示すタイミングチャートである。

画像デコード部２２は、複数（本実施形態では２つ）の画素デコーダ３０，３０および複数（本実施形態では２つ）のαデコーダ３１，３１で構成される。バス制御部３２は、画像デコード部２２における空き状態のデコーダを検知しており、デコード処理を完了したデコーダ３０，３０，３１，３１があるとその伸長されたデータをバッファ部３３に格納する。このとき、ＣＰＵ１０に依存しないでバス制御部３２が独立して制御を行う。バッファ部３３は、本実施形態では画像デコード部２２のデコードの数と同じ数の区別される領域を有しており、画素伸長が完了した結果のデータＡ、Ｂ、Ｃ、Ｄは、それぞれが対応するバッファ部３３のデータ領域に格納される。同時に当該デコーダが空き状態、すなわち動作状態から待機状態に以降したことになって、新たにデコードすべき圧縮データが外部メモリ２５であるＮＡＮＤメモリ２７から取り込まれることになる。その間、描画命令を処理しているＣＰＵ１０は、画像デコード部２２とバッファ部３３とのデータ転送動作には依存しない描画命令などのために確保できればよい。命令解読部２０は、ＣＰＵ１０からの描画命令を受けて、展開（伸長）領域テーブル（図示せず）を参照しながら、ＮＡＮＤメモリ２７内に格納されている圧縮データのアドレス、伸長したあとのデータ量を規定する展開サイズを確認する。展開領域テーブルは、サイズの大きいファイルデータである場合などに読み書きが一括して行われることにより、ファイルデータの展開上不都合が生じないための指標となるものである。ＮＡＮＤメモリ２７からのファイルデータの転送制御は、バス制御部３２を介して行う。

バス制御部３２は、２つの画素デコーダ３０，３０および同じく２つのαデコーダ３１，３１のそれぞれが動作状態にあるか、待機状態にあるかを検知し、待機状態にあるデコーダその上でいずれのデコーダを作動させるかを決めるように決定し、各デコーダ３０，３０，３１，３１の動作制御を行うものである。ここで動作状態というのは、画像デコード部２２の個々のデコーダ３０，３０，３１，３１が待機状態にあるか、伸長演算中であるかのステイタス情報である。ＣＰＵ１０は、ＣＰＵバス３４に接続される本デコード装置以外の他の周辺装置を制御しており、その制御の空き時間に１フレーム分の展開情報を１回分読み込む。展開情報は、１フレーム当たりで展開すべき複数の圧縮データと、その圧縮データの属性を規定したヘッダ部とからなる。ヘッダ部の分析は、展開領域テーブルを参照しながら行われ、画素伸長動作を開始する画素スタート値およびα伸長動作を開始するαスタート値の情報が伸長されて、それらスタート値は空き状態の画素デコーダ３０，３０及び空き状態のαデコーダ３１，３１を作動させる信号になる。すなわち、ＣＰＵ１０から次のフレームの展開情報を確認するまでの間は、ＣＰＵ１０とは独立した動作を行い、描画命令の受理、プリ処理などの処理はデコーダと独立して先行して行い、デコード可能な状態でデコード処理を行う構成である。そして、空き状態の画素デコーダ３０，３０及び空き状態のαデコーダ３１，３１にての動作が可能となった時点でデコード処理を行うように構成されている。バッファ部３３は、完了したデコード処理結果を一時保持するもので、これにより画像デコード部２２の空き状態を確保することができる。

なお、ＶＲＡＭ２３に格納された素材に対してはそれぞれの素材が描画の準備ができているかどうかの状態を示す状態フラグが、例えば図示するように「１」「０」などに対応してひとつの管理テーブルのように保持されている。これにより、描画制御とデコード制御のタイミングを合わせることができる。すなわち、デコード可能な状態を確認してからデコード制御を開始し、または状態フラグが変化するまでデコード処理を待機するなどのタイミングをとることが可能となる。特に、デコーダが複数あるときには、このようなタイミング取りは、必須となる。

図６及び図７に示す従来例においては、まず、従来の画素デコードとαデコードのブレンディング動作を確認する。ここで、αブレンディングとは、透明または半透明な画素を含む画像を表示するために、透明度を示す値としてα値を使用して２つの画像データをブレンドする方法である。画像データは、適宜の圧縮手法によって圧縮（エンコード）されているので、伸長処理（デコード）されるが、従来のαブレンディングでは、（1）デコードの完了を上位のＣＰＵが常にチェックしており、ＣＰＵの負荷が大きくなるという問題があった。また、（2）画素デコーダの動作とαデコーダの動作が時系列に一体となっていたので、連続する画素デコーダとαデコーダの動作が完了して初めて、次のデコード処理が開始していた。

これに対して、図３及び図４に示す本実施形態の画像デコード部２２は、複数の画素伸長用の画素デコーダ３０と、同じ複数のα伸長用のαデコーダ３１とを備えている。図４で示す本実施形態のフローチャートでは、データ取得、デコーダ完了確認の判断は同じ機能であるが、従来は直列関係でしか制御することができず、画素およびαのデコードが完了し、さらにＣＰＵ１０がその状態を確認する必要があって、ＣＰＵ１０の負担がかかるとともに、デコード処理のタイミングスパン３５が長くなっていたが（図７参照）、本実施形態では並列的にかつ画素デコーダ３０とαデコーダ３１を個別に動作できる上にこれら制御はバス制御により行うので、ＣＰＵの負荷を低減することができる。また、本実施形態では、展開した結果の画素データとαデータは同一ピクセル内に連続して格納されて、同一のフレーム領域を有するようになされているので、効率よく画素単位での読み込み処理を行うことができる。

なお、上記実施形態は本発明の例示であり、本発明が上記実施形態のみに限定されることを意味するものではないことは、いうまでもない。

１Ａ 信号処理システム
１ ＬＣＤ
２ スピーカ
３ モータ
４ ＬＥＤ
５ 統合化ＬＳＩ（信号処理装置）
６ グラフィックス用ロジック
７ 音声用ロジック
８ モータ制御ロジック
９ ＬＥＤ制御ロジック
１０ ＣＰＵ
１１ 命令群
１２ ディスプレイリスト
２２ 画像デコード部
２５ 外部メモリ
２６ ＮＯＲメモリ
２７ ＮＡＮＤメモリ

Claims (5)

1. 上位ＣＰＵと、
   画像データの供給を受けて、表示手段に表示される表示画像の出力を制御するグラフィックス用ロジックを備えた信号処理装置と、
   該信号処理装置の前記グラフィックス用ロジックに供給する、圧縮された画像データとしての圧縮データが格納された外部メモリとを備えた信号処理システムであって、
   前記グラフィックス用ロジックは、
   前記上位ＣＰＵの発行する命令を解読する命令解読部と、
   前記命令解読部の解読に基づいてデコード処理を行う画像デコード部と、
   前記デコード処理の結果得られた合成画像を格納するＶＲＡＭと、
   前記合成画像に所定の画像処理を施して形成された前記表示画像を出力し前記表示手段に表示させる表示回路とを備え、
   前記上位ＣＰＵの発行する前記命令には、該命令によって形成される前記表示画像のデータ量の情報としてのデータ量情報が含まれるように構成し、
   前記上位ＣＰＵは、前記表示回路の出力する前記表示画像をＶＲＡＭに戻して、戻された前記表示画像を前記上位ＣＰＵが検知して、前記表示回路の出力する前記表示画像をＶＲＡＭに戻して、戻された前記表示画像を前記上位ＣＰＵが検知して、前記ＶＲＡＭに戻された前記表示画像に含まれる前記データ量情報と自らが発行した命令に含まれる前記データ量情報とを照合することで前記表示画像のデータが壊れているか否かを確認することで表示回路の動作確認ができるように構成したことを特徴とする信号処理システム。
2. 前記外部メモリの内部には、格納された前記圧縮データの展開後のデータ量の情報である前記データ量情報を内包されることを特徴とする請求項１に記載の信号処理システム。
3. 前記上位ＣＰＵは、前記表示画像のデータが壊れていることを検知した場合、前記表示画像を再度形成させるための命令を発行することを特徴とする請求項１又は２に記載の信号処理システム。
4. 上位ＣＰＵと、
   画像データの供給を受けて表示手段に表示される表示画像の出力を制御するグラフィックス用ロジックを備えた信号処理装置と、
   該信号処理装置の前記グラフィックス用ロジックに供給する、圧縮された画像データとしての圧縮データが格納された外部メモリとを備えた信号処理システムにおける、前記表示画像のデータの破壊検出方法であって、
   前記上位ＣＰＵが、前記グラフィックス用ロジックを構成する命令解読部に対し、形成される前記表示画像のデータ量の情報としてのデータ量情報を含める命令を発行する第一の手順と、
   前記グラフィックス用ロジックを構成する表示回路が、前記グラフィックス用ロジックを構成するＶＲＡＭに格納された合成画像に画像処理を施して表示画像を形成すると共に、該形成された表示画像を前記ＶＲＡＭに戻す第二の手順と、
   前記上位ＣＰＵが、前記ＶＲＡＭに戻された前記表示画像に含まれる前記データ量情報と、自らが発行した前記命令に含まれる前記データ量情報とを照合することで、前記表示画像のデータが壊れているのか否かを検知する第三の手順とを備えたことを特徴とする、信号処理システムにおけるデータの破壊検出方法。
5. 請求項１乃至３の何れか一つに記載の信号処理システムを備えたことを特徴とする遊技機。

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