JP6742281B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、表示装置のノイズトラブルを解消した遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

ところで、この種の遊技機では、一般に、表示装置における画像演出と、電飾ランプが点滅するランプ演出と、スピーカからの音声演出とが同期して実行され、適宜なタイミングで可動物（役物）が移動する可動演出が実行されるようになっている。そして、これらの演出動作は、画像制御、ランプ制御、音声制御、及び、モータ制御を実行する一又は複数のコンピュータ装置（制御手段）によって実現される。

特開２０１７−００６１６４号公報 特開２０１６−２１４７４１号公報 特開２０１６−０３４３５７号公報 特開２０１５−１７７８８５号公報 特開２０１３−１２８６０６号公報

上記した各種の演出制御のうち、特に、画像演出が重要であり、移動可能に構成された表示装置が画像演出を実行する構成も知られている（特許文献１〜特許文献４）。しかし、表示装置に可動機構を付加した場合には、その分だけ画像信号の伝送距離が長くなるので、ノイズなどの影響を受けやすいという問題がある。

すなわち、ＬＶＤＳ（Low Voltage Differential Signaling）伝送は、一般にノイズに強いと言われているが、大画面の表示装置に高解像度の画像を表示するためには、その分だけピクセルクロック（ドットクロック）の周波数が高まるので、例えば、伝送距離が１ｍ程度になると、信号レベルの減衰やノイズなどの影響で、全てのピクセル情報が正確に伝送されないことがある。また、長い信号伝送線がアンテナとして機能して、ＥＭＩ（Electro Magnetic Interference ）ノイズを放射するおそれもある。

そのため、表示画面に不自然なチラツキが生じたり、或いは、ＬＶＤＳ信号を伝送する伝送ＩＣや表示装置のフェイルセーフ機能に基づき、一瞬だけ真黒画面が表示されることがあり、これでは、折角の迫力ある画像演出が台無しとなり兼ねない。

ここで、ノイズ対策として特許文献５の構成は知られているが、この特許文献５は、液晶中継基板３２０（図５参照）において、ＲＧＢパラレルデータ（例えば３×８ビット）を、ＬＶＤＳ信号に変換することを教示しているに過ぎない。すなわち、ＶＤＰ（Video Display Processor ）が出力するＲＧＢデータを受ける液晶中継基板３２０を、ＶＤＰから離れた位置に配置することは、伝送線の本数や耐ノイズ性の観点から事実上できない以上、引用文献５の構成は、ＬＶＤＳ伝送路のノイズ対策とはなり得ない。

本発明は、上記の問題点に鑑みてなされたものであって、表示装置の誤動作を解消可能な遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて制御するサブ制御手段を設けた遊技機であって、前記サブ制御手段は、画像演出を実行する表示装置の表示内容を特定する描画指示を出力して、画像演出を制御する演出制御手段と、画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、前記演出制御手段から受ける前記描画指示に基づいて、データ記憶手段にアクセスして生成された画像信号をＬＶＤＳ（Low Voltage Differential Signaling）信号の形式で出力可能な画像生成手段と、を有して構成され、前記画像生成手段が出力したＬＶＤＳ信号を、所定長さＬ１の第１配線ケーブルを経由して受信し、実質的に同一のＬＶＤＳ信号を再生成して、所定長さＬ２の第２配線ケーブルを経由して前記表示装置に向けて出力する中継回路を搭載した中継基板を設け、第１配線ケーブルと第２配線ケーブルの長さＬ１，Ｌ２は、何れも１ｍ以内の有意長であって、且つ、Ｌ２＜Ｌ１か、或いは、Ｌ２：Ｌ１＝４：６〜６：４に設定されている。

何れにしても、好適には、前記中継基板と前記表示装置との間を接続するＬＶＤＳ信号ラインと、前記中継基板と前記画像生成手段との間を接続するＬＶＤＳ信号ラインとは、何れも８０ｃｍを超えないよう設定されているべきである。また、表示装置は、移動可能に構成されているのが好適であり、前記表示装置が複数個配置され、各表示装置に対応して前記中継回路が配置されるのが好ましい。ここで、前記複数の表示装置には、比較する表示装置との関係において、互いの表示画面の縦ピクセル数と、横ピクセル数がそれぞれ同一である一対又は複数対の表示装置が含まれているのが好適である。

ところで、前記サブ制御手段は、前記画像演出に加えて、ランプを駆動するランプ演出、スピーカを駆動する音声演出、可動物を移動させる可動演出の全部又は一部も含めて統一的に制御するＣＰＵを有して構成されているのが好ましく、また、前記中継回路には、差動信号ライン毎に、単一のコアに巻着した一対の導線の巻線方向が互いに逆方向であるチョークコイルが配置されているのが好ましい。

本発明では、特別な構成を有する中継回路を搭載した中継基板を設けたことで、表示装置のノイズトラブルを解消可能な遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を示す正面図と、各表示装置の動作を図示したものである。 表示装置の可動機構を示す斜視図である。 実施例に示すパチンコ機の全体構成を示すブロック図である。 演出ＩＦ基板と、演出制御基板と、液晶ＩＦ基板の回路構成を示すブロック図である。 各種の演出動作を担当する複合チップの内部構成を示すブロック図である。 メモリの記憶内容と、画像演出を実現する動作手順を説明する図面である。 表示回路の動作を説明する図面である。 ＬＶＤＳ中継基板の構成を示す図面である。 ＬＶＤＳ中継基板に搭載された伝送ＩＣの内部構成を示す図面である。 伝送ＩＣの動作を説明する図面である。 複合チップの内部動作を説明するフローチャートである。 ＣＰＵの動作と、ＶＤＰ回路の内部回路の動作を説明する図面である。 他の実施例を説明するブロック図である。 他の実施例の動作を説明する図面である。 別の機器構成を説明する図面である。 図１６の機器構成の一部を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

また、中央開口ＨＯには、液晶カラーディスプレイで構成された一対の表示装置ＤＳ１ａ，ＤＳ１ｂが移動可能に配置されている。何ら限定されないが、一対の表示装置ＤＳ１ａ，ＤＳ１ｂは、その画素数が、各々、８００×６００ピクセルであり、１２．１インチ程度の対角線寸法を有している。表示装置ＤＳ１ａ，ＤＳ１ｂの適所が特別図柄表示部として機能して、大当り抽選の抽選結果に関わる特別図柄が変動表示されるよう構成されている。

そして、図柄始動口１５ａ，１５ｂへの遊技球の入賞に起因して大当り抽選が実行されると、表示装置ＤＳ１ａ，ＤＳ１ｂに表示された背景画像の前面で、特別図柄の変動表示が開始され、変動表示の終了時の停止態様に基づいて、大当り抽選の抽選結果が報知される。なお、この変動表示の途中で、大当り状態の招来を期待させるリーチ演出が実行されることがあり、また、適宜なタイミングで、各種のキャラクタが出現する画像演出によって、予告演出が実行されることもある。

次に、図２（ｂ）及び図３に基づいて、表示装置ＤＳ１ａと表示装置ＤＳ１ｂの可動機構ＳＴＲについて説明する。図３（ａ）は、可動機構ＳＴＲの主要部を背面側から見た斜視図であり、図３（ｂ）は、可動機構ＳＴＲを表面側から見た斜視図である。

図３（ａ）に示す通り、この可動機構ＳＴＲは、連動して一体回転する２つの左右の駆動モータＭＯＲ，ＭＯＬと、各モータＭＯＲ，ＭＯＬに駆動され、回転ローラＲＯ，ＲＯを経由して周回するファンベルトＢＴ，ＢＴと、後方位置において左右のファンベルトＢＴ，ＢＴに保持される、左右一対の後方保持片ＨＬｂ，ＨＬｂと、後方保持片ＨＬｂ，ＨＬｂに固定される後方ベース板ＢＳｂと、前方位置において左右のファンベルトＢＴ，ＢＴに保持される、左右一対の前方保持片ＨＬａ，ＨＬａと、前方保持片ＨＬａ，ＨＬａに固定される前方ベース板ＢＳａと、前後位置に離間して配置された合計４本の案内ポールＧＤａ，ＧＤａ，ＧＤｂ，ＧＤｂと、を有して構成されている。

表示装置ＤＳ１ｂは、後方ベース板ＢＳｂに固定され、一方、表示装置ＤＳ１ａは、前方ベース板ＢＳａで固定されることで保持される。また、前方保持片ＨＬａ，ＨＬａと後方保持片ＨＬｂ，ＨＬｂには、各々、案内ポールＧＤａ，ＧＤａ，ＧＤｂ，ＧＤｂを受け入れる受入穴が設けられており、表示装置ＤＳ１ａ，ＤＳ１ｂと一体化された各保持片ＨＬａ，ＨＬｂは、各々に対応する案内ポールＧＤａ，ＧＤｂに案内されて上下方向に円滑に昇降移動するようになっている。

図２（ｂ）は、２つの表示装置ＤＳ１ａ，ＤＳ１ｂの位置関係と、移動位置を示してものである。図２（ｂ１）は、定常状態を示しており、上側に位置する表示装置ＤＳ１ａと、下側に位置する表示装置ＤＳ１ｂとが、重合することなく上下方向に連続することで、１２．１インチの２倍の表示画面を形成している。なお、表示装置ＤＳ１ａの下方表示枠ＦＭが、表示装置ＤＳ１ｂの上方表示枠の位置に一致するので、２つの表示装置ＤＳ１ａ，ＤＳ１ｂは、下方表示枠ＦＭの部分を除いて一枚の表示画面を形成する。

ここで、２つの駆動モータＭＯＲ，ＭＯＬは、連動して一体回転するよう構成されているので、例えば、駆動モータＭＯＲ，ＭＯＬが、図示の反時計方向に一体回転を開始すると、上側の表示装置ＤＳ１ａが降下することに対応して、下側の表示装置ＤＳ１ｂが上昇することになる。

そして、二つの表示装置ＤＳ１ａ，ＤＳ１ｂが前後方向に重合する図２（ｂ２）の重合状態を経て、更に、表示装置ＤＳ１ａが降下して限界位置に達すると、図２（ｂ３）の状態になる。図示の通り、表示装置ＤＳ１ａの降下限界は、表示装置ＤＳ１ｂの上昇限界であり、上側に位置する表示装置ＤＳ１ｂと下側に位置する表示装置ＤＳ１ａによって、１２．１インチの２倍の表示画面が形成される。

なお、図２（ｂ３）の状態から、駆動モータＭＯＲ，ＭＯＬが、図示の時計方向に一体回転すると、図２（ｂ２）の重合状態を経て、図２（ｂ１）の定常状態に戻ることになる。

そこで、本実施例では、駆動モータＭＯＲ，ＭＯＬを、時計方向又は反時計方向に適宜量だけ回転させることで、定常状態である初期状態（ｂ１）と重合状態（ｂ２）とを含んだ演出動作Ａや、重合状態（ｂ２）と降下限界（ｂ３）とを含んだ演出動作Ｂや、初期状態（ｂ１）と降下限界（ｂ３）とを含んだ演出動作Ｃなどによって、遊技者を盛り上げている。これらの可動演出は、好適には、予告演出として実行される。

以上の通り、表示装置ＤＳ１ａ，ＤＳ１ｂは上下移動するので、信号伝送線（破線参照）は、この上下移動を許容する長さとする必要となる。そこで、本実施例では、表示装置ＤＳ１ａ，ＤＳ１ｂに伝送すべきＲＧＢ画像信号や、同期信号などの制御信号を、ＬＶＤＳ信号（Low Voltage Differential Signaling）として伝送すると共に、演出制御基板２３からほぼ同距離であって、各表示装置ＤＳ１ａ，ＤＳ１ｂの近接位置に、一対のＬＶＤＳ中継基板２７ａ，２７ｂを設けている（図２（ｂ）及び図４〜図５参照）。

ここで、演出制御基板２３からＬＶＤＳ中継基板２７ａ，２７ｂまでの伝送距離、及び、ＬＶＤＳ中継基板２７ａ，２７ｂから表示装置ＤＳ１ａ，ＤＳ１ｂまでの伝送距離は、各々、ＬＶＤＳ信号の正常伝送が実験的に担保される距離（例えば１ｍ以内）に制限されている。

そして、ＬＶＤＳ中継基板２７ａ，２７ｂにおいてDe-serialize処理によりＬＶＤＳ信号から復元されたＲＧＢ信号や制御信号を、再度Serialize 処理してＬＶＤＳ信号を再生成して、各表示装置ＤＳ１ａ，ＤＳ１ｂに伝送している（図１０）。そのため、本実施例では、ＬＶＤＳ中継基板２７ａ，２７ｂの位置に、演出制御基板２３が位置するのと実質的に同一となって信号レベルの減衰が問題にならず、且つ、コモンモードノイズに強い差動信号（Differential Signaling）を使用しているので、ノイズなどの影響による表示装置ＤＳ１ａ，ＤＳ１ｂの異常動作を回避することができる。

但し、例え、ＬＶＤＳ中継基板２７ａ，２７ｂを経由するとはいえ、全体としてのＬＶＤＳ信号の伝送距離が相当に長いので（例えば１ｍ以上）、ＬＶＤＳ信号ラインにコモンモードノイズが重畳した場合には、ＬＶＤＳ信号ラインがアンテナとして機能して、有害レベルのＥＭＩ（Electro Magnetic Interference ）ノイズが放射されることになる。

そこで、本実施例では、ＬＶＤＳ中継基板２７ａ，２７ｂにおいて、各ＬＶＤＳ信号ラインにコモンモードチョークコイルＣＨ（図９）を配置することで、ＥＭＩ対策を図っている。また、遊技球を使用する関係から、静電気放電（ＥＳＤ：Electro-Static Discharge）も懸念されるので、ＥＳＤ保護デバイスをＬＶＤＳ中継基板２７ａ，２７ｂに配置して、電子素子の保護と、ＥＭＩノイズの発生を最小限に抑制している。なお、これらの点は、図９〜図１１に基づいて、更に後述する。

図２（ａ）に戻って説明を続けると、一対の表示装置ＤＳ１ａ，ＤＳ１ｂの右側には、普通図柄表示部１８が設けられており、当り抽選に関わる普通図柄が変動表示されるようになっている。

また、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、及びゲート１７が配設されている。これらの入賞口１５〜１７は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５ａに入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５ａか第２図柄始動口１５ｂに遊技球が入賞すると、表示装置ＤＳ１ａ，ＤＳ１ｂにおいて、特別図柄の変動動作が開始されるよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１８の普通図柄が所定態様で停止した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

なお、普通図柄表示部１８では、ゲート１７を通過した遊技球が検出されると、所定時間だけ普通図柄が変動し、遊技球のゲート１７の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄の変動動作が開始され、その後、所定の特別図柄（大当り第１図柄）が整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の特別図柄（大当り第２図柄）が整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄の変動後の停止図柄が特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図４は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図５はその一部を詳細に図示したものである。

図４に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいて各種の演出動作を統一的に実行する演出制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６と、を中心に構成されている。

主制御基板２１と払出制御基板２５には、各々、８ビットＣＰＵを内蔵したワンチップマイコンが配置され、各々の制御動作を実行している。また、演出制御基板２３には、内蔵ＣＰＵ回路５４とＶＤＰ回路５６とを内蔵した複合チップ５０が配置され、内蔵ＣＰＵ回路５４のＣＰＵ６０が、ランプ演出、音声演出、画像演出、及び役物演出を含んだ演出動作を統一的に制御している。

本明細書では、これらの制御基板２１，２３，２５と、その関連基板に搭載された回路によって実現される動作を機能的に総称して、主制御部２１、演出制御部２３、及び払出制御部２５と言うことがある。なお、主制御部２１に対して、演出制御部２３、及び払出制御部２５の全部又は一部がサブ制御部となる。

図４に示す通り、演出制御基板２３には、上記した統一的な演出動作を制御する制御プログラムを記憶するプログラムメモリ５３と、画像演出の素材データを記憶するＣＧＲＯＭ５３と、ＣＰＵ６０が作業領域として使用するＤＲＡＭ５２などが配置されている。

図示の通り、演出制御基板２３には、主制御基板２１が出力した制御コマンドＣＭＤを転送する演出ＩＦ基板２２と、ＶＤＰ回路５６が出力したＬＶＤＳ信号を表示装置ＤＳ１ａ，ＤＳ１ｂに向けて転送する液晶ＩＦ基板２４と、が配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて一体化されている。

そして、ＶＤＰ回路５６が出力する二系統のＬＶＤＳ信号は、液晶ＩＦ基板２４を経由してＬＶＤＳ中継基板２７ａ，２７ｂに伝送され、そこで再生成された実質的に同一のＬＶＤＳ信号が、表示装置ＤＳ１ａ，ＤＳ１ｂに伝送されている。

図５や図９に示す通り、表示装置ＤＳ１ａ，ＤＳ１ｂには、ＬＶＤＳ信号をDe-serialize処理する変換回路が内蔵されており、各８ビット長のＲＧＢ信号と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、イネーブル信号ＤＥ、ドットクロックに基づいて表示画面が構築される。実施例の場合、各表示装置ＤＳ１ａ，ＤＳ１ｂは、８００×６００ピクセルであり、垂直同期信号が６０Ｈｚであるので、ピクセルクロックは、４０ＭＨｚ程度である。

なお、液晶ＩＦ基板２４には、現在時刻を計時可能な時計回路（リアルタイムクロック）ＲＴＣと、遊技実績情報を記憶するメモリ素子（Static Random Access Memory ）ＳＲＡＭが搭載されている。

一方、演出ＩＦ基板２２には、内蔵ＣＰＵ回路５４のＣＰＵ６０に制御されて、音声演出を実現する音声信号を再生する音声プロセッサ３７と、音声演出の基礎データを記憶する音声ＲＯＭ３８と、音声プロセッサ３７が出力する音声信号をＤ級増幅するデジタルアンプ３９と、が配置されている。

図示の通り、演出ＩＦ基板２２には、ランプ駆動基板２８と、モータ駆動基板２９が接続されており、内蔵ＣＰＵ回路５４のＣＰＵ６０の制御に基づき、ランプ演出と、モータ演出（役物演出）と、が実現されるようになっている。

本実施例のモータ駆動基板２９には、複数の演出モータＭｉや駆動モータＭＯＬ，ＭＯＲが直列的に接続されており、駆動モータＭＯＬ，ＭＯＲは、表示装置ＤＳ１ａ，ＤＳ１ｂの昇降移動を実現している（図３参照）。なお、各モータには、各々、原点センサが配置されており、各原点センサの出力であるセンサ信号ＳＮｉは、モータ駆動基板２９を経由して、ＣＰＵ６０が取得するよう構成されている。

ところで、このパチンコ機ＧＭは、図４の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図４の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２５と、発射制御基板２６と、枠中継基板３４と、ランプ駆動基板３５と、モータ駆動基板３６と、モータの原点センサ信号や、その他のボタン信号を受けるシフトレジスタを有するセンサ＆スイッチ基板ＢＤと、が含まれており、これらの回路基板が、前枠３の適所に各々固定されている。

一方、遊技盤５の背面には、主制御基板２１、演出制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３１に接続され、接続コネクタＣ３を通して、電源中継基板３２に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３１は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３２は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出ＩＦ基板２２に出力している。そして、演出ＩＦ基板２２は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２３に出力している。

一方、払出制御基板２５は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２３の内蔵ＣＰＵ回路５４は、その他の回路素子やＶＤＰ５６を含む内部回路と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２５には、供給されておらず、各々の回路基板２１，２５のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２５のＣＰＵが異常リセットされるおそれはない。

なお、演出制御部２３は、主制御部２１からの制御コマンドＣＭＤに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

主制御部２１や払出制御部２５に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２５のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２５のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２５のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２５は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２５のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図４に示す通り、主制御部２１は、主基板中継基板３１を経由して、払出制御部２５に制御コマンドＣＭＤ’を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。

また、主制御部２１は、遊技盤中継基板３０を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１７に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。

先に説明した通り、演出ＩＦ基板２２と演出制御基板２３と液晶ＩＦ基板２４とはコネクタ連結によって一体化されており、演出制御部２３は、電源中継基板３２を経由して、電源基板２０から各レベルの直流電圧と、システムリセット信号ＳＹＳを受けている。

図５に示す通り、演出制御基板２３の内蔵ＣＰＵ回路５４は、演出ＩＦ基板２２の入力バッファ４０を経由して、システムリセット信号ＳＹＳと、その他の信号とを受けている。具体的には、内蔵ＣＰＵ回路５４のパラレルポート（ＰＩＯ）６２は、入力バッファ４０を経由して、制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。

そして、演出制御部２３の内蔵ＣＰＵ回路５４は、制御コマンドＣＭＤに基づいて演出動作を実行している。具体的には、内蔵ＣＰＵ回路５４のシリアルポー（ＳＩＯ）６１は、ランプ駆動基板２８，３５に搭載されたドライバＩＣに対して、クロック信号ＣＫに同期して、ランプ駆動信号ＳＤＡＴＡをシリアル伝送することで、多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドＣＭＤに基づくランプ演出を実現している。

同様に、内蔵ＣＰＵ回路５４のシリアルポート６１は、モータ駆動基板２９，３６に搭載されたドライバＩＣに対して、クロック信号ＣＫに同期して、モータ駆動信号ＳＤＡＴＡをシリアル伝送することで、制御コマンドＣＭＤに基づく役物演出を実現している。

図５に示す通り、本実施例では、シリアルポート６１の５チャンネル（ＣＨ０〜ＣＨ４）によって、五系統のシリアル回線（ＣＫ０〜ＣＫ４参照）を実現しており、出力バッファ４３を経由して、モータ駆動基板３６とランプ駆動基板３５に対して、クロック信号ＣＫ０と、駆動信号ＳＤＡＴＡ０と、が伝送されている。なお、駆動信号ＳＤＡＴＡ０は、ランプ駆動信号とモータ駆動信号を連結したシリアル信号である。

そして、一連のシリアル信号ＳＤＡＴＡ０がクロック信号ＣＫ０に同期してシリアル伝送された後、パラレルポート６２からラッチ信号ＬＴ０が出力され、これが出力バッファ４３を経由して、全てのドライバＩＣに一斉に伝送されることで、各ドライバＩＣは、自らに伝送されたシリアル信号ＳＤＡＴＡ０を取得することになる。

また、出力バッファ４３を経由して、モータ＆スイッチ基板ＢＤに対して、クロック信号ＣＫ１が伝送されており、センサ＆スイッチ基板ＢＤのシフトレジスタ（不図示）で取得されたセンサ信号やスイッチ信号が、クロック信号ＣＫ１に同期してシリアル伝送され、このシリアル信号ＳＤＡＴＡ１が入力バッファ４１を経由して、シリアルポート６１に伝送されるようになっている。

なお、一連のシリアル伝送に先行して、パラレルポート６２からモータ＆スイッチ基板ＢＤに対して、ラッチ信号ＬＴ１が出力されるよう構成されており、このラッチ信号ＬＴ１に同期して、センサ＆スイッチ基板ＢＤのシフトレジスタは、センサ信号やスイッチ信号をシリアル変換する。

以上の点は、ランプ駆動基板２８や、モータ駆動基板２９についても同様である。すなわち、シリアルポート６１は、出力バッファ４４を経由して、ランプ駆動基板２８に対して、クロック信号ＣＫ２と、駆動信号ＳＤＡＴＡ２とを伝送してランプ演出を実現している。なお、一連のシリアル伝送された後には、パラレルポート６２からラッチ信号ＬＴ２がされる。

一方、シリアルポート６１は、出力バッファ４５を経由して、モータ駆動基板２９に対して、クロック信号ＣＫ３と、駆動信号ＳＤＡＴＡ３と、を伝送して、必要な役物演出を実現している。この場合も、一連のシリアル伝送された後には、パラレルポート６２からラッチ信号ＬＴ３がされる。

モータ駆動基板２９は、ラッチ信号ＬＴ３に基づいて、モータ駆動信号を更新し、演出モータＭ１〜Ｍｉや、駆動モータＭＯＬ，ＭＯＲを駆動している。先に説明した通り、各モータＭ１〜Ｍｉ，ＭＯＬ，ＭＯＲには、各々、原点センサが配置されており、各原点センサのセンサ信号ＳＮｉは、モータ駆動基板２９に配置されたシフトレジスタのパラレル入力端子に伝送されるよう構成されている。

この構成に対応して、パラレルポート６２が、出力バッファ４５を経由して、モータ駆動基板２９のシフトレジスタに対して、ラッチ信号ＬＴ４を出力した後、シリアルポート６１は、出力バッファ４５を経由して、モータ駆動基板２９のシフトレジスタに対して、クロック信号ＣＫ４を伝送している。

ラッチ信号ＬＴ４に同期してシリアル変換されたセンサ信号ＳＮｉは、クロック信号ＣＫ４に同期してシリアル伝送され、このシリアル信号ＳＤＡＴＡ４は、入力バッファ４２を経由して、シリアルポート６１に伝送され、ＣＰＵ６０に取得される。

続いて、演出制御部２３について図６〜図８を参照しつつ詳細に説明する。先ず、図６（ａ）は、演出制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、内蔵ＣＰＵ回路５４とＶＤＰ回路５６とが内蔵されている。そして、内蔵ＣＰＵ回路５４とＶＤＰ回路５６とは、互いの送受信データを中継するＣＰＵＩＦ回路５５を通して接続されると共に、ＶＤＰ回路５６から内蔵ＣＰＵ回路５４に対して、Ｖブランク割込み信号（ＶＢＬＡＮＫ）が供給されるようになっている。

ここで、Ｖブランク割り込み信号は、表示装置ＤＳ１ａの垂直同期信号に対応するもので、表示装置ＤＳ１ａの一フレーム分の画像データの出力が完了したタイミングを１／６０秒毎に規定している。この実施例では、３つの表示回路７４Ａ／７４Ｂ／７４Ｃのうち、表示回路７４Ａ／７４Ｂが定常的に機能するが、表示回路７４Ｂと表示回路７４Ａは、同一構成であって、且つ、同期して動作するので、垂直同期信号（Ｖブランク割り込み信号）は、事実上、表示回路７４Ａ／７４Ｂの出力動作が終わったことを意味する。

Ｖブランク割り込みに基づくシーケンス動作については後述するが、ＣＰＵＩＦ回路５５には、図６に示す通り、制御プログラムや、必要な制御データを不揮発的に記憶する制御メモリ（PROGRAM_ROM ）５１と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、内蔵ＣＰＵ回路５４からアクセス可能に構成されている。

内蔵ＣＰＵ回路５４は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５１の制御プログラムに基づき画像演出やその他の演出動作を統括的に制御するＣＰＵ６０と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用されるＲＡＭ５９と、ＣＰＵを経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６３と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアルポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレルポート（ＰＩＯ）６２と、を有して構成されている。

先に説明した通り、シリアルポート６１の４チャンネル（ＣＨ０〜ＣＨ４）が、モータ駆動データのシリアル伝送（ＣＨ０，ＣＨ２）、ランプ駆動データのシリアル伝送（ＣＨ４）、及び、センサ信号のシリアル受信（ＣＨ１，ＣＨ４）に使用される。

なお、本明細書では、便宜上、シリアルポート６１、及び、パラレルポート６２との表現を使用するが、演出制御部２３において、シリアルポート６１、及び、パラレルポート６２には、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。

パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出制御基板２２）に接続されている。そして、図５に関して説明した通り、ＣＰＵ６０は、入力回路６４ｐ及びパラレル入力ポートＰｉを経由して、主制御部２１が出力する制御コマンドＣＭＤと割込み信号ＳＴＢを受信する。

次に、ＶＤＰ回路５６について説明すると、ＶＤＰ回路５６には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５３と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５２と、一対の表示装置ＤＳ１ａ，ＤＳ１ｂとが接続されている。図示の通り、表示装置ＤＳ１ａ，ＤＳ１ｂは、ＬＶＤＳ中継基板２７ａ，２７ｂを経由して、ＬＶＤＳ信号ＬＶＤＳ１，ＬＶＤＳ２を受けている。

この実施例では、ＣＧＲＯＭ５３は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。

なお、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較するとアクセス速度に劣り、アクセス速度は、内蔵ＶＲＡＭ７１＞外付けＤＲＡＭ５２＞ＣＧＲＯＭ５３の順番に遅くなる。但し、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５２に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現することができる。

ＶＤＰ回路５６は、詳細には、ＶＤＰの動作を規定する各種の動作パラメータが設定されるレジスタ群７０と、各表示装置ＤＳ１ａ，ＤＳ１ｂに表示すべき画像データの生成時に使用される４８Ｍバイト程度のＶＲＡＭ（Video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路７２と、プリロード動作を実行するプリローダ７３と、ＶＲＡＭ７１の画像データを読み出して、適宜な画像処理を並列的に実行する３系統（Ａ／Ｂ／Ｃ）の表示回路７４と、ＣＧＲＯＭ５３から読み出した圧縮データをデコードするグラフィックスデコーダ７５と、デコード後の静止画データや動画データを適宜に組み合わせて各表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、シリアルデータ送受信可能なＳＭＣ部７８と、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換する２系統のＬＶＤＳ部８０ａ，８０ｂと、出力選択部７９が出力する画像データをデジタルＲＧＢ信号のままパラレル出力するデジタルＲＧＢ部８０ｃと、ＣＰＵＩＦ回路５５とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５３からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５２とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。

特に限定されないが、この実施例では、３系統（Ａ／Ｂ／Ｃ）の表示回路７４のうち、表示回路７４Ａが第１のＬＶＤＳ部８０ａに対応し、表示回路７４Ｂが第２のＬＶＤＳ部８１ｂに対応し、表示回路７４ＣがデジタルＲＧＢ部８０ｃに対応している。そして、第１のＬＶＤＳ信号ＬＶＤＳ１と、第２のＬＶＤＳ信号ＬＶＤＳ２は、各々、ＬＶＤＳ中継基板２７ａ，２７ｂを経由して、表示装置ＤＳ１ａ，ＤＳ１ｂに伝送される。なお、第３の表示装置を配置する場合には、表示回路７４ＣとデジタルＲＧＢ部８０ｃが活用されるが（図１４（ｃ）参照）、図６に示す実施例では、これらを使用していない。

図６（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、レジスタ群７０、ＣＧＲＯＭ５３、ＤＲＡＭ５２、及びＶＲＡＭ７１との関係が図示され、特に、レジスタ群７０については、その一部が具体的に記載されている。図示の通り、ＣＧＲＯＭ５３とＣＧバスＩＦ部８２は、シリアル回線で接続されており、アドレス情報Ｔｘの送信に対応して、ＣＧＲＯＭ５３がシーケンシャルアクセスされ、一群のＣＧデータ（圧縮データ）Ｒｘが、順次読み出されるようになっている。

ＣＧＲＯＭ５３から読み出されたＣＧデータは、プリローダ７３を機能させない本実施例では、ＣＧバスＩＦ部８２→ＶＲＡＭＩＦ部８４を経由して、ＶＲＡＭ７１に格納されるが、図７のタイミングＴ１＋δの矢印は、この読出し動作を示している。図７に示す通り、ＶＲＡＭ７１には、グラフィックスデコーダ７５の作業領域として、静止画デコード領域と動画デコード領域とが確保されており、ＣＧデータの種別に応じた位置に、ＣＧデータが圧縮状態のまま格納される。また、図７や図８に示す通り、ＶＲＡＭ７１には、デコード後の一フレーム分の画像データを配置するフレームバッファＦＢ領域も確保されている。

一方、プリローダ７３を機能させる場合では、ＣＧデータは、デコード処理に必要なタイミングに先行して、ＣＧバスＩＦ部８２→ＤＲＡＭＩＦ部８３を経由して、ＤＲＡＭ５２のプリロード領域に格納され、その後の必要なタイミングでランダムアクセスされて、ＶＲＡＭ７１に転送される。但し、プリローダ７３を機能させるか否かに拘らず、ＶＲＡＭ７１の静止画デコード領域や動画デコード領域に格納されたＣＧデータは、グラフィックスデコーダ７５によってデコードされた後、描画回路７６によって、ＶＲＡＭ７１のフレームバッファＦＢ領域の適所に展開される。なお、図７のタイミングＴ１＋δ’の矢印は、この動作を示している。

図６（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体（リソース）が含まれる。同様に、転送先ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体が含まれる。また、データ転送回路７２は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストＤＬを、描画回路７６（必要時にはプリローダ７３）に送信する動作も担当している。

プリローダ７３は、データ転送回路７２によって送信されたディスプレイリストＤＬを解釈して、その中で参照しているＣＧＲＯＭ５３上のＣＧデータを、予め指定されているＤＲＡＭ５２のプリロード領域に転送する回路である。また、このとき、プリローダ７３は、ＣＧデータの参照先を、転送後のアドレスに書換えたディスプレイリストＤＬを出力する。そして、書換えたディスプレイリストＤＬは、データ転送回路７２によって描画回路７６に送信される。

但し、この実施例では、プリローダ７３を使用していない。一方、プリローダ７３を使用する場合には、プリローダレジスタ（図６（ｂ）参照）への設定値に基づき、外付けＤＲＡＭ５２に、十分な記憶領域のプリロード領域を設定している。そして、この場合には、プリロード領域として設定された記憶領域を使い切らない限り、プリロードされた圧縮データは、その後の圧縮データによって上書き消去されることなく維持される。そのため、プリロード処理を使用する第２実施例では、必要な圧縮データが、プリロード領域に存在しない場合に限り、ＣＧＲＯＭ５３をアクセスすることになる。なお、プリロード領域に十分な記憶領域が確保されているので、複数フレーム分のＣＧデータを一気にプリロードしても何も問題が生じない。

描画回路７６は、データ転送回路７２によって、内蔵ＲＡＭ５９から外付けＤＲＡＭ５２に転送されたディスプレイリストＤＬ（図７のタイミングＴ１’参照）の描画コマンドを順番に解析して、グラフィックスデコーダ７５や、ジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファＦＢに、表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像を描画する回路である。

すなわち、描画回路７６は、ディスプレイリストＤＬの描画コマンドを解析するDisplaylist Analyzer（以下、ＤＬアナライザという）と、頂点の座標変換や照明演算を実行するGeometry Pipeline と、トライアングル描画時のソースアドレスとデスティネーションアドレスを生成するTriangle Rasterizer と、テクスチャをサンプリングし、バイリニアフィルタリングを実行するTexture Sampler と、画素間演算用のフレームバッファとＺバッファを取得するFramebuffer Sampler と、αブレンドなどの処理を施して、フレームバッファＦＢに書き込む画素データを生成するPixel Generator などを含んで構成されている。

ここで、ディスプレイリストＤＬは、描画する順番に記載された一群の描画コマンドで構成されており、一フレームのどの位置に、どのような画像を描画するかを規定するコマンドも含まれ、描画すべき画像のＣＧＲＯＭなどの記憶位置（ソースアドレス）も特定されている。そして、描画回路７６のＤＬアナライザは、このようなディスプレイリストＤＬを解釈して、他のGeometry Pipeline 、Triangle Rasterizer 、Texture Sampler 、Framebuffer Sampler 、Pixel Generator と協働して、内蔵ＶＲＡＭ７１に確保されたフレームバッファＦＢに、表示装置ＤＳ１ａ，ＤＳ１ｂの各一フレーム分の画像データを生成している（図８参照）。

なお、本実施例のディスプレイリストＤＬは、表示装置ＤＳ１ａ用の描画コマンド群と、表示装置ＤＳ１ｂ用の描画コマンド群とに大別される。

図８に示す通り、本実施例のフレームバッファＦＢは、表示回路７４Ａ／７４Ｂ／７４Ｃに対応して、三区分（ＦＢａ，ＦＢｂ，ＦＢｃ）されているが、各フレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）の描画位置は、ディスプレイリストＤＬに記載された所定の描画コマンドによって特定される。

フレームバッファＦＢａには、表示装置ＤＳ１ａの一フレーム分（８００×６００ピクセル）の画像データが配置され、フレームバッファＦＢｂには、表示装置ＤＳ１ｂの一フレーム分（８００×６００ピクセル）の画像データが配置される。

なお、本実施例では、表示回路７４Ｃを使用しないので、フレームバッファＦＢｃが機能することもない。そして、機能するフレームバッファＦＢ（ＦＢａ，ＦＢｂ）は、何れも、描画領域と表示領域に機能的に区分されたダブルバッファであり、２つの領域（領域０と領域１）を、交互に用途を切り換えて使用している。すなわち、描画回路７６が、２つの領域の何れか一方の領域に、画像データが書込んでいるとき、表示回路７４は、他方の領域の画像データを読み出して出力している。

特に限定されるものではないが、本実施例では、表示装置ＤＳ１ａ，ＤＳ１ｂの一フレームは、最大状態では、３種類又はそれ以上の画像（動画と静止画）で構成されている。すなわち、表示装置ＤＳ１ａ，ＤＳ１ｂでは、最大状態では、一又は複数の動画が再生される一方で、これに重ねて時間的に変化する静止画が背景画に重ねて表示されるよう構成されている。

静止画の基本形状は、スプライト画像として予めＣＧＲＯＭ５３に記憶されており、この基本形状を、適宜に拡大／縮小／回転／変形させると共に、配置位置を変更させることで、時間的な変化を実現している。一方、動画は、所定時間、滑らかに変化するいわゆるムービーであって、複数枚のフレームが、ＭＰＥＧ符号化方式などの動画圧縮手法で圧縮されてＣＧＲＯＭ５３に記憶されている。

特に限定されないが、本実施例の動画は、ＩフレームとＰフレームとで構成されたＩＰストリーム動画である。ここで、Ｐフレームとは、過去フレームから予測したデータとの差分をエンコードするＰピクチャ（Predictive Picture）で構成されたフレームを意味し、圧縮率が高いものの、順次再生が必須となる。一方、Ｉフレームとは、他のフレームに依存することなく、単独でエンコード可能なＩピクチャ（Intra Picture ）で構成されたフレームを意味する。

このような構成に対応して、グラフィックスデコーダ７５は、静止画デコーダと動画デコーダに区分され、所定の圧縮アルゴリズムでエンコード（圧縮）された静止画と動画を、各々に対応する伸張アルゴリズムでデコード（伸張）している。例えば、静止画は、１枚の静止画を構成する画像データ毎に所定のアルゴリズムで圧縮され、ＩＰストリーム動画のＰフレームは、一連の動画を実現する複数枚の静止画データが、フレーム間のデータ差分値などに基づいて圧縮されている。

次に、表示回路７４は、フレームバッファＦＢの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図８参照）。図８に示す通り、表示回路７４での画像処理には、スケーラが機能してフレーム画像を拡大／縮小するスケーリング処理と、微妙なカラー補正処理と、画像全体の量子化誤差が最小化するディザリング処理と、が含まれている。なお、スケーリング処理には、縦長縮小された動画データ（縦長縮小データ）について、動画デコード後のフレームデータの拡大処理が含まれている。

図８に示す通り、上記の動作を並列的に実行する３系統の表示回路７４Ａ／７４Ｂ／７４Ｃが設けられており、各表示回路７４Ａ／７４Ｂ／７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理が実行可能に構成されている。そして、これらの画像処理を経たでデジタルＲＧＢデータ（合計２４ビット）が、水平同期信号ＨＳＹＮＣや垂直同期信号ＶＳＹＮＣと共に、出力選択回路７９に向けて出力される。

出力選択部７９は、表示回路７４Ａの出力信号をＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号をＬＶＤＳ部８０ｂに伝送している。そして、先に説明した通り、ＬＶＤＳ部８０ａとＬＶＤＳ部８０ｂは、画像データ（合計２４ビットのデジタルＲＧＢデータ）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えた全五対の差動信号ＬＶＤＳ１，ＬＶＤＳ２を、ＬＶＤＳ中継基板２７ａ，２７ｂに出力している。

次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントローラである。但し、本実施例ではシリアルポート（ＳＩＯ）６１を使用するので、ＳＭＣ部７８を使用していない。

上記したＶＤＰ回路５６の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、ＣＰＵ６０が、レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５６の実行状態は、レジスタ群７０の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。レジスタ群７０は、ＣＰＵ６０のメモリマップ上、１Ｍバイト程度のメモリ空間（０〜ＦＦＦＦＦＨ）にマッピングされた多数のレジスタを意味し、ＣＰＵ６０は、ＣＰＵＩＦ部８１を経由して動作パラメータのＷＲＩＴＥ（設定）動作と、動作ステイタス値のＲＥＡＤ動作を実行するようになっている（図６（ｂ）参照）。

レジスタ群７０には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、ＣＰＵ６０とＶＤＰ回路５６の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５のエラー発生などを含む実行状況を特定可能な「ＧＤＥＣレジスタ」と、描画コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、三区分された表示回路Ａ／Ｂ／Ｃの各動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」とが含まれており、これらの制御レジスタは、各々複数バイト長で構成されている。

より詳細には、「プリローダレジスタ」には、(1) プリロード領域をＤＲＡＭ５２に設定するか、ＶＲＡＭ８４に設定するかの設定、(2) プリロード領域の先頭アドレス、(3) プリロードデータ領域を、何フレーム分使用するかの設定、(4) 一フレーム当たりのデータサイズなどが設定される。また、「データ転送レジスタ」には、データ転送元やデータ転送先が設定され、「表示レジスタ」には、表示回路Ａ／Ｂ／Ｃに対応して、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃの開始位置及びバッファサイズや、各フレームバッファＦＢａ／ＦＢｂ／ＦＢｃにおいて、時間的に切り換わる描画領域と表示領域の切換指示や、スケーラの縦横拡大率などが設定される。また、「描画レジスタ」「プリローダレジスタ」「データ転送レジスタ」には、描画動作、プリロード動作、データ転送動作について、各動作の実行開始が指示される。

何れにしても、ＣＰＵ６０が、レジスタ群７０の何れかに適宜な設定値を書込むことで、ＶＤＰ回路５６の内部動作が実現される。したがって、ＣＰＵ６０は、適宜な時間間隔で更新するディスプレイリストＤＬと、上記したレジスタ群７０を構成するレジスタへの設定値に基づいて、ディスプレイリストＤＬに基づく画像演出を実現することになる。

続いて、図９〜図１１に基づいて、ＬＶＤＳ中継基板２７ａ，２７ｂについて説明する。なお、２つのＬＶＤＳ中継基板２７ａ，２７ｂは、回路構成及び回路動作が全く同一であるので、以下では、専ら、ＬＶＤＳ中継基板２７ａについて説明する。

図９に示す通り、ＶＤＰ回路５６（ＬＶＤＳ部８０）と、ＬＶＤＳ中継基板２７は、５対の差動信号ライン（ＬＩＮＥ１〜ＬＩＮＥ４＋ＣＬＫ）で接続されており、また、ＬＶＤＳ中継基板２７と表示装置ＤＳ１も、５対の差動信号ラインで接続されている。

そして、表示装置ＤＳ１には、De-Serialize動作を実行するＲＧＢ変換部が内蔵されており、５対の差動信号ラインで伝送されたシリアル信号から、ＲＧＢ信号、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＳＹＣ、及びデータイネーブル信号ＤＥなどを復元して、表示画面を構築している。

ＬＶＤＳ中継基板２７ａには、図１０（ａ）に内部構成を示す分配器（Repeater）８５が配置されている。なお、図８では、作図上の都合により、差動信号ラインＬＩＮＥ３と、分配器のＬＶＤＳ入力部ＲＣ１及びＬＶＤＳ出力部ＴＣ１などの記載を省略しているが、他の部分と同一に構成されている。

図１０（ａ）に示す通り、実施例の分配器８５は、電源電圧３．３Ｖで動作しており、１ｓｔＬｉｎｋ部と２ｎｄＬｉｎｋ部に区分されて、各々、ＬＶＤＳ受信部Ｒｘと、ＬＶＤＳ送信部Ｔｘを有して構成されている。なお、各部は、電源電圧３．３ＶをリニアレギュレータＬＤＯ（Low Dropout ）で安定的に降下させた低電圧で機能している。

特に限定されないが、本実施例では、１ｓｔＬｉｎｋ部だけを使用しており、そのＬＶＤＳ受信部Ｒｘには、ＶＤＰ回路５６のＬＶＤＳ部８０ａ／８０ｂから、図１１（ａ）に示すＬＤＶＳ信号ＬＶＤＳ１／ＬＶＤＳ２が供給されている（図１０（ｂ）参照）。図１１（ａ）に示す通り、ＬＶＤＳ信号は、ピクセルクロックに対応するＬＶＤＳクロックＣＬＫ、及び、ＬＩＮＥ１〜ＬＩＮＥ４と表記した５対の差動信号ラインで伝送されており、それぞれ、ＬＶＤＳ受信部ＲｘのＲＣＬＫ１端子、及び、ＲＡ１〜ＲＤ１端子に供給されている。

本実施例の場合、ＶＤＰ回路５６が生成するＲＧＢ信号は、各８ビット長であるので（各ピクセル２５６階調）、ＬＶＤＳクロックＣＬＫの一サイクル（本実施例では１／４０μＳ程度）において、ＬＶＤＳ部８０ａは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、ＤＡＴＡイネーブル信号ＤＥ、及び、リザーブ信号ＲＳを、ＲＧＢ信号２４ビットに加えた合計２８ビットを出力することになる。

ここで、ＤＡＴＡイネーブル信号ＤＥは、ＲＧＢ信号が有効（描画タイミング）か否か、つまり、水平帰線期間や垂直帰線期間か否かを示す信号であり、リザーブ信号ＲＳは、本実施例では、活用されないダミー信号である。

これら２８ビットを含んだ五対の差動信号は、ＬＶＤＳ受信部ＲｘのＲＣＬＫ１端子、及び、ＲＡ１〜ＲＤ１端子に供給されるが、図１１（ｂ）に示す通り、ＲＥ１端子は不使用となっている。すなわち、この分配器８５では、各１０ビット長（各ピクセル１０２４階調）のＲＧＢ信号を伝送可能であるが、その下位２ビットを削除した上位８ビットだけを扱っている。

これら合計２８ビットデータは、ＬＶＤＳ受信部Ｒｘにおいて、De-serialize処理されて、ＬＶＤＳクロックＣＬＫの一サイクル毎に、ＨＳＹＮＣ信号１ビット、ＶＳＹＮＣ信号１ビット、ＤＥ信号１ビット、Ｒ信号８ビット、Ｇ信号８ビット、及び、Ｂ信号８ビットに復元される。

そして、復元されたＲＧＢ信号その他は、この実施例では、Inter-Link Multiplex & De-Multiple部を、そのまま通過して、ＬＶＤＳ送信部Ｔｘに供給される（図１０（ｂ）参照）。そして、ＬＶＤＳ送信部Ｔｘでは、Serialize 処理によって、再度、ＬＶＤＳ信号を生成して、５対の差動信号ラインに出力している。

図１１（ｃ）は、この関係を図示したものであり、再生成されたＬＶＤＳ信号が、ＴＣＬＫ１端子、及び、ＴＡ１〜ＴＤ１端子から出力される状態が示されている。なお、ＴＥ１端子は、ＲＥ１端子と同様に開放状態である。

このように、実施例の分配器８５は、単なるバッファ回路のように、信号減衰を復活させるだけでなく、ＬＶＤＳ中継基板２７ａの位置において、敢えて、ＨＳＹＮＣ信号、ＶＳＹＮＣ信号、ＤＥ信号、Ｒ信号８ビット、Ｇ信号８ビット、及びＢ信号８ビットを敢えて復元させ、再度、ＬＶＤＳ信号を再生成している。

先に説明した通り、ＶＤＰ回路５６とＬＶＤＳ中継基板２７ａとの伝送距離は、ＬＶＤＳ信号の正常伝送が実験的に担保される距離に制限されているので、表示装置ＤＳ１ａから評価すると、ＬＶＤＳ中継基板２７ａの位置にＶＤＰ回路５６が存在すると実質的に同一となる。

そして、ＬＶＤＳ中継基板２７ａと表示装置ＤＳ１ａとの伝送距離も、ＬＶＤＳ信号の正常伝送が実験的に担保される距離に制限されているので、表示装置の表示トラブルが解消される。正常伝送が担保される距離は、遊技機の内部構成や遊技ホールの環境にも左右されるが、典型的には、１ｍ以内、好ましくは、８０ｃｍ以内、より好ましくは、６０ｃｍ以内であり、ＬＶＤＳ中継基板２７ａを設けることで、ＬＶＤＳ伝送ラインの全長が２ｍ〜１．２ｍ程度まで可能となる。

以上、Inter-Link Multiplex & De-Multiple部を機能させない実施例について説明したが、Inter-Link Multiplex & De-Multiple部を機能させることで、１ｓｔＬｉｎｋ部のＬＶＤＳ受信部Ｒｘに供給されるＬＶＤＳ信号をストライプ分割して、ピクセルクロック周波数（例えば８０ＭＨｚ）が１／２に降下された分割ＬＶＤＳ信号を、１ｓｔＬｉｎｋ部と、２ｎｄＬｉｎｋ部のＬＶＤＳ送信部Ｔｘ，Ｔｘから出力させることもできる（図１０（ｃ）のSingle In / Dual OUT）。

このような構成は、図１４（ｂ）に示す実施例で採用されるが、単一のＬＶＤＳ中継基板２７で足りると共に、そこに配置する分配器８５が１個で足りることになる。ここで、ストライプ分割とは、表示画面の水平方向に隣接する左右ピクセルについて、一方ピクセルのＲＧＢ画像データを１ｓｔＬｉｎｋ部から出力させ、他方ピクセルのＲＧＢ画像データを２ｎｄＬｉｎｋ部から出力させる動作を意味する。

また、Inter-Link Multiplex & De-Multiple部を機能させることで、１ｓｔＬｉｎｋ部と、２ｎｄＬｉｎｋ部の各ＬＶＤＳ受信部Ｒｘ，Ｒｘに供給される一対のＬＶＤＳ信号をストライプ連結して、ピクセルクロック周波数が２倍にされた連結ＬＶＤＳ信号を１ｓｔＬｉｎｋ部のＬＶＤＳ送信部Ｔｘ，Ｔｘから出力させることもできる（図１０（ｄ）のDual In / Single OUT）。

ストライプ連結とは、１ｓｔＬｉｎｋ部の受信部で復元された１ピクセル分のＲＧＢ画像データと、同じタイミングで２ｎｄＬｉｎｋ部の受信部で復元された１ピクセル分のＲＧＢ画像データとを、互いに隣接させて左右ピクセルを生成して、１ｓｔＬｉｎｋ部から出力させる動作を意味する。

このような分配器８５の動作は、表示装置の近くまで、ドットクロックが比較的低い一対のＬＶＤＳ信号ＬＶＤＳ１，ＬＶＤＳ２を伝送し、ＬＶＤＳ中継基板２７の分配器８５で連結されたＬＶＤＳ信号を表示装置に供給する構成に好適である。

図９に戻って説明を続けると、図９に示す通り、ＬＶＤＳ中継基板２７には、上記した分配器８５に近接して、ＬＶＤＳ信号ラインの終端抵抗Ｒ（１００Ω程度）と、コモンモードチョークコイルＣＨと、放電吸収素子ＥＳＤとが配置されている。

ここで、コモンモードチョークコイルＣＨとは、単一のコアに巻着した一対の導線の巻線方向が、逆方向となっているコイルを意味する。そのため一対の導線に同相の電流が流れた場合に、互いの磁束の向きが同一となり高いインダクタンスが生じることで、コモンモードノイズを効果的に抑制することができる。

ＬＶＤＳ信号ラインなどの差動信号ラインでは、コモンモードノイズなどの同相信号は、受信側で相殺されるので、受信素子に悪影響を与えないが、一方、伝送距離の長い差動信号ラインに大レベルのコモンモードノイズが流れると、差動信号ラインがアンテナとして機能して、高周波ノイズを発生して、表示装置その他の電子回路に悪影響を与えることになる。

かかる点を考慮して、本実施では、ＬＶＤＳ中継基板２７に搭載された分配器８５について、その入力側と出力側の全ての差動信号ラインに、コモンモードチョークコイルＣＨを配置するので、ＥＭＩ（Electro Magnetic Interference ）ノイズが効果的に抑制される。なお、本来のＬＤＶＳ信号は、ノーマルモード（ディファレンシャルモード）信号であるので、コア内部で磁束が相殺されるので、コモンモードチョークコイルＣＨは、インダクタとして機能しない。

また、分配器８５の入力側の全ての差動信号ラインには、放電吸収素子ＥＳＤが配置されている。放電吸収素子ＥＳＤは、静電気放電（Electro-Static Discharge）を素早く吸収する素子であれば、半導体ベース（ツェナーダイオード方式）であるか、バリスタタイプであるかを問わないが、本実施例では、セラミックを使用して、バリスタとは異なる電極間放電を実現している（電極間放電方式の素子）。

ここで、電極間放電方式の素子とは、内部電極を対向して絶縁状態で配置し、高電圧が印加されると、内部電極間で放電が生じる素子を意味する。このような素子を使用することで、ツェナーダイオード方式やバリスタタイプの素子より、端子間静電容量を小さくすることができ、また、繰り返し耐性にも優れた効果を発揮する。

この種の遊技機では、遊技球が巡回する関係から、高レベルの静電気が貯まる可能性があり、長いＬＶＤＳ信号ラインにおいて、静電気放電が生じることが懸念されるが、万一、静電気放電が生じても、放電吸収素子ＥＳＤが瞬間的にＯＮ動作して、放電エレルギーを直ちに吸収するので、分配器８５の破損や、ＥＭＩノイズの発生が防止される。

なお、遊技球などに帯電する静電気の電圧レベルは非常に高いが、一方、蓄積エネルギーそのものは低いので、放電吸収素子ＥＳＤの瞬間的なＯＮ動作によって、蓄積エネルギーを即座に消滅させることができる。また、ツェナーダイオード方式やバリスタタイプの素子より、端子間容量が低いので、伝送信号に対して悪影響を与えることはない。なお、図９では、放電吸収素子ＥＳＤを等価回路で示しているが、等価的な機能を示しているに過ぎず、ツェナーダイオードが内蔵されている訳ではない。

続いて、表示装置ＤＳ１ａ，ＤＳ１ｂを使用して実行される画像演出の制御動作について、図１２（ａ）〜図１２（ｄ）のフローチャートと、図８や図１３の動作説明図を参照しつつ説明する。これらの画像演出は、主制御部２１から制御コマンドＣＭＤを受ける演出制御部２３のＣＰＵ６０と、ＣＰＵ６０に指示されて機能するＶＤＰ回路５６と、によって実現される。そして、ＣＰＵ６０からＶＤＰ回路５６に対する指示は、レジスタ群７０に書込まれる動作パラメータによって特定される。

図１２に示す通り、画像演出動作は、ＣＰＵ６０によって所定時間毎に実行されるディスプレイリストＤＬの更新処理（図１２（ａ）〜図１２（ｂ））と、ＣＰＵ６０から受けるディスプレイリストＤＬに基づいて動作する描画回路７６、及び、表示回路７４の各シーケンス動作（図１２（ｃ）〜図１２（ｄ））と、によって実現される。なお、描画回路７６、及び、表示回路７４が、以下に説明するシーケンス動作を実現するよう、ＣＰＵ６０は、電源リセット時やその後の必要なタイミングで、必要な動作パラメータをレジスタ群７０に設定している。

以上を踏まえて説明すると、ＣＰＵ６０は、１／６０秒毎のＶブランク割込みで規定される一定時間δ（例えば１／３０秒）毎に、ディスプレイリストＤＬの更新処理を開始し（ＳＴ１）、描画回路７６、及び、表示回路７４のシーケンス動作を開始させている（ＳＴ２）。図６（ａ）に関して説明した通り、Ｖブランク割り込みは、表示回路７４Ａの出力動作が終わったことを意味するが、ステップＳＴ２の処理に基づき、描画回路７６と、表示回路７４Ａ，７４Ｂは、間欠的に、自らの動作を並列的に実行する（図１３参照）。

最初に、図１３を参照して、描画回路７６と表示回路７４のシーケンス動作について概略的に説明する。先ず、Ｔ１から始まる実行周期で、ＣＰＵ６３が生成したディスプレイリストＤＬは、Ｔ１＋δから始まる実行周期で、描画回路７６に解釈され、描画回路７６が生成した画像データが、フレームバッファＦＢａ，ＦＢｂに作成される。なお、ディスプレイリストＤＬには、２個の表示装置ＤＳ１ａ，ＤＳ１ｂの表示画面を特定する一連の描画コマンド列が２区分されて記載されている。

そして、この実施例では、フレームバッファＦＢａ，ＦＢｂには、描画回路７６によって、各々、８００×６００ピクセル分の画像データが展開されている。そして、これらの画像データが、Ｔ１＋２δから始まる実行周期で、表示回路７４Ａ，７４Ｂによって出力される。したがって、本実施例では、３回の実行周期を経て、画像演出についての一単位動作が完了することになる。

以上の関係は、図７（ａ）にも記載の通りであり、Ｔ１’のタイミングでＤＲＡＭ５２に転送されたディスプレイリストＤＬに基づき、Ｔ１＋δのタイミングで、ＣＧＲＯＭ５３のＣＧデータがＶＲＡＭ７１に読み出され（但し必要時に限る）、同じ実行周期で、フレームバッファＦＢａ，ＦＢｂに画像データが作成される（タイミングＴ１＋δ’）。そして、この画像データは、Ｔ１＋２δのタイミングで、図９に示す２系統の通信路（８０ａ／８０ｂ，２７ａ／２７ｂ）を通して、表示装置ＤＳ１ａ／ＤＳ１ｂに出力される。

以上、概略説明をしたので、続いて、図１２（ｂ）に基づいて、ステップＳＴ２の処理を具体的に説明する。ＣＰＵ６０は、表示回路７４Ａ，７４Ｂの表示領域を切換えるべく、各表示回路７４Ａ，７４Ｂに対応する所定の表示レジスタに、所定値を設定すると共に、表示動作の開始を指示する（ＳＴ１０〜ＳＴ１１）。

図７に示す通り、フレームバッファＦＢａ，ＦＢｂはダブルバッファ構造（０／１）になっており、その一方が、描画回路７６のアクセス対象となる描画領域であり、他方が、表示回路７４のアクセス対象となる表示領域である。そして、ステップＳＴ１０〜ＳＴ１１の処理によって、描画領域と表示領域が入れ替わることになり、それまでに描画回路７６がフレームバッファＦＢａ，ＦＢｂに生成した一フレーム分の画像データが、この実行周期で、表示回路７４Ａ，７４Ｂによって表示装置ＤＳ１ａ，ＤＳ１ｂに向けて出力されることになる。

なお、本実施例では、表示回路７４Ａ，７４Ｂの動作周期が１／６０秒に設定されているのに対して、ＣＰＵ６０の動作周期が１／３０秒であるので、表示回路７４Ａ，７４Ｂは、実際には、同一の画像データを２度出力して、同一フレームを連続して二回表示することになる。

表示回路７４についての上記の処理（ＳＴ１０〜ＳＴ１１）と共に、ＣＰＵ６０は、描画回路７６の動作を規定する所定の描画レジスタに、描画動作の動作開始を指示する（ＳＴ１２）。その結果、描画回路７６についても、１／３０秒毎に所定の動作を開始することになる。なお、描画回路７６や表示回路７４が実行すべき動作内容は、電源リセット時やその後の必要なタイミングで、ＣＰＵ６０によって、描画レジスタや表示レジスタに設定されることは先に説明した通りである。

図１２（ｂ）から図１２（ａ）に戻って説明を続けると、ＣＰＵ６０は、上記したステップＳＴ２の処理で、描画回路７６や表示回路７４のシーケンス動作を指示した後、画像演出シナリオに基づいて、次の一フレームについてのディスプレイリストＤＬを作成する。ここで、画像演出シナリオは、主制御部２１から受けた制御コマンドＣＭＤで特定される画像演出を具体化したものである。

すなわち、画像演出シナリオには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画（背景画像や予告画像を含む）について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。なお、動画演出とは言っても、表示装置の描画画像が、迅速かつ円滑に変化するだけであり、一定時間毎に、同一又は異なる次の画像データ（フレーム画像データ）を、表示装置に描画する点では静止画と同じである。

そして、ＣＰＵ６０は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１ａ，ＤＳ１ｂ，の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬを生成する。ディスプレイリストＤＬは、動画については、時間的に進行する動画のどの部分を表示するかを、ＣＧＲＯＭ５３の記憶位置を特定して規定し、スプライト画像などの静止画については、ＣＧＲＯＭ５３の何処に記憶されている画像を、表示装置のどの位置に、どのように描くかなどを規定している。

ディスプレイリストＤＬを構成する描画コマンド列が、２個の表示装置ＤＳ１ａ，ＤＳ１ｂに対応して２区分（ＤＬ＝ＤＬｉ１＋ＤＬｉ２）されているが、このようなディスプレイリストＤＬは、ＣＰＵ６０に指示されたデータ転送回路７２によって、内蔵ＲＡＭ５９から、外付けＤＲＡＭ５２に転送される（ＳＴ４）。図７のタイミングＴ１’の矢印は、この動作を図示したものである。なお、ＣＰＵ６０は、動作周期ごとに、各表示装置一フレームを特定する一のディスプレイリストＤＬを生成する必要はなく、複数タイミングでの表示内容を特定する複数のディスプレイリストＤＬ１，ＤＬ２・・・を、一の動作周期でまとめて生成しても良い。

また、図１３には、ＣＰＵ６０によるステップＳＴ１３の処理が、ＣＰＵ６３から描画回路７６へ向かう縦方向の矢印で示され、ＣＰＵ６０によるステップＳＴ１０〜ＳＴ１１の処理が、ＣＰＵ６３から表示回路７４Ａ，７４Ｂに向う縦方向の矢印で示されている。

続いて、図１２（ｃ）〜（ｄ）や図１３を参照しつつ、描画回路７６、グラフィックスデコーダ７５、及びジオメトリエンジン７７などが協働して実行する描画動作について確認的に説明する。図１３に示す通り、この描画動作は、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、書換え後のディスプレイリストＤＬ１に基づいて実行されるタイミングＴ１＋２δ以降の描画動作を説明する。

描画回路７６は、外付けＤＲＡＭ５２に記憶されているディスプレイリストのうち、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１に記載されている描画コマンドを順番に解析して（図１２（ｃ）のＳＳ２０）、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ７５やジオメトリエンジン７７を機能させる。

そして、グラフィックスデコーダ７５によってデコードされた静止画データや動画データは、各々、内蔵ＶＲＡＭ７１に確保されている静止画デコード領域や動画デコード領域に伸張展開される（ＳＳ２２〜ＳＳ２３）。次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、ＶＲＡＭ７１のフレームバッファＦＢ（ＦＢａ，ＦＢｂ）の所定位置に書込まれることで描画処理が実行される（ＳＳ２４）。なお、描画態様には、フレームバッファＦＢ（ＦＢａ，ＦＢｂ）における描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン７７が機能する。

なお、フレームバッファＦＢａ，ＦＢｂは、各々、描画領域と表示領域に区分されたダブルバッファ構造であるので、描画動作（ＳＳ２４）では、より正確には、フレームバッファＦＢａ，ＦＢｂの描画領域に画像データが書込まれることになる。

このようにして、全ての描画コマンドについての描画処理が終われば、間欠的に開始される次回の描画動作まで待機状態となる（ＳＳ２５）。なお、図７には、タイミングＴ１＋δ’において、フレームバッファＦＢ（ＦＢａ＋ＦＢｂ）に、必要な画像が描画されることが矢印で記載されている。

最後に、図１２（ｄ）に基づいて表示回路７４の動作を説明する。この表示動作も、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、図１３に示すタイミングＴ１＋２δ以降の表示動作を説明する。先に説明した通り、このタイミングでは、ディスプレイリストＤＬ１に基づく画像データ（Ａ１，Ｂ１）が、フレームバッファＦＢａ，ＦＢｂの描画領域に確保されている。そして、この描画領域は、タイミングＴ１＋２δ以降の表示動作では、表示領域として機能する。

図１２（ｄ）に示す通り、表示回路７４Ａ，７４Ｂは、各々に対応するフレームバッファＦＢａ，ＦＢｂの表示領域に格納されている画像データ（Ａ１，Ｂ１）を読み出して、出力選択部７９に出力する（ＳＳ３０）。ここで、フレームバッファＦＢａの画像データ（Ａ１）は、表示装置ＤＳ１ａの一フレームを特定する画像データであり、フレームバッファＦＢｂの画像データ（Ｂ１）は、表示装置ＤＳ１ｂの一フレームを特定する画像データである。

その後は、出力選択部７９の動作に基づき、表示回路７４Ａが出力するフレームバッファＦＢａの画像データ（Ａ１）が、ＬＶＤＳ部８０ａを経由してＬＶＤＳ信号ＬＶＤＳ１として出力され、表示回路７４Ｂが出力するフレームバッファＦＢｂの画像データ（Ｂ１）が、ＬＶＤＳ部８０ｂを経由してＬＶＤＳ信号ＬＶＤＳ２として出力される。

図９に示す通り、ＬＶＤＳ部８０ａが出力する画像データ（Ａ１）に関するＬＶＤＳ信号ＬＶＤＳ１は、ＬＶＤＳ中継基板２７ａで再生成された上で表示装置ＤＳ１ａに伝送されて、８００×６００ピクセルの表示画面を実現する。

同様に、ＬＶＤＳ部８０ｂが出力する画像データ（Ｂ１）に関するＬＶＤＳ信号ＬＶＤＳ２は、ＬＶＤＳ中継基板２７ｂで再生成された上で表示装置ＤＳ１ｂに伝送されて、８００×６００ピクセルの表示画面を実現する。

以上の動作は、タイミングＴ１＋２δから始まる表示動作だけでなく、タイミングＴ１＋３δから始まる表示動作でも同じである。すなわちが、タイミングＴ１＋３δから始まる表示動作では、表示回路７４Ａ，７４Ｂが、画像データＡ２，Ｂ２を出力して、各表示装置ＤＳ１ａ，ＤＳ１ｂに表示されることになる。

以下、同じ動作を繰り返すので、表示装置ＤＳ１ａ，ＤＳ１ｂには、１／３０秒毎に更新される画像データＡｉ，Ｂｉが表示されることになる。なお、表示回路７４Ａ，７４Ｂは１／６０秒毎の動作するよう初期設定されているので、同一の画像データＡｉ，Ｂｉが連続して二度出力されることは先に説明した通りである。そのため、表示装置ＤＳ１ａ，ＤＳ１ｂに表示される動画は、その再生速度が３０ｆｐｓ（Frames Per Second ）となる。

以上、２個の表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像データを、各々、フレームバッファＦＢａ，ＦＢｂに生成し、表示回路７４Ａ，７４Ｂを機能させる構成を説明したが、特に限定されるものではない。

図１４（ａ）は、２個の表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像データ（ストライプ連結した画像データ）を、フレームバッファＦＢａに纏めて生成し、表示回路７４Ａの出力を、出力選択部７９でストライプ分割して表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像データに分割する構成を示している。

ここで、ストライプ連結とは、２個の表示装置ＤＳ１ａ，ＤＳ１ｂの各ピクセルのＲＧＢ画像データを、水平方向に隣接させて複合ピクセルを生成することを意味する。また、ストライプ分割とは、表示画面の水平方向に隣接する複合ピクセルについて、一方ピクセルのＲＧＢ画像データをＬＶＤＳ部８０ａに出力し、他方ピクセルのＲＧＢ画像データをＬＶＤＳ部８０ｂに出力する動作を意味する。

そして、出力選択部７９の出力（ＲＧＢパラレル信号）を受けるＬＶＤＳ部８０ａ，８０ｂから出力される一対のＬＶＤＳ信号ＬＶＤＳ１，ＬＶＤＳ２は、ＬＶＤＳ中継基板２７ａ，２７ｂを経由して各表示装置ＤＳ１ａ，ＤＳ１ｂに伝送される。

このような動作を実現するためには、フレームバッファＦＢａには、表示装置ＤＳ１ａ，ＤＳ１ｂの一フレーム分の画像データをストライプ連結した画像データを確保する必要がある。

そこで、次に、表示装置ＤＳ１ａ用の８００×６００ピクセル分の画像データと、表示装置ＤＳ１ｂ用の８００×６００ピクセル分の画像データとをスプライト連結する手法を図１５に基づいて説明する。

図１５（ｂ）に示す通り、この実施例では、表示装置ＤＳ１ａ用の８００×６００ピクセルの画像データ（Ａｉ）を一時記憶するための作業領域ＷＫ１と、表示装置ＤＳ１ｂ用の８００×６００ピクセルの画像データ（Ｂｉ）を一時記憶するための作業領域ＷＫ２とが確保されている。

そして、ディスプレイリストＤＬｉに記載されている表示装置ＤＳ１ａ用の描画コマンドに基づき生成された一フレーム分の画像データＡｉは、作業領域ＷＫ１に一時記憶され、一方、表示装置ＤＳ１ｂ用の描画コマンドに基づき生成された一フレーム分の画像データＢｉは、作業領域ＷＫ１に一時記憶される。なお、図１５（ｂ）の左側は、この一時記憶状態を示している。

また、これらの画像データ（Ａｉ，Ｂｉ）がスプライト連結されてフレームバッファＦＢａに格納される必要があるので、フレームバッファＦＢａとして、スプライト連結された画像データ（Ａｉ＋Ｂｉ）を記憶するべく、１６００×６００×２ピクセル分の記憶容量が確保されている。

このフレームバッファＦＢａには、１６００×６００個の各ピクセルＰ（ｉ，ｊ）について、ＲＧＢデータを特定する３バイトとは別に、α値を特定するαチャンネルを有して構成されている。ここで、α値とは、各ピクセル位置Ｐ（ｉ，ｊ）に設定された透過度情報であって、フレームバッファＦＢａに上書きする新規画像（source）と、フレームバッファＦＢａの元画像（destination ）との透明度を規定するαブレンド処理を特定する値である。

特に限定されないが、α値を１バイト構成とすれば、各ピクセル位置Ｐ（ｉ，ｊ）の情報が、合計４バイトで特定されることになり、フレームバッファＦＢａは、合計、１６００×６００×４バイト長のデータ容量を有することになる。

以上を踏まえて説明を続けると、作業領域ＷＫ１，ＷＫ２に一次記憶された完成状態の画像データ（Ａｉ，Ｂｉ）は、ディスプレイリストＤＬｉの最終位置に記載されたストライプ連結処理ＪＯＩＮによって、ストライプ連結される。なお、ストライプ連結処理ＪＯＩＮを実現する描画コマンド列は、描画回路７６（ＤＬアナライザ）がアクセス可能なサブルーチンＪＯＩＮとして、電源リセット時に、例えば、内蔵ＶＲＡＭ７１や外付けＤＲＡＭ５４に記憶されている。

図１５（ａ）は、このストライプ連結処理ＪＯＩＮを説明するフローチャートである。ストライプ連結処理ＪＯＩＮでは、最初に、奇数列ピクセルを特定するαチャンネルに、α値＝０を書込む一方、偶数列ピクセルを特定するαチャンネルに、α値＝２５５を書込んでいる（ＳＳ５１）。

次に、作業領域ＷＫ１に格納されている完成状態の表示装置ＤＳ１ａの画像データＡｉ（８００×６００ピクセル分）を、横方向に拡大して、１６００×６００ピクセル分の画像データとして、フレームバッファＦＢａに書込む（ＳＳ５２）。

この２倍拡大処理は、作業領域ＷＫ１からフレームバッファＦＢａに画像データを転送させる描画コマンドにおいて、source側の画像領域（作業領域ＷＫ１）と、destination 側の画像領域（横方向に大きいフレームバッファＦＢａ）を指定するだけで足りる。すなわち、destination 側のフレームバッファＦＢａが、source側と比較して横方向に２倍であることから、描画回路（Pixel Generator ）において自動的に横方向の拡大処理が実行される。

なお、この２倍拡大処理では、作業領域ＷＫ１の１列目の画像データが、フレームバッファＦＢａの１列目と２列目にコピーされ、作業領域ＷＫ１の２列目の画像データが、フレームバッファＦＢａの３列目と４列目にコピーされるよう構成されている。以下同様であり、作業領域ＷＫ１のＮ列目の画像データが、フレームバッファＦＢａの２＊Ｎ−１列目と、２＊Ｎ列目にコピーされてdestination 画像となる。

次に、作業領域ＷＫ２に格納されている完成状態の表示装置ＤＳ１ｂの画像データＢｉ（８００×６００ピクセル分）を、横方向に２倍拡大して、１６００×６００ピクセル分の画像データとして、フレームバッファＦＢａの画像データとの間でαブレンド処理を実行する（ＳＳ５３）。この場合も、拡大処理によって、作業領域ＷＫ２のＮ列目の画像データが、フレームバッファＦＢａの２＊Ｎ−１列目と２＊Ｎ列目に作用し、その位置のdestination 画像との間でαブレンド処理がされる。

αブレンド処理では、例えば、図１５（ｂ）に記載の式１に示すように、Ｃｒ＝Ｃｄ＊（１−α／２５５）＋Ｃｓ＊α／２５５の演算が実行される。この演算式において、Ｃｄは、フレームバッファＦＢａの各ピクセル位置Ｐ（ｉ，ｊ）に書込まれた元画像（Destination ）のＲＧＢ情報、つまり、ステップＳＳ５２の処理で、フレームバッファＦＢｃに書込まれた作業領域ＷＫ１の画像データ（横拡大された表示装置ＤＳ１ａの１６００×６００ピクセル分）である。

一方、Ｃｓは、横拡大された作業領域ＷＫ２のSource画像（表示装置ＤＳ１ｂの１６００×６００ピクセル分）のＲＧＢ情報であり、Ｃｒは、αブレンド処理後のフレームバッファＦＢｃのＲＧＢ情報である。なお、αブレンド処理式において、２５５は、１バイト構成（ｎ＝８）のα値の上限値であり、データ構成に対応して変化する（２^ｎ−１）。

先に説明した通り、α値は、ステップＳＳ５１の処理によって、図１５（ｂ）に示す奇数ピクセル列では０、偶数ピクセル列では２５５であるので、結局、奇数ピクセル列に対応するフレームバッファＦＢａでは、Ｃｒ＝Ｃｄの関係より、元画像（Destination ）、つまり、サブ表示装置ＤＳ１ａ用の画像データが、そのまま残ることなる。

一方、偶数ピクセル列に対応するフレームバッファＦＢａでは、Ｃｒ＝Ｃｓの関係より、元画像（Destination ）が消滅して、上書きされる新規画像（Source）、つまり、サブ表示装置ＤＳ１ｂ用の画像データだけが記憶されることになる。

そして、これらの結果、フレームバッファＦＢａには、表示装置ＤＳ１ａと表示装置ＤＳ１ｂの画像データがストライプ連結されて格納されることになる。

なお、以上説明したαブレント処理では、横拡大されたサブ表示装置ＤＳ１ｂの画像をSource画像としたが、これに代えて、横拡大されたサブ表示装置ＤＳ１ａの画像をSource画像としても良いのは勿論である。また、奇数ピクセル列に、サブ表示装置ＤＳ１ａの画像を残すか、サブ表示装置ＤＳ１ｂの画像を残すかも任意であり、これに対応して、ＬＶＳＤ中継基板や表示装置の回路接続を変更すれば良い。また、ステップＳＳ５１の処理は、電源投入時の一回だけに限定しても良い。

何れにしても、このようにスプライト連結された画像データは、出力選択部７９においてスプライト分割され、表示装置ＤＳ１ａ用の画像データ（Ａｉ）を特定するＬＤＶＳ１信号と、表示装置ＤＳ１ｂ用の画像データ（Ｂｉ）を特定するＬＤＶＳ２信号として、ＬＤＶＳ中継基板２７ａ，２７ｂに伝送される。

そして、ＬＤＶＳ中継基板２７ａ，２７ｂにおいて再生成されたＬＤＶＳ信号が、各表示装置ＤＳ１ａ，ＤＳ１ｂに伝送されることで、ノイズの影響を排除した各々の表示画面を表示される。

なお、図１４（ａ）の構成では、出力選択部７９においてスプライト分割処理を実行したが、図１４（ｂ）に示すように、ＬＶＤＳ中継基板２７において、スプライト分割しても良い。図１４（ｂ）の構成の場合にはＶＤＰ回路から出力されるＬＶＤＳ信号のクロック周波数が例えば、８０ＭＨｚとなるが、ＬＶＤＳ中継基板２７においてＬＶＤＳ信号が再生成されるので、レベル降下などに伴うノイズトラブルが生じることがない。

先に説明した通り、図１０（ｃ）は、ＬＶＤＳ中継基板２７に配置される分配器８５の動作を説明したものであり、ドットクロックの周波数が、分配器８５において、８０ＭＨｚから４０ＭＨｚに降下される。

これら図１４（ａ）や図１４（ｂ）の構成を採る場合には、空き状態のフレームバッファＦＢｂ，ＦＢｃや、表示回路７４Ｂ，７４Ｃを使用して他の表示装置の画像データを生成することができる。

図１４（ｃ）は、６個の表示装置ＤＳ１ａ，ＤＳ１ｂ，ＤＳ２〜ＤＳ５を配置する実施例を示しており、各フレームバッファＦＢａ，ＦＢｂ，ＦＢｃには、スプライト連結された画像データが生成される。そして、スプライト連結された画像データを含んだＬＶＤＳ信号は、ＬＶＤＳ中継基板２７ａ〜２７ｃにおいてスプライト分割されて各表示装置ＤＳ１ａ，ＤＳ１ｂ，ＤＳ２〜ＤＳ５に伝送される。

なお、表示回路７４Ｃの出力は、ＲＧＢパラレルデータであるので、液晶ＩＦ基板にＬＶＤＳ変換回路を配置して、ＬＶＤＳ信号として、ＬＶＤＳ中継基板２７ｃに伝送される。

ところで、ここまでの説明では、前枠３に、ガラス扉６や前面板７が枢着される構成の遊技機ＧＭについて説明したが、ある程度の期間、遊技ホールで永続的に使用可能な共通部材（汎用部材ＧＥＲ）を確保する一方で、遊技機を、より個性豊かにするためには、図１６に示す機器構成を採るのが好適である。

この遊技機ＧＭでは、木製外枠１に枢着される前枠３が、第１前枠３Ａと第２前枠３Ｂに分解可能に構成されると共に、第２前枠３Ｂに、扉枠４Ａと、意匠枠４Ｂとが装着されるよう構成されている。

そして、第１前枠３Ａに遊技盤５が装着され、遊技盤５の前方に、第２前枠３Ｂと、扉枠４Ａと、意匠枠４Ｂとが配置される。この機器構成では、木製外枠１と、第１前枠３Ａと、第２前枠３Ｂとが、遊技ホールに配置される共通部材ＧＥＲであり、遊技盤５と、扉枠４Ａと、意匠枠４Ｂとが、機種毎に変更可能な変更部材ＣＨＧとなる。但し、扉枠４Ａや意匠枠４Ｂは、必ずしも、遊技盤５の交換に対応して、毎回、交換される必要はない。

なお、図１６に示す機器構成を、図４の構成図に対応させると、図４の枠側部材ＧＭ１は、共通部材ＧＥＲ（木製外枠１＋第１前枠３Ａ＋第２前枠３Ｂ）と、扉枠４Ａと、意匠枠４Ｂとを合わせたものとなり、盤側部材ＧＭ２が遊技盤５となる。

ところで、扉枠４Ａは、汎用的に使用可能な汎用枠４Ａ１と、各機種の遊技コンセプト毎に大別された個性枠４Ａ２とに大別されている。個性枠４Ａ２としては、例えば、ボクシング映画をモチーフにした一連の遊技機で使用されるゴング枠４Ａ２_Ｇや、アニメ主人公（〇〇少女）をモチーフした一連の遊技機で使用される〇〇少女枠４Ａ２_Ｓなどが用意されている。

そして、扉枠４Ａに配置された回路基板には、上記した扉枠の種類（４Ａ１，４Ａ２，・・・）を特定する判別コードが記憶されており、電源投入時に、扉枠４Ａの種類が判別できるよう構成されている。そして、万一、遊技盤５に対して不合理な扉枠４Ａが装着している場合には、その旨が報知される。

一方、意匠枠４Ｂは、扉枠４Ａの種類ごとに、複数個が用意されており、例えば、〇〇少女枠４Ａ２_Ｓに対応する意匠枠４Ｂとしては、主人公の衣服の色やデザインが相違する複数種類が用意されている。

このように本実施例では、第２前枠３Ｂに装着する扉枠４Ａが複数個用意されている上に、扉枠４Ａ毎に、複数の意匠枠４Ｂが用意されているので、遊技盤５が意図するゲーム性に合わせて、遊技盤５の周囲を最適に装飾することができる。

この実施例では、扉枠４Ａに、３個のフォトインタラプタＰＩ０〜ＰＩ２が配置される一方、意匠枠４Ｂには、遮光板ＭＫが配置されていて、意匠枠の組付け時には、遮光板ＭＫが各フォトインタラプタＰＩｉの隙間に突入するよう構成されている（図１７（ａ）参照）。

図１７（ａ）に示す通り、各フォトインタラプタＰＩｉは、検査光を発光するフォトダイオードＤと、検査光を受けるフォトトランジスタＴＲとを、適宜な隙間ＧＰを介在させて対面させて構成されている。

また、遮光板ＭＫは、意匠枠４Ｂに固定された基部ＭＫ１と、突出部ＭＫ２とで、断面視が略Ｔ字状に形成された透明プラスチック材である。そして、透明な突出部ＭＫ２に、マスクシートＳＨを貼着させることで遮光性能を実現している。

図示の通り、突出部ＭＫ２は、フォトインタラプタＰＩ０〜ＰＩ２に対応して三分されており、その適所が、マスクシートＳＨによって遮光部となっている。そのため、各フォトインタラプタＰＩｉの出力Ｄｉは、検査光の遮光状態では、０（＝Ｌ）となり、透光状態では１（＝Ｈ）となる。

特に限定されないが、本実施例では、三分された突出部ＭＫ２の３箇所のうち、１又は２箇所が遮光部となっており、フォトインタラプタＰＩ２〜ＰＩ０の出力Ｄ２〜Ｄ０は、図１７（ｂ）の通りであり、最高５種類の意匠ユニット６（意匠Ａ〜意匠Ｆ）を特定できるようになっている。

そして、電源投入時に、フォトインタラプタＰＩ０〜ＰＩ２のデータが取得されることで、意匠枠４Ｂの種類が判別され、意匠枠４Ｂの種類に対応した画像演出が実行される。例えば、表示装置に出現する主人公の衣服の色やデザインは、意匠枠４Ｂのデザインに合わせたものとなる。

以上、この明細書では、各種の実施例について詳細に説明したが、具体的な記載内容は、何ら本発明を限定するものではない。

２３ サブ制御手段
ＧＭ 遊技機
５４ 演出制御手段
５３ データ記憶手段
５６ 画像生成手段
８５ 中継回路
２７ 中継基板

Claims (1)

1. 所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて制御するサブ制御手段を設けた遊技機であって、
   前記サブ制御手段は、
   画像演出を実行する表示装置の表示内容を特定する描画指示を出力して、画像演出を制御する演出制御手段と、
   画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、
   前記演出制御手段から受ける前記描画指示に基づいて、データ記憶手段にアクセスして生成された画像信号をＬＶＤＳ（Low Voltage Differential Signaling）信号の形式で出力可能な画像生成手段と、を有して構成され、
   前記画像生成手段が出力したＬＶＤＳ信号を、所定長さＬ１の第１配線ケーブルを経由して受信し、実質的に同一のＬＶＤＳ信号を再生成して、所定長さＬ２の第２配線ケーブルを経由して前記表示装置に向けて出力する中継回路を搭載した中継基板を設け、
   第１配線ケーブルと第２配線ケーブルの長さＬ１，Ｌ２は、何れも１ｍ以内の有意長であって、且つ、Ｌ２＜Ｌ１か、或いは、Ｌ２：Ｌ１＝４：６〜６：４に設定されていることを特徴とする遊技機。